TWI653746B - 三維記憶體元件的複合基底 - Google Patents

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Abstract

本發明教導一種用於三維記憶體元件的方法和結構。本發明之方法包含提供一底部基底和形成複數個摻雜層在底部基底上，複數個摻雜層包含在一厚度範圍內的一總厚度，使得複數個摻雜層的一上表面本質上為平坦的，並且各個摻雜層的一摻雜濃度沿著本質上垂直前述上表面的方向本質上為一致。

Description

三維記憶體元件的複合基底
本發明係關於一種三維記憶體元件以及用於三維記憶體元件的複合基底。
近年來，快閃記憶體迅速的發展，快閃記憶體可以在不需要消耗電力的情況下長期儲存資料，並且具有高積集度、快速存取、容易重覆抺除和寫入的特性，因此在非揮發性記憶體中成為主流。快閃記憶體依據不同的結構可分為NAND快閃記憶體和NOR快閃記憶體，NAND快閃記憶體具有較高的記憶單元密度、較高的儲存密度以及較快的讀寫速度。
隨著平面式快閃記憶體的發展，在利用半導體製程製作快閃記憶體的技術上有很大的進步，然而平面式的快閃記憶體面臨了數種困境，例如物理性的限制，包含曝光技術的限制、顯影技術的限制以及儲存電荷密度上的限制。為了解決平面式的快閃記憶體的問題並且降低生產成本，因此開發出三維快閃記憶體。
本發明揭露了一種形成快閃記憶體的方法。本發明之方法可以增進記憶體元件的效能。
為了解決上述的問題，本發明教導一種用於形成記憶體元件的方法。本發明之方法包含提供一底部基底，底部基底包含一設置於其上的控制電路，然後在控制電路上形成一頂部基底。在形成頂部基底的過程，一原位摻雜 製程可以用來將摻質(例如導電離子)植入頂部基底。頂部基底可以包含一理想厚度。頂部基底包含一第一基底層和設置於第一基底層上的一第二基底層。第一基底層的摻雜濃度大於第二基底層的摻雜濃度，本發明之方法更包含在頂部基底上形成一記憶體單元電路，記憶體單元電路和控制電路彼此電性連結。
在一些實施例中，理想厚度大約介於200奈米和1000奈米之間。
在一些實施例中，第一基底層220的摻雜濃度大約為第二基底層230的摻雜濃度的50倍至200倍之間。
在一些實施例中，第一基底層的摻雜濃度係大約介於1E18原子數/立方公分至2E18原子數/立方公分之間；第二摻雜層的摻雜濃度大約介於1E16原子數/立方公分至3E16原子數/立方公分之間。
在一些實施例中，當記憶體單元電路是N型時，摻質是P型，並且當記憶體單元電路是P型時，摻質是N型。
在一些實施例中，形成頂部基底的步驟包含：在控制電路上形成第一基底層，並且利用原位摻雜製程摻雜第一基底層，以及在第一基底層上形成一第二基底層，並且利用原位摻雜製程摻雜第二基底層。
在一些實施例中，形成第一基底層的步驟包含一第一沉積製程，以及形成第二基底層的步驟包含一第二沉積製程。
在一些實施例中，第一沉積製程包含一低壓化學氣相沉積製程，第二沉積製程包含另一低壓化學氣相沉積製程。
在一些實施例中，第一沉積製程包含一第一反應氣體和一第一摻質源氣體。第一摻質源氣體包含一第一稀釋源氣體和一第一啟始摻質源氣體。第一啟始摻質源氣體包含一第一本質摻質源氣體和一第一本質稀釋源氣體。第一反應氣體的流速大約介於30標準毫升/分鐘至100標準毫升/分鐘之間，第一摻質源氣體的流速大約介於300標準毫升/分鐘至500標準毫升/分鐘之間，腔室壓力大 約介於300毫托耳至500毫托耳之間，腔室溫度大約介於攝氏500度至攝氏550度之間。
在一些實施例中，第一反應氣體包含矽甲烷，第一稀釋源氣體包含氮氣，第一本質摻質源氣體包含乙硼烷，第一本質稀釋摻質源氣體包含氮氣，第一本質摻質源氣體和第一啟始摻質源氣體的莫爾比率是介於0.8%至1.5%之間。
在一些實施例中，獲得第一摻質源氣體的方法包含提供第一本質摻質源氣體和用第一稀釋源氣體稀釋第一本質摻質源氣體。第一稀釋源氣體和第一啟始摻質源氣體的體積比大約介於20：1至50：1之間。
在一些實施例中，第二沉積製程包含一第二反應氣體和一第二摻質源氣體。第二摻質源氣體包含第二稀釋源氣體和一第二啟始摻質源氣體。第二啟始摻質源氣體包含第二本質摻質源氣體和第二本質稀釋源氣體。第二反應氣體的流速大約介於10標準毫升/分鐘至30標準毫升/分鐘之間，第二摻質源氣體的流速介於2000標準毫升/分鐘至3000標準毫升/分鐘之間，第二反應氣體的腔室壓力介於300毫托耳至500毫托耳之間，第二反應氣體的腔室溫度大約介於攝氏500度至攝氏550度之間。
在一些實施例中，第二反應氣體包含乙矽烷，第二稀釋源氣體包含氮氣，第二本質摻質源氣體包含乙硼烷，第二本質稀釋摻質源氣體包含氮氣，第二本質摻質源氣體和第二啟始摻質源氣體的莫爾比率是介於0.8%至1.5%之間。
在一些實施例中，獲得第二摻質源氣體的方法包含提供第二本質摻質源氣體和用第二稀釋源氣體稀釋第二本質摻質源氣體，第二稀釋源氣體和第二啟始摻質源氣體的體積比大約介於500：1至1000：1之間。
在一些實施例中，記憶體單元電路包含三維NAND記憶體單元電路。
在一些實施例中，形成記憶體單元電路的步驟包含：形成一介電堆疊層在頂部基底上；在介電堆疊層中形成複數個穿孔和通道孔洞；形成一磊晶基底層於通道孔洞的底部；以及在形成磊晶基底層後在通道孔洞中形成一通道層。在一些實施例中，形成記憶體單元電路的步驟還包含形成一帽蓋層於介電堆疊層和通道層上；形成一溝槽穿過帽蓋層和介電堆疊層，溝槽係設置在通道孔洞之一側；以及形成一源極線摻雜區於位在溝槽底部的第二基底層中。
在一些實施例中，介電堆疊層可以包含複數層絶緣層和複數層犠牲層交替堆疊，介電堆疊層的最上層和最下層是絶緣層。在一些實施例中，形成一記憶體單元電路的步驟包含在形成源極線摻雜區後，移除犠牲層以形成一水平溝槽，形成一控制閘極於水平溝槽中，此外，在形成控制閘極之後，可以在溝槽中形成源極線結構。
與傳統製程相較，本發明之技術辦法至少具有以下的優點。
在揭露的方法中，一頂部基底形成在一控制電路上，並且在形成頂部基底時利用原位摻雜製程將摻質植入頂部基底中。頂部基底包含一第一基底層和設置於第一基底層上的一第二基底層。雖然第一基底層的摻雜濃度大於第二基底層的摻雜濃度，但在第一基底層和第二基底層之間的摻質擴散則因為原位摻雜而降低。在第二基底層中的摻質分佈較不會被第一基底層中的摻質分佈影響。第二基底層中的摻質分佈的均勻度增加。此外，在第二基底層中的摻質係利用原位摻雜植入第二基底層，所以第二基底層具有改善的摻質分佈。因此，在頂部基底上的不同區域中的記憶體單元電路的電性之一致性也因而改善。
此外，在形成頂部基底時，係利用原位摻雜製程將摻質植入頂部基底中。因此控制電路較不會受由第一基底層而來的摻質擴散影響。所以，控制電路的電性穏定度增加。
100‧‧‧NAND快閃記憶體結構
105‧‧‧底部基底
110‧‧‧控制電路
120‧‧‧頂部基底
130‧‧‧記憶體單元電路
200‧‧‧結構
202‧‧‧底部結構
210‧‧‧控制電路
211‧‧‧接觸通孔
212‧‧‧金屬內連線
213‧‧‧電晶體
220‧‧‧第一基底層
230‧‧‧第二基底層
240‧‧‧記憶體單元電路
241‧‧‧記憶體堆疊層
242‧‧‧接觸通孔
244‧‧‧源極線摻雜區
245‧‧‧源極線
246‧‧‧金屬接觸通孔
247‧‧‧磊晶基底層
300‧‧‧結構
400‧‧‧結構
500‧‧‧結構
600‧‧‧製程
601‧‧‧步驟
602‧‧‧步驟
603‧‧‧步驟
所附圖式併入本文並構成說明書的一部分，其例示出了本揭露所揭示的實施例，並且與詳細說明一起進一步用於解釋本揭露所揭示的原理，以使相關領域技術人員能夠製作及使用本揭露所揭示的內容。
第1圖繪示的是一個三維記憶體元件。
第2圖至第5圖為根據本發明之較佳實施例所繪示的在不同製程階段的三維記憶體結構之側示圖。
第6圖根據本發明之另一較佳實施例所繪示的三維記憶體結構的製作方法。
儘管本文討論了具體的結構及配置，但應該理解，這僅僅是為了說明及示例的目的而完成的。相關領域的技術人員應可理解，在不脫離本揭露的精神及範圍的情況下，可以使用其他結構及佈置。對於相關領域的技術人員顯而易見的是，本揭露還可以用於各種其他應用中。
值得注意的是，在說明書中對提及「一個實施例」、「一實施例」、「示範性實施例」、「一些實施例」等的引用表示所描述的實施例可以包括特定的特徵、結構或特性，但並非每個實施例都一定需要包括此特定的特徵、結構或特性，而且這些用語不一定指相同的實施例。此外，當特定特徵、結構或特性結合實施例描述時，無論是否於文中明確教示，結合其他實施例來實現這些特徵、結構或特性皆屬於相關領域的技術人員的知識範圍所及。
一般而言，術語可以至少部分地根據上、下文中的用法來理解。例如，如本文所使用的術語「一個或多個」可用於以單數意義描述任何特徵、結構或特性，或可用於描述特徵、結構或特徵的複數組合，至少可部分取決於上、 下文。類似地，術語諸如「一」、「一個」或「該」也可以被理解為表達單數用法或傳達複數用法，至少可部分取決於上、下文。此外，術語“基於”可以被理解為不一定旨在傳達排他性的一組因素，並且可以相反地允許存在未必明確描述的附加因素，並且至少部分取決於上、下文。
應該容易理解的是，本文中的「在...上面」、「在...之上」及「在...上方」的含義應該以最寬泛的方式來解釋，使得「在...上面」不僅意味著「直接在某物上」，而且還包括在某物上且兩者之間具有中間特徵或中間層，並且「在...之上」或「在...上方」不僅意味著在某物之上或在某物上方的含義，而且還可以包括兩者之間沒有中間特徵或中間層(即，直接在某物上)的含義。
此外，為了便於描述，可以在說明書使用諸如「在...下面」、「在...之下」、「較低」、「在...之上」、「較高」等空間相對術語來描述一個元件或特徵與另一個或多個元件或特徵的關係，如圖式中所表示者。除了圖式中描繪的方向之外，這些空間相對術語旨在涵蓋使用或操作中的裝置的不同方位或方向。該裝置可以其他方式定向(例如以旋轉90度或以其它方向來定向)，並且同樣能相應地以說明書中所使用的空間相關描述來解釋。
如本文所用，術語「基底」是指在其上添加後續材料層的材料。基底本身可以被圖案化。添加在基底頂部的材料可以被圖案化或可以保持未圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。或者，基底可以由非導電材料製成，例如玻璃、塑料或藍寶石晶圓。
如本文所使用的，術語「層」是指一材料部分，其一區域具有一厚度。一層的範圍可以在整個下層或上層結構上延伸，或者其範圍可以小於下層或上層結構的範圍。此外，一層可以為均勻或不均勻連續結構的一區域，其厚度可小於該連續結構的厚度。例如，一層可以位於該連續結構的頂表面及底表面之間或在該連續結構的頂表面及底表面之間的任何一對水平平面之間。一層 可以水平地、垂直地及/或沿著漸縮表面延伸。一基底可以為一層，其可以包括一層或多層，及/或可以在其上面及/或下面具有一層或多層。一層可以包含多層。例如，互連層可以包括一個或多個導體及接觸層(其中形成有接點、互連線及/或通孔)以及一個或多個介電層。
本文所使用的術語「名義上(nominal)」是指在產品或製程的設計階段期間設定的組件或製程操作的特性或參數的期望值或目標值，以及高於及/或低於期望值的數值範圍。數值範圍可能由於製造工藝或公差而有輕微變化。如本文所使用的術語「約/大約」表示可能會隨著與對象半導體元件相關聯的特定技術點而改變的給定量數值。基於特定的技術點，術語「約/大約」可以指示出給定量數值，例如在該數值的10-30%內變化(例如，該數值的±10%、±20%或±30%)。本說明書所使用的術語「3D記憶元件」是指在水平方向放置的基底上具有垂直方向串聯的記憶體單元的電晶體(在本文中稱為「記憶體串」，例如NAND串)的半導體元件，使得記憶體串相對於基底在垂直方向上延伸。如這裡所使用的術語「垂直」是指垂直於基底的水平表面。
在快閃記憶體的製程中，為了降低記憶體的價格/位元比，所以採用了許多方法以縮小記憶體單元的體積和/或增加記憶體單元個數和所佔據的空間，其中一種方式為週邊電路在儲存單元下(periphery under cell,PUC)的技術。在週邊電路在儲存單元下的技術中，週邊電路(例如控制電路)可以設置在記憶體單元的下方。這種方式可以縮小快閃記憶體元件的體積，而節省出來的空間則可以用來形成更多的記憶體單元。這種技術可以進一步增加快閃記憶體的儲存空間，並且降低快閃記憶體的製作成本。
第1圖繪示的是一種運用週邊電路在儲存單元下技術的NAND快閃記憶體結構100。如第1圖所示，NAND快閃記憶體結構100包含一底部基底105和設置在底部基底105上的一頂部基底120。一控制電路110(例如包含週邊元件) 設置在底部基底105上。頂部基底120摻雜有摻質並且在控制電路110之上方。一記憶體單元電路130包含多個記憶體單元設置在頂部基底120之上方。記憶體單元電路130和控制電路110電性連結。一般而言，頂部基底120包含一第一基底層和一第二基底層，第一基底層設置在控制電路110之上方，第二基底層設置在第一基底層之上方。第一基底層的摻雜濃度通常會大於第二基底層的摻雜濃度。第一基底層和第二基底層可以分別使用離子植入的方式，將摻質本質上沿著一垂直頂部基底120之上表面的方向分別植入兩種不同的深度。舉例而言，可以利用一第一離子植入步驟將摻質植入頂部基底120的一第一深度以形成一第一基底層，利用一第二離子植入步驟將摻質植入頂部基底120的一第二深度以形成一第二基底層。然後在頂部基底120之上方形成多個記憶體單元。數條半導體通道(semiconductor channels)和數條源極線可分別利用磊晶基底和數個源極線摻雜區以形成在頂部基底120的上表面。半導體通道和源極線可以電性連結頂部基底120的上表面，如此一來可以施加偏壓(biases)在半導體通道之底部和源極線的底部(例如在第二基底層中)，以控制記憶體單元的操作(例如讀取、寫入和抺除)。
在傳統製程中，離子植入係用於摻雜頂部基底120中的第一基底層和第二基底層。在第一基底層和第二基底層中的摻雜輪廓呈高斯分佈。然而由於在第一基底層中的摻雜濃度和第二基底層中的摻雜濃度不同，在第一基底層中的摻質會有擴散到第二基底層中的傾向。結果，在第二基底層中的摻質形成和高斯分佈不同的摻雜輪廓(例如，層次分佈(layered distribution)或增量分佈(incremental distribution))。因此，在同樣的深度時，摻雜濃度會改變。此外，離子植入會損壞頂部基底120。當形成磊晶基底和源極線摻雜區時，頂部基底120的上表面會被蝕刻出溝槽，因為製程誤差/變動，在頂部基底120上會被蝕刻成不同深度。在第二基底層中，摻質的不平均分佈會造成在不同的溝槽裡會有不同的摻雜濃度，導致在第二基底層和不同半導體通道/源極線之間的導電性隨著位 置不同而產生差異。此導電性的差異會損害NAND快閃記憶體結構100中的記憶體單元之臨界電壓(threshold voltage)的一致性。
舉例而言，因為源極線摻雜區中的摻質之導電型態(例如摻質極性)和第二基底層和第一基底層中的摻質之導電型態相反，當在源極線摻雜區中的摻質擴散至第一基底層中時，會中和在第一基底層和/或第二基底層中部分的摻質，造成摻質分佈改變。當施加偏壓在第二基底層以抺除特定記憶體單元中的資料時，電壓可能不會平均分佈於這些記憶體單元。進而影響到抺除功能，所以，需要改進傳統的快閃記憶體。
本發明提供一種具有週邊電路在儲存單元下結構的三維記憶體元件，在所揭露的記憶體元件中，記憶體單元設置在控制電路之上方，並且在控制電路和記憶體單元之間的上表面(也被稱作複合基底)可以利用低壓化學氣相沉積形成，並且可以利用原位(in-situ)摻雜製程進行植入。因此，可以改善第一基底層和第二基底層中的摻雜濃度的一致性，並且相較於傳統離子植入製程，本發明之製程可降低上表面上的缺陷/損壞。所以第二基底層和形成在第二基底層的上表面上的結構之間的電連結可以變得更一致，此外記憶體單元也可以有更一致的臨界電壓。同時，可以藉由控制第一基底層和第二基底基的厚度，進而抑制摻質擴散並且可以控制在控制電路和記憶體單元之間的寄生電容。此外，在後續形成位於記憶體單元電路和控制電路之間的金屬接觸通孔之高寬比(aspect ratio)也會充分地降低。金屬接觸通孔更容易製作。利用本發所揭露的製作方法和結構，可以提升元件的效能。
第2圖至第5圖為根據本發明之一些實施例所繪示的在不同製程階段的三維記憶體結構之側示圖。為了清楚說明，在三維記憶體元件中相似或相同的部位會採用相同的標號標示，然而，標號只是用來區分在實施方式中所描述相關部位，不代表這些部位具有相似或不同的功能、組成或位置。為了使說明 簡單明瞭，其它記憶體元件的部位沒有顯示在本發明中。雖然本發明採用三維記憶體元件為例，在不同應用與設計中，本發明所教導之結構亦可以應用在相似或是不同半導體元件，例如增加具有不同摻雜濃度的相鄰兩材料層中的摻質平均度，並降低由離子植入造成的損害。本發明所揭露的結構的特別應用，應不被本發明之揭露的實施例所限制。
第2圖為依據本發明之一些較佳實施例所繪示的一種用來形成三維記憶體元件的結構200。結構200包含一底部基底202。底部基底202也可以指地基基底用來作為接續所形成的頂部基底和在頂部基底上的記憶體單元的製作平台。在一些實施例中，底部基底202包含任何適合用來形成三維記憶體結構的材料。例如底部基底202可以包含矽(例如單晶矽、多晶矽和非晶矽)、矽鍺、碳化矽、矽覆絶緣(SOI)、鍺覆絶緣、玻璃、氮化鎵、砷化鎵以及/或其它適合的III-V族化合物。在一些實施例中，底部基底202包含單晶矽。
底部基底202可以包含形成在底部基底202之一上表面上的控制電路210。為了清楚說明，具有控制電路的半導體層係由元件210表示。控制電路210控制接續形成的記憶體單元和三維記憶體元件的其它相關部位的操作。舉例而言，控制電路210可以提供控制訊號以控制後續形成的記憶體單元的操作。控制電路210可以包含任何適合的電子組件，例如電晶體213、接觸通孔211和金屬內連線212。其它元件(例如電阻、電容等)並未繪示在第2圖中。在一些實施例中，後續形成用來連結記憶體單元的金屬接觸通孔可以電性連結接觸通孔211和/或金屬內連線212，如此一來，控制訊號可以由控制電路210傳送到後續形成的記憶體單元。
第3圖所繪示是一種用來形成三維記憶體元件的結構300。結構300可以包含底部基底202和形成在控制電路210上的一第一基底層220。在一些實施例中，結構300可以利用在結構200上沉積至少第一基底層220而形成。第一基底層 220可以具有所期望的高摻雜濃度並且構成後續所形成的頂部基底之一底部部位。
一層間介電層(例如保護層，未繪示在第3圖)可以選擇性地形成在控制電路210和第一基底層220之間。層間介電層可以使控制電路210和第一基底層220之間絶緣，因此可以減少/避免由第一基底層220至控制電路210的摻質擴散。在某些實施例中，層間介電層的厚度和在控制電路210與後續形成的記憶體單元電路之間的寄生電容相關。因此層間介電層的厚度不可以太小。此外，金屬接觸通孔、控制電路210和後續形成的記憶體單元電路會分佈在層間介電層中，因此層間介電層的厚度也不可以太大，如此金屬接觸通孔的高寬比才不會被層間介電層的厚度影響太大。在一些實施例中，層間介電層的厚度較佳介於100奈米至1000奈米之間。
層間介電層可以包含任何適合的介電材料並且可以利用任何適合的沉積方式形成。舉例而言，層間介電層可以包含氧化矽(SiOx)、氮化矽(SiN)和/或氮氧化矽(SiON)，而且層間介電層可以利用化學氣相沉積、物理氣相沉積、電漿化學氣相沉積、原子層沉積或低壓化學氣相沉積來形成。在一些實施例中，層間介電層包含氧化矽並且可以利用低壓化學氣相沉積形成。任何適合的前驅氣體(例如四乙氧基矽烷(tetraethylorthosilicate)和氧氣、三異丙基矽烷(triisopropylsilane)和氧氣以及矽甲烷(silane，SiH4)和氧氣)和/或將矽氧化可以用來形成氧化矽。在一些實施例中，氧化矽可以藉由將矽氧化而形成，氧氣以及其它可選擇性使用的載氣(carrier gas)例如氮氣，可以通入腔室以氧化控制電路210的上表面。在一些實施例中，氧化製程的腔室溫度(例如反應溫度)約為攝氏385度並且腔室壓力約為1托耳。
第一基底層220可以形成在控制電路210上。在一些實施例中，第一基底層220係形成在層間介電層之上。第一基底層220可以包含摻雜多晶矽、摻 雜非晶矽和/或摻雜單晶矽。第一基底層220可以利用任何適合的沉積製程例如化學氣相沉積、物理氣相沉積、電漿化學氣相沉積、低壓化學氣相沉積和/或原子層沉積形成。在一些實施例中，第一基底層220包含非晶矽並且係利用低壓化學氣相沉積形成。在另外一些實施例中，在形成第一基底層220的過程中，利用原位摻雜將具有所希望的導電型態(例如N型或P型)之摻質植入第一基底層220。在一些實施例中，P型摻質例如硼、鋁和/或鎵被植入第一基底層220。在一些實施例中，後續形成的記憶體單元電路是N型，並且將硼植入第一基底層220。在一些實施例中，第一基底層220的摻雜濃度介於大約1E18原子數/立方公分(atoms/cm3)至2E18原子數/立方公分之間。
在低壓化學氣相沉積中可以使用矽甲烷作為前驅氣體以形成第一基底層220的非晶矽，並且乙硼烷(diborane，B2H6)可以為原位摻雜製程提供摻質源(例如硼)用來將硼平均地摻雜至所形成的非晶矽中。在一些實施例中，第一基底層220的厚度藉由使用矽甲烷作為前驅氣體可以變得更加一致。在一些實施例中，矽甲烷係指一第一反應氣體並且乙硼烷係指一第一本質摻質源氣體。在一些實施例中，氮氣可以用來稀釋和承載第一本質摻質源氣體，使得第一本質摻質源氣體可以進入反應腔室並且和第一反應氣體在短時間之內混合。因此，所形成的具有硼摻雜非晶矽的第一基底層220的均勻度會改進。因為第一本質摻質源氣體的流速比第一反應氣體的流速小很多，在一些實施例中，第一本質摻質源氣體會預先和一第一本質稀釋源氣體(例如氮)混合(例如在原位摻雜製程之前混合)，如此可以使第一本質摻質源氣體在原位摻雜時可以和第一反應氣體混合得更均勻。在一些實施例中，第一本質摻質源氣體和第一本質稀釋源氣體的混合物係指一第一本質摻質源氣體，並且第一本質摻質源氣體和第一啟始摻質源氣體的莫爾比率大約是介於0.8%至1.5%之間。在一實施例中，此莫爾比率為1%。在一些實施例中，第一啟始摻質源氣體在通入反應腔室之前預先和一第一 稀釋源氣體(例如氮氣)混合，如此第一本質摻質源氣體在和第一反應氣體混合之前可以被更稀釋並且具有更平均的分佈。在一些實施例中，第一稀釋源氣體和第一啟始摻質源氣體係指一第一第一摻質源氣體，其中第一稀釋源氣體和第一啟始摻質源氣體的體積比大約介於20：1至50：1之間。
第一摻質源氣體會(例如含有稀釋的第一本質摻質源氣體)可以和第一反應氣體在反應腔室中混合以進行低壓化學氣相沉積和原位摻雜製程。因為第一本質摻質源氣體在進入腔室之前被第一本質稀釋源氣體和第一稀釋源氣體稀釋，所以第一本質摻質源氣體在第一摻質源氣體中分佈較平均，並且第一本質摻質源氣體的量可以被更精準地偵測/控制。第一摻質源氣體在通入腔室後，第一摻質源氣體中的氣體原子可以在短時間內平均地佔據腔室，並且可以讓第一本質摻質源氣體也在短時間內平均地分佈於腔室。因此，在第一基底層中的摻質可以分佈的更平均，並且可以更精確地控制第一基底層中的摻雜濃度。在一些實施例中，第一反應氣體的流速大約介於30標準毫升/分鐘(stand cubic centimeter per minute)至100標準毫升/分鐘之間，第一摻質源氣體的流速大約介於300標準毫升/分鐘至500標準毫升/分鐘之間，腔室壓力大約介於300毫托耳(mTorr)至500毫托耳之間，並且腔室的反應溫度大約介於攝氏500度至攝氏550度之間。在一些實施例中，第一本質摻質源氣體也可以直接通入反應腔室中，或者和稀釋氣體以其它比例進行預先混合。
第4圖為依據本發明之一些較佳實施例所繪示的一種用來形成三維記憶體元件的結構400。結構400包含一底部基底202、形成在控制電路210上的一第一基底層220、形成在第一基底層220上的一第二基底層230。第一基底層220和第二基底層230構成一頂部基底(例如複合基底)，其中第一基底層220可以是在沿著z-軸方向(例如垂直於底部基底202的方向)的頂部基底的下部分，第二基底層230可以是在沿著z-軸方向上的頂部基底的上部分。在一些實施例中，結構400 可以利用在結構300上沉積至少一第二基底層230而形成。第二基底層230的摻雜濃度可以比第一基底層220的摻雜濃度低。第二基底層230可以為後續形成記憶體單元和記憶體單元電路提供底座。第二基底層230可以包含摻雜多晶矽、摻雜非晶矽和/或摻雜單晶矽。第二基底層230可以利用任何適合的沉積製程例如化學氣相沉積、物理氣相沉積、電漿化學氣相沉積、低壓化學氣相沉積和/或原子層沉積形成。在一些實施例中，第二基底層230包含摻雜非晶矽並且係利用低壓化學氣相沉積形成，在一些實施例中，在形成第二基底層230的過程中，利用原位摻雜製程將和第一基底層220相同的導電型態(例如N型或P型)之摻質植入第二基底層230。在一些實施例中，P型摻質例如硼、鋁和/或鎵被植入第二基底層230。在一些實施例中，後續形成的記憶體單元電路是N型，並且將硼植入第二基底層230。
第一基底層220的摻雜濃度大約為第二基底層230的摻雜濃度的50倍至200倍之間。在一些實施例中，第二摻雜層的摻雜濃度大約介於1E16原子數/立方公分至3E16原子數/立方公分之間。
在低壓化學氣相沉積中可以使用乙矽烷(disilane，Si2H6)作為前驅氣體以形成第二基底層230的非晶矽，並且乙硼烷可以為原位摻雜製程提供硼摻質來源，以將硼平均地摻雜至所形成的非晶矽中。在一些實施例中，乙矽烷係指一第二反應氣體並且乙硼烷係指一第二本質摻質源氣體。在一些實施例中，氮氣可以用來稀釋和承載第二本質摻質源氣體，使得第二本質摻質源氣體可以進入反應腔室並且和第二反應氣體在短時間之內混合。因此所形成的具有硼摻雜非晶矽的第二基底層230的均勻度會增加。因為第二本質摻質源氣體的流速比第二反應氣體的流速小很多，在一些實施例中，第二本質摻質源氣體會預先和一第二本質稀釋源氣體(例如氮)混合(例如在原位摻雜製程之前混合)，如此可以使第二本質摻質源氣體在原位摻雜製程時可以和第二反應氣體混合得更均勻。在 一些實施例中，第二本質摻質源氣體和第二本質稀釋源氣體的混合物係指一第二本質摻質源氣體，此外第二本質摻質源氣體和第二啟始摻質源氣體的莫爾比率大約是介於0.8%至1.5%之間。在一實施例中，此莫爾比率為1%。在一些實施例中，第二啟始摻質源氣體在通入反應腔室之前預先和一第二稀釋源氣體(例如氮氣)混合，如此第二本質摻質源氣體在和第二反應氣體混合之前可以被更稀釋並且具有更平均的分佈。在一些實施例中，第二稀釋源氣體和第二啟始摻質源氣體係指一第二摻質源氣體，其中第二稀釋源氣體和第二啟始摻質源氣體的體積比大約介於500：1至1000：1之間。在一些實施例中，第二本質摻質源氣體也可以直接通入反應腔室中，或者和稀釋氣體以其它比例進行預先混合。
稀釋第二本質摻質源氣體的理由和稀釋第一本質摻質源氣體的理由相同，在此不再贅述。在一些實施例中，第二反應氣體的流速大約介於10標準毫升/分鐘至30標準毫升/分鐘之間，第二摻質源氣體的流速大約介於2000標準毫升/分鐘至3000標準毫升/分鐘之間，腔室壓力大約介於300毫托耳至500毫托耳之間，腔室的反應溫度大約介於攝氏500度至攝氏550度之間， 在利用低壓化學氣相沉積和原位摻雜所形成第一基底層220和第二基底層230會有較佳的材料性質(例如有較少的坑洞或較少由離子植入而來的損壞)並且具有較一致的厚度。藉由在通入反應腔室之前稀釋本質摻質源氣體，即使是少量的本質摻質源氣體也可以容易地被測量，並且本質摻質源氣體可以在反應腔室裡分佈的更平均。在第一基底層220和第二基底層230中的摻質可以分佈更平均並且更容易控制摻雜濃度。在一些實施例中，在第一基底層220和第二基底層230中的摻質本質上是均勻分佈(例如沿著z軸)。
此外，在第一基底層220和第二基底層230中的摻質本質上會沿著z軸形成平均的摻雜輪廓(例如本質上相同的摻雜深度)，如此在第一基底層220和第二基底層230中的摻質較不會沿著z軸擴散。此外，第一基底層220的摻雜濃度大 約為第二基底層230的摻雜濃度的50倍至200倍之間。選擇此摻雜濃度區間的原因如下。如前文所述，當第一基底層220具有相較於第二基底層230足夠高的摻雜濃度時，可以降低/去除由源極線摻雜區擴散而來的摻質所造成的影響。然而當第一基底層220具有非常高的摻雜濃度(例如高於200倍)時，摻質由第一基底層220擴散至第二基底層230的情形會增加，因而造成在第一基底層220中潛在的摻質不平均分佈(例如不一致的摻雜濃度)。摻質不平均分佈會造成後續形成的記憶體單元的臨界電壓值變化。當摻雜濃度增加時，摻質的成本會上升。另外，當第一基底層220具有非常低的摻雜濃度(例如低於50倍)時，就無法在單位體積中提供足夠的摻質並且很容易因為由後續形成的源極線摻雜區所造成的摻質中和而改變其導電型態。因此，當第一基底層220具有一個理想摻雜濃度區間(例如在第二基底層230的摻雜濃度的50倍至200倍之間)，可以增加記憶體單元的臨界電壓的一致性，降低導電型態易被改變的現象以及減少製程成本。
此外，第一基底層220和第二基底層230可以具有一理想的厚度範圍。使用理想的厚度範圍的原因如下。過厚的第一基底層220或第二基底層230會造成摻質在第一基底層220或第二基底層230中擴散和/或在第一基底層220和第二基底層230之間擴散。再者，當第一基底層220變厚，第一基底層220的厚度會變得較不一致，而第一基底層220的上表面尤其會受厚度不一致的影響。結果第二基底層230的上表面也更容易受厚度不一致的影響，進而影響後續形成在第二基底層230上的記憶體單元。此外，過薄的第一基底層220或第二基底層230很難用低壓化學氣相沉積形成。因為需要精準地控制沉積製程中的參數，因此第一基底層220和第二基底層230理想的厚度範圍皆大約在200奈米至1000奈米之間。在一些實施例中，第一基底層220和第二基底層230的總厚度約為300奈米。
利用所揭露的方法形成第一基底層220和第二基底層230，可以在第一基底層220和第二基底層230中形成改善的摻雜輪廓。藉由控制第一基底層220 和第二基底層230的摻雜濃度和厚度，摻質擴散(例如沿著z軸)的現象可以被減少/抑制，並且在第二基底層230上表面的摻雜濃度會變得更一致，使得後續形成在第二基底層230上表面之上的結構(例如記憶體單元、半導體通道孔洞和閘極線溝槽)會有更一致的導電性。藉由控制第一基底層220和第二基底層230的厚度，可以為記憶體單元的製程提供平坦/均勻的製程基底，並且在第一基底層220和第二基底層230之間的摻質擴散可以被抑制。本發明揭露的方法可以讓第一基底層220具有更平均的摻雜濃度，並且記憶體單元可以有更一致的臨界電壓。此外在第一基底層220和控制電路210之間的摻質擴散可以被減少/抑制，以降低第一基底層220和控制電路210之間的漏電流，進而改善控制電路210電性穏定度。
第5圖為依據本發明之一些較佳實施例所繪示的一種用來形成三維記憶體元件的結構500。結構500可以包含控制電路210、形成在控制電路210上的第一基底層220、在第一基底層220上的第二基底層230、在第二基底層230上的一記憶體單元電路240。記憶體單元電路240接收由控制電路210傳來的訊號並且進行多種功能，例如讀取、寫入和/或抺除。在一些實施例中，結構500可以在第二基底層230上形成記憶體單元電路240後，由結構400形成。
在一些實施例中，記憶體單元電路240包含一個三維NAND記憶體單元電路。如第5圖所示，記憶體單元電路240可以包含一記憶體堆疊層241，記憶體堆疊層241中具有多層的交替堆疊的導電/介電層，接觸通孔242電性連結具有位元線的閘極電極(例如導體)、半導體通道243和由源極線摻雜區244所形成的一源極線245。記憶體單元電路240可以藉由一金屬接觸通孔246電性連結控制電路210。
記憶體單元電路240(例如元件241-245)可利用各種適合的方式製作。舉例而言，可以在第二基底層230上形成一交替堆疊的介電堆疊層(例如材料層)。介電堆疊層可以包含交替堆疊的複數層絶緣層(例如氧化矽層)和複數層犠 牲層(例如氮化矽層)。介電堆疊層的最上層和最下層是絶緣層。複數個通道孔洞形成在介電堆疊層中，任何適合的材料都可以用來填入通道孔洞以形成半導體通道。此外，一帽蓋層(例如包含一適合的介電材料，如氧化矽)可以形成在介電堆疊層和半導體通道上，帽蓋層係用來避免後續形成的閘極電極和位元線的漏電流，並且介電堆疊層可以被圖案化(例如利用適合的圖案化方式，如微影製程以及後續的蝕刻)以形成一個或多個向x軸方向延伸的垂直溝槽。這些垂直溝槽可以穿透介電堆疊層和帽蓋層，分隔出半導體通道陣列。可以利用例如，離子植入，在垂直溝槽的底部(在第二基底層230中)形成源極線摻雜區244。合適的介電材料例如氧化矽可以沉積在垂直溝槽的側壁上，以形成閘極線狹縫。此外，在閘極線狹縫的開口形成後，可以利用在閘極線狹縫的開口/中心填入適合的導電材料的方式以形成源極線245。在一些實施例中，源極線摻雜區244中的摻質之導電型態和在第一基底層220和第二基底層230中的摻質之導電型態相反。在一些實施例中，源極線摻雜區244中的摻質包含N型摻質，例如磷、砷和/或銻。
在一些實施例中，形成半導體通道的步驟包含在將其它材料填入通道孔洞之前，先在通道孔洞的底部形成一磊晶基底層247。磊晶基底層247可以摻雜有與第一基底層220和第二基底層230相同的導電型態(例如P型)的摻質。在一些實施例中，一閘極介電層形成在通道孔洞的側壁上，並且一半導體通道層形成在閘極介電層之上。在一些實施例中，帽蓋層覆蓋閘極介電層。在另一些實施例中，一通道介電層形成在通道孔洞中，並且被半導體通道圍繞。在另一些實施例中，帽蓋層覆蓋閘極介電層和通道介電層。
在一些實施例中，在源極線摻雜區244形成之後，移除在介電堆疊層中的犧牲層以形成水平溝槽。沉積一適合的導電材料(例如鎢)填入水平溝槽以形成一控制閘極電極。在形成控制閘極電極之後，可以在閘極線狹縫中形成源極線245。在一些實施例中，在沉積導電材料之前，沉積一閘極介電層於水平溝槽 中。在一些實施例中，可以沉積一介電填充材料例如氧化矽，以將部分的記憶體單元電路240絶緣。
在一些實施例中，複數條位元線可以形成在控制閘極電極上。位元線可以朝向一垂直於x-z平面的方向延伸。在一些實施例中，複數個接觸通孔可以形成在控制閘極電極上。這些接觸通孔可以穿透介電填充材料並且藉由位元線和控制閘極電極連結，以傳送控制閘極電極和位元線之間的訊號。
在一些實施例中，可以用一金屬接觸通孔穿透記憶體單元電路240的介電填充材料、第二基底層230的介電填充材料、第一基底層220的介電填充材料和控制電路210的介電填充材料以電性連結記憶體單元電路240和控制電路210。在一些實施例中，可以形成一接觸孔穿透記憶體單元電路240、第二基底層230、第一基底層220和控制電路210的部分的介電填充材料，並且適合的導電材料可以填入接觸孔。接觸孔可以採用任何適合的製程形成，例如微影製程以及後續的蝕刻。在一些實施例中，蝕刻包含乾蝕刻和/或濕蝕刻，導電材料可以包含任何適合的導電材料，例如銅、鋁和/或鎢。
利用本發明之所教揭露之方法和結構，在第二基底層230的上表面和沿著z軸的方向的第二基底層230的摻雜濃度其均勻度增加。當蝕刻第二基底層230以形成例如源極線摻雜區244的結構時，因為在第二基底層230的上表面之摻雜濃度的均勻度增加，曝露的第二基底層230的上表面本質上具有相同/均勻的摻雜濃度。因此，在第二基底層230的不同位置上所形成的源極線摻雜區244可以利用本質上具有相同摻雜濃度的部分的第二基底層230來形成。源自於製程誤差所造成的不同的蝕刻深度對於源極線摻雜區244中的摻雜濃度變化也可以因而變小。此外，在源極線摻雜區244和第一基底層220之間的摻質擴散和中和的情況也會降低。
此外，在形成半導體通道243時，在沉積其它材料於通道孔洞中之 前，可以在通道孔洞的底部形成一磊晶基底層247。如前文所述，在第二基底層230的上表面的摻雜濃度的均勻度增加。因為磊晶基底層247形成在第二基底層230被蝕刻的上表面，所以在各個磊晶基底層247下方的摻雜濃度本質上會相同。源自於製程誤差所造成的不同的蝕刻深度對於在磊晶基底層247下方的摻雜濃度變化也可以因而變小。因此，在磊晶基底層247和第二基底層230之間的摻質擴散會造成半導體通道243之下的摻質分佈呈現本質上均勻分佈。所以和半導體通道243相關的各個記憶體單元之臨界電壓會本質上會相同。
在一些實施例中，藉由本發明之方法在複合基底上並且位在控制電路210之上形成多於二個基底(例如摻雜基底)。前述的多於二個基底各自可以具有平均的摻雜濃度和一理想的厚度範圍。在一些實施例中，在各個基底中的摻雜濃度沿著z-軸向後續形成的記憶體單元電路的方向減少。基底的個數、基底的摻雜濃度和厚度範圍可以隨著不同的應用/實施例而改變，並且不被本發明的實施例所限制。
第6圖為依據本發明之一些較佳實施例所繪示的一種用來形成三維記憶體元件的製程600。為了解釋說明，在製程600中所揭露的步驟係在第2-5圖中的製程說明中被描述。在本發明的不同實施例中，製程600中的步驟可以用不同的順序和/或變化的順序進行。
在步驟601中，提供一底部基底。一控制電路可以設置在底部基底上。底部基底可以指一地基基底，其用來作為接續所形成的頂部基底和在頂部基底上的記憶體單元的製作平台。在一些實施例中，底部基底202包含任何適合用來形成三維記憶體結構的材料，例如底部基底可以包含矽(例如單晶矽、多晶矽或是非晶矽)、矽鍺、碳化矽、矽覆絶緣(SOI)、鍺覆絶緣、玻璃、氮化鎵、砷化鎵和/或其它適合的III-V族化合物。在一些實施例中，底部基底202包含單晶矽。
在一些實施例中，控制電路控制接續形成的記憶體單元和三維記憶 體元件的其它相關部位的操作。控制電路可以包含任何適合的電子組件，例如電晶體、接觸通孔和金屬內連線。其它關於底部基底和控制電路的詳細說明請參閱關於第2圖的描述。
在步驟602中，在底部基底上形成複數個摻雜基底。各個摻雜基底可以具有本質上一致的摻雜濃度。各個摻雜基底可以互相堆疊以形成一複合基底。在一些實施例中，各個摻雜基底係利用低壓化學氣相沉積以及第3圖和第4圖中的原位摻雜製程形成。在一些實施例中，摻雜基底的摻雜濃度沿著z-軸朝向遠離底部基底的方向減少。在一些實施例中，各個摻雜基底的厚度和複合基底的總厚度被控制在一理想的厚度範圍以增進摻雜濃度的一致性。在一些實施例中，各個摻雜基底的摻雜濃度被控制在一理想的範圍，例如以抑制相鄰的摻雜基底之間的摻質擴散並且使各個摻雜基底能維持適合的導電型態。在一些實施例中，在控制電路上形成一第一基底層並且在第一基底層上形成一第二基底層。第一基底層的摻雜濃度大約為第二基底層的摻雜濃度的50倍至200倍之間。在一些實施例中，第一基底層的摻雜濃度係大約介於1E18原子數/立方公分至2E18原子數/立方公分之間，第二摻雜層的摻雜濃度大約介於1E16原子數/立方公分至3E16原子數/立方公分之間。在一些實施例中，第一基底層和第二基底層的總厚度範圍大約在200奈米至1000奈米之間。其它關於形成摻雜基底的詳細說明請參閱關於第3圖和第4圖的描述。
在一些實施例中，一層間介電層(例如保護層)可以形成在控制電路和複合基底之間。層間介電層可以使控制電路和複合基底之間絶緣，因此可以減少/避免由複合基底至控制電路的摻質擴散。在某些實施例中，層間介電層的厚度和在控制電路與後續形成的記憶體單元電路之間的寄生電容相關，並且可以被控制在一個理想的厚度範圍。在一些實施例中，層間介電層的厚度較佳大約介於100奈米至1000奈米之間。在一些實施例中，層間介電層可以包含氧化矽並 且使用低壓化學氣相沉積形成。
在一些實施例中，複合基底中的摻雜基底和層間介電層可以在相同的反應腔室(例如爐管)中利用低壓化學氣相沉積形成。在一些實施例中，層間介電層可以在相同的溫度範圍例如大約攝氏300度至攝氏400度形成。在一些實施例中，層間介電層可以在本質上相同的溫度例如大約攝氏385度形成。此外，可以改變腔室溫度以形成在複合基底中的摻雜基底。在一些實施例中，第一基底層和第二基底層可以在相同溫度形成，例如大約攝氏500度至攝氏550度之間。在一些實施例中，第一基底層和第二基底層可以在本質上相同的溫度形成，例如大約攝氏532度。利用本發明揭露的沉積製程，不同的材料層可以在相同的腔室中接續形成，因此所形成的結構較不易被汙染，製程也被簡化並且所形成的材料層會具有更好的性質。
在步驟603中，一記憶體單元電路形成在多個摻雜基底上，並且一控制電路電性連結記憶體單元電路。記憶體單元電路接收由控制電路傳來的訊號並且進行多種功能，例如讀取、寫入以及/或抺除。在一些實施例中，記憶體單元電路包含一個三維NAND記憶體單元電路。舉例而言，記憶體單元電路240可以包含一記憶體堆疊層，記憶體堆疊層中具有多層的交替堆疊的導電/介電層，接觸通孔電性連結具有位元線的閘極電極(例如導體)、半導體通道和由源極線摻雜區所形成的一源極線。記憶體單元電路可利用各種適合的方式製作。在一些實施例，記憶體單元電路在後續利用金屬接觸通孔電性連結控制電路。金屬接觸通孔可以利用任何適合的方式形成，例如圖案化記憶體單元電路以在記憶體單元電路、複合基底和控制單元中形成接觸孔。一適合的導電金屬填入接觸孔以形成金屬接觸通孔，其它關於形成記憶體單元電路的詳細說明請參閱關於第5圖的描述。
本發明描述一種具有週邊電路在儲存單元下之結構的三維記憶體元 件。在本發明的記憶體元件上，記憶體單元設置在控制電路上，並且設置在控制電路和記憶體單元之間的頂部基底(例如也被當作複合基底)可以利用低壓化學氣相沉積形成並且利用原位摻雜被植入摻質。因此，第一基底層的摻雜濃度之均勻度和第二基底層的摻雜濃度的均勻度皆改善，並且相較於傳統離子植入製程，本發明之製程可降低上表面上的缺陷/損壞，所以第二基底層和形成在第二基底層的上表面上的結構之間的電連結可以變得更一致，此外記憶體單元也可以有更一致的臨界電壓。同時，可以藉由控制第一基底層和第二基底基的厚度，進而抑制摻質擴散並且可以控制在控制電路和記憶體單元之間的寄生電容。此外，在後續形成位於記憶體電路和控制電路之間的金屬接觸通孔之高寬比也會充分地降低。因此金屬接觸通孔更容易製作。利用本發所揭露的製作方法和結構，可以提升元件的效能。
在一些實施例中，製程方法包含提供一底部基底和在底部基底上形成多個摻雜層。多個摻雜層具有在一厚度範圍內的一總厚度，使得前述多個摻雜層的一上表面本質上為平坦的，並且各個摻雜層各自的摻雜濃度沿著本質上垂直前述上表面的方向本質上為一致。
在一些實施例中，製程方法包含：提供一底部基底，底部基底包含一控制電路；在底部基底上形成多個摻雜層；以及在多個摻雜層上形成一記憶體單元電路。在一些實施例中，本製程方法更包含電性連結控制電路和記憶體單元電路。多個摻雜層具有在一厚度範圍內的一總厚度，使得多個摻雜層的一上表面本質上為平坦的，並且各個摻雜層各自的摻雜濃度沿著本質上垂直前述上表面的方向本質上為一致。
在一些實施例中，一個三維的記憶體包含：一底部基底、設置於底部基底上的一控制電路、以及設置在底部基底上的多個摻雜層。記憶體更包含設置在多個摻雜層上的一記憶體單元電路、以及電性連結控制電路和記憶體單 元電路的一金屬接觸通孔。前述多個摻雜層具有在一厚度範圍內的一總厚度，使得前述多個摻雜層的一上表面本質上為平坦的，並且各個摻雜層各自的摻雜濃度沿著本質上垂直該上表面的方向本質上為一致。
以上對具體實施例的描述將充分揭示本揭露內容的一般性質，其他人可以通過應用相關領域技術範圍內的知識，輕易地將特定實施例調整及/或修改於各種應用，而無需過度實驗與背離本揭露內容的一般概念。因此，基於這裡給出的教導及指導，這樣的修改及調整仍應屬於本揭露的實施例的均等意涵及範圍內。應該理解的是，本文中的措辭或術語是為了描述的目的而非限制的目的，使得本說明書的術語或措辭將由相關領域技術人員根據教導及指導來解釋。
以上本揭露的實施例已借助於功能構建塊來描述，該功能構建塊示出了特定功能及其關係的實現。為了描述的方便，這些功能構建塊的邊界/範圍在本文中係被任意的定義，在適當地實現所指定的功能及關係時，可以定義出替代邊界/範圍。
發明內容及摘要部分可以闡述出發明人所設想的本揭露的一個或多個的示範性實施例，但並非全部的示範性實施例，並且因此不旨在以任何方式限制本揭露內容及所附權利要求範圍。
本揭露的廣度及範圍不應受上述任何示範性實施例所限制，而應僅根據以下權利要求及其均等物來限定。

Claims (18)

  1. 一種形成記憶體中的基底的製作方法，包含：提供一底部基底；形成複數個摻雜層於該底部基底上，形成該等摻雜層中至少其中之一該摻雜層的步驟包含：一個或多個原位摻雜和一個或多個低壓化學氣相沉積，其中：該等摻雜層具有在一厚度範圍內的一總厚度，使得該等摻雜層的一上表面本質上為平坦的，並且各該摻雜層的一摻雜濃度沿著本質上垂直該等摻雜層的該上表面的方向本質上為一致；以及形成一源極線摻雜區於該等摻雜層中的最上層之該摻雜層。
  2. 如申請專利範圍第1項所述之形成記憶體中的基底的製作方法，其中：在各該摻雜層中的摻質極性相同；以及在該等摻雜層中，其中相鄰的兩個該等摻雜層，在上方的該摻雜層的該摻雜濃度在沿著一本質上垂直該等摻雜層之該上表面的方向上小於在下方的該摻雜層的摻雜濃度。
  3. 如申請專利範圍第2項所述之形成記憶體中的基底的製作方法，其中形成該等摻雜層的步驟包含：在該基底上形成一第一摻雜層，於該第一摻雜層上形成一第二摻雜層，該第一摻雜層的摻雜濃度大於該第二摻雜層的摻雜濃度。
  4. 如申請專利範圍第3項所述之形成記憶體中的基底的製作方法，其中：該第一摻雜層的摻雜濃度為該第二摻雜層的摻雜濃度的50倍至200倍之間；該第一摻雜層的摻雜濃度介於1E18原子數/立方公分至2E18原子數/立方公分之間，該第二摻雜層的摻雜濃度介於1E16原子數/立方公分至3E16原子數/立方公分之間；以及該總厚度的該厚度範圍介於200奈米至1000奈米之間。
  5. 如申請專利範圍第1項所述之形成記憶體中的基底的製作方法，其中：該等摻雜層包含一第一摻雜層和一第二摻雜層；以及該第一摻雜層包含一第一硼摻雜矽層並且該第一摻雜層藉由一第一低壓化學氣相沉積和一第一原位摻雜形成，該第二摻雜層包含一第二硼摻雜矽層並且該第二摻雜層藉由一第二低壓化學氣相沉積和一第二原位摻雜形成。
  6. 如申請專利範圍第5項所述之形成記憶體中的基底的製作方法，其中：該第一低壓化學氣相沉積和該第一原位摻雜包含提供一第一反應氣體以形成一第一矽層以及提供一第一摻質源氣體以原位摻雜該第一矽層並且形成該第一硼摻雜矽層，其中該第一反應氣體包含矽甲烷，該第一摻質源氣體包含乙硼烷，並且該第一低壓化學氣相沉積和該第一原位摻雜包含：提供該第一摻質源氣體包含：提供一第一啟始摻質源氣體包含乙硼烷；提供一第一稀釋源氣體以稀釋該第一啟始摻質源氣體，其中該第一稀釋源氣體和第一啟始摻質源氣體的體積比介於20：1至50：1之間，該第一稀釋源氣體包含氮氣，該第一啟始摻質源氣體包含一第一本質摻質源氣體和一第一本質稀釋源氣體，該第一本質摻質源氣體包含乙硼烷，該第一本質稀釋源氣體包含氮氣，該第一本質稀釋源氣體和該第一啟始摻質源氣體的莫爾比率介於8%至1.5%之間；以及該第一摻質源氣體的流速介於300標準毫升/分鐘至500標準毫升/分鐘之間，該第一反應氣體的流速介於30標準毫升/分鐘至100標準毫升/分鐘之間，該第一反應氣體的腔室壓力介於300毫托耳至500毫托耳之間，該第一反應氣體的腔室反應溫度介於攝氏500度至攝氏550度之間；以及該第二低壓化學氣相沉積和該第二原位摻雜包含提供一第二反應氣體以形成一第二矽層以及提供一第二摻質源氣體以原位摻雜該第二矽層並且形成該第二硼摻雜矽層，其中該第二反應氣體包含乙矽烷，該第二摻質源氣體包含乙硼烷，並且該第二低壓化學氣相沉積和該第二原位摻雜包含：提供該第二摻質源氣體包含：提供一第二啟始摻質源氣體包含乙硼烷；提供一第二稀釋源氣體以稀釋該第一啟始摻質源氣體，其中該第二稀釋源氣體和第二啟始摻質源氣體的體積比介於500：1至1000：1之間，該第二稀釋源氣體包含氮氣，該第二啟始摻質源氣體包含一第二本質摻質源氣體和一第二本質稀釋源氣體，該第二本質摻質源氣體包含乙硼烷，該第二本質稀釋源氣體包含氮氣，該第二本質稀釋源氣體和該第二啟始摻質源氣體的莫爾比率介於8%至1.5%之間；以及該第二摻質源氣體的流速介於2000標準毫升/分鐘至3000標準毫升/分鐘之間，該第二反應氣體的流速介於10標準毫升/分鐘至300標準毫升/分鐘之間，該第二反應氣體的腔室壓力介於300毫托耳至500毫托耳之間，該第二反應氣體的腔室反應溫度介於攝氏500度至攝氏550度之間。
  7. 一種三維記憶體的製作方法，包含：提供一底部基底，該底部基底包含一控制電路；形成複數個摻雜層在該底部基底上，形成該等摻雜層中至少其中之一該摻雜層的步驟包含：至少一個原位摻雜和至少一個低壓化學氣相沉積；形成一記憶單元電路在該等摻雜層上；電性連結該等摻雜層和該記憶單元電路，其中：該等摻雜層具有在一厚度範圍內的一總厚度，使得該等摻雜層的一上表面本質上為平坦的，並且各該摻雜層的一摻雜濃度沿著本質上垂直該等摻雜層的該上表面的方向本質上為一致；以及形成一源極線摻雜區於該等摻雜層中的最上層之該摻雜層。
  8. 如申請專利範圍第7項所述之三維記憶體的製作方法，其中：在各該摻雜層中的摻質極性相同；以及在該等摻雜層中，其中相鄰的兩個該等摻雜層，在上方的該摻雜層的該摻雜濃度在沿著一本質上垂直該等摻雜層之該上表面的方向上小於在下方的該摻雜層的摻雜濃度。
  9. 如申請專利範圍第8項所述之三維記憶體的製作方法，其中：其中形成該等摻雜層的步驟包含：在該基底上形成一第一摻雜層，於該第一摻雜層上形成一第二摻雜層，該第一摻雜層的摻雜濃度大於該第二摻雜層的摻雜濃度。
  10. 如申請專利範圍第9項所述之三維記憶體的製作方法，其中：該第一摻雜層的摻雜濃度為該第二摻雜層的摻雜濃度的50倍至200倍之間；該第一摻雜層的摻雜濃度介於1E18原子數/立方公分至2E18原子數/立方公分之間，該第二摻雜層的摻雜濃度介於1E16原子數/立方公分至3E16原子數/立方公分之間；以及該厚度範圍介於200奈米至1000奈米之間。
  11. 如申請專利範圍第7項所述之三維記憶體的製作方法，其中：該等摻雜層包含一第一摻雜層和一第二摻雜層；以及該第一摻雜層包含一第一硼摻雜矽層並且該第一摻雜層藉由一第一低壓化學氣相沉積和一第一原位摻雜形成，該第二摻雜層包含一第二硼摻雜矽層並且該第二摻雜層藉由一第二低壓化學氣相沉積和一第二原位摻雜形成。
  12. 如申請專利範圍第11項所述之三維記憶體的製作方法，其中：該第一低壓化學氣相沉積和該第一原位摻雜包含提供一第一反應氣體以形成一第一矽層以及提供一第一摻質源氣體以原位摻雜該第一矽層並且形成該第一硼摻雜矽層，其中該第一反應氣體包含矽甲烷，該第一摻質源氣體包含乙硼烷，並且該第一低壓化學氣相沉積和該第一原位摻雜包含：提供該第一摻質源氣體包含：提供一第一啟始摻質源氣體包含乙硼烷；提供一第一稀釋源氣體以稀釋該第一啟始摻質源氣體，其中該第一稀釋源氣體和第一啟始摻質源氣體的體積比介於20：1至50：1之間，該第一稀釋源氣體包含氮氣，該第一啟始摻質源氣體包含一第一本質摻質源氣體和一第一本質稀釋源氣體，該第一本質摻質源氣體包含乙硼烷，該第一本質稀釋源氣體包含氮氣，該第一本質稀釋源氣體和該第一啟始摻質源氣體的莫爾比率介於8%至1.5%之間；以及該第一摻質源氣體的流速介於300標準毫升/分鐘至500標準毫升/分鐘之間，該第一反應氣體的流速介於30標準毫升/分鐘至100標準毫升/分鐘之間，該第一反應氣體的腔室壓力介於300毫托耳至500毫托耳之間，該第一反應氣體的腔室反應溫度介於攝氏500度至攝氏550度之間；以及該第二低壓化學氣相沉積和該第二原位摻雜包含提供一第二反應氣體以形成一第二矽層以及提供一第二摻質源氣體以原位摻雜該第二矽層並且形成該第二硼摻雜矽層，其中該第二反應氣體包含乙矽烷，該第二摻質源氣體包含乙硼烷，並且該第二低壓化學氣相沉積和該第二原位摻雜包含：提供該第二摻質源氣體包含：提供一第二啟始摻質源氣體包含乙硼烷；提供一第二稀釋源氣體以稀釋該第一啟始摻質源氣體，其中該第二稀釋源氣體和第二啟始摻質源氣體的體積比介於500：1至1000：1之間，該第二稀釋源氣體包含氮氣，該第二啟始摻質源氣體包含一第二本質摻質源氣體和一第二本質稀釋源氣體，該第二本質摻質源氣體包含乙硼烷，該第二本質稀釋源氣體包含氮氣，該第二本質稀釋源氣體和該第二啟始摻質源氣體的莫爾比率介於8%至1.5%之間；以及該第二摻質源氣體的流速介於2000標準毫升/分鐘至3000標準毫升/分鐘之間，該第二反應氣體的流速介於10標準毫升/分鐘至300標準毫升/分鐘之間，該第二反應氣體的腔室壓力介於300毫托耳至500毫托耳之間，該第二反應氣體的腔室反應溫度介於攝氏500度至攝氏550度之間。
  13. 如申請專利範圍第12項所述之三維記憶體的製作方法，其中該記憶單元電路包含一三維NAND記憶單元電路並且該記憶單元電路具有和各該等摻雜層相反的導電極性。
  14. 如申請專利範圍第13項所述之三維記憶體的製作方法，其中電性連結該控制電路和該記憶單元電路的方法包含：形成一金屬接觸通孔連接該控制電路和該記憶單元電路，該金屬接觸通孔通過該記憶單元電路、該等摻雜層和該控制電路。
  15. 一種三維記憶體，包含：一底部基底；一控制電路，位在該底部基底上；複數個摻雜層，在該底部基底上，其中各該摻雜層的厚度相同；一源極線摻雜區設置於該等摻雜層中的最上層之該摻雜層；一記憶單元電路，在該等摻雜層上；以及一金屬接觸通孔，電性連結該控制電路和該記憶單元電路，其中：該等摻雜層具有在一厚度範圍內的一總厚度，該等摻雜層的一上表面本質上為平坦的，並且各該摻雜層的一摻雜濃度沿著本質上垂直該等摻雜層的該上表面的方向本質上為一致。
  16. 如申請專利範圍第15項所述之三維記憶體，其中在各該摻雜層中的摻質極性相同；以及在該等摻雜層中，其中相鄰的兩個該等摻雜層，在上方的該摻雜層的該摻雜濃度在沿著一本質上垂直該等摻雜層之該上表面的方向上小於在下方的該摻雜層的摻雜濃度。
  17. 如申請專利範圍第16項所述之三維記憶體，其中該等摻雜層包含在該基底上的一第一摻雜層，和於該第一摻雜層上的一第二摻雜層，該第一摻雜層的摻雜濃度大於該第二摻雜層的摻雜濃度。
  18. 如申請專利範圍第17項所述之三維記憶體，其中：該第一摻雜層的摻雜濃度為該第二摻雜層的摻雜濃度的50倍至200倍之間；該第一摻雜層的摻雜濃度介於1E18原子數/立方公分至2E18原子數/立方公分之間，該第二摻雜層的摻雜濃度介於1E16原子數/立方公分至3E16原子數/立方公分之間；該厚度範圍介於200奈米至1000奈米之間；以及該總厚度為300奈米。
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