JP2020511007A - 三次元メモリおよび方法 - Google Patents

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Abstract

本開示は、三次元メモリデバイスのための方法および構造を説明する。この方法は、底部基板を提供することと、底部基板上に複数のドープ層を形成することとを含む。複数のドープ層は、複数のドープ層の上面が実質的に平坦であり、かつ複数のドープ層の各々のドーピング濃度が複数のドープ層の上面に実質的に垂直な方向に沿って実質的に均一であるような厚さ範囲内の総厚を有する。

Description

関連出願の相互参照
本出願は、２０１７年３月７日に出願された中国特許出願第２０１７１０１３１７４９．３号の優先権を主張し、中国特許出願の内容全体は参照により本明細書に組み込まれる。
フラッシュメモリデバイスは急速に開発されている。フラッシュメモリデバイスは、電源を入れなくても相当に長い時間データを記憶することができ、高い統合レベル、高速アクセス、容易な消去、および書き換えなどの利点があり、したがって、不揮発性メモリストレージの主流になっている。異なる構造に基づいて、フラッシュメモリは非ＮＡＮＤフラッシュメモリ（例えばＮＯＲフラッシュメモリ）とＮＡＮＤフラッシュメモリとに分かれる。ＮＯＲフラッシュメモリと比較して、ＮＡＮＤフラッシュメモリは、より高いセル密度、より高いストレージ密度、ならびにより高速な書き込みおよび消去動作を可能にする。
平面フラッシュメモリの開発により、フラッシュメモリの半導体製造プロセスは大きく進歩した。ただし、平面フラッシュメモリの開発は、現在、露光技術の制限、開発技術の制限、ストレージ電子密度の制限を含む物理的な制限など、様々な課題に直面している。したがって、平面フラッシュメモリが直面する課題に対処し、より低い生産コストを追求するために、三次元（３Ｄ）フラッシュメモリアプリケーションが開発されている。
本開示は、フラッシュメモリデバイスを形成する方法を提供する。方法は、メモリデバイスの性能を向上させることができる。
前述の問題を解決するために、本開示は、メモリデバイスを形成する方法を提供する。この方法は、上部に制御回路を有する底部基板を提供することと、制御回路の上に上部基板を形成することとを含む。上部基板の形成中に、ｉｎ−ｓｉｔｕドーピング法を使用して、上部基板にドーパント（例えば、導電性イオン）をドープすることができる。上部基板の厚さは最適化することができる。上部基板は、第１の基板層と、第１の基板層の上の第２の基板層とを含む。第１の基板層のドーパント濃度は、第２の基板層のドーパント濃度よりも高い。この方法は、上部基板の上にメモリセル回路を形成することをさらに含み、メモリセル回路および制御回路は導電的に接続される。
いくつかの実施形態において、最適化された厚さは約２００ｎｍ〜約１０００ｎｍである。
いくつかの実施形態では、第１の基板層のドーパント濃度は、第２の基板層のドーパント濃度の約５０倍〜約２００倍である。
いくつかの実施形態では、第１の基板層のドーパント濃度は約１Ｅ１８原子／ｃｍ３〜約２Ｅ１８原子／ｃｍ３であり、第２の基板層のドーパント濃度は、約１Ｅ１６原子／ｃｍ３〜約３Ｅ１６原子／ｃｍ３である。
いくつかの実施形態では、メモリセル回路がＮ型である場合、ドーパントはＰ型であり、メモリセル回路がＰ型である場合、ドーパントはＮ型である。
いくつかの実施形態では、上部基板を形成することは、制御回路の上に第１の基板層を形成し、ｉｎ−ｓｉｔｕドーピングプロセスを使用して第１の基板層をドーピングすることと、第１の基板層の上に第２の基板層を形成し、ｉｎ−ｓｉｔｕドーピングプロセスを使用して第２の基板層をドーピングすることとを含む。
いくつかの実施形態では、第１の基板層を形成することは、第１の堆積プロセスを含み、第２の基板層を形成することは、第２の堆積プロセスを含む。
いくつかの実施形態では、第１の堆積プロセスは、低圧化学気相成長（ＬＰＣＶＤ）プロセスを含み、第２の堆積プロセスは、別のＬＰＣＶＤプロセスを含む。
一部の実施形態では、第１の堆積プロセスは、第１の反応ガスおよび第１のドーパントソースガスを含む。第１のドーパントソースガスは、第１の希釈ソースガスおよび第１の初期ドーパントソースガスを含む。第１の初期ドーパントソースガスは、第１の真性ドーパントソースガスおよび第１の真性希釈ソースガスを含む。第１の反応ガスは約３０標準立方センチメートル毎分（ｓｃｃｍ）〜約１００ｓｃｃｍの流量を有し、第１のドーパントソースガスは約３００ｓｃｃｍ〜約５００ｓｃｃｍの流量を有し、チャンバ圧力は約３００ミリトール〜約５００ミリトールであり、チャンバ温度は約５００℃〜約５５０℃である。
いくつかの実施形態では、第１の反応ガスはシランを含み、第１の希釈ソースガスは窒素を含み、第１の真性ドーパントソースガスはジボランを含み、第１の真性希釈ソースガスは窒素を含み、第１の真性ドーパントソースガスは第１の初期ドーパントソースガスの０．８％〜１．５％のモル比を有する。
いくつかの実施形態では、第１のドーパントソースガスを取得することは、第１の初期ドーパントソースガスを提供することと、第１の初期ドーパントソースガスを第１の希釈ソースガスで希釈することとを含む。第１の希釈ソースガスと第１の初期ドーパントソースガスとの体積比は、約２０：１〜約５０：１である。
一部の実施形態では、第２の堆積プロセスは、第２の反応ガスおよび第２のドーパントソースガスを含む。第２のドーパントソースガスは、第２の希釈ソースガスおよび第２の初期ドーパントソースガスを含む。第２の初期ドーパントソースガスは、第２の真性ドーパントソースガスおよび第２の真性希釈ソースガスを含む。第２の反応ガスは約１０ｓｃｃｍ〜約３０ｓｃｃｍの流量を有し、第２のドーパントソースガスは約２０００ｓｃｃｍ〜約３０００ｓｃｃｍの流量を有し、チャンバ圧力は約３００ミリトール〜約５００ミリトールであり、チャンバ温度は約５００℃〜約５５０℃である。
いくつかの実施形態では、第２の反応ガスはジシランを含み、第２の希釈ソースガスは窒素を含み、第２の真性ドーパントソースガスはジボランを含み、第２の真性希釈ソースガスは窒素を含み、第２の真性ドーパントソースガスは第２の初期ドーパントソースガスの０．８％〜１．５％のモル比を有する。
いくつかの実施形態では、第２のドーパントソースガスを取得することは、第２の初期ドーパントソースガスを提供することと、第２の初期ドーパントソースガスを第２の希釈ソースガスで希釈することとを含む。第２の希釈ソースガスと第２の初期ドーパントソースガスとの体積比は、約５００：１〜約１０００：１である。
一部の実施形態では、メモリセル回路は、３Ｄ ＮＡＮＤメモリセル回路を含む。
いくつかの実施形態では、メモリセル回路を形成することは、上部基板の上に誘電体スタックを形成することと、誘電体スタックを貫通する複数の貫通孔およびチャネル孔を形成することと、チャネル孔の底部にエピタキシャル基板層を形成することと、エピタキシャル基板層の形成後、チャネル孔内にチャネル層を形成することとを含む。いくつかの実施形態では、メモリセル回路を形成することは、誘電体スタックおよびチャネル層の上にキャッピング層を形成することと、キャッピング層および誘電体スタックを貫通するトレンチを形成することであって、トレンチはチャネル孔の片側に配置される、トレンチを形成することと、トレンチの底部の第２の基板層にソース線ドープ領域を形成することとをさらに含む。
いくつかの実施形態では、誘電体スタックは、ともに交互に積層されている複数の絶縁層および複数の犠牲層を含み、誘電体スタックの最上層および最下層は絶縁層である。いくつかの実施形態では、メモリセル回路を形成することは、ソース線ドープ領域の形成後、水平トレンチを形成するために犠牲層を除去することをさらに含み、制御ゲートが水平トレンチ内に形成される。さらに、制御ゲートの形成後、トレンチ内にソース線構造が形成される。
従来技術と比較して、本開示の技術的解決策は少なくとも以下の利点を有する。
開示されている方法では、制御回路の上に上部基板が形成され、上部基板の形成中に、ｉｎ−ｓｉｔｕドーピングプロセスによって上部基板がドーパントによってドープされる。上部基板は、第１の基板層と、第１の基板層の上の第２の基板層とを含む。第１の基板層のドーパント濃度は第２の基板層のドーパント濃度よりも高いが、ｉｎ−ｓｉｔｕドーピングのために第１の基板層から第２の基板層へのドーパント拡散は減少する。第２の基板層のドーパント分布は、第１の基板層のドーパント拡散による影響を受けにくい。第２の基板層におけるドーパント分布の均一性が改善される。さらに、第２の基板層内でドーパントはｉｎ−ｓｉｔｕドーピングによってドープされ、結果、第２の基板層内のドーパント分布は改善された均一性を有する。したがって、上部基板の上の様々な領域内のメモリセル回路の電気的特性は、改善された均一性を有することができる。
さらに、上部基板の形成中に、上部基板は、ｉｎ−ｓｉｔｕドーピングプロセスを使用してドーパントによってドープされる。したがって、制御回路は、第１の基板層からのドーパント拡散の影響を受けにくい。したがって、制御回路の電気的安定性を向上させることができる。
本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示の実施形態を示し、本明細書とともに、さらに、本開示の原理を説明し、当業者が本開示を作成および使用することを可能にするのに役立つ。
三次元メモリデバイスの図である。 いくつかの実施形態による、典型的な製造プロセスの異なる段階における三次元メモリ構造の断面図である。 いくつかの実施形態による、典型的な製造プロセスの異なる段階における三次元メモリ構造の断面図である。 いくつかの実施形態による、典型的な製造プロセスの異なる段階における三次元メモリ構造の断面図である。 いくつかの実施形態による、典型的な製造プロセスの異なる段階における三次元メモリ構造の断面図である。 いくつかの実施形態による、三次元メモリ構造を形成するための製造プロセスの図である。
特定の構成および配置について説明するが、これは例示のみを目的として行われていることを理解されたい。当業者は、本開示の精神および範囲から逸脱することなく、他の構成および配置を使用することができることを認識するであろう。本開示を様々な他の用途でも使用することができることが、当業者には明らかであろう。
本明細書における「１つの実施形態」、「一実施形態」、「例示的な実施形態」、「いくつかの実施形態」などへの言及は、記載されている実施形態が特定の特徴、構造、または特性を含み得ることを示すが、すべての実施形態が特定の特徴、構造、または特性を必ずしも含むとは限らないことに留意されたい。さらに、そのような語句は必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、または特性が一実施形態に関連して記載されている場合、明示的に記載されているか否かに関係なく、他の実施形態に関連してそのような特徴、構造、または特性がもたらされることは、当業者の知識の範囲内であろう。
一般に、用語は少なくとも部分的に文脈の中での使用から理解され得る。例えば、本明細書において使用される場合、「１つまたは複数」という用語は、文脈に少なくとも部分的に依存して、任意の特徴、構造、または特性を単数の意味で記載するために使用されている場合があり、または複数の意味で特徴、構造または特性の組み合わせを記載するために使用されている場合がある。同様に、「ａ」、「ａｎ」、「ｔｈｅ」などの用語は、同じく、文脈に少なくとも部分的に依存して、単数形の使用法を伝達するか、または複数形の使用法を伝達すると理解され得る。
本開示における「上（ｏｎ）」、「上方（ａｂｏｖｅ）」、および「〜の上（ｏｖｅｒ）」の意味するところは、「上」が何かの「直上」にあることを意味するだけでなく、中間の特徴または層を挟んで何かの「上」にあることも意味するように、また、「上方」または「〜の上」が、何かの「上方」または何か「の上」にあることを意味するだけでなく、中間の特徴または層を挟まずに何かの「上方」または何か「の上」にある（すなわち、何かの直上にある）ことも意味するように、最も広義に解釈されるべきであることは容易に理解されるべきである。
さらに、「下（ｂｅｎｅａｔｈ）」、「下方（ｂｅｌｏｗ）」、「下側（ｌｏｗｅｒ）」、「上方（ａｂｏｖｅ）」、「上側（ｕｐｐｅｒ）」などのような空間的に相対的な用語は、本明細書においては、図に示されているような、ある要素または特徴の別の要素（複数可）または特徴（複数可）との関係を説明するために、説明を容易にするために使用され得る。空間的に相対的な用語は、図に示されている向きに加えて、使用中または動作中のデバイスの様々な向きを包含することを意図している。装置は他の方向に向けられ（９０度または他の向きに回転され）てもよく、本明細書で使用される空間的に相対的な記述語もそれに応じて解釈され得る。
本明細書で使用される場合、「基板」という用語は、後続の材料層が追加される材料を指す。基板自体をパターニングすることができる。基板の上部に追加される材料は、パターニングすることもでき、またはパターニングしないままにすることもできる。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどのような幅広い半導体材料を含むことができる。代替的に、基板は、ガラス、プラスチック、またはサファイアウェハなどの非導電性材料から作製されうる。
本明細書で使用される場合、「層」という用語は、厚さのある領域を含む材料部分を指す。層は、下にあるもしくは上にある構造の全体にわたって延在することができ、または下にあるもしくは上にある構造の範囲よりも小さい範囲を有することができる。さらに、層は、均一または不均一な連続構造のうちの、当該連続構造の厚さよりも薄い厚さを有する領域であり得る。例えば、層は、連続構造の上面と底面との間の任意の水平面対の間に、または上面および底面に位置することができる。層は、水平に、垂直に、かつ／またはテーパ面に沿って延在することができる。基板は、層であり得、基板の中に１つもしくは複数の層を含み得、ならびに／または基板の上、上方、および／もしくは下方に１つもしくは複数の層を有し得る。層は複数の層を含むことができる。例えば、相互接続層は、１つまたは複数の導体層および接触層（相互接続層の中に接点、相互接続線、および／またはビアが形成される）、ならびに１つまたは複数の誘電体層を含むことができる。
本明細書で使用する場合、「公称／公称的に」という用語は、製品またはプロセスの設計段階の間に設定される、構成要素またはプロセス動作の特性またはパラメータの所望のまたは目標の値を、所望の値の上および／または下の値の範囲とともに参照する。値の範囲は、製造プロセスまたは許容誤差のわずかな変動に起因する可能性がある。本明細書で使用される場合、「約」という用語は、主題の半導体デバイスに関連付けられた特定の技術ノードに基づいて変化する可能性がある所与の量の値を示す。特定の技術ノードに基づいて、「約」という用語は、例えば値の１０〜３０％（例えば、値の±１０％、±２０％、または±３０％）以内で変化する特定の量の値を示すことができる。
本明細書で使用される場合、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に対して垂直方向に延伸するように、横向きの基板上にあるメモリセルトランジスタの垂直配向ストリング（ＮＡＮＤストリングなど、本明細書において「メモリストリング」として参照される）を有する半導体デバイスを指す。本明細書で使用される場合、「垂直／垂直方向に」という用語は、基板の外側面に対して公称的に垂直であることを意味する。
フラッシュメモリの製造では、メモリセルのサイズを縮小し、および／または、メモリセルが占有するスペースを増やすことによって、コスト／ビットを削減するために、より多くの手法が適用されている。１つの手法は、セル下周辺（ＰＵＣ）技術である。この技術によれば、周辺回路（例えば、制御回路）をメモリセルの下に配置することができる。この配置により、フラッシュメモリデバイスの寸法を縮小し、メモリセルの形成のために多くのスペースを使用することができる。したがって、この技術は、フラッシュメモリデバイスのメモリ容量をさらに増加させ、フラッシュメモリデバイスを製造するコストを削減することができる。
図１は、ＰＵＣ技術を使用したＮＡＮＤフラッシュメモリ構造１００を示している。図１に示すように、構造１００は、底部基板１０５と、底部基板１０５の上の上部基板１２０とを含む。制御回路１１０（例えば、周辺デバイスを含む）が底部基板１０５の上に形成される。上部基板１２０は、ドーパントによってドープされ、制御回路１１０の上にある。メモリセル回路１３０は、上部基板１２０の上に形成され、複数のメモリセルを含む。メモリセル回路１３０と制御回路１１０とは導電的に接続されている。多くの場合、上部基板１２０は、制御回路１１０の上の第１の基板層と、第１の基板層の上の第２の基板層とを含む。第１の基板層のドーパント濃度は、第２の基板層のドーパント濃度よりも高いことが多い。第１の基板層および第２の基板層は、それぞれ、上部基板１２０の上面に実質的に垂直な方向に沿った２つの異なる深さへのイオン注入によって形成することができる。例えば、上部基板１２０の第１の深さでドープして、第１の基板層を形成するために第１のイオン注入を実行することができ、上部基板１２０の第２の深さでドープして、第２の基板層を形成するために第２のイオン注入を実行することができる。引き続いて、メモリセルが上部基板１２０の上に形成される。半導体チャネルおよびソース線が、それぞれエピタキシャル基板層およびソース線ドープ領域を通じて上部基板１２０の上面内に形成される。半導体チャネルおよびソース線は、メモリセルの動作（例えば、読み出し、書き込み、および消去）を制御するために（例えば、第２の基板層内の）半導体チャネルおよびソース線ドープ領域の底部にバイアスを印加することができるように、上部基板１２０の上面に導電接続することができる。
従来、イオン注入は、上部基板１２０の第１の基板層と第２の基板層の両方をドープするために使用されている。第１の基板層および第２の基板層におけるドーピングプロファイルは、ガウス分布であり得る。しかしながら、第１の基板層と第２の基板層との間のドーパント濃度の差のために、第１の基板層内のドーパントは第２の基板層に拡散する傾向がある。結果として、第２の基板層内のドーパントは、元のガウス分布とは異なるドーピングプロファイル（例えば、層状分布または増分分布）を形成する可能性がある。したがって、同じ深さでドーパント濃度が変化する可能性がある。また、イオン注入は、上部基板１２０に損傷を引き起こす可能性もある。エピタキシャル基板層およびソース線ドープ領域が形成されているとき、上部基板１２０の上面はリセスエッチングを受ける。製造誤差／変動のために、異なるエッチング深さが上部基板１２０内に形成され得る。第２の基板層内にドーパントが不均一に分布する結果として、異なる凹部の下に異なるドーパント濃度が形成される可能性があり、第２の基板層と、異なる半導体チャネル／ソース線との間の導電性が、異なる位置において変化する。導電性のこの差は、構造１００のメモリセルの閾値電圧の均一性に悪影響を与える可能性がある。
例えば、ソース線ドープ領域は、第２の基板層および第１の基板層のドーパント型と反対のドーパント型（例えば、ドーパント極性）によってドープされるため、ソース線ドープ領域から第１の基板へのドーパント拡散が、第１の基板層および／または第２の基板層内のドーパントの一部を中性化し得、ドーパント分布が変化する。所望のメモリセル内のデータを消去するために第２の基板層にバイアスが印加されると、これらのメモリセル上で電圧が均等に分布されない場合がある。データ消去機能が影響を受ける可能性がある。したがって、従来のフラッシュメモリデバイスを改善する必要がある。
本開示は、ＰＵＣ構成を有する三次元メモリデバイスを説明する。開示されているメモリデバイスでは、メモリセルは制御回路の上に配置され、制御回路とメモリセルとの間の上部基板（例えば、複合基板としても参照される）は、低圧化学気相成長（ＬＰＣＶＤ）から形成することができ、ｉｎ−ｓｉｔｕドーピングによりドーピングすることができる。したがって、第１の基板層および第２の基板層内のドーパント濃度は改善された均一性を有することができ、従来のイオン注入プロセスと比較して上部基板に形成される欠陥／損傷をより少なくすることができる。したがって、第２の基板層と第２の基板層の上面に形成される構造との間の電気的接続はより均一にすることができ、メモリセルはより均一な閾値電圧を有することができる。一方、ドーパント拡散を抑制することができ、かつ制御回路とメモリセルとの間の寄生容量を制御することができるように、第１の基板層および第２の基板層の厚さを制御することができる。加えて、メモリセル回路と制御回路との間に引き続いて形成される金属コンタクトビアのアスペクト比は、十分に低くなるように制御することができる。このことで、金属コンタクトビアをより容易に形成することができる。開示されている方法および構造を使用することにより、デバイス性能を向上させることができる。
図２〜図５は各々、いくつかの実施形態による、異なる製造ステップにおける三次元メモリデバイスを示す。典型を目的として、三次元メモリデバイスの類似または同じ部品には同じ参照符号を使用してラベル付けしている。ただし、参照符号は、発明を実施するための形態の関連部分を区別するために使用されているに過ぎず、機能、構成、または位置の何らかの類似性または相違を示すものではない。メモリデバイスの他の部分は、説明を容易にするために示されていない。一例として三次元メモリデバイスを使用しているが、様々な用途および設計において、開示されている構造は、例えば、ドーパント濃度の異なる隣接する層の間のドーパント不均一性を改善し、イオン注入によって引き起こされる損傷を低減するために、類似または異なる半導体デバイスに適用することもできる。開示された構造の特定の用途は、本開示の実施形態によって限定されるべきではない。
図２は、いくつかの実施形態による、三次元メモリデバイスを形成するための典型的な構造２００を示す。構造２００は、底部構造２０２を含むことができる。底部基板２０２はベース基板として参照することもでき、引き続いて形成される上部基板および上部基板の上のメモリセルの製造プラットフォームを提供する。いくつかの実施形態では、底部基板２０２は、三次元メモリ構造を形成するための任意の適切な材料を含む。例えば、底部基板２０２は、シリコン（例えば、単結晶シリコン、ポリシリコン、およびアモルファスシリコン）、シリコンゲルマニウム、炭化ケイ素、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、ガラス、窒化ガリウム、ヒ化ガリウム、および／または他の適切なＩＩＩ−Ｖ族化合物を含むことができる。いくつかの実施形態では、底部基板２０２は単結晶シリコンを含む。
底部基板２０２は、底部基板２０２の上面の上に形成された制御回路２１０を含むことができる。例示を目的として、制御回路を含む半導体層は要素２１０によって表されている。制御回路２１０は、引き続いて形成されるメモリセルおよび三次元メモリデバイスの他の関連部分の動作を制御することができる。例えば、制御回路２１０は、引き続いて形成されるメモリセルの動作を制御するための制御信号を生成することができる。制御回路２１０は、トランジスタ２１３、コンタクトビア２１１、および金属相互接続２１２などの任意の適切な電子構成要素を含むことができる。他の部品（例えば、抵抗、コンデンサなど）は図２には示されていない。いくつかの実施形態では、メモリセルを接続する、引き続いて形成される金属コンタクトビアは、制御回路２１０から、引き続いて形成されるメモリセルに制御信号を送信することができるように、コンタクトビア２１１および／または金属相互接続２１２に導電接続することができる。
図３は、三次元メモリデバイスを形成するための典型的な構造３００を示す。構造３００は、底部基板２０２と、制御回路２１０の上に形成された第１の基板層２２０とを含むことができる。いくつかの実施形態では、構造３００は、少なくとも第１の基板層２２０を堆積することにより構造２００から形成され得る。第１の基板層２２０は、所望の高さのドーパント濃度を有し、引き続いて形成される上部基板の底部を形成することができる。
任意選択的に、制御回路２１０と第１の基板層２２０との間に、層間誘電体層（例えば、不動態化層、図３には示されていない）を形成することができる。層間誘電体層は、制御回路２１０と第１の基板層２２０との間の電気的分離を提供することができ、結果、第１の基板層２００から制御回路２１０へのドーパント拡散を低減／防止することができる。いくつかの実施形態では、層間誘電体層の厚さは、制御回路２１０と引き続いて形成されるメモリセル回路との間の寄生容量に関連付けられる。したがって、層間誘電体層の厚さを過度に小さくすることはできない。一方、制御回路２１０と引き続いて形成されるメモリセル回路とを接続する金属コンタクトビアは、層間誘電体層を通して形成され得るため、層間誘電体層の厚さは、金属コンタクトビアのアスペクト比が層間誘電体層の厚さによって大きく影響されないように、過度に大きくすることはできない。いくつかの実施形態では、層間誘電体層の厚さは、約１００ｎｍ〜約１０００ｎｍの範囲内であり得る。
層間誘電体層は、任意の適切な誘電体材料を含むことができ、任意の適切な堆積プロセスを使用して形成することができる。例えば、層間誘電体層は、酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮ）、および／または酸窒化ケイ素（ＳｉＯＮ）を含むことができ、ＣＶＤ、物理気相成長（ＰＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、およびＬＰＣＶＤによって形成することができる。いくつかの実施形態では、層間誘電体層は酸化ケイ素を含み、ＬＰＣＶＤによって形成することができる。任意の適切な前駆体ガス（例えば、オルトケイ酸テトラエチルおよび酸素、トリイソプロピルシランおよび酸素、ならびにシランおよび酸素）および／またはシリコンの酸化を使用して、酸化ケイ素を形成することができる。いくつかの実施形態において、酸化ケイ素は、ケイ素の酸化により形成され得る。任意選択的に窒素などの他のキャリアガスとともに、酸素をチャンバに流して、制御回路２１０の上面を酸化することができる。いくつかの実施形態では、酸化プロセスのチャンバ（例えば、反応）温度は摂氏約３８５度であり、チャンバ圧力は約１トールである。
第１の基板層２２０は、制御回路２１０の上に形成することができる。いくつかの実施形態では、第１の基板層２２０は、層間誘電体層の上に形成される。第１の基板層２２０は、ドープされたポリシリコン、ドープされたアモルファスシリコン、および／またはドープされた単結晶シリコンを含むことができ、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ、および／またはＡＬＤなどの任意の適切な堆積方法によって形成することができる。いくつかの実施形態では、第１の基板層２２０はアモルファスシリコンを含み、ＬＰＣＶＤにより形成される。いくつかの実施形態では、所望の型（例えば、Ｎ型またはＰ型）のドーパントを第１の基板層２２０にドープするために、第１の基板層２２０の成長中にｉｎ−ｓｉｔｕドーピングが実行される。いくつかの実施形態では、ホウ素（Ｂ）、アルミニウム（Ａｌ）、および／またはガリウム（Ｇａ）などのＰ型ドーパントが第１の基板層２２０にドープされる。いくつかの実施形態では、引き続いて形成されるメモリセル回路はＮ型であり、ホウ素が第１の基板層２２０にドープされる。いくつかの実施形態では、第１の基板層２２０内のドーパント濃度は、約１Ｅ１８原子／ｃｍ３〜約２Ｅ１８原子／ｃｍ ３の範囲内である。
シラン（ＳｉＨ４）を、ＬＰＣＶＤにおける前駆体ガスとして第１の基板層２２０のアモルファスシリコンを形成することでき、ジボラン（Ｂ２Ｈ６）を、ｉｎ−ｓｉｔｕドーピングプロセスのドーパント源（例えば、ホウ素）とすることができ、結果、形成されるアモルファスシリコンにホウ素を均一にドープすることができる。いくつかの実施形態では、第１の基板層２２０の厚さは、シランを前駆体ガスとして使用することにより改善された均一性を有することができる。いくつかの実施形態において、シランが第１の反応ガスとして参照され、ジボランが第１の真性ドーパントソースガスとして参照される。いくつかの実施形態では、窒素を使用して、第１の真性ドーパントソースガスを希釈して反応チャンバに運び、結果、第１の真性ドーパントソースガスが望ましい短期間内で第１の反応ガスと混合することができる。したがって、形成されたホウ素ドープアモルファスシリコンの第１の基板層２２０は、改善された均一性を有することができる。第１の真性ドーパントソースガスの流量は第１の反応ガスの流量よりはるかに低いため、いくつかの実施形態では、ｉｎ−ｓｉｔｕドーピングプロセス中に、第１の真性ドーパントソースガスが第１の反応ガスとより均一に混合することを可能にするために、第１の真性ドーパントソースガスは第１の真性希釈ソースガス（例えば、Ｎ２）と予混合される（例えば、ｉｎ−ｓｉｔｕドーピングプロセスの前に混合される）。いくつかの実施形態では、第１の真性ドーパントソースガスと第１の真性希釈ソースガスとの混合物が、第１の初期ドーパントソースガスとして参照され、第１の真性ドーパントソースガスと第１の初期ドーパントソースガスとのモル比は約０．８％〜約１．５％の範囲内である。いくつかの実施形態では、モル比は約１％である。一部の実施形態では、第１の反応ガスと混合する前に、第１の真性ドーパントソースガスをさらに希釈することができ、かつより均一な分布を有することができるように、第１の初期ドーパントソースガスは、反応チャンバに流入する前に第１の希釈ソースガス（例えば、Ｎ２）とさらに予混合される。いくつかの実施形態では、第１の希釈ソースガスと第１の初期ドーパントソースガスとの混合物が第１のドーパントソースガスとして参照され、第１の希釈ガスと第１の初期ドーパントソースガスとの体積比は約２０：１〜約５０：１の範囲内にある。
ＬＰＣＶＤおよびｉｎ−ｓｉｔｕドーピングプロセスを実行するために、第１のドーパントソースガス（例えば、希釈された第１の真性ドーパントソースガスを含む）を反応チャンバ内で第１の反応ガスと混合することができる。第１の真性ドーパントソースガスは、チャンバに流入する前に第１の真性希釈ソースガスおよび第１の希釈ソースガスによって希釈されるため、第１の真性ドーパントソースガスは、第１のドーパントソースガスにより均一に分布し、第１の真性ドーパントソースガスの量をより正確に検出／制御することができる。チャンバに流入すると、第１のドーパントソースガスのガス原子は、望ましい短時間でチャンバを均一に占有することができ、さらに、第１の真性ドーパントソースガスが望ましい短時間でチャンバ内に分布することを可能にする。したがって、第１の基板層内のドーパントをより均一に分布させることができ、第１の基板層のドーパント濃度をより正確に制御することができる。いくつかの実施形態では、第１の反応ガスの流量は約３０〜約１００ｓｃｃｍの範囲内であり、第１のドーパントソースガスの流量は約３００〜約５００ｓｃｃｍの範囲内であり、チャンバ圧力は約３００〜約５００ミリトールの範囲内であり、チャンバ温度は約５００〜約５５０℃の範囲内である。いくつかの実施形態では、第１の真性ドーパントソースガスはまた、反応チャンバに直接流入するか、または別の比率で希釈ガスと予混合することもできる。
図４は、いくつかの実施形態による、三次元メモリデバイスを形成するための典型的な構造４００を示す。構造４００は、底部基板２０２、制御回路２１０の上に形成された第１の基板層２２０、および第１の基板層２２０の上に形成された第２の基板層２３０を含むことができる。第１の基板層２２０および第２の基板層２３０は、上部基板（例えば、複合基板）を形成することができ、第１の基板層２２０は、ｚ軸（例えば、底部基板２０２の上面に垂直な方向）に沿った上部基板の下側部分であり得、第２の基板層２３０は、ｚ軸に沿った上部基板の上側部分であり得る。いくつかの実施形態において、構造４００は、第２の基板層２３０を堆積することにより構造３００から形成され得る。第２の基板層２３０のドーパント濃度は、第１の基板層２２０のドーパント濃度よりも低くすることができる。第２の基板層２３０は、メモリセルおよびメモリセル回路の後続の形成のための基礎を提供することができる。第２の基板層２３０は、ドープされたポリシリコン、ドープされたアモルファスシリコン、および／またはドープされた単結晶シリコンを含むことができ、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ、および／またはＡＬＤなどの任意の適切な堆積方法によって形成することができる。いくつかの実施形態では、第２の基板層２３０はドープされたアモルファスシリコンを含み、ＬＰＣＶＤにより形成される。いくつかの実施形態では、第１の基板層２２０と同じ型（例えば、Ｎ型またはＰ型）のドーパントをドープするために、第２の基板層２３０の成長中にｉｎ−ｓｉｔｕドーピングが実行される。いくつかの実施形態では、ホウ素（Ｂ）、アルミニウム（Ａｌ）、および／またはガリウム（Ｇａ）などのＰ型ドーパントが第２の基板層２３０にドープされる。いくつかの実施形態では、引き続いて形成されるメモリセル回路はＮ型であり、ホウ素が第２の基板層２３０にドープされる。
第１の基板層２２０のドーパント濃度は、第２の基板層２３０のドーパント濃度の約５０倍〜約２００倍とすることができる。いくつかの実施形態では、第２の基板層２３０のドーパント濃度は、約１Ｅ１６原子／ｃｍ３〜約３Ｅ１６原子／ｃｍ３の範囲内にある。
ジシラン（Ｓｉ２Ｈ６）を、ＬＰＣＶＤにおける前駆体ガスとして第２の基板層２３０のアモルファスシリコンを形成することでき、ジボラン（Ｂ２Ｈ６）が、ｉｎ−ｓｉｔｕドーピングプロセスのホウ素ドーパントを提供することができ、結果、形成されるアモルファスシリコンにホウ素を均一にドープすることができる。いくつかの実施形態において、ジシランが第２の反応ガスとして参照され、ジボランが第２の真性ドーパントソースガスとして参照される。いくつかの実施形態では、窒素を使用して、第２の真性ドーパントソースガスを希釈して反応チャンバに運び、結果、第２の真性ドーパントソースガスが望ましい短期間内で第２の反応ガスと混合することができる。したがって、形成されたホウ素ドープアモルファスシリコンの第２の基板層２３０は、改善された均一性を有することができる。第２の真性ドーパントソースガスの流量は第２の反応ガスの流量よりはるかに低いため、いくつかの実施形態では、ｉｎ−ｓｉｔｕドーピングプロセス中に、第２の真性ドーパントソースガスが第２の反応ガスとより均一に混合することを可能にするために、第２の真性ドーパントソースガスは第２の真性希釈ソースガス（例えば、Ｎ２）と予混合される（例えば、ｉｎ−ｓｉｔｕドーピングプロセスの前に混合される）。いくつかの実施形態では、第２の真性ドーパントソースガスと第２の真性希釈ソースガスとの混合物が、第２の初期ドーパントソースガスとして参照され、第２の真性ドーパントソースガスと第２の初期ドーパントソースガスとのモル比は約０．８％〜約１．５％の範囲内である。いくつかの実施形態では、モル比は約１％である。一部の実施形態では、第２の反応ガスと混合する前に、第２の真性ドーパントソースガスをさらに希釈することができ、かつより均一な分布を有することができるように、第２の初期ドーパントソースガスは、反応チャンバに流入する前に第２の希釈ソースガス（例えば、Ｎ２）とさらに予混合される。いくつかの実施形態では、第２の希釈ソースガスと第２の初期ドーパントソースガスとの混合物が第２のドーパントソースガスとして参照され、第２の希釈ガスと第２の初期ドーパントソースガスとの体積比は約５００：１〜約１０００：１の範囲内にある。いくつかの実施形態では、第２の真性ドーパントソースガスはまた、反応チャンバに直接流入するか、または別の比率で希釈ガスと予混合することもできる。
第２の真性ドーパントソースガスを希釈する理由は、第１の真性ドーパントソースガスを希釈する理由と同様であり得、ここでは繰り返されない。いくつかの実施形態では、第２の反応ガスの流量は約１０〜約３０ｓｃｃｍの範囲内であり、第２のドーパントソースガスの流量は約２０００〜約３０００ｓｃｃｍの範囲内であり、チャンバ圧力は約３００〜約５００ミリトールの範囲内であり、チャンバ温度は約５００〜約５５０℃の範囲内である。
ＬＰＣＶＤおよびｉｎ−ｓｉｔｕドーピングを使用して第１の基板層２２０および第２の基板層２３０を形成すると、形成された第１の基板層２２０および第２の基板層２３０は、より良好な膜質（例えば、ピットホールまたはイオン注入による損傷を受けにくい）およびより均一な厚さを有することができる。真性ドーパントソースガスを反応チャンバに流す前に希釈することにより、少量の真性ドーパントソースガスの測定を容易にすることができ、真性ドーパントソースガスを反応チャンバ内でより均一に分布させることができる。第１の基板層２２０および第２の基板層２３０の各々へと形成されるドーパントは、より均一に分布することができ、ドーパント濃度を制御するのがより容易になり得る。いくつかの実施形態において、第１の基板層２２０および第２の基板層２３０におけるドーパント分布は、実質的に均一である（例えば、ｚ軸に沿って）。
さらに、第１の基板層２２０および第２の基板層２３０の各々のドーパントは、ｚ軸に沿って実質的に均一なドーピングプロファイル（例えば、実質的に同じドーピングレベル）を形成することができ、結果、第１の基板層２２０および第２の基板層２３０の各々のドーパントが、ｚ軸に沿った拡散の影響を受けにくくなる。加えて第１の基板層２２０のドーパント濃度は、第２の基板層２３０のドーパント濃度の約５０倍〜約２００倍である。その範囲の理由は以下を含み得る。第１の基板層２２０のドーパント濃度は、前述のように、ソース線ドープ領域からのドーパント拡散によって引き起こされる影響を低減／排除するために、第２の基板層２３０のドーパント濃度よりも十分に高くすることができる。しかしながら、第１の基板層２２０の過度に高いドーパント濃度（例えば、２００倍より高い）は、第１の基板層２２０から第２の基板層２３０へのドーパント拡散を増加させる可能性があり、第１の基板層２２０内でドーパントの分布を不均一にする（例えば、不均一なドーパント濃度）可能性がある。ドーパントの不均一な分布はさらに、引き続いて形成されるメモリセルの閾値電圧変動を引き起こす可能性がある。ドーパント濃度が高くなると、ドーピングのコストが高くなり得る。さらに、第１の基板層２２０の過度に低いドーパント濃度（例えば、５０倍よりも低い）は、単位体積において十分なドーパントを提供しない可能性があり、引き続いて形成されるソース線ドープ領域によって引き起こされる第１の基板層２２０のドーパント中性化に起因する第１の基板層２２０のドーパント型の変化の影響を受けやすい。したがって、第１の基板層２２０のドーパント濃度の範囲を最適化すること（例えば、第２の基板層２３０のドーパント濃度の約５０倍〜約２００倍）によって、メモリセルの閾値電圧均一性が改善し、ドーパント型変化の感受性を低下させることができ、製造プロセスのコストを下げることができる。
さらに、第１の基板層２２０および第２の基板層２３０は、ともに最適化された厚さ範囲を有することができる。厚さ範囲を最適化する理由は以下を含み得る。過度に厚い第１の基板層２２０または第２の基板層２３０は、各基板内および／または第１の基板層２２０と第２の基板層２３０との間でドーパント拡散を引き起こす可能性がある。また、第１の基板層２２０が厚くなると、第１の基板層２２０の厚さが不均一になる可能性があり、第１の基板層２２０の上面が不均一性の影響をより受けやすくなる可能性がある。結果として、第２の基板層２３０の上面が、不均一性の影響をより受けやすくなり得、引き続いて第２の基板層２３０上に形成されるメモリセルに影響を及ぼす。一方、過度に薄い第１の基板層２２０または第２の基板層２３０は、堆積プロセスのパラメータを正確に制御する必要があるために、ＬＰＣＶＤを使用して形成することが困難であり得る。したがって、第１の基板層２２０および第２の基板層２３０の最適化された厚さ範囲は、ともに約２００ｎｍ〜約１０００ｎｍであり得る。いくつかの実施形態では、第１の基板層２２０と第２の基板層２３０との合計厚さは約３００ｎｍであり得る。
開示されている方法を使用して第１の基板層２２０および第２の基板層２３０を形成することにより、第１の基板層２２０および第２の基板層２３０の各々において、改善された均一性を有するドーピングプロファイルを形成することができる。第１の基板層２２０および第２の基板層２３０のドーパント濃度および厚さを制御することにより、ドーパント拡散（例えば、ｚ軸に沿った）を低減／抑制することができ、第２の基板層２３０の上面のドーパント濃度をより均一にすることができ、第２の基板層２３０の上に引き続いて形成される構造（例えば、メモリセル、半導体チャネル孔、およびゲート線スリットトレンチ）の導電性をより均一にすることができる。第１の基板層２２０および第２の基板層２３０の厚さを制御することにより、メモリセルの製造のために均一性／平坦性が改善された製造基盤を提供することができ、第１の基板層２２０と第２の基板層２３０との間の拡散をさらに抑制することができる。したがって、開示されている方法は、第１の基板層２２０が第１の基板層２２０においてより均一なドーパント濃度を有することを可能にし、メモリセルはより均一な閾値電圧を有することができる。さらに、制御回路２１０に向かう第１の基板層２２０のドーパント拡散を低減／抑制することができ、第１の基板層２２０と制御回路２１０との間の漏れ電流を低減することができ、制御回路２１０の電気的安定性を改善することができる。
図５は、いくつかの実施形態による、三次元メモリデバイスを形成するための典型的な構造５００を示す。構造５００は、制御回路２１０、制御回路２１０の上の第１の基板層２２０、第１の基板層の２２０上の第２の基板層２３０、および第２の基板層２３０の上のメモリセル回路２４０を含むことができる。メモリセル回路２４０は、制御回路２１０から制御信号を受信し、読み出し、書き込み、および／または消去などの様々な機能を実行することができる。いくつかの実施形態では、第２の基板層２３０の上にメモリセル回路２４０を形成した後、構造５００を構造４００から形成することができる。
いくつかの実施形態において、メモリセル回路２４０は、三次元ＮＡＮＤメモリセル回路を含む。図５に示すように、メモリセル回路２４０は、複数の交互する導体／誘電体層を有するメモリスタック２４１と、ゲート電極（例えば導体）をビット線に導電的に接続するコンタクトビア２４２と、半導体チャネル２４３と、ソース線ドープ領域２４４内に形成されたソース線２４５とを含むことができる。メモリセル回路２４０は、金属コンタクトビア２４６を通じて制御回路２１０に導電的に接続することができる。
メモリセル回路２４０（例えば、要素２４１〜２４５）の形成は、任意の適切な方法を使用して形成することができる。例えば、交互する誘電体スタック（例えば、材料層）は、第２の基板層２３０の上に形成され得る。誘電体スタックは、複数の交互する絶縁層（例えば、酸化ケイ素層）および複数の犠牲層（例えば、窒化ケイ素層）を含むことができる。誘電体スタックの最上層および最下層は、絶縁層にすることができる。誘電体スタックを通じて複数のチャネル孔を形成することができ、任意の適切な材料をチャネル孔に充填して半導体チャネルを形成することができる。さらに、引き続いて形成されるゲート電極およびビット線の漏れ電流を防ぐためのキャッピング層（例えば、酸化ケイ素などの適切な誘電体材料を含む）を誘電体スタックおよび半導体チャネル上に形成することができ、誘電体スタックを（例えば、フォトリソグラフィおよびフォローアップエッチングなどの任意の適切なパターニング操作を使用して）パターニングして、ｘ軸に沿って延伸する１つまたは複数の垂直トレンチを形成することができる。垂直トレンチは、誘電体スタックおよびキャッピング層を貫通して、半導体チャネルのアレイを分離することができる。ソース線ドープ領域２４４は、例えばイオン注入により、垂直トレンチの底部（例えば、第２の基板層２３０内）に形成することができる。酸化ケイ素などの適切な誘電体材料を垂直トレンチの側壁に堆積させて、ゲート線スリットを形成することができる。さらに、ゲート線スリット内に開口部を形成することができ、ゲート線スリットの開口部／中心に適切な導電性材料を充填することによりソース線２４５を形成することができる。いくつかの実施形態では、ソース線ドープ領域２４４のドーパントは、第１の基板層２２０および第２の基板層２３０のドーパントとは反対のドーパント型を有する。いくつかの実施形態では、ソース線ドープ領域２４４のドーパントは、リン（Ｐ）、ヒ素（Ａｓ）、および／またはアンチモン（Ｓｂ）などのＮ型ドーパントを含む。
いくつかの実施形態では、半導体チャネルを形成することは、チャネル孔を他の材料で充填する前に、チャネル孔の底部にエピタキシャル基板層２４７を形成することを含む。エピタキシャル基板層２４７は、第１の基板層２２０および第２の基板層２３０のドーパントと同じドーパント型（例えば、Ｐ型）のドーパントによってドープすることができる。いくつかの実施形態では、チャネル誘電体層がチャネル孔の側壁上に形成され、半導体チャネル層がゲート誘電体層の上に形成される。いくつかの実施形態では、キャッピング層はゲート誘電体層を被覆する。いくつかの実施形態では、チャネル誘電体層がチャネル孔内に形成され、半導体チャネル層によって囲まれる。一部の実施形態では、キャッピング層は、ゲート誘電体層およびチャネル誘電体層を被覆する。
いくつかの実施形態では、ソース線ドープ領域２４４が形成された後、誘電体スタック内の犠牲層が除去されて水平トレンチが形成される。適切な導電性材料（例えば、タングステン）を堆積させて、水平トレンチを充填し、制御ゲート電極を形成することができる。制御ゲートが形成された後、ゲート線スリット内にソース線２４５を形成することができる。いくつかの実施形態において、ゲート誘電体層は、導電性材料の堆積の前に水平トレンチに堆積される。いくつかの実施形態では、例えば酸化ケイ素などの誘電体充填材料を堆積させて、メモリセル回路２４０の部分を絶縁することができる。
いくつかの実施形態では、複数のビット線を制御ゲート電極上に形成することができる。ビット線は、ｘ−ｚ平面に垂直な方向に延伸することができる。いくつかの実施形態では、複数のコンタクトビアを制御ゲート電極上に形成することができる。コンタクトビアは、誘電体充填材料を貫通し、制御ゲート電極とビット線との間の信号伝送のために制御ゲート電極をビット線と接続することができる。
いくつかの実施形態では、メモリ回路２４０の誘電体充填材料、第２の基板層２３０、第１の基板層２２０、および制御回路２１０内の誘電体充填材料を通る金属コンタクトビアを形成して、金属セル回路２４０と制御回路２１０とを導電接続することができる。いくつかの実施形態では、メモリセル回路２４０、第２の基板層２３０、第１の基板層２２０、および制御回路２１０の誘電体充填材料の一部を通るコンタクトホールを形成することができ、適切な導電性材料を使用してンタクトホールを充填することができる。コンタクトホールは、例えば、フォトリソグラフィプロセスおよびフォローアップエッチングなどの任意の適切なパターニングプロセスによって形成することができる。一部の実施形態では、エッチングは、ドライエッチングおよび／またはウェットエッチングを含む。導電性材料は、銅、アルミニウム、および／またはタングステンなどの任意の適切な導電性材料を含むことができる。
開示されている方法および構造を使用すると、第２の基板層２３０のドーパント濃度は、ｚ軸に沿ったおよび上面における均一性が改善される。第２の基板層２３０がエッチングされてソース線ドープ領域２４４などの構造が形成されると、ドーパント濃度の均一性が第２の基板層２３０の上面においてが改善されているため、第２の基板層２３０の上面の露出部分は実質的に同じ／均一なドーパント濃度を有することができる。したがって、第２の基板層２３０の上の異なる位置に形成されるソース線ドープ領域２４４は、実質的に同じドーパント濃度で第２の基板層２３０の部分の上に形成することができる。したがって、製造誤差によるエッチング深さの変動による、ソース線ドープ領域２４４の下のドーパント濃度の変動を少なくすることができる。ソース線ドープ領域２４４内のドーパントと第１の基板層２２０内のドーパントとの間のドーパント拡散および中性化を低減することができる。
さらに、半導体チャネル２４３の形成中、エピタキシャル基板層２４７を、チャネル孔内の他の材料の堆積の前にチャネル孔の底部に形成することができる。上述のように、ドーパント濃度は、第２の基板層２３０の上面において均一性を改善されている。エピタキシャル基板層２４７は、第２の基板層２３０の上面のエッチング部分の上に形成されるため、各エピタキシャル基板の下のドーパント濃度は実質的に同じであり得る。したがって、製造誤差によるエッチング深さの変動による、エピタキシャル基板層２４７の下のドーパント濃度の変動を少なくすることができる。したがって、エピタキシャル基板層２４７のドーパントと第２の基板層２３０のドーパントとの間の拡散は、各半導体チャネル２４３の下で実質的に均一なドーパント分布をもたらし得る。したがって、各半導体チャネル２４３と関連付けられるメモリセルの閾値電圧は、実質的に同じであり得る。
いくつかの実施形態では、開示されている方法を使用して、制御ユニット２１０上の複合基板内に３つ以上の基板（例えば、ドープ層）が形成される。３つ以上の基板は各々、均一なドーパント濃度および最適化された厚さ範囲を有することができる。いくつかの実施形態では、各基板のドーパント濃度は、ｚ軸に沿って、引き続いて形成されるメモリセル回路に向かって減少する。基板の特定の数、ドーパント濃度、および厚さ範囲は、異なる用途／実施形態に依存し、本開示の実施形態によって限定されるべきではない。
図６は、いくつかの実施形態による、三次元メモリデバイスを形成するための典型的な方法６００の図である。説明のために、方法６００に示される動作は、図２〜図５の文脈で説明される。本開示の様々な実施形態において、方法６００の動作は、異なる順序で実行されてもよく、および／または変化してもよい。
動作６０１において、底部基板が提供される。制御回路を、底部回路の上に配置することができる。底部基板はベース基板として参照することもでき、引き続いて形成される上部基板および上部基板の上のメモリセルの製造プラットフォームを提供する。いくつかの実施形態では、底部基板は、三次元メモリ構造を形成するための任意の適切な材料を含む。例えば、底部基板は、シリコン（例えば、単結晶シリコン、ポリシリコン、およびアモルファスシリコン）、シリコンゲルマニウム、炭化ケイ素、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、ガラス、窒化ガリウム、ヒ化ガリウム、および／または他の適切なＩＩＩ−Ｖ族化合物を含むことができる。いくつかの実施形態では、底部基板は単結晶シリコンを含む。
いくつかの実施形態において、制御回路は、引き続いて形成されるメモリセルおよび三次元メモリデバイスの他の関連部分の動作を制御する。制御回路は、トランジスタ、コンタクトビア、および金属相互接続などの任意の適切な電子構成要素を含むことができる。底部基板および制御回路の詳細な説明については、図２の説明を参照することができる。
動作６０２において、複数のドープされた基板を底部基板の上に形成することができる。複数のドープ基板の各々は、実質的に均一なドーパント濃度を有することができる。複数のドープされた基板は、互いに積み重なって複合基板を形成することができる。いくつかの実施形態において、ドープされた基板の各々は、開示されているＬＰＣＶＤならびに図３および４に記載されたｉｎ−ｓｉｔｕドーピングプロセスを使用して形成される。いくつかの実施形態では、ドープ基板のドーパント濃度は、ｚ軸に沿って、底部基板の上面から離れる方向に向かって減少する。いくつかの実施形態では、各ドープ基板の厚さおよび複合基板の総厚は各々、ドーパント濃度の均一性を改善するために最適化された厚さ範囲内で制御される。いくつかの実施形態では、各ドープ基板のドーパント濃度は、例えば、隣接するドープ基板間のドーパント拡散を抑制し、各ドープ基板内で適切なドーパント型を保証するために、最適化されたドーパント濃度範囲内で制御される。いくつかの実施形態では、制御回路の上に第１の基板層が形成され、第１の回路の上に第２の基板層が形成される。第１の基板層のドーパント濃度は、第２の基板層のドーパント濃度の約５０倍〜約２００倍とすることができる。いくつかの実施形態では、第１の基板層のドーパント濃度は約１Ｅ１８原子／ｃｍ３〜約２Ｅ１８原子／ｃｍ３であり、第２の基板層のドーパント濃度は、約１Ｅ１６原子／ｃｍ３〜約３Ｅ１６原子／ｃｍ３である。いくつかの実施形態では、第１の基板層と第２の基板層との合計厚さは約２００ｎｍ〜約１０００ｎｍであり得る。ドープ基板の形成の詳細な説明については、図３および図４の説明を参照することができる。
一部の実施形態では、制御回路と複合基板との間に層間誘電体層（例えば、不動態化層）を形成することができる。層間誘電体層は、制御回路と複合基板との間の電気的分離を提供することができ、結果、複合基板から制御回路へのドーパント拡散を低減／防止することができる。いくつかの実施形態では、層間誘電体層の厚さは、制御回路と引き続いて形成されるメモリセル回路との間の寄生容量に関連付けられる。最適化された厚さ範囲内で制御することができる。いくつかの実施形態では、層間誘電体層の厚さは、約１００ｎｍ〜約１０００ｎｍの範囲内であり得る。いくつかの実施形態では、層間誘電体層は酸化ケイ素を含み、ＬＰＣＶＤによって形成することができる。
いくつかの実施形態において、複合基板のドープ基板および層間誘電体層は、ＬＰＣＶＤを使用して同じ反応チャンバ（例えば、炉）内で形成することができる。いくつかの実施形態では、層間誘電体層は、例えば摂氏約３００度〜約４００度などの同じ温度範囲下で形成することができる。いくつかの実施形態において、層間誘電体層は、例えば摂氏約３８５度などの実質的に同じ温度下で形成することができる。さらに、複合基板内にドープ基板を形成するために、チャンバ温度を変更することができる。いくつかの実施形態では、第１の基板層および第２の基板層は、例えば摂氏約５００度〜約５５０度などの、同じ温度範囲下で形成することができる。いくつかの実施形態では、第１の基板層および第２の基板層は、例えば摂氏約５３２度などの、実質的に同じ温度下で形成することができる。開示されている堆積方法を使用すると、同じチャンバ内で異なる層を連続して形成することができ、形成される構造は汚染の影響を受けにくく、製造プロセスが単純化され、したがって、形成される膜の品質を改善することができる。
動作６０３において、メモリセル回路が複数のドープ基板の上に形成され、制御回路がメモリセル回路に導電的に接続される。メモリセル回路。メモリセル回路は、制御回路から制御信号を受信し、読み出し、書き込み、および／または消去などの様々な機能を実行することができる。いくつかの実施形態において、メモリセル回路は、三次元ＮＡＮＤメモリセル回路を含む。例えば、メモリセル回路は、複数の交互する導体／誘電体層を有するメモリスタックと、ゲート電極（例えば導体）をビット線に導電的に接続するコンタクトビアと、半導体チャネルと、ソース線ドープ領域内に形成されたソース線とを含むことができる。メモリセル回路は、任意の適切な方法を使用して形成することができる。いくつかの実施形態では、メモリセル回路は、次いで、金属コンタクトビアを通じて制御回路に導電的に接続される。金属コンタクトビアは、メモリセル回路をパターニングしてメモリセル回路、複合基板、および制御ユニットを貫通するコンタクトホールを形成することなど、任意の適切な方法によって形成することができる。適切な導電性金属をコンタクトホールに充填して、金属コンタクトビアを形成することができる。メモリセル回路の形成の詳細な説明については、図５の説明を参照することができる。
本開示は、ＰＵＣ構成を有する三次元メモリデバイスを説明する。開示されているメモリデバイスでは、メモリセルは制御回路の上に配置され、制御回路とメモリセルとの間の上部基板（例えば、複合基板としても参照される）は、低圧化学気相成長（ＬＰＣＶＤ）から形成することができ、ｉｎ−ｓｉｔｕドーピングによりドーピングすることができる。したがって、第１の基板層および第２の基板層内のドーパント濃度は改善された均一性を有することができ、従来のイオン注入プロセスと比較して上部基板に形成される欠陥／損傷をより少なくすることができる。したがって、第２の基板層と第２の基板層の上面に形成される構造との間の電気的接続はより均一にすることができ、メモリセルはより均一な閾値電圧を有することができる。一方、ドーパント拡散を抑制することができ、かつ制御回路とメモリセルとの間の寄生容量を制御することができるように、第１の基板層および第２の基板層の厚さを制御することができる。加えて、メモリセル回路と制御回路との間に引き続いて形成される金属コンタクトビアのアスペクト比は、十分に低くなるように制御することができる。このことで、金属コンタクトビアをより容易に形成することができる。開示されている方法および構造を使用することにより、デバイス性能を向上させることができる。
いくつかの実施形態では、方法は、底部基板を提供することと、底部基板上に複数のドープ層を形成することとを含む。複数のドープ層は、複数のドープ層の上面が実質的に平坦であり、かつ複数のドープ層の各々のドーピング濃度が複数のドープ層の上面に実質的に垂直な方向に沿って実質的に均一であるような厚さ範囲内の総厚を有する。
いくつかの実施形態において、方法は、底部基板を提供することであって、底部基板は制御回路を含む、底部基板を提供することと、底部基板の上に複数のドープ層を形成することと、複数のドープ層の上にメモリセル回路を形成することとを含む。いくつかの実施形態では、方法は、制御回路とメモリセル回路とを導電的に接続することをさらに含む。複数のドープ層は、複数のドープ層の上面が実質的に平坦であり、かつ複数のドープ層の各々のドーピング濃度が複数のドープ層の上面に実質的に垂直な方向に沿って実質的に均一であるような厚さ範囲内の総厚を有する。
いくつかの実施形態では、三次元メモリは、底部基板と、底部基板の上の制御回路と、底部基板の上の複数のドープ層とを含む。メモリは、複数のドープ層の上のメモリセル回路と、制御回路とメモリセル回路とを導電的に接続する金属コンタクトビアとをさらに含む。複数のドープ層は、複数のドープ層の上面が実質的に平坦であり、かつ複数のドープ層の各々のドーピング濃度が複数のドープ層の上面に実質的に垂直な方向に沿って実質的に均一であるような厚さ範囲内の総厚を有する。
特定の実施形態の前述の説明は、本開示の一般的性質を十分に明らかにするため、当業者は、当該技術分野の技能の範囲内の知識を適用することにより、過度の実験なしに、本開示の一般的な概念から逸脱することなく、そのような特定の実施形態を容易に変更し、および／または、当該実施形態を様々な用途に適合させることができる。したがって、そのような適合および変更は、本明細書に提示された教示および案内に基づいて、開示された実施形態の等価物の意味および範囲内にあることを意図している。本明細書の語法または用語は説明のためのものであり、限定するものではなく、結果、本明細書の用語または語法は、教示および案内に照らして当業者によって解釈されるべきであることを理解されたい。
本開示の実施形態は、特定の機能の実施態様および特定の機能の実施態様の関係を示す機能的構成要素を用いて上記で説明されてきた。これらの機能的構成要素の境界は、説明の便宜上、本明細書において任意最良で画定されている。指定された機能と指定された機能の関係が適切に実行される限り、代替の境界が画定されてもよい。
概要および要約のセクションは、発明者（複数可）によって企図される本開示のすべてではないが１つまたは複数の例示的な実施形態を記載し得、したがって、本開示および添付の特許請求の範囲を限定することは決して意図されていない。
本開示の幅および範囲は、上記の例示的な実施形態のいずれによっても限定されるべきではなく、添付の特許請求の範囲および特許請求の範囲の等価物に従ってのみ定義されるべきである。
任意選択的に、制御回路２１０と第１の基板層２２０との間に、層間誘電体層（例えば、不動態化層、図３には示されていない）を形成することができる。層間誘電体層は、制御回路２１０と第１の基板層２２０との間の電気的分離を提供することができ、結果、第１の基板層２２０から制御回路２１０へのドーパント拡散を低減／防止することができる。いくつかの実施形態では、層間誘電体層の厚さは、制御回路２１０と引き続いて形成されるメモリセル回路との間の寄生容量に関連付けられる。したがって、層間誘電体層の厚さを過度に小さくすることはできない。一方、制御回路２１０と引き続いて形成されるメモリセル回路とを接続する金属コンタクトビアは、層間誘電体層を通して形成され得るため、層間誘電体層の厚さは、金属コンタクトビアのアスペクト比が層間誘電体層の厚さによって大きく影響されないように、過度に大きくすることはできない。いくつかの実施形態では、層間誘電体層の厚さは、約１００ｎｍ〜約１０００ｎｍの範囲内であり得る。
動作６０１において、底部基板が提供される。制御回路を、底部基板の上に配置することができる。底部基板はベース基板として参照することもでき、引き続いて形成される上部基板および上部基板の上のメモリセルの製造プラットフォームを提供する。いくつかの実施形態では、底部基板は、三次元メモリ構造を形成するための任意の適切な材料を含む。例えば、底部基板は、シリコン（例えば、単結晶シリコン、ポリシリコン、およびアモルファスシリコン）、シリコンゲルマニウム、炭化ケイ素、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、ガラス、窒化ガリウム、ヒ化ガリウム、および／または他の適切なＩＩＩ−Ｖ族化合物を含むことができる。いくつかの実施形態では、底部基板は単結晶シリコンを含む。
動作６０３において、メモリセル回路が複数のドープ基板の上に形成され、制御回路がメモリセル回路に導電的に接続される。メモリセル回路は、制御回路から制御信号を受信し、読み出し、書き込み、および／または消去などの様々な機能を実行することができる。いくつかの実施形態において、メモリセル回路は、三次元ＮＡＮＤメモリセル回路を含む。例えば、メモリセル回路は、複数の交互する導体／誘電体層を有するメモリスタックと、ゲート電極（例えば導体）をビット線に導電的に接続するコンタクトビアと、半導体チャネルと、ソース線ドープ領域内に形成されたソース線とを含むことができる。メモリセル回路は、任意の適切な方法を使用して形成することができる。いくつかの実施形態では、メモリセル回路は、次いで、金属コンタクトビアを通じて制御回路に導電的に接続される。金属コンタクトビアは、メモリセル回路をパターニングしてメモリセル回路、複合基板、および制御ユニットを貫通するコンタクトホールを形成することなど、任意の適切な方法によって形成することができる。適切な導電性金属をコンタクトホールに充填して、金属コンタクトビアを形成することができる。メモリセル回路の形成の詳細な説明については、図５の説明を参照することができる。

Claims (44)

  1. メモリ内の基板を形成する方法であって、
    底部基板を提供することと、
    前記底部基板上に複数のドープ層を形成することと
    を含み、
    前記複数のドープ層は、前記複数のドープ層の上面が実質的に平坦であり、かつ前記複数のドープ層の各々のドーピング濃度が前記複数のドープ層の前記上面に実質的に垂直な方向に沿って実質的に均一であるような厚さ範囲内の総厚を有する、
    方法。
  2. 前記複数のドープ層の前記各々のドーパント極性が同じであり、
    前記複数のドープ層のうちの１つのドーピング濃度は、前記複数のドープ層の前記上面に実質的に垂直な方向に沿って、前記複数のドープ層のうちの下側に隣接するものよりも低い、
    請求項１に記載の方法。
  3. 前記複数のドープ層を形成することは、前記基板の上に第１のドープ層を形成し、前記第１のドープ層の上に第２のドープ層を形成することを含み、前記第１のドープ層のドーピング濃度は、前記第２のドープ層のドーピング濃度よりも高い、
    請求項１または２に記載の方法。
  4. 前記第１のドープ層のドーピング濃度が、前記第２のドープ層のドーピング濃度の約５０〜約２００倍である、
    請求項３に記載の方法。
  5. 前記第１のドープ層のドーピング濃度が、約１Ｅ１８原子／ｃｍ３〜約２Ｅ１８原子／ｃｍ３の範囲内であり、前記第２のドープ層のドーピング濃度が、約１Ｅ１６原子／ｃｍ３〜約３Ｅ１６原子／ｃｍ３の範囲内である、
    請求項３または４に記載の方法。
  6. 前記厚さ範囲が約２００ｎｍ〜約１０００ｎｍである、
    請求項１〜５のいずれか一項に記載の方法。
  7. 前記複数のドープ層のうちの少なくとも１つの形成が、ｉｎ−ｓｉｔｕドーピングを含む、
    請求項２〜６のいずれか一項に記載の方法。
  8. 前記複数のドープ層の前記少なくとも１つの前記形成が、低圧化学気相成長（ＬＰＣＶＤ）を含む、
    請求項２〜７のいずれか一項に記載の方法。
  9. 前記複数のドープ層の前記少なくとも１つの前記形成は、ＬＰＣＶＤおよびｉｎ−ｓｉｔｕドーピングを含む、
    請求項８に記載の方法。
  10. 前記複数のドープ層は、第１のドープ層および第２のドープ層を含み、前記第１のドープ層は、第１のＬＰＣＶＤおよび第１のｉｎ−ｓｉｔｕドープにより形成され、前記第２のドープ層は、第２のＬＰＣＶＤおよび第２のｉｎ−ｓｉｔｕドーピングにより形成される、
    請求項９に記載の方法。
  11. 前記第１のドープ層が第１のホウ素ドープシリコン層を含み、前記第２のドープ層が第２のホウ素ドープシリコン層を含む、
    請求項１０に記載の方法。
  12. 前記第１のＬＰＣＶＤおよび前記第１のｉｎ−ｓｉｔｕドーピングは、第１のシリコン層を形成するための第１の反応ガスを提供することと、前記第１のシリコン層をｉｎ−ｓｉｔｕドーピングして前記第１のホウ素ドープシリコン層を形成するための第１のドーパントソースガスを提供することを含み、前記第１の反応ガスはＳｉＨ４を含み、前記第１のドーパントソースガスはＢ２Ｈ６を含み、
    前記第２のＬＰＣＶＤおよび前記第２のｉｎ−ｓｉｔｕドーピングは、第２のシリコン層を形成するための第２の反応ガスを提供することと、前記第２のシリコン層をｉｎ−ｓｉｔｕドーピングして前記第２のホウ素ドープシリコン層を形成するための第２のドーパントソースガスを提供することとを含み、前記第２の反応ガスはＳｉ２Ｈ６を含み、前記第２のドーパントソースガスはＢ２Ｈ６を含む、
    請求項１１に記載の方法。
  13. 前記第１のＬＰＣＶＤおよび前記第１のｉｎ−ｓｉｔｕドーピングにおいて、前記第１のドーパントソースガスを提供することは、Ｂ２Ｈ６を含む第１の初期ドーパントソースガスを提供することと、前記第１の初期ドーパントソースガスを希釈するために第１の希釈ソースガスを提供することとを含み、前記第１の希釈ソースガスと前記第１の初期ドーパントソースガスとの体積比は約２０：１〜約５０：１の範囲内であり、前記第１の希釈ソースガスはＮ２を含み、前記第２のＬＰＣＶＤおよび前記第２のｉｎ−ｓｉｔｕドーピングにおいて、前記第２のドーパントソースガスを提供することは、Ｂ２Ｈ６を含む第２の初期ドーパントソースガスを提供することと、前記第１の初期ドーパントソースガスを希釈するために第２の希釈ソースガスを提供することとを含み、前記第２の希釈ソースガスと前記第２の初期ドーパントソースガスとの体積比は約５００：１〜約１０００：１の範囲内であり、前記第２の希釈ソースガスはＮ２を含む、
    請求項１２に記載の方法。
  14. 前記第１の初期ドーパントソースガスは、Ｂ２Ｈ６を含む第１の真性ドーパントソースガスおよびＮ２を含む第１の真性希釈ソースガスを含み、前記第１の真性希釈ソースガスのモル比は、前記第１の初期ドーパントソースガスの約８％〜約１．５％であり、前記第２の初期ドーパントソースガスは、Ｂ２Ｈ６を含む第２の真性ドーパントソースガスおよびＮ２を含む第２の真性希釈ソースガスを含み、前記第２の真性希釈ソースガスのモル比は、前記第２の初期ドーパントソースガスの約８％〜約１．５％である、
    請求項１３に記載の方法。
  15. 前記第１のＬＰＣＶＤおよび前記第１のｉｎ−ｓｉｔｕドーピングにおいて、前記第１のドーパントソースガスは、約３００標準立方センチメートル毎分（ｓｃｃｍ）〜約５００ｓｃｃｍの流量を有し、前記第１の反応ガスは、約３０ｓｃｃｍ〜約１００ｓｃｃｍの流量を有し、チャンバ圧力は約３００ミリトール〜約５００ミリトールであり、反応温度は約５００℃〜約５５０℃であり、前記第２のＬＰＣＶＤおよび前記第２のｉｎ−ｓｉｔｕドーピングにおいて、前記第２のドーパントソースガスは、約２０００ｓｃｃｍ〜約３０００ｓｃｃｍの流量を有し、前記第２の反応ガスは約１０ｓｃｃｍ〜約３００ｓｃｃｍの流量を有し、チャンバ圧力は約３００ミリトール〜約５００ミリトールであり、反応温度は約５００℃〜約５５０℃である、
    請求項１４に記載の方法。
  16. 三次元メモリを形成する方法であって、
    底部基板を提供することであり、制御回路を備える前記底部基板を提供することと、
    前記底部基板の上に複数のドープ層を形成することと、
    前記複数のドープ層の上にメモリセル回路を形成することと、
    前記制御回路と前記メモリセル回路とを導電的に接続することと
    を含み、
    前記複数のドープ層は、前記複数のドープ層の上面が実質的に平坦であり、かつ前記複数のドープ層の各々のドーピング濃度が前記複数のドープ層の前記上面に実質的に垂直な方向に沿って実質的に均一であるような厚さ範囲内の総厚を有する、
    方法。
  17. 前記複数のドープ層の前記各々のドーパント極性が同じであり、
    前記複数のドープ層のうちの１つのドーピング濃度は、前記複数のドープ層の前記上面に実質的に垂直な方向に沿って、前記複数のドープ層のうちの下側に隣接するものよりも低い、
    請求項１６に記載の方法。
  18. 前記複数のドープ層を形成することは、前記基板の上に第１のドープ層を形成し、前記第１のドープ層の上に第２のドープ層を形成することを含み、前記第１のドープ層のドーピング濃度は、前記第２のドープ層のドーピング濃度よりも高い、
    請求項１６または１７に記載の方法。
  19. 前記第１のドープ層のドーピング濃度が、前記第２のドープ層のドーピング濃度の約５０〜約２００倍である、
    請求項１８に記載の方法。
  20. 前記第１のドープ層のドーピング濃度が、約１Ｅ１８原子／ｃｍ３〜約２Ｅ１８原子／ｃｍ３の範囲内であり、前記第２のドープ層のドーピング濃度が、約１Ｅ１６原子／ｃｍ３〜約３Ｅ１６原子／ｃｍ３の範囲内である、
    請求項１８または１９に記載の方法。
  21. 前記厚さ範囲が約２００ｎｍ〜約１０００ｎｍである、
    請求項１６または１７に記載の方法。
  22. 前記複数のドープ層の少なくとも１つの形成が、ｉｎ−ｓｉｔｕドーピングおよび低圧化学気相成長（ＬＰＣＶＤ）のうちの少なくとも１つを含む、
    請求項１６〜２１のいずれか一項に記載の方法。
  23. 前記複数のドープ層の前記少なくとも１つの前記形成は、ＬＰＣＶＤおよびｉｎ−ｓｉｔｕドーピングを含む、
    請求項２２に記載の方法。
  24. 前記複数のドープ層は、第１のドープ層および第２のドープ層を含み、前記第１のドープ層は、第１のＬＰＣＶＤおよび第１のｉｎ−ｓｉｔｕドープにより形成され、前記第２のドープ層は、第２のＬＰＣＶＤおよび第２のｉｎ−ｓｉｔｕドーピングにより形成される、
    請求項１６〜２３のいずれか一項に記載の方法。
  25. 前記第１のドープ層が第１のホウ素ドープシリコン層を含み、前記第２のドープ層が第２のホウ素ドープシリコン層を含む、
    請求項１６〜２４のいずれか一項に記載の方法。
  26. 前記第１のＬＰＣＶＤおよび前記第１のｉｎ−ｓｉｔｕドーピングは、第１のシリコン層を形成するための第１の反応ガスを提供することと、前記第１のシリコン層をｉｎ−ｓｉｔｕドーピングして前記第１のホウ素ドープシリコン層を形成するための第１のドーパントソースガスを提供することを含み、前記第１の反応ガスはＳｉＨ４を含み、前記第１のドーパントソースガスはＢ２Ｈ６を含み、前記第２のＬＰＣＶＤおよび前記第２のｉｎ−ｓｉｔｕドーピングは、第２のシリコン層を形成するための第２の反応ガスを提供することと、前記第２のシリコン層をｉｎ−ｓｉｔｕドーピングして前記第２のホウ素ドープシリコン層を形成するための第２のドーパントソースガスを提供することとを含み、前記第２の反応ガスはＳｉ２Ｈ６を含み、前記第２のドーパントソースガスはＢ２Ｈ６を含む、
    請求項２５に記載の方法。
  27. 前記第１のＬＰＣＶＤおよび前記第１のｉｎ−ｓｉｔｕドーピングにおいて、前記第１のドーパントソースガスを提供することは、Ｂ２Ｈ６を含む第１の初期ドーパントソースガスを提供することと、前記第１の初期ドーパントソースガスを希釈するために第１の希釈ソースガスを提供することとを含み、前記第１の希釈ソースガスと前記第１の初期ドーパントソースガスとの体積比は約２０：１〜約５０：１の範囲内であり、前記第１の希釈ソースガスはＮ２を含み、前記第２のＬＰＣＶＤおよび前記第２のｉｎ−ｓｉｔｕドーピングにおいて、前記第２のドーパントソースガスを提供することは、Ｂ２Ｈ６を含む第２の初期ドーパントソースガスを提供することと、前記第１の初期ドーパントソースガスを希釈するために第２の希釈ソースガスを提供することとを含み、前記第２の希釈ソースガスと前記第２の初期ドーパントソースガスとの体積比は約５００：１〜約１０００：１の範囲内であり、前記第２の希釈ソースガスはＮ２を含む、
    請求項２６に記載の方法。
  28. 前記第１の初期ドーパントソースガスは、Ｂ２Ｈ６を含む第１の真性ドーパントソースガスおよびＮ２を含む第１の真性希釈ソースガスを含み、前記第１の真性希釈ソースガスのモル比は、前記第１の初期ドーパントソースガスの約８％〜約１．５％であり、前記第２の初期ドーパントソースガスは、Ｂ２Ｈ６を含む第２の真性ドーパントソースガスおよびＮ２を含む第２の真性希釈ソースガスを含み、前記第２の真性希釈ソースガスのモル比は、前記第２の初期ドーパントソースガスの約８％〜約１．５％である、
    請求項２７に記載の方法。
  29. 前記第１のＬＰＣＶＤおよび前記第１のｉｎ−ｓｉｔｕドーピングにおいて、前記第１のドーパントソースガスは、約３００標準立方センチメートル毎分（ｓｃｃｍ）〜約５００ｓｃｃｍの流量を有し、前記第１の反応ガスは、約３０ｓｃｃｍ〜約１００ｓｃｃｍの流量を有し、チャンバ圧力は約３００ミリトール〜約５００ミリトールであり、反応温度は約５００℃〜約５５０℃であり、前記第２のＬＰＣＶＤおよび前記第２のｉｎ−ｓｉｔｕドーピングにおいて、前記第２のドーパントソースガスは、約２０００ｓｃｃｍ〜約３０００ｓｃｃｍの流量を有し、前記第２の反応ガスは約１０ｓｃｃｍ〜約３００ｓｃｃｍの流量を有し、チャンバ圧力は約３００ミリトール〜約５００ミリトールであり、反応温度は約５００℃〜約５５０℃である、
    請求項２８に記載の方法。
  30. 前記メモリセル回路の型は、前記複数のドープ層の前記各々の前記ドーパント極性と反対である、
    請求項１６〜２９のいずれか一項に記載の方法。
  31. 前記メモリセル回路は、三次元ＮＡＮＤメモリセル回路を含む、
    請求項３０に記載の方法。
  32. 前記メモリセル回路を形成することは、前記複数のドープ層の上にゲート電極のスタックを形成することと、
    前記スタックを貫通する複数のチャネル孔を形成することであって、前記複数のチャネル孔の各々の底端部は、実質的に前記複数のドープ層の上部にある、チャネル孔を形成することと、
    前記複数のチャネル孔の前記各々の前記底端部にエピタキシャルチャネル部分を形成することと、
    前記複数のチャネル孔に基づいて複数の半導体チャネルを形成することと、
    前記複数のドープ層の前記上部に複数のソース線ドープ領域を形成することと、
    前記複数のソース線ドープ領域の上に複数のソース線を形成することと、
    前記複数のゲート電極の上に複数のコンタクトビアを形成することと
    を含む、
    請求項１６〜３１のいずれか一項に記載の方法。
  33. 前記ゲート電極のスタックを形成することは、前記複数のドープ層の上に誘電体層を提供することであって、犠牲層および絶縁層の交互するスタックを含む前記誘電体層を提供することと、
    複数の水平トレンチを形成するために前記犠牲層を除去することと、
    前記水平トレンチ内に前記ゲート電極のスタックを形成することと
    を含む、
    請求項３２に記載の方法。
  34. 前記複数の半導体チャネルの下のドーパント濃度が実質的に同じであり、前記複数のソース線ドープ領域に隣接するドーパント濃度が実質的に同じである、
    請求項３３に記載の方法。
  35. 前記制御回路と前記メモリセル回路とを導電的に接続することは、前記制御回路と前記メモリセル回路とを接続する金属コンタクトビアを形成することを含み、前記金属ビアは前記メモリセル回路、前記複数のドープ層、および前記制御回路を貫通する、
    請求項１６〜３４のいずれか一項に記載の方法。
  36. 前記底部基板の上の前記誘電体層は、約１００ｎｍ〜約１０００ｎｍの厚さを有する、
    請求項１６に記載の方法。
  37. 三次元メモリであって、
    底部基板と、
    前記底部基板の上の制御回路と、
    前記底部基板の上の複数のドープ層と、
    前記複数のドープ層の上のメモリセル回路と、
    前記制御回路と前記メモリセル回路とを導電的に接続する金属コンタクトビアと
    を備え、
    前記複数のドープ層は、前記複数のドープ層の上面が実質的に平坦であり、かつ前記複数のドープ層の各々のドーピング濃度が前記複数のドープ層の前記上面に実質的に垂直な方向に沿って実質的に均一であるような厚さ範囲内の総厚を有する、
    三次元メモリ。
  38. 前記複数のドープ層の前記各々のドーパント極性が同じであり、
    前記複数のドープ層のうちの１つのドーピング濃度は、前記複数のドープ層の前記上面に実質的に垂直な方向に沿って、前記複数のドープ層のうちの下側に隣接するものよりも低い、
    請求項３７に記載のメモリ。
  39. 前記複数のドープ層は、前記基板の上の第１のドープ層と、前記第１のドープ層の上の第２のドープ層とを備え、前記第１のドープ層のドーピング濃度は、前記第２のドープ層のドーピング濃度よりも高い、
    請求項３７または３８に記載のメモリ。
  40. 前記第１のドープ層のドーピング濃度が、前記第２のドープ層のドーピング濃度の約５０〜約２００倍である、
    請求項３９に記載のメモリ。
  41. 前記第１のドープ層のドーピング濃度が、約１Ｅ１８原子／ｃｍ３〜約２Ｅ１８原子／ｃｍ３の範囲内であり、前記第２のドープ層のドーピング濃度が、約１Ｅ１６原子／ｃｍ３〜約３Ｅ１６原子／ｃｍ３の範囲内である、
    請求項３９または４０に記載のメモリ。
  42. 前記厚さ範囲が約２００ｎｍ〜約１０００ｎｍである、
    請求項３７〜４１のいずれか一項に記載のメモリ。
  43. 前記総厚が約３００ｎｍである、
    請求項４２に記載のメモリ。
  44. 前記底部基板の上の前記誘電体層は、約１００ｎｍ〜約１０００ｎｍの厚さを有する、
    請求項３７〜４１のいずれか一項に記載のメモリ。
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