CN116322056A - 三维存储器及制造三维存储器的方法 - Google Patents

三维存储器及制造三维存储器的方法 Download PDF

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Abstract

本发明实施方式提供了一种三维存储器。该三维存储器包括外围电路芯片和存储阵列芯片，外围电路芯片包括：第一衬底；第一电路元件层，设置在第一衬底上，并且包括第一器件层，第一器件层包括多个高压晶体管；第二衬底，设置在第一电路元件层上，且第二衬底与第一电路元件层接触；以及第二电路元件层，设置在第二衬底上，并且包括第二器件层，第二器件层包括多个低压晶体管；存储阵列芯片设置在第二电路元件层上。

Description

三维存储器及制造三维存储器的方法
本申请是2021年04月30日递交的发明名称为“三维存储器及制造三维存储器的方法”、申请号为202110483965.0的中国发明专利申请的分案申请。
技术领域
本发明涉及半导体器件及其制造方法，尤其是包括储器阵列芯片和外围电路芯片的三维存储器及其制造方法。
背景技术
随着三维存储器集成程度越来越高，三维存储器已经从32层发展到64层甚至更高的层数，随着层数的增加，存储阵列的复杂度增加，这导致所对应的外围电路的设计复杂度增加。一般而言，存储密度的增加将导致在有限面积内设计外围电路的工艺难度增大而使得外围电路的面积增大。
发明内容
本发明提供包括外围电路芯片的三维存储器及其制造方法，其可至少部分地解决现有技术中存在的上述问题。
根据本发明的一方面，提供了包括外围电路芯片的三维存储器，其中，外围电路芯片包括：第一衬底；第一电路元件层，设置在第一衬底上，并且包括第一器件层和第一连接层，第一连接层用于第一器件层的信号传输；第二衬底，设置在第一电路元件层上；以及第二电路元件层，设置在第二衬底上，并且包括第二器件层和第二连接层，第二连接层用于第二器件层的信号传输。
在实施方式中，第一器件层可包括多个第一晶体管，第二器件层包括多个第二晶体管，并且第一晶体管的工作电压可大于第二晶体管的工作电压。
在实施方式中，第一晶体管的尺寸可大于第二晶体管的尺寸。
在实施方式中，第一连接层和第二连接层中的每个可包括导电材料，并且第一连接层的导电材料的熔点可大于或等于第二连接层的导电材料的熔点。
在实施方式中，第一连接层的导电材料可为WSi或TiSi，并且第二连接层的导电材料可为TiSi或CoSi。
在实施方式中，外围电路芯片还可包括：第三衬底，设置在第二电路元件层上；第三电路元件层，设置在第三衬底上，并且包括第三器件层和第三连接层，第三连接层用于第三器件层的信号传输。
在实施方式中，外围电路芯片还可包括第一互连层、第二互连层和第三互连层中的至少一个。第一互连层可将第一连接层与第二连接层电连接以用于第一器件层和第二器件层之间的信号传输。第二互连层可将第三连接层与第一连接层和第二连接层中的一个连接层电连接，以用于第三连接层和一个连接层之间的信号传输。第三互连层可将第三连接层与第一连接层和第二连接层中的另一个连接层电连接，以用于第三连接层与另一个连接层之间的信号传输。
在实施方式中，第一互连层、第二互连层和第三互连层中的至少之一可包括W。
在实施方式中，第一器件层可包括多个第一晶体管，第二器件层包括多个第二晶体管，第三器件层可包括多个第三晶体管。在实施方式中，至少一个第一晶体管的工作电压可大于至少一个第二晶体管的工作电压，并且至少一个第二晶体管的工作电压可大于至少一个第三晶体管的工作电压。
在实施方式中，至少一个第一晶体管的尺寸可大于至少一个第二晶体管的尺寸，并且至少一个第二晶体管的尺寸可大于至少一个第三晶体管的尺寸。
在实施方式中，第一晶体管、第二晶体管和第三晶体管中的至少之一可为金属氧化物半导体场效应晶体管。
在实施方式中，第一连接层、第二连接层和第三连接层中的每个可包括导电材料，第一连接层的导电材料的熔点可大于或等于第二连接层的导电材料的熔点，并且第二连接层的导电材料的熔点可大于或等于第三连接层的导电材料的熔点。
在实施方式中，第一连接层的导电材料可为WSi或TiSi，第二连接层的导电材料可为TiSi或CoSi，并且第三连接层的导电材料可为NiSi。
在实施方式中，第一连接层还可包括第一电介质层，第一电介质层用于电隔离第一连接层的导电材料，第二连接层还可包括第二电介质层，第二电介质层用于电隔离第二连接层的导电材料，并且第三连接层还可包括第三电介质层，第三电介质层用于电隔离第三连接层的导电材料。
在实施方式中，三维存储器还包括存储阵列芯片，其中，存储阵列芯片可包括存储阵列层和设置在存储阵列层上的第一键合层，存储阵列层包括设置在叠层结构中的多个存储串，第一键合层用于与外围电路芯片中的第二键合层键合。
在实施方式中，第二键合层可设置在第二电路元件层上。
根据本发明的另一方面，提供了用于制造三维存储器的方法，该方法包括基于第一衬底形成外围电路芯片，包括：在第一衬底上依次形成第一器件层和用于第一器件层的信号传输的第一连接层；在第一连接层上形成第二衬底，并在第二衬底上依次形成第二器件层和用于第二器件层的信号传输第二连接层；以及在第二连接层上形成具有导电触点的键合层。
在实施方式中，第一器件层可包括多个第一晶体管，第二器件层可包括多个第二晶体管，并且至少一个第一晶体管的工作电压可大于至少一个第二晶体管的工作电压。
在实施方式中，至少一个第一晶体管的尺寸可大于至少一个第二晶体管的尺寸。
在实施方式中，形成第一连接层可包括：在第一器件层上形成第一电介质层；在第一电介质层中利用第一导电材料形成用于信号传输的导电布线和导电触点。在实施方式中，形成第二连接层可包括：在第二器件层上形成第二电介质层；在第二电介质层中利用第二导电材料形成用于信号传输的导电布线和导电触点。在实施方式中，第一导电材料的熔点大于或等于第二导电材料的熔点。
在实施方式中，该方法还可包括：在第二连接层上形成第三衬底，并在第三衬底上依次形成第三器件层和用于第三器件层的信号传输第三连接层，其中，上述键合层形成在第三连接层上。
在实施方式中，该方法还可包括形成第一互连层、第二互连层和第三互连层中的至少之一，其中，第一互连层可将第一连接层与第二连接层电连接，第二互连层可将第二连接层和第三连接层电连接，第三互连层可将第一连接层和第三连接层电连接；以及在第三连接层上形成具有导电触点的键合层。
在实施方式中，第一器件层可包括多个第一晶体管，第二器件层可包括多个第二晶体管，第三器件层可包括多个第三晶体管。在实施方式中，至少一个第一晶体管的工作电压可大于至少一个第二晶体管的工作电压，并且至少一个第二晶体管的工作电压可大于至少一个第三晶体管的工作电压。
在实施方式中，至少一个第一晶体管的尺寸可大于至少一个第二晶体管的尺寸，并且至少一个第二晶体管的尺寸可大于至少一个第三晶体管的尺寸。
在实施方式中，形成第一连接层可包括：在第一器件层上形成第一电介质层；在第一电介质层中利用第一导电材料形成用于信号传输的导电布线和导电触点。在实施方式中，形成第二连接层可包括：在第二器件层上形成第二电介质层；在第二电介质层中利用第二导电材料形成用于信号传输的导电布线和导电触点。在实施方式中，形成第三连接层可包括：在第三器件层上形成第三电介质层；在第三电介质层中利用第三导电材料形成用于信号传输的导电布线和导电触点。在实施方式中，第一导电层的导电材料的熔点可大于或等于第二导电层的导电材料的熔点，并且第二导电层的导电材料的熔点可大于或等于第三导电层的导电材料的熔点。
根据本发明的又一方面，提供了另一种三维存储器，该三维存储器包括外围电路芯片和存储阵列芯片，外围电路芯片包括：第一衬底；第一电路元件层，设置在第一衬底上，并且包括第一器件层，第一器件层包括多个高压晶体管；第二衬底，设置在第一电路元件层上，且第二衬底与第一电路元件层接触；以及第二电路元件层，设置在第二衬底上，并且包括第二器件层，第二器件层包括多个低压晶体管；存储阵列芯片设置在第二电路元件层上。
上述实施方案的三维存储器及制造方法，由于外围电路芯片中的器件可以设置在不同的衬底上，可以有效地减小外围电路芯片的面积，有利于三维存储器存储密度的增加。同时，由于不同工作电压的器件形成在不同的衬底上，可以简化制备工艺并提高器件的稳定性。
附图说明
附图被包括以提供对本发明的进一步理解，并且被并入本说明书中且构成本说明书的一部分，附图示出了本发明的示例性实施方式，并且与说明书一起用于解释本发明构思。在附图中：
图1是示出根据现有技术的三维存储器的外围电路芯片的示意性截面图；
图2是示出根据本发明的示例性实施方式的三维存储器的外围电路芯片的示意性截面图；
图3是示出根据本发明的示例性实施方式的包括NAND存储阵列芯片和图2的外围电路芯片的NAND存储器的示意性截面图；
图4是示出根据本发明的另一示例性实施方式的三维存储器的外围电路芯片的示意性截面图；
图5是根据本发明的另一示例性实施方式的包括NAND存储阵列芯片和图4的外围电路芯片的NAND存储器的示意性截面图；
图6是示出根据本发明的制造包括图2中所示的外围电路芯片的三维存储器的方法的一部分的流程图；以及
图7是示出根据本发明的制造包括图4中所示的外围电路芯片的三维存储器的方法的一部分的流程图。
具体实施方式
以下将结合附图对本发明进行详细描述，本文中提到的示例性实施方式仅用于解释本发明，并非用于限制本发明的范围。
在附图中通常提供交叉影线和/或阴影的使用来阐明相邻元件之间的边界。因此，交叉影线或阴影的存在或不存在都不传达或指示对特定材料、材料性质、尺寸、比例、所示元件之间的共性和/或元件的任何其它特性、属性、性质等的任何偏好或要求，除非另有说明。此外，在附图中，为了清楚和/或描述的目的，调整了元件的尺寸和相对尺寸及形状。应理解，附图仅为示例而并非严格按比例绘制。
在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
如在本文中使用的，用语“大致”、“约”以及类似的用语用作表示近似，而不用作表示程度，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。应理解，在本说明书中，第一、第二等表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制，尤其不表示任何先后顺序。
还应理解，诸如“包括”、“具有”和/或“包含”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“......中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本发明的实施方式时，使用“可”表示“本发明的一个或多个实施方式”。并且，用语“示例性”旨在指代示例或举例说明。
各种示例性实施方式可以是不同的，但不必是排它的。例如，在不背离本发明构思的情况下，示例性实施方式的特定形状、配置和特性可以在另一示例性实施方式中使用或实施。
除非另外说明，否则所示出的示例性实施方式应理解为提供可在实践中实施本发明构思的一些方式的变化细节的示例性特征。因此，除非另有说明，否则各种实施方式的特征、分子、组件、模块、层、膜、面板、区域和/或方面等(在下文中单独或统称为“元件”)可在不背离本发明构思的情况下以其它方式组合、分离、互换和/或重新布置。
应注意，说明书中对“一个实施方式/实施例”、“实施方式/实施例”、“示例性实施方式/实施例”、“一些实施方式/实施例”等的引用表示所描述的实施方式/实施例可包括特定的特征、结构、或特性，但是未必每个实施方式/实施例都包括该特定的特征、结构、或特性。而且，这样的短语未必指代同一个实施方式/实施例。此外，当结合实施方式/实施例描述特定的特征、结构、或特性时，无论是否明确描述，结合其它实施方式/实施例来实现这样的特征、结构、或特性将在相关领域的技术人员的知识范围内。
应理解，本公开中“在……上”、“在……上”和“在……正上”应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且包括其间具有中间特征或层的“在某物上”的含义，并且“在……上”或“在……正上”不仅意味着“在某物上”或“在某物正上”的含义，而且还可包括其间没有中间特征或层的“在某物上”或“在某物正上”的含义(即，直接在某物上)。除了图中所述的方向外，空间相对术语旨在涵盖器件在使用中或操作中的不同方向。所述装置可以其它方式定向(旋转90度或沿其它方向)并且同样可相应地解释本文中使用的空间相对描述词。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可在整个下方结构或上结构延伸，或者可以具有比下方或上结构的范围小的范围。此外，层可以是均质或非均质连续结构的区域且厚度小于该连续结构的厚度。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何一对水平平面之间。层可以横向延伸、垂直延伸和/或沿锥形表面延伸。衬底可以是层，在其中可以包括一个或多个层，和/或可以在其上、其上和/或其下方具有一个或多个层。层可以包括多个层。例如，连接层可以包括一个或多个导体和接触层(其中形成互连线/连接线和/或过孔触点)以及一个或多个介电层。
如本文所使用的，术语“约”表示可基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可表示给定量的值，该给给定量的值例如在该值的10％-30％内变化(例如，值的±10％、±20％或±30％)。
需要说明的是，实施方式中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，组件布局形态也可能更为复杂。
还应理解的是，除非明确限定或与上下文相矛盾，否则本发明所记载的方法中包含的具体步骤不必限于所记载的顺序，例如，可以与所描述的顺序不同地执行特定的工艺顺序。例如，两个连续描述的工艺可以基本上同时执行，或者以与所描述的顺序相反的顺序执行。
以下将参考附图并结合实施方式来详细说明本发明。
图1是示出现有技术的三维存储器的外围电路芯片的示意性截面图。
在现有技术的三维存储器中，外围电路芯片20包括衬底201和位于衬底201上的电路元件层200。
电路元件层200包括用于促进三维存储器的任何适当的数字、模拟和混合信号控制和感测电路，包括但不限于页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流和电压基准，或者电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)，并且因此，电路元件层200包括实现这些功能的器件层210(其包括诸如晶体管211等的器件)和用于从器件层210接收电信号或者向器件层210传输电信号的连接层220(其包括连接布线221和触点222等)。器件层210中的器件通过连接层220中的连接布线221和触点222彼此电连接。外围电路芯片20还包括用于将外围电路芯片20与存储阵列芯片(未示出)键合的键合层230，键合层230包括导电触点231。存储阵列芯片的衬底所在的位置可以与外围电路芯片20的衬底201所在的位置在垂直于外围电路芯片20的衬底201的厚度方向上重叠(如X-tacking技术中的三维存储器，其中外围电路芯片20和存储阵列芯片竖直堆叠)，或者可以在与衬底201的侧向方向上重叠(例如，外围电路芯片20与存储阵列芯片水平并排放置)。
由于现有技术中的外围电路芯片20仅包括一个衬底，并且因此电路元件层200设置在同一个衬底上。这种架构在存储密度增加时将导致外围电路所需的面积增大。
为了减小外围电路设计的面积，本发明提出了不同于现有技术的三维存储器的架构。以下将结合图2至图5描述根据本发明的实施方式的三维存储器。
图2是示出根据本发明的示例性实施方式的三维存储器的外围电路芯片的示意性截面图。
如图2中所示，根据本发明示例性实施方式的三维存储器可以包括存储阵列芯片(未示出)和外围电路芯片40。
外围电路芯片40可包括衬底401、位于衬底401上的第一电路元件层402、衬底403和位于衬底403上的第二电路元件层404。
衬底401可以包括单晶硅、多晶硅、非晶硅、锗(Ge)衬底、锗化硅(SiGe)、砷化镓(GaAs)、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-insulator，绝缘体上锗)、自对准硅化物或任何其它适合的材料。在本发明的一个实施例中，衬底401可例如是硅晶圆，但本发明不限于此。
第一电路元件层402可包括用于促进三维存储器的任何适当的数字、模拟和混合信号控制和感测电路，包括但不限于页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流和电压基准，或者电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)，并且因此，第一电路元件层402可包括实现这些功能的器件层(其包括诸如晶体管等的器件)和用于从器件层接收电信号或者向器件层传输电信号的连接层(其包括连接布线和触点等)。例如，第一电路元件层402可包括用于实现外围电路芯片40的至少一部分功能的第一器件层410和用于第一器件层410的信号传输的第一连接层420。第一器件层410可包括组成外围电路芯片40的电路的一部分的多种器件，例如，如图2中所示的多个第一晶体管411。
第一器件层410中的器件可通过第一连接层420中的连接布线421和连接接入(过孔)触点422(下文中也称为“触点422”)接收电信号或者传输电信号。第一连接层420可根据芯片设计需要而包括多个连接布线421和触点422。第一连接层420还可以包括一个或多个层间电介质(ILD)层(也称为“金属间电介质(IMD)层”，未示出)，其中可以形成连接布线421和触点422。换言之，第一连接层420可以包括位于ILD层中的连接布线421和触点422。第一连接层420中的连接布线421和触点422可包括导电材料，导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。第一连接层420中的ILD层还可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合，以将第一连接层420中的连接布线421和触点422等与其它元件电隔离。第一连接层420中的连接布线421和触点422可由通过一种或多种薄膜沉积工艺沉积的导电材料形成，所述薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、化学镀或其任何组合。形成连接布线421和触点422的制造工艺还可以包括光刻、化学机械抛光(CMP)、湿法/干法蚀刻或任何其它适当的工艺。第一连接层420的ILD层可由通过一种或多种薄膜沉积工艺沉积的电介质材料形成，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。
衬底403可以通过单晶硅生长工艺形成，或者可以通过先生长多晶硅再对多晶硅进行加热处理而形成。应理解，衬底403不限于硅衬底，也可以是锗衬底等任何其它合适的材料。
第二器件层430中的器件可通过第二连接层440中的连接布线441和连接接入(过孔)触点442(下文中也称为“触点442”)接收电信号或者传输电信号。第二连接层440可根据芯片设计需要而包括多个连接布线441和触点442。第二连接层440还可以包括一个或多个层间电介质(ILD)层(也称为“金属间电介质(IMD)层”，未示出)，其中可以形成连接布线441和触点442。换言之，第二连接层440可以包括位于ILD层中的连接布线441和触点442。第二连接层440中的连接布线441和触点442可包括导电材料，导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。第二连接层440中的ILD层还可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合，以将第二连接层440中的连接布线441和触点442等与其它元件电隔离。与第一连接层420类似，第二连接层440中的连接布线441和触点442也可由通过一种或多种薄膜沉积工艺沉积的导电材料形成，所述薄膜沉积工艺包括但不限于化学CVD、PVD、ALD、电镀、化学镀或其任何组合。形成连接布线441和触点442的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其它适当的工艺。第二连接层440的ILD层也可由通过一种或多种薄膜沉积工艺沉积的电介质材料形成，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。
第一器件层410和第二器件层430分别包括形成在衬底401和403上的多个第一晶体管411和多个第二晶体管431。应理解，在本发明中，晶体管形成在衬底“上”可以指晶体管的整体或部分形成在衬底中(例如，在衬底的顶表面下方)和/或直接形成在衬底上，这取决于衬底的材料以及晶体管的类型和材料，本发明对此不进行任何限制。晶体管411和431可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其它适当的工艺。例如，在衬底是硅衬底的情况下，例如可通过离子注入和/或热扩散在硅衬底中形成掺杂区以例如用作晶体管的源极区和/或漏极区；还可例如通过湿法/干法蚀刻和薄膜沉积工艺在硅衬底中形成隔离区(例如，STI)，但本发明不限于此。
外围电路芯片40还可包括第一互连层(未示出)，其用于将第一连接层420与第二连接层440电连接，以实现在第一电路元件层402与第二电路元件层404之间进行信号传输。第一互连层可根据芯片设计需要而包括多个互连451(本文中也可称为“触点”)，例如，包括竖直互连接入(过孔)触点。第一互连层还可包括一个或多个层间电介质(ILD)层(也称为“金属间电介质(IMD)层”，未示出)，其中可以形成触点451。换言之，第一互连层可以包括位于ILD层中的触点451。第一互连层中的触点451可包括导电材料，包括但不限于诸如W、Co、Cu、Al等。在一个可选的实施例中，第一互连层的导电材料为W。第一互连层中的ILD层还可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合，以将第一互连层中的触点451等与其它元件电隔离。应理解，虽然在以上参照图2描述的实施方式中外围电路芯片40包括将第一连接层420与第二连接层440电连接的第一互连层，但是本发明不限于此。根据本发明构思的示例性实施方式，外围电路芯片40也可不包括第一互连层。
外围电路芯片40还可包括用于将外围电路芯片40与存储阵列芯片键合的键合层490。键合层490位于衬底401、第一电路元件层402、衬底403和第二电路元件层404上，并且可以包括多个键合触点491和将键合触点491电隔离的电介质(未示出)。键合触点491可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层490的其余区域可以由电介质形成，电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层490中的键合触点491和周围的电介质可以用于混合键合。
根据本发明构思，由于外围电路芯片40包括两个衬底401和403和形成在该两个衬底上的两个电路元件层402和404，与图1中所示的现有技术相比，单位面积内可集成更多的器件，这可以有效地减小外围面积。
进一步地，考虑到下层先形成的晶体管及其连接布线和触点的性能可能受上层后形成的晶体管的工艺的影响以及与工作电压较小的晶体管接触的触点的电阻率通常要求很低，为了使形成电路元件层中的晶体管的工艺简化并提高晶体管的稳定性，可将外围电路芯片40中待使用的具有不同工作电压的晶体管分别形成在不同的衬底上，即，使具有不同工作电压的晶体管分别形成在不同的电路元件层中。在本发明的优选实施方式中，使工作电压较高的晶体管(以下简称“高压晶体管”)及由耐高温的导电材料形成的连接布线和触点形成在位于下方的第一电路元件层402中，而使工作电压较低的晶体管(以下简称为“低压晶体管”)并且由电阻率非常小的导电材料形成的连接布线和触点形成在位于上的第二电路元件层404中，例如，第一晶体管411中的每个的工作电压可大于第二晶体管431中的每个的工作电压。晶体管可以是任何类型的晶体管，例如，可以是金属氧化物半导体场效应晶体管(MOSFET)。更具体地，晶体管可以例如是互补型金属氧化物半导体(CMOS)晶体管。根据一些实施例，晶体管可以利用先进逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等的技术节点)而实现高速。还应理解，此处的高压、低压均是相对而言的，并没有特别的限制。在如图2所示的示例性实施例中，例如，高压晶体管的工作电压可大于10伏(V)，例如，15V到35V，并且低压晶体管的工作电压可小于5V，例如，3.3V。在本发明的一个优选的实施例中，高压晶体管的尺寸可以大于低压晶体管的尺寸。例如，高压晶体管的栅极层的厚度可以大于低压晶体管的栅极层的厚度，并且例如，高压晶体管的栅极层的厚度可以例如是低压晶体管的栅极层的厚度的3倍以上。在本发明的一个优选的实施例中，第一晶体管411中的每个的工作电压可大于第二晶体管431中的每个的工作电压。此外，在本发明的一个优选的实施例中，第一晶体管411中的每个的尺寸可大于第二晶体管431中的每个的尺寸。
如上所述，下层的高压晶体管比上层的低压晶体管先形成，为了避免形成低压晶体管时高压晶体管及其连接布线(第一连接层420)受损，第一连接层420的导电材料需要是耐高温的，并且具有良好的导电性使得第一器件层410中的器件的性能不受后续形成第二电路元件层404的工艺的影响。上层的低压晶体管因为工作电压更小，需要触点的电阻率低，因此连接上层的低压晶体管的第二连接层440的连接布线和触点(导电材料)的电阻率要求低，并且形成第二连接层440的连接布线和触点的工艺温度应小于第一连接层420的连接布线和触点(导电材料)的熔点，并且因此，第一连接层420的连接布线和触点(导电材料)的熔点大于或等于第二连接层440的连接布线和触点(导电材料)的熔点。相应地，第二连接层440的连接布线和触点(导电材料)的电阻率小于第一连接层420的连接布线和触点(导电材料)的电阻率。
在本发明的一些示例性实施例中，第二连接层440的连接布线441和触点442可以包括WSi或TiSi，其可以通过任何适当的WSi工艺或TiSi工艺形成，并且第一连接层420的连接布线421和触点422可包括TiSi、CoSi或NiSi，其可以通过任何适当的TiSi工艺、CoSi工艺或NiSi工艺形成。例如，当第一连接层420的连接布线421和触点422包括WSi时，第二连接层440的连接布线441和触点442可以包括TiSi、CoSi或NiSi；当第一连接层420的连接布线421和触点422包括TiSi时，第二连接层440的连接布线441和触点442可以包括CoSi或NiSi，但本发明不限于此。在本发明的一些示例性实施例中，第一连接层420的导电材料例如能够在至少500摄氏度(℃)下依然能够与第一晶体管411的栅极、源极或漏极保持所需的接触电阻以使第一晶体管411的性能不受影响，而第二连接层440的导电材料例如能够在450℃左右依然能够与第二晶体管431保持所需的接触电阻以使第二晶体管431的性能不受影响。
以上描述了第一晶体管411中的每个的工作电压大于第二晶体管431中的每个的工作电压以及第一晶体管411中的每个的尺寸大于第二晶体管431中的每个的尺寸的优选实施方式。然而，应理解，本发明不限于此，例如，在其它一些实施方式中，至少一个第一晶体管411的工作电压可大于第二晶体管431的工作电压。在又一些实施方式中，至少一个第一晶体管411的尺寸可大于至少一个第二晶体管431的尺寸。
以下以X-tacking技术中的NAND三维存储器为例对包括本发明的图2中所示的外围电路芯片40的三维存储器进行说明。然而，应理解图2中所示的外围电路芯片40可以与存储阵列芯片并排设置形成三维存储器，也可以与存储阵列芯片以面对面的方式堆叠设置，本发明对外围电路芯片40与存储阵列芯片的结合方式及存储阵列芯片的类型和具体结构没有限制。
图3是根据示例性实施方式的包括图2所示的外围电路芯片的NAND存储阵列芯片的示意性截面图。
为了便于理解，在图3中，将NAND三维存储器作为三维存储器的示例示出，并且将NAND存储阵列芯片作为存储阵列芯片30的示例示出，但是应理解，本发明的三维存储器不限于NAND三维存储器，并且对应的存储阵列芯片30也不限于NAND存储阵列芯片，任何其它类型的三维存储器和对应的存储阵列芯片也是适用的。
如图3中所示，存储阵列芯片30可包括衬底301、NAND存储阵列层310、用于NAND存储阵列层310的信号传输的连接层340和用于与外围电路芯片键合的键合层360。
存储阵列芯片30可以与外围电路芯片40通过键合层360中的键合触点362和键合层490中的键合触点491(参考图2)在键合界面BB处以面对面的方式键合。在一些实施例中，作为混合键合(也称为“金属-电介质混合键合”)的结果，键合界面BB设置在键合层360和键合层490之间。混合键合是一种直接键合技术(例如，在不使用诸如焊料或粘合剂的中间层的情况下，在表面之间形成键合)，并且可以同时获得金属-金属键合和电介质-电介质键合。在一些实施例中，键合界面BB是键合层360和键合层490相遇并键合的位置。键合界面BB可以具有一定的厚度，该厚度例如为从外围电路芯片40的键合层490的顶表面到存储阵列芯片30的键合层360的底表面的距离。
连接层340可包括多个连接布线341和连接接入(过孔)触点342(例如，位线触点和字线触点，下文中统称为“触点342”)。连接层340还可包括一个或多个ILD层(未示出)，其中可以形成连接布线341和触点342。连接层340中的连接布线341和触点342可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。
NAND存储阵列层310可形成在衬底301上。衬底301可以是减薄的半导体衬底。在一些实施例中，衬底301可以包括单晶硅、多晶硅、非晶硅、锗(Ge)衬底、锗化硅(SiGe)、砷化镓(GaAs)、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-insulator，绝缘体上锗)、自对准硅化物或任何其它适合的材料。衬底301还可以包括隔离区和掺杂区(例如，用作3D NAND沟道结构318的阵列公共源极(ACS)，未示出)。隔离区(未示出)可以跨越衬底301的整个厚度或部分厚度延伸，以将掺杂区电隔离。在一些实施方式中，包括氧化硅的氧化物层设置在叠层结构和衬底301之间。
在NAND存储阵列层310中，存储单元以3D NAND沟道结构318(也称为“存储串”)的阵列的形式提供。根据一些实施例，每个3D NAND沟道结构318竖直地延伸穿过均包括导体层314和电介质层316的多个对。堆叠并交错的导体层314和电介质层316在本文中也称为叠层结构。根据一些实施例，叠层结构中的交错的导体层314和电介质层316在竖直方向上交替。换言之，除了叠层结构的顶部或底部处的那些之外，每个导体层314可以在两侧与两个电介质层316邻接，并且每个电介质层316可以在两侧与两个导体层314邻接。导体层314可以均具有相同的厚度或不同的厚度。类似地，电介质层316可以均具有相同的厚度或不同的厚度。导体层314可以包括导体材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。电介质层316可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
NAND存储阵列层310还可包括共源极结构(未示出)，其贯穿叠层结构并与沟道结构318具有间距，共源极结构包括共源极孔(未示出)和设置于共源极孔中的填充层(未示出)。NAND存储阵列层310还可包括阶梯结构，其形成在叠层结构的边缘，并通过导体层314与沟道结构318相连。阶梯结构上可设置连接层340中的多个触点342，以用于信号传输。
在一些实施例中，每个3D NAND沟道结构318是“电荷捕获”类型的NAND沟道结构，包括半导体沟道(未示出)和存储器膜(未示出)。在一些实施例中，半导体沟道包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储器膜是包括隧穿层、存储层(也称为“电荷捕获/存储层”)和阻挡层的复合电介质层。每个3D NAND沟道结构318可以具有圆柱形状(例如，柱形)。根据一些实施例，半导体沟道、存储器膜的隧穿层、存储层和阻挡层从柱的中心朝向外表面的方向按照该次序依次布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在本发明的一些实施例中，阻挡层可以包括氧化硅/氧氮化硅/氧化硅(ONO)的复合层。在另一示例中，阻挡层可以包括高k电介质层，例如氧化铝(Al2O3)、氧化铪(HfO2)或氧化钽(Ta2O5)层等。
在一些实施例中，3D NAND沟道结构318还可包括多个控制栅极(每个控制栅极是字线的部分)。叠层结构中的每个导体层314可以充当3D NAND沟道结构318的每个存储单元的控制栅极(因此导体层314也可称为栅极层314)。在一些实施例中，每个3D NAND沟道结构318包括在竖直方向上的相应端部处的两个插塞311和319。插塞311可以包括从衬底301外延生长的半导体材料，例如单晶硅。插塞319可以用作由3D NAND沟道结构318的源选择栅极控制的沟道。插塞311可以在3D NAND沟道结构318的一个端部并且与半导体沟道接触。另一个插塞319可以包括半导体材料(例如，多晶硅)。通过在制造存储阵列芯片30期间覆盖3DNAND沟道结构318的另一端部，插塞319可以用作蚀刻停止层以防止蚀刻填充在3D NAND沟道结构318中的电介质，例如氧化硅和氮化硅。在一些实施例中，插塞319用作3D NAND沟道结构318的漏极。
应当理解，3D NAND沟道结构318不限于“电荷捕获”类型的3D NAND沟道结构，并且在其它实施例中可以是“浮栅”类型的3DNAND沟道结构。衬底301可以包括多晶硅作为“浮栅”类型的3DNAND沟道结构的源极板。
如图3中所示，存储阵列芯片30还可以包括在衬底301上的焊盘引出互连层350。焊盘引出互连层350可以包括在一个或多个ILD层中的互连，例如接触焊盘352。焊盘引出互连层350和连接层340可以形成在衬底301的相对侧。在一些实施例中，焊盘引出互连层350中的互连可以在三维存储器和外部电路之间传输电信号，例如，用于焊盘引出的目的。
在一些实施例中，存储阵列芯片30还包括延伸穿过衬底301的一个或多个触点354，以电连接焊盘引出互连层350与连接层340和490。结果，外围电路芯片40和存储阵列芯片30可以通过连接层340和490以及键合触点362和491电连接。此外，外围电路芯片40和存储阵列芯片30可以通过触点354和焊盘引出互连层350电连接到外部电路。
应理解，图3中所示的存储阵列芯片30仅仅是示例性的，根据本发明实施方式的存储阵列芯片30不限于此。
图4是根据本发明的另一示例性实施方式的三维存储器的外围电路芯片的示意性截面图。图5是根据本发明的另一示例性实施方式的包括NAND存储阵列芯片和图4的外围电路芯片的NAND存储器的示意性截面图。
为了避免冗余，在以下描述中，仅描述与上述示例性实施方式的区别之处，将省略或简化与上述实施方式相同或相似部分的描述。
如图4所示，根据本发明的另一示例性实施方式的三维存储器的外围电路芯片60可包括衬底601、第一电路元件层602、衬底603、第二电路元件层604、衬底605和第三电路元件层606。
第一电路元件层602、第二电路元件层604和第三电路元件层606可包括用于促进三维存储器的任何适当的数字、模拟和混合信号控制和感测电路，包括但不限于页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流和电压基准，或者电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)，并且因此，第一电路元件层602、第二电路元件层604和第三电路元件层606可分别包括实现这些功能的器件层(其包括诸如晶体管等的器件)和用于从器件层接收电信号或者向器件层传输电信号的连接层(其包括连接布线和触点等)。例如，第一电路元件层602可包括第一器件层610和第一连接层620，第二电路元件层604可包括第二器件层630和第二连接层640，并且第三电路元件层606可包括第三器件层660和第三连接层670。
如上所述，衬底601可以包括单晶硅、多晶硅、非晶硅、锗(Ge)衬底、锗化硅(SiGe)、砷化镓(GaAs)、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-insulator，绝缘体上锗)、自对准硅化物或任何其它适合的材料。
如上所述，考虑到下层先形成的晶体管及其连接布线和触点的性能可能受上层后形成的晶体管的工艺的影响以及与工作电压较小的晶体管接触的触点的电阻率通常要求很低，为了使形成电路元件层中的晶体管的工艺简化并提高晶体管的稳定性，可将外围电路芯片60中待使用的具有不同工作电压的晶体管分别形成在不同的衬底上，即，使具有不同工作电压的晶体管分别形成在不同的电路元件层中。在如图4所示的示例中，第一器件层610中的器件可以包括高压器件(例如，高压晶体管)，第二器件层630中的器件可以包括低压器件(例如，低压晶体管)，并且第三器件层660中的器件可以包括极低压器件(例如，极低压晶体管)，例如，第一晶体管611中的每个的工作电压可大于第二晶体管631中的每个的工作电压，并且第二晶体管631中的每个的工作电压可大于第三晶体管661中的每个的工作电压。应注意，此处的高压、低压和极低压均是相对而言的，其可以根据芯片设计而进行划分，并没有特别的限制。在图4所示的示例性实施方式中，例如，高压可以表示大于10伏，低压可表示2.2伏到6伏，并且极低压可表示小于1.8伏。在本发明的一个优选的实施例中，高压晶体管的尺寸可以大于低压晶体管的尺寸，并且低压晶体管的尺寸可以大于极低压晶体管的尺寸，例如，高压晶体管的栅极层的厚度可以大于低压晶体管的栅极层的厚度，并且低压晶体管的栅极层的厚度可以大于极低压晶体管的栅极层的厚度，例如，第一晶体管611中的每个的尺寸可大于第二晶体管631中的每个的尺寸，并且第二晶体管631中的每个的尺寸可大于第三晶体管661中的每个的尺寸。
在如图4所示的实施方式中，第一连接层620的连接布线621和触点622的导电材料的熔点可以大于或等于第二连接层640的连接布线641和触点642的导电材料的熔点，并且第二连接层640的连接布线641和触点642的导电材料的熔点可以大于或等于第三连接层670的连接布线671和触点672的导电材料的熔点。在本发明的一些示例中，第三连接层670的连接布线671和触点672的导电材料的电阻率可以小于第二连接层640的连接布线641和触点642的导电材料的电阻率，并且第二连接层640的连接布线641和触点642的导电材料的电阻率可以小于第一连接层620的连接布线621和触点622的导电材料的电阻率。在本发明的一些示例性实施例中，第一连接层620的导电材料可以是例如WSi、TSi的硅化物，第二连接层640的导电材料可以是例如TSi、CoSi的硅化物，并且第三连接层670的导电材料可以是例如NiSi的硅化物，但本发明不限于此。例如，当第一连接层620的连接布线621和触点622包括WSi时，第二连接层640的连接布线641和触点642可以包括TiSi、CoSi，并且第三连接层670的连接布线671和触点672可以包括NiSi；当第一连接层620的连接布线621和触点622包括TiSi时，第二连接层640的连接布线641和触点642可以包括CoSi，并且第三连接层670的连接布线671和触点672可以NiSi；然而，本发明不限于此。在本发明的示例性实施例中，第一连接层620的导电材料能够在至少500摄氏度(℃)下依然能够与第一晶体管611的栅极、源极或漏极保持所需的接触电阻以使第一晶体管611的性能不受影响，第二连接层640的导电材料能够在至少450℃下依然能够与第二晶体管631保持所需的接触电阻以使第二晶体管631的性能不受影响；然而，本发明不限于此。
以上描述了第一晶体管611的工作电压大于第二晶体管631的工作电压，第二晶体管631的工作电压大于第三晶体管661的工作电压，以及第一晶体管611的尺寸大于第二晶体管631的尺寸，第二晶体管631的尺寸大于第三晶体管661的尺寸的优选实施方式。然而，应理解，本发明不限于此，例如，在其它一些实施例中，至少一个第一晶体管611的工作电压可大于至少一个第二晶体管631的工作电压，并且至少一个第二晶体管631的工作电压可大于至少一个第三晶体管661的工作电压。在又一些实施例中，至少一个第一晶体管611的尺寸可大于至少一个第二晶体管631的尺寸，并且至少一个第二晶体管631的尺寸可大于至少一个第三晶体管661的尺寸。
外围电路芯片60还可以包括具有触点651的第一互连层，其将第一连接层620与第二连接层640电连接。外围电路芯片60还可以包括具有触点655的第二互连层，其将第二连接层640与第三连接层670电连接。虽然在参考图4描述的实施方式中外围电路芯片60包括将第一连接层620与第二连接层640电连接的第一互连层以及将第二连接层640与第三连接层670电连接的第二互连层，但是本领域技术人员应理解，本发明不限于此。例如，在本发明的其它实施方式中，外围电路芯片60还可以根据芯片设计需要不包括这些互连层，或者还可以包括将第一连接层620与第三连接层670电连接的第三互连层；或者外围电路芯片60可以根据芯片设计需要而包括第一互连层、第二互连层和第三互连层中的至少之一。
以下以图4中外围电路芯片60包括第一互连层和第二互连层为例进行说明，但本发明不限于此。第一互连层和第二互连层中的每个可根据芯片设计需要而包括多个互连(也称为“触点”)，例如，竖直互连接入(过孔)触点。第一互连层的触点651和第二互连层的触点655中的每个可利用导电材料(包括但不限于诸如W、Co、Cu、Al等)形成。在一个可选的实施例中，第一互连层的触点651和第二互连层的触点655中的至少之一的导电材料为W。第一互连层和第二互连层中的每个还可包括一个或多个层间电介质(ILD)层(也称为“金属间电介质(IMD)层”，未示出)，其中可以形成触点。第一互连层和第二互连层中的每个中的ILD层还可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合，以将第一互连层和第二互连层中的每个中的触点等与其它元件电隔离。
第一器件层610、第二器件层630和第三器件层660中的晶体管可分别形成在衬底601、603和605上。如上所述，在本发明中，晶体管形成在衬底“上”可以指晶体管的整体或部分形成在衬底中(例如，在衬底的顶表面下方)和/或直接形成在衬底上，这取决于衬底的材料以及晶体管的类型和材料。
衬底603和605可以分别通过单晶硅生长工艺形成，或者可以分别通过先生长多晶硅再对多晶硅进行加热处理而形成。应理解，衬底603和605不限于硅衬底，也可以是锗衬底等任何其它合适的材料。
与图2的示例类似，外围电路芯片60还可包括用于将外围电路芯片60与存储阵列芯片键合的键合层690。键合层690可以包括多个导电触点691，导电触点691可以通过与存储阵列芯片中的对应导电触点键合而形成三维存储器。如图5中所示，NAND存储阵列芯片30可以与外围电路芯片60通过键合层690和360中的对应键合触点进行键合而形成NAND三维存储器。应理解，如图4中所示的外围电路芯片60可以应用于任何三维存储器中，而不限于图5中所示的NAND三维存储器。
以下将考图6至图7描述制造包括根据本发明的外围电路芯片的三维存储器的方法。
图6是示出根据本发明的制造包括图2中所示的外围电路芯片的三维存储器的方法的一部分的流程图。图7是示出根据本发明的制造包括图4中所示的外围电路芯片的三维存储器的方法的流程图。
根据本发明的示例性实施方式，制造三维存储器的方法1000可基于第一衬底形成外围电路芯片。
参考图2和图6，方法1000可包括：步骤S110，在第一衬底401上依次形成第一器件层410和用于第一器件层410的信号传输的第一连接层420；步骤S120，在第一连接层420上形成第二衬底403，并在第二衬底403上形成第二器件层430和用于第二器件层430的信号传输的第二连接层440；步骤S130，在第二连接层440上形成具有导电触点(即，键合触点491)的键合层490。
如参考图2所描述的，第一器件层410可包括多个第一晶体管411，第二器件层430可包括多个第二晶体管431。在根据本发明的一个优选的实施方式中，第一晶体管411中的每个的工作电压可大于第二晶体管431中的每个的工作电压。在本发明的又一优选的实施方式中，第一晶体管411中的每个的尺寸可大于第二晶体管431中的每个的尺寸，例如，第一晶体管411中的每个的栅极层的厚度可大于第二晶体管431中的每个的栅极层的厚度。然而，本发明不限于此。例如，在一些其它实施方式中，至少一个第一晶体管411的工作电压可大于至少一个第二晶体管431的工作电压。在又一些实施方式中，至少一个第一晶体管411的尺寸可大于至少一个第二晶体管431的尺寸。
形成第一连接层420可包括：在第一器件层410上形成第一电介质层；以及在第一电介质层中利用第一导电材料形成用于信号传输的导电布线(连接布线421)和触点422。在本发明构思中，第一导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合，并且第一电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在本发明的一些实施例中，第一导电材料可以是WSi或TiSi。
形成第二连接层440可包括：在第二器件层430上形成第二电介质层；以及在第二电介质层中利用第二导电材料形成用于信号传输的导电布线(连接布线441)和触点442。在本发明的实施方式中，第二导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合，并且第二电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在本发明的一些实施例中，第二导电材料可以是TiSi、CoSi或NiSi。根据本发明的示例性实施例，第一导电材料的熔点可大于或等于第二导电材料的熔点。
此外，根据芯片设计需要，方法1000还可以包括：在形成键合层490之前，形成将第一连接层420与第二连接层440电连接的第一互连层。根据本发明的一些示例性实施例，第一互连层可包括W。
根据本发明的示例性实施方式，制造三维存储器的方法2000可基于第一衬底形成外围电路芯片。
参考图4和图7，方法2000可包括：步骤S210，在第一衬底601上依次形成第一器件层610和用于第一器件层610的信号传输的第一连接层620；步骤S220，在第一连接层620上形成第二衬底603，并在第二衬底603上依次形成第二器件层630和用于第二器件层630的信号传输的第二连接层640；步骤S230，在第二连接层640上形成第三衬底605，并在第三衬底605上依次形成第三器件层660和用于第三器件层660的信号传输的第三连接层670；步骤S240，在第三连接层670上形成具有导电触点691的键合层690。
如参考图4所描述的，第一器件层610可包括多个第一晶体管611，第二器件层630可包括多个第二晶体管631，第三器件层660可包括多个第三晶体管661。在根据本发明的一个优选的实施方式中，第一晶体管611中的每个的工作电压可大于第二晶体管631中的每个的工作电压，并且第二晶体管631中的每个的工作电压可大于第三晶体管661中的每个的工作电压。在根据本发明的又一优选的实施方式中，第一晶体管611中的每个的尺寸可大于第二晶体管631中的每个的尺寸，并且第二晶体管631中的每个的尺寸可大于第三晶体管661中的每个的尺寸。例如，第一晶体管611中的每个的栅极层的厚度可大于第二晶体管631中的每个的栅极层的厚度，并且第二晶体管631中的每个的栅极层的厚度可大于第三晶体管661中的每个的栅极层的厚度。然而，应理解，本发明不限于此。例如，在一些其它的实施方式中，至少一个第一晶体管611的工作电压可大于至少一个第二晶体管631的工作电压，并且至少一个第二晶体管631的工作电压可大于至少一个第三晶体管661的工作电压。在本发明的又一些实施方式中，至少一个第一晶体管611的尺寸可大于至少一个第二晶体管631的尺寸，并且至少一个第二晶体管631的尺寸可大于至少一个第三晶体管661的尺寸。
形成第一连接层620可包括：在第一器件层610上形成第一电介质层；以及在第一电介质层中利用第一导电材料形成用于信号传输的导电布线(连接布线621)和触点622。在本发明构思中，第一导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合，并且第一电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在本发明的一些实施例中，第一导电材料可以是WSi或TiSi。
形成第二连接层640可包括：在第二器件层630上形成第二电介质层；以及在第二电介质层中利用第二导电材料形成用于信号传输的导电布线(连接布线641)和触点642。在本发明的实施方式中，第二导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合，并且第二电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在本发明的一些实施例中，第二导电材料可以是TiSi或CoSi。
形成第三连接层670可包括：在第三器件层660上形成第三电介质层；在第三电介质层中利用第三导电材料形成用于信号传输的导电布线(连接布线671)和触点672。在本发明的实施方式中，第三导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合，并且第二电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在本发明的一些实施例中，第三导电材料可以是NiSi。根据本发明的示例性实施例，第一导电材料的熔点可大于或等于第二导电材料的熔点，并且第二导电材料的熔点可大于或等于第三导电材料的熔点。
此外，根据芯片设计需要，方法2000还可以包括形成第一互连层、第二互连层和第三互连层中的至少之一，其中第一互连层将第一连接层620与第二连接层640电连接，第二互连层将第二连接层640和第三连接层670电连接，第三互连层将第一连接层620和第三连接层670电连接。根据本发明的一些示例性实施例，第一互连层、第二互连层和第三互连层中的至少之一包括W。
在利用参考图6至图7描述的方法制造根据本发明的外围电路芯片之后，可将对应的存储阵列芯片与外围电路芯片键合以形成三维存储器。
以上描述仅为本发明的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本发明中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本发明中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (19)

1.一种三维存储器，其特征在于，包括外围电路芯片和存储阵列芯片，所述外围电路芯片包括：
第一衬底；
第一电路元件层，设置在所述第一衬底上，并且包括第一器件层，所述第一器件层包括多个高压晶体管；
第二衬底，设置在所述第一电路元件层上，且所述第二衬底与所述第一电路元件层接触；以及
第二电路元件层，设置在所述第二衬底上，并且包括第二器件层，所述第二器件层包括多个低压晶体管；
所述存储阵列芯片设置在所述第二电路元件层上。
2.根据权利要求1所述的三维存储器，其中，
所述第一电路元件层还包括第一连接层；所述第二电路元件层还包括第二连接层。
3.根据权利要求2所述的三维存储器，其中，
所述第一连接层和所述第二连接层包括导电材料；
所述第一连接层的所述导电材料的熔点大于或等于所述第二连接层的所述导电材料的熔点。
4.根据权利要求3所述的三维存储器，其中，
所述第二连接层的所述导电材料的电阻率小于所述第一连接层的所述导电材料的电阻率。
5.根据权利要求1所述的三维存储器，其中，至少一个所述高压晶体管的尺寸大于至少一个所述低压晶体管的尺寸。
6.根据权利要求3所述的三维存储器，其中，所述第一连接层的所述导电材料包括WSi或TiSi，所述第二连接层的所述导电材料包括TiSi或CoSi。
7.根据权利要求2所述的三维存储器，其中，所述外围电路芯片还包括：
第三衬底，设置在所述第二电路元件层上，且所述第三衬底与所述第二电路元件层接触；以及
第三电路元件层，设置在所述第三衬底上，并且包括第三器件层，所述第三器件层包括多个极低压晶体管。
8.根据权利要求7所述的三维存储器，其中，
所述第三电路元件层还包括第三连接层。
9.根据权利要求8所述的三维存储器，其中，所述外围电路芯片还包括第一互连层、第二互连层和第三互连层中的至少之一，其中，
所述第一互连层连接所述第一连接层与所述第二连接层；
所述第二互连层连接所述第三连接层和所述第二连接层；
所述第三互连层连接所述第三连接层和所述第一连接层。
10.根据权利要求9所述的三维存储器，其中，所述第一互连层、所述第二互连层和所述第三互连层中的至少之一包括W。
11.根据权利要求7所述的三维存储器，其中，
所述高压晶体管包括工作电压大于10V的晶体管；
所述低压晶体管包括工作电压大于2.2V且小于6V的晶体管；
所述极低压晶体管包括工作电压小于1.8V的晶体管。
12.根据权利要求7所述的三维存储器，其中，至少一个所述高压晶体管的尺寸大于至少一个所述低压晶体管的尺寸，至少一个所述低压晶体管的尺寸大于至少一个所述极低压晶体管的尺寸。
13.根据权利要求12所述的三维存储器，其中，所述高压晶体管、所述低压晶体管和所述极低压晶体管中的至少一个为金属氧化物半导体场效应晶体管。
14.根据权利要求8所述的三维存储器，其中，
所述第一连接层、所述第二连接层和所述第三连接层包括导电材料；
所述第一连接层的所述导电材料的熔点大于或等于所述第二连接层的所述导电材料的熔点，所述第二连接层的所述导电材料的熔点大于或等于所述第三连接层的所述导电材料的熔点。
15.根据权利要求14所述的三维存储器，其中，
所述第三连接层的所述导电材料的电阻率小于所述第二连接层的所述导电材料的电阻率，所述第二连接层的所述导电材料的电阻率小于所述第一连接层的所述导电材料的电阻率。
16.根据权利要求14所述的三维存储器，其中，所述第一连接层的所述导电材料包括WSi或TiSi，所述第二连接层的所述导电材料包括TiSi或CoSi，所述第三连接层的所述导电材料包括NiSi。
17.根据权利要求8所述的三维存储器，其中，
所述第一连接层还包括第一电介质层；
所述第二连接层还包括第二电介质层；
所述第三连接层还包括第三电介质层。
18.根据权利要求1所述的三维存储器，其中，
所述存储阵列芯片包括存储阵列层和第一键合层；
所述存储阵列层包括叠层结构和设置在所述叠层结构中的多个存储串。
19.根据权利要求18所述的三维存储器，其中，
所述外围电路芯片包括第二键合层；
所述第二键合层设置在所述第二电路元件层上；
所述第一键合层与所述第二键合层键合。
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