CN110945650A - 具有通过键合而形成的毗连通孔结构的半导体设备和用于形成其的方法 - Google Patents

具有通过键合而形成的毗连通孔结构的半导体设备和用于形成其的方法 Download PDF

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CN110945650A CN201980002771.5A CN201980002771A CN110945650A CN 110945650 A CN110945650 A CN 110945650A CN 201980002771 A CN201980002771 A CN 201980002771A CN 110945650 A CN110945650 A CN 110945650A
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Yangtze Memory Technologies Co Ltd
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Abstract

公开了半导体设备及其制造方法的实施方式。在一示例中，半导体设备包括第一半导体结构和第二半导体结构。第一半导体结构包括具有多个第一键合触点的第一键合层和垂直地延伸穿过第一键合层并进入第一半导体结构内的第一通孔结构。第二半导体结构包括具有多个第二键合触点的第二键合层和垂直地延伸穿过第二键合层并进入第二半导体结构内的第二通孔结构。第一键合触点在键合界面处与第二键合触点接触，第一通孔结构与第二通孔结构接触，以及第一通孔结构和第二通孔结构的侧壁具有在键合界面处的交错剖面。

Description

具有通过键合而形成的毗连通孔结构的半导体设备和用于形 成其的方法
技术领域
本公开内容的实施方式涉及半导体设备及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺来将平面存储器单元按比例缩放到较小的尺寸。然而，当存储器单元的特征尺寸接近下限时，平面工艺和制造技术变得有挑战性并且造价昂贵。因此，平面存储器单元的存储器密度接近上限。
3D存储器架构可以处理在平面存储器单元中的密度限制。3D存储器架构包括存储器阵列和用于控制去往和来自存储器阵列的信号的外围设备。
发明内容
在本文公开了半导体设备及其制造方法的实施方式。
在一个示例中，半导体设备包括第一半导体结构和第二半导体结构。第一半导体结构包括具有多个第一键合触点的第一键合层和垂直地延伸穿过第一键合层并进入第一半导体结构内的第一通孔结构。第二半导体结构包括包含多个第二键合触点的第二键合层和垂直地延伸穿过第二键合层并进入第二半导体结构内的第二通孔结构。半导体设备还包括在第一键合层和第二键合层之间的键合界面。第一键合触点在键合界面处与第二键合触点接触，第一通孔结构与第二通孔结构接触，以及第一通孔结构和第二通孔结构的侧壁具有在键合界面处的交错剖面。
在另一示例中，3D存储器设备包括第一半导体结构和第二半导体结构。第一半导体包括第一存储器叠层、延伸穿过第一存储器叠层的多个第一NAND存储器串、具有多个第一键合触点的第一键合层、以及垂直地延伸穿过第一键合层并进入第一半导体结构内的第一通孔结构。第二半导体结构包括第二存储器叠层、延伸穿过第一存储器叠层的多个第二NAND存储器串、具有多个第二键合触点的第二键合层、以及垂直地延伸穿过第二键合层并进入第二半导体结构内的第二通孔结构。3D存储器设备还包括在第一键合层和第二键合层之间的键合界面。第一键合触点在键合界面处与第二键合触点接触，且第一通孔结构与第二通孔结构接触，以及第一通孔结构和第二通孔结构的侧壁具有在键合界面处的交错剖面。
在又一示例中，用于形成半导体结构的方法包括以下操作。首先，形成第一半导体结构和第二半导体结构。第一半导体结构包括第一通孔结构和具有多个第一键合触点的第一键合层，以及第二半导体结构包括第二通孔结构的一部分和具有多个第二键合触点的第二键合层。第一和第二键合触点被对准以键合第一和第二键合触点以及第一通孔结构和第二通孔结构的该部分。使第二半导体结构减薄以暴露第二通孔结构的该部分并形成半导体层。第三半导体结构被键合到半导体层。此外，在第三半导体结构上形成焊盘引出互连层。
附图说明
被合并在本文中并形成说明书的一部分的附图示出了本公开内容的实施方式，且连同本描述一起进一步用于解释本公开内容的原理并使相关领域中的技术人员能够制造并使用本公开内容。
图1A示出了根据一些实施方式的具有通过键合而形成的毗连垂直互连连接(通孔)结构的示例性半导体设备的横截面的示意图。
图1B示出了根据一些实施方式的具有通过键合而形成的毗连通孔结构的另一示例性半导体设备的横截面的示意图。
图2A示出了根据一些实施方式的具有通过键合而形成的毗连通孔结构的示例性半导体设备的详细横截面视图。
图2B示出了根据一些实施方式的在键合界面处的毗连通孔结构的一部分。
图3A-3G示出了根据一些实施方式的形成具有通过键合而形成的毗连通孔结构的半导体设备的示例性制造工艺。
图4示出了根据一些实施方式的具有通过键合而形成的毗连通孔结构的示例性3D存储器设备。
图5A和5B示出了根据一些实施方式的形成具有通过键合而形成的毗连通孔结构的半导体设备的示例性制造工艺的流程图。
将参考附图描述本公开内容的实施方式。
具体实施方式
虽然论述了特定的配置和布置，但应理解的是，这可以仅为了例证性目的而完成。相关领域中的技术人员将认识到的是，其它配置和布置可以被使用而不偏离本公开内容的精神和范围。对相关领域中的技术人员将明显的是，本公开内容也可以在各种其它应用中被采用。
要注意的是，在本说明书中对“一个实施方式”、“实施方式”、“示例实施方式”、“一些实施方式”等的提及指示所描述的实施方式可以包括特定特征、结构或特性，但每个实施方式可能不一定包括特定特征、结构或特性。而且，这样的短语并不一定指同一实施方式。此外，当结合实施方式描述特定特征、结构或特性时，它将在相关领域中的技术人员的知识范围内以结合其它实施方式(不管是否被明确描述)来实现这样的特征、结构或特性。
通常，可以至少部分地从在上下文中的用法来理解术语。例如，至少部分地根据上下文，如在本文使用的术语“一个或多个”可以用于在单数意义上描述任何特征、结构或特性或可以用于在复数意义上描述特征、结构或特性的组合。类似地，至少部分地根据上下文，术语诸如“一(a)”、“一个(an)”和“所述(the)”再次可以被理解为传达单数用法或传达复数用法。此外，至少部分地根据上下文，术语“基于”可以被理解为不一定旨在传达排他的一组因素，且可以替代地再次允许不一定被明确描述的另外的因素的存在。
应容易理解的是，在本公开内容中的“在……上”、“在……上面”和“在……之上”的含义应以最广泛的方式被解释，使得“在……上”不仅意指“直接在某物上”，而且还包括“在某物上”而在其之间有中间特征或层的含义，以及“在……上面”或“在……之上”不仅意指“在某物上面”或“在某物之上”的含义，而且还可以包括其“在某物上面”或“在某物之上”而在其之间没有中间特征或层(即，直接在某物上)的含义。
此外，空间相对术语诸如“在……下面”、“在……之下”、“下部”、“在……之上”、“上部”等可以在本文为了描述的容易用于描述一个元件或特征与如在附图中所示的另外的元件或特征的关系。除了在附图中描绘的定向以外，空间相对术语旨在还包括在使用中的设备的不同定向或操作。装置可以以另外的方式被定向(旋转90度或在其它定向处)，且在本文使用的空间相对描述符可以相应地同样被解释。
如在本文使用的，术语“衬底”指随后的材料层被添加到其上的材料。衬底本身可以被图案化。在衬底的顶部上添加的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括半导体材料(诸如硅、锗、砷化镓、磷化铟等)的宽阵列。可选地，衬底可以由非导电材料(诸如玻璃、塑料或蓝宝石晶片)制成。
如在本文使用的，术语“层”指包括具有一厚度的区域的材料部分。层可以在整个底层或上覆结构之上延伸，或可以具有比底层或上覆结构的范围小的范围。此外，层可以是具有比连续结构的厚度小的厚度的同质或不同质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在其处的任何水平面对之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以包括在其中的一个或多个层，和/或可以具有在其上、在其之上和/或在其之下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导电和接触层(在其中形成互连线和/或通孔触点)和一个或多个电介质层。
如在本文使用的，术语“名义上/名义上地”指在产品或工艺的设计阶段期间设置的组件或工艺操作的特性或参数的期望或目标值，连同高于和/或低于期望值的值的范围。值的范围可能是由于在制造工艺或容限中的轻微变化。如在本文使用的，术语“大约”指示可以基于与主题半导体设备相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示在例如值的10-30％(例如值的±10％、±20％或±30％)内变化的给定量的值。
如在本文使用的，术语“三维(3D)NAND存储器串”指在横向定向的衬底上串联地连接的存储器单元晶体管的垂直定向的串，使得存储器单元晶体管的串在相对于衬底的垂直方向上延伸。如在本文使用的，术语“垂直的/垂直地”意指名义上垂直于衬底的横向表面。
如在本文使用的，术语“晶圆”是一片半导体材料，其用于使半导体设备构建在其中和/或在其上并可以在被分成裸片之前经历各种制造工艺。
在半导体制造中，晶圆常常垂直地被键合/堆叠以达到较高的集成水平。例如，在三维(3D)存储器设备的制造中，携带存储器单元和外围电路的晶圆被键合以垂直地按比例增加。在这些3D存储器单元中，为了在垂直地键合的晶圆之间传输电信号，通孔/互连(诸如硅通孔(TSV))通常被形成为延伸穿过键合的晶圆并与在每个键合的晶圆中的部分形成导电互连。
不同的制造工艺已经被用于形成这些通孔/互连。在一示例中，通过在电介质之间形成的键合来堆叠晶圆，且通过例如多次腐蚀晶圆以形成期望剖面(例如，形状和/或深度)的开口来形成TSV。然后用期望导电材料填充开口。这种方法是简化在晶圆之间的接线、减小键合的晶圆的总厚度、减小寄生电容并减小制造成本的成熟技术。在另一示例中，通过在电介质之间和在导体之间的键合(例如，通过混合键合)来堆叠晶圆，通过键合的导体来形成导电连接，以及为了焊盘引出目的而形成TSV以导电地连接键合的导体。使用第二种方法，晶圆中的部分在键合之前被单独地形成，且可以得到较高的对准精度。同时，可以减小热预算影响和限制，且可以减小不希望有的非均匀性。然而，形成这些通孔/互连的已知制造方法不具有这两种方法的前面所提到的优点。
根据本公开内容的各种实施方式提供具有通过键合而形成的毗连通孔结构的半导体设备(例如，3D存储器设备)。在包括多个键合的半导体结构的半导体设备中，通过垂直地键合在每个半导体结构中的相应通孔部分来形成具有与按照惯例形成的TSV相同/相似的功能的毗连通孔结构。特别地，每个毗连通孔结构可以具有多个通孔部分，每个通孔部分在不同的半导体结构中形成。通孔部分可以在形成相应键合触点的相同制造操作中形成，并可以在键合触点在其中被键合的相同键合工艺中被键合。在一些实施方式中，通过使在两个半导体结构中的键合触点对准并键合来键合两个半导体结构的通孔部分。在一些实施方式中，键合触点的横向尺寸小于通孔部分的横向尺寸，且键合触点的对准可以为通孔部分的键合提供足够的对准精度。
与形成TSV的常规方法比较，由本公开内容提供的方法和结构允许上面提到的两种常规方法的优点都被实现而没有另外的制造操作。换句话说，所公开的方法可以简化在半导体结构之间的接线，减小半导体结构的总厚度，减小寄生电容，并减小制造成本。所公开的方法也可以促进较高的对准精度，减小热预算影响和限制，并减小不希望有的非均匀性。
图1A和1B示出了根据一些实施方式的半导体设备100和101的示意性横截面视图，每个半导体设备具有通过键合而形成的毗连通孔结构。半导体设备100包括(例如，沿着z轴)垂直地键合的第一、第二和第三半导体结构。半导体设备101示出了一般示意性横截面视图，其中N个半导体结构垂直地键合，其中N等于大于2的正整数。
如图1A所示，位于半导体设备100的下部分处的第一半导体结构在第一键合界面处与第二半导体结构键合。第一半导体结构的衬底可以起半导体设备100的衬底的作用。第二半导体结构在第二键合界面处与第三半导体结构键合。第三半导体设备包括在半导体设备100的上部分处的焊盘引出互连层。为了焊盘引出目的，焊盘引出互连层包括导电地连接到半导体设备100中的部分的焊盘引出触点。在第一和第二键合界面中的每一者处，通过相应的键合触点来键合半导体结构。在一些实施方式中，在相应键合界面处在这两个半导体结构之间的键合包括混合键合。
如图1A所示，半导体设备100包括一个或多个毗连通孔结构，每个毗连通孔结构跨越至少一个键合界面延伸。在一些实施方式中，每个毗连通孔结构在所有(例如，三个)半导体结构中延伸以导电地连接在每个半导体结构中的部分。在一些实施方式中，每个毗连通孔结构导电地连接到焊盘引出互连层(例如，焊盘引出触点)，使得电信号可以在外部电路和半导体设备100的期望部分之间传输。在一些实施方式中，通过对在键合的半导体结构中的相应通孔部分的键合来形成每个毗连通孔结构。例如，可以通过对分别在第一、第二和第三半导体结构中的三个通孔部分的键合来形成毗连通孔结构。在相应的键合界面处，在键合的半导体结构中的通孔部分与彼此接触并导电地连接到彼此。在一些实施方式中，毗连通孔结构的侧壁具有在至少一个键合界面处的交错剖面。下文描述了交错剖面的细节。
在各种实施方式中，根据半导体设备100的设计和制造，每个半导体结构可以包括相同或不同的部分/设备并具有相同或不同的功能。例如，第一和第二半导体结构可以各自包括多个存储器单元，以及第三半导体结构可以包括存储器单元的外围电路。在另一示例中，第一和第三半导体结构可以各自包括多个存储器单元，以及第二半导体结构可以包括存储器单元的外围电路。其它部分(诸如逻辑工艺兼容设备(例如，处理器和/或随机存取存储器(RAM)阵列))也可以在一个或多个半导体结构中形成。每个半导体结构的特定功能和结构不应为本公开内容的实施方式所限制。
图1B示出了类似于半导体设备100的半导体设备101，除了N可以包括等于或大于2的任何适当的正整数以外。例如，N可以是3、4、5……。当N等于3时，半导体设备101与半导体设备100类似或相同。N的值可以基于半导体设备101的设计和制造来确定，且不被本公开内容的实施方式限制。半导体设备101可以包括一个或多个毗连通孔结构，每个毗连通孔结构跨越至少一个键合界面延伸。在一些实施方式中，毗连通孔结构各自包括在N个键合的半导体结构中(例如，跨越(N-1)个键合界面)延伸的N个通孔部分。在一些实施方式中，毗连通孔结构的侧壁具有在一个或多个键合界面处(例如，在所有键合界面处)的交错剖面。
图2A示出了根据一些实施方式的具有通过键合而形成的毗连通孔结构的半导体设备200的详细横截面视图。作为示例，半导体设备200包括垂直地键合的三个半导体结构。如图2A所示，半导体设备200可以包括在键合界面204处以面对面方式与第二(第2)半导体结构键合的第一(第1)半导体结构。半导体设备200还可以包括在键合界面206以面向下方式键合到第二半导体结构的第三(第3)半导体结构。在一些实施方式中，第二半导体结构在第一半导体结构之上，以及第三半导体结构在第二半导体结构之上。要注意的是，在本公开内容的附图中包括x和y轴以示出在半导体结构的平面中的两个正交方向。半导体结构(例如，第一/第二/第三半导体结构)的衬底包括在x-y平面中横向延伸的两个横向表面：在半导体结构/设备的正面上的顶表面和在与正面相对的背面上的底表面。z轴垂直于x和y轴两者。如在本文使用的，当衬底在z方向上位于半导体设备的最低平面中时，相对于在z方向(垂直于x-y平面的垂直方向)上的半导体设备的衬底来确定一个组件(例如，层或设备)是否在半导体结构/设备的另一组件(例如，层或设备)“上”、“之上”、“之下”或“下面”。遍及本公开内容中应用用于描述空间关系的相同概念。
第一半导体结构可以包括衬底202，其用作半导体设备200的衬底。衬底202可以包括硅(例如，单晶硅、硅晶)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或任何其它适当的材料。第一半导体结构可以包括在衬底202之上并与衬底202接触的设备/存储器层208。设备/存储器层208可以包括任何适当的组件，这取决于半导体设备200的设计。例如，设备/存储器层208可以包括存储器单元的电路和/或阵列。
第一半导体结构还可以包括在设备/存储器层208之上并与设备/存储器层208接触的互连层210。互连层210可以导电地连接到设备/存储器层208，以用于从设备/存储器层208传输电信号/将电信号传输到设备/存储器层208。互连层210可以包括多个互连。如在本文使用的，术语“互连”可以广泛地包括任何适当类型的互连，诸如中段制程(MEOL)互连和后段制程(BEOL)互连。在一些实施方式中，在互连层210中的互连还包括局部互连(诸如位线触点和字线触点)。互连层210还可以包括一个或多个夹层电介质(ILD)层，互连和通孔触点可以在ILD层中形成。在互连层210中的互连和通孔触点可以包括导电材料(包括但不限于W、Co、Cu、Al、硅化物或其任何组合)。在互连层210中的ILD层可以包括电介质材料(包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合)。
第一半导体结构还可以包括在互连层210之上并与互连层210接触的键合层212。键合层212可以包括分布在一电介质层中的多个键合触点230。键合触点230可以导电地连接到互连层210中的相应互连，如果是必要的。键合触点230可以包括导电材料(包括但不限于W、Co、Cu、Al、硅化物或其任何组合)。在键合层212中的电介质可以包括适当的电介质材料(包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合)。
第一半导体结构还可以包括从键合层212延伸到互连层210内的第一通孔结构246。第一通孔结构246可以垂直地(例如，沿着z方向)延伸并导电地连接到互连层210中的相应互连和/或与互连层210中的相应互连接触，以传输电信号。在一些实施方式中，第一通孔结构246是毗连通孔结构的第一通孔部分。第一通孔结构246可以包括导电材料(包括但不限于W、Co、Cu、Al、硅化物或其任何组合)。在一些实施方式中，第一通孔结构246和键合触点230包括相同的材料(诸如W)。
第一半导体结构可以在键合界面204处与第二半导体结构键合。在第一和第二半导体结构之间的键合包括也被称为“金属/电介质混合键合”的混合键合，其为直接键合技术(例如，形成在表面之间的键合而不使用中间层，诸如焊料或粘合剂)并可以同时获得金属-金属键合和电介质-电介质键合。第二半导体结构可以包括键合层214，其包括被布置在一电介质层中的多个键合触点232。键合层214可以在键合层212之上(例如，键合层212和214在键合界面204的相对侧上)。在键合界面204处，每个键合触点230与相应的键合触点232键合。第二半导体结构还可以包括在键合层214之上并与键合层214接触的互连层216以及在互连层216之上并与互连层216接触的设备/存储器层218。第二半导体结构还可以包括在设备/存储器层218之上并与设备/存储器层218接触的半导体层240以及在半导体层240之上并与半导体层240接触的键合层220。
第二键合触点232可以导电地连接到互连层216中的相应互连(如果是必要的)。在一些实施方式中，互连层216中的互连可以导电地连接到设备/存储器层218和/或与设备/存储器层218接触，以用于传输电信号。半导体层240可以由减薄的衬底形成，并可以包括与衬底202相同的材料。在一些实施方式中，键合层214、键合触点232、互连层216和/或设备/存储器层218可以与键合层212、键合触点230、互连层210和/或设备/存储器层208类似或相同，以及不重复那些组件的详细描述。
第二半导体结构的键合层220可以包括分布在一电介质层中的多个键合触点234。每个键合触点234可以在键合界面206处与第三半导体结构中的相应键合触点236键合。键合触点234的材料可以与键合触点232和/或230类似或相同，且键合层220的电介质的材料可以与键合层212和/或214的电介质类似或相同。
第二半导体结构可以包括延伸穿过键合层214和220并在第二半导体结构中的第二通孔结构248。特别地，第二通孔结构248可以在键合界面204和206之间(例如，穿过键合层214和220、半导体层240、设备/存储器层218和互连层216)垂直地延伸以传输电信号。在一些实施方式中，第二通孔结构248导电地连接到互连层216和/或与互连层216接触。在一些实施方式中，第二通孔结构248可以是毗连通孔结构的第二通孔部分。在一些实施方式中，第二通孔结构248可以在键合界面204处与第一通孔结构246键合。在一些实施方式中，第二通孔结构248可以在键合界面206处与第三半导体结构的第三通孔结构250键合。也就是说，在键合界面204处，第二通孔结构248与第一通孔结构246接触并导电地连接到第一通孔结构246；以及在键合界面206处，第二通孔结构248与第三通孔结构250接触并导电地连接到第三通孔结构250。电信号可以接着从第三半导体结构传输到第一和第二半导体结构，反之亦然。第二通孔结构248可以包括与第一通孔结构246类似或相同的材料。在一些实施方式中，键合触点232和234以及第二通孔结构248包括相同的材料(诸如W)。
在键合界面206处与第二半导体结构键合的第三半导体结构可以包括具有多个键合触点236的键合层222、在键合层222之上并与键合层222接触的互连层224、在互连层224之上并与互连层224接触的设备/存储器层226、和在设备/存储器层226之上并与设备/存储器层226接触的半导体层242。第三半导体结构还可以包括第三通孔结构250。在键合界面206处，每个键合触点236与相应的键合触点234键合，以及每个第三通孔结构250与相应的第二通孔结构248键合。在一些实施方式中，键合层222、互连层224、设备/存储器层226和半导体层242可以分别与键合层220/214/212、互连层210/216、设备/存储器层208/218和半导体层240相同或类似。不重复这些组件的详细描述。在一些实施方式中，在第三和第二半导体结构之间的键合包括混合键合。
第三通孔结构250可以是毗连通孔结构的第三通孔部分。如图2A所示，第三通孔结构250可以垂直地延伸穿过半导体层242和键合层222并在第三半导体结构中。特别地，第三通孔结构250可以从半导体层242的顶表面延伸到键合界面206，其中第三通孔结构250与第二通孔结构248键合。也就是说，第三通孔结构250可以在键合界面206处与第二通孔结构248接触并导电地连接到第二通孔结构248。在一些实施方式中，第一、第二和第三通孔结构246、248和250形成在半导体设备200的每个半导体结构中延伸的毗连通孔结构，从每个半导体结构传输电信号/将电信号传输到每个半导体结构。第三通孔结构250的材料可以与第一和/或第二通孔结构246和/或248的材料相同或类似。在一些实施方式中，第三通孔结构250和键合触点234包括相同的材料。在各种实施方式中，第一、第二和第三通孔结构246、248和250包括相同的材料。
可以基于半导体设备200的设计和/或制造来确定每个通孔结构(例如，246、248和250)的形状和尺寸。例如，在每个键合界面处，相应通孔结构的横向尺寸(例如，沿着x轴和/或y轴)大于相应键合触点的横向尺寸。在一些实施方式中，在相应键合层中延伸的相应通孔结构的一部分的横向尺寸小于在相应通孔结构的其它部分中延伸的通孔结构的另一部分的横向尺寸。例如，如图2A所示，每个通孔结构(例如，246、248或250)在相应的键合界面处可以是横向地较窄的，而当其延伸到相应半导体结构内时是较宽的。
为了焊盘引出目的，第三半导体结构还可以包括在半导体层242之上并与半导体层242接触的焊盘引出互连层228。焊盘引出互连层228可以包括导电地连接到互连244的焊盘引出触点238，互连244可以导电地连接到第三通孔结构250(或毗连通孔结构)。因此，可以通过焊盘引出触点238、互连244和毗连通孔结构在外部电路和半导体设备200的每个半导体结构之间传输电信号。在焊盘引出互连层228中的焊盘引出触点238和互连244可以包括但不限于W、Co、Cu、Al、硅化物或其任何组合，以及在焊盘引出互连层228中的电介质结构(例如，ILD和电介质层)可以包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
图2B是根据一些实施方式的如在图2A中以虚线圆标记的在键合界面处的毗连通孔结构的可能剖面(i)和(ii)的详细图示。如图2B所示，元件203代表在键合界面之上的毗连通孔结构的一部分，以及元件205代表在键合界面之下的毗连通孔结构的一部分。例如，键合界面可以代表键合界面204，元件203可以代表在键合界面204处/在键合界面204之上的第二通孔结构248的一部分，以及元件205可以代表在键合界面204处/在键合界面204之上的第一通孔结构246的一部分。在另一示例中，键合界面可以代表键合界面206，元件203可以代表在键合界面206处/在键合界面206之上的第三通孔结构250的一部分，以及元件205可以代表在键合界面206处/在键合界面206之上的第二通孔结构248的一部分。
元件203和205可以有或可以没有沿着x轴和/或y轴的相同横向尺寸。在键合界面处的毗连通孔结构的侧壁(或元件203和205的侧壁)可以或可以不沿着z轴连续地延伸。当元件203和205具有相同的横向尺寸时，因为元件203和205被键合，在一些实施方式中，例如由于对准偏差/误差，元件203和205可以不沿着z轴完全对准。也就是说，毗连通孔结构的侧壁(或元件203和205的侧壁)在键合界面处可以具有交错剖面或可以不沿着z轴连续地延伸。例如，元件203可以相对于元件205沿着x轴移动(例如，到左边为剖面(i)或到右边为剖面(ii))。也就是说，在一些实施方式中，通孔结构的至少两个键合的部分具有交错剖面，例如，在相应的键合界面处不与彼此完全对准。
在一些实施方式中，当元件203和205具有相同的横向尺寸且沿着z轴被完全对准时，毗连通孔结构的侧壁(或元件203和205的侧壁)可以在键合界面处沿着z轴连续地延伸。也就是说，在一些实施方式中，通孔结构的至少两个键合的部分在相应键合界面处与彼此完全对准。
图3A-3G示出了根据一些实施方式的形成具有通过键合而形成的毗连通孔结构的半导体设备的示例性方法300。图5A和5B示出了根据一些实施方式的方法300的流程图500。图5B是图5A的继续。要理解的是，在方法300中所示的操作不是穷尽的，以及也可以在任何所示操作之前、之后或之间执行其它操作。此外，一些操作可以同时地或以与图3和5中所示的顺序不同的顺序被执行。在一些实施方式中，方法300用于形成图2A中的半导体设备200。
参考图5A，方法300在操作502处开始，在操作502中形成第一半导体结构和第二半导体结构。第一半导体结构具有一个或多个第一通孔结构和带有在第一半导体结构的顶表面上暴露的多个第一键合触点的第一键合层。第二半导体结构具有一个或多个第二通孔结构的第一部分和带有在第二半导体结构的顶表面上暴露的多个第二键合触点的第二键合层。图3A示出了相应的结构。
如图3A所示，可以形成第一和第二半导体结构。第一半导体结构可以包括衬底302、在衬底302之上的设备/存储器层306、在设备/存储器层306之上并与设备/存储器层306接触的第一互连层308、和在第一互连层308之上并与第一互连层308接触的第一键合层310。第一键合层310可以包括被布置在第一半导体结构的顶表面上的多个第一键合触点312。第一半导体结构还可以包括被布置在第一半导体结构的顶表面上的、延伸穿过第一键合层310到第一互连层308内的第一通孔结构314。第一通孔结构314可以导电地连接到第一互连层308。
类似地，第二半导体结构可以包括衬底304、在衬底304之上的设备/存储器层320、在设备/存储器层320之上并与设备/存储器层320接触的第二互连层318、和在第二互连层318之上并与第二互连层318接触的第二键合层316。第二键合层316可以包括被布置在第二半导体结构的顶表面上的多个第二键合触点322。第二半导体结构可以包括被布置在第二半导体结构的顶表面上的、延伸穿过第二键合层316到衬底304内的第二通孔结构324的第一部分324-1。第二通孔结构324的第一部分324-1可以导电地连接到第二互连层318。在一些实施方式中，基于将被移除以形成半导体层(例如，半导体层240)的衬底304的部分来确定第二通孔结构324的第一部分324-1的长度和/或在衬底304内的第二通孔结构324的第一部分324-1的深度。可选地，可以执行平面化工艺(例如，化学机械平面化(CMP)和/或凹槽蚀刻)以移除在第一键合层310和第二键合层316的顶表面上的任何过量的材料。
第一和第二半导体结构可以通过类似的方法/工艺来形成，且可以分开地或单独地形成。在一些实施方式中，在相应的设备/存储器层(例如，306和/或320)中在相应衬底(例如，302和/或304)之上形成存储器叠层(未示出)。可以形成垂直地延伸穿过存储器叠层的3D NAND存储器串的阵列以形成3D存储器设备(例如，类似于下文详细描述的图4中的3D存储器设备400)。为了形成存储器叠层，在衬底(例如，302和/或304)之上形成交插的牺牲层(未示出)和电介质层(未示出)。交插的牺牲层和电介质层可以形成电介质叠层(未示出)。在一些实施方式中，每个牺牲层包括一氮化硅层，以及每个电介质层包括一氧化硅层。可以通过一种或多种薄膜沉积工艺(包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合)来形成交插的牺牲层和电介质层。在一些实施方式中，可以通过栅极更换工艺(例如，使用对电介质层选择性的牺牲层的湿法/干法蚀刻利用多个导体层来更换牺牲层，以及利用导体层来填充因而得到的凹槽)来形成存储器叠层。作为结果，存储器叠层可以包括交插的导体层(未示出)和电介质层。在一些实施方式中，每个导体层包括金属层(诸如一钨层)。要理解的是，在其它实施方式中，可以通过在没有栅极更换工艺的情况下交替地沉积导体层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)来形成存储器叠层。在一些实施方式中，在存储器叠层和衬底之间形成包括氧化硅的焊盘氧化物层。
可以在衬底之上形成多个3D NAND存储器串，每个3D NAND存储器串垂直地延伸穿过存储器叠层的交插导体层和电介质层。在一些实施方式中，形成3D NAND存储器串的制造工艺包括使用干法蚀刻和/或湿法蚀刻(诸如深反应离子蚀刻(DRIE))来形成穿过存储器叠层并进入衬底内的沟道孔，随后是使插塞在沟道孔的下部分中从衬底外延地生长。在一些实施方式中，形成3D NAND存储器串的制造工艺还包括随后使用薄膜沉积工艺(诸如ALD、CVD、PVD或其任何组合)利用多个层(诸如存储器膜(例如，隧穿层、储存层和阻挡层)和半导体层)填充每个沟道孔。在一些实施方式中，形成3D NAND存储器串的制造工艺还包括通过蚀刻在3D NAND存储器串的上端处的凹槽来在每个沟道孔的上部分中形成另一插塞，随后是使用薄膜沉积工艺(诸如ALD、CVD、PVD或其任何组合)来利用半导体材料填充凹槽。
可以在设备/存储器层(例如，306或320)之上形成互连层(例如，308或318)。互连层可以包括在多个ILD层中的MEOL和/或BEOL的互连，以建立与3D NAND存储器串的阵列的电连接。在一些实施方式中，互连层包括多个ILD层和在多个工艺中在其中形成的互连。例如，在互连层中的互连可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合)沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其它适当的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积的电介质材料。
可以在互连层之上形成键合层(例如，310或316)。键合层可以包括由电介质围绕的多个键合触点(例如，312或322)。在一些实施方式中，通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)来将电介质层沉积在互连层(例如，308或318)的顶表面上。然后可以通过首先使用图案化工艺(例如，对在电介质层中的电介质材料的光刻和干法/湿法蚀刻)穿过电介质层图案化接触孔来形成穿过电介质层并与互连层中的互连接触的键合触点。可以利用导体(例如，铜)来填充接触孔。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘合剂(胶)层、阻隔层和/或种子层。在一些实施方式中，可以由形成相应键合触点的相同图案化和沉积工艺来形成通孔结构(例如，314或324)。
返回参考图5A，在形成第一和第二半导体结构之后，方法300继续进行到操作504，其中第一和第二键合触点被对准并被键合以用面对面方式键合第一和第二半导体结构，并形成在第一和第二键合层之间的第一键合界面。图3B示出了相应的结构。
如图3B所示，第一键合触点312和第二键合触点322与彼此对准并键合。键合层的电介质可以相应地键合在一起。在一些实施方式中，在第一和第二半导体结构之间的键合包括混合键合。可以在第一键合层310和第二键合层316之间(例如，在第一和第二半导体结构之间)形成第一键合界面350。因此，可以在第一键合界面350处键合第一通孔结构314和第二通孔结构324的第一部分324-1。在一些实施方式中，因为通孔结构(例如，314和324)的横向尺寸大于键合触点(例如，312和322)的横向尺寸，键合触点的对准和键合可以充分允许通孔结构(例如，314和324)的大区域重叠并被键合在第一键合界面350处。
返回参考图5A，在键合触点被对准和键合之后，方法300继续进行到操作506，其中第二半导体结构的衬底减薄以暴露第二通孔结构的第一部分并形成第一半导体层。图3C示出了相应的结构。
如图3C所示，在键合的半导体结构的顶部处的衬底304减薄，使得减薄的顶部衬底304可以用作第一半导体层340(例如，单晶硅层或多晶硅层)。第一半导体层340的厚度可以在大约200nm和大约100μm之间(诸如在200nm和100μm之间，或在大约150nm和大约50μm之间，诸如在150nm和50μm之间)。可以通过工艺(包括但不限于晶圆研磨、干法蚀刻、湿法蚀刻、CMP、任何其它适当的工艺或其任何组合)来使衬底304减薄。在使衬底304减薄之后，可以或可以不暴露第二通孔结构324。在一些实施方式中，在第一半导体层340的顶表面上暴露第二通孔结构324的第一部分324-1。在一些实施方式中，第一半导体层340覆盖第二通孔结构324的第一部分324-1，以及在第一半导体层340的顶表面和第二通孔结构324的第一部分324-1的顶表面之间的距离在大约1μm到大约20μm的范围内(诸如在1μm和10μm之间，例如，1μm、5μm、10μm等)。
返回参考图5A，在形成第一半导体层之后，方法300继续进行到操作508，其中形成第三半导体结构。第三半导体结构包括一个或多个第三通孔结构和具有在第三半导体结构的顶表面上暴露的多个第三键合触点的第三键合层。图3C示出了相应的结构。
如图3C所示，形成第三半导体结构。第三半导体结构可以包括衬底360、在衬底360之上并与衬底360接触的设备/存储器层326、在设备/存储器层326之上并与设备/存储器层326接触的第三互连层328、和在第三互连层328之上并与第三互连层328接触的第三键合层330。第三键合层330可以包括被布置在第三半导体结构的顶表面上的多个第三键合触点342。第三半导体结构还可以包括从第三半导体结构的顶表面延伸到衬底360内的第三通孔结构334。在一些实施方式中，基于将被移除以形成半导体层(例如，半导体层242)的衬底360的部分来确定第三通孔结构334的长度和/或在衬底360内的第三通孔结构334的深度。可选地，可以执行平面化工艺(例如，CMP和/或凹槽蚀刻)以移除在第三键合层330的顶表面上的任何过量的材料。第三半导体结构的第三互连层328和第三键合层330的制造工艺可以与第二半导体结构的第二互连层318和第二键合层316的制造工艺类似或相同，且不在本文重复详细描述。
在一些实施方式中，设备/存储器层326包括第一和第二半导体结构中的至少一者的存储器单元的外围电路(和任何其它逻辑工艺兼容设备)。为了形成第三半导体结构，在衬底360上形成具有外围电路的设备/存储器层326，在设备/存储器层326之上形成第三互连层328并导电地连接到设备/存储器层326，以及在第三互连层328之上形成第三键合层330并与第三互连层328接触。在一些实施方式中，为了形成外围电路(和任何其它逻辑工艺兼容设备)，在衬底360上形成多个晶体管。
在一些实施方式中，在衬底360上形成多个晶体管。可以通过多个工艺(包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其它适当的工艺)来形成晶体管。在一些实施方式中，通过离子注入和/或热扩散来在衬底360中形成掺杂区，其例如起到晶体管的源极区和/或漏极区的作用。在一些实施方式中，还通过湿法/干法蚀刻和薄膜沉积来在衬底360中形成隔离区(例如，STI)。晶体管可以在衬底360上形成设备/存储器层326。在一些实施方式中，通过类似的制造工艺来形成在设备/存储器层326中的其它逻辑工艺兼容设备。
此外，可以在设备/存储器层326之上形成第三互连层328。第三互连层328可以包括在多个中的MEOL和/或BEOL的互连。第三互连层328的形成可以与第一互连层308和第二互连层318的形成相同或类似，且在本文不重复详细描述。ILD层和互连可以共同被称为第三互连层328。可以在第三互连层328之上形成第三键合层330。第三键合层330可以包括由电介质围绕的多个第三键合触点342。第三键合层330的形成可以与第一键合层310和第二键合层316的形成相同或类似，且在本文不重复详细描述。
要注意的是，可以在操作502-506中的任何一者之前、之后或与操作502-506中的任何一者并行地执行操作508。也就是说，第三半导体结构可以在其与第二半导体结构键合之前在任何适当的时间形成。在一些实施方式中，在形成第一和第二半导体结构的单独工艺中形成第三半导体结构。形成第一、第二和第三半导体结构的特定顺序不应为本公开内容的实施方式所限制。
返回参考图5B，在形成第三半导体结构之后，方法300继续进行到操作510，其中在第一半导体层之上形成第四键合层，以及第二通孔结构的第二部分被形成为与第二通孔结构的第一部分接触。第四键合层具有在第四键合层的顶表面上暴露的多个第四键合触点。图3D示出了相应的结构。
如图3D所示，在第一半导体层340之上形成第四键合层354并与第一半导体层340接触，以及每个第二通孔结构324的第二部分324-2被形成为在第二半导体结构中延伸以与第二通孔结构324的相应的第一部分324-1接触，并导电地连接到第二通孔结构324的相应的第一部分324-1。第四键合层354可以包括被布置在第四键合层354的顶表面上的多个第四键合触点352。在一些实施方式中，可以由形成第一键合层310、第二键合层316和第三键合层330的相同或类似的制造工艺来形成第四键合层354，且在本文不重复详细描述。在一些实施方式中，由形成第四键合触点352的相同工艺来形成第二通孔结构324的第二部分324-2。例如，在形成第四键合层354的电介质之后，可以例如使用干法和/或湿法蚀刻工艺来使电介质图案化，以形成多个接触孔和一个或多个通孔开口，每个通孔开口暴露第二通孔结构324的相应的第一部分324-1。可以执行相同的沉积工艺以沉积导电材料(诸如W、Al、Cu、Co、硅化物或其任何组合)以填充接触孔和通孔开口。可以形成第四键合触点352和第二通孔结构324的第二部分324-2。第二通孔结构324的每个第一部分324-1和相应的第二部分324-2可以形成第二通孔结构324。可选地，可以执行平面化工艺(例如，CMP和/或凹槽蚀刻)以移除在第四键合层354的顶表面上的任何过量的材料。
要注意的是，可以在操作510之前、之后或与操作510并行地执行操作508。也就是说，第三和第四键合层可以在它们在第二键合界面356处被键合之前在任何适当的时间形成。执行操作508和510的特定顺序不应被限制于本公开内容的实施方式。
返回参考图5B，在形成第四键合层之后，方法300继续进行到操作512，其中第三和第四键合触点被对准和被键合以键合第三和第二半导体结构并形成在第三和第四键合层之间的第二键合界面。图3E示出了相应的结构。
如图3E所示，第三半导体结构可以上下颠倒地翻转，使得第三键合触点342可以被对准和被键合到相应的第四键合触点352。可以在第三键合层330和第四键合层354之间(例如，在第三和第二半导体结构之间)形成第二键合界面356。因此，第三通孔结构334与相应的第二通孔结构324键合。可以从第一通孔结构314、第二通孔结构314和第三通孔结构334的键合形成毗连通孔结构。在一些实施方式中，在第三和第二半导体结构之间的键合包括混合键合。键合工艺可以类似于第一和第二半导体结构的键合过程，且在本文不重复详细描述。
返回参考图5B，在第三半导体结构被键合到第二半导体结构之后，方法300继续进行到操作514，其中第三半导体结构的衬底减薄以暴露第三通孔结构并形成第二半导体层。图3F示出了相应的结构。
如图3F所示，第三半导体结构的衬底380减薄到期望厚度并形成第二半导体层390。在一些实施方式中，在第二半导体层390的顶表面上暴露第三通孔结构334。在一些实施方式中，第二半导体层390覆盖第三通孔结构334。
返回参考图5B，在形成第二半导体层之后，方法300继续进行到操作516，其中在第二半导体层之上形成焊盘引出互连层。图3G示出了相应的结构。
如图3G所示，具有焊盘引出触点374和互连376的焊盘引出互连层372在第二互连层390之上形成并与第二互连层390接触。互连376可以导电地连接到焊盘引出触点374和第三通孔结构334(或毗连通孔结构)。焊盘引出互连层372可以包括在一个或多个ILD层中形成的互连(诸如焊盘引出触点374)。互连376可以与毗连通孔结构和焊盘引出触点374接触。可以通过在第二半导体层390之上沉积导电材料(诸如W)来形成焊盘引出触点374，以导电地连接毗连通孔与外部电路。
图4示出了根据一些实施方式的具有通过键合而形成的毗连通孔结构的另一半导体设备的横截面视图。半导体设备可以是包括至少一个存储器阵列的3D存储器设备400。如图4所示，类似于半导体设备200，3D存储器设备400可以包括在键合界面350处键合的第一和第二半导体结构以及在键合界面356处键合的第三和第二半导体结构。在一些实施方式中，可以使用方法300来形成3D存储器设备400。
在3D存储器设备400中，第一和第二半导体结构中的至少一者包括存储器阵列，以及第三半导体结构包括存储器阵列的外围电路。在一些实施方式中，第一和第二半导体结构中的每一者包括存储器阵列，以及第三半导体结构包括两个存储器阵列的外围电路。如图4所示，第一半导体结构可以包括在衬底302和互连层308之间并与衬底302和互连层308接触的存储器层(例如，设备/存储器层306)。设备/存储器层306可以包括存储器叠层404和在存储器叠层404中延伸并与衬底302接触的多个3D NAND存储器串402。第二半导体结构可以包括在半导体层370和互连层318之间并与半导体层370和互连层318接触的存储器层(例如，设备/存储器层320)。设备/存储器层320可以包括存储器叠层414和在存储器叠层414中延伸并与半导体层370接触的多个3D NAND存储器串412。第三半导体结构可以包括与半导体层390和互连层328接触并在半导体层390和互连层328之间的设备层326。设备层326可以包括由3D NAND存储器串402和412形成的存储器单元的外围电路。在一些实施方式中，外围电路导电地连接到毗连通孔结构并包括多个晶体管408。
在一些实施方式中，根据一些实施方式，每个3D NAND存储器串402/412垂直地延伸穿过相应的存储器叠层(例如，404和414)，存储器叠层包括多个对，每个对包括导体层和电介质层。根据一些实施方式，在存储器叠层中的交插导体层和电介质层在垂直方向上交替。换句话说，除了在存储器叠层的顶部或底部处的层以外，每个导体层还可以由在两侧上的两个电介质层毗连，且每个电介质层可以由在两侧上的两个导体层毗连。导体层可以各自具有相同的厚度或不同的厚度。类似地，电介质层可以各自具有相同的厚度或不同的厚度。导体层可以包括导体材料(包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合)。电介质层可以包括电介质材料(包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合)。
在一些实施方式中，每个3D NAND存储器串(例如，402和412)是包括半导体沟道和存储器膜的NAND存储器串的“电荷捕获”类型。在一些实施方式中，半导体沟道包括硅(诸如非晶形硅、多晶硅或单晶硅)。在一些实施方式中，存储器膜是包括隧穿层、储存层(也被称为“电荷捕获/储存层”)和阻挡层的复合电介质层。每个3D NAND存储器串可以具有圆柱体形状(例如，立柱形状)。根据一些实施方式，存储器膜的半导体沟道、隧穿层、储存层和阻挡层以这个顺序沿着从立柱的中心朝着外表面的方向布置。隧穿层可以包括氧化硅、氮化硅或其任何组合。储存层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，阻挡层可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。在另一示例中，阻挡层可以包括高k电介质层(诸如氧化铝(Al2O3)、氧化铪(HfO2)或氧化钽(Ta2O5)层等)。
在一些实施方式中，3D NAND存储器串(例如，402和412)还包括多个控制栅极。在相应的存储器叠层中的每个导体层可以充当相应的3D NAND存储器串的每个存储器单元的控制栅极。在一些实施方式中，每个3D NAND存储器串包括在垂直方向中相应的端部处的两个插塞。如在本文使用的，面向上的组件(例如，3D NAND存储器串402)的“上端”是在z轴上更远离衬底302的端部，以及面向下的组件(例如，3D NAND存储器串412)的“上端”是在z轴上远离相应的半导体层(例如，半导体层370)的端部。如在本文使用的，面向上的组件(例如，3D NAND存储器串402)的“下端”是在z轴上较接近衬底302的端部，以及面向下的组件(例如，3D NAND存储器串412)的“下端”是在z轴上较接近相应的半导体层(例如，半导体层370)的端部。在3D NAND存储器串的下端处并与半导体沟道接触的插塞可以包括从衬底302/半导体层390外延地生长的半导体材料(诸如单晶硅)。该插塞可以起到由3D NAND存储器串的源极选择栅极控制的沟道的作用。在上端处并与半导体沟道接触的其它插塞可以包括半导体材料(例如，多晶硅)。通过在第一半导体结构的制造期间覆盖3D NAND存储器串的上端，在另一端处的插塞可以起到蚀刻停止层的作用，以防止对在3D NAND存储器串中填充的电介质(诸如氧化硅和氮化硅)的蚀刻。在一些实施方式中，在上端处的插塞起3D NAND存储器串的漏极的作用。
要理解的是，3D NAND存储器串402和412不限于3D NAND存储器串的“电荷捕获”类型，且在其它实施方式中，可以是3D NAND存储器串的“浮动栅极”类型。衬底302和半导体层390可以包括作为3D NAND存储器串的“浮动栅极”类型的源极板的多晶硅。在一些实施方式中，存储器叠层404和414包括多个2D NAND存储器串。
第三半导体结构可以包括由3D NAND存储器串402和412形成的存储器单元的外围电路(和任何其它适当的逻辑工艺兼容设备)。设备层326可以包括在半导体层390“上”形成的多个晶体管408，其中晶体管408的全部或部分在半导体层390之下(例如，在半导体层390的底表面之上)和/或直接在半导体层390之下形成。隔离区(例如，浅沟槽隔离(STI))和掺杂区(例如，晶体管408的源极区和漏极区)也可以在半导体层390中形成。隔离区可以包括任何适当的电介质材料(诸如氧化硅、氮化硅和/或氮氧化硅)。根据一些实施方式，晶体管408在高级逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等的技术节点)的情况下是高速的。
晶体管408可以形成在设备层326中的各种设备或是设备层326中的各种设备的部分。在一些实施方式中，设备层326包括全部或部分地由晶体管408形成的外围电路。外围电路可以是外围电路的部分或全部。在一些实施方式中，晶体管408形成外围电路，即，用于促进NAND存储器的操作的任何适当的数字、模拟和/或混合信号控制和感测电路，包括但不限于页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考或电路的任何有源或无源组件(例如，晶体管、二极管、电阻器或电容器)。
根据本公开内容的实施方式，半导体设备包括第一半导体结构和第二半导体结构。第一半导体结构包括具有多个第一键合触点的第一键合层和垂直地延伸穿过第一键合层并进入第一半导体结构内的第一通孔结构。第二半导体结构包括具有多个第二键合触点的第二键合层和垂直地延伸穿过第二键合层并进入第二半导体结构内的第二通孔结构。半导体设备还包括在第一键合层和第二键合层之间的键合界面。第一键合触点在键合界面处与第二键合触点接触，第一通孔结构与第二通孔结构接触，以及第一通孔结构和第二通孔结构的侧壁具有在键合界面处的交错剖面。
在一些实施方式中，第一和第二键合层在键合界面的相对侧上。
在一些实施方式中，第一半导体结构包括衬底、在衬底之上的第一互连层和在键合界面处并在第一互连层之上的第一键合层。在一些实施方式中，第二半导体结构包括在键合界面处且在第二互连层之下的第二键合层、第二互连层和在第二互连层之上的第一半导体层。
在一些实施方式中，第一通孔结构导电地连接到第一互连层。在一些实施方式中，第二通孔结构导电地连接到第二互连层并延伸到第一半导体层的顶表面。
在一些实施方式中，在键合界面处键合第一和第二键合层的电介质。
在一些实施方式中，半导体设备还包括在第二半导体结构之上的、并在第二键合界面处键合到第二半导体结构的第三半导体结构。第三半导体结构可以包括在第二键合界面之上的焊盘引出互连层。
在一些实施方式中，在第二键合界面处，第三半导体结构包括具有多个第三键合触点的第三键合层，第二半导体结构包括具有与多个第三键合触点接触的多个第四键合触点的第四键合层。
在一些实施方式中，第二通孔结构延伸穿过第四键合层并到达第二键合界面。
在一些实施方式中，第三半导体结构还包括导电地连接到焊盘引出互连层、延伸穿过第二半导体层并在第二键合界面处与第二通孔结构接触的第三通孔结构。
在一些实施方式中，第三通孔结构和第二通孔结构的侧壁具有在第二键合界面处的交错剖面。
在一些实施方式中，在第二键合界面处键合第三和第四键合层的电介质。
在一些实施方式中，第一和第二半导体结构中的至少一者包括存储器叠层和垂直地延伸穿过存储器叠层的多个NAND存储器串。
在一些实施方式中，第一和第二半导体结构中的至少一者包括存储器叠层和垂直地延伸穿过存储器叠层的多个NAND存储器串。在一些实施方式中，第三半导体结构包括存储器叠层的外围电路。
根据本公开内容的实施方式，3D存储器设备包括第一半导体结构和第二半导体结构。第一半导体包括第一存储器叠层、延伸穿过第一存储器叠层的多个第一NAND存储器串、具有多个第一键合触点的第一键合层和垂直地延伸穿过第一键合层并进入第一半导体结构内的第一通孔结构。第二半导体结构包括第二存储器叠层、延伸穿过第一存储器叠层的多个第二NAND存储器串、具有多个第二键合触点的第二键合层和垂直地延伸穿过第二键合层并进入第二半导体结构内的第二通孔结构。3D存储器设备还包括在第一键合层和第二键合层之间的键合界面。第一键合触点在键合界面处与第二键合触点接触，以及第一通孔结构与第二通孔结构接触，且第一通孔结构和第二通孔结构的侧壁具有在键合界面处的交错剖面。
在一些实施方式中，第一和第二存储器叠层在键合界面的相对侧上。
在一些实施方式中，第一半导体结构包括衬底、在衬底之上的第一存储器叠层、在第一存储器叠层之上的第一互连层和在键合界面处并在第一存储器叠层之上的第一键合层。在一些实施方式中，第二半导体结构包括在键合界面处的第二键合层、在第二键合层之上的第二互连层、在第二互连层之上的第二存储器叠层和在第二存储器叠层之上的第一半导体层。
在一些实施方式中，第一通孔结构导电地连接到第一互连层，以及第二通孔结构导电地连接到第二互连层并延伸到第一互连层的顶表面。
在一些实施方式中，在键合界面处键合第一和第二键合层的电介质。
在一些实施方式中，3D存储器设备还包括在第二半导体结构之上的、并在第二键合界面处键合到第二半导体结构的第三半导体结构。第三半导体结构可以包括第一和第二存储器叠层中的至少一者的外围电路和在外围电路之上的焊盘引出互连层。
在一些实施方式中，在第二键合界面处，第三半导体结构包括具有多个第三键合触点的第三键合层，且第二半导体结构包括具有与多个第三键合触点接触的多个第四键合触点的第四键合层。
在一些实施方式中，第二通孔结构延伸穿过第四键合层并到达第二键合界面。
在一些实施方式中，第三半导体结构还包括：导电地连接到焊盘引出互连层、延伸穿过第二半导体层并在第二键合界面处与第二通孔结构接触的第三通孔结构。
在一些实施方式中，第三通孔结构和第二通孔结构的侧壁具有在第二键合界面处的交错剖面。
在一些实施方式中，在键合界面处键合第三和第四键合层的电介质。
根据本公开内容的实施方式，用于形成半导体结构的方法包括以下操作。首先，形成第一半导体结构和第二半导体结构。第一半导体结构包括第一通孔结构和具有多个第一键合触点的第一键合层，以及第二半导体结构包括第二通孔结构的一部分和具有多个第二键合触点的第二键合层。第一和第二键合触点被对准以键合第一和第二键合触点以及第一通孔结构和第二通孔结构的该部分。使第二半导体结构减薄以暴露第二通孔结构的该部分并形成半导体层。第三半导体结构被键合到半导体层。此外，在第三半导体结构上形成焊盘引出互连层。
在一些实施方式中，键合第一和第二键合触点以及第一通孔结构和第二通孔结构的该部分包括以面对面方式键合第一和第二半导体结构。
在一些实施方式中，对第一和第二半导体结构以及第三和第二半导体结构的键合包括混合键合。
在一些实施方式中，形成第一半导体结构包括形成在第一衬底之上的第一键合层以及垂直地延伸穿过第一键合层并在第一衬底之上的第一通孔结构。在一些实施方式中，形成第二半导体结构包括形成在第二衬底之上的第二键合层以及垂直地延伸穿过第二键合层进入第二衬底内的第二通孔结构的该部分。在一些实施方式中，使第二半导体结构减薄包括使第二衬底减薄。
在一些实施方式中，该方法还包括在将第三半导体结构键合到第二半导体结构之前形成第三半导体结构。形成第三半导体结构包括在第三衬底之上形成第三键合层，第三键合层具有多个第三键合触点。形成第三半导体结构还包括形成垂直地延伸穿过第三键合层并进入第三衬底内的第三通孔结构。
在一些实施方式中，该方法还包括以下操作。在半导体层之上形成第四键合层，第四键合层具有多个第四键合触点。形成延伸穿过第四键合层并与第二通孔结构的该部分接触的第二通孔结构的另一部分，第二通孔结构的该部分和另一部分形成第二通孔结构。第三和第四键合触点被对准以用面向下方式将第三半导体结构键合到第二半导体结构，使得第三键合触点与第四键合触点键合，以及第三通孔结构与第二通孔结构键合。第三衬底减薄以形成第二半导体层并暴露第三通孔结构。焊盘引出互连层在第二半导体层之上形成并导电地连接到第三通孔结构。
在一些实施方式中，在相应的半导体结构中以相同的操作形成多个键合触点和通孔结构。
在一些实施方式中，该方法还包括：在第一和第二半导体结构中的至少一者中形成存储器叠层，存储器叠层位于相应衬底和与相应键合层接触的相应互连层之间。在一些实施方式中，该方法还包括：形成在第三衬底之上的存储器叠层的外围电路和在第三键合层之下并与第三键合层接触的互连层。
特定实施方式的前述描述将这样揭露其它人可以通过将在本领域的技能范围内的知识应用于各种应用(诸如特定的实施方式)来容易修改和/或改变的本公开内容的一般性质，而无需过度的实验、不偏离本公开内容的一般概念。因此，基于本教导和在本文提出的指导，这样的改变和修改旨在为在所公开的实施方式的同等要件的含义和范围内。要理解的是，本文的短语或术语是为了描述而不是限制的目的，使得本说明书的术语或短语应由本领域技术人员按照本教导和指导来解释。
上文借助于说明特定功能及其关系的实现方式的功能构建块描述了本公开内容的实施方式。在本文为了描述的方便，这些功能构建块的边界被任意限定。可选的边界可以被限定，只要特定功能及其关系被适当地执行。
概述和摘要章节可以阐述如由发明人所设想的本发明内容的一个或多个但不是全部示例性实施方式，且因此并不旨在以任何方式限制本公开内容和所附权利要求。
本公开内容的广度和范围不应由上述示例性实施方式中的任何实施方式限制，但应仅根据所附权利要求及其同等要件来被限定。

Claims (32)

1.一种半导体设备，包括：
第一半导体结构，其包括：
第一键合层，其包括多个第一键合触点；以及
第一通孔结构，其垂直地延伸穿过所述第一键合层并进入所述第一半导体结构内；第二半导体结构，其包括：
第二键合层，其包括多个第二键合触点；以及
第二通孔结构，其垂直地延伸穿过所述第二键合层并进入所述第二半导体结构内；以及
键合界面，其在所述第一键合层和所述第二键合层之间，其中：
所述第一键合触点在所述键合界面处与所述第二键合触点接触；
所述第一通孔结构与所述第二通孔结构接触；并且
所述第一通孔结构和所述第二通孔结构的侧壁具有在所述键合界面处的交错剖面。
2.根据权利要求1所述的半导体设备，其中，所述第一键合层和所述第二键合层在所述键合界面的相对侧上。
3.根据权利要求2所述的半导体设备，其中：
所述第一半导体结构包括：
衬底；
在所述衬底之上的第一互连层；以及
在所述键合界面处并在所述第一互连层之上的所述第一键合层；并且
所述第二半导体结构包括：
在所述键合界面处并在第二互连层之下的所述第二键合层；
所述第二互连层；以及
在所述第二互连层之上的第一半导体层。
4.根据权利要求3所述的半导体设备，其中：
所述第一通孔结构导电地连接到所述第一互连层；并且
所述第二通孔结构导电地连接到所述第二互连层并延伸到所述第一半导体层的顶表面。
5.根据权利要求1所述的半导体设备，其中，所述第一键合层和所述第二键合层的电介质在所述键合界面处键合。
6.根据权利要求4所述的半导体设备，还包括：在所述第二半导体结构之上的、并在第二键合界面处键合到所述第二半导体结构的第三半导体结构，所述第三半导体结构包括在所述第二键合界面之上的焊盘引出互连层。
7.根据权利要求6所述的半导体设备，其中，在所述第二键合界面处：
所述第三半导体结构包括：包含多个第三键合触点的第三键合层；并且
所述第二半导体结构包括：包含与所述多个第三键合触点接触的多个第四键合触点的第四键合层。
8.根据权利要求7所述的半导体设备，其中，所述第二通孔结构延伸穿过所述第四键合层并到达所述第二键合界面。
9.根据权利要求8所述的半导体设备，其中，所述第三半导体结构还包括第三通孔结构，其导电地连接到所述焊盘引出互连层、延伸穿过所述第二半导体层并在所述第二键合界面处与所述第二通孔结构接触。
10.根据权利要求9所述的半导体设备，其中，所述第三通孔结构和所述第二通孔结构的侧壁具有在所述第二键合界面处的交错剖面。
11.根据权利要求7所述的半导体设备，其中，所述第三键合层和所述第四键合层的电介质在所述第二键合界面处键合。
12.根据权利要求1-11中的任何一项所述的半导体设备，其中，所述第一半导体结构和所述第二半导体结构中的至少一者包括存储器叠层和垂直地延伸穿过所述存储器叠层的多个NAND存储器串。
13.根据权利要求6-11中的任何一项所述的半导体设备，其中：
所述第一半导体结构和所述第二半导体结构中的至少一者包括存储器叠层和垂直地延伸穿过所述存储器叠层的多个NAND存储器串；并且
所述第三半导体结构包括所述存储器叠层的外围电路。
14.一种三维(3D)存储器设备，包括：
第一半导体结构，其包括：
第一存储器叠层；
多个第一NAND存储器串，其延伸穿过所述第一存储器叠层；
第一键合层，其包括多个第一键合触点；以及
第一通孔结构，其垂直地延伸穿过所述第一键合层并进入所述第一半导体结构内；以及
第二半导体结构，其包括：
第二存储器叠层；
多个第二NAND存储器串，其延伸穿过所述第一存储器叠层；
第二键合层，其包括多个第二键合触点；以及
第二通孔结构，其垂直地延伸穿过所述第二键合层并进入所述第二半导体结构内；以及
键合界面，其在所述第一键合层和所述第二键合层之间，其中：
所述第一键合触点在所述键合界面处与所述第二键合触点接触，并且
所述第一通孔结构与所述第二通孔结构接触，并且所述第一通孔结构和所述第二通孔结构的侧壁具有在所述键合界面处的交错剖面。
15.根据权利要求14所述的3D存储器设备，其中，所述第一存储器叠层和所述第二存储器叠层在所述键合界面的相对侧上。
16.根据权利要求15所述的3D存储器设备，其中：
所述第一半导体结构包括：
衬底；
在所述衬底之上的所述第一存储器叠层；
在所述第一存储器叠层之上的第一互连层；以及
在所述键合界面处并在所述第一存储器叠层之上的所述第一键合层；并且
所述第二半导体结构包括：
在所述键合界面处的所述第二键合层；
在所述第二键合层之上的第二互连层；
在所述第二互连层之上的所述第二存储器叠层；以及
在所述第二存储器叠层之上的第一半导体层。
17.根据权利要求16所述的3D存储器设备，其中：
所述第一通孔结构导电地连接到所述第一互连层；并且
所述第二通孔结构导电地连接到所述第二互连层并延伸到所述第一半导体层的顶表面。
18.根据权利要求14所述的3D存储器设备，其中，所述第一键合层和所述第二键合层的电介质在所述键合界面处键合。
19.根据权利要求14-17中的任何一项所述的3D存储器设备，还包括：在所述第二半导体结构之上的、并在第二键合界面处键合到所述第二半导体结构的第三半导体结构，所述第三半导体结构包括：
所述第一存储器叠层和所述第二存储器叠层中的至少一者的外围电路；以及
在所述外围电路之上的焊盘引出互连层。
20.根据权利要求19所述的3D存储器设备，其中，在所述第二键合界面处：
所述第三半导体结构包括：包含多个第三键合触点的第三键合层；并且
所述第二半导体结构包括：包含与所述多个第三键合触点接触的多个第四键合触点的第四键合层。
21.根据权利要求20所述的3D存储器设备，其中，所述第二通孔结构延伸穿过所述第四键合层并到达所述第二键合界面。
22.根据权利要求21所述的3D存储器设备，其中，所述第三半导体结构还包括第三通孔结构，其导电地连接到所述焊盘引出互连层、延伸穿过所述第二半导体层并在所述第二键合界面处与所述第二通孔结构接触。
23.根据权利要求22所述的3D存储器设备，其中，所述第三通孔结构和所述第二通孔结构的侧壁具有在所述第二键合界面处的交错剖面。
24.根据权利要求20所述的3D存储器设备，其中，所述第三键合层和所述第四键合层的电介质在所述键合界面处键合。
25.一种用于形成半导体结构的方法，包括：
形成第一半导体结构和第二半导体结构，所述第一半导体结构包括第一通孔结构和具有多个第一键合触点的第一键合层，所述第二半导体结构包括第二通孔结构的一部分和具有多个第二键合触点的第二键合层；
将所述第一键合触点和所述第二键合触点对准以键合所述第一键合触点和所述第二键合触点以及所述第一通孔结构和所述第二通孔结构的所述部分；
使所述第二半导体结构减薄，以暴露所述第二通孔结构的所述部分并形成半导体层；
将第三半导体结构键合到所述半导体层；以及
在所述第三半导体结构上形成焊盘引出互连层。
26.根据权利要求25所述的方法，其中，键合所述第一键合触点和所述第二键合触点以及所述第一通孔结构和所述第二通孔结构的所述部分包括：以面对面方式键合所述第一半导体结构和所述第二半导体结构。
27.根据权利要求26所述的方法，其中，对所述第一半导体结构和所述第二半导体结构以及所述第三半导体结构和所述第二半导体结构的键合包括混合键合。
28.根据权利要求26或27所述的方法，其中：
形成所述第一半导体结构包括：形成在第一衬底之上的所述第一键合层、以及垂直地延伸穿过所述第一键合层并在所述第一衬底之上的所述第一通孔结构；
形成所述第二半导体结构包括：形成在第二衬底之上的所述第二键合层、以及垂直地延伸穿过所述第二键合层并进入所述第二衬底内的所述第二通孔结构的所述部分；并且
使所述第二半导体结构减薄包括：使所述第二衬底减薄。
29.根据权利要求28所述的方法，还包括：在将所述第三半导体结构键合到所述第二半导体结构之前形成所述第三半导体结构，其中，形成所述第三半导体结构包括：
在第三衬底之上形成第三键合层，所述第三键合层包括多个第三键合触点；以及
形成垂直地延伸穿过所述第三键合层并进入所述第三衬底内的第三通孔结构。
30.根据权利要求29所述的方法，还包括：
在所述半导体层之上形成第四键合层，所述第四键合层包括多个第四键合触点；
形成延伸穿过所述第四键合层并与所述第二通孔结构的所述部分接触的所述第二通孔结构的另一部分，所述第二通孔结构的所述部分和所述另一部分形成所述第二通孔结构；
使所述第三键合触点和所述第四键合触点对准以用面向下方式将所述第三半导体结构键合到所述第二半导体结构，使得所述第三键合触点与所述第四键合触点键合，并且所述第三通孔结构与所述第二通孔结构键合；
使所述第三衬底减薄，以形成第二半导体层并暴露所述第三通孔结构；以及
形成在所述第二半导体层之上的、并导电地连接到所述第三通孔结构的所述焊盘引出互连层。
31.根据权利要求25或29所述的方法，其中，在相应的半导体结构中以相同的操作形成所述多个键合触点和所述通孔结构。
32.根据权利要求29所述的方法，还包括：
在所述第一半导体结构和所述第二半导体结构中的至少一者中形成存储器叠层，所述存储器叠层在相应衬底和与相应键合层接触的相应互连层之间；以及
形成在所述第三衬底之上的所述存储器叠层的外围电路和在所述第三键合层之下并与所述第三键合层接触的互连层。
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