CN111883520A - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体结构及其制造方法，该制造方法包括：提供第一结构和第二结构，第一结构上形成有第一键合层，第一键合层包括暴露于第一键合层上表面的第一导电部位，第二结构上形成有第二键合层，第二键合层包括暴露于第二键合层上表面的第二导电部位；在第一导电部位上形成第一导电凸点，和/或，在第二导电部位上形成第二导电凸点；以及键合第一结构和第二结构，使第一键合层的上表面和第二键合层的上表面相互接触并使第一导电部位对准第二导电部位。本发明可以克服晶圆间键合面不平整的问题，兼具了混合键合和2.5D封装中硅通孔互连技术的优点，有利于进一步提高半导体器件的集成度，改善半导体器件的性能，并简化工艺，降低成本。

Description

半导体结构及其制造方法
技术领域
本发明涉及半导体领域，尤其涉及一种混合键合结构的半导体结构及其制造方法。
背景技术
随着半导体器件的特征尺寸不断减小，存储容量的不断增大，平面工艺和制造技术已经不能满足半导体器件日益增长和变化的需求。三维(3D)器件架构可以解决一些平面半导体器件中的密度限制。
为了实现三维架构，可以堆叠半导体晶圆(wafer)或管芯(die)，并使用例如硅通孔(TSV，Through Silicon Via)或铜-铜(Cu-Cu)连接将堆叠起来的各层结构沿堆叠的方向互连起来，从而获得更小的占用面积，并且可以降低器件的功率。
半导体集成电路中包含数量巨大的半导体元器件，其中包括各种功能器件，如处理器、逻辑器件、存储器件等。在半导体器件的结构及其制造方法方面需要进行不断的改进和探索，以更好的实现各种元器件之间的集成与互连。
发明内容
本发明所要解决的技术问题是提供一种有利于提高集成度、降低成本的半导体结构及其制造方法。
本发明为解决上述技术问题而采用的技术方案是一种半导体结构的制造方法，其特征在于，包括：提供第一结构和第二结构，所述第一结构上形成有第一键合层，所述第一键合层包括暴露于所述第一键合层上表面的第一导电部位，所述第二结构上形成有第二键合层，所述第二键合层包括暴露于所述第二键合层上表面的第二导电部位；在所述第一导电部位上形成第一导电凸点，和/或，在所述第二导电部位上形成第二导电凸点；以及键合所述第一结构和所述第二结构，使所述第一键合层的上表面和所述第二键合层的上表面相互接触并使所述第一导电部位对准所述第二导电部位。
在本发明的一实施例中，所述第一导电部位包括第一导电触点和第一导电区，所述第二导电部位包括第二导电触点和第二导电区，所述第一导电区的关键尺寸大于所述第一导电触点的关键尺寸，所述第二导电区的关键尺寸大于所述第二导电触点的关键尺寸；所述在所述第一导电部位上形成第一导电凸点，包括：在所述第一导电区上形成第一导电凸点；所述在所述第二导电部位上形成第一导电凸点，包括：在所述第二导电区上形成第二导电凸点。
在本发明的一实施例中，所述第一键合层包括多个所述第一导电区，所述第二键合层包括多个所述第二导电区，所述第一导电区的数量和所述第二导电区的数量相同，多个所述第一导电区上的第一导电凸点和多个所述第二导电区上的第二导电凸点一一对应并彼此接触。
在本发明的一实施例中，所述第一键合层包括多个所述第一导电触点，所述第二键合层包括多个所述第二导电触点，所述第一导电触点的数量和所述第二导电触点的数量相同，多个所述第一导电触点和多个所述第二导电触点一一对应并彼此接触。
在本发明的一实施例中，所述第一键合层的上表面还包括第一介质层，所述第二键合层的上表面还包括第二介质层，键合所述第一结构和所述第二结构还包括，使所述第一介质层与所述第二介质层相互接触。
在本发明的一实施例中，所述第一导电区和所述第二导电区是硅通孔。
在本发明的一实施例中，使所述第一导电部位对准所述第二导电部位包括：根据所述第一导电触点和所述第二导电触点进行光学对准。
在本发明的一实施例中，在形成第一导电凸点之前研磨所述第一键合层的上表面，和/或，在形成第二导电凸点之前研磨所述第二键合层的上表面。
本发明为解决上述技术问题还提出一种半导体结构，其特征在于，包括：相互键合的第一结构和第二结构，其中，所述第一结构包括第一键合层和暴露于所述第一键合层上表面的第一导电部位，所述第二结构包括第二键合层和暴露于所述第二键合层上表面的第二导电部位，所述第一键合层的上表面和所述第二键合层的上表面相互接触并使所述第一导电部位对准所述第二导电部位，在所述第一导电部位和所述第二导电部位之间包括导电凸点。
在本发明的一实施例中，所述第一导电部位包括第一导电触点和第一导电区，所述第二导电部位包括第二导电触点和第二导电区，所述第一导电区的关键尺寸大于所述第一导电触点的关键尺寸，所述第二导电区的关键尺寸大于所述第二导电触点的关键尺寸。
在本发明的一实施例中，所述第一键合层包括多个所述第一导电区，所述第二键合层包括多个所述第二导电区，所述第一导电区的数量和所述第二导电区的数量相同且一一对应。
在本发明的一实施例中，所述第一键合层包括多个所述第一导电触点，所述第二键合层包括多个所述第二导电触点，所述第一导电触点的数量和所述第二导电触点的数量相同，多个所述第一导电触点和多个所述第二导电触点一一对应并彼此接触。
在本发明的一实施例中，所述第一键合层的上表面还包括第一介质层，所述第二键合层的上表面还包括第二介质层，所述第一介质层与所述第二介质层相互接触。
在本发明的一实施例中，所述第一导电区和所述第二导电区是硅通孔。
在本发明的一实施例中，还包括与所述第二结构相互键合的第三结构，其中：所述第二结构在与所述第二键合层相对的一侧包括第三键合层，所述第三键合层包括暴露于所述第三键合层上表面的第三导电部位；所述第三结构包括第四键合层和暴露于所述第四键合层上表面的第四导电部；所述第三键合层的上表面和所述第四键合层的上表面相互接触并使所述第三导电部位对准所述第四导电部位，在所述第三导电部位和所述第四导电部位之间包括导电凸点。
在本发明的一实施例中，所述半导体结构包括三维存储器。
本发明在不同的结构通过键合层键合连接，该键合层包括导电部位，在导电部位形成导电凸点，当键合层不同位置的导电部位的关键尺寸或分布密度不同时，会存在部分导电部位在平坦化的过程中出现凹陷，本申请通过设置导电凸点可以克服晶圆间键合面不平整的问题，在封装阶段改善不同键合层之间互连的效果，同时工艺流程简单，降低了生产成本。同时，各个管芯之间通过小尺寸的导电触点混合键合，并通过大尺寸的导电区通过导电凸点熔合键合，兼具了混合键合和2.5D封装中硅通孔互连技术的优点，有利于进一步提高半导体器件的集成度，改善半导体器件的性能，并简化工艺，降低成本。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1是一种晶圆堆叠结构的示意图；
图2A-2F是一种晶圆堆叠结构的制造方法过程示意图；
图3A-3F是一种晶圆堆叠结构的制造方法过程示意图；
图4是一种2.5D SiP封装结构示意图；
图5是本发明一实施例的半导体结构的制造方法的示例性流程示意图；
图6A-6J是本发明一实施例的半导体结构的制造方法的过程示意图；
图7是本发明一实施例的半导体结构的结构示意图；
图8是本发明另一实施例的半导体结构的结构示意图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
此外，需要说明的是，使用“第一”、“第二”等词语来限定零部件，仅仅是为了便于对相应零部件进行区别，如没有另行声明，上述词语并没有特殊含义，因此不能理解为对本申请保护范围的限制。
本申请中使用了流程图用来说明根据本申请的实施例的系统所执行的操作。应当理解的是，前面或下面操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。
在本文中所使用的属于“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底的顶部上的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
在本申请中所使用的术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或其处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、其上方和/或其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有触点、互连线和/或通孔)以及一个或多个电介质层。
图1是一种晶圆堆叠结构的示意图。该晶圆堆叠结构中包括三个晶圆的相互堆叠。参考图1所示，晶圆堆叠结构100由第一晶圆10、第二晶圆20和第三晶圆30相互堆叠。其中，第一晶圆10位于第二晶圆20和第三晶圆30之间。如图所示，第二晶圆20位于第一晶圆10的下方，第三晶圆30位于第一晶圆10的上方。图1所示不用于限制该晶圆堆叠结构100的实际方位，在其他的实施例中，第二晶圆20和第三晶圆30的位置可以互换。
衬底通常位于晶圆的底部或下方。如图1所示，在该晶圆堆叠结构100中，第一晶圆10的第一衬底101位于第一晶圆10的上方，即第一晶圆10经过了翻转；第三晶圆30的第三衬底301位于第三晶圆30的上方；第二晶圆20的第二衬底201位于第二晶圆20的下方。
在第一晶圆10与第二晶圆20之间包括第一键合面71，在第一键合面71的两侧分别是第一介质层102和第二钝化层205，在第二钝化层205的下方为第二介质层202。其中，第一介质层102形成于第一晶圆10中，第二钝化层205形成于第二晶圆20中。第一介质层102和第二钝化层205可以包括氧化物。通过第一介质层102和第二钝化层205使第一晶圆10与第二晶圆20键合。
在第一晶圆10与第三晶圆30之间包括第二键合面72，在第二键合面72的两侧分别是绝缘层105和第三介质层302，其中，绝缘层105形成于第一晶圆10中，第三介质层302形成于第三晶圆30中。绝缘层105和第三介质层302可以包括氧化物。通过绝缘层105和第三介质层302使第一晶圆10与第三晶圆30键合。
在第一晶圆10和第二晶圆20之间包括穿过第一键合面71的第一硅通孔12，该第一硅通孔12使第一晶圆10中的第一金属层103与第二晶圆20中的第二金属层203实现互连；在第一晶圆10和第三晶圆30之间包括穿过第二键合面72的第二硅通孔13，该第二硅通孔13使第一晶圆10中的第一金属层103与第三晶圆30中的第三金属层303实现互连。
图1所示的不同晶圆之间的键合是通过电介质层与电介质层之间的普通接触式键合，该种键合方式包括：在特定的键合温度下，使得待键合的晶圆的键合面接触，并利用外界压力将两片晶圆键合在一起。
根据图1所示的晶圆堆叠结构，无须在晶圆间预留压焊引线空间，省去了硅基板以及硅基板上若干共用焊盘的设计加工，在实现了多晶圆互连的同时，一方面，减少了多晶圆堆叠的厚度，使多晶圆堆叠封装后的整体器件厚度减小，增加封装密度；另一方面，降低了寄生电容和功耗，提高了传输速度；再则，满足了半导体产品日益走向轻薄的要求，并有利于简化工艺降低成本。
图2A-2F是一种晶圆堆叠结构的制造方法过程示意图。其中，图2F示出了根据该方法制造出来的晶圆堆叠结构的示意图。参考图2A所示，第一晶圆210和第二晶圆220采用混合键合的方式键合。混合键合是一种直接键合技术，例如，在不使用中间层(例如，焊料或粘合剂)的情况下在表面之间形成键合，并且可以同时获得金属-金属键合和电介质-电介质键合。如图2A所示，在第一晶圆210和第二晶圆220在键合面230处相接触，第一晶圆210中的导电互连211和第二晶圆220中的导电互连221在键合面230处相接触，第一晶圆210中的电介质212和第二晶圆220中的电介质222在键合面230处相接触。相互接触的导电互连和电介质即构成了混合键合的结构。如图2A所示，为简化仅在图2A中仅标示了一处导电互连211、221，在第一晶圆210和第二晶圆220中还可以包括多处导电互连，图2A也不用于限制第一晶圆210和第二晶圆220的具体结构和功能。在优选的实施例中，第一晶圆210和第二晶圆220的混合键合形成了一种Xtacking型的3D NAND存储器。其中，第一晶圆210可以是3D NAND存储器中的存储阵列晶圆，第二晶圆220是3D NAND存储器中的外围电路晶圆。
在图2B所示的步骤中，第二晶圆220的背面被打薄，例如打薄至2.3-3μm。在图2C所示的步骤中，在第二晶圆220中形成第一引线223。该第一引线223从导电互连221处引出。在图2D所示的步骤中，在第二晶圆220的上方覆盖一层氧化物层224，并将该层氧化物层224与第三晶圆230上的氧化物层234贴合，形成第二晶圆220和第三晶圆230的键合。第二晶圆220和第三晶圆230的键合方式为普通的电介质层键合方式。在图2E所示的步骤中，将第三晶圆230的背面打薄，例如打薄至2.3-3μm。在图2F所示的步骤中，从第三晶圆230的导电互连231中引出第二引线233，用于与其他器件的连接，从而形成了由三个晶圆组成的晶圆堆叠结构200。
在一些实施例中，在第二晶圆220和第三晶圆230中还包括穿过二者之间的键合面的硅通孔234。在第三晶圆230的上表面还覆盖一层掩蔽层235，该掩蔽层235的材料可以是氮化硅。
根据图2A-2F所示方法形成的晶圆堆叠结构200，第一晶圆210和第二晶圆220之间采用混合键合，第三晶圆230和第一晶圆210及第二晶圆220间采用普通的电介质键合，并以硅通孔234为引线，可以使Xtacking型3D NAND存储器与其他类型半导体器件进行互连。
图3A-3F是一种晶圆堆叠结构的制造方法过程示意图。其中，图3F示出了根据该方法制造出来的晶圆堆叠结构的示意图。参考图3A所示，第一晶圆310和第二晶圆320采用混合键合的方式键合。在第一晶圆310和第二晶圆320在键合面330处相接触，第一晶圆310中的导电互连311和第二晶圆320中的导电互连321在键合面330处相接触，第一晶圆310中的电介质312和第二晶圆320中的电介质322在键合面330处相接触。相互接触的导电互连和电介质即构成了混合键合的结构。如图3A所示，为简化仅在图3A中仅标示了一处导电互连311、321，在第一晶圆310和第二晶圆320中还可以包括多处导电互连，图3A也不用于限制第一晶圆310和第二晶圆320的具体结构和功能。在优选的实施例中，第一晶圆310和第二晶圆320的混合键合形成了一种Xtacking型的3D NAND存储器。其中，第一晶圆310可以是3DNAND存储器中的存储阵列晶圆，第二晶圆320是3D NAND存储器中的外围电路晶圆。
在图3B所示的步骤中，第二晶圆320的背面被打薄至预定厚度。在图3C所示的步骤中，在第二晶圆220背面形成与导电互连321相连通的导电互连322。该导电互连322可以通过引线从导电互连321处引出。在图3D所示的步骤中，第二晶圆320和第三晶圆330混合键合。具体地，在第三晶圆330中形成导电互连331和电介质332，将第三晶圆330中的导电互连331对准第二晶圆320中的导电互连322，使二者在键合面340处相互键合。
在图3E所示的步骤中，将第三晶圆330的背面打薄至预定厚度。在图3F所示的步骤中，从第三晶圆330的导电互连331中引出导电互连333，用于与其他器件的连接，从而形成了由三个晶圆组成的晶圆堆叠结构300。在一些实施例中，在第三晶圆330的上表面还覆盖一层掩蔽层334，该掩蔽层334的材料可以是氮化硅。
根据图3A-3F所示方法形成的晶圆堆叠结构300，三个晶圆两两之间都采用混合键合，可满足日益缩小的键合结构及其高精密度对准度需求，且各个晶圆在键合前都采用独立制作，不会相互影响，相较于硅通孔工艺，大大缩短了工艺周期。
图1-图3F所示的三种晶圆堆叠结构可用于形成各种功能的管芯(Die)或芯片(Chip)。系统级封装(SiP,System-in-Package)是将多种功能的管芯或芯片，包括处理器、存储器等集成在一个封装内，从而实现一个完整的功能。
图4是一种2.5D SiP封装结构示意图。2.5D SiP技术将多个不同管芯并排堆叠，使用内插器(Interposer)实现不同管芯之间的电连接。如图4所示，多个管芯410并排放置在内插器420上，并通过硅通孔430将管芯410与内插器420下方的导电层440相连接，从而进一步的与其他器件相连接。形成内插器420的材料可以是硅介质。内插器420可以使不同的管芯高速通信，提高了封装结构的整体性能，降低了能耗。因此，2.5D SiP封装技术适于管芯之间的通信，可用于PCB板上的不同逻辑组件、内存组件、SoC等之间的通信。其中，逻辑组件可以包括RF/模拟逻辑管芯、数字管芯等不同功能的管芯。然而，内插器420的尺寸通常是几微米到几十微米，对于未来向纳米级发展的半导体器件来说，其尚余改进空间。
图5是本发明一实施例的半导体结构的制造方法的示例性流程示意图。图6A-6E是本发明一实施例的半导体结构的制造方法的过程示意图。下面将结构图5和图6A-6E对该实施例的制造方法的步骤进行说明。参考图5所示，该实施例的制造方法包括以下步骤：
步骤S510：提供第一结构和第二结构，第一结构上形成有第一键合层，第一键合层包括暴露于第一键合层上表面的第一导电部位，第二结构上形成有第二键合层，第二键合层包括暴露于第二键合层上表面的第二导电部位。
本发明对于第一结构和第二结构的具体结构不做限制，该第一结构和第二结构可以分别是晶圆-晶圆(Wafer-Wafer)、芯片-晶圆(Chip-Wafer)或芯片-芯片(Chip-Chip)。以下以第一结构和第二结构分别是晶圆-晶圆为例进行说明。对于其他两种情况，即芯片-晶圆和芯片-芯片，都可以采用同样的方式进行制造。
参考图6A所示，第一结构为第一晶圆610，包括第一衬底611。参考图6B所示，第二结构为第二晶圆620，包括第二衬底621。
本发明对第一晶圆610和第二晶圆620所要用于形成的半导体结构不做限制，可以包括2D、2.5D或3D架构的任何适当的半导体器件，例如逻辑器件、易失性存储器件(例如，动态随机存取存储器DRAM、静态随机存取存储器SRAM)以及非易失性存储器件(例如，闪存)。在本发明所示的第一衬底611和第二衬底612中可以包括已经形成的上述结构。
参考图6A所示，第一衬底611上形成有第一键合层612，第一键合层612中包括暴露于第一键合层612上表面的第一导电部位。
在一些实施例中，第一导电部位包括第一导电触点613和第一导电区614。本发明对于第一导电613和第一导电区614的数量不做限制，第一键合层612中可以包括一个或多个第一导电触点613和一个或多个第一导电区614。在图6A所示的实施例中，第一导电区614位于第一导电触点613两侧。具体地，该第一键合层612中包括两个位于两端的第一导电区614和位于中间的5个第一导电触点613。
参考图6A所示，在一些实施例中，第一键合层612包括位于第一键合层顶层的第一介质层615。在本步骤中，形成第一键合层612，还包括在第一键合层612的顶层形成第一介质层615。该第一介质层615形成在第一键合层612的顶层，但是没有覆盖该多个第一导电触点613和多个第一导电区614，即该多个第一导电触点613和多个第一导电区614在第一键合层612的上表面具有暴露的区域。具体地，可以通过先沉积第一介质层615，再进行化学机械磨平，形成图6A所示的第一键合层612的上表面，使该多个第一导电触点613和多个第一导电区614在第一键合层612的上表面暴露出来。以下关于键合层的上表面都可以参考这样的方法来实现。
参考图6A所示，在一些实施例中，第一键合层612包括第一钝化层618，形成第一键合层612还包括形成第一钝化层618。在形成的步骤中，可以先形成该第一钝化层618，再形成多个第一导电触点613和多个第一导电区614，因此，多个第一导电触点613和多个第一导电区614贯穿第一钝化层618。
参考图6B所示，第二衬底621上形成有第二键合层622，第二键合层622中包括暴露于第二键合层622上表面的第二导电部位。
在一些实施例中，第二导电部位包括第二导电触点623和第二导电区624。本发明对于第二导电触点623和第二导电区624的数量不做限制，第二键合层622中可以包括一个或多个第二导电触点623和一个或多个第二导电区624。在图6A所示的实施例中，第二导电区624位于第二导电触点623两侧。具体地，该第二键合层622中包括两个位于两端的第二导电区624和位于中间的5个第二导电触点623。
参考图6B所示，在一些实施例中，第二键合层622包括位于第二键合层顶层的第二介质层625。在本步骤中，形成第二键合层622还包括在第二键合层632的顶层形成第二介质层625。该第二介质层625形成在第二键合层622的顶层，但是没有覆盖该多个第二导电触点623和多个第二导电区624，即该多个第二导电触点623和多个第二导电区624在第二键合层622的上表面具有暴露的区域。
参考图6B所示，在一些实施例中，形成第二键合层622还包括形成第二钝化层628。在形成的步骤中，可以先形成该第二钝化层628，再形成多个第二导电触点623和多个第二导电区624，因此，多个第二导电触点623和多个第二导电区624贯穿第二钝化层628。
在一些实施例中，第一导电触点613和第二导电触点623可以包括导电材料、孔(Via)、键合块(Bonding pad)、接触(Contact)或互连(Interconnect)。其中的导电材料包括但不限于金属、高掺杂多晶硅、硅化物或其任意组合。
在一些实施例中，第一导电区614和第二导电区624是硅通孔。在一实施例中，结合图6A和6B所示，第一导电区614和第二导电区624的具体结构或形状是不同的，其中，第一导电区614形成在第一键合层612中，其截面呈凸字形；第二导电区624从第二键合层622延伸到第二衬底621中，其截面为不规则的图形。可以理解，第一导电区614和第二导电区624的具体结构或形状可以根据需要来设计。
在本发明的实施例中，第一导电区614和第二导电区624的结构、大小、功能可以相同也可以不同。
第一键合层612和第二键合层622中的剩余区域可以由电介质616形成，电介质616包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任意组合。
在一些实施例中，如图6A和6B所示，第一导电区614的关键尺寸大于第一导电触点613的关键尺寸(CD，Critical Dimension)，第二导电区624的关键尺寸大于第二导电触点623的关键尺寸。该关键尺寸可以是触点的直径或作为硅通孔的导电区的直径，用于表征该结构对整体器件性能产生影响的尺寸。关键尺寸也被称为特征尺寸、临界尺寸等。例如，作为硅通孔时，第一导电区614和第二导电区624的关键尺寸为几微米到几十微米。第一导电触点613和第二导电触点623的关键尺寸则为纳米级，例如0.1-1微米。
在一些实施例中，第一导电区614和第二导电区624可以是其他形状，例如沟槽、不规则形状等。在这些实施例中，第一导电区614和第二导电区624的关键尺寸可以是例如沟槽的宽度、不规则形状截面轮廓中的最大间距等。
在图6A所示的实施例中，包括5个第一导电触点613和2个第一导电区614，其中2个第一导电区614位于该第一衬底611的两端，可以是所要形成的器件的两端，5个第一导电触点613均匀分布于该2个第一导电区614之间，5个第一导电触点613两两之间的间隔相等，位于两边的2个第一导电触点613与相邻的第一导电区614之间的距离相等。根据图6A所示，该第一键合层612的结构以位于中间的1个第一导电触点613为对称。每个第一导电触点613的关键尺寸基本相同，每个第一导电区614的关键尺寸基本相同。
图6A不用于限制本发明的第一导电触点613和第一导电区614的数量及分布、位置关系等。
在图6B所示的实施例中，包括5个第二导电触点623和2个第二导电区624，其中2个第二导电区624位于该第二衬底621的两端，可以是所要形成的器件的两端，5个第二导电触点623均匀分布于该2个第二导电区624之间，5个第二导电触点623两两之间的间隔相等，位于两边的2个第二导电触点623与相邻的第二导电区624之间的距离相等。根据图6B所示，该第二键合层622的结构以位于中间的1个第二导电触点623为对称。每个第二导电触点623的关键尺寸基本相同，每个第二导电区624的关键尺寸基本相同。
图6B不用于限制本发明的第二导电触点623和第二导电区624的数量及分布、位置关系等。
步骤S520：在第一导电部位上形成第一导电凸点，和/或，在第二导电部位上形成第二导电凸点。
本发明对第一导电凸点在第一导电部上的位置不做限制，对于在第二导电部位上形成第二导电凸点的位置不做限制。
在优选的实施例中，步骤S520包括在第一导电区上形成第一导电凸点，和/或在第二导电区上形成第二导电凸点。在其他的实施例中，可以在其他位置，例如在第一导电触点上形成第一导电凸点，在第二导电触点上形成第二导电凸点。以下以优选实施例为例进行说明。
可以理解，第一导电凸点的数量和第一导电区的数量相同，第二导电凸点的数量和第二导电区的数量相同。对于具有多个第一导电区的实施例，在每个第一导电区的上方形成第一导电凸点；对于具有多个第二导电区的实施例，在每个第二导电区的上方形成第二导电凸点。
参考图6C和6D，在该实施例中，每个第一导电区614上形成有第一导电凸点619，第一导电凸点619覆盖在第一导电区614的上表面上；每个第二导电区624上形成有第二导电凸点629，第二导电凸点629覆盖在第二导电区624的上表面上。第一导电区614的上表面指该第一导电区614暴露在第一键合层612的上表面处的区域，第二导电区624的上表面指该第二导电区624暴露在第二键合层622的上表面处的区域。第一导电凸点619覆盖在第一导电区614的上表面，即第一导电凸点619与第一导电区614接触的部分面积大于第一导电区614的上表面面积，并包围第一导电区614的上表面；第二导电凸点629覆盖在第二导电区624的上表面，即第二导电凸点629与第二导电区624接触的部分面积大于第二导电区624的上表面面积，并包围第二导电区624的上表面。
在一些实施例中，第一导电区614的上表面面积大于第一导电触点613暴露在第一键合层612的上表面处的区域面积；第二导电区624的上表面面积大于第二导电触点623暴露在第二键合层622的上表面处的区域面积。
第一导电凸点619和第二导电凸点629的材料可以是纯金属(Au、Cu、Sn、In等)或合金。优选地采用易于熔化的金属材料，例如锡、聚酰亚胺等。
在本发明的实施例中，导电凸点的材料不同于导电触点的材料。导电凸点的熔点低于导电触点的熔点。
形成第一导电凸点619和第二导电凸点629的方法可以是电沉积(electrodepositing)、丝网/模版印刷(screen/stencil printing)、焊料喷射(solderjetting)、C4NP、置球(placing performed solder spheres)、钉头凸点(stud bumping)以及蒸发(evaporation)等。
在一些实施例中，为了使第一键合层612和第二键合层622具有平整的键合表面，可以在形成第一导电凸点之前研磨第一键合层612的上表面，以及在形成第二导电凸点之前研磨第二键合层622的上表面。具体的研磨方法可以采用例如化学机械磨平(CMP，Chemical Mechanical Polishing)的方法。然而，由于第一导电区614、第二导电区624与第一导电触点613、第二导电触点623之间具有尺寸上的差异，容易导致键合表面的不平整，第一导电区614和第二导电区624在研磨后会出现凹陷缺陷，加之刻蚀负载效应的作用，在进行晶圆之间的键合时可能会导致有些地方不能完全接触。本步骤采用第一导电凸点619和第二导电凸点629可以消除这种不平整在晶圆键合中带来的问题。
在一些实施例中，可以仅在第一导电区暴露在第一键合层上表面的区域形成第一导电凸点，或仅在第二导电区暴露在第二键合层上表面的区域形成第二导电凸点。
步骤S530：键合第一结构和第二结构，使第一键合层的上表面和第二键合层的上表面相互接触并使第一导电部位对准第二导电部位。
参考图6E所示，为了执行步骤S530，需要首先翻转第二晶圆620，使其上的第二键合层622与第一晶圆610的第一键合层612处于面对面的位置，从而使第一键合层612和第二键合层622相互键合。因此，在图6E中，第二键合层622的上表面实际上在该第二晶圆620的下方。可以理解，图6E仅为示意，第一晶圆610和第二晶圆620的位置为相对关系，并不用于限制其上下关系。
在一些实施例中，在键合之前对待键合表面进行一些处理过程，例如等离子处理、湿处理和/或热处理等。
如图6E所示，完成键合的第一键合层612和第二键合层622之间为第一键合面617。定义第一键合面617是为了便于说明该处位置，其实际形态并不一定是一个平面或曲面。经过键合的高压和高温环境，第一导电凸点619和第二导电凸点629在该第一键合面617处熔为一体，形成了一体的导电凸点627，从而使第一导电部位和第二导电部位相互对准并连接。
在一些实施例中，第一结构中的第一导电区614的数量和第二结构中的第二导电区624的数量相同，经过键合之后，多个第一导电区614上的第一导电凸点和多个第二导电区624上的第二导电凸点一一对应并彼此接触。
在一些实施例中，第一结构中的第一导电触点613的数量和第二结构中的第二导电触点623的数量相同，经过键合之后，多个第一导电触点613和多个第二导电触点623一一对应并彼此接触。
在一些实施例中，经过键合之后，第一结构中的第一介质层615和第二结构中的第二介质层625相互接触。
第一导电触点613和第二导电触点623相互对准并直接键合，第一介质层615和第二介质层625共价键合，从而形成了混合键合的结构。也就是说，本发明的半导体结构的制造方法，在第一键合面617处既包括混合键合的结构，也包括由导电凸点熔合所形成的键合结构。换句话来说，小尺寸的导电触点和介质层进行混合键合，大尺寸的导电区进行凸点熔合键合。
对于仅在第一键合层或第二键合层形成导电凸点的实施例，参考图6E所示，导电凸点627可以是由第一键合层或第二键合层中所包括的导电凸点形成。在本步骤中，第一导电区614和第二导电区624相互对准，并通过该处的导电凸点627相互接触。
根据本发明的制造方法，既可以产生由混合键合所带来的缩小尺寸、提高集成度的优点，采用导电凸点可以克服晶圆间键合面不平整的问题，在封装阶段又可以根据大尺寸的导电区带来不同功能类型管芯之间互连的效果，同时工艺流程简单，降低了生产成本。
在一些实施例中，在步骤S530中还包括根据第一导电触点613和第二导电触点623进行光学对准。在这些实施例中，根据小尺寸的导电触点进行光学对准，可以提高晶圆之间的对准精度。例如，导电触点是尺寸在0.1-1微米的键合块。
本发明的半导体结构的制造方法不限制形成该半导体结构的晶圆的数量。根据图6A-6E所示的步骤可以形成两个晶圆之间的键合。图6F-6J所示的步骤是继图6A-6E之后，在该两个晶圆键合的基础上再增加一个晶圆，进行三个晶圆之间键合的过程示意图。以下参考图6F-6J对三个晶圆键合的实施例进行说明。在前述的步骤S510-S530之后，可以继续执行以下步骤：
步骤S540：减薄第二晶圆的第二衬底。
参考图6F所示，在图6E所示的键合的第一晶圆610和第二晶圆620的基础上，该第二晶圆620的第二衬底621目前处于该键合结构的最上方。对该第二衬底621进行减薄处理。可以使第二晶圆620的厚度减薄到100微米左右，或者使第二晶圆620中的第二导电区624距离其晶背的距离为1-10微米左右，或者使第二晶圆620中的第二导电区624完全暴露出来。可以采用研磨的方式进行减薄。
步骤S542：在第二晶圆的背面形成第三键合层，第三键合层中包括第三导电触点和第三导电区。
参考图6G所示，在图6F所示的基础上，在第二晶圆620的背面形成了第三键合层632，该第三键合层632中包括第三导电触点633和第三导电区634。第三导电区634与第二导电区624相连。本发明对于第三导电触点633和第三导电区634的数量不做限制，第三键合层632中可以包括一个或多个第三导电触点633和一个或多个第三导电区634。在图6G所示的实施例中，该第三键合层632中包括两个位于两端的第三导电区634和位于中间的5个第三导电触点633。
在一实施例中，第三导电触点633与第一导电触点613、第二导电触点623的大小、位置、材料相似，前文关于第一导电触点613和第二导电触点623的说明内容都可以用于解释第三导电触点633，在此不再展开。在一实施例中，第三导电区634与第一导电区614、第二导电区624的大小、位置、材料相似，前文关于第一导电区614和第二导电区624的说明内容都可以用于解释第三导电区634，在此不再展开。
在一些实施例中，在第三键合层632中包括第三介质层635和第三钝化层638，分别与前文所述的第一介质层615、第二介质层625和第一钝化层618、第二钝化层628相似，前文相关内容可用于说明该第三介质层635和第三钝化层638，在此不再展开。
步骤S544：提供第三结构。该第三结构与第一结构和第二结构类似地，可以是晶圆或芯片。本发明对第三结构的具体结构不做限制。下面以第三结构为晶圆为例进行说明。
参考图6H所示，第三晶圆640中包括第三衬底641。
第三晶圆640与第一晶圆610、第二晶圆620相似，可以用前文相关内容说明，在此不再展开。
步骤S546：在第三衬底上形成第四键合层，第四键合层中包括第四导电触点和第四导电区。
参考图6H所示，在第三衬底641上形成有第四键合层642，其中包括多个第四导电触点643和多个第四导电区644。本发明对于第四导电触点643和第四导电区644的数量不做限制，第四键合层642中可以包括一个或多个第四导电触点643和一个或多个第四导电区644。在图6H所示的实施例中，该第四键合层642中包括两个位于两端的第四导电区644和位于中间的5个第四导电触点643。
在一实施例中，该多个第四导电触点643和第一导电触点613、第二导电触点623和第三导电触点633相似，该多个第四导电区644与第一导电区614、第二导电区624和第三导电区634相似，可以用前文相关内容说明，在此不再展开。
步骤S548：在第三导电区暴露在第三键合层上表面的区域形成第三导电凸点，和/或在第四导电区暴露在第四键合层上表面的区域形成第四导电凸点。
参考图6G所示，在该实施例的2个第三导电区634的上表面形成了第三导电凸点639，第三导电凸点639的数量和第三导电区634的数量相同。该第三导电凸点639与第一导电凸点619、第二导电凸点629相似，可以用前文相关内容说明，在此不再展开。
如图6H所示，在该实施例的2个第四导电区644上形成了第四导电凸点649，第四导电凸点649的数量和第四导电区644的数量相同。该第四导电凸点649与第一导电凸点619、第二导电凸点629和第三导电凸点639相似，可以用前文相关内容说明，在此不再展开。
图6G和6H示出了在第三键合层上表面形成第三导电凸点和在第四键合层上表面形成第四导电凸点的实施例。在其他的实施例中，可以仅在第三键合层上表面形成第三导电凸点，或仅在第四键合层上表面形成第四导电凸点。
步骤S550：翻转第三晶圆，键合第三键合层和第四键合层。
参考图6I所示，完成键合的第三键合层632和第四键合层642之间为第二键合面637。经过键合的高压和高温，第三导电凸点639和第四导电凸点649在该第二键合面637处熔为一体，形成了一体的导电凸点647，从而使第三导电区634和第四导电区644相互对准并连接。作为混合键合的结果，第三导电触点633和第四导电触点643相互对准并直接键合，第三介质层635和第四介质层645共价键合。
对于仅在第三键合层或第四键合层形成导电凸点的实施例，参考图6I所示，导电凸点647可以是由第三键合层或第四键合层中所包括的导电凸点形成。在本步骤中，第三导电区634和第四导电区644相互对准，并通过该处的导电凸点647相互接触。
在图6I所示的实施例中，多个第三导电触点633和多个第四导电触点643一一对应并彼此接触。多个第三导电区634上的第三导电凸点639和多个第四导电区644上的第四导电凸点649一一对应并彼此接触，并熔为一体。
在图6I所示的键合步骤中，根据第三导电触点633和第四导电触点643进行光学对准。根据小尺寸的导电触点进行光学对准，可以提高晶圆之间的对准精度。
步骤S552：减薄第三晶圆的第三衬底。
参考图6J所示，采用如前文所述的减薄方法减薄第三衬底641。减薄后的第三晶圆640的厚度减薄到100微米左右，或者使第三晶圆640中的第四导电区644距离其晶背的距离为1-10微米左右，或者使第三晶圆640中的第四导电区644完全暴露出来，以用于与其他晶圆或结构的互连。
在图6J所示的基础上可以采用相同的方法继续在第三晶圆640之上堆叠其他的晶圆。
图7是本发明一实施例的半导体结构的结构示意图。图8是本发明另一实施例的半导体结构的结构示意图。需要说明，本发明的半导体结构可以用本发明的半导体结构的制造方法来制造。因此，前文关于本发明的半导体结构的制造方法都可以用于解释本发明的半导体结构。
参考图7所示，该实施例的半导体结构700包括相互键合的第一结构710和第二结构720，其中，第一结构710包括第一键合层712，第一键合层712包括第一导电部位。第二结构720包括第二键合层722，第二键合层722包括第二导电部位。
在一些实施例中，第一导电部位包括第一导电触点713和第一导电区714，第二导电部位包括第二导电触点723和第二导电区724，第一导电区714的关键尺寸大于第一导电触点713的关键尺寸，第二导电区724的关键尺寸大于第二导电触点723的关键尺寸。
在本发明的实施例中，第一键合层712的上表面和第二键合层的上表面相互接触并使第一导电部位对准第二导电部位，在第一导电部位和第二导电部位之间包括导电凸点。
在图7所示的实施例中，第一键合层712的上表面指图7中第一键合层712位于上方的表面，第二键合层722的上表面指图7中第二键合层722位于下方的表面，两个上表面在键合界面717处相接触。可以理解，第二结构720是经过晶圆翻转之后于第一结构710键合，因此，在形成第二结构720时，第二键合层722的上表面曾经是第二键合层722位于上方的表面。在本发明中所述键合层的上表面在半导体结构中指键合层处于键合界面处的表面。
如图7所示，第一键合层712和第二键合层722相互接触形成键合界面717，该第一导电触点713与第二导电触点723在键合界面717相互接触，第一导电区714和第二导电区724之间形成有导电凸点739且该导电凸点739两侧分别与第一导电区714和第二导电区724接触。如图7所示，将导电凸点739分为两部分，其中导电凸点719与第一导电区714接触，导电凸点729与第二导电区724接触。
图7不用于限制第一导电触点713、第一导电区714、第二导电触点723和第二导电区724的数量。该第一导电触点713、第一导电区714、第二导电触点723和第二导电区724的数量可以分别是一个或多个。
在图7所示的实施例中，第一键合层712还包括位于第一键合层顶层的第一介质层715，第二键合层722还包括位于第二键合层顶层的第二介质层725，第一介质层715和第二介质层725在键合界面717处彼此接触。其中，第一导电触点713和第二导电触点723直接键合，第一介质层715和第二介质层725共价键合，从而形成了混合键合的结果。大尺寸的导电区进行凸点熔合键合。
在图7所示的实施例中，第一导电触点713的数量和第二导电触点723的数量相同，进一步地，多个第一导电触点713和多个第二导电触点723在键合界面717处一一对应并彼此接触。
在图7所示的实施例中，第一导电区714的数量和第二导电区724的数量相同，进一步地，多个第一导电区714和多个第二导电区724一一对应并彼此接触，并且每对相互对应的第一导电区714和第二导电区724之间都形成有导电凸点。该导电凸点的形成可以是：在第一导电区714上方形成第一导电凸点719，和在第二导电区724上方形成第二导电凸点729，经过高温高压的键合过程之后，使第一导电凸点719和第二导电凸点729熔为一体形成导电凸点739。
在其他的实施例中，该导电凸点的形成可以是：仅在第一导电区714上方形成导电凸点739或仅在第二导电区724上方形成导电凸点739，经过键合之后，第一导电区714和第二导电区724通过该导电凸点739相互接触并连接。
在图7所示的实施例中，第一导电区714和第二导电区724是硅通孔。如图7所示，作为硅通孔的第一导电区714和第二导电区724的结构和形状可以是不同的。
在一些实施例中，该半导体结构700中的多个第一导电触点713位于第一衬底711的无源区，多个第一导电区714位于第一衬底711的有源区；并且，多个第二导电触点723位于第二衬底721的无源区，多个第二导电区724位于第二衬底721的有源区。在图7所示的实施例中，在第一结构710中，多个第一导电触点713位于第一衬底711的无源区上方，多个第一导电区714位于第一衬底711的有源区上方。由于第二结构720实际上是由晶圆翻转之后形成，因此，第二衬底721位于该第二结构720中的上方，第二导电触点723在图7中的位置是位于第二衬底721的无源区的下方，第二导电区724位于第二衬底721的有源区下方。
参考图7所示在一些实施例中，第一键合层712中还包括第一钝化层718，多个第一导电触点713和多个第一导电区714贯穿第一钝化层718。第二键合层722中还包括第二钝化层728，多个第二导电触点723和多个第一导电区724贯穿第二钝化层728。
参考图8所示，该实施例的半导体结构800由三层晶圆堆叠构成，其中包括第一结构810、第二结构820和第三结构840。其中，第一结构810包括第一衬底811和位于第一衬底811上的第一键合层812，第一键合层812包括第一导电触点813和第一导电区814，第一导电区814的关键尺寸大于第一导电触点813的关键尺寸。
第二结构820包括第二衬底821和位于第二衬底821上的第二键合层822，第二键合层822包括第二导电触点823和第二导电区824，第二导电区824的关键尺寸大于第二导电触点823的关键尺寸。其中，第一键合层812和第二键合层822键合形成键合界面817，多个第一导电触点813与多个第二导电触点823在键合界面817相互键合，第一导电区814和第二导电区824之间形成有导电凸点859，该导电凸点859两侧分别与第一导电区814和第二导电区824接触。如图8所示，将导电凸点859分为两部分，其中导电凸点819与第一导电区814接触，导电凸点829与第二导电区824接触。
由于第二结构820是经由第二晶圆翻转之后与第一结构810键合，因此，如图8所示，第二衬底821位于第二结构820中的上方。
在图8所示的实施例中，第一键合层812还包括第一介质层815，第二键合层822还包括第二介质层825，第一介质层815和第二介质层825在键合界面817处彼此接触。其中，第一导电触点813和第二导电触点823直接键合，第一介质层815和第二介质层825共价键合，从而形成了混合键合的结果。大尺寸的导电区进行凸点键合。第一导电触点813的数量和第二导电触点823的数量相同，进一步地，多个第一导电触点813和多个第二导电触点823在键合界面817处一一对应并彼此接触。第一导电区814的数量和第二导电区824的数量相同，进一步地，多个第一导电区814和多个第二导电区824一一对应并彼此接触，并且每对相互对应的第一导电区814和第二导电区824之间都形成有导电凸点。
图8所示实施例的第二结构820位于第一结构810和第三结构840之间。因此，在第二结构820与第二键合层822相对的一面还设置有第三键合层832。该第三键合层832采用如前文所述的方法形成在第二结构820的晶圆背面。第三键合层832包括暴露于第三键合层832上表面的第三导电部位。
在图8所示的实施例中，第三导电部位包括第三导电触点833和第三导电区834，第三导电区834的关键尺寸大于第三导电触点833的关键尺寸。
第三结构840位于该半导体结构800的最上方。图8所示仅表示其中所包含的第一结构810、第二结构820和第三结构840的相对位置，不用于限制实际位置。第三结构840经过翻转之后，其第三衬底841位于第三结构840中的上方。第三结构840包括第四键合层842和暴露于第四键合层842上表面的第四导电部。在图8所示的实施例中，第三结构840还包括第三衬底841，第四键合层842包括第四导电触点843和多个第四导电区844，第四导电区844的关键尺寸大于第四导电触点843的关键尺寸。
第三导电部位对准第四导电部位，在第三导电部位和第四导电部位之间包括导电凸点。
如图8所示，第三键合层832和第四键合层842键合形成键合界面827，多个第三导电触点833与多个第四导电触点843在键合界面827相互对准并键合，第三导电区834和第四导电区844之间形成有导电凸点869，该导电凸点869两侧分别与第三导电区834和第四导电区844接触。如图8所示，将导电凸点869分为两部分，其中导电凸点839与第三导电区834接触，导电凸点849与第四导电区844接触。
在图8所示的实施例中，第三键合层832还包括第三介质层835，第四键合层842还包括第四介质层845，第三介质层835和第四介质层845在键合界面827处彼此接触。其中，第三导电触点833和第四导电触点843直接键合，第三介质层835和第四介质层845共价键合，从而形成了混合键合的结果。大尺寸的导电区进行凸点键合。第三导电触点833的数量和第四导电触点843的数量相同，进一步地，多个第三导电触点833和多个第四导电触点843在键合界面827处一一对应并彼此接触。第三导电区834的数量和第四导电区844的数量相同，进一步地，多个第三导电区834和多个第四导电区844一一对应并彼此接触，并且每对相互对应的第三导电区834和第四导电区844之间都形成有导电凸点。
图8不用于限制第一导电触点813、第一导电区814、第二导电触点823、第二导电区824、第三导电触点833、第三导电区834、第四导电触点843和第四导电区844的数量。该第一导电触点813、第一导电区814、第二导电触点823、第二导电区824、第三导电触点833、第三导电区834、第四导电触点843和第四导电区844的数量可以分别是一个或多个。
可以理解，本发明的半导体结构还可以包括多于三个的半导体结构，例如管芯，逐层堆叠，从而形成更多层的半导体结构。
在一些实施例中，本发明的半导体结构包括三维存储器。以3D NAND闪存为例，该三维存储器可以包括衬底和形成在衬底上的多层叠层结构(例如氧化物和氮化物交替的多个ON结构)，在存储阵列区包括垂直于衬底的多个沟道孔结构，在该三维存储器的一个或多个侧面上包括台阶结构，用于与字线连接。在三维存储器中使用本发明的半导体结构的制造方法，使多个管芯之间通过大尺寸的接触区和雄安尺寸的导电触点形成互连。
根据本发明的半导体结构，各个管芯之间通过小尺寸的导电触点混合键合，并通过大尺寸的导电区通过导电凸点熔合键合，兼具了混合键合和2.5D封装中硅通孔互连技术的优点，有利于进一步提高半导体器件的集成度，改善半导体器件的性能，并简化工艺，降低成本。
虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (16)

1.一种半导体结构的制造方法，其特征在于，包括：
提供第一结构和第二结构，所述第一结构上形成有第一键合层，所述第一键合层包括暴露于所述第一键合层上表面的第一导电部位，所述第二结构上形成有第二键合层，所述第二键合层包括暴露于所述第二键合层上表面的第二导电部位；
在所述第一导电部位上形成第一导电凸点，和/或，在所述第二导电部位上形成第二导电凸点；以及
键合所述第一结构和所述第二结构，使所述第一键合层的上表面和所述第二键合层的上表面相互接触并使所述第一导电部位对准所述第二导电部位。
2.如权利要求1所述的制造方法，其特征在于，所述第一导电部位包括第一导电触点和第一导电区，所述第二导电部位包括第二导电触点和第二导电区，所述第一导电区的关键尺寸大于所述第一导电触点的关键尺寸，所述第二导电区的关键尺寸大于所述第二导电触点的关键尺寸；
所述在所述第一导电部位上形成第一导电凸点，包括：在所述第一导电区上形成第一导电凸点；
所述在所述第二导电部位上形成第一导电凸点，包括：在所述第二导电区上形成第二导电凸点。
3.如权利要求2所述的制造方法，其特征在于，所述第一键合层包括多个所述第一导电区，所述第二键合层包括多个所述第二导电区，所述第一导电区的数量和所述第二导电区的数量相同，多个所述第一导电区上的第一导电凸点和多个所述第二导电区上的第二导电凸点一一对应并彼此接触。
4.如权利要求2所述的制造方法，其特征在于，所述第一键合层包括多个所述第一导电触点，所述第二键合层包括多个所述第二导电触点，所述第一导电触点的数量和所述第二导电触点的数量相同，多个所述第一导电触点和多个所述第二导电触点一一对应并彼此接触。
5.如权利要求1所述的制造方法，其特征在于，所述第一键合层的上表面还包括第一介质层，所述第二键合层的上表面还包括第二介质层，键合所述第一结构和所述第二结构还包括，使所述第一介质层与所述第二介质层相互接触。
6.如权利要求1所述的制造方法，其特征在于，所述第一导电区和所述第二导电区是硅通孔。
7.如权利要求1所述的制造方法，其特征在于，使所述第一导电部位对准所述第二导电部位包括：根据所述第一导电触点和所述第二导电触点进行光学对准。
8.如权利要求1至7任一项所述的制造方法，其特征在于，在形成第一导电凸点之前研磨所述第一键合层的上表面，和/或，在形成第二导电凸点之前研磨所述第二键合层的上表面。
9.一种半导体结构，其特征在于，包括：
相互键合的第一结构和第二结构，其中，所述第一结构包括第一键合层和暴露于所述第一键合层上表面的第一导电部位，所述第二结构包括第二键合层和暴露于所述第二键合层上表面的第二导电部位，所述第一键合层的上表面和所述第二键合层的上表面相互接触并使所述第一导电部位对准所述第二导电部位，在所述第一导电部位和所述第二导电部位之间包括导电凸点。
10.如权利要求9所述的半导体结构，其特征在于，所述第一导电部位包括第一导电触点和第一导电区，所述第二导电部位包括第二导电触点和第二导电区，所述第一导电区的关键尺寸大于所述第一导电触点的关键尺寸，所述第二导电区的关键尺寸大于所述第二导电触点的关键尺寸。
11.如权利要求10所述的半导体结构，其特征在于，所述第一键合层包括多个所述第一导电区，所述第二键合层包括多个所述第二导电区，所述第一导电区的数量和所述第二导电区的数量相同且一一对应。
12.如权利要求10所述的半导体结构，其特征在于，所述第一键合层包括多个所述第一导电触点，所述第二键合层包括多个所述第二导电触点，所述第一导电触点的数量和所述第二导电触点的数量相同，多个所述第一导电触点和多个所述第二导电触点一一对应并彼此接触。
13.如权利要求9所述的半导体结构，其特征在于，所述第一键合层的上表面还包括第一介质层，所述第二键合层的上表面还包括第二介质层，所述第一介质层与所述第二介质层相互接触。
14.如权利要求9所述的半导体结构，其特征在于，所述第一导电区和所述第二导电区是硅通孔。
15.如权利要求9所述的半导体结构，其特征在于，还包括与所述第二结构相互键合的第三结构，其中：
所述第二结构在与所述第二键合层相对的一侧包括第三键合层，所述第三键合层包括暴露于所述第三键合层上表面的第三导电部位；
所述第三结构包括第四键合层和暴露于所述第四键合层上表面的第四导电部；
所述第三键合层的上表面和所述第四键合层的上表面相互接触并使所述第三导电部位对准所述第四导电部位，在所述第三导电部位和所述第四导电部位之间包括导电凸点。
16.如权利要求9至15任一项所述的半导体结构，其特征在于，所述半导体结构包括三维存储器。
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