CN116528591A - 半导体封装结构及其制作方法 - Google Patents

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吕俊麟
张守仁
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Abstract

本发明公开一种半导体封装结构及其制作方法，其中该半导体封装结构包括控制单元与存储单元。控制单元包括垂直堆叠的第一晶片与第二晶片。存储单元设置于控制单元的第二晶片上。存储单元包括垂直堆叠的多个第三晶片与第四晶片。存储单元在半导体封装结构的法线方向上重叠于控制单元。

Description

半导体封装结构及其制作方法
技术领域
本发明涉及一种半导体封装结构及其制作方法，且特别涉及一种可缩短传输路径并可提升工作效能的半导体封装结构及其制作方法。
背景技术
目前，半导体封装结构中的存储器芯片与逻辑芯片是以水平的方式配置在线路基板上。其中，存储器芯片与逻辑芯片可先通过焊球接合至中介层(interposer)，再使中介层通过焊球接合至线路基板。因此，存储器芯片与逻辑芯片之间的信号传输需要通过焊球、中介层以及线路基板。
发明内容
本发明提供一种半导体封装结构及其制作方法，其可缩短传输路径并可提升工作效能。
本发明的半导体封装结构包括控制单元与存储单元。控制单元包括垂直堆叠的第一晶片与第二晶片。存储单元设置于控制单元的第二晶片上。存储单元包括垂直堆叠的多个第三晶片与第四晶片。存储单元在半导体封装结构的法线方向上重叠于控制单元。
在本发明的一实施例中，上述的第一晶片包括第一接合结构、第一基底、第一硅穿孔以及第一连接结构。第一接合结构包括第一接合垫。第一基底设置于第一接合结构上。第一硅穿孔贯穿第一基底。第一连接结构设置于第一基底上且包括多层第一连接垫。第一硅穿孔的相对两端分别直接接触第一接合垫与第一连接结构中邻近第一基底的第一连接垫。
在本发明的一实施例中，上述的第二晶片包括第二接合结构、第二基底、第二内连线层、第二硅穿孔以及第二连接结构。第二接合结构包括第二接合垫。第二基底设置于第二接合结构上。第二内连线层设置于第二基底上且包括多层第二金属化图案。第二硅穿孔贯穿第二基底。第二连接结构设置于第二内连线层上且包括第二连接垫。第二硅穿孔的相对两端分别直接接触第二接合垫与多层第二金属化图案中的其中一层。
在本发明的一实施例中，上述的第一晶片中远离第一基底的第一连接垫直接接触第二晶片的第二连接垫。
在本发明的一实施例中，上述的第三晶片包括第三接合结构、第三基底、第三内连线层、第三硅穿孔以及第三连接结构。第三接合结构包括第三接合垫。第三基底设置于第三接合结构上。第三内连线层设置于第三基底上且包括多层第三金属化图案。第三硅穿孔贯穿第三基底。第三连接结构设置于第三内连线层上且包括第三连接垫。第三硅穿孔的相对两端分别直接接触第三接合垫与多层第三金属化图案中的其中一层。
在本发明的一实施例中，上述的第四晶片包括第四基底、第四内连线层以及第四连接结构。第四内连线层设置于第四基底上且包括多层第四金属化图案。第四连接结构设置于第四内连线层上且包括第四连接垫。远离控制单元的第三晶片的第三接合垫直接接触第四晶片的第四连接垫。
在本发明的一实施例中，上述的第二晶片的第二接合垫直接接触多个第三晶片中的其中一个第三晶片的第三连接垫。
在本发明的一实施例中，上述的第一晶片为系统芯片，第二晶片为逻辑芯片，且多个第三晶片与第四晶片为存储器芯片。
本发明的半导体封装结构的制作方法包括以下步骤：首先，形成控制单元，其中控制单元包括垂直堆叠的第一晶片与第二晶片。接着，形成存储单元，其中存储单元包括垂直堆叠的多个第三晶片与第四晶片。然后，将存储单元接合至控制单元的第二晶片上，以使存储单元在半导体封装结构的法线方向上重叠于控制单元。
在本发明的一实施例中，上述形成控制单元的方法包括以下步骤：将第二晶片的第二连接垫直接接合至第一晶片中远离第一基底的第一连接垫。
在本发明的一实施例中，上述形成存储单元的方法包括以下步骤：首先，将多个第三晶片中的其中一个第三晶片的第三接合垫直接接合至多个第三晶片中的另一个第三晶片的第三连接垫。接着，将第四晶片的第四连接垫直接接合至远离控制单元的第三晶片的第三接合垫。
在本发明的一实施例中，上述的多个第三晶片中的其中一个第三晶片的第三连接垫直接接合至第二晶片的第二接合垫。
基于上述，在本发明的实施例的半导体封装结构及其制作方法中，通过将存储单元以垂直堆叠的方式设置在控制单元，因而可缩短存储单元与控制单元之间的传输路径，进而可提升整体的工作效能。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1为本发明一实施例的半导体封装结构的剖面示意图；
图2为图1的半导体封装结构的第一晶片的剖面示意图；
图3为图1的半导体封装结构的第二晶片的剖面示意图；
图4为图1的半导体封装结构的第三晶片的剖面示意图；
图5为图1的半导体封装结构的第四晶片的剖面示意图；
图6为本发明另一实施例的半导体封装结构的剖面示意图；
图7为图6的半导体封装结构的第一晶片的剖面示意图；
图8为本发明另一实施例的半导体封装结构的第二晶片的剖面示意图；
图9为本发明另一实施例的半导体封装结构的剖面示意图。
符号说明
10、20、30:半导体封装结构
10a:控制单元
10b:存储单元
100、100a:第一晶片
110、110a:第一接合结构
111、131、161、171、211、231、241、261、311、331、341、361、431、441、461:介电层
112、112a:第一接合垫
113、163、263、363、463:导通孔
120:第一基底
130、230、330、430:元件层
132、232、332、432:半导体元件
150、150a:第一硅穿孔
151、151a、152、152a、1551、1552、251、251a、252、252a、351、352、3551、3552:端
155:第四硅穿孔
160、160a、160b:第一连接结构
162、162a、162b:第一连接垫
170:重布线层
172:接垫
180:导电端子
200、200a:第二晶片
210:第二接合结构
212:第二接合垫
220:第二基底
233:图案化线路层
240:第二内连线层
242:第二金属化图案
2421、2422、2423、2424、3421、3422、3423、3424、4421、4422、4423、4424:金属化图案
250、250a:第二硅穿孔
260:第二连接结构
262:第二连接垫
300、300a、300b:第三晶片
310:第三接合结构
312:第三接合垫
320:第三基底
340:第三内连线层
342:第三金属化图案
350:第三硅穿孔
355:第五硅穿孔
360:第三连接结构
362:第三连接垫
400:第四晶片
420:第四基底
440:第四内连线层
442:第四金属化图案
460:第四连接结构
462:第四连接垫
BS1、BS2、BS3、BS4:背侧表面
FS1、FS2、FS3、FS4:前侧表面
Z:法线方向
具体实施方式
图1绘示为本发明一实施例的半导体封装结构的剖面示意图。图2绘示为图1的半导体封装结构的第一晶片的剖面示意图。图3绘示为图1的半导体封装结构的第二晶片的剖面示意图。图4绘示为图1的半导体封装结构的第三晶片的剖面示意图。图5绘示为图1的半导体封装结构的第四晶片的剖面示意图。
请先参照图1，本实施例的半导体封装结构10包括控制单元10a与存储单元10b。控制单元10a包括垂直堆叠的第一晶片100与第二晶片200。存储单元10b设置于控制单元10a的第二晶片200上。存储单元10b包括垂直堆叠的多个第三晶片300、300a、300b(图1示意地绘示以3个为例，但不以此为限)与第四晶片400。存储单元10b在半导体封装结构10的法线方向Z上重叠于控制单元10a。在本实施例中，半导体封装结构10可以为三维(three-dimensional)的多层堆叠结构，以将具有多层晶片的控制单元10a与具有多层晶片的存储单元10b以垂直的方式堆叠并整合在一起。在本实施例中，具有多层晶片的存储单元10b可以为高频宽存储器(high bandwidth memory，HBM)，但不以此为限。
具体来说，请同时参照图1与图2，在本实施例中，第一晶片100包括第一接合结构110、第一基底120、元件层130、第一硅穿孔150以及第一连接结构160。第一晶片100具有彼此相对的前侧表面FS1与背侧表面BS1。其中，前侧表面FS1可以为第一连接结构160远离第一基底120的表面，且背侧表面BS1可以为第一接合结构110远离第一基底120的表面。在本实施例中，第一晶片100可以为系统芯片(system on chip，SoC)，但不以此为限。
详细来说，在本实施例中，第一接合结构110包括介电层111与第一接合垫112。第一接合垫112设置于介电层111中。第一基底120设置于第一接合结构110上。第一接合垫112的材料可例如是铜，但不以此为限。第一基底120可以为硅晶片或其它合适的半导体晶片，但不以此为限。
元件层130设置于第一基底120上。元件层130包括介电层131与半导体元件132。半导体元件132可包括主动(有源)元件和/或被动(无源)元件，例如晶体管、二极管、电容、电阻、电感等。
第一连接结构160设置于第一基底120上。第一连接结构160包括介电层161与多层第一连接垫162。多层第一连接垫162设置于介电层161中，且多层第一连接垫162中远离第一基底120的第一连接垫162暴露于前侧表面FS1。其中，第一连接垫162的材料可例如是铝、铜或钨，但不以此为限。
第一硅穿孔150可贯穿第一基底120、元件层130的介电层131、第一连接结构160的部分介电层161以及第一接合结构110的部分介电层111。第一硅穿孔150具有相对的两端151、152。其中，端151可直接接触第一接合结构110的第一接合垫112，且端152可直接接触第一连接结构160中邻近第一基底120的第一连接垫162。由此设计，可使第一连接结构160中邻近第一基底120的第一连接垫162与第一接合结构110的第一接合垫112之间是以垂直的方式直接通过第一硅穿孔150进行信号传输，且不需要额外设置重布线层来进行信号传输，因而可以缩短传输路径。
此外，在本实施例中，第一晶片100还可包括重布线层(redistribution layer，RDL)170与导电端子180。重布线层170设置于背侧表面BS1上，且重布线层170可包括介电层171与接垫172。接垫172内埋于介电层171，且可通过第一接合结构110中的导通孔113电连接至第一接合垫112。介电层171具有开口，以暴露出接垫172。导电端子180设置于介电层171的开口中，以电连接至接垫172。导电端子180可用于接合至电路板(未绘示)，但不以此为限。
请同时参照图1与图3，在本实施例中，第二晶片200可包括第二接合结构210、第二基底220、元件层230、第二内连线层240、第二硅穿孔250以及第二连接结构260。第二晶片200具有彼此相对的前侧表面FS2与背侧表面BS2。其中，前侧表面FS2可以为第二连接结构260远离第二基底220的表面，且背侧表面BS2可以为第二接合结构210远离第二基底220的表面。在本实施例中，第二晶片200可以为逻辑芯片(logic chip)，但不以此为限。
详细来说，在本实施例中，第二接合结构210包括介电层211与第二接合垫212。第二接合垫212内埋于介电层211且暴露于背侧表面BS2。第二接合垫212可用来与相邻的晶片对接。第二接合垫212的材料可例如是铜，但不以此为限。第二基底220设置于第二接合结构210上。第二基底220可以为硅晶片或其它合适的半导体晶片，但不以此为限。
元件层230设置于第二基底220上。元件层230包括介电层231与半导体元件232。半导体元件232可包括主动元件和/或被动元件，例如晶体管、二极管、电容、电阻、电感等。
第二内连线层240设置于第二基底220与元件层230上。第二内连线层240包括介电层241与多层第二金属化图案242(图1与图3示意地绘示以4层为例，但不以此为限)。多层第二金属化图案242设置于介电层241中且可电连接至半导体元件232。多层第二金属化图案242由背侧表面BS2至前侧表面FS2的方向可依序分为第一层的金属化图案2421、第二层的金属化图案2422、第三层的金属化图案2423以及第四层的金属化图案2424。其中，第二金属化图案242的材料可例如是铝、铜或钨，但不以此为限。
第二硅穿孔250可贯穿第二基底220、元件层230的介电层231以及第二接合结构210的部分介电层211。第二硅穿孔250具有相对的两端251、252。其中，端251可直接接触第二接合结构210的第二接合垫212，且端252可直接接触多层第二金属化图案242的第一层的金属化图案2421。由此设计，可使第二内连线层240中的第一层的金属化图案2421与第二接合结构210的第二接合垫212之间是以垂直的方式直接通过第二硅穿孔250进行信号传输，且不需要额外设置重布线层来进行信号传输，因而可以缩短传输路径并降低功耗，进而具有提升工作效能的效果。在一些实施例中，也可以视实际的设计需求而使端252可直接接触多层第二金属化图案242中的其它层(例如第二层的金属化图案2422、第三层的金属化图案2423或第四层的金属化图案2424)，只要使第二内连线层240的金属化图案与第二接合结构210的第二接合垫212之间可直接通过第二硅穿孔250进行信号传输，以达到缩短传输路径的效果即可。
第二连接结构260设置于第二内连线层240上。第二连接结构260包括介电层261、第二连接垫262以及导通孔263。第二连接垫262内埋于介电层261且暴露于前侧表面FS2。导通孔263贯穿介电层261，以电连接第二连接垫262与多层第二金属化图案242。
在本实施例中，第二晶片200中的第二连接结构260的第二连接垫262可直接接触第一晶片100中远离第一基底120的第一连接垫162，以缩短第二晶片200与第一晶片100之间的传输路径并提升工作效能。在本实施例中，第二晶片200的前侧表面FS2可面向第一晶片100的前侧表面FS1，以使第二晶片200与第一晶片100之间是以面对面(face-to-face)的方式配置，但不以此为限。在一些实施例中，也可以视实际的设计需求而使第二晶片与第一晶片之间以面对背(face-to-back)的方式配置，如图6所示。
请同时参照图1与图4，在本实施例中，第三晶片300、300a、300b可包括第三接合结构310、第三基底320、元件层330、第三内连线层340、第三硅穿孔350以及第三连接结构360。第三晶片300具有彼此相对的前侧表面FS3与背侧表面BS3。其中，前侧表面FS3可以为第三连接结构360远离第三基底320的表面，且背侧表面BS3可以为第三接合结构310远离第三基底320的表面。在本实施例中，第三晶片300、300a、300b可以为存储器芯片(memory chips)，例如是动态随机存取存储器(dynamic random access memory，DRAM)，但不以此为限。
详细来说，在本实施例中，第三接合结构310包括介电层311与第三接合垫312。第三接合垫312内埋于介电层311且暴露于背侧表面BS3。第三接合垫312可用来与相邻的晶片对接。第三接合垫312的材料可例如是铜，但不以此为限。第三基底320设置于第三接合结构310上。第三基底320可以为硅晶片或其它合适的半导体晶片，但不以此为限。
元件层330设置于第三基底320上。元件层330包括介电层331与半导体元件332。半导体元件332可包括主动元件和/或被动元件，例如晶体管、二极管、电容、电阻、电感等。
第三内连线层340设置于第三基底320与元件层330上。第三内连线层340包括介电层341与多层第三金属化图案342(图1与图4示意地绘示以4层为例，但不以此为限)。多层第三金属化图案342设置于介电层341中且可电连接至半导体元件332。多层第三金属化图案342由背侧表面BS3至前侧表面FS3的方向可依序分为第一层的金属化图案3421、第二层的金属化图案3422、第三层的金属化图案3423以及第四层的金属化图案3424。其中，第三金属化图案342的材料可例如是铝、铜或钨，但不以此为限。
第三硅穿孔350可贯穿第三基底320、第三内连线层340的介电层341以及第三接合结构310的部分介电层311。第三硅穿孔350具有相对的两端351、352。其中，端351可直接接触第三接合结构310的第三接合垫312，且端352可直接接触多层第三金属化图案342的第一层的金属化图案3421。由此设计，可使第三内连线层340中的第一层的金属化图案3421与第三接合结构310的第三接合垫312之间是以垂直的方式直接通过第三硅穿孔350进行信号传输，且不需要额外设置重布线层来进行信号传输，因而可以缩短传输路径并降低功耗，进而具有提升工作效能的效果。在一些实施例中，也可以视实际的设计需求而使端352可直接接触多层第三金属化图案342中的其它层(例如第二层的金属化图案3422、第三层的金属化图案3423或第四层的金属化图案3424)，只要使第三内连线层340中的金属化图案与第三接合结构310的第三接合垫312之间可直接通过第三硅穿孔350进行信号传输，以达到缩短传输路径的效果即可。
第三连接结构360设置于第三内连线层340上。第三连接结构360包括介电层361、第三连接垫362以及导通孔363。第三连接垫362内埋于介电层361且暴露于前侧表面FS3。导通孔363贯穿介电层361，以电连接第三连接垫362与多层第三金属化图案342。
在本实施例中，第三晶片300、第三晶片300a以及第三晶片300b在半导体封装结构10的法线方向Z上依序堆叠于第二晶片200上。其中，第三晶片300的第三接合垫312可直接接触第三晶片300a的第三连接垫362，且第三晶片300a的第三接合垫312可直接接触第三晶片300b的第三连接垫362，以缩短第三晶片300与第三晶片300a之间以及第三晶片300a与第三晶片300b之间的传输路径并提升工作效能。在本实施例中，第三晶片300a的前侧表面FS3可面向第三晶片300的背侧表面BS3，且第三晶片300b的前侧表面FS3可面向第三晶片300a的背侧表面BS3，以使第三晶片300a与第三晶片300之间是以面对背(face-to-back)的方式配置，且使第三晶片300b与第三晶片300a之间也是以面对背的方式配置。
此外，在本实施例中，第三晶片300的第三连接垫362可直接接触第二晶片200的第二接合垫212，以缩短第三晶片300与第二晶片200之间的传输路径并提升工作效能。在本实施例中，第三晶片300的前侧表面FS3可面向第二晶片200的背侧表面BS2，以使第三晶片300与第二晶片200之间是以面对背的方式配置。
请同时参照图1与图5，在本实施例中，第四晶片400包括第四基底420、元件层430、第四内连线层440以及第四连接结构460。第四晶片400具有彼此相对的前侧表面FS4与背侧表面BS4。其中，前侧表面FS4可以为第四连接结构460远离第四内连线层440的表面，且背侧表面BS4可以为第四基底420远离第四内连线层440的表面。在本实施例中，第四晶片400可以为存储器芯片，例如是动态随机存取存储器，但不以此为限。
详细来说，在本实施例中，第四基底420可以为硅晶片或其它合适的半导体晶片，但不以此为限。元件层430设置于第四基底420上。元件层430包括介电层431与半导体元件432。半导体元件432可包括主动元件和/或被动元件，例如晶体管、二极管、电容、电阻、电感等。
第四内连线层440设置于第四基底420与元件层430上。第四内连线层440包括介电层441与多层第四金属化图案442(图1与图5示意地绘示以4层为例，但不以此为限)。第四金属化图案442设置于介电层441中且可电连接至半导体元件432。第四金属化图案442由背侧表面BS4至前侧表面FS4的方向可依序分为第一层的金属化图案4421、第二层的金属化图案4422、第三层的金属化图案4423以及第四层的金属化图案4424。其中，第四金属化图案442的材料可例如是铝、铜或钨，但不以此为限。
第四连接结构460设置于第四内连线层440上。第四连接结构460包括介电层461、第四连接垫462以及导通孔463。第四连接垫462内埋于介电层461且暴露于前侧表面FS4。导通孔463贯穿介电层461，以电连接第四连接垫462与多层第四金属化图案442。
在本实施例中，第四晶片400中的第四连接结构460的第四连接垫462可直接接触第三晶片300b中的第三接合结构310的第三接合垫312，以缩短第四晶片400与第三晶片300b之间的传输路径并提升工作效能。在本实施例中，第四晶片400的前侧表面FS4可面向第三晶片300b的后侧表面BS3，以使第四晶片400与第三晶片300b之间是以面对背的方式配置。
在本实施例中，半导体封装结构10的制作方法包括但不限于以下步骤：首先，将第二晶片200的第二连接垫262以混合接合(hybrid bonding)的方式直接接合至第一晶片100中远离第一基底120的第一连接垫162，以形成控制单元10a；接着，将第三晶片300a的第三连接垫362以混合接合的方式直接接合至第三晶片300的第三接合垫312，将第三晶片300b的第三连接垫362以混合接合的方式直接接合至第三晶片300a的第三接合垫312，并将第四晶片400的第四连接垫462以混合接合的方式直接接合至第三晶片300b的第三接合垫312，以形成存储单元10b；然后，将第三晶片300的第三连接垫362以混合接合的方式直接接合至第二晶片200的第二接合垫212，以使存储单元10b直接接合至控制单元10a的第二晶片200上，并使存储单元10b在半导体封装结构10的法线方向Z上可重叠于控制单元10a。至此，已大致上制作完成本实施例的半导体封装结构10。
此外，在本实施例中，第二晶片200中的第二硅穿孔250是以中途挖孔(viamiddle)的制作工艺方法制作，也就是说，形成第二硅穿孔250的步骤是在形成元件层230之后且在形成第二内连线层240之前，此时第三硅穿孔350的形状可例如是倒梯形，如图3所示。在一些实施例中，第二晶片中的第二硅穿孔也可以是以后挖孔(via last)的制作工艺方法制作，也就是说，形成第二硅穿孔的步骤是在形成元件层与形成第二内连线层之后，此时第三硅穿孔的形状可例如是正梯形(未绘示)。
在本实施例中，第三晶片300、300a、300b中的第三硅穿孔350是以中途挖孔(viamiddle)的制作工艺方法制作，也就是说，形成第三硅穿孔350的步骤是在形成元件层330之后且在形成第三内连线层340之前，此时第三硅穿孔350的形状可例如是倒梯形，如图3所示。
在本实施例中，控制单元10a中的第一晶片100与第二晶片200可分别通过第一硅穿孔150与第二硅穿孔250来缩短传输路径，且存储单元10b中的第三晶片300、第三晶片300a以及第三晶片300b可分别通过各自的第三硅穿孔350来缩短传输路径，但不以此为限。在一些实施例中，可利用一贯穿第一晶片100与第二晶片200的硅穿孔来取代第一硅穿孔150与第二硅穿孔250，以缩短控制单元10a中的传输路径，如图9所示。在一些实施例中，也可利用一贯穿第三晶片300、第三晶片300a以及第三晶片300b的另一硅穿孔来取代各自的第三硅穿孔350，以缩短存储单元10b中的传输路径，如图9所示。
在本实施例中，通过混合接合的方式可使相邻的两个晶片以垂直的方式直接接触且接合，因此可避免因使用凸块或焊球来进行接合而增加传输路径并提高电阻，以达到缩短传输路径并降低功耗，进而具有提升工作效能、减少整体尺寸的效果。
在本实施例中，以晶片与晶片的堆叠来说明可利用混合接合的方式以及硅穿孔来缩短传输路径，以提升工作效能，但本发明并不限制于晶片与晶片的堆叠。在一些实施例中，也可将混合接合的方式以及硅穿孔应用于芯片与芯片的堆叠或芯片与晶片的堆叠。
以下将列举其他实施例以作为说明。在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。
图6绘示为本发明另一实施例的半导体封装结构的剖面示意图。图7绘示为图6的半导体封装结构的第一晶片的剖面示意图。请同时参照图1、图2、图6以及图7，本实施例的半导体封装结构20与图1中的半导体封装结构10相似，且本实施例的第一晶片100a与图2中的第一晶片100相似，但是二者主要差异之处在于：在本实施例的半导体封装结构20中，第二晶片200与第一晶片100a之间是以面对背的方式配置。
具体来说，请参照图6与图7，在本实施例中，第一晶片100a包括第一接合结构110a、第一基底120、元件层130、第一硅穿孔150a以及第一连接结构160a。第一晶片100a具有彼此相对的前侧表面FS1与背侧表面BS1。其中，前侧表面FS1可以为第一连接结构160a远离第一基底120的表面，且背侧表面BS1可以为第一接合结构110a远离第一基底120的表面。
第一接合结构110a包括介电层111与第一接合垫112a。第一接合垫112a内埋于介电层111且暴露于背侧表面BS2。第一基底120设置于第一接合结构110a上。元件层130设置于第一基底120上。元件层130包括介电层131与半导体元件132。半导体元件132可包括主动元件和/或被动元件，例如晶体管、二极管、电容、电阻、电感等。
第一连接结构160a设置于第一基底120与元件层130上。第一连接结构160a可电连接至元件层130中的半导体元件132。第一连接结构160a包括介电层161与多层第一连接垫162a。多层第一连接垫162a设置于介电层161中。介电层161具有开口，以暴露出多层第一连接垫162a中远离第一基底120的第一连接垫162a。
第一硅穿孔150a可贯穿第一基底120、元件层130的介电层131以及第一接合结构110a的部分介电层111。第一硅穿孔150a具有相对的两端151a、152a。其中，端151a可直接接触第一接合结构110a的第一接合垫112a，且端152a可直接接触第一连接结构160a中邻近第一基底120的第一连接垫162a。
此外，在本实施例中，第一晶片100a还可包括重布线层170与导电端子180。重布线层170设置于前侧表面FS1上，且重布线层170可包括介电层171与接垫172。接垫172设置于前侧表面FS1，且可通过第一连接结构160a中的导通孔163电连接至第一连接结构160a中远离第一基底120的第一连接垫162a。介电层171具有开口，以暴露出接垫172。导电端子180设置于介电层171的开口中，以电连接至接垫172。导电端子180可用于接合至电路板(未绘示)，但不以此为限。
在本实施例中，第二晶片200中的第二连接结构260的第二连接垫262可直接接触第一晶片100a中的第一接合结构110a的第一接合垫112a。也就是说，第二晶片200的前侧表面FS2可面向第一晶片100a的背侧表面BS1，以使第二晶片200与第一晶片100a之间是以面对背的方式配置。
图8绘示为本发明另一实施例的半导体封装结构的第二晶片的剖面示意图。请同时参照图3与图8，本实施例的第二晶片200a与图3中的第二晶片200相似，但是二者主要差异之处在于：在本实施例的第二晶片200a中，元件层230还包括图案化线路层233。
具体来说，请参照图8，图案化线路层233设置于介电层231，且图案化线路层233可电连接至半导体元件232。第二硅穿孔250a可贯穿第二基底220、元件层230的部分介电层231以及第二接合结构210的部分介电层211。其中，第二硅穿孔250a的端251a可直接接触第二接合结构210的第二接合垫212，且第二硅穿孔250a的端252a可直接接触元件层230的图案化线路层233。
在一些实施例中，第三晶片的元件层中也可设置图案化线路层(未绘示)，以使第三晶片的第三硅穿孔的两端可分别直接接触第三接合结构的第三接合垫与元件层的图案化线路层。
图9绘示为本发明另一实施例的半导体封装结构的剖面示意图。请同时参照图6与图9，本实施例的半导体封装结构30与图6中的半导体封装结构10相似，但是二者主要差异之处在于：在本实施例的半导体封装结构30中，以1个第四硅穿孔155来取代图6中的第一硅穿孔150a与第二硅穿孔250，并以1个第五硅穿孔355来取代图6中的2个第三硅穿孔350。
具体来说，请参照图9，在本实施例中，在将第二晶片200的前侧表面FS2接合至第一晶片100a的背侧表面BS1后，形成第四硅穿孔155，以形成控制单元10a。其中，第四硅穿孔155可贯穿第一晶片100a的第一连接结构160b的部分介电层161、元件层130的介电层131、第一基底120以及介电层111，且第四硅穿孔155还可延伸并贯穿第二晶片200的第二内连线层240的介电层241、元件层230的介电层231、第二基底220以及第二接合结构210的部分介电层211。第四硅穿孔155具有相对的两端1551、1552。其中，端1551可直接接触第二接合结构210的第二接合垫212，且端1552可直接接触第一连接结构160b中远离第二晶片200的第一连接垫162b。由此设计，可省略设置图6中的第一接合垫112a与第二连接垫262，以更加缩短控制单元10a中的第一晶片100a与第二晶片200之间的传输路径并降低功耗，进而具有提升工作效能的效果。
在本实施例中，在将第三晶片300a的前侧表面FS3接合至第三晶片300的背侧表面BS3，并将第四晶片400的前侧表面FS4接合至第三晶片300a的背侧表面BS3之后，形成第五硅穿孔355，以形成存储单元10b。其中，第五硅穿孔355可贯穿第三晶片300的第三内连线层340的介电层341、元件层330的介电层331、第三基底320以及介电层311，第五硅穿孔355还可延伸并贯穿第三晶片300a的第三内连线层340的介电层341、元件层330的介电层331、第三基底320以及介电层311，且第五硅穿孔355还可延伸并贯穿第四晶片400的第四内连线层440的部分介电层441。
在本实施例中，第五硅穿孔355具有相对的两端3551、3552。其中，端3551可直接接触第四内连线层440中邻近第三晶片300a的第四金属化图案442，且端3552可直接接触第三晶片300的第三连接结构360的第三连接垫362。由此设计，可省略设置图6中的第三晶片300的第三接合垫312与第三晶片300a的第三连接垫362，以更加缩短存储单元10b中的第三晶片300、第三晶片300a以及第四晶片400之间的传输路径并降低功耗，进而具有提升工作效能的效果。
在本实施例中，在形成控制单元10a与存储单元10b之后，将第三晶片300的第三连接垫362以混合接合的方式直接接合至第二晶片200的第二接合垫212，以使存储单元10b直接接合至控制单元10a的第二晶片200上，并使存储单元10b在半导体封装结构10的法线方向Z上可重叠于控制单元10a。至此，已大致上制作完成本实施例的半导体封装结构30。
综上所述，在本发明的实施例的半导体封装结构及其制作方法中，通过将存储单元以垂直堆叠的方式设置在控制单元，因而可缩短存储单元与控制单元之间的传输路径，进而可提升整体的工作效能。通过使第二内连线层的金属化图案与第二接合结构的第二接合垫之间直接通过第二硅穿孔进行信号传输，因而在第二内连线层的金属化图案与第二接合结构的第二接合垫之间可不需要额外设置重布线层来进行信号传输，进而可缩短传输路径并可提升工作效能。通过使第三内连线层的金属化图案与第三接合结构的第三接合垫之间直接通过第三硅穿孔进行信号传输，因而在第三内连线层的金属化图案与第三接合结构的第三接合垫之间可不需要额外设置重布线层来进行信号传输，进而可缩短传输路径并可提升工作效能。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以所附的权利要求所界定的为准。

Claims (12)

1.一种半导体封装结构，包括：
控制单元，包括垂直堆叠的第一晶片与第二晶片；以及
存储单元，设置于所述控制单元的所述第二晶片上，且包括垂直堆叠的多个第三晶片与第四晶片；
其中所述存储单元在所述半导体封装结构的法线方向上重叠于所述控制单元。
2.如权利要求1所述的半导体封装结构，其中所述第一晶片包括：
第一接合结构，包括第一接合垫；
第一基底，设置于所述第一接合结构上；
第一硅穿孔，贯穿所述第一基底；以及
第一连接结构，设置于所述第一基底上，且包括多层第一连接垫，
其中所述第一硅穿孔的相对两端分别直接接触所述第一接合垫与所述第一连接结构中邻近所述第一基底的第一连接垫。
3.如权利要求2所述的半导体封装结构，其中所述第二晶片包括：
第二接合结构，包括第二接合垫；
第二基底，设置于所述第二接合结构上；
第二内连线层，设置于所述第二基底上，且包括多层第二金属化图案；
第二硅穿孔，贯穿所述第二基底；以及
第二连接结构，设置于所述第二内连线层上，且包括第二连接垫，
其中所述第二硅穿孔的相对两端分别直接接触所述第二接合垫与所述多层第二金属化图案中的其中一层。
4.如权利要求3所述的半导体封装结构，其中所述第一晶片中远离所述第一基底的第一连接垫直接接触所述第二晶片的所述第二连接垫。
5.如权利要求3所述的半导体封装结构，其中所述第三晶片包括：
第三接合结构，包括第三接合垫；
第三基底，设置于所述第三接合结构上；
第三内连线层，设置于所述第三基底上，且包括多层第三金属化图案；
第三硅穿孔，贯穿所述第三基底；以及
第三连接结构，设置于所述第三内连线层上，且包括第三连接垫，
其中所述第三硅穿孔的相对两端分别直接接触所述第三接合垫与所述多层第三金属化图案中的其中一层。
6.如权利要求5所述的半导体封装结构，其中所述第四晶片包括：
第四基底；
第四内连线层，设置于所述第四基底上，且包括多层第四金属化图案；以及
第四连接结构，设置于所述第四内连线层上，且包括第四连接垫，
其中远离所述控制单元的所述第三晶片的所述第三接合垫直接接触所述第四晶片的所述第四连接垫。
7.如权利要求5所述的半导体封装结构，其中所述第二晶片的所述第二接合垫直接接触所述多个第三晶片中的其中一个第三晶片的第三连接垫。
8.如权利要求1所述的半导体封装结构，其中所述第一晶片为系统芯片，所述第二晶片为逻辑芯片，且所述多个第三晶片与所述第四晶片为存储器芯片。
9.一种半导体封装结构的制作方法，包括：
形成控制单元，其中所述控制单元包括垂直堆叠的第一晶片与第二晶片；
形成存储单元，其中所述存储单元包括垂直堆叠的多个第三晶片与第四晶片；以及
将所述存储单元接合至所述控制单元的所述第二晶片上，以使所述存储单元在所述半导体封装结构的法线方向上重叠于所述控制单元。
10.如权利要求9所述的半导体封装结构的制作方法，其中形成所述控制单元的方法包括：
将所述第二晶片的第二连接垫直接接合至所述第一晶片中远离第一基底的第一连接垫。
11.如权利要求9所述的半导体封装结构的制作方法，其中形成所述存储单元的方法包括：
将所述多个第三晶片中的其中一个第三晶片的第三连接垫直接接合至所述多个第三晶片中的另一个第三晶片的第三接合垫；以及
将所述第四晶片的第四连接垫直接接合至远离所述控制单元的所述第三晶片的第三接合垫。
12.如权利要求9所述的半导体封装结构的制作方法，其中所述多个第三晶片中的其中一个第三晶片的第三连接垫直接接合至所述第二晶片的第二接合垫。
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