TWI829426B - 多層堆疊晶圓接合結構及其製作方法 - Google Patents

多層堆疊晶圓接合結構及其製作方法 Download PDF

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Abstract

本發明提出了一種多層堆疊晶圓接合結構，包含一邏輯晶圓，其具有一基底以及一邏輯電路層位於該基底上、多個記憶體晶圓依序接合在該邏輯電路層上構成一第一多層堆疊結構，其中每個該記憶體晶圓包含一記憶體層、一矽層位於該記憶體層上以及多個氧化層位於該矽層的溝槽中，且該些記憶體晶圓中的該些氧化層在垂直該基底的方向上對齊、以及多個氧化層穿孔結構貫穿該第一多層堆疊結構中的該些記憶體層以及該些氧化層，達至該邏輯電路層中，且該些氧化層穿孔結構不穿過任何該些矽層。

Description

多層堆疊晶圓接合結構及其製作方法
本發明大體上與一種多層堆疊晶圓接合結構有關，更具體言之，其係關於一種使用氧化層穿孔結構(through oxide via, TOV)的多層堆疊晶圓接合結構以及其製作方法。
在現今的半導體領域，由於製程上的限制以及物理極限等因素，半導體元件的微縮以及元件密度的提升變得日益困難，為了要在有限的佈局面積下設置更多的元件，將多顆晶片進行三維空間垂直整合的3D IC技術應運而生，其特點在於在同樣的佈局面積上以堆疊的方式設置或形成多種不同的晶片。除了可以在同樣的佈局面積下大幅增加元件密度以外，將各種不同性質與作用的晶片整合在同一基底上也可大幅簡化整體製程並提升裝置的性能，同時也使得一些高階應用得以實現，如人工智能CMOS影像感測器(AI CIS)和記憶體內運算技術(in-memory computing)等。
晶圓接合是多種3D IC技術中的關鍵步驟之一，其透過將多片晶圓對位堆疊並彼此接合的方式來實現多片晶圓在三維空間的垂直整合，矽穿孔結構(through-silicon via, TSV)可作為連接這些晶圓中電路與元件的垂直互連結構。相較於傳統使用銲錫結構或是中介基板連接之方式，使用TSV作為互連結構可大幅地縮短訊號傳輸路徑、減少能耗並增加整體製程產能。
儘管TSV在晶圓接合結構中有上述優點，其仍有不少缺點有待克服。例如，TSV具有極高的深寬比，當晶圓的數目堆疊越多（例如超過四層）以及TSV所穿過的層結構越多，TSV很難維持其均一的深寬比截面輪廓。故此，本領域的技術人士仍需對現有的晶圓接合結構與相關製程進行改良，以其能夠將更多的晶圓整合進3D IC結構中。
有鑑於前述習知技術的現況說明，本發明於此提出了一種新穎的多層堆疊晶圓接合結構，其特點在於採用氧化層穿孔結構(through-oxide vias, TOV)而非矽穿孔結構(through-silicon via, TSV)來連接各晶圓中的電路與元件，且各組不同的晶圓堆疊結構可藉由其氧化層穿孔結構彼此連接，來達到更高層數的晶圓堆疊。
本發明的其一面向在於提出一種多層堆疊晶圓接合結構，其結構包含：一邏輯晶圓，具有一基底以及一邏輯電路層位於該基底上、多個記憶體晶圓，依序堆疊且接合在該邏輯晶圓的該邏輯電路層上構成一第一多層堆疊結構，其中每個該記憶體晶圓包含一記憶體層、一矽層位於該記憶體層上以及多個氧化層位於該矽層的溝槽中並與該記憶體層連接，該些氧化層與該矽層的表面齊平，且該些記憶體晶圓中的該些氧化層在垂直該基底的方向上對齊、以及多個氧化層穿孔結構，貫穿該第一多層堆疊結構中所有的該些記憶體層以及該些氧化層至該邏輯晶圓的該邏輯電路層中，且該些氧化層穿孔結構不穿過任何該些記憶體晶圓中的該些矽層。
本發明的另一面向在於提出一種多層堆疊晶圓接合結構的製作方法，其步驟包含：提供一邏輯晶圓，該邏輯晶圓具有一第一基底以及一邏輯電路層位於該基底上、提供一記憶體晶圓，該記憶體晶圓具有一第二基底、多個氧化層位於該第二基底的溝槽中以及一記憶體層位於該第二基底以及該些氧化層的表面上、將該記憶體晶圓的該記憶體層與該邏輯晶圓的該邏輯電路層接合、進行一晶背研磨步驟移除部分的該第二基底，使得該第二基底變為一矽層且從該矽層中露出該些氧化層，該些氧化層與該矽層的表面齊平、重複上述該提供記憶體晶圓與該晶背研磨步驟，將多個記憶體晶圓依序堆疊且接合在該邏輯晶圓上而構成一第一多層堆疊結構，其中該些記憶體晶圓中的該些氧化層在垂直該第一基底的方向上對齊、進行一光刻製程形成多個第一氧化層穿孔，其中該些第一氧化層穿孔貫穿該第一多層堆疊結構中所有的該些記憶體層以及該些氧化層至該邏輯晶圓的該邏輯電路層中，且該些第一氧化層穿孔不穿過任何該些記憶體晶圓中的該些矽層、以及在該些第一氧化層穿孔中填入導電材料形成第一氧化層穿孔結構。
本發明的這類目的與其他目的在閱者讀過下文中以多種圖示與繪圖來描述的較佳實施例之細節說明後應可變得更為明瞭顯見。
現在下文將詳細說明本發明的示例性實施例，其會參照附圖示出所描述之特徵以便閱者理解並實現技術效果。閱者將可理解文中之描述僅透過例示之方式來進行，而非意欲要限制本案。本案的各種實施例和實施例中彼此不衝突的各種特徵可以以各種方式來加以組合或重新設置。在不脫離本發明的精神與範疇的情況下，對本案的修改、等同物或改進對於本領域技術人員來說是可以理解的，並且旨在包含在本案的範圍內。
閱者應能容易理解，本案中的「在…上」、「在…之上」和「在…上方」的含義應當以廣義的方式來解讀，以使得「在…上」不僅表示「直接在」某物「上」而且還包括在某物「上」且其間有居間特徵或層的含義，並且「在…之上」或「在…上方」不僅表示「在」某物「之上」或「上方」的含義，而且還可以包括其「在」某物「之上」或「上方」且其間沒有居間特徵或層（即，直接在某物上）的含義。此外，諸如「在…之下」、「在…下方」、「下部」、「在…之上」、「上部」等空間相關術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或多個元件或特徵的關係，如在附圖中示出的。
如本文中使用的，術語「基底」是指向其上增加後續材料的材料。可以對基底自身進行圖案化。增加在基底的頂部上的材料可以被圖案化或可以保持不被圖案化。此外，基底可以包括廣泛的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。或者，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水準、豎直和/或沿傾斜表面延伸。基底可以是層，其中可以包括一個或多個層，和/或可以在其上、其上方和/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層（其中形成觸點、互連線和/或通孔）和一個或多個介電層。
閱者通常可以至少部分地從上下文中的用法理解術語。例如，至少部分地取決於上下文，本文所使用的術語「一或多個」可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分地取決於上下文，諸如「一」、「一個」、「該」或「所述」之類的術語同樣可以被理解為傳達單數用法或者傳達複數用法。另外，術語「基於」可以被理解為不一定旨在傳達排他性的因素集合，而是可以允許存在不一定明確地描述的額外因素，這同樣至少部分地取決於上下文。
閱者更能了解到，當「包含」與/或「含有」等詞用於本說明書時，其明定了所陳述特徵、區域、整體、步驟、操作、要素以及/或部件的存在，但並不排除一或多個其他的特徵、區域、整體、步驟、操作、要素、部件以及/或其組合的存在或添加的可能性。
現在下文將參照第1圖至第7圖的截面圖來說明根據本發明較佳實施例中一多層堆疊晶圓接合結構的製作流程。本發明的多層堆疊晶圓接合結構大體上包含一個邏輯晶圓部分以及多個記憶體晶圓部分，透過垂直異質接合 (hybrid bonding)製程接合在一起，其間並透過氧化層穿孔結構彼此連接來達到3D IC整合，特別適用於人工智能(AI)與高效能運算等運用領域。
請參照第1圖。製程一開始首先提供一邏輯晶圓10。邏輯晶圓10在本發明中係作為一製程基礎，其包含一第一基底100以及一邏輯電路層102位於該第一基底100上。在本發明實施例中，第一基底100可為一矽基板，如一P型摻雜的矽基底，但也可採用其他的含矽基底，包含三五族覆矽基底(如GaN-on-silicon)或是矽覆絕緣(silicon-on-insulator，SOI)基底等，或是其他摻雜類型的基底，不以此為限定。第一基底100的正面上具有一邏輯電路層102，邏輯電路層102的主體為一氧化矽層，其內部已透過半導體前段製程(front end of line, FEOL)形成各類邏輯電路104或邏輯元件。在一實施例中，該些邏輯電路104構成了一AI晶片，如圖形處理器(GPU)、現場可程式化邏輯閘陣列(FPGA)或是特定應用積體電路(ASIC)，其特別適合用於AI系統中進行訓練模型、調校演算法或是對資料應用進行優化等處理動作。
請參照第2圖。接著提供一記憶體晶圓20。記憶體晶圓20在本發明中係作為3D IC的記憶體部位，整個製程中可有複數個相同或類似的記憶體晶圓20採用3D堆疊方式接合在邏輯晶圓10上。大體上來說，能在邏輯晶圓10上疊越多層記憶體晶圓20越好。記憶體晶圓20可包含一第二基底200以及一記憶體層202位於該第二基底200上。第二基底200可與第一基底100相同，如一矽基板，其作為製作記憶體晶圓20時的製程基礎。記憶體層202的主體為一氧化矽層，其中可透過半導體製程形成各種記憶體204與相關電路，如動態隨機存取記憶體(DRAM)或是鐵電記憶體(FRAM)等，其可與後續所要連接的邏輯電路104共作而達成整合式的高效能3D IC，如高頻寬記憶體。須特別注意的是，在本發明實施例中，記憶體晶圓20還會具有多個氧化層206位於第二基底200的溝槽中。氧化層206的材料可為氧化矽，其表面較佳與第二基底200齊平，上方為記憶體層202所覆蓋。記憶體層202中的記憶體204在垂直基底表面的方向上可與氧化層206部分重疊。
請參照第3圖。準備好邏輯晶圓10與記憶體晶圓20之後，接下來進行一晶圓接合步驟將記憶體晶圓20的記憶體層202與邏輯晶圓10的邏輯電路層102接合。晶圓接合步驟可包含先對晶圓進行平坦化與清洗，以提供平整度與潔淨度合乎規格的接合面。之後，透過機械或光學對位等方式將兩片要接合的晶圓對齊，最後再透過各種可用的接合方式將兩片晶圓接合，如熔融接合、金屬熱壓接合、聚合物黏著接合或是特殊共晶接合等。本發明較佳採用氧化物熔融接合(oxide fusion bonding)的方式來接合晶圓，如使用摻碳氧化矽(SiCOH)等低介電常數材料作為接合層，經過數百攝氏度的熱壓使得氧化矽材料縮合產生凡德瓦爾力或氫鍵鍵結，以此緊密接合兩晶圓。在本發明實施例中，採用氧化物熔融接合的優點在於可搭配前述基底中所形成的氧化層206，使得後續的矽穿孔製程都經過相同或類似材質的層結構。須注意在本發明實施例中，晶圓接合後記憶體晶圓20中的氧化層206會與邏輯晶圓10中所要連接的邏輯電路104在垂直基底的方向上對齊。記憶體204、氧化層206以及邏輯電路104三者較佳部分重疊。
請參照第4圖。晶圓接合後，接下來進行一晶背研磨製程從第二基底200的背面研磨移除第二基底200並使得其內部的氧化層206露出，剩餘的第二基底200則變為一矽層200a，氧化層206會與矽層200a的表面齊平。如此，即在邏輯晶圓10上堆疊接合了第一片記憶體晶圓20。
請參照第5圖。接著在氧化層206與矽層200a的齊平表面上形成一氧化物接合層208，以繼續接合其他晶圓。氧化物接合層208的材料可為摻碳氧化矽(SiCOH)等低介電常數材料，其覆蓋矽層200a並與矽層200a中的氧化層206直接接觸。
請參照第6圖。接下來重複上述第3圖至第5圖的製程步驟，在記憶體晶圓20上接合其他記憶體晶圓30, 40, 50。在本發明實施例中，可接合的晶圓數目可達四層以上，記憶體晶圓20, 30, 40, 50可視為是一第一多層堆疊結構60。須注意接合後的該些記憶體晶圓中的氧化層（如氧化層56）在垂直第一基底10的方向上會對齊，以為後續的穿孔結構提供通道。
請參照第7圖。晶圓接合步驟之後，接下來進行一光刻製程，在第一多層堆疊結構60中形成多個高深寬比的第一氧化層穿孔51。該光刻製程的步驟可包括利用微影製程在光阻上定義出穿孔圖形，接著以該光阻為遮罩使用深離子蝕刻技術(DRIE)在第一多層堆疊結構60中蝕刻出穿孔。在本發明實施例中，第一氧化層穿孔51會貫穿第一多層堆疊結構60中所有的記憶體層（如圖中的記憶體層52）以及氧化層（如圖中的氧化層56），達至邏輯晶圓10邏輯電路層中所要連接的邏輯電路104處停止。須注意在本發明實施例中，第一氧化層穿孔51不會貫穿經過任何該些記憶體晶圓20, 30, 40, 50中的矽層（如圖中的矽層50a），其所經過的層結構，包含記憶體層52、氧化層56以及氧化物接合層58，材質皆為氧化矽，故稱其為氧化層穿孔。此特徵有別於習知的矽穿孔(through- silicon via, TSV)技術，一般的TSV技術不會如本發明般在要堆疊晶圓中形成特別給穿孔貫穿用的氧化層，所以TSV會貫穿堆疊結構中部分的矽層。本發明的氧化層穿孔特徵只會貫穿經過相同材質的氧化矽層結構，故其能維持均一的深寬比截面外型，可達到更高的深寬比，進而可堆疊更多的晶圓。此外，在本發明實施例中，第一氧化層穿孔51還會裸露出所經過的記憶體層中部份的記憶體（如圖中的記憶體54），以使得該些記憶體或電路可透過後續所形成穿孔結構連接至下方的邏輯電路104。
請參照第8圖。形成第一氧化層穿孔51之後，接著在該些第一氧化層穿孔51中填入導電材料形成第一氧化層穿孔結構(through-oxide via, TOV)53。此製程的步驟可包括先使用物理氣相沉積法(PVD)或是原子層沉積法(ALD)在第一氧化層穿孔51的表面上形成一層阻障層與晶種層，之後利用電鍍方式在第一氧化層穿孔51中形成導電金屬，最後再進行化學機械平坦化(CMP)製程將穿孔外的金屬層去除，如此即可形成如圖中所示的第一氧化層穿孔結構53。在本發明實施例中，阻障層或晶種層的材料可為鈦(Ti)、鉭(Ta)或氮化鉭(TaN)，氧化層穿孔結構的導電金屬可為鎢(W)或銅(Cu)。第一氧化層穿孔結構53形成後還可以在其上方覆蓋一層氧化層59，避免穿孔結構氧化。同樣地，從圖中可以看到所形成的第一氧化層穿孔結構53不會貫穿經過任何記憶體晶圓中的矽層。除了前述可達到更高、更均勻的深寬比的優點，只穿過氧化矽材質的層結構可以使得氧化層穿孔結構與周遭其他的穿孔結構或電路結構的絕緣性更好，並降低其間的互容值。
除了前述的第一多層堆疊結構60，基底上還可透過同樣的方式繼續接合更多的晶圓。請參照第9圖。在完成第一多層堆疊結構60的製作後，接下來可以將另一第二多層堆疊結構70接合到第一多層堆疊結構60上。在實施例中，第二多層堆疊結構70可具有與第一多層堆疊結構60相同的該些記憶體層、該些矽層、該些氧化層以及該些氧化層穿孔結構，共包含四層記憶體晶圓，其可在另一製程中獨立製作完成。第二多層堆疊結構70與第一多層堆疊結構60同樣可透過氧化物熔接的方式來接合，且接合後的第二多層堆疊結構70中的氧化層會與下方第一多層堆疊結構60中的氧化層以及第一氧化層穿孔結構53在垂直基底的方向上對齊。
請參照第10圖。在接合之後，如同第3圖至第7圖的實施例，進行晶背研磨製程磨掉第二多層堆疊結構70上多餘的基底，並進行一光刻製程在第二多層堆疊結構70中形成多個高深寬比的第二氧化層穿孔71。在本發明實施例中，第二氧化層穿孔71會貫穿第二多層堆疊結構70中所有的記憶體層以及氧化層，並裸露出下方第一多層堆疊結構60中對應的第一氧化層穿孔結構53。
請參照第11圖。第二氧化層穿孔71形成後，如同第8圖的實施例，在第二氧化層穿孔71中填入導電金屬形成第二氧化層穿孔結構73。第二氧化層穿孔結構73會與第一氧化層穿孔結構53電連接並進而電連接至下方的邏輯晶圓10，如此第二多層堆疊結構70、第一多層堆疊結構60以及邏輯晶圓10可共作達成整合式的高效能3D IC。透過上述多個堆疊結構的垂直堆疊、多個氧化層穿孔結構分段連接的特徵方式，本發明相較於習知技術而言可在3D IC結構中堆疊接合更多的記憶體晶圓。
復參照第11圖。堆疊結構完成後，最後可在最外側的記憶體晶圓的表面上形成一重佈層82，並在重佈層82上覆蓋一頂氧化層80。之後頂氧化層80上可形成多個接墊92來連接重佈層82，以及形成覆蓋該些接墊92的最外層鈍化層90，鈍化層90會裸露出該些接墊92。重佈層82的材料可為銅(Cu)，接墊92的材料可為鋁(Al)。在本發明實施例中，重佈層82會與堆疊結構中的氧化層穿孔結構53, 73電性連接，以重新分佈3D IC輸出端的佈局位置，以利後續封裝製程的進行。整個3D IC結構可透過接墊92與外部電路連接。
最後請參照第12圖，其為根據本發明另一實施例中一多層堆疊晶圓接合結構的截面示意圖。除了邏輯晶圓10正面的多層堆疊結構60, 70以及氧化層穿孔結構53, 73，在本發明實施例中，也可透過半導體中段穿孔(via middle)製程從邏輯晶圓10的背面形成矽穿孔結構(TSV)13連接邏輯晶圓10中的邏輯電路104，使得整個3D IC也可以透過該背面的矽穿孔結構13連接到外部電路。該半導體中段穿孔(via middle)製程較佳可在邏輯晶圓10的邏輯電路層形成厚進行，也可在第9圖所示接合上第二多層堆疊結構 70之後但是還未進行晶背研磨去除第二多層堆疊結構 70上多餘的基底時將整個堆疊結構翻面進行。
根據前述的本發明製程，本發明於此也提出了一種新穎的多層堆疊晶圓接合結構，如第11圖所示，其結構包含一邏輯晶圓10，具有一基底100以及一邏輯電路層102位於該基底100上、多個記憶體晶圓20, 30, 40, 50，依序堆疊且接合在該邏輯晶圓10的該邏輯電路層102上構成一第一多層堆疊結構60，其中每個該記憶體晶圓包含一記憶體層52、一矽層50a位於該記憶體層52上以及多個氧化層56位於該矽層50a的溝槽中並與該記憶體層52連接，該些氧化層56與矽層50a的表面齊平，且該些氧化層56在垂直基底100的方向上對齊，每個該記憶體晶圓靠記憶體層52的一側為正面F，靠矽層50a與氧化層56的一側為反面、以及多個氧化層穿孔結構53，貫穿該第一多層堆疊結構60中所有的該些記憶體層52以及氧化層56至邏輯晶圓10的邏輯電路層102中，且該些氧化層穿孔結構53不穿過任何該些記憶體晶圓中的矽層50a。
此外，如第12圖所示，須注意本發明的各個記憶體晶圓可以個別採用正面F對正面F、正面F對反面、或是反面對反面的方式堆疊且接合，端視結構與製程的設計而定，不以此為限。同樣地，最下方的邏輯晶圓10也可以其正面或是反面來與第一多層堆疊結構60接合，不以此為限。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:邏輯晶圓 13:矽穿孔結構 20:記憶體晶圓 30:記憶體晶圓 40:記憶體晶圓 50:記憶體晶圓 50a:矽層 51:（第一）氧化層穿孔 52:記憶體層 53:（第一）氧化層穿孔結構 54:記憶體 56:氧化層 58:氧化物接合層 59:氧化層 60:（第一）多層堆疊結構 70:（第二）多層堆疊結構 71:（第二）氧化層穿孔 73:（第二）氧化層穿孔結構 80:頂氧化層 82:重佈層 90:鈍化層 92:接墊 100:（第一）基底 102:邏輯電路層 104:邏輯電路 200:第二基底 200a:矽層 202:記憶體層 204:記憶體 206:氧化層 208:氧化物接合層 F:正面
第1圖至第11圖為根據本發明較佳實施例中一多層堆疊晶圓接合結構的製作流程的截面示意圖；以及 第12圖為根據本發明另一實施例中一多層堆疊晶圓接合結構的截面示意圖。 須注意本說明書中的所有圖示皆為圖例性質，為了清楚與方便圖示說明之故，圖示中的各部件在尺寸與比例上可能會被誇大或縮小地呈現，一般而言，圖中相同的參考符號會用來標示修改後或不同實施例中對應或類似的元件特徵。
10:邏輯晶圓
20:記憶體晶圓
30:記憶體晶圓
40:記憶體晶圓
50:記憶體晶圓
50a:矽層
52:記憶體層
53:(第一)氧化層穿孔結構
54:記憶體
56:氧化層
59:氧化層
60:(第一)多層堆疊結構
100:(第一)基底
102:邏輯電路層
104:邏輯電路

Claims (16)

  1. 一種多層堆疊晶圓接合結構，包含： 一邏輯晶圓，具有一基底以及一邏輯電路層位於該基底上； 多個記憶體晶圓，依序堆疊且接合在該邏輯晶圓的該邏輯電路層上構成一第一多層堆疊結構，其中每個該記憶體晶圓包含一記憶體層、一矽層位於該記憶體層上以及多個氧化層位於該矽層的溝槽中並與該記憶體層連接，該些氧化層與該矽層的表面齊平，且該些記憶體晶圓中的該些氧化層在垂直該基底的方向上對齊；以及 多個氧化層穿孔結構，貫穿該第一多層堆疊結構中所有的該些記憶體層以及該些氧化層至該邏輯晶圓的該邏輯電路層中，且該些氧化層穿孔結構不穿過任何該些記憶體晶圓中的該些矽層。
  2. 如申請專利範圍第1項所述之多層堆疊晶圓接合結構，更包含氧化物接合層位於部分的該記憶體晶圓的表面上，每個該氧化物接合層接合兩個鄰近的該些記憶體晶圓。
  3. 如申請專利範圍第1項所述之多層堆疊晶圓接合結構，更包含一第二多層堆疊結構接合在該第一多層堆疊結構上，該第二多層堆疊結構具有與該第一多層堆疊結構相同的該些記憶體層、該些矽層、該些氧化層以及該些氧化層穿孔結構，且該第二多層堆疊結構中的該些氧化層穿孔結構與該第一多層堆疊結構中的該些氧化層穿孔結構相接。
  4. 如申請專利範圍第1項所述之多層堆疊晶圓接合結構，更包含一重佈層位於最外側的該記憶體晶圓的表面上並與該些氧化層穿孔結構連接，該重佈層的材料為銅(Cu)。
  5. 如申請專利範圍第4項所述之多層堆疊晶圓接合結構，更包含： 多個接墊位於該重佈層上並與之連接，該些接墊的材料為鋁(Al)；以及 一鈍化層位於該些接墊上並裸露出該些接墊。
  6. 如申請專利範圍第1項所述之多層堆疊晶圓接合結構，其中該些氧化層穿孔結構的表面具有阻障層，該些氧化層穿孔結構的材料為鎢(W)，該些阻障層的材料為鈦(Ti)、鉭(Ta)或氮化鉭(TaN)。
  7. 如申請專利範圍第1項所述之多層堆疊晶圓接合結構，其中該第一多層堆疊結構具有四個以上的該些記憶體晶圓。
  8. 如申請專利範圍第1項所述之多層堆疊晶圓接合結構，更包含半導體中段製程(via middle)矽穿孔結構位於該邏輯晶圓中並與對應的該些氧化層穿孔結構相接。
  9. 如申請專利範圍第1項所述之多層堆疊晶圓接合結構，其中每個該記憶體晶圓靠該記憶體層的一側為正面，靠該矽層與氧化層的一側為反面，各個該記憶體晶圓個別採用該正面對該正面、該正面對該反面、或是該反面對該反面的方式堆疊且接合。
  10. 如申請專利範圍第1項所述之多層堆疊晶圓接合結構，其中該邏輯晶圓靠該邏輯電路層的一側為正面，靠該基底的一側為反面，該邏輯晶圓採用該正面或是該反面來與該第一多層堆疊結構接合。
  11. 一種多層堆疊晶圓接合結構的製作方法，包含： 提供一邏輯晶圓，該邏輯晶圓具有一第一基底以及一邏輯電路層位於該基底上； 提供一記憶體晶圓，該記憶體晶圓具有一第二基底、多個氧化層位於該第二基底的溝槽中以及一記憶體層位於該第二基底以及該些氧化層的表面上； 將該記憶體晶圓的該記憶體層與該邏輯晶圓的該邏輯電路層接合； 進行一晶背研磨步驟移除部分的該第二基底，使得該第二基底變為一矽層且從該矽層中露出該些氧化層，該些氧化層與該矽層的表面齊平； 重複上述該提供記憶體晶圓與該晶背研磨步驟，將多個記憶體晶圓依序堆疊且接合在該邏輯晶圓上而構成一第一多層堆疊結構，其中該些記憶體晶圓中的該些氧化層在垂直該第一基底的方向上對齊； 進行一光刻製程形成多個第一氧化層穿孔，其中該些第一氧化層穿孔貫穿該第一多層堆疊結構中所有的該些記憶體層以及該些氧化層至該邏輯晶圓的該邏輯電路層中，且該些第一氧化層穿孔不穿過任何該些記憶體晶圓中的該些矽層；以及 在該些第一氧化層穿孔中填入導電材料形成第一氧化層穿孔結構。
  12. 如申請專利範圍第11項所述之多層堆疊晶圓接合結構的製作方法，更包含： 在該些記憶體晶圓的表面上形成氧化物接合層；以及 透過該些氧化物接合層將相鄰的該些記憶體晶圓接合。
  13. 如申請專利範圍第11項所述之多層堆疊晶圓接合結構的製作方法，更包含： 提供一第二多層堆疊結構，該第二多層堆疊結構具有與該第一多層堆疊結構相同的該些記憶體層、該些矽層、該些氧化層以及該些氧化層穿孔結構； 將該第二多層堆疊結構與該第一多層堆疊結構接合，其中該第二多層堆疊結構中的該些氧化層與該第一多層堆疊結構中的該些氧化層在垂直基底的方向上對齊； 進行另一光刻製程形成多個第二氧化層穿孔，其中該些第二氧化層穿孔貫穿該第二多層堆疊結構中所有的該些記憶體層以及該些氧化層而裸露出該第一多層堆疊結構中對應的該些第一氧化層穿孔結構；以及 在該些第二氧化層穿孔中填入導電材料形成第二氧化層穿孔結構，該些第二氧化層穿孔結構與對應的該些第一氧化層穿孔結構相接。
  14. 如申請專利範圍第11項所述之多層堆疊晶圓接合結構的製作方法，更包含在最外側的該記憶體晶圓的表面上形成一重佈層，該重佈層與該第一氧化層穿孔結構連接。
  15. 如申請專利範圍第14項所述之多層堆疊晶圓接合結構的製作方法，更包含； 在該重佈層上形成多個接墊，該些接墊與該重佈層連接；以及 在該些接墊上形成一鈍化層，該鈍化層裸露出該些接墊。
  16. 如申請專利範圍第11項所述之多層堆疊晶圓接合結構的製作方法，更包含在該些記憶體晶圓接合後在該邏輯晶圓中形成半導體中段製程(via middle)矽穿孔結構，後續形成的該些氧化層穿孔結構相接與對應的該些半導體中段製程矽穿孔結構相接。
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200504938A (en) * 2003-07-25 2005-02-01 Macronix Int Co Ltd Method for forming non-volatile memory cell and non-volatile memory array including such memory cells
TW200603284A (en) * 2004-07-06 2006-01-16 Macronix Int Co Ltd Method for forming oxide on ONO structure
US20180286800A1 (en) * 2017-03-29 2018-10-04 Qualcomm Incorporated Power distribution networks for a three-dimensional (3d) integrated circuit (ic) (3dic)
US20200091113A1 (en) * 2017-06-15 2020-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Packages Formed Using RDL-Last Process
TW202040779A (zh) * 2018-09-11 2020-11-01 成真股份有限公司 使用具有非揮發性隨機存取記憶體單元之標準商業化可編程邏輯ic晶片的邏輯驅動器
TW202101520A (zh) * 2018-12-20 2021-01-01 美商得昇科技股份有限公司 原生氧化層衝穿後之矽芯軸蝕刻
US20210143090A1 (en) * 2019-11-12 2021-05-13 Macronix International Co., Ltd. Multilayer structure and method for fabricating the same
TW202236808A (zh) * 2018-02-01 2022-09-16 成真股份有限公司 使用具有非揮發性隨機存取記憶體單元的標準商業化可編程邏輯ic晶片之邏輯驅動器
US20220359461A1 (en) * 2021-05-07 2022-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Vertically mounted die groups

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200504938A (en) * 2003-07-25 2005-02-01 Macronix Int Co Ltd Method for forming non-volatile memory cell and non-volatile memory array including such memory cells
TW200603284A (en) * 2004-07-06 2006-01-16 Macronix Int Co Ltd Method for forming oxide on ONO structure
US20180286800A1 (en) * 2017-03-29 2018-10-04 Qualcomm Incorporated Power distribution networks for a three-dimensional (3d) integrated circuit (ic) (3dic)
US20190027435A1 (en) * 2017-03-29 2019-01-24 Qualcomm Incorporated Power distribution networks for a three-dimensional (3d) integrated circuit (ic) (3dic)
US20200091113A1 (en) * 2017-06-15 2020-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Packages Formed Using RDL-Last Process
TW202236808A (zh) * 2018-02-01 2022-09-16 成真股份有限公司 使用具有非揮發性隨機存取記憶體單元的標準商業化可編程邏輯ic晶片之邏輯驅動器
TW202040779A (zh) * 2018-09-11 2020-11-01 成真股份有限公司 使用具有非揮發性隨機存取記憶體單元之標準商業化可編程邏輯ic晶片的邏輯驅動器
TW202101520A (zh) * 2018-12-20 2021-01-01 美商得昇科技股份有限公司 原生氧化層衝穿後之矽芯軸蝕刻
US20210143090A1 (en) * 2019-11-12 2021-05-13 Macronix International Co., Ltd. Multilayer structure and method for fabricating the same
US20220359461A1 (en) * 2021-05-07 2022-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Vertically mounted die groups

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