TW202240842A - 用於密集閘極上閘極３ｄ邏輯的多階層背面電力輸送網路 - Google Patents

用於密集閘極上閘極３ｄ邏輯的多階層背面電力輸送網路 Download PDF

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拉爾斯 利布曼
傑佛瑞 史密斯
丹尼爾 查訥姆甘姆
保羅 古特溫
布萊恩 克萊恩
夏清 許
大衛 皮耶托莫納哥
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Abstract

本揭露的態樣提供多階層(multi-tier)半導體結構。例如，該多階層半導體結構可包括第一電力輸送網路(PDN)結構，以及配置於該第一PDN結構上方並與之電連接的第一半導體裝置階層。該多階層半導體結構可進一步包括一信號佈線階層，其配置在該第一半導體裝置階層上方並與之電連接，第二半導體裝置階層配置在該信號佈線階層上方並與之電連接，以及第二PDN結構配置在該第二半導體裝置階層上方並與之電連接。該多階層半導體結構可進一步包括電連接至該信號佈線階層的一矽通孔(TSV)結構，其中該TSV結構貫穿該第二PDN結構。

Description

用於密集閘極上閘極3D邏輯的多階層背面電力輸送網路
本揭露大致上關於包括半導體裝置、電晶體、以及積體電路之微電子裝置，包括微製造方法。
[共同申請案之交互參照] 本申請案主張美國臨時專利申請案第63/121,599號(申請於2020年12月4日)之利益，標題為「Multi-Tier Backside Power Delivery Network for Dense Gate-on-Gate 3D Logic Integration」，在此將其全部內容引入以供參照。
在半導體裝置之製造中(尤其是在微小尺度上)，可執行諸多製造製程，例如成膜沉積、蝕刻遮罩形成、圖案化、材料蝕刻與去除、以及摻雜處理。可重複執行此些製程以在基板上形成所欲半導體裝置元件。歷史上，利用微製造，已在一平面中形成電晶體，且佈線/金屬化形成於主動裝置平面上方，因此已被表徵為二維(2D)電路或2D製造。微縮態樣的努力已大幅增加2D電路中每單位面積之電晶體的數量，其使得例如邏輯電路和記憶電路的異質功能電路能夠整合到同一半導體基板上。然而，隨著微縮進入個位數奈米半導體裝置製造節點，2D微縮的努力正面臨更大的挑戰。半導體裝置製造商已表達對電晶體彼此堆疊之三維(3D)半導體電路的需求，作為積體電路(ICs)之進一步微縮的另一方法。
本揭露之態樣提供一多階層半導體結構。例如，該多階層半導體結構可包括一第一電力輸送網路(PDN)結構，以及配置於該第一PDN結構上方並與之電連接的第一半導體裝置階層。該多階層半導體結構可進一步包括一信號佈線階層，其配置在該第一半導體裝置階層上方並與之電連接，一第二半導體裝置階層配置在該信號佈線階層上方並與之電連接，以及一第二PDN結構配置在該第二半導體裝置階層上方並與之電連接。該多階層半導體結構可進一步包括電連接至該信號佈線階層的一矽通孔(TSV)結構，其中該TSV結構貫穿該第二PDN結構。例如，該TSV結構可包括彼此垂直堆疊的複數TSV。如另一範例，該TSV結構可配置在該多階層半導體結構的邊界區域之內。
在一實施例中， 該TSV結構可進一步貫穿該第一PDN結構。在另一實施例中，該信號佈線階層可包括複數佈線階。在一些其他的實施例中，該第一半導體裝置階層可包括彼此垂直堆疊的複數第一半導體裝置。
在另一實施例中， 該多階層半導體結構更包括配置在該第二PDN結構上的另一第一PDN結構，另一第一半導體裝置階層配置在該另一第一PDN結構上方並與之電連接，另一信號佈線階層配置在該另一第一半導體裝置階層上方並與之電連接，另一第二半導體裝置階層配置在該另一信號佈線階層上方並與之電連接，另一第二PDN結構配置在該另一第二半導體裝置階層上方並與之電連接，以及另一TSV結構電連接至該另一信號佈線階層，該另一TSV結構貫穿該另一第一PDN結構以及該另一第二PDN結構的至少一者。
在一實施例中，該多階層半導體結構可進一步包括配置在該第一半導體裝置階層以及該第一PDN結構之間的一第一基板，以及埋在該第一基板中的一第一電能軌，該第一電能軌電連接該第一PDN結構至該第一半導體裝置階層。在另一實施例中，該多階層半導體結構可進一步包括一第三PDN結構，其配置在該第二PDN結構上方並電連接至該TSV結構。
本揭露之態樣提供用於製造多階層半導體結構的方法。例如，該方法可包括提供一第一PDN結構，以及將一第一半導體裝置階層配置在該第一PDN結構上方並電連接該第一半導體裝置階層至該第一PDN結構。該方法可進一步包括將一信號佈線階層配置在該第一半導體裝置階層上方並電連接該信號佈線階層至該第一半導體裝置階層。該方法可進一步包括將一第二半導體裝置階層配置在該信號佈線階層上方並電連接該第二半導體裝置階層至該信號佈線階層。該方法可進一步包括將一第二PDN結構配置在該第二半導體裝置階層上方並電連接該第二PDN結構至該第二半導體裝置階層。該方法可進一步包括形成一TSV結構，其電連接該信號佈線階層並貫穿該第二PDN結構。例如，該TSV結構可包括彼此垂直堆疊的複數TSV。如另一範例，該TSV結構可配置在該多階層半導體結構的邊界區域之內。
在一實施例中，該TSV結構可進一步貫穿該第一PDN結構。在另一實施例中，該第一半導體裝置階層可包括彼此垂直堆疊的複數第一半導體裝置。例如，該第一半導體裝置可包括彼此垂直堆疊的橫向閘極全環(GAA)半導體裝置。
在一實施例中，該信號佈線階層可包括複數佈線階。例如，將該信號佈線階層至該第一半導體裝置階層之步驟可包括電連接該信號佈線階層之該佈線階的至少一者電連接至該第一半導體裝置階層，以及將該第二半導體裝置階層電連接至該信號佈線階層之步驟可包括將該第二半導體裝置階層電連接至該信號佈線階層之該佈線階的一剩餘者、並接合該佈線階的該剩餘者至該佈線階的該至少一者。在另一實施例中，該多階層半導體結構可使用序列3D整合來製造。
在一實施例中，該方法可進一步包括在該第一半導體裝置階層以及該第一PDN結構之間配置一第一基板，以及將一第一電能軌埋入該第一基板中，該第一電能軌電連接該第一PDN結構至該第一半導體裝置階層。
在一實施例中，該第一半導體裝置階層可包括彼此垂直堆疊的複數第一半導體裝置。例如，該等第一半導體裝置可包括彼此垂直堆疊的橫向GAA半導體裝置。
在一實施例中， 該方法可進一步包括將一第三PDN結構配置在該第二PDN結構上方並電連接該第三PDN結構至該TSV結構。
應注意，此發明內容之章節並未指明本揭露或申請專利範圍之每一實施例及/或漸增之新穎態樣。而應為，此發明內容僅提供不同實施例及相對於慣用技術之新穎性對應點的初步討論。關於本揭露及實施例之額外的細節及/或可能的觀點，讀者將被導向如下進一步討論之本發明的實施方式之章節及對應之圖式。
用語「例示的」在本文係用於表示「作為一範例、舉例或圖示」。本文指定作為例示的構造、處理、設計、技術等任何實施例，非必然被解釋為更優或更有利於其他此類實施例。本文作為例示性指示的範例之特定性質或合適性既非預期性的，亦不為推斷性的。
再者，在文中可為了說明便利性而使用空間相關的用詞如「在…之下」、「在…下方」、「較低」、「在…上方」、「較高」等說明圖中所示之一元件或特徵部與另一元件或特徵部之間的關係。空間相關的詞彙意在包含除了圖中所示的位向外，設備(或裝置)於使用中或操作時的不同位向。設備(或裝置)可具有其他位向(旋轉90度或其他位向)，因此文中所用的空間相關詞彙可以類似方式解釋。
本揭露包括能夠將CMOS邏輯與記憶體有效率且緊密地整合到密集的多階層塊體中之新穎微架構。3D整合(亦即，邏輯與記憶體之多階層的垂直堆疊) 的目標在於藉由提供佈局佈線工具額外的自由度，以減少關鍵路徑上的導線長度，從而克服傳統二維VLSI中所遭遇的微縮限制。本文中的3D整合(3Di)技術特別適用於稱為閘極上閘極(gate-on-gate，GoG) 3Di的3D製造形成。在GoG 3Di中，二或更多矽的半導體裝置階層依序地接合到主基板上。此矽或晶圓的接合能夠以僅受微影技術(而非晶圓或晶片接合對準公差)所限制的解析度而實現具有密集連結度的邏輯與記憶體單元之垂直堆疊。
密集GoG 3Di具挑戰性的一樣態為跨多個功能半導體裝置階層的電力輸送。增加電晶體的體積密度而不提供充足的電力輸送網路(PDN)將為適得其反的。本文的技術提供一微架構，其整合多階層PDN，同時提供了密集之階層至階層的信號連結度。
當然，如本文所述之不同步驟的討論順序已基於清楚目的來呈現。一般而言，此些步驟可依任何合適的順序來執行。另外，雖然本文之每一不同特徵、技術、配置等可能在本揭露之不同地方進行討論，但其用意為每一概念可彼此獨立地或彼此組合來執行。據此，可以許多不同方式來具體實施並概觀本發明。
圖1顯示依據本揭露之某些實施例，例示多階層半導體結構100的簡化橫切面圖，其繪示用以將層間間隙完全專用於密集化信號佈線階層的雙背面電力輸送網路(PDN)。可提供第一基板(或晶圓)110，例如，矽或SiGe基板。第一(或下)半導體裝置階層111可配置在第一基板110上。例如，第一半導體裝置階層111可配置在第一基板110的正面110a上。第一半導體裝置階層111可包括一或更多第一(或下)半導體裝置111a，例如場效應電晶體(FETs)，其形成功能電路，例如邏輯電路或記憶電路。此外，此些FETs可為沿著正面110a排列或沿著第一基板110之厚度的方向彼此垂直堆疊的n型或p型FETs。在一實施例中，第一半導體裝置111a可包括彼此垂直堆疊的橫向閘極全環(gate-all-around，GAA)半導體裝置。
一或更多第一(或下)電能軌112可埋在第一基板110中並且通過第一矽通孔(TSVs)(例如，奈米級)114將第一半導體裝置階層111電連接至第一(或下)電力輸送網路(PDN)結構113，以提供低電壓(Vss)以及高電壓(VDD)電力輸送，例如，由第一PDN結構113至第一半導體裝置階層111。在一實施例中，第一PDN結構113可配置在第一基板110的背面110b上。在另一實施例中，第一PDN結構113可包括PDN線或板。
第一(或下)信號佈線結構(或第一佈線階層)115可配置在第一半導體裝置階層111之上方，並且用於將第一半導體裝置階層111電連接至例如配置在第一信號佈線結構115上方的另一半導體裝置階層 (例如，第二半導體裝置階層121，其將敘述於下文)。第一信號佈線結構115可包括一或更多佈線層(或佈線階)，每一佈線層包括一或更多佈線軌道，該等佈線軌道沿著第一基板110的正面110a之方向延伸。通常，在一佈線層中的佈線軌道將在垂直於相鄰佈線層中的佈線軌道方向之方向上運行。例如，第一信號佈線結構115可包括三佈線層1151至1153，且佈線層1151可包括七條佈線軌道，該等佈線軌道在垂直於沿著第一基板110的正面110a之佈線層1152中的佈線軌道方向之方向上(例如，垂直於圖頁的平面)延伸。
第二(或上)信號佈線結構(或第二佈線階層)125可配置在第一信號佈線結構115上方並與之電連接。第二信號佈線結構125亦可包括一或更多佈線層(或佈線階)，每一佈線層包括一或更多佈線軌道，該等佈線軌道沿著第一基板110的正面110a之方向延伸。例如，第二信號佈線結構125可包括二佈線層1251以及1252，且佈線層1251可包括七條佈線軌道，該等佈線軌道在垂直於沿著第一基板110的正面110a之佈線層1252中的佈線軌道方向之方向上(例如，垂直於圖頁的平面)延伸。
在一實施例中，第一信號佈線結構115以及第二信號佈線結構125可統稱為信號佈線階層。
第二基板(或晶圓)120，例如矽或SiGe基板，可配置在信號佈線階層之上方。第二(或上)半導體裝置階層121可配置在第二基板120上。例如，第二半導體裝置階層121可配置在第二基板120的正面120a上。第二半導體裝置階層121可包括一或更多第二(或上)半導體裝置121a，例如形成功能電路的場效應電晶體(FETs)，例如邏輯電路或記憶電路。此外，此些FETs可為沿著正面120a排列或沿第二基板120的厚度方向彼此垂直堆疊的n型或p型FETs。在一實施例中，第二半導體裝置121a可包括彼此垂直堆疊的橫向GAA半導體裝置。
一或更多第二(或上)電能軌122可埋在第二基板120中並且通過第二TSV(例如，奈米級)124將第二半導體裝置階層121電連接至第二(或上)PDN結構123，以提供低電壓(Vss)以及高電壓(VDD)電力輸送，例如，由第二PDN結構123至第二半導體裝置階層121。在一實施例中，第二PDN結構123可配置在第二基板120的背面120b上。在另一實施例中，第二PDN結構123可包括PDN線或板。
在一實施例中，第一半導體裝置階層111以及第二半導體裝置階層121可被層間間隙140分隔開，其由信號佈線階層(亦即，第一信號佈線結構115以及第二信號佈線結構125)填充。
半導體結構100可進一步包括一或更多TSV結構。例如，半導體結構100可包括第一TSV結構131以及第二TSV結構132。第一TSV結構131以及第二TSV結構132之各者可電連接至信號佈線階層。例如，第一TSV結構131以及第二TSV結構132可分別電連接至信號佈線階層的第一信號佈線結構115之佈線層1153的佈線軌道1153a以及1153b。半導體結構100的第一TSV結構131以及第二TSV結構132可貫穿第一PDN結構113以及第二PDN結構123其中一者或兩者，並電連接至全域佈線或配置在第二PDN結構123之上方和/或第一PDN結構113之下的其他佈線結構。例如，第一TSV結構131可貫穿第二PDN結構123並電連接配置在第二PDN結構123上方的第三PDN結構(圖未顯示)。作為另一範例，第二TSV結構132亦可貫穿第一PDN結構113以及第二PDN結構123。在一實施例中，第三PDN結構可為全域的PDN結構，且據此第一TSV結構131以及第二TSV結構132可具有大的尺寸。
在一實施例中，第一TSV結構131以及第二TSV結構132可配置在半導體結構100的未充分利用區域之內。例如，第一TSV結構131以及第二TSV結構132可配置在半導體結構100的邊界區域之內。在一實施例中，第一TSV結構131以及第二TSV結構132之至少一者可包括彼此垂直堆疊的複數TSV。在另一實施例中，第一TSV結構131以及第二TSV結構132之至少一者可包括單一TSV(或階層至階層通孔)。
在圖1所顯示的範例實施例中，半導體結構100包括一對半導體裝置階層(亦即，第一半導體裝置階層111以及第二半導體裝置階層121)。在另一實施例中，半導體結構100可包括更多對半導體裝置階層，其可配置在第一PDN結構113以及第二PDN結構123之間。
在一實施例中，第一PDN結構113(以及第二PDN結構123)以及第一半導體裝置階層111(以及第二半導體裝置階層121)可在前段製程(FEOL)階段製造，第一電能軌112(和第二電能軌122)可在中段製程(MOL)階段製造，並且第一信號佈線結構115(以及第二信號佈線結構125)可在後端製程(BEOL)階段製造。然後，第一信號佈線結構115以及第二信號佈線結構125可與彼此接合，以用面對面接合方式製造半導體結構100。接合處理可以包括混合接合(hybrid bonding)，其泛指熱壓接合的任何替代方案，其以某些其他形式的接合來結合金屬互連。混合接合可包括黏合劑，或涉及不同互連金屬，例如銅(Cu)、銦(In)、以及銀(Ag)。下階層(包括第一半導體裝置階層111、第一基板110、第一電能軌112、第一信號佈線結構115以及第一PDN結構113)與上階層(包括第二半導體裝置階層121、第二基板120、第二電能軌122、第二信號佈線結構125以及第二PDN結構123)可以晶圓至晶圓或晶粒至晶圓的混合接合方式接合。例如，上階層可包含複數小晶片(晶粒)，其可能具有不同尺寸，此些晶粒可先傳送到載體晶圓上，接著載體晶圓可接合至下階層，且最後可移除載體晶圓。作為另一範例，可使用取放倒裝晶片接合器將上階層的晶粒單獨地傳送到下階層。
在另一實施例中，半導體結構100可通過序列3D整合(3Di)(某些人亦稱為單片3Di)製造，以實現與密集層間佈線相容的覆蓋公差。此種單片3Di涉及在同一基板上逐一地依序製造複數半導體裝置階層(例如，上階層以及下階層)。因只有一基板，故無需對準、減薄、接合、或TSV。例如，在CEA-Leti 所開創之序列3Di製程的CoolCube TM中(更多資訊可於以下網站找到：https://en.wikipedia.org/wiki/Three-dimensional_integrated_circuit)，下階層可在熱預算達到1000 ºC下建造，接著可將絕緣層上矽(SoI) 層接合至下階層的頂部，且最後可在低於600 ºC(例如遠低於1000 ºC的500 ºC)之另一熱預算下在下階層上方建造上階層。此較低的熱預算可確保在製造上階層的同時不會降低下階層的性能，並且不會降低上階層的固有性能。此序列3Di製程的主要優點是上階層近乎完美地對準至既有下階層。藉由利用密集序列3Di，可使層間連結度保持在技術節點的圖案化與處理能力所支持的最小金屬間距。為此，可優化層間間隙140中的信號佈線階層(例如，第一信號佈線結構115以及第二信號佈線結構125)以實現高效的橫向與垂直連結度，而無須扇出(fan-out)到晶圓或晶片接合3Di方法所需的顯著較大的間距。最好在最中央的信號佈線階層中略微增加佈線尺寸，以減少較長橫向連結上的電阻。
半導體結構100的分開的PDN排列(亦即，第一PDN結構113以及第二PDN結構123彼此分離並分別配置在第一基板110的背面110b以及第二基板120的背面120b)可確保層間間隙140可最佳地用於信號佈線階層，其尺寸和深寬比為高效的信號佈線而優化。二背面PDNs(亦即，第一PDN結構113以及第二PDN結構123)可選擇性地利用一TSV結構(其可具有大的尺寸)連接到公用全域PDN結構，該TSV結構在平面配置圖的未充分使用區域中(例如巨(macro)或塊邊界)貫穿半導體裝置堆疊(例如，第一半導體裝置階層111以及第二半導體裝置階層121)。
在一實施例中，二或更多的多階層半導體結構100可彼此堆疊。例如，另一第一PDN結構(例如第一PDN結構113)可配置在第二PDN結構123上，另一第一半導體裝置階層(例如，第一半導體裝置階層111)可配置在另一第一PDN結構上方並與之電連接，另一信號佈線階層(例如，信號佈線階層(包括第一信號佈線結構115以及第二信號佈線結構125))可配置在另一第一半導體裝置階層上方並與之電連接，另一第二半導體裝置階層(例如，第二半導體裝置階層121)可配置在另一信號佈線階層上方並與之電連接，另一第二PDN結構(例如，第二PDN結構123)可配置在另一第二半導體裝置階層上方並與之電連接，且另一TSV結構(例如，第一TSV結構131以及第二TSV結構132)可電連接至另一信號佈線階層，另一TSV結構貫穿另一第一PDN結構以及另一第二PDN結構的至少一者。
圖2為描繪依據本揭露的某些實施例之用於製造多階層半導體結構的例示性方法200的流程圖。在一實施例中，所示的例示性方法200的一些步驟可同時執行或與所示不同的順序執行、可由其他方法步驟代替、或者可省略。亦可依據需求而執行附加的方法步驟。在另一實施例中，例示性方法200可對應於圖1的多階層半導體結構100。
在步驟S210，提供第一PDN結構。例如，可提供第一PDN結構113。
在步驟S220，第一半導體裝置階層可配置在第一PDN結構上方並與之電連接。例如，第一半導體裝置階層111可配置在第一PDN結構113上方並與之電連接。第一半導體裝置階層可包括複數第一半導體裝置。例如，第一半導體裝置階層111可包括第一半導體裝置111a。
在步驟S230，信號佈線階層可配置在第一半導體裝置階層上方並與之電連接。例如，第一信號佈線結構115以及第二信號佈線結構125(可統稱為信號佈線階層)可配置在第一半導體裝置階層111上方並與之電連接。
在步驟S240，第二半導體裝置階層可配置在信號佈線階層上方並與之電連接。例如，第二半導體裝置階層121可配置在信號佈線階層上方並與之電連接。
在步驟S250，第二PDN結構可配置在第二半導體裝置階層上方並與之電連接。例如，第二PDN結構123可配置在第二半導體裝置階層121上方並與之電連接。
在步驟S260，可形成TSV結構以電連接信號佈線階層並貫穿第二PDN結構。例如，可形成第一TSV結構131以電連接信號佈線階層並貫穿第二PDN結構133。在一實施例中，TSV結構可進一步貫穿第一PDN結構。例如，第二TSV結構132可貫穿第二PDN結構123並進一步貫穿第一PDN結構113。
在前述中，已提出特定細節，例如處理系統之特定幾何以及其中所使用之不同元件及處理之敘述。然而，吾人應了解，本文之技術可實行於不同於這些特定細節之其他實施例，且此等細節係用於解釋之目的而非用以設限制。本文揭露之實施例已參照附圖敘述。同樣地，為了作解釋，已提到特定數目、材料、及配置以供徹底理解。然而，在無這些特定細節的情況下，亦可能實行實施例。實質上具有相同功能性結構之元件係由類似的參考符號表示，因此可能省略所有多餘的敘述。
已將各種技術描述為多重的分散操作以協助理解各實施例。不應將描述之順序解釋為隱含有這些操作必須係順序相依之意。這些操作確實並不需依呈現之順序執行。所述之操作可依不同於所述之實施例的順序執行。在額外之實施例中，可執行不同額外之操作及/或可省略所述之操作。
本文所提及之「基板」或「目標基板」基本上指涉依據本揭露的某些實施例而受處理之物體。該基板可包含任何材料部分或元件之結構，特別係半導體或其他電子元件，以及可係例如一基底基板結構，如半導體晶圓、標線片，或是在基底基板結構之上方或覆蓋其上之膜層例如一薄膜。因此，基板並不限於任何特定基底結構、基底層或覆蓋層、經圖案化或未經圖案化，而係考量包含任何此類膜層或基底結構，以及任何膜層和/或基底結構之組合。該敘述可參考基板之特定類型，但僅為了說明之目的。
熟悉本技藝者亦將理解，可對前述之該技術之操作做出許多變化，而依然能達到本揭露之相同目的。本揭露之範圍擬包含此類變化。因此，不擬將本揭露之實施例之以上敘述視為限制性者。而擬將對於本揭露之實施例的任何限制於以下申請專利範圍說明。
100:半導體結構 110:第一基板 110a:正面 110b:背面 111:第一半導體裝置階層 111a:第一半導體裝置 112:第一電能軌 113:第一PDN結構 114:第一TSV 115:第一信號佈線結構 1151,1152,1153:佈線層 1153a,1153b:佈線軌道 120:第二基板 120a:正面 120b:背面 121:第二半導體裝置階層 121a:第二半導體裝置 122:第二電能軌 123:第二PDN結構 124:第二TSV 125:第二信號佈線結構 1251,1252:佈線層 131:第一TSV結構 132:第二TSV結構 140:TSV結構 160:層間間隙 200:方法 S210-S260:步驟
參考以下隨附圖式而詳細描述作為範例的本揭露之不同實施例，其中相似的數字代表相似的元件，且其中：
圖1顯示依據本揭露之某些實施例，例示性多階層半導體結構的簡化橫切面圖；以及
圖2為依據本揭露之某些實施例而繪示製造多階層半導體結構的例示方法之流程圖。
100:半導體結構
110:第一基板
110a:正面
110b:背面
111:第一半導體裝置階層
111a:第一半導體裝置
112:第一電能軌
113:第一PDN結構
114:第一TSV
115:第一信號佈線結構
1151,1152,1153:佈線層
1153a,1153b:佈線軌道
120:第二基板
120a:正面
120b:背面
121:第二半導體裝置階層
121a:第二半導體裝置
122:第二電能軌
123:第二PDN結構
124:第二TSV
125:第二信號佈線結構
1251,1252:佈線層
131:第一TSV結構
132:第二TSV結構
140:TSV結構

Claims (20)

  1. 一種多階層半導體結構，包含： 一第一電力輸送網路(PDN)結構； 一第一半導體裝置階層，其配置在該第一PDN結構上方並電連接至該第一PDN結構； 一信號佈線階層，其配置在該第一半導體裝置階層上方並電連接至該第一半導體裝置階層； 一第二半導體裝置階層，其配置在該信號佈線階層上方並電連接至該信號佈線階層； 一第二PDN結構，其配置在該第二半導體裝置階層上方並電連接至該第二半導體裝置階層；以及 一矽通孔(TSV)結構，其電連接至該信號佈線階層，該TSV結構貫穿該第二PDN結構。
  2. 如請求項1之多階層半導體結構，其中該TSV結構更貫穿該第一PDN結構。
  3. 如請求項1之多階層半導體結構，其中該信號佈線階層包括複數佈線階。
  4. 如請求項1之多階層半導體結構，其中該TSV結構包括彼此垂直堆疊的複數TSV。
  5. 如請求項1之多階層半導體結構，其中該TSV結構配置在該多階層半導體結構的邊界區域之內。
  6. 如請求項1之多階層半導體結構，更包含： 一第一基板，其配置在該第一半導體裝置階層以及該第一PDN結構之間；以及 一第一電能軌，其埋在該第一基板中，該第一電能軌電連接該第一PDN結構至該第一半導體裝置階層。
  7. 如請求項1之多階層半導體結構，其中該第一半導體裝置階層包括彼此垂直堆疊的複數第一半導體裝置。
  8. 如請求項1之多階層半導體結構，更包含： 另一第一PDN結構，其配置在該第二PDN結構上； 另一第一半導體裝置階層，其配置在該另一第一PDN結構上方並電連接至該另一第一PDN結構； 另一信號佈線階層，其配置在該另一第一半導體裝置階層上方並電連接至該另一第一半導體裝置階層； 另一第二半導體裝置階層，其配置在該另一信號佈線階層上方並電連接至該另一信號佈線階層； 另一第二PDN結構，其配置在該另一第二半導體裝置階層上方並電連接至該另一第二半導體階層；以及 另一TSV結構，其電連接至該另一信號佈線階層，該另一TSV結構貫穿該另一第一PDN結構以及該另一第二PDN結構的至少一者。
  9. 如請求項1之多階層半導體結構，更包含一第三PDN結構，其配置在該第二PDN結構上方並電連接至該TSV結構。
  10. 一種製造多階層半導體結構的方法，該方法包含： 提供一第一PDN結構； 將一第一半導體裝置階層配置在該第一PDN結構上方並電連接該第一半導體裝置階層至該第一PDN結構； 將一信號佈線階層配置在該第一半導體裝置階層上方並電連接該信號佈線階層至該第一半導體裝置階層； 將一第二半導體裝置階層配置在該信號佈線階層上方並電連接該第二半導體裝置階層至該信號佈線階層； 將一第二PDN結構配置在該第二半導體裝置階層上方並電連接該第二PDN結構至該第二半導體裝置階層；以及 形成一TSV結構，其電連接該信號佈線階層並貫穿該第二PDN結構。
  11. 如請求項10之製造多階層半導體結構的方法，其中該TSV結構更貫穿該第一PDN結構。
  12. 如請求項10之製造多階層半導體結構的方法，其中該信號佈線階層包括複數佈線階。
  13. 如請求項12之製造多階層半導體結構的方法，其中： 電連接該信號佈線階層至該第一半導體裝置階層之步驟包括將該信號佈線階層之該佈線階的至少一者電連接至該第一半導體裝置階層；以及 電連接該第二半導體裝置階層至該信號佈線階層之步驟包括將該第二半導體裝置階層電連接至該信號佈線階層之該佈線階的一剩餘者、並接合該佈線階的該剩餘者至該佈線階的該至少一者。
  14. 如請求項10之製造多階層半導體結構的方法，其中該多階層半導體結構係使用序列3D整合來製造。
  15. 如請求項10之製造多階層半導體結構的方法，其中該TSV結構包括彼此垂直堆疊的複數TSV。
  16. 如請求項10之製造多階層半導體結構的方法，其中該TSV結構配置在該多階層半導體結構的邊界區域之內。
  17. 如請求項10之製造多階層半導體結構的方法，更包含： 在該第一半導體裝置階層以及該第一PDN結構之間配置一第一基板；以及 將一第一電能軌埋入該第一基板中，該第一電能軌電連接該第一PDN結構至該第一半導體裝置階層。
  18. 如請求項10之製造多階層半導體結構的方法，其中該第一半導體裝置階層包括彼此垂直堆疊的複數第一半導體裝置。
  19. 如請求項18之製造多階層半導體結構的方法，其中該等第一半導體裝置包括彼此垂直堆疊的橫向GAA半導體裝置。
  20. 如請求項10之製造多階層半導體結構的方法，更包含將一第三PDN結構配置在該第二PDN結構上方並電連接該第三PDN結構至該TSV結構。
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