KR20220079474A - 고밀도 게이트-온-게이트 3d 논리 회로를 위한 다층 후면 전력 전달 네트워크 - Google Patents

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라스 리브만
제프리 스미스
다니엘 샤네모우게임
폴 구트윈
브라이언 클라인
시아큉 수
데이비드 피에트로모나코
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도쿄엘렉트론가부시키가이샤
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Abstract

본 발명의 양태는 다층 반도체 구조물을 제공한다. 예를 들어, 다층 반도체 구조물은 제1 전력 전달 네트워크(PDN) 구조물, 및 제1 PDN 구조물 위에 배치되고 제1 PDN 구조물에 전기적으로 연결된 제1 반도체 디바이스 계층을 포함할 수 있다. 다층 반도체 구조물은 제1 반도체 디바이스 계층 위에 배치되고 제1 반도체 디바이스 계층에 전기적으로 연결된 신호 배선 계층, 신호 배선 계층 위에 배치되고 신호 배선 계층에 전기적으로 연결된 제2 반도체 디바이스 계층, 및 제2 반도체 디바이스 계층 위에 배치되고 제2 반도체 디바이스 계층에 전기적으로 연결된 제2 PDN 구조물을 더 포함할 수 있다. 다층 반도체 구조물은, 신호 배선 계층에 전기적으로 연결되고 제2 PDN 구조물을 관통하는 관통 실리콘 바이(through-silicon via; TSV) 구조물을 더 포함할 수 있다.

Description

고밀도 게이트-온-게이트 3D 논리 회로를 위한 다층 후면 전력 전달 네트워크{MULTI-TIER BACKSIDE POWER DELIVERY NETWORK FOR DENSE GATE-ON-GATE 3D LOGIC}
참조에 의한 포함
본 발명은 미국 가출원 번호 63/121,599(발명의 명칭: "Multi-Tier Backside Power Delivery Network for Dense Gate-on-Gate 3D Logic Integration", 출원일: 2020년 12월 4일, 전체 내용이 본 명세서에 참조로 포함됨)의 이익을 주장한다.
기술 분야
본 발명은 일반적으로 반도체 디바이스, 트랜지스터, 및 집적 회로를 포함하는 마이크로전자 디바이스, 및 마이크로 제조 방법에 관한 것이다.
반도체 디바이스를 (특히 미시적 규모에서) 제조할 때 성막 증착, 에칭 마스크 생성, 패턴화, 재료 에칭 및 제거, 도핑 처리와 같은 다양한 제조 공정이 실행된다. 이러한 공정은 기판 상에 원하는 반도체 디바이스 요소를 형성하기 위해 반복적으로 수행된다. 역사적으로 마이크로 제조를 통해 트랜지스터는 일 평면에 생성되고, 활성 디바이스 평면 위에 배선/금속화가 형성되어 2차원(2D) 회로 또는 2D 제조로 특성화되었다. 스케일링 노력에 의해 2D 회로에서 단위 면적당 트랜지스터의 수가 크게 증가하여, 논리 회로 및 메모리 회로와 같은 이종 기능 회로를 동일한 반도체 기판에 집적할 수 있게 되었다. 그러나 스케일링이 한 자릿수 나노미터 반도체 디바이스 제조 노드에 진입함에 따라 2D 스케일링 노력은 더 큰 도전에 직면하고 있다. 반도체 디바이스 제조업체는 집적 회로(IC)를 더 스케일링하는 다른 수단으로서 트랜지스터가 서로 상하로 적층된 3차원(3D) 반도체 회로에 대한 필요성을 표명했다.
본 발명의 양태는 다층 반도체 구조물을 제공한다. 예를 들어, 다층 반도체 구조물은 제1 전력 전달 네트워크(PDN) 구조물, 및 제1 PDN 구조물 위에 배치되고 제1 PDN 구조물에 전기적으로 연결된 제1 반도체 디바이스 계층을 포함할 수 있다. 다층 반도체 구조물은 제1 반도체 디바이스 계층 위에 배치되고 제1 반도체 디바이스 계층에 전기적으로 연결된 신호 배선 계층, 신호 배선 계층 위에 배치되고 신호 배선 계층에 전기적으로 연결된 제2 반도체 디바이스 계층, 및 제2 반도체 디바이스 계층 위에 배치되고 제2 반도체 디바이스 계층에 전기적으로 연결된 제2 PDN 구조물을 더 포함할 수 있다. 다층 반도체 구조물은 신호 배선 계층에 전기적으로 연결된 관통 실리콘 비아(through-silicon via; TSV) 구조물을 더 포함할 수 있고, TSV 구조물은 제2 PDN 구조물을 관통한다. 예를 들어, TSV 구조물은 서로 상하로 수직으로 적층된 복수의 TSV를 포함할 수 있다. 다른 예로서, TSV 구조물은 다층 반도체 구조물의 경계 영역 내에 배치될 수 있다.
일 실시예에서, TSV 구조물은 추가로 제1 PDN 구조물을 관통할 수 있다. 다른 실시예에서, 신호 배선 계층은 다중 배선 레벨을 포함할 수 있다. 일부 다른 실시예에서, 제1 반도체 디바이스 계층은 서로 상하로 수직으로 적층된 다수의 제1 반도체 디바이스를 포함할 수 있다.
다른 실시예에서, 다층 반도체 구조물은 제2 PDN 구조물 상에 배치된 다른 제1 PDN 구조물, 다른 제1 PDN 구조물 위에 배치되고 다른 제1 PDN 구조물에 전기적으로 연결된 다른 제1 반도체 디바이스 계층, 다른 제1 반도체 디바이스 계층 위에 배치되고 다른 제1 반도체 디바이스 계층에 전기적으로 연결된 다른 신호 배선 계층, 다른 신호 배선 계층 위에 배치되고 다른 신호 배선 계층에 전기적으로 연결된 다른 제2 반도체 디바이스 계층, 다른 제2 반도체 디바이스 계층 위에 배치되고 다른 제2 반도체 디바이스 계층에 전기적으로 연결된 다른 제2 PDN 구조물, 및 다른 신호 배선 계층에 전기적으로 연결된 다른 TSV 구조물을 더 포함하고, 다른 TSV 구조물은 다른 제1 PDN 구조물과, 다른 제2 PDN 구조물 중 적어도 하나를 관통한다.
일 실시예에서, 다층 반도체 구조물은 제1 반도체 디바이스 계층과 제1 PDN 구조물 사이에 배치된 제1 기판, 및 제1 기판에 매립된 제1 전력 레일을 더 포함할 수 있고, 제1 전력 레일은 제1 PDN 구조물을 제1 반도체 디바이스 계층에 전기적으로 연결한다. 다른 실시예에서, 다층 반도체 구조물은 제2 PDN 구조물 위에 배치되고 TSV 구조물에 전기적으로 연결된 제3 PDN 구조물을 더 포함할 수 있다.
본 발명의 양태는 다층 반도체 구조물을 제조하기 위한 방법을 제공한다. 예를 들어, 방법은 제1 PDN 구조물을 제공하는 단계, 및 제1 PDN 구조물 위에 제1 반도체 디바이스 계층을 배치하고 제1 반도체 디바이스 계층을 제1 PDN 구조물에 전기적으로 연결하는 단계를 포함할 수 있다. 방법은 제1 반도체 디바이스 계층 위에 신호 배선 계층을 배치하고 신호 배선 계층을 제1 반도체 디바이스 계층에 전기적으로 연결하는 단계를 더 포함할 수 있다. 방법은 신호 배선 계층 위에 제2 반도체 디바이스 계층을 배치하고 제2 반도체 디바이스 계층을 신호 배선 계층에 전기적으로 연결하는 단계를 더 포함할 수 있다. 방법은 제2 반도체 디바이스 계층 위에 제2 PDN 구조물을 배치하고 제2 PDN 구조물을 제2 반도체 디바이스 계층에 전기적으로 연결하는 단계를 더 포함할 수 있다. 방법은 신호 배선 계층을 전기적으로 연결하고 제2 PDN 구조물을 관통하는 TSV 구조물을 형성하는 단계를 더 포함할 수 있다. 예를 들어, TSV 구조물은 서로 상하로 수직으로 적층된 복수의 TSV를 포함할 수 있다. 다른 예로서, TSV 구조물은 다층 반도체 구조물의 경계 영역 내에 배치될 수 있다.
일 실시예에서, TSV 구조물은 추가로 제1 PDN 구조물을 관통할 수 있다. 다른 실시예에서, 제1 반도체 디바이스 계층은 서로 상하로 수직으로 적층된 다수의 제1 반도체 디바이스를 포함할 수 있다. 예를 들어, 제1 반도체 디바이스는 서로 수직으로 적층된 측방향 게이트-올-어라운드(gate-all-around; GAA) 반도체 디바이스를 포함할 수 있다.
일 실시예에서, 신호 배선 계층은 다수의 배선 레벨을 포함할 수 있다. 예를 들어, 신호 배선 계층을 제1 반도체 디바이스 계층에 전기적으로 연결하는 단계는 신호 배선 계층의 배선 레벨들 중 적어도 하나를 제1 반도체 디바이스 계층에 전기적으로 연결하는 단계를 포함할 수 있고, 제2 반도체 디바이스 계층을 신호 배선 계층에 전기적으로 연결하는 단계는 제2 반도체 디바이스 계층을 신호 배선 계층의 배선 레벨의 나머지 레벨에 전기적으로 연결하고, 배선 레벨의 나머지 레벨을 배선 레벨 중 적어도 하나의 레벨에 접합하는 단계를 포함할 수 있다. 다른 실시예에서, 다층 반도체 구조물은 순차적 3D 집적에 의해 제조될 수 있다.
일 실시형태에서, 방법은 제1 반도체 디바이스 계층과 제1 PDN 구조물 사이에 제1 기판을 배치하는 단계, 및 제1 전력 레일을 제1 기판에 매립하는 단계를 더 포함할 수 있고, 제1 전력 레일은 제1 PDN 구조물을 제1 반도체 디바이스 계층에 전기적으로 연결한다.
일 실시예에서, 제1 반도체 디바이스 계층은 서로 상하로 수직으로 적층된 다수의 제1 반도체 디바이스를 포함할 수 있다. 예를 들어, 제1 반도체 디바이스는 서로 상하로 수직으로 적층된 측방향 GAA 반도체 디바이스를 포함할 수 있다.
일 실시예에서, 방법은 제2 PDN 구조물 위에 제3 PDN 구조물을 배치하고 제3 PDN 구조물을 TSV 구조물에 전기적으로 연결하는 단계를 더 포함할 수 있다.
본 발명의 내용 부분은 본 발명 또는 청구된 발명의 모든 실시형태 및/또는 점진적으로 신규한 양태를 나타내는 것이 아니라는 것에 유의한다. 대신에, 본 발명의 내용 부분은 기존 기술과 상이한 실시형태 및 대응하는 신규한 점에 대한 예비 논의만을 제공한다. 본 발명 및 실시형태의 추가적인 세부사항 및/또는 가능한 관점에 관해서는, 아래에서 추가로 논의되는 본 발명의 상세한 설명 부분 및 대응하는 도면을 참조한다.
예시로 제시되는 본 발명의 다양한 실시형태를 하기 도면을 참조하여 상세히 설명하고, 도면에서 동일한 참조 부호는 동일한 요소를 나타낸다.
도 1은 본 발명의 일부 실시형태에 따른 예시적인 다층 반도체 구조물의 단순화된 단면도를 도시한다.
도 2는 본 발명의 일부 실시형태에 따른 다층 반도체 구조물을 제조하는 예시적인 방법을 도시하는 흐름도이다.
"예시적인"이라는 단어는 본 명세서에서 "실시예, 사례 또는 예시로서 제공되는" 것을 의미하는 것으로 사용된다. 본 명세서에서 예시적인 것으로 지정된 구성, 공정, 디자인, 기술 등의 임의의 실시형태는 다른 이러한 실시형태에 비해 반드시 바람직하거나 유리한 것으로 해석되어서는 안 된다. 본 명세서에서 예시적인 것으로 표시된 실시예의 특정 품질 또는 적합성은 의도된 것도 아니고 추론되어서도 안 된다.
또한, "밑에", "아래", "하위", "위에", "상위" 등과 같은 공간적으로 상대적인 용어는 도면에 도시된 하나의 요소 또는 특징부와 다른 요소(들) 또는 특징부(들)의 관계를 예시하는 설명의 용이성을 위해 본 명세서에 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용 또는 동작 중인 장치(또는 디바이스)의 다른 배향을 포함하도록 의도된다. 장치(또는 디바이스)는 달리 배향될 수 있고(90도 또는 다른 배향으로 회전될 수 있고), 본 명세서에 사용된 공간적으로 상대적인 설명자도 마찬가지로 이에 따라 해석될 수 있다.
본 발명은 고밀도 다층 블록으로 CMOS 논리 회로와 메모리를 효율적이고 컴팩트하게 집적시킬 수 있는 신규한 마이크로 아키텍처를 포함한다. 논리 회로와 메모리를 다층으로 3D 집적, 즉 수직 적층하는 것은 임계 경로에 걸쳐 와이어 길이를 줄이는 데 있어 추가적인 자유도를 배치 및 라우팅 도구에 제공함으로써 기존의 2차원 VLSI에서 경험한 스케일링 제한을 극복하는 것을 목표로 한다. 본 명세서에서 3D 집적(3Di) 기술은 특히 게이트-온-게이트(GoG) 3Di로 알려진 3D 제조 형성에 적용될 수 있다. GoG 3Di에서 2개 이상의 실리콘 반도체 디바이스 계층은 1차 기판에 순차적으로 접합된다. 이러한 방식으로 실리콘 또는 웨이퍼를 접합하면 웨이퍼 또는 칩 접합 정렬 공차가 아니라 리소그래피에 의해서만 제한되는 해상도로 고밀도 연결을 통해 논리 회로와 메모리 셀을 수직으로 적층할 수 있다.
까다로운 고밀도 GoG 3Di의 일 양태는 다수의 기능 반도체 디바이스 계층에 걸쳐 전력을 전달하는 것이다. 적절한 전력 전달 네트워크(PDN)를 제공하지 않고 트랜지스터의 체적 밀도를 높이면 역효과를 초래할 수 있다. 본 명세서의 기술은 고밀도 계층간 신호 연결을 제공하면서 다층 PDN을 집적하는 마이크로 아키텍처를 제공한다.
물론, 본 명세서에 설명된 상이한 단계의 논의 순서는 명확성을 위해 제시되었다. 일반적으로 이러한 단계는 임의의 적절한 순서로 수행될 수 있다. 추가적으로, 본 명세서에서 상이한 특징, 기술, 구성 등 각각이 본 명세서의 여러 곳에서 논의될 수 있지만, 각각의 개념은 서로 독립적으로 또는 서로 조합하여 실행될 수 있는 것으로 의도된다. 따라서, 본 발명은 많은 상이한 방식으로 구현되는 것으로 볼 수 있다.
도 1은 본 발명의 일부 실시형태에 따라 고밀도 신호 배선 계층에 계층간 갭을 완전히 할당하는 이중 후면 전력 전달 네트워크(PDN)를 예시하는 예시적인 다층 반도체 구조물(100)의 단순화된 단면도를 도시한다. 제1 기판(또는 웨이퍼)(110), 예를 들어, 실리콘 또는 SiGe 기판이 제공될 수 있다. 제1 (또는 하위) 반도체 디바이스 계층(111)은 제1 기판(110) 상에 배치될 수 있다. 예를 들어, 제1 반도체 디바이스 계층(111)은 제1 기판(110)의 전면(110a)에 배치될 수 있다. 제1 반도체 디바이스 계층(111)은 논리 회로 또는 메모리 회로와 같은, 기능 회로를 형성하는, 전계 효과 트랜지스터(FET)와 같은 하나 이상의 제1 (또는 하위) 반도체 디바이스(111a)를 포함할 수 있다. 또한, 이러한 FET는, 전면(110a)을 따라 배열되거나 제1 기판(110)의 두께 방향을 따라 서로 상하로 수직으로 적층된 n형 또는 p형 FET일 수 있다. 일 실시형태에서, 제1 반도체 디바이스(111a)는 서로 상하로 수직으로 적층되는 측방향 게이트-올-어라운드(GAA) 반도체 디바이스를 포함할 수 있다.
하나 이상의 제1 (또는 하위) 전력 레일(112)은 제1 기판(110)에 매립될 수 있고, 예를 들어, 제1 PDN 구조물(113)로부터 제1 반도체 디바이스 계층(111)으로 저전압(Vss)과 고전압(VDD) 전력을 전달하기 위해 제1 반도체 디바이스 계층(111)을 제1 관통 실리콘 비아(TSV)(예를 들어, 나노 규모)(114)를 통해 제1 (또는 하위) 전력 전달 네트워크(PDN) 구조물(113)에 전기적으로 연결할 수 있다. 일 실시형태에서, 제1 PDN 구조물(113)은 제1 기판(110)의 후면(110b) 상에 배치될 수 있다. 다른 실시형태에서, 제1 PDN 구조물(113)은 PDN 와이어 또는 플레이트를 포함할 수 있다.
제1 (또는 하위) 신호 배선 구조물(또는 제1 배선 계층)(115)은 제1 반도체 디바이스 계층(111) 위에 배치될 수 있고, 제1 반도체 디바이스 계층(111)을 예를 들어 제1 신호 배선 구조물(115) 위에 배치된 다른 반도체 디바이스 계층(예를 들어, 후술하는 제2 반도체 디바이스 계층(121))에 전기적으로 연결하는 데 사용될 수 있다. 제1 신호 배선 구조물(115)은 하나 이상의 배선 층(또는 배선 레벨)을 포함할 수 있고, 각각의 배선 층은 제1 기판(110)의 전면(110a)을 따르는 방향으로 연장되는 하나 이상의 배선 트랙을 포함한다. 일반적으로 하나의 배선 층의 배선 트랙은 인접한 배선 층의 배선 트랙 방향에 수직인 방향으로 진행된다. 예를 들어, 제1 신호 배선 구조물(115)은 3개의 배선 층(1151 내지 1153)을 포함할 수 있고, 배선 층(1151)은 제1 기판(110)의 전면(110a)을 따라 배선 층(1152)의 배선 트랙의 방향과 수직인 방향으로 (도면 페이지의 평면에 수직인 방향으로) 연장되는 7개의 배선 트랙을 포함할 수 있다.
제2 (또는 상위) 신호 배선 구조물(또는 제2 배선 계층)(125)은 제1 신호 배선 구조물(115) 위에 배치되고 제1 신호 배선 구조물에 전기적으로 연결될 수 있다. 제2 신호 배선 구조물(125)은 하나 이상의 배선 층(또는 배선 레벨)을 더 포함할 수 있고, 각각의 배선 층은 제1 기판(110)의 전면(110a)을 따르는 방향으로 연장되는 하나 이상의 배선 트랙을 포함한다. 예를 들어, 제2 신호 배선 구조물(125)은 2개의 배선 층(1251 및 1252)을 포함할 수 있고, 배선 층(1251)은 제1 기판(110)의 전면(110a)을 따라 배선 층(1252)의 배선 트랙의 방향에 수직인 방향으로(예를 들어, 도면 페이지의 평면에 수직인 방향으로) 연장되는 7개의 배선 트랙을 포함할 수 있다.
일 실시예에서, 제1 신호 배선 구조물(115)과 제2 신호 배선 구조물(125)은 집합적으로 신호 배선 계층이라고 지칭될 수 있다.
제2 기판(또는 웨이퍼)(120), 예를 들어, 실리콘 또는 SiGe 기판이 신호 배선 계층 위에 배치될 수 있다. 제2 (또는 상위) 반도체 디바이스 계층(121)은 제2 기판(120) 상에 배치될 수 있다. 예를 들어, 제2 반도체 디바이스 계층(121)은 제2 기판(120)의 전면(120a)에 배치될 수 있다. 제2 반도체 디바이스 계층(121)은 논리 회로 또는 메모리 회로와 같은 기능 회로를 형성하는, 전계 효과 트랜지스터(FET)와 같은 하나 이상의 제1 (또는 하위) 반도체 디바이스(121a)를 포함할 수 있다. 또한, 이러한 FET는, 전면(120a)을 따라 배열되거나 제2 기판(120)의 두께 방향을 따라 서로 상하로 수직으로 적층되는 n형 또는 p형 FET일 수 있다. 일 실시형태에서, 제2 반도체 디바이스(121a)는 서로 상하로 수직으로 적층된 측방향 GAA 반도체 디바이스를 포함할 수 있다.
하나 이상의 제2 (또는 상위) 전력 레일(122)은 제2 기판(120)에 매립될 수 있고, 저전압(Vss)과 고전압(VDD) 전력을, 예를 들어, 제2 PDN 구조물(123)로부터 제2 반도체 디바이스 계층(121)으로 제공하기 위해 제2 TSV(예를 들어, 나노 스케일)(124)를 통해 제2 반도체 디바이스 계층(121)을 제2 (또는 상위) PDN 구조물(123)에 전기적으로 연결할 수 있다. 일 실시형태에서, 제2 PDN 구조물(123)은 제2 기판(120)의 후면(120b)에 배치될 수 있다. 다른 실시형태에서, 제2 PDN 구조물(123)은 PDN 와이어 또는 플레이트를 포함할 수 있다.
일 실시예에서, 제1 반도체 디바이스 계층(111)과 제2 반도체 디바이스 계층(121)은 신호 배선 계층(즉, 제1 신호 배선 구조물(115)과 제2 신호 배선 구조물(125))으로 채워진 층간 갭(140)에 의해 분리될 수 있다.
반도체 구조물(100)은 하나 이상의 TSV 구조물을 더 포함할 수 있다. 예를 들어, 반도체 구조물(100)은 제1 TSV 구조물(131)과 제2 TSV 구조물(132)을 포함할 수 있다. 제1 TSV 구조물(131)과 제2 TSV 구조물(132) 각각은 신호 배선 계층에 전기적으로 연결될 수 있다. 예를 들어, 제1 TSV 구조물(131)과 제2 TSV 구조물(132)은 신호 배선 계층의 제1 신호 배선 구조물(115)의 배선 층(1153)의 배선 트랙(1153a 및 1153b)에 전기적으로 각각 연결될 수 있다. 반도체 구조물(100)의 제1 TSV 구조물(131)과 제2 TSV 구조물(132)은 제1 PDN 구조물(113)과 제2 PDN 구조물(123) 중 하나 또는 둘 모두를 관통할 수 있고, 제2 PDN 구조물(123) 위에 및/또는 제1 PDN 구조물(113) 아래에 배치된 전역 배선 또는 다른 배선 구조물을 전기적으로 연결할 수 있다. 예를 들어, 제1 TSV 구조물(131)은 제2 PDN 구조물(123)을 관통하여 제2 PDN 구조물(123) 위에 배치된 제3 PDN 구조물(미도시)을 전기적으로 연결할 수 있다. 다른 예로서, 제2 TSV 구조물(132)은 추가로 제1 PDN 구조물(113)과 제2 PDN 구조물(123)을 관통할 수 있다. 일 실시예에서, 제3 PDN 구조물은 전역 PDN 구조물일 수 있고, 따라서, 제1 TSV 구조물(131)과 제2 TSV 구조물(132)은 큰 치수를 가질 수 있다.
일 실시예에서, 제1 TSV 구조물(113)과 제2 TSV 구조물(123)은 반도체 구조물(100)의 과소 사용 영역(under-used area) 내에 배치될 수 있다. 예를 들어, 제1 TSV 구조물(113)과 제2 TSV 구조물(123)은 반도체 구조물(100)의 경계 영역 내에 배치될 수 있다. 일 실시예에서, 제1 TSV 구조물(131)과 제2 TSV 구조물(132) 중 적어도 하나는 서로 상하로 수직으로 적층된 복수의 TSV를 포함할 수 있다. 다른 실시예에서, 제1 TSV 구조물(131)과 제2 TSV 구조물(132) 중 적어도 하나는 단일 TSV(또는 계층간 비아)를 포함할 수 있다.
도 1에 도시된 예시적인 실시형태에서, 반도체 구조물(100)은 한 쌍의 반도체 디바이스 계층(즉, 제1 반도체 디바이스 계층(111)과 제2 반도체 디바이스 계층(121))을 포함한다. 다른 실시형태에서, 반도체 구조물(100)은 제1 PDN 구조물(113)과 제2 PDN 구조물(123) 사이에 배치될 수 있는 더 많은 쌍의 반도체 디바이스 계층을 포함할 수 있다.
일 실시형태에서, 제1 PDN 구조물(113)(및 제2 PDN 구조물(123))과 제1 반도체 디바이스 계층(111)(및 제2 반도체 디바이스 계층(121))은 라인의 전방 단부(front-end-of-line; FEOL) 레벨에서 제조될 수 있고, 제1 전력 레일(112)(및 제2 전력 레일(122))은 라인의 중간 부분(Middle-of-Line; MOL) 레벨에서 제조될 수 있고, 제1 신호 배선 구조물(115)(및 제2 신호 배선 구조물(125))은 라인의 후방 단부(back-end-of-line; BEOL) 레벨에서 제조될 수 있다. 그런 다음, 제1 신호 배선 구조물(115)과 제2 신호 배선 구조물(125)이 면과 면이 접합되게 반도체 구조물(100)을 제조하기 위해 서로 접합될 수 있다. 접합 처리는 금속 상호 연결부를 일부 다른 형태의 접합부에 결합시키는 열 압착 접합에 대한 임의의 대안을 대략적으로 칭하는 것인 하이브리드 접합을 포함할 수 있다. 하이브리드 접합은 접착제를 포함하거나, 구리(Cu), 인듐(In) 및 은(Ag)과 같은 다양한 상호 연결 금속을 포함할 수 있다. 상위 계층(제1 반도체 디바이스 계층(111), 제1 기판(110), 제1 전력 레일(112), 제1 신호 배선 구조물(115), 및 제1 PDN 구조물(113)을 포함)과 하위 계층(제2 반도체 디바이스 계층(121), 제2 기판(120), 제2 전력 레일(122), 제2 신호 배선 구조물(125), 및 제2 PDN 구조물(123)을 포함)은 웨이퍼와 웨이퍼 간 또는 다이와 웨이퍼 간 하이브리드 접합 방식으로 접합될 수 있다. 예를 들어, 상위 계층은 크기가 다를 수 있는 복수의 칩렛(chiplet)(다이)을 포함할 수 있고, 먼저 이러한 다이를 캐리어 웨이퍼로 전사할 수 있고, 그런 다음 캐리어 웨이퍼를 하위 계층에 접합할 수 있고, 마지막으로 캐리어 웨이퍼를 제거할 수 있다. 다른 예로서, 픽-앤-플레이스(pick-and-place) 플립-칩 접합제(flip-chip bonder)를 사용하여 상위 계층의 다이를 개별적으로 하위 계층으로 전사할 수 있다.
다른 실시형태에서, 반도체 구조물(100)은 고밀도 층간 배선과 양립할 수 있는 오버레이 공차를 달성하기 위해 순차적 3D 집적(3Di)(일부는 모놀리식 3Di라고도 함)으로 제조될 수 있다. 이 모놀리식 3Di는 동일한 기판 상에 전후로 다수의 반도체 디바이스 레벨(예를 들어, 상위 계층과 하위 계층)을 순차적으로 제조하는 것을 포함한다. 기판은 하나뿐이므로 정렬, 박형화, 접합 또는 TSV가 필요치 않다. 예를 들어 CEA-Leti가 개척한 순차적 3Di 공정인 CoolCubeTM(보다 자세한 정보는 https://en.wikipedia.org/wiki/Three-dimensional_integrated_circuit에서 찾아볼 수 있음)에서, 하위 계층은 1,000℃에 달하는 열 예산(thermal budget)으로 구축될 수 있고, 그런 다음 실리콘-온-절연체(silicon-on-insulator; SoI) 층이 하위 계층의 상부에 접합될 수 있고, 마지막으로 상위 계층은 1,000℃보다 훨씬 낮은 600℃ 미만, 예를 들어, 500℃의 다른 열 예산으로 하위 계층 위에 구축될 수 있다. 이 하위 열 예산은 상위 계층을 제조하는 동안 하위 계층의 성능이 저하되지 않고 상위 계층의 고유 성능이 감소되지 않는 것을 보장할 수 있다. 이 순차적 3Di 공정의 주요 장점은 상위 계층을 기존의 하위 계층에 거의 완벽하게 정렬한다는 것이다. 고밀도 순차적 3Di를 이용함으로써 기술 노드의 패턴화 및 공정 능력이 지원하는 가장 작은 금속 피치에서 계층간 연결을 유지할 수 있다. 이를 위해, 계층간 갭(140)의 신호 배선 계층(예를 들어, 제1 신호 배선 구조물(115)과 제2 신호 배선 구조물(125))은 웨이퍼 또는 칩 접합 3Di 접근 방식에 필요한 상당히 더 큰 피치로 팬아웃(fan-out)할 필요 없이 효율적인 측방향 및 수직 연결을 위해 최적화될 수 있다. 더 긴 측방향 연결에 대한 저항을 줄이기 위해 가장 중심 신호 배선 계층에서 사이링 치수(siring dimension)를 약간 늘리는 것이 바람직하다.
반도체 구조물(100)의 분할된 PDN 배열(즉, 제1 PDN 구조물(113)과 제2 PDN 구조물(123)이 서로 분리되어 제1 기판(110)의 후면(110b)과 제2 기판(120)의 후면(120b)에 각각 배열됨)은 계층간 갭(140)을 신호 배선 계층에 최적으로 이용하여 효율적인 신호 배선을 위해 치수 및 종횡비를 최적화하는 것을 보장할 수 있다. 2개의 후면 PDN(즉, 제1 PDN 구조물(113)과 제2 PDN 구조물(123))은 매크로 또는 블록 경계와 같이 평면도의 과소 사용 영역에서 반도체 디바이스 스택(예를 들어, 제1 반도체 디바이스 계층(111)과 제2 반도체 디바이스 계층(121))을 관통하는 TSV 구조물(큰 치수를 가질 수 있음)을 갖는 공통 전역 PDN 구조물에 선택적으로 고정될 수 있다.
일 실시예에서, 다층 반도체 구조물(100) 중 2개 이상이 서로 상하로 적층될 수 있다. 예를 들어, 다른 제1 PDN 구조물(예를 들어, 제1 PDN 구조물(113))은 제2 PDN 구조물(123) 상에 배치될 수 있고, 다른 제1 반도체 디바이스 계층(예를 들어, 제1 반도체 디바이스 계층(111))은 다른 제1 PDN 구조물 위에 배치되고 다른 제1 PDN 구조물에 전기적으로 연결될 수 있고, 다른 신호 배선 계층(예를 들어, 신호 배선 계층(제1 신호 배선 구조물(115)과 제2 신호 배선 구조물(125)을 포함)은 다른 제1 반도체 디바이스 계층 위에 배치되고 다른 제1 반도체 디바이스 계층에 전기적으로 연결될 수 있고, 다른 제2 반도체 디바이스 계층(예를 들어, 제2 반도체 디바이스 계층(121))은 다른 신호 배선 계층 위에 배치되고 다른 신호 배선 계층에 전기적으로 연결될 수 있고, 다른 제2 PDN 구조물(예를 들어, 제2 PDN 구조물(123))은 다른 제2 반도체 디바이스 계층 위에 배치되고 다른 제2 반도체 디바이스 계층에 전기적으로 연결될 수 있고, 다른 TSV 구조물(예를 들어, 제1 TSV 구조물(131)과 제2 TSV 구조물(132))은 다른 신호 배선 계층에 전기적으로 연결될 수 있고, 다른 TSV 구조물은 다른 제1 PDN 구조물과, 다른 제2 PDN 구조물 중 적어도 하나를 관통한다.
도 2는 본 발명의 일부 실시형태에 따라 다층 반도체 구조물을 제조하는 예시적인 방법(200)을 도시하는 흐름도이다. 일 실시형태에서, 도시된 예시적인 방법(200) 단계들 중 일부는 동시에 또는 도시된 것과 다른 순서로 수행될 수 있고, 다른 방법 단계로 대체될 수 있고, 또는 생략될 수 있다. 원하는 경우 추가 방법 단계를 수행할 수도 있다. 다른 실시형태에서, 예시적인 방법(200)은 도 1의 다층 반도체 구조물(100)에 대응할 수 있다.
단계(S210)에서, 제1 PDN 구조물이 제공될 수 있다. 예를 들어, 제1 PDN 구조물(113)이 제공될 수 있다.
단계(S220)에서, 제1 반도체 디바이스 계층은 제1 PDN 구조물 위에 배치되고 제1 PDN 구조물에 전기적으로 연결될 수 있다. 예를 들어, 제1 반도체 디바이스 계층(111)은 제1 PDN 구조물(113) 위에 배치되고 제1 PDN 구조물에 전기적으로 연결될 수 있다. 제1 반도체 디바이스 계층은 다수의 제1 반도체 디바이스를 포함할 수 있다. 예를 들어, 제1 반도체 디바이스 계층(111)은 제1 반도체 디바이스(111a)를 포함할 수 있다.
단계(S230)에서, 신호 배선 계층은 제1 반도체 디바이스 계층 위에 배치되고 제1 반도체 디바이스 계층에 전기적으로 연결될 수 있다. 예를 들어, 집합적으로 신호 배선 계층이라고 지칭될 수 있는 제1 신호 배선 구조물(115)과 제2 신호 배선 구조물(125)은 제1 반도체 디바이스 계층(111) 위에 배치되고 제1 반도체 디바이스 계층에 전기적으로 연결될 수 있다.
단계(S240)에서, 제2 반도체 디바이스 계층은 신호 배선 계층 위에 배치되고 신호 배선 계층에 전기적으로 연결될 수 있다. 예를 들어, 제2 반도체 디바이스 계층(121)은 신호 배선 계층 위에 배치되고 신호 배선 계층에 전기적으로 연결될 수 있다.
단계(S250)에서, 제2 PDN 구조물은 제2 반도체 디바이스 계층 위에 배치되고 제2 반도체 디바이스 계층에 전기적으로 연결될 수 있다. 예를 들어, 제2 PDN 구조물(123)은 제2 반도체 디바이스 계층(121) 위에 배치되고 제2 반도체 디바이스 계층에 전기적으로 연결될 수 있다.
단계(S260)에서, 신호 배선 계층을 전기적으로 연결하고 제2 PDN 구조물을 관통하도록 TSV 구조물을 형성할 수 있다. 예를 들어, 신호 배선 계층을 전기적으로 연결하고 제2 PDN 구조물(133)을 관통하도록 제1 TSV 구조물(131)을 형성할 수 있다. 일 실시예에서, TSV 구조물은 추가로 제1 PDN 구조물을 관통할 수 있다. 예를 들어, 제2 TSV 구조물(132)은 제2 PDN 구조물(133)을 관통하고 추가로 제1 PDN 구조물(113)을 관통할 수 있다.
전술한 설명에서, 처리 시스템의 특정 기하 형상과 다양한 구성요소 및 내부에 사용된 공정에 대한 설명과 같은 특정 세부사항이 제시되었다. 그러나, 본 발명의 기술은 이러한 특정 세부사항에서 벗어나는 다른 실시형태에서 실시될 수 있어서 이러한 세부사항은 설명을 위한 것일 뿐, 본 발명을 제한하려는 것이 아닌 것으로 이해된다. 본 명세서에 개시된 실시형태는 첨부된 도면을 참조하여 설명되었다. 유사하게, 설명을 위해, 완전한 이해를 제공하기 위해 특정 숫자, 재료 및 구성이 제시되었다. 그럼에도 불구하고, 실시형태는 이러한 특정 세부사항 없이 실시될 수 있다. 실질적으로 동일한 기능 구성을 갖는 구성요소에 대해서는 동일한 참조 부호를 부여하고 중복 설명은 생략되었을 수 있다.
다양한 실시형태를 이해하는 것을 돕기 위해 다양한 기술이 다수의 이산 동작으로 설명되었다. 설명의 순서는 이러한 동작이 반드시 순서에 의존하는 것을 의미하는 것으로 해석되어서는 안 된다. 실제로 이러한 동작은 표시된 순서로 수행될 필요가 없다. 설명된 동작은 설명된 실시형태와 다른 순서로 수행될 수 있다. 다양한 추가 동작이 수행될 수 있고/있거나 설명된 동작은 추가적인 실시형태에서 생략될 수 있다.
본 명세서에 사용된 "기판" 또는 "표적 기판"은 일반적으로 본 발명의 일부 실시형태에 따라 처리되는 물체를 말한다. 기판은 디바이스, 특히 반도체 또는 기타 전자 디바이스의 임의의 재료 부분 또는 구조물을 포함할 수 있고, 예를 들어, 반도체 웨이퍼, 레티클과 같은 베이스 기판 구조물, 또는 베이스 기판 구조물 상에 또는 위에 놓이는 층, 예를 들어, 박막일 수 있다. 따라서, 기판은 패턴화되거나 패턴화되지 않은 임의의 특정 베이스 구조물, 하부 계층 또는 상부 계층으로 제한되지 않고, 오히려 임의의 이러한 층 또는 베이스 구조물, 및 층 및/또는 베이스 구조물의 임의의 조합을 포함하는 것으로 고려된다. 설명은 특정 유형의 기판을 언급할 수 있지만 이는 단지 설명을 위한 것일 뿐이다.
또한 이 기술 분야에 통상의 지식을 가진 자라면 본 발명의 동일한 목적을 여전히 달성하면서 위에서 전술한 기술의 동작에 많은 변형이 이루어질 수 있음을 이해할 수 있을 것이다. 이러한 변형은 본 발명의 범위에 포함되는 것으로 의도된다. 이와 같이, 본 발명의 실시형태에 대한 전술한 설명은 본 발명을 제한하려고 의도된 것이 아니다. 오히려, 본 발명의 실시형태에 대한 임의의 제한은 이하 청구범위에 제시된다.

Claims (20)

  1. 다층 반도체 구조물로서,
    제1 전력 전달 네트워크(PDN) 구조물;
    상기 제1 PDN 구조물 위에 배치되고 상기 제1 PDN 구조물에 전기적으로 연결된 제1 반도체 디바이스 계층;
    상기 제1 반도체 디바이스 계층 위에 배치되고 상기 제1 반도체 디바이스 계층에 전기적으로 연결된 신호 배선 계층;
    상기 신호 배선 계층 위에 배치되고 상기 신호 배선 층에 전기적으로 연결된 제2 반도체 디바이스 계층;
    상기 제2 반도체 디바이스 계층 위에 배치되고 상기 제2 반도체 디바이스 계층에 전기적으로 연결된 제2 PDN 구조물; 및
    상기 신호 배선 계층에 전기적으로 연결되고, 상기 제2 PDN 구조물을 관통하는 관통 실리콘 비아(through-silicon via; TSV) 구조물을 포함하는, 다층 반도체 구조물.
  2. 제1항에 있어서, 상기 TSV 구조물은 추가로 상기 제1 PDN 구조물을 관통하는, 다층 반도체 구조물.
  3. 제1항에 있어서, 상기 신호 배선 계층은 다수의 배선 레벨을 포함하는, 다층 반도체 구조물.
  4. 제1항에 있어서, 상기 TSV 구조물은 서로 상하로 수직으로 적층된 복수의 TSV를 포함하는, 다층 반도체 구조물.
  5. 제1항에 있어서, 상기 TSV 구조물은 상기 다층 반도체 구조물의 경계 영역 내에 배치되는, 다층 반도체 구조물.
  6. 제1항에 있어서,
    상기 제1 반도체 디바이스 계층과 상기 제1 PDN 구조물 사이에 배치된 제1 기판; 및
    상기 제1 기판에 매립되고, 상기 제1 PDN 구조물을 상기 제1 반도체 디바이스 계층에 전기적으로 연결하는 제1 전력 레일을 더 포함하는, 다층 반도체 구조물.
  7. 제1항에 있어서, 상기 제1 반도체 디바이스 계층은 서로 상하로 수직으로 적층된 다수의 제1 반도체 디바이스를 포함하는, 다층 반도체 구조물.
  8. 제1항에 있어서,
    상기 제2 PDN 구조물 상에 배치된 다른 제1 PDN 구조물;
    상기 다른 제1 PDN 구조물 위에 배치되고 상기 다른 제1 PDN 구조물에 전기적으로 연결된 다른 제1 반도체 디바이스 계층;
    상기 다른 제1 반도체 디바이스 계층 위에 배치되고 상기 다른 제1 반도체 디바이스 계층에 전기적으로 연결된 다른 신호 배선 계층;
    상기 다른 신호 배선 계층 위에 배치되고 상기 다른 신호 배선 계층에 전기적으로 연결된 다른 제2 반도체 디바이스 계층;
    상기 다른 제2 반도체 디바이스 계층 위에 배치되고 상기 다른 제2 반도체 디바이스 계층에 전기적으로 연결된 다른 제2 PDN 구조물; 및
    상기 다른 신호 배선 계층에 전기적으로 연결되고, 상기 다른 제1 PDN 구조물과 상기 다른 제2 PDN 구조물 중 적어도 하나를 관통하는 다른 TSV 구조물을 더 포함하는,
    다층 반도체 구조물.
  9. 제1항에 있어서, 상기 제2 PDN 구조물 위에 배치되고 상기 TSV 구조물에 전기적으로 연결된 제3 PDN 구조물을 더 포함하는, 다층 반도체 구조물.
  10. 다층 반도체 구조물을 제조하는 방법으로서,
    제1 PDN 구조물을 제공하는 단계;
    상기 제1 PDN 구조물 위에 제1 반도체 디바이스 계층을 배치하고 상기 제1 반도체 디바이스 계층을 상기 제1 PDN 구조물에 전기적으로 연결하는 단계;
    상기 제1 반도체 디바이스 계층 위에 신호 배선 계층을 배치하고 상기 신호 배선 계층을 상기 제1 반도체 디바이스 계층에 전기적으로 연결하는 단계;
    상기 신호 배선 계층 위에 제2 반도체 디바이스 계층을 배치하고, 상기 제2 반도체 디바이스 계층을 상기 신호 배선 계층에 전기적으로 연결하는 단계;
    상기 제2 반도체 디바이스 계층 위에 제2 PDN 구조물을 배치하고 상기 제2 PDN 구조물을 상기 제2 반도체 디바이스 계층에 전기적으로 연결하는 단계; 및
    상기 신호 배선 계층을 전기적으로 연결하고 상기 제2 PDN 구조물을 관통하는 TSV 구조물을 형성하는 단계를 포함하는, 다층 반도체 구조물을 제조하는 방법.
  11. 제10항에 있어서, 상기 TSV 구조물은 추가로 상기 제1 PDN 구조물을 관통하는, 방법.
  12. 제10항에 있어서, 상기 신호 배선 계층은 다수의 배선 레벨을 포함하는, 방법.
  13. 제12항에 있어서,
    상기 신호 배선 계층을 상기 제1 반도체 디바이스 계층에 전기적으로 연결하는 단계는 상기 신호 배선 계층의 배선 레벨들 중 적어도 하나를 상기 제1 반도체 디바이스 계층에 전기적으로 연결하는 단계를 포함하고;
    상기 제2 반도체 디바이스 계층을 상기 신호 배선 계층에 전기적으로 연결하는 단계는 상기 제2 반도체 디바이스 계층을 상기 신호 배선 계층의 배선 레벨의 나머지 레벨에 전기적으로 연결하고, 상기 배선 레벨의 나머지 레벨을 상기 배선 레벨 중 적어도 하나의 레벨에 접합하는 단계를 포함하는, 방법.
  14. 제10항에 있어서, 상기 다층 반도체 구조물은 순차적 3D 집적에 의해 제조되는, 방법.
  15. 제10항에 있어서, 상기 TSV 구조물은 서로 상하로 수직으로 적층된 복수의 TSV를 포함하는, 방법.
  16. 제10항에 있어서, 상기 TSV 구조물은 상기 다층 반도체 구조물의 경계 영역 내에 배치되는, 방법.
  17. 제10항에 있어서,
    상기 제1 반도체 디바이스 계층과 상기 제1 PDN 구조물 사이에 제1 기판을 배치하는 단계; 및
    상기 제1 PDN 구조물을 상기 제1 반도체 디바이스 계층에 전기적으로 연결하는 제1 전력 레일을 상기 제1 기판에 매립하는 단계를 더 포함하는, 방법.
  18. 제10항에 있어서, 상기 제1 반도체 디바이스 계층은 서로 상하로 수직으로 적층된 다수의 제1 반도체 디바이스를 포함하는, 방법.
  19. 제18항에 있어서, 상기 제1 반도체 디바이스는 서로 상하로 수직으로 적층된 측방향 GAA 반도체 디바이스를 포함하는, 방법.
  20. 제10항에 있어서, 상기 제2 PDN 구조물 위에 제3 PDN 구조물을 배치하는 단계, 및 상기 제3 PDN 구조물을 상기 TSV 구조물에 전기적으로 연결하는 단계를 더 포함하는, 방법.
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KR102465535B1 (ko) * 2018-11-26 2022-11-11 삼성전자주식회사 팬-아웃 반도체 패키지
KR102596759B1 (ko) * 2019-03-18 2023-11-02 삼성전자주식회사 반도체 패키지
US20220181263A1 (en) * 2020-12-04 2022-06-09 Lars Liebmann Inter-tier power delivery network (pdn) for dense gate-on-gate 3d logic integration
KR20230048949A (ko) * 2021-10-05 2023-04-12 삼성전자주식회사 반도체 패키지
KR20230073031A (ko) * 2021-11-18 2023-05-25 삼성전자주식회사 3차원 집적 회로 구조체 및 그의 제조 방법
US20230230901A1 (en) * 2022-01-10 2023-07-20 International Business Machines Corporation TSV and Backside Power Distribution Structure

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