CN220306254U - 半导体封装 - Google Patents

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Abstract

一种半导体封装包含多个底部半导体晶粒、多个顶部半导体晶粒及一再分配结构。所述多个顶部半导体晶粒中的各者接合至所述多个底部半导体晶粒中的一相应者。再分配结构自所述多个底部半导体晶粒与所述多个顶部半导体晶粒相对设置，且该再分配结构包含多个互连结构，其中所述多个顶部半导体晶粒中的一第一顶部半导体晶粒通过所述多个互连结构的一第一子集连接至所述多个顶部半导体晶粒中的一第二顶部半导体晶粒。

Description

半导体封装
技术领域
本揭露关于半导体封装。
背景技术
半导体装置在大多数行业的一些应用及装置中无处不在。举例而言，诸如个人电脑、蜂巢式电话、及可穿戴装置的消费电子设备可含有一些半导体装置。类似地，诸如测试仪器、车辆、及自动化系统的工业产品通常包含大量半导体装置。随着半导体制造的改善，半导体继续用于新的应用，这继而导致对半导体性能、成本、可靠性等的需求增加。
实用新型内容
根据本揭露的一些实施例，一种半导体封装包含：多个底部半导体晶粒；多个顶部半导体晶粒，该多个顶部半导体晶粒中的各者接合至该多个底部半导体晶粒中的一相应者；及一再分配结构，其自该多个底部半导体晶粒与该多个顶部半导体晶粒相对设置，且该再分配结构包含多个互连结构；其中该多个顶部半导体晶粒中的一第一顶部半导体晶粒通过该多个互连结构的一第一子集连接至该多个顶部半导体晶粒中的一第二顶部半导体晶粒。
根据本揭露的一些实施例，一种半导体封装包含：多个底部半导体晶粒；多个顶部半导体晶粒，该多个顶部半导体晶粒中的各者接合至该多个底部半导体晶粒中的一相应者；及一再分配结构，其自该多个底部半导体晶粒与该多个顶部半导体晶粒相对设置，并该再分配结构包含多个互连结构；其中该多个互连结构至少包括在第一方向上延伸的一第一互连结构、在第二方向上延伸的一第二互连结构、及在第三方向上延伸的一第三互连结构，该第一方向、第二方向及该第三方向彼此不同。
根据本揭露的一些实施例，一种半导体封装包含：一第一半导体晶粒；一再分配结构，包括多个互连结构；及一第二半导体晶粒，耦接至该再分配结构，且该第二半导体晶粒接合至该第一半导体晶粒，其中该多个互连结构包括在第一方向上延伸的一第一互连结构、在第二方向上延伸的一第二互连结构、及在第三方向上延伸的一第三互连结构，且其中该第一方向、该第二方向及该第三方向彼此不同。
附图说明
本揭露的态样在与随附附图一起研读时自以下详细描述内容来最佳地理解。应注意，根据行业中的标准规范，各种特征未按比例绘制。实际上，各种特征的尺寸可为了论述清楚经任意地增大或减小。
图1描绘根据一些实施例的半导体装置的砌块(tile)的横截面图；
图2描绘根据一些实施例的半导体装置的另一砌块的横截面图；
图3描绘根据一些实施例的半导体装置的X-Y平面图；
图4描绘根据一些实施例的另一半导体装置的X-Y平面图；
图5描绘根据一些实施例的半导体装置的仍然另一砌块的横截面图；
图6描绘根据一些实施例的又另一半导体装置的X-Y平面图；
图7描绘根据一些实施例的又另一半导体装置的横截面图；
图8、图9、图10、及图11绘示根据一些实施例的各种制造阶段期间的实例半导体装置的横截面图；
图12是根据一些实施例的制造半导体装置的方法的流程图。
【符号说明】
099:轴
100:砌块
105:TSV
110:第一上部晶粒
115:第一上部金属化层
120:第一下部晶粒
125:第一下部晶粒金属化结构
130:第二上部晶粒
135:第一上部金属化层
140:第二下部晶粒
145:第一下部晶粒金属化结构
150:第一半导体桥
200:砌块
205:TSV
210:第一上部晶粒
215:第一上部金属化层
220:第一下部晶粒
225:第一下部金属化层
230:第二上部晶粒
235:第二上部金属化层
240:第二下部晶粒
245:第二下部晶粒
250:半导体桥
300:半导体装置
310:第一晶粒
320:第二晶粒
330:第三晶粒
340:第四晶粒
350:硅桥
400:半导体装置
405:砌块
410:水平半导体桥
415:垂直半导体桥
420:路径
425:路径
500:砌块
510:再分配结构
512:通孔结构
514:侧向导电结构
520:第一连接结构
522:通孔结构
524:侧向导电结构
530:第二连接结构
540:晶片
550:半导体桥
600:半导体装置
605:第一砌块
610:半导体晶粒
615:第一互连结构
620:第二互连结构
625:第三互连结构
630:第二砌块
635:第三砌块
640:第四砌块
700:半导体装置
701:不连续线
710:第一层
712:第一互连结构
714:第二互连结构
720:第二层
730:第三层
740:第四层
750:第五层
760:第六层
762:端子
810:第一半导体晶粒
820:第一互连层
830:第二互连层
910:第一再分配层
920:第二再分配层
1010:第二半导体晶粒
1020:第一互连层
1030:第二互连层
1110:第二半导体晶粒
1120:第三互连层
1130:第四互连层
1205～1220:操作
C8:载体基板
C9:载体基板
具体实施方式
以下揭示内容提供用于实施所提供标的物的不同特征的许多不同实施例、或实例。下文描述组件及配置的特定实例以简化本揭露。当然，这些仅为实例且非意欲为限制性的。举例而言，在以下描述中第一特征于第二特征上方或上的形成可包括第一特征与第二特征直接接触地形成的实施例，且亦可包括额外特征可形成于第一特征与第二特征之间使得第一特征与第二特征可不直接接触的实施例。此外，本揭露在各种实例中可重复参考数字及/或字母。此重复是出于简单及清楚的目的，且本身且不指明所论述的各种实施例及/或组态之间的关系。
此外，为了便于描述，在本文中可使用空间相对术语，诸如“在……下方”、“在……之下”、“下部”、“在……之上”、“上部”、“顶部”、“底部”及类似者，来描述诸图中绘示的一个元件或特征与另一(多个)元件或特征的关系。空间相对术语意欲涵盖除了诸图中所描绘的定向以外的装置在使用或操作时的不同定向。器件可另外定向(旋转90度或处于其他定向)，且本文中所使用的空间相对描述符可类似地加以相应解释。
一般而言，半导体装置是通过制造半导体(例如，硅)晶粒的前段(“front end ofline，FEOL”)工艺与将这些晶粒中的一或多者封装至可与其他装置介接的半导体装置中的后段(“back end of line，BEOL”)工艺的组合来制造的。举例而言，封装可组合多个半导体晶粒，并可用以附接至印刷电路板或其他互连基板，这继而可允许半导体装置的多个半导体晶粒与其他半导体装置或其他装置、电源、通讯通道等介接。
针对装置小型化、增加连接性、及功率效率的实体需求正在推动半导体装置密度的增加。密度的这一增加中的一些可归因于FEOL工艺的改善，包括晶粒小型化。现代封装技术(例如，封装堆叠(package on package，PoP)、扇出式封装(Fan-Out packaging，FO)等)亦在推动小型化、互通、节能及其他改善。这些现代封装的一或多个晶粒可通过接合线、硅穿孔(through-silicon via，TSV)、耦接至硅晶粒的金属化层/通孔等互连或连接至封装输入及/或输出(input and/or output，I/O)。虽然此类连接使用复杂的技术，但需要进一步的改善以提高技术水平。
半导体装置可包括多个半导体晶粒。各种半导体晶粒可接合在一起以形成异质晶片。举例而言，晶粒可前后接合或背对背接合，使得各个晶粒的主动表面可接收来自邻接的接合晶粒的一或多个信号，或通过晶粒或邻接的接合晶粒的硅穿孔(through-siliconvia，TSV)接收信号。可在各种半导体晶粒或晶片之间形成半导体桥，以传递信号，诸如电力输送网络信号(power delivery network signal，PDN)、时脉、地址、数据信号等。一些半导体装置可包括一或多个非相邻晶片或晶粒，其间具有互连，使得互连电路可包括多个半导体桥。此类互连电路可导致延迟、信号完整性问题、或大于目标值的IR降。可在晶片上方形成包括多个互连结构的再分配结构。举例而言，再分配结构可连接任意数目的相邻或非相邻晶片，并可包括具有小于两个晶片之间曼哈顿距离的距离的连接。
半导体装置可包括多个半导体晶粒。本文中使用的半导体晶粒是指半导体晶圆的一部分，具有设置于其上的一或多个主动电路，诸如晶体管逻辑、模拟装置(诸如RF或滤波元件)、二极管等。主动表面之间的多个互连可由一或多个层(诸如金属化层)制成。一或多个层可将半导体装置的主动表面的电路与半导体装置的额外元件连接。与一或多个金属化层组合的晶粒可称为半导体晶片。可组合多个半导体晶片以形成更大的晶片。举例而言，可组合晶片以形成记忆体堆叠、异质晶片(包含一或多个晶粒类型)、或其他晶片。晶粒类型可包括晶粒的工艺节点或晶粒的功能(例如，PDN、处理、图形、挥发性记忆体、非挥发性记忆体等)。
一或多个晶片可形成砌块(tile)。举例而言，多个半导体晶片可结合(例如，接合)。举例而言，晶片可堆叠(例如，在z方向上至少部分重叠)并通过TSV连接或其他晶粒对晶粒连接垂直接合。连接可包括导电元件，诸如铜或铝。在一些实施例中，可在互连晶粒之间设置中间材料(诸如焊料凸块)。焊料凸块的存在可帮助晶粒连接的自对准。举例而言，焊料凸块可允许略微偏移的连接器保持连接(例如，机械连接、电连接、或热连接)。在一些实施例中，至少一些接面可不存在中间材料。举例而言，晶粒可通过铜对铜连接来连接(相对于至少一些凸块技术，这可能适用于增加的连接密度)。连接可是晶粒对晶粒连接，或可包括一或多个金属化层。举例而言，TSV可在连接至半导体晶粒的一或多个金属化层上终止。
相邻砌块可包括通过半导体桥(例如，硅桥)的互连。硅桥可包括一或多个导电元件。举例而言，半导体桥可包括沿半导体表面设置的金属化层。金属化层可在各种晶片之间形成侧向连接。半导体桥可具有比其他封装连接更高的密度。一些连接可延伸穿过多个半导体桥(例如，砌块之间或砌块内的桥)。穿过半导体桥的各个连接可包括桥的距离以及连接至桥的一或多个通孔结构、及任何额外路由长度。穿过半导体桥(例如，多个半导体桥)的一些连接可与延迟、IR降、或其他信号完整性问题相关联。
可在一或多个砌块上方形成再分配结构。再分配结构可包括一或多个互连结构。举例而言，互连结构可包括用以互连半导体装置的通孔结构及轨道。互连结构可连接相邻及非相邻砌块。举例而言，互连结构可沿对角线侧向方向(例如，沿X及Y方向)延伸。曼哈顿距离可由基于一或多个X方向或Y方向行进路径的两点之间的距离来界定。举例而言，点(其在X方向上距另一点1个单位且在Y方向上距该另一点1个单位)与另一点之间的曼哈顿距离为2(而实际距离为约1.41)。再分配结构的互连结构可以小于曼哈顿距离的距离来连接诸个点(例如，相对于X及Y坐标，用对角线导轨，诸如自其偏移小于90度)。
图1描绘根据一些实施例的半导体装置的砌块100。砌块100描绘为具有与半导体装置的轴099的Z方向对准的“向上”方向。“向上”方向亦可称为半导体装置的厚度。举例而言，半导体装置可用以在“向下”方向上与电路板组件或另一基板介接，并可连接至其(例如，机械连接、热连接、或电连接)。连接可包括各种信号，包括PDN信号。
第一上部晶粒110接合至第一下部晶粒120。举例而言，接合可是与一或多个TSV105或与其他连接器。这种接合可称为前后连接。第一上部晶粒110的“前部”(即，连接至一或多个第一上部金属化层115/135的主动表面)连接至第一下部晶粒120的“背部”。一些晶粒可以其他组态接合。举例而言，图2中描绘的前对前组态或背对背组态。接合可是或包括导电互连。举例而言，可通过将上部晶粒的导电元件连接至下部晶粒的导电元件(例如，没有中间焊料凸块)来形成接合，这在本文中称为混合接合并可通过混合接合技术达成。举例而言，个别元件可是铜或铝，且接合可称为混合铜接合或混合铝接合。
导电元件可是或包括TSV 105。举例而言，上部晶粒及下部晶粒或晶粒组件可通过混合接合经由多个TSV 105来连接。第一下部晶粒金属化结构125/145可用以与TSV 105、及半导体装置的额外层介接。举例而言，第一下部晶粒金属化结构125/145可与一或多个封装层介接，封装层包括C2凸块、C4凸块、通孔结构、集成被动装置(integrated passivedevice，IPD)、中介层、凸块下冶金、或其他中间连接。举例而言，半导体装置可包括用以接收诸如电源、地面、及数据的信号的端子。各种信号可通过半导体装置端子、经由一或多个中间连接，到达一或多个TSV 105，TSV 105可横穿第一下部晶粒120，并连接至第一上部晶粒110(例如，穿过第一上部金属化层115)。TSV亦可在第一上部晶粒110及第一下部晶粒120的电路之间传递信号，诸如区域地址总线。举例而言，第一上部晶粒110可是记忆体装置(例如，高带宽记忆体(high bandwidth memory，HBM)的一或多个层)，且TSV可将记忆体连接至第一下部晶粒120，第一下部晶粒120可是额外记忆体装置、或存取记忆体装置的处理装置。
第一下部晶粒120连接至第一半导体桥150。半导体桥150可连接砌块100内、或砌块100之间的半导体晶粒。举例而言，一或多个第一半导体桥可绑定一或多个砌块100的一或多个边缘，以互连设置于一或多个砌块100内的各种晶粒或晶粒组件。在一些实施例中，半导体桥的半导体晶粒可在主动表面上缺少电路，并可包括一或多个金属化层以互连其他半导体晶片(例如，晶粒可是金属化层的基板)。举例而言，第一半导体桥150可将第一上部晶粒110及第一下部晶粒120接合至第二上部晶粒130及第二下部晶粒140。第二上部晶粒130及第二下部晶粒140可通过同一或另一连接来接合(例如，可混合接合)。第二上部晶粒130及第二下部晶粒140可类似于第一上部晶粒110及第二下部晶粒120。各种晶粒可是电路元件的重复图案(例如，记忆体、计算、图形、人工智能最佳化核心等)，使得额外晶粒提高装置的性能或容量。各种晶粒可执行独特功能(例如，异质功能)，使得额外晶粒增加装置的功能性。各种晶粒可通过第一半导体桥150上方的标准或非标准连接(例如，实体及逻辑)进行互操作。
图2描绘根据一些实施例的半导体装置的另一砌块200。砌块200描绘为背对背组态，其中半导体晶粒的主动表面设置于彼此远离的方向上。第一上部晶粒210及第一下部晶粒220通过多个TSV 205来结合，并连接至个别第一上部金属化层215及第一下部金属化层225。半导体装置亦包括连接至第二下部金属化层240的第二下部晶粒245及连接至第二上部金属化层235的第二上部晶粒230。半导体桥250连接至第一下部晶粒220及第二下部晶粒240中的各者。本文、及本揭露中描绘的金属化层可包括一或多个子层。举例而言，金属化层可包含几个(例如，五个、八个、或九个)子层，这些子层可称为M0、M1、M2、……、及类似者。
在一些实施例中，可将额外半导体晶粒接合(例如，混合接合)至砌块。举例而言，砌块可含有3或4个半导体晶粒的堆叠，其中根据晶粒在半导体装置的层之间的投影，根据半导体装置的Z轴099，堆叠完全或部分重叠。半导体晶粒的高度可相似或不相似。举例而言，各个晶粒可包括多个TSV 205，这些TSV 205在各个晶粒之间对准，并可界定或影响半导体晶粒的z高度(例如，厚度)。举例而言，一或多个半导体晶粒(例如，顶部或底部晶粒)可不包括设置于其中的TSV 205，并可具有更大的厚度(例如，具有TSV 205的晶粒可经减薄以揭示TSV 205)。半导体桥的厚度可基于半导体装置的各种组件的层叠高度。举例而言，半导体桥可经选择或平坦化，以使上部尺寸与半导体装置的另一元件的至少一个上部尺寸匹配。
图3描绘根据一些实施例的半导体装置300的X-Y平面图。半导体装置300可含有与第一砌块100或第二砌块200类似的元件。第一晶粒310可连接(例如，通过混合接合)至第二晶粒320。第三晶粒330可通过与第一晶粒310及第二晶粒320类似或不同的接合连接至第四晶粒340。第二晶粒320及第四晶粒340中的各者均连接至硅桥350。
图4描绘根据一些实施例的另一半导体装置400的X-Y平面图。描绘的半导体装置包括九个砌块405。一些半导体装置可包括额外或更少的砌块、或不同的砌块。举例而言，砌块可具有可变的大小、数目、或功能。一些砌块405可包括可扩展资源，诸如处理器、记忆体、集成电压调整器、或通讯接口。沿砌块的边缘设置有多个半导体桥。各个砌块405通常与X-Y轴099对准。举例而言，各个砌块的边缘通常与轴099的X方向或轴099的Y方向对准。因此，半导体桥亦与X方向及Y方向对准，并可细分为通常在X方向上设置的水平半导体桥410、及通常在Y方向上设置的垂直半导体桥415。垂直及水平命名法旨在仅用于描述图4的实施例，而并不旨在限制半导体装置的位置。实际上，半导体装置可在任何定向或方向上定位或安装。
砌块405之间(或内)的互连可经由半导体桥来实现。连接可结合相邻砌块405的信号。举例而言，水平半导体桥410可含有结合垂直设置的相邻砌块的导电元件。路径420描绘一个这样的连接。连接亦可包括一或多个纵向元件。举例而言，路径425通过多个水平半导体桥410及垂直半导体桥415以连接相邻及非相邻砌块。连接可经由半导体桥的指定通路来路由，这可相对于中介层连接减小最大半导体尺寸，并相对于另一封装连接技术(例如，FR4基板)增加连接密度。
在一些实施例中，连接网的长度可是曼哈顿距离，使得IR降及延迟可高于所需水准。此外，半导体桥的密集连接可具有细节距，这可导致某些信号的进一步信号完整性信号，诸如全域时脉及PDN。举例而言，连接的网络阻抗可不是所需参数。现在参考图5，半导体装置的一或多个砌块500可包括设置于其上的再分配结构510。再分配结构510可包括一或多个连接结构。举例而言，再分配结构可包括第一连接结构520、第二连接结构530等。
仍然参考图5，半导体装置的横截面图，根据一些实施例，连接结构可包括一或多个通孔结构512、522，及一或多个侧向导电结构514、524。举例而言，一或多个通孔结构512、522可在砌块500的再分配结构510与一或多个晶片540之间延伸。举例而言，砌块500可包括多个混合接合晶片及穿过一或多个半导体桥550的互连。一些互连可经由再分配结构510进行。举例而言，可在再分配结构510中进行低阻抗或低延迟连接。再分配结构510亦可包括各种平面或形状的连接器。在一些实施例中，再分配结构可含有至半导体装置的上表面的一或多个连接。举例而言，PDN可包括一或多个被动组件(例如，半导体装置的上部层级上的体电容)，其可通过再分配结构510连接至半导体装置。
图6描绘根据一些实施例的又另一半导体装置的X-Y平面图。半导体装置600的第一砌块605由一或多个半导体晶粒610填充。半导体晶粒连接至包括第一互连结构615、第二互连结构620、及第三互连结构625的再分配层。一些实施例可包括额外或更少的互连结构。举例而言，一些实施例可在连接结构或个别连接结构中包括平面、总线、及其他连接。
第一互连结构615连接至半导体装置的第二砌块630，第二砌块630位于与第一砌块605对角相邻。第二互连结构620连接至第三砌块635，第三砌块635不相邻于第一砌块，并位于与半导体装置对角相对。第三互连结构625连接至第四砌块640，第四砌块640是位于在X方向上与第一砌块605相对的非相邻砌块。再分配结构可补充或替换半导体装置的一或多个半导体桥。举例而言，再分配结构可传递高电流低延迟信号、可能导致近距离干扰的信号(例如，作为攻击者或受害者传输路径)，并以其他方式提供至半导体装置的砌块的额外连接性。各种互连结构可包括以各种角度设置的元件，诸如90度、大于90度、或小于90度。
图7描绘根据一些实施例的又另一半导体装置700的横截面图。半导体装置700包括至少两个非相邻砌块，如不连续线701所示。半导体装置700的一些实施例可含有相邻砌块。半导体装置的第一层710包括再分配结构，以结合非相邻砌块。第一互连结构712显示为连接至一个砌块，并延伸至半导体装置的边缘。第一互连结构712可连接至未描绘的砌块，或第一互连结构712可是地平面，其可增加一或多个额外信号的信号隔离，并改善连接(例如，热连接、机械连接、或电连接)。举例而言，若第一层710的表面用以与散热器介接，则第一互连结构712可提供至其的热耦接。第二互连结构712连接两个描绘的砌块。举例而言，第二互连结构712可在两个连接之间传递PDN或其他信号。第二互连结构712可是多信号总线，诸如地址总线。
半导体装置700的第二层720包括连接至第一互连结构712及第二互连结构714的通孔结构。通孔结构可是砌块的一或多个晶粒的TSV。半导体装置700的第二层720包括半导体桥，其可连接半导体装置的砌块内或砌块之间的一或多个信号。半导体装置700的第三层730包括额外半导体晶粒，这些半导体晶粒结合至半导体装置700的第二层的半导体晶粒。举例而言，这些层可通过沿至少一个接面无需焊料凸块形成的一或多个互连来结合。额外半导体晶粒包括TSV，其将额外半导体晶粒连接至半导体装置的第四层740。在一些实施例中，TSV可延伸穿过半导体装置700的额外层，诸如第一层710或第二层720。举例而言，TSV可通过各个半导体晶粒，并经由半导体装置700的第一层710(例如，再分配结构)连接至仍然进一步的半导体晶粒。
半导体装置的第四层740包括一或多个互连层。举例而言，可在半导体装置700的第三层730、及半导体装置的第五层750的元件之间进行一或多个连接。第四层740亦可连接半导体装置700的第三层730或半导体装置的第五层750的元件。半导体装置700的第五层750可连接至半导体装置的一或多个端子762。举例而言，半导体装置700的第五层750可包括一或多个导电元件，以将端子结合至半导体装置700的额外层级。
半导体装置的第六层760包括半导体装置700的端子762，并可包括诸如UBM的中间连接。第六层可用以附接至额外基板。举例而言，第六层762可连接至中介层、或印刷电路板组件。
图8至图11绘示根据一些实施例的各种制造阶段期间的实例半导体装置的横截面图。参考图8，提供载体基板C8。载体基板C8可是玻璃、陶瓷、基于聚合物的材料、或材料的组合。举例而言，可在硼硅玻璃体上方沉积诸如光热转换释放层的脱层，这可有利地使载体基板C8能够自临时耦接层移除，同时最小化后续处理步骤期间的热膨胀及收缩。在载体基板C8上方形成(例如，置放或加工)第一半导体晶粒810。举例而言，半导体晶粒可是晶圆、或其切割部分。第一半导体晶粒810可具有主动表面，其上设置有一或多个电路。举例而言，主动表面可沿载体基板C8的表面形成，或可置放于具有主动表面的基板上。在一些实施例中，基板可是硅晶粒。举例而言，可包括晶圆并随后移除(例如，通过研磨或另一平坦化工艺)。在一些实施例中，晶圆可保持在原始厚度的完整半导体装置中。
第一半导体晶粒810可包括一或多个TSV(未描绘)。举例而言，TSV可延伸穿过第一半导体晶粒810的一部分，因此可减小第一半导体晶粒810的尺寸，以允许TSV穿过半导体晶粒的Z高度突出。第一互连层820形成于第一半导体晶粒810上方，具有多个电衬垫以沿第一半导体晶粒810的主动表面连接至多个电端子，并连接至各种互连结构。互连结构可包含导电材料，诸如铜、镍、钛、其组合、或类似物。在第一互连层上方形成第二互连层830。举例而言，第二互连层可包括一或多个通孔结构及一或多个侧向导电元件，以连接至半导体装置的主动表面。一些实施例可包括额外或更少的层。举例而言，各个描绘的层可包含多个子层。
现在参考图9，在另一载体基板C9上方形成再分配结构。载体基板C9可与图8的载体基板C8相似或不相似。举例而言，载体基板C9可用以自再分配结构移除。再分配结构包括形成于载体基板C9上方的第一再分配层910及形成于第一再分配层910上方的第二再分配层920。再分配层可包括自多个垂直元件(例如，通孔结构)、及水平元件形成的连接结构，在本文中可称为导轨或轨道。
连接结构可用以连接至多个半导体晶粒。举例而言，连接结构可包括以一或多个节距间隔间隔开的通孔结构(例如，TSV、通孔、TIV)。通孔结构可用以连接至多个砌块。举例而言，通孔结构可用以连接至多种制造工艺的半导体晶粒，包括半导体桥。一些通孔结构可用以与半导体装置的额外封装层介接。举例而言，代替通过半导体晶粒的TSV或除TSV以外，至少一些信号可用以自半导体装置的另一层传递至再分配结构。
现在参考图10，第二半导体晶粒1010、第一互连层1020、及第二互连层1030设置于包含第二再分配层920的组件上方。第二半导体晶粒1010可类似于第一半导体晶粒810。举例而言，第二半导体晶粒1010可具有与第一半导体晶粒810类似的功能、尺寸、或工艺，或可具有不同的功能、工艺或目的。在一些实施例中，第二半导体晶粒1010可是可由第一半导体晶粒810的一或多个处理器存取的记忆体装置。一些实施例可包括额外层(例如，额外记忆体层、或额外功能层，诸如人工智能硬件、及其他电路)。第二半导体晶粒1010可耦接至第二再分配层920。举例而言，第二再分配层920可包括一或多个导电元件，以与第二半导体晶粒1010连接(例如，电连接、机械连接或热连接)(例如，至TSV，TSV连接至第二半导体晶粒1010)。
现在参考图11，在包含第二半导体晶粒1110、第三互连层1120、及第四互连层1130的组件上方形成第一半导体晶粒810、第一互连层820、及第二互连层830。半导体晶粒经接合。举例而言，半导体晶粒可直接接合或经由一或多个相关联互连层接合。举例而言，各个半导体晶粒可包括连接器(例如，TSV或另一通孔结构)，用以连接至相应连接器。举例而言，连接器中的一或多者可包括焊料凸块，或基于相应连接器的位置及特征(例如，连接器的最小对准、及凹陷)的铜对铜连接。
在一些实施例中，可在描绘的层上方形成额外层，或可添加额外侧向晶粒。举例而言，额外侧向晶粒可通过一或多个半导体桥连接，从而可形成仍然进一步的封装层，包括半导体装置的一或多个端子。举例而言，可形成图7的半导体装置700。
图12是根据一些实施例的制造半导体装置的方法1200的流程图。方法1200可用于制造具有通过一或多个硅桥互连的多个半导体晶粒及一或多个再分配结构的半导体装置。举例而言，方法1200中描述的操作中的至少一些可导致图1至图11中描绘的半导体装置。揭示的方法1200作为非限制性实例揭示，并可在图12的方法1200之前、期间、及之后提供额外操作。此外，一些操作可仅在本文中简要描述，然而，熟悉此项技术者将理解，揭示的操作可结合本文揭示的或本领域一般已知的其他揭示方法来执行。举例而言，熟悉此项技术者将理解，额外层、端子、间隔物、填充物、及半导体桥可连接至半导体装置。
在操作1205处，形成第一半导体晶粒。半导体晶粒可形成于可包括另一材料的基板上，或晶粒可包括基板。举例而言，可选择具有提供主动表面的机械支撑的厚度的半导体晶粒。在一些实施例中，半导体装置可包括多个TSV。在一些实施例中，形成晶粒可包括TSV的置放。举例而言，可穿过半导体装置的第一部分形成TSV，并可移除半导体装置的第二部分(例如，通过机械研磨、化学机械研磨、或另一平坦化工艺)。可在半导体晶粒上形成一或多个金属化层。
在操作1210处，形成再分配结构。再分配结构可包括一或多个层，并可在一层内或在各个层之间形成一或多个互连结构。举例而言，再分配结构可用以结合半导体装置的一或多个砌块，其亦可包括一或多个半导体桥(例如，硅桥)。再分配结构可包括在第一方向(例如，X方向)上延伸的第一互连结构、在第二方向(例如，Y方向)上延伸的第二互连结、及在第三方向(例如，对角地，在既非X方向亦非Y方向的侧向方向)上延伸的第三互连结构。互连结构可在Z方向上传递。举例而言，连接至一或多个半导体晶粒的各种通孔结构(诸如TSV)可连接至互连结构或包含于互连结构中。
在操作1215处，第二晶粒耦接至再分配结构。第二晶粒可在耦接时连接至第一晶粒。举例而言，可在操作1220之后执行操作1215。连接的晶粒可包括一或多个金属化层。举例而言，可在耦接之前或之后形成一或多个金属化层(例如，生长、置放、蚀刻等)。在一些实施例中，第二半导体晶粒的主动表面可面对再分配结构的方向，并可通过设置于其间的一或多个金属化层耦接至再分配结构。在一些实施例中，半导体晶粒的主动表面可背对再分配结构，且半导体晶粒可以其他方式附接(例如，通过晶粒附接膜、或通过通过第二半导体晶粒的多个TSV机械附接)至其上。
在操作1220处，第二半导体晶粒接合至第一半导体晶粒。类似于第二半导体晶粒与再分配结构的连接(例如，经由金属化层、TIV、或其他连接器)，第二半导体晶粒可接合至第一半导体晶粒。举例而言，在一些实施例中，第二半导体晶粒可经由诸如半导体桥的中间装置接合。在一些实施例中，可将进一步的半导体晶粒附接至半导体装置。举例而言，具有介接于其间的TSV的半导体晶粒堆叠可接合至再分配结构并彼此接合。
在一些实施例中，第一半导体晶粒、第二半导体晶粒、及其间的各种连接可在晶圆规模上形成。举例而言，包含多个第一半导体晶粒的第一晶圆可连接至包含多个第二半导体晶粒的第二晶圆。晶圆可通过一或多个互连层来连接。举例而言，晶圆可通过图8中描绘的互连层、较少的互连层、或额外的互连层来连接。半导体晶粒的组装可包含一或多个半导体晶粒的添加。举例而言，可形成五个、十个、或15个晶粒的组件。晶粒可与额外元件组装，诸如在分离以形成半导体装置之前或之后的额外再分配结构。举例而言，可对两个晶圆进行切粒，并可在再分配结构上方形成所得晶粒组件。
在本揭露的一个态样中揭示一种半导体装置。半导体装置包括多个底部半导体晶粒。半导体装置包括多个顶部半导体晶粒。多个顶部半导体晶粒中的各者可接合至多个底部半导体晶粒中的相应一者。半导体装置包括再分配结构，再分配结构自多个底部半导体晶粒与多个顶部半导体晶粒相对设置，并包含多个互连结构。多个顶部半导体晶粒中的第一顶部半导体晶粒通过多个互连结构的第一子集连接至多个顶部导体晶粒中的第二顶部半导体晶粒。在一些实施例中，所述多个互连结构的第一子集各个沿一第一方向延伸，第一方向自一第二方向及一第三方向倾斜，所述多个顶部半导体晶粒中的一第三顶部半导体晶粒沿第二方向配置，且所述多个顶部半导体晶粒中的一第四顶部半导体晶粒沿第三方向配置。在一些实施例中，半导体封装进一步包含多个半导体桥，所述多个半导体桥中的各者插入所述多个顶部半导体晶粒中的相邻者之间。在一些实施例中，第三顶部半导体晶粒沿第二方向紧邻第一顶部半导体晶粒设置，且第四顶部半导体晶粒沿第三方向紧邻第一顶部半导体晶粒设置。在一些实施例中，第二顶部半导体晶粒沿第一方向紧邻第一顶部半导体晶粒设置。在一些实施例中，第一顶部半导体晶粒包括至少一第一穿孔结构，且第二顶部半导体晶粒包括至少一第二穿孔结构；且其中第一穿孔结构及第二穿孔结构经由所述多个互连结构的第一子集彼此电耦接。在一些实施例中，半导体封装进一步包含多个连接器，所述多个连接器自所述多个顶部半导体晶粒与所述多个底部半导体晶粒相对设置。在一些实施例中，第一顶部半导体晶粒通过所述多个互连结构的一第二子集连接至所述多个顶部半导体晶粒中的一第五顶部半导体晶粒。在一些实施例中，所述多个互连结构的第一子集与所述多个互连结构的第二子集彼此平行延伸。
在本揭露的另一态样中揭示一种半导体装置。半导体装置包括多个底部半导体晶粒及多个顶部半导体晶粒。多个顶部半导体晶粒中的各者接合至多个底部半导体晶粒中的相应一者。半导体装置包括再分配结构，再分配结构自包括多个互连结构的多个底部半导体晶粒与多个顶部半导体晶粒相对设置。多个互连结构包括在第一方向上延伸的第一互连结构。多个互连结构包括在第二方向上延伸的第二互连结构。多个互连结构包括在第三方向上延伸的第三互连结构，第一方向至第三方向彼此不同。在一些实施例中，所述多个顶部半导体晶粒中的一第一顶部半导体晶粒通过第一互连结构连接至所述多个顶部半导体晶粒中的一第二顶部半导体晶粒，且其中第一顶部半导体晶粒沿第一方向紧邻第二顶部半导体晶粒设置。在一些实施例中，所述多个顶部半导体晶粒中的一第一顶部半导体晶粒通过第二互连结构连接至所述多个顶部半导体晶粒中的一第三顶部半导体晶粒，且其中第一顶部半导体晶粒沿第二方向紧邻第三顶部半导体晶粒设置。在一些实施例中，所述多个顶部半导体晶粒中的一第一顶部半导体晶粒通过第三互连结构连接至所述多个顶部半导体晶粒中的一第四顶部半导体晶粒，且其中第一顶部半导体晶粒沿第三方向靠近第四顶部半导体晶粒设置。在一些实施例中，第三方向以小于90度的一角度自第一方向或第二方向中的任意者倾斜。在一些实施例中，半导体封装进一步包含多个连接器，所述多个连接器自所述多个顶部半导体晶粒与所述多个底部半导体晶粒相对设置。在一些实施例中，所述多个顶部半导体晶粒中的各者包括连接至所述多个互连结构中的一相应者的至少一个穿孔结构。在一些实施例中，所述多个顶部半导体晶粒中的各者经由一混合接合技术接合至所述多个底部半导体晶粒的相应者。
在本揭露的又另一态样中揭示一种制造半导体装置的方法。方法可包括在第一基板上形成第一半导体晶粒。方法可包括在第二基板上形成再分配结构，再分配结构包括多个互连结构。方法可包括将第二半导体晶粒耦接至再分配结构。方法可包括将第二半导体晶粒接合至第一半导体晶粒。多个互连结构可包括在第一方向上延伸的第一互连结构、在第二方向上延伸的第二互连结构、及在第三方向上延伸的三互连结构。第一方向至第三方向可彼此不同。在一些实施例中，在将第二半导体晶粒耦接至再分配结构的同时，进一步包含以下步骤：将一第三半导体晶粒耦接至再分配结构，其中第三半导体晶粒通过第一互连结构与第二半导体晶粒电接触，将一第四半导体晶粒耦接至再分配结构，其中第四半导体晶粒通过第二互连结构与第二半导体晶粒电接触，及将一第五半导体晶粒耦接至再分配结构，其中第五半导体晶粒通过第三互连结构与第二半导体晶粒电接触。在一些实施例中，方法进一步包含在第二半导体晶粒中形成一穿孔结构，其中穿孔结构与第一互连结构、第二互连线结构、或第三互连结构中的至少一者电接触。在一些实施例中，一种半导体封装包含一第一半导体晶粒、一再分配结构及一第二半导体晶粒，再分配结构包括多个互连结构，第二半导体晶粒耦接至该再分配结构，且该第二半导体晶粒接合至该第一半导体晶粒，其中所述多个互连结构包括在第一方向上延伸的一第一互连结构、在第二方向上延伸的一第二互连结构、及在第三方向上延伸的一第三互连结构，且其中该第一方向、该第二方向及该第三方向彼此不同。
如本文所用，术语“约”及“大约”通常意谓规定值的正负10％。举例而言，约0.5将包括0.45及0.55，约10将包括9至11，约1000将包括900至1100。
前述内容概述若干实施例的特征，使得熟悉此项技术者可更佳地理解本揭露的态样。熟悉此项技术者应了解，其可易于使用本揭露作为用于设计或修改用于实施本文中引入的实施例的相同目的及/或达成相同优势的其他工艺及结构的基础。熟悉此项技术者亦应认识到，此类等效构造并不偏离本揭露的精神及范畴，且此类等效构造可在本文中进行各种改变、取代、及替代而不偏离本揭露的精神及范畴。

Claims (10)

1.一种半导体封装，其特征在于，包含：
多个底部半导体晶粒；
多个顶部半导体晶粒，该多个顶部半导体晶粒中的各者接合至该多个底部半导体晶粒中的一相应者；及
一再分配结构，自该多个底部半导体晶粒与该多个顶部半导体晶粒相对设置，且该再分配结构包含多个互连结构；
其中该多个顶部半导体晶粒中的一第一顶部半导体晶粒通过该多个互连结构的一第一子集连接至该多个顶部半导体晶粒中的一第二顶部半导体晶粒。
2.如权利要求1所述的半导体封装，其特征在于，其中该多个互连结构的该第一子集各个沿一第一方向延伸，该第一方向自一第二方向及一第三方向倾斜，该多个顶部半导体晶粒中的一第三顶部半导体晶粒沿该第二方向配置，且该多个顶部半导体晶粒中的一第四顶部半导体晶粒沿该第三方向配置。
3.如权利要求2所述的半导体封装，其特征在于，进一步包含多个半导体桥，该多个半导体桥中的各者插入该多个顶部半导体晶粒中的相邻者之间。
4.如权利要求2所述的半导体封装，其特征在于，其中该第三顶部半导体晶粒沿该第二方向紧邻该第一顶部半导体晶粒设置，且该第四顶部半导体晶粒沿该第三方向紧邻该第一顶部半导体晶粒设置。
5.如权利要求2所述的半导体封装，其特征在于，其中该第二顶部半导体晶粒沿该第一方向紧邻该第一顶部半导体晶粒设置。
6.一种半导体封装，其特征在于，包含：
多个底部半导体晶粒；
多个顶部半导体晶粒，该多个顶部半导体晶粒中的各者接合至该多个底部半导体晶粒中的一相应者；及
一再分配结构，自该多个底部半导体晶粒与该多个顶部半导体晶粒相对设置，并该再分配结构包含多个互连结构；
其中该多个互连结构至少包括在第一方向上延伸的一第一互连结构、在第二方向上延伸的一第二互连结构、及在第三方向上延伸的一第三互连结构，该第一方向、该第二方向及该第三方向彼此不同。
7.如权利要求6所述的半导体封装，其特征在于，其中该第三方向以小于90度的一角度自该第一方向或该第二方向中的任意者倾斜。
8.如权利要求6或权利要求7所述的半导体封装，其特征在于，进一步包含多个连接器，该多个连接器自该多个顶部半导体晶粒与该多个底部半导体晶粒相对设置。
9.如权利要求6所述的半导体封装，其特征在于，其中该多个顶部半导体晶粒中的一第一顶部半导体晶粒通过该第一互连结构连接至该多个顶部半导体晶粒中的一第二顶部半导体晶粒，且其中该第一顶部半导体晶粒沿该第一方向紧邻该第二顶部半导体晶粒设置。
10.一种半导体封装，其特征在于，包含：
一第一半导体晶粒；
一再分配结构，包括多个互连结构；及
一第二半导体晶粒，耦接至该再分配结构，且该第二半导体晶粒接合至该第一半导体晶粒，
其中该多个互连结构包括在第一方向上延伸的一第一互连结构、在第二方向上延伸的一第二互连结构、及在第三方向上延伸的一第三互连结构，且其中该第一方向、该第二方向及该第三方向彼此不同。
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