JP2018505558A - 半導体構造体 - Google Patents

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Abstract

【課題】半導体構造体を提供する。【解決手段】半導体構造体は、冷却層と、冷却チャネルと、冷却チャネルと流体連通関係にある冷却剤インレットおよび冷却剤アウトレットと、冷却層上にあり１つまたは複数の接続点を有するデバイス層と、デバイス層領域とを有する基板を含む。デバイス層の熱膨張率は、冷却層の熱膨張率と実質的に等しい。複数の積層基板が、デバイス層上に配置され、デバイス層に電気的に取り付けられている。積層基板の熱膨張率は、デバイス層の熱膨張率と異なり、各積層基板は、それが取り付けられているデバイス層の部分よりも小さく、各積層基板は、隣接する積層基板の側部の間にギャップを含む。積層基板は、それらの間のギャップに亘って電気的にも機械的にも相互に接続されておらず、積層基板は、熱膨張に起因するデバイスと相互接続と冷却層とのワーピングを防止するのに十分であるほど小さい。【選択図】図１

Description

本発明の実施形態は、マルチコア・プロセッサ・チップから作られた大規模並列スーパーコンピュータに関する。
現代のスーパーコンピュータは、典型的には、あるネットワークにおいて分散されて、または、集中化されたコンピュータ・クラスタにおけるように相互に近接して配置されている数千個のプロセッサを用いる。より最近では、スーパーコンピュータは、１つのチップ上でスーパーコンピュータを開発するというアイデアにより、マルチコアのプロセッサを用い始めている。１つのスーパーコンピュータにおける別個のプロセッサ・チップ間でのバイセクショナル・バンド幅（bisectional bandwidth）は、典型的には、プロセッサ間に提供され得る電気的リンクの速度および個数によって制限される。同じチップ上のプロセッサ間の利用可能なバンド幅は、異なるチップ上のプロセッサ間に典型的に提供され得るものよりも、著しく大きい。個々のチップのサイズは、リソグラフィにおけるフィールドのサイズ、歩留り、およびチップ・パッケージング技術によって制限され、チップ間の電気的接続の個数もまた、チップ・パッケージング技術によって制限される。１つのチップ内部での電気的相互接続は、同じ基板上の複数のチップ間での電気的相互接続よりも安価であり使用電力も少ないが、同じ基板上の複数のチップ間での電気的相互接続は、複数の基板間での電気的相互接続よりも安価であり使用電力も少ない、等である。有用な計算タスクの個数は、自然言語処理や大規模な高速フーリエ変換（ＦＦＴ）において用いられる疎行列の乗算など、利用可能なバイセクショナル・バンド幅によって制限され得る。
半導体構造体を提供する。
本発明のある実施形態によると、半導体構造体が提供され、この半導体構造体は、１つまたは複数の冷却層と、１つまたは複数の冷却チャネルと、冷却チャネルと流体連通関係にある１つまたは複数の冷却剤インレットおよび冷却剤アウトレットと、冷却層上に配置されており１つまたは複数の接続点を有するデバイス層と、デバイス層領域とを含んでおり、デバイス層の熱膨張率が１つまたは複数の冷却層の熱膨張率と実質的に等しい、基板と、アレイとして配列されており、デバイス層上に配置されデバイス層に電気的に取り付けられている複数の積層基板であって、積層基板の熱膨張率はデバイス層の熱膨張率と異なっており、各積層基板は、それが取り付けられているデバイス層領域の部分よりも面積が小さく、各積層基板は、隣接する積層基板の側部の間にギャップを備えた、複数の積層基板と、を備えており、積層基板は、積層基板間のギャップに亘り電気的にも機械的にも相互に接続されておらず、積層基板は、熱膨張に起因するデバイス層と相互接続と冷却層とのワーピングおよび容認できない応力を実質的に防止するのに十分であるほど小さい。
本発明のさらなる実施形態によると、積層基板は、ＰＣボードと、セラミック基板またはガラス基板と、ビルトアップ有機基板とのうちの１つまたは複数を備えており、デバイス層は、高い熱伝導性を有する材料によって冷却層に強固に取り付けられている。
本発明のさらなる実施形態によると、デバイス層は、１つまたは複数の半導体ウエハを備える。
本発明のさらなる実施形態によると、基板は、ガラスおよび半導体材料のうちの１つまたは複数を備える。
本発明のさらなる実施形態によると、接続点は、デバイス層と積層基板との間に配置されたＣ４マイクロ・ハンダ・ボールを備える。
本発明のさらなる実施形態によると、半導体構造体は、複数の半導体構造体と、各半導体構造体間のウエハ・ギャップと、ウエハ・ギャップに亘る異なる半導体構造体上の積層基板間の１つまたは複数の電気的接続と、を含んでおり、各半導体構造体の冷却剤インレットおよび冷却剤アウトレットのうちの１つまたは複数が、共通の冷却システムを形成するように接続されている。
本発明の別の実施形態によると、データ処理構造が提供され、このデータ処理構造は、半導体プロセッサ・ウエハの非デバイス側で、この半導体プロセッサ・ウエハの熱膨張率と実質的に同様の熱膨張率を有し液体冷却される基板に強固に取り付けられたチップ・ワイヤリング・レベルによって相互接続された２つ以上のチップを含む半導体プロセッサ・ウエハを含み、各チップの基板は、各ウエハのデバイス側で個別のチップに取り付けられている。
本発明のさらなる実施形態によると、チップ基板は、ウエハ上のチップよりも面積が小さい。
本発明のさらなる実施形態によると、データ処理構造は、各チップ基板に取り付けられた１つまたは複数のカードを含み、各カードの主面（major surface）は半導体プロセッサ・ウエハの表面と垂直である。
本発明のさらなる実施形態によると、データ処理構造は、半導体プロセッサ・ウエハと、半導体プロセッサ・ウエハとチップ基板とに電気的に相互接続されているチップ基板との間に積み重ねられた１つまたは複数の追加的なウエハを含む。
本発明の別の実施形態によると、スーパーコンピュータ構造が提供され、このスーパーコンピュータ構造は、それぞれが、半導体プロセッサ・ウエハの非デバイス側で、液体冷却を提供するために共通の１組のマニホルド層に取り付けられている１つまたは複数のシリコン・マイクロチャネル・ウエハに強固に取り付けられたオン・チップ・ワイヤリング・レベルによって相互接続された２つ以上のチップを含む２つ以上の半導体プロセッサ・ウエハと、隣接する半導体プロセッサ・ウエハ間の信号伝達を提供するように構成された相互接続基板と、を含んでおり、マニホルド層は、シリコン・マイクロチャネル・ウエハの熱膨張率と実質的に同様の熱膨張率を有し、チップ基板は、半導体プロセッサ・ウエハのデバイス側で各チップに取り付けられている。
本発明のさらなる実施形態によると、マニホルド層は、一体化されたガラス層またはシリコン層のうちの１つまたは複数と、１つまたは複数の積み重ねられたシリコン層とを備える。
本発明のさらなる実施形態によると、半導体プロセッサ・ウエハは、垂直な相互接続によって一体化されている複数の積み重ねられたウエハを含む。
本発明のさらなる実施形態によると、半導体プロセッサ・ウエハは、メモリ・ウエハと、プロセッサ・ウエハと、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）とのうちの１つまたは複数を含む。
本発明のさらなる実施形態によると、各チップ基板は、有機材料、セラミック材料、またはシリコン材料のうちの１つを含み、各チップ基板は、半導体プロセッサ・ウエハに、電力と電圧調整と信号通信とを提供するように構成されている。
本発明のさらなる実施形態によると、隣接する半導体プロセッサ・ウエハ間の信号伝達は、１つまたは複数の電気信号と光信号とを用いる。
次に、本発明の好適な実施形態が、単に例示として、次の添付の図面を参照しながら、説明される。
本発明のある実施形態の全体構造の図である。 本発明のある実施形態によるウエハ全体の概略図である。 本発明のある実施形態による能動チップ領域間の接続区域の詳細な平面図である。 本発明のある実施形態による、接続区域における能動チップ領域間のワイヤリングを図解する概略的な断面図である。 本発明のある実施形態によるウエハ・マイクロチャネル・クーラとマニホルドとを構成する層の概略図である。 本発明のある実施形態によるウエハ・マイクロチャネル・クーラとマニホルドとを構成する層の概略図である。 本発明のある実施形態によるウエハ・マイクロチャネル・クーラとマニホルドとを構成する層の概略図である。 本発明のある実施形態によるウエハ・マイクロチャネル・クーラとマニホルドとを構成する層の概略図である。 本発明のある実施形態によるウエハ・マイクロチャネル・クーラとマニホルドとを構成する層の概略図である。 本発明のある実施形態によるウエハ・マイクロチャネル・クーラとマニホルドとを構成する層の概略図である。 本発明のある実施形態によるマイクロチャネル・クーラとマニホルドとに先にボンディングされていた能動素子ウエハに取り付けられたチップ基板の概略図である。 チップ・ピッチより小さなチップ基板を個別に図解している詳細な平面概略図である。 本発明のある実施形態による単一のダイ基板に取り付けられた垂直電力カードと垂直Ｉ／Ｏカードとの斜視図である。 ＣＴＥが一致しており液体冷却される共通の基板に取り付けられた２つ以上のウエハを有する本発明の別の実施形態の図である。 本発明のある実施形態によるデータ処理構造を製造する例示的で非限定的な方法の流れ図である。
本明細書で説明される本発明の例示的な実施形態は、一般論として、ウエハ・スケール集積化を用いて製造されるスーパーコンピュータと、そのようなスーパーコンピュータを製造するための方法とを含む。したがって、本発明の実施形態は様々な変更と代替的な形態とを許容するが、その特定の実施形態が、図面において例示として示され、本明細書において詳細に説明される。しかし、開示されている特定の例示的な実施形態に本発明の実施形態を限定しようとする意図は存在せず、むしろ逆に、本発明の実施形態は、本発明の範囲に含まれるすべての変更、均等物および代替物に及ぶ、ということが理解されるべきである。
本発明の例示的な実施形態は、チップ・ワイヤリングの上側レベルを用いて電気的に相互接続された多数の小さなプロセッサで構成されるチップがその表面全体に存在するウエハを含んでおり、これは、ウエハ・スケール集積化として知られている接続方式である。チップ間の相互接続は、典型的には、数百または数千の信号チャネルに制限される。ウエハのバイセクション（bisection）は、数百万のワイヤを含み得るのであるが、各ワイヤは、１ｇｂｉｔ／秒の整数倍の速度での、または、より太いワイヤではより高速での動作が可能である。たとえば、３００ｍｍのウエハの上側の６つの層上だけで、ＩＢＭ社のＣｕ−３２カスタム・ロジック・シリコン・オン・インスレータ（ＳＯＩ）チップ製造技術を用いて、ウエハの中心線と交差する約百万の接続が存在し得る。
特にコア間のネットワークにおいて相当の冗長度を有するように単一ウエハ上で多数の小さなコアを用いることにより、すべてのコアが完全に機能しているとは限らないときでも、ウエハ全体を失うことなく、機能するコアを用いることが可能になる。さらに、応用例に応じて、プロセッサ、メモリ、ネットワーク、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、光学装置、電力インダクタ、電圧調整器、集積キャパシタンス層、または別の技術によるウエハのうちの１つまたは複数において、ウエハ・スタックを生じさせるための層間の垂直相互接続、スルー・シリコン・バイア（ＴＳＶ）およびシリコン・オン・インスレータ（ＳＯＩ）、またはバルク・ウエハ技術あるいはこれらの組合せを用いたウエハ・レベルのスタック化により、異種の集積化がなされ得る。
プロセッサ・ウエハを機械的に支持し硬化させるため、プロセッサ・ウエハは、ハンダ、熱界面材料（ＴＩＭ）、高分子接着剤、または他の手段により、シリコンもしくはシリコンの熱膨張率（ＴＣＥ）と等しい熱膨張率を有するガラスなどの材料あるいはこれら両方から製造されたウエハ・スケールのマイクロチャネル・クーラに、取り付けられ得る。クーラは、複数のマニホルド層および出口を含み得るが、これら複数のマニホルド層は、冷却用の流体をマイクロチャネル冷却チャネルに運ぶための液体冷却チャネルを用いて結合され、１つの集積されたマニホルドとなる。
電力および信号をプロセッサ・ウエハに提供するために、機械的に分離された積層またはセラミックの基板のアレイが、取り付けられ得る。積層は、インジウム、または、共融的なＰｂＳｎもしくはＰｂのないハンダなど別の低温もしくは中間温度ハンダ材料を用いて、プロセッサ・ウエハに結合され得るが、これらのハンダ材料によると、積層または基板のサイズを増加させ、給電および通信要件をサポートすることを可能にする低い応力のハンダＣ４も、可能になる。ハンダ・ボールの取付け、ランド・グリッド・アレイ（ＬＧＡ）、またはソケットが、フレックスまたはプリント回路カードを基板に接続して信号および電力を提供し、機械的分離を維持するのに、用いられ得る。光リンクも、ウエハまたはウエハ・スタックに取り付けられた積層または基板との間での高速データ通信リンクのために、用いられ得る。
積層は、電力変換素子またはキャパシタを含み得る。追加的なフレックス回路、ＬＧＡ、光リンク、またはソケット相互接続が、追加的なコンポーネント領域または入力／出力（Ｉ／Ｏ）あるいはこれら両方を提供するために、ウエハ基板から離れて配置され得る。すべてのフレックス回路は、電力Ｉ／Ｏおよび信号Ｉ／Ｏのための共通ボードに接続する。
本発明の実施形態は、各ウエハまたはウエハ・スタックもしくはこれら両方において故障のない回路識別のため、ならびに始動およびアプリケーション使用の間の、自己修復のため、または、機能分離のためのテスト方法を含み得る。
本発明の実施形態は、また、集積されたウエハ・レベルのサブシステムおよび他の集積されたシステムの、機能しているプロセッサ・コア、メモリおよびコア、ならびに他の機能要素の間でのデータ通信のための低電力回路を含み得る。
本発明の他の実施形態は、スルー・シリコン・バイア（ＴＳＶ）、熱設計最適化、および自己電力調整を用いることにより、積み重ねられたウエハ・コンポーネントのための熱冷却を強化し得る。
本発明のある実施形態によるデータ処理構造の概観が図１に示されており、図２〜１３は、以下でさらに詳細に説明される細部を図解している。図１に示されているコンポーネントは、マイクロチャネル・クーラ・ウエハ１２上のプロダクト・ウエハ１１と、プロダクト・ウエハ１１上のダイ基板１３上に実装された垂直電力カード１４および垂直Ｉ／Ｏカード１７と、マイクロチャネル・ウエハ１２の下のガラス・マニホルド層１５と、ガラス・マニホルド層１５から下向きに突出しているインレット／アウトレット・フィッティング１６とを含む。図２〜４は複数のチップを含むプロダクト・ウエハを示し、図５〜１０はマイクロチャネル・クーラ・ウエハ１２とガラス・マニホルド層１５とを示し、図１１〜１３は複数の個別のダイ基板１３と垂直電力カード１４および垂直Ｉ／Ｏカード１７とを示す。
本発明のある実施形態によるデータ処理構造を製造する例示的で非限定的な方法の流れ図が、図１５に与えられている。ここで、この図を参照すると、組み立ては、ステップ１１０において、ガラス・マニホルド層１５とウエハ・スケール・マイクロチャネル・クーラ１２とを相互に結合させることによって、開始する。ガラス・マニホルド層とウエハ・スケール・マイクロチャネル・クーラとを結合させるための例示的で非限定的な材料は、フェロ（Ｆｅｒｒｏ）１１−０３６などのガラス・フリット材料であり得る。ガラスは、ボロフロート（Ｂｏｒｏｆｌｏａｔ）３３などの材料でもよく、このボロフロート３３は、シリコンの熱膨張率（ＴＣＥ）と密接に一致する熱膨張率を有する。マイクロチャネル・クーラは、シリコン・ウエハから形成される。次に、ステップ１１２では、複数のプロセッサを含むプロダクト・ウエハが、鉛濃度の高いハンダの層などの強固で熱伝導性が高い手段を用いて、マイクロチャネル・クーラ・ウエハの裏側に実装される。例示的で非限定的な鉛濃度の高いハンダは、９７：３または９５：５のＰｂ−Ｓｎを含む。それ以外のハンダ組成または類似の材料も、用いられ得る。冷却構造を形成するのに用いられる材料は、複数のプロセッサを含むウエハのＣＴＥと一致するＣＴＥを有するべきであり、それによって、複数のウエハが、プロセッサ・ウエハの堅さを増加させ最高の可能な冷却性能を提供するように、強固に結合され得る。ハンダなどの強固な結合手段の使用は、熱抵抗がより低い結合を可能にするのであって、また、グリース、ペースト、または熱伝導性の粒子を含むワックスなどの典型的な熱伝導性材料（ＴＩＭ）を用いて、達成され得る。ダイ基板と垂直カードとをウエハに組み立てることを可能にするには、ウエハもまた補強されるべきであるが、その理由は、特に、プロセッサ・ウエハの直径が３００ｍｍまたはそれよりも大きくてもよいのであるが、その厚さが僅かに約０．８ｍｍに過ぎないということを考慮すると、シリコンが、容易に破砕され得る結晶材料であるからである。冷却構造を強固に取り付けることが、この補強を提供する。
組み立てプロセスは、ステップ１１４で、ダイ基板をウエハ上の個別のチップ・サイトのそれぞれに取り付けるために、ＰｂがないＣ４マイクロ・ハンダ・ボールを用いることによって、継続する。上述されたステップ１１２で用いられたハンダよりも融点が低い限り、Ｃ４の代わりに別のハンダ材料を用いることが可能であることに、注意すべきである。マイクロ・ハンダ・ボールは、約１５０〜２００ミクロンのピッチを有し得る。基板は、セラミック材料または有機ビルドアップ材料のいずれかから形成され得るが、基板は、ウエハ上のチップ・ピッチよりも僅かに小さく、それによって、複数の基板間には、クリアランス・ギャップが存在するようになっている。チップのサイズに応じて、セラミック材料が用いられ、それにより、ＣＴＥがシリコンのＣＴＥと密接に一致し得るのであって、これは、熱サイクルの間のＣ４マイクロ・ハンダ・ボールとチップ・ワイヤリング層との応力を最小化することに役立たせることが可能である。次に、ステップ１１６では、垂直電力カードおよび垂直Ｉ／Ｏカードが、フリップ・チップ・ボンダにより、共融的なＰｂ−ＳｎのＢＧＡ（ボール・グリッド・アレイ）ハンダ・ボールを用いて、ダイ基板に順番に取り付けられる。ハンダ・ボールは、約０．５〜１ｍｍのピッチを有し得る。別のハンダ材料は、上述したステップ１１４で用いられたハンダよりも融点が低い限り、用いられ得るし、または、等しいもしくはより高い融点を有するハンダ材料よりもＣ４がアンダーフィルされている場合には、Ｃ４の結合部が損傷を受けない限り、用いられ得る。
図２〜４は、複数のプロセッサを含むプロダクト・ウエハを図解している。図２は、それぞれの一辺が約２４ｍｍである８９個のチップ・サイト２１を含む例示的で非限定的な直径が３００ｍｍであるウエハの概略図を示す。ウエハ全体は、ダイシングなしでパッケージングされる。チップは、プロセッサ、メモリ、およびそれ以外の論理要素などの能動半導体素子を含む能動チップ領域と、能動素子を含まない周辺部の周囲の接続区域２２とから構成される。チップは、同一であるか、または、異なるチップの混合であり得るが、上側の金属層を用いて相互にワイヤ接続され得る。
図３は、能動チップ領域間にある図２の詳細「Ｂ」の接続区域の詳細な平面図であり、隣接する能動チップ領域３２間のダイ境界３３の周囲における接続区域３１を示している。この接続区域では、バックエンドオブライン（ＢＥＯＬ）におけるワイヤリング層が、隣接するチップ・サイト間での電気信号接続を提供するために用いられる。
図４は、図３の断面図「Ｂ−Ｂ」の概略図であって、能動チップ領域３２間の露出境界３３の周囲の接続区域３１におけるワイヤリングを図解している。図４は、Ｃｕ ＢＥＯＬ４２のワイヤリングが埋め込まれたテトラエチル・オルソシリケート（ＴＥＯＳ）またはフッ化ＴＥＯＳ（ＦＴＥＯＳ）ベースの酸化物である絶縁体で形成された上側層４１と、追加的なＣｕ ＢＥＯＬワイヤを有する低誘電率の誘電絶縁体で形成された下側層４３と、能動素子４４とを示している。接続を阻止するクラック停止構造が周辺部に存在しないが、その理由は、これらのダイがウエハから切り出されたものではないからである。ワイヤリングの上側レベルは、チップ間の通信に用いられる。露出は、ダイ／露出の間の境界に亘る接続を形成するように、相互に「縫い合わされている」。ダイ／露出は、相互に接するか、または、僅かな重なり合いを有するか、のいずれかである。接続区域３１には、トランジスタなどの能動素子４４は、存在しない。チップ／ダイは、すべてが同一であり得るか、または、一意的なチップ・タイプの混合であり得る。
ウエハ・スケールのマイクロチャネル・クーラとガラス・マニホルドとの個別の層が、図５〜１０に示されており、各層の近似的な厚さも表示されている。図５に示されており、フィンとチャネルとが上方に向いているボトム層は、シリコン・マイクロチャネル・ウエハであり得るが、チャネル・パターンが、プロセッサ・ウエハ上のダイ・サイトと位置合わせされており、スタガ状のフィン間のチャネルが水平方向に延びている。図６に示されており、ホウケイ酸ガラス・ディスクからたとえば水ジェット切断によって製造される次の層は、交互になった垂直なインレットおよびアウトレットのスリットを含む。例示的で非限定的なホウケイ酸ガラスは、ショット（Ｓｃｈｏｔｔ）社のＢＯＲＯＦＬＯＡＴ（登録商標）３３である。厚さが約３．８ｍｍであり図７に示されている垂直マニホルド層は、垂直なインレットおよびアウトレットのスリット層に隣接して配置される。垂直マニホルド層上には、図８に示されているセパレータ層があり、セパレータ層上には、図９に示されており厚さが約６．５ｍｍである水平マニホルド層がある。セパレータ層は、垂直マニホルドおよび水平マニホルドを密封し、それらの間の接続を提供するように機能する。図１０に示されている最終的なインレットおよびアウトレットの層は、インレット・フィッティングおよびアウトレット・フィッティングが後で取り付けられる場所を除いて、水平マニホルド・チャネルを密封する。
この構造を通過する液体フロー経路は、インレット・フィッティングで開始し、インレット開口を通過して水平マニホルドまで進み、マニホルド・セパレータにおける開口を通過して垂直インレット・マニホルドまで進み、次に、垂直インレット・スリットを通過して下方のマイクロチャネル・ウエハまで進み得るが、ここで、水は、垂直アウトレット・スリットに到達するまで水平シリコン・チャネルに閉じ込められ、垂直マニホルドとマニホルド・セパレータにおける開口とを通過して水平マニホルドまで流れ、アウトレット開口とアウトレット・フィッティングとを通じて外に出る。垂直マニホルドはテーパ状になっているが、その理由は、冷却剤が、垂直インレットまたはアウトレットと、垂直マニホルドの長さに沿ったスリットおよびマイクロチャネルとに対して、連続的に提供されたり、受け取られたりしているからである。
マイクロチャネル・ウエハの背面と、複数のプロセッサ・ダイ・サイトを含むプロダクト・ウエハの背面（非活性面）とは、金などの複数の金属層で被覆されているが、それらをハンダが、バリアとして作用するニッケル上で、そして、接着層として作用するチタン上で、「濡らす」ことになる。図１５を参照して既に説明されたように、ステップ１１２で、プロセッサ・ウエハは、９７：３もしくは９５：５のＰｂ−Ｓｎなどの鉛濃度の高いハンダまたは別のハンダ材料の層を用いて、マイクロチャネル・ウエハの背面にハンダ付けされる。次のステップは、図１５のステップ１１４であるが、個別のダイ基板１３を、図１１に示されるように、鉛がないＣ４を用いて、プロセッサ・ウエハ１１上のチップ・サイト２１に取り付ける。これは、基板を取り上げ、位置合わせを行い、プロダクト・ウエハ上に配置することによって達成され、それが、マイクロチャネル・ウエハとガラス・マニホルドとの上に実装され、次に、このアセンブリを、ベルト炉を通過させて、個別のダイ基板をプロセッサ・ウエハ上のダイ・サイトに接続するために、Ｃ４マイクロ・ハンダ・ボールをリフローさせる。基板は、埋め込まれたキャパシタもしくはＣＴＥが一致するセラミックを有するまたは有しない有機積層であり得る。切断公差のために、そして、アンダーフィル材料の分配を可能にするために、基板間にギャップが提供される場合があり得る。
図１５のステップ１１６を参照して既に述べたように、組み立てにおける次のステップは、フリップ・チップ・ボンダを用いて、垂直電力カードおよび垂直Ｉ／Ｏカードをダイ基板に順番に取り付けることである。例示的で非限定的な実施形態では、これらのカードは、約０．５ｍｍのピッチで、共融的なＰｂ−ＳｎのＢＧＡハンダ・ボールを用いて、取り付けられる。ダイ基板１３のアレイに取り付けられた垂直電力カード１４と垂直Ｉ／Ｏカード１７とのアレイを示す平面図が、図１２に示されている。ダイ基板は下位にあるプロセッサ・ウエハ上のダイ・サイトよりも小さい、ということに注意してほしい。垂直電力カード１４と垂直Ｉ／Ｏカード１７とが取り付けられた単一のダイ基板１３の斜視図が、図１３に示されている。これらのカードは、ダイ基板上で対角線方向に向けられており、隣接するダイ基板と重なっているが、これは、電力要件およびＩ／Ｏ要件のために、大きなカード領域が必要となるからである。電力要件に応じて、１２Ｖから約１Ｖへの電力変換の最終段のためのコンポーネントは、ダイ基板上で利用可能な面積の約３〜４倍を必要とするので、ダイ基板の密接な近傍において追加的なカードが必要とされることがあり得る。ダイ基板のアレイが存在する場合に、最良の構成は、追加的なカードがダイ基板に対して垂直に向けられることである。さらに、補強手段が、フレックスが取り付けられた領域に追加されることがあり得る。
図１４は、図の上部および下部において、別の非限定的で例示的な実施形態の平面図および側方図をそれぞれ示しており、共通でありＣＴＥが一致した液体冷却される基板に、複数のウエハが取り付けられている。図１４を参照すると、四角にされた（squared-off）ウエハ９１が、冷却用の基板９０上に配置されており、複数のプロセッサ・チップ９３と複数のエッジ・チップ９２とが、四角にされたウエハ９１上に形成され、４つのグループに組織されている。エッジ・チップ９２の上方に形成された相互接続基板９４が、チップのグループを接続している。プロセッサ・チップ上の基板とより多くの相互接続基板とは、明瞭にする目的のために示されていない、ということに注意してほしい。この実施形態と図１〜１３の実施形態とは、プロセッサ・ウエハが１つまたは複数のエッジにおいて四角にされており、そして、隣接するエッジ間に広いバンド幅の電気的信号伝達を提供するために、電気的相互接続基板が用いられている、という点で異なる。電気的相互接続基板は、フレックス、多層フレックス、複数のビルドアップ層を有する有機基板、または複数のワイヤリング層を有するシリコン・チップから構成されることが可能であり、細かなピッチのマイクロ・ハンダ・バンプを用いて、プロセッサ・ウエハに接続され得る。例示的で非限定的な細かなピッチは、約５〜５０ミクロンの範囲にある。専用のエッジＩ／Ｏチップが、相互接続基板に接続するのに用いられることがあり得る。冷却用の基板は、複数のガラス・マニホルド層を含み得るが、複数のガラス・マニホルド層は、それぞれが、組み立てられた構造と、ガラス・マニホルドに取り付けられた１つまたは複数のシリコン・マイクロチャネル・ウエハと、プロセッサ・ウエハが取り付けられた１つまたは複数のシリコン・マイクロチャネル・ウエハとの全体のサイズに亘って、延びている。
以上では本発明を例示的な実施形態を参照して詳細に説明してきたが、当業者であれば、添付の特許請求の範囲において与えられている本発明の範囲から逸脱することなく、説明の際に参照された実施形態に対して、様々な変更および置き換えがなされ得ることを理解するであろう。

Claims (16)

  1. 半導体構造体であって、
    少なくとも１つの半導体プロセッサ・ウエハを備え、前記半導体プロセッサ・ウエハは、前記半導体プロセッサ・ウエハ自体の熱膨張率と同様の熱膨張率を有しており液体冷却される基板に非デバイス側で強固に取り付けられ、前記半導体プロセッサ・ウエハは、オンチップ・ワイヤリング・レベルによって相互接続された２つ以上のチップを含み、各チップの基板は、前記半導体プロセッサ・ウエハのデバイス側で個別のチップに取り付けられている、半導体構造体。
  2. 前記チップの基板は、前記ウエハ上の前記チップよりも面積が小さい、請求項１に記載の構造体。
  3. 各チップの基板に取り付けられた１つまたは複数のカードをさらに備えており、各カードの主面は前記半導体プロセッサ・ウエハの表面と垂直である、請求項２に記載の構造体。
  4. 前記半導体プロセッサ・ウエハと前記チップの基板との間に積み重ねられ、前記半導体プロセッサ・ウエハと前記チップの基板とに電気的に相互接続されている１つまたは複数の追加的なウエハをさらに備える、請求項２に記載の構造体。
  5. ２つ以上の前記半導体プロセッサ・ウエハであって、それらの各非デバイス側で前記液体冷却される基板に強固に取り付けられており、前記液体冷却される基板は、液体冷却を提供するために、共通の１組のマニホルド層に取り付けられた１つまたは複数のシリコン・マイクロチャネル・ウエハを備えた、２つ以上の前記半導体プロセッサ・ウエハと、
    隣接する半導体プロセッサ・ウエハ間の信号伝達を提供するように構成された相互接続基板と、
    を備えており、前記マニホルド層は、前記シリコン・マイクロチャネル・ウエハの熱膨張率と同様の熱膨張率を有する、請求項１に記載の構造体。
  6. 前記マニホルド層は、一体化されたガラス層またはシリコン層のうちの１つまたは複数と、１つまたは複数の積み重ねられたシリコン層とを備える、請求項５に記載の構造体。
  7. 前記半導体プロセッサ・ウエハは、垂直な相互接続によって一体化されている複数の積み重ねられたウエハを含む、請求項５に記載の構造体。
  8. 前記半導体プロセッサ・ウエハは、メモリ・ウエハと、プロセッサ・ウエハと、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）とのうちの１つまたは複数を含む、請求項５に記載の構造体。
  9. 各チップの基板は、有機材料、セラミック材料、またはシリコン材料のうちの１つを備えており、各チップの基板は、前記半導体プロセッサ・ウエハに、電力と電圧調整と信号通信とを提供するように構成されている、請求項５に記載の構造体。
  10. 隣接する半導体プロセッサ・ウエハ間の信号伝達が、１つまたは複数の電気信号と光信号とを用いる、請求項５に記載の構造体。
  11. 半導体構造体であって、
    １つまたは複数の冷却層と、１つまたは複数の冷却チャネルと、前記冷却チャネルと流体連通関係にある１つまたは複数の冷却剤インレットおよび冷却剤アウトレットと、前記冷却層上に配置されており１つまたは複数の接続点を有するデバイス層と、デバイス層領域とを含んでおり、デバイス層の熱膨張率が前記１つまたは複数の冷却層の熱膨張率と等しい、基板と、
    アレイとして配列されており、前記デバイス層上に配置され前記デバイス層に電気的に取り付けられている複数の積層基板であって、積層基板の熱膨張率は前記デバイス層の熱膨張率と異なっており、各積層基板は、それが取り付けられている前記デバイス層領域の部分よりも面積が小さく、各積層基板は、隣接する積層基板の側部の間にギャップを備えた、前記複数の積層基板と、
    を備えており、前記積層基板は、積層基板間の前記ギャップに亘り電気的にも機械的にも相互に接続されておらず、前記積層基板は、熱膨張に起因する前記デバイス層と相互接続部と冷却層とのワーピングおよび容認できない応力を防止するのに十分であるほど小さい、半導体構造体。
  12. 前記積層基板が、ＰＣボードと、セラミック基板またはガラス基板と、ビルトアップ有機基板とのうちの１つまたは複数を備えており、前記デバイス層が、高い熱伝導性を有する材料によって前記冷却層に強固に取り付けられている、請求項１１に記載の構造体。
  13. 前記デバイス層が１つまたは複数の半導体ウエハを備える、請求項１１に記載の構造体。
  14. 前記基板が、ガラスおよび半導体材料のうちの１つまたは複数を備える、請求項１１に記載の構造体。
  15. 前記接続点が、前記デバイス層と前記積層基板との間に配置されたＣ４マイクロ・ハンダ・ボールを備える、請求項１１に記載の構造体。
  16. 複数の半導体構造体と、
    各半導体構造体間のウエハ・ギャップと、
    前記ウエハ・ギャップに亘る異なる半導体構造体上の積層基板間の１つまたは複数の電気的接続部と、
    をさらに備えており、各半導体構造体の前記冷却剤インレットおよび冷却剤アウトレットのうちの１つまたは複数が、共通の冷却システムを形成するように接続されている、請求項１１に記載の構造体。
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