CN220208966U - 半导体封装及半导体晶粒组件 - Google Patents

半导体封装及半导体晶粒组件 Download PDF

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Abstract

一种半导体晶粒组件包括：设置于底部垂直阶层处的第一底部晶粒及第二底部晶粒；设置于顶部垂直阶层处并接合至第一底部晶粒的第一顶部晶粒，顶部垂直阶层在垂直方向上高于底部垂直阶层；设置于顶部垂直阶层处并接合至第二底部晶粒的第二顶部晶粒；及设置于顶部垂直阶层处并接合至第一底部晶粒及第二底部晶粒两者的连结晶粒。连结晶粒的特点是在垂直于垂直方向的水平面中呈多边形状，且该多边形状并非矩形。

Description

半导体封装及半导体晶粒组件
技术领域
本揭露的实施例关于半导体封装，且更具体地，是关于包括多边形连结晶粒的半导体封装结构。
背景技术
近年来，由于多种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度不断提高，半导体行业已经历快速增长。在很大程度上，集成密度的提高是由于最小特征尺寸的迭代减少，从而允许将更多元件整合至给定面积中。
这些持续缩小的电子元件需要更小的封装，比先前的封装占用更少的面积。例示性封装类型包括四方扁平封装(quad flat pack，QFP)、插针栅阵列(pin grid array，PGA)、球栅阵列(ball grid array，BGA)、倒装晶片(flip chip，FC)、三维集成电路(three-dimensional integrated circuit，3D IC)、晶圆级封装(wafer-level package，WLP)、及封装堆叠(package on package，PoP)装置。然而，对高级封装技术而言，有许多挑战需要处理。
实用新型内容
根据本揭露的一些实施例，一种半导体晶粒组件包括：一第一底部晶粒及一第二底部晶粒，位于一底部垂直阶层处；一第一顶部晶粒，位于一顶部垂直阶层处并接合至该第一底部晶粒，该顶部垂直阶层在一垂直方向上高于该底部垂直阶层；一第二顶部晶粒，位于该顶部垂直阶层处并接合至该第二底部晶粒；及一连结晶粒，位于该顶部垂直阶层处并接合至该第一底部晶粒及该第二底部晶粒两者，其中该连结晶粒的特征在于垂直该垂直方向的一水平面中呈一多边形状，且该多边形状并非一矩形。
根据本揭露的一些实施例，一种半导体晶粒组件包含：一第一底部晶粒及一第二底部晶粒；一第一顶部晶粒，接合至该第一底部晶粒，该第一顶部晶粒在一垂直方向上高于该第一底部晶粒及该第二底部晶粒；一第二顶部晶粒，接合至该第二底部晶粒，该第二顶部晶粒在一垂直方向上高于该第一底部晶粒及该第二底部晶粒；及一连结晶粒，接合至该第一底部晶粒及该第二底部晶粒两者，该连结晶粒在该垂直方向上高于该第一底部晶粒及该第二底部晶粒，该连结晶粒的特征在于垂直该垂直方向的一水平面中呈一多边形状，且该多边形状并非一矩形。
根据本揭露的一些实施例，一种半导体封装包括：一封装基板；一半导体晶粒组件，位于该封装基板上方并电连接至该封装基板，其中该半导体晶粒组件包含：一第一底部晶粒及一第二底部晶粒，位于一底部垂直阶层处；一第一顶部晶粒，位于一顶部垂直阶层处并接合至该第一底部晶粒，该顶部垂直阶层在一垂直方向上高于该底部垂直阶层；一第二顶部晶粒，位于该顶部垂直阶层处并接合至该第二底部晶粒；及一连结晶粒，位于该顶部垂直阶层处并接合至该第一底部晶粒及该第二底部晶粒两者，其中该连结晶粒的特征在于垂直该垂直方向的一水平面中呈一多边形状，且该多边形状并非一矩形。
附图说明
本揭露的态样在与随附附图一起研读时自以下详细描述内容来最佳地理解。应注意，根据行业中的标准规范，各种特征未按比例绘制。实际上，各种特征的尺寸可为了论述清楚经任意地增大或减小。
图1A绘示根据一些实施例的实例半导体晶粒组件的俯视图的示意图；
图1B绘示根据一些实施例的图1A中所示的实例半导体晶粒组件在线A-A'处截取的横截面图的示意图；
图1C绘示根据一些实施例的图1A中所示的实例半导体晶粒组件在线B-B'处截取的横截面图的示意图；
图2绘示根据一些实施例的图1B中所示的区域196的图；
图3绘示根据一些实施例的图1A至图1C中所示的实例半导体晶粒组件的实例组态的图；
图4绘示根据一些实施例的图1A至图1C中所示的实例半导体晶粒组件的另一实例组态的图；
图5绘示根据一些实施例的图1A至图1C中所示的实例半导体晶粒组件的又另一实例组态的图；
图6绘示根据一些实施例的图1A至图1C中所示的实例半导体晶粒组件的仍然另一实例组态的图；
图7绘示根据一些实施例的图1A至图1C中所示的实例半导体晶粒组件的实例组态的图；
图8A绘示根据一些实施例的制造(半导体)晶粒组件的实例方法的流程图；
图8B绘示根据一些实施例的图8A中所示的实例操作808的流程图；
图9A至图9D绘示根据一些实施例的多边形连结晶粒的实例几何形状的图；
图10A是根据一些实施例的实例半导体封装1000的俯视图的示意图；
图10B绘示根据一些实施例的图10A中所示的实例半导体封装在线A-A'处截取的横截面图的示意图；
图11绘示根据一些实施例的实例半导体封装的图；
图12绘示根据一些实施例的实例半导体封装的图。
【符号说明】
100:晶粒组件
102a～102d:顶部晶粒
104a～104b:底部晶粒
106:多边形连结晶粒
190:接合界面
192:底部垂直阶层
194:顶部垂直阶层
196:区域
250:硅基板
252:MLI结构
254:TSV
256b:接合层
256t:接合层
258-1～258-14:混合接合结构
258b:混合接合金属衬垫
258t:混合接合金属衬垫
290:密封环
300:半导体封装
302:封装基板
302a～302b:封装基板
304:硅晶片
306:LSI晶片
308:扇型封装结构
324:微凸块
326:C4铜凸块
328:封装球
400:半导体封装
500:半导体封装
600:半导体封装
700:半导体封装
800:方法
802～810:操作
852～856:操作
1000:半导体封装
1100:半导体封装
1200:半导体封装
具体实施方式
以下揭示内容提供用于实施所提供标的物的不同特征的许多不同实施例、或实例。下文描述元件及配置的特定实例以简化本揭露。当然，这些仅为实例且非意欲为限制性的。举例而言，在以下描述中第一特征于第二特征上方或上的形成可包括第一特征与第二特征直接接触地形成的实施例，且亦可包括额外特征可形成于第一特征与第二特征之间使得第一特征与第二特征可不直接接触的实施例。此外，本揭露在各种实例中可重复参考数字及/或字母。此重复是出于简单及清楚的目的，且本身且不指明所论述的各种实施例及/或组态之间的关系。
此外，源极/漏极区可是指源极或漏极，单独或集体地取决于上下文。举例而言，装置可包括第一源极/漏极区及第二源极/漏极区、以及其他元件。第一源极/漏极区可是源极区，而第二源极/漏极区可是漏极区，反之亦然。一般技艺人士将认识到许多变化、修改、及替代方案。
此外，为了便于描述，在本文中可使用空间相对术语，诸如“在……下方”、“在……之下”、“下部”、“在……之上”、“上部”及类似者，来描述诸图中图示的一个元件或特征与另一(多个)元件或特征的关系。空间相对术语意欲涵盖除诸图中所描绘的定向以外的装置在使用或操作时的不同定向。器件可另外定向(旋转90度或处于其他定向)，且本文中所使用的空间相对描述符可类似地加以相应解释。
此外，源极/漏极区可是指源极或漏极，单独或集体地取决于上下文。举例而言，装置可包括第一源极/漏极区及第二源极/漏极区、以及其他元件。第一源极/漏极区可是源极区，而第二源极/漏极区可是漏极区，反之亦然。一般技艺人士将认识到许多变化、修改、及替代方案。
本揭露的一些实施例经描述。可在这些实施例中描述的阶段之前、期间、及/或之后提供额外操作。针对不同的实施例，可替换或消除所描述的阶段中的一些。以下描述的特征中的一些可经替换或消除，并可针对不同的实施例添加额外的特征。尽管一些实施例讨论以特定次序执行的操作，但这些操作可以另一逻辑次序执行。
概述。
封装技术一度被认为仅是后段工艺，几乎是一种不便。时代已改变。在过去十年中，计算工作负荷的发展或许比前四十年还要多。云计算、巨量数据分析、人工智能(artificial intelligence，AI)、神经网络训练、AI推理、高级智能手机上的移动计算、甚至自动驾驶汽车均在推动计算的发展。现代工作负荷将封装技术带到创新的前沿，且其对产品的性能、功能、及成本至关重要。这些现代工作负荷推动产品设计，使其在系统层级上接受更全面的最佳化方法。
基板上晶圆上晶片(Chip-on-Wafer-on-Substrate，CoWoS)是一种晶圆级多晶片封装技术。CoWoS是一种封装技术，将多个晶片并排结合于硅中介层上，以便达成更佳的互连密度及性能。单独晶片经由例如硅中介层上的微凸块接合，形成晶圆上晶片(chip-on-wafer，CoW)结构。CoW结构接着经减薄，从而曝光硅穿孔(through-silicon-via，TSV)，随后形成凸块(例如，C4凸块)并进行分割。接着将CoW结构接合至形成CoWoS结构的封装基板。由于多晶片或多晶粒通常以并排方式结合，故COWO被视为2.5维(2.5-dimensional，2.5D)晶圆级封装技术。
整合扇型封装(Integrated Fan-Out，InFO)是另一晶圆级封装技术。InFO是一种封装技术，其结合高密度再分配层(redistribution layer，RDL)与InFO穿孔(throughInFO via，TIV)，用于高密度互连及诸如移动装置、高性能计算等的各种应用的性能。晶圆在测试之后通常切粒成单独已知优良晶粒(known good die，KGD)，且KGD置放于临时载体上，以一定的距离分开。随后形成RDL，以在不增加KGD尺寸的情况下致能更大数目的外部触点。
另一方面，在CoWoS结构中接合至中介层或嵌入InFO结构中的那些多晶片可各个包括具有多层、多晶片尺寸、及多功能的堆叠晶粒或堆叠小晶片(即，模块化晶粒)。在一个实施中，使用混合接合(hybrid bonding，HB)将堆叠晶粒接合在一起。混合接合是在高级封装中使用介电接合层及金属间互连两者来堆叠及接合晶粒的工艺。由于没有使用微凸块这样的凸块，故混合接合被视为无凸块接合技术。混合接合可提供改良的集成密度、更快的速度、及更高的带宽。除晶粒间接合以外，混合接合亦可用于晶圆间接合及晶粒与晶圆间接合。
具有超高密度垂直堆叠(通常使用混合接合)的堆叠晶粒有时称为系统整合单晶片(System on Integrated Chip，SoIC)技术。SoIC技术可达成高性能、低功率、及最小电阻-电感-电容(resistance-inductance-capacitance，RLC)。SoIC技术将自单晶片系统(System on Chip，SoC)中分割的主动及被动晶片整合至在电气上与原生SoC相同的新的整合式SoC系统中，以达成更佳的形状因数及性能。因此，使用混合接合接合在一起的晶粒堆叠有时称为SoIC晶粒堆叠(“SoIC晶粒堆叠”与“晶粒堆叠”在本揭露中可互换使用)。
使用晶圆切粒工艺(诸如机械锯切或激光切割)对晶粒进行切粒。在晶圆切粒工艺之后，晶粒通常为矩形。用于电连接两个晶粒的连结晶片(有时亦称为“连接晶片”)通常亦为矩形。举例而言，区域硅互连(local silicon interconnect，LSI)晶粒通常为矩形。由于晶粒尺寸不同，故矩形晶粒不会总在某个垂直阶层(例如，多个顶部晶粒位于的顶部垂直阶层、多个底部晶粒位于的底部垂直阶层)处利用整个区域。换言之，在某个垂直阶层处存在某些未占用区域(有时亦称为“非重叠区域”或“间隙”)。
根据本揭露的一些态样，提供各种半导体晶粒组件(有时称为“晶粒组件”)及半导体封装结构。为了利用上述未占用或非重叠区域，将多边形连结晶粒引入晶粒组件中。多边形连结晶粒并非矩形。多边形连结晶粒设置于顶部晶粒位于的顶部垂直阶层处。多边形连结晶粒设置于两个不同的底部晶粒上。在一个实施例中，使用混合接合将多边形连结晶粒接合至两个底部晶粒。
电浆切粒致能或释放制造多边形晶粒的可能性。多边形连结晶粒用于增加晶粒组件内的垂直电连接点，因为顶部垂直阶层处的习知未占用或非重叠区域可用于使用例如混合接合结构形成垂直电连接点。晶粒区域的利用率相应提高。下文将参考图1A至图12描述本揭露的各个态样的细节。
半导体晶粒组件实例。
图1A绘示根据一些实施例的实例半导体晶粒组件(亦称为“晶粒组件”)100的俯视图的示意图。图1B绘示根据一些实施例的实例半导体晶粒组件100在线A-A'处截取的横截面图的示意图。图1C绘示根据一些实施例的实例半导体晶粒组件100在线B-B'处截取的横截面图的示意图。应理解，图1A至图1C并非按比例绘制。
如图1A至图1C中所示，除其他元件以外，晶粒组件100包括两个底部晶粒104a及104b，四个顶部晶粒102a、102b、102c、及102d，以及一多边形连结晶粒106。底部晶粒104a及104b设置于相同的垂直阶层(例如，图1B及图1C中所示的底部垂直阶层192)处。换言之，底部晶粒104a与104b在垂直方向(即，图1A中所示的Z方向)上对准。底部晶粒104a及104b在第一水平方向(即图1A至图1C中所示的X方向)上彼此侧向。
顶部晶粒102a、102b、102c、及102d设置于相同的垂直阶层(例如，图1B及图1C中所示的顶部垂直阶层194)处。换言之，顶部晶粒102a、102b、102c、及102d在图1A至图1C中所示的Z方向上对准。在图1A中所示的实例中，顶部晶粒102a及102c设置于底部晶粒104a上，而顶部晶粒102b及102d设置于底部晶粒104b上。应理解，在其他实施例中，可在底部晶粒104a上或底部晶粒104b上设置更少或更多的顶部晶粒。
如图1B中所示，使用混合接合将顶部晶粒102a接合至底部晶粒104a，具有在接合界面190的两侧上的接合层中形成的混合接合结构258-1；使用混合接合将顶部晶粒102b接合至底部晶粒104b，具有在接合界面190的两侧上的接合层中形成的混合接合结构258-4。混合接合结构258-1及258-4中的各者分别包括在接合界面190的两侧上的两个混合接合金属衬垫。
如图1C中所示，使用混合接合将顶部晶粒102a接合至底部晶粒104a，具有在接合界面190的两侧上的接合层中形成的混合接合结构258-5；使用混合接合将顶部晶粒102b接合至底部晶粒104b，具有在接合界面190的两侧上的接合层中形成的混合接合结构258-10；使用混合接合将顶部晶粒102c接合至底部晶粒104a，具有在接合界面190的两侧上的接合层中形成的混合接合结构258-6；使用混合接合将顶部晶粒102d接合至底部晶粒104b，具有在接合界面190的两侧上的接合层中形成的混合接合结构258-9。同样，混合接合结构258-5、258-6、258-9、及258-10中的各者分别包括在接合界面190的两侧上的两个混合接合金属衬垫。
混合接合结构258-1、258-4、258-5、258-6、258-9、及258-10(统称为“258”)允许在Z方向上底部晶粒104a及104b中的一者与顶部晶粒102a～102d中的一者之间进行电连接。以下将参考图2描述混合接合结构258-1、258-4、258-5、258-6、258-9、及258-10的细节。尽管图1B及图1C中显示底部晶粒104a及104b中的一者与顶部晶粒102a～102d中的一者之间的一定数目(例如，一个、两个等)的混合接合结构258，但应理解，在其他实施例中可使用更多或更少的混合接合结构258。以下将参考图2说明及描述图1B中所示晶粒组件100的区域196的实例。
顶部晶粒102a、102b、102c、及102d在图1A至图1C中所示的X方向上彼此侧向。在其他实施例中，顶部晶粒102a、102b、102c、及102d可在垂直于第一水平方向的第二水平方向(即，图1A至图1C中所示的Y方向)上彼此侧向。在又其他实施例中，顶部晶粒102a、102b、102c、及102d可在X方向及Y方向两者上彼此侧向。换言之，顶部晶粒102a、102b、102c、及102d分布于水平面(即，图1A中所示的X-Y平面)中，受设计规则约束，诸如在X方向及Y方向两者上两个相邻晶粒之间的最小距离(多个)。
如上所述，顶部晶粒102a、102b、102c、及102d通常为矩形且尺寸不同。因此，顶部晶粒102a、102b、102c、及102d不会总在图1B及图1C中所示的顶部垂直阶层194处利用整个区域。换言之，由于顶部晶粒102a、102b、102c、及102d的矩形形状，在顶部垂直阶层194处存在某些未占用区域(有时亦称为“非重叠区域”或“间隙”)。
为了利用这些未占用或非重叠区域，将多边形连结晶粒106引入晶粒组件100中。多边形连结晶粒106设置于顶部垂直阶层194处以及底部晶粒104a及底部晶粒104b两者上。多边形连结晶粒106并非矩形。在以下将参考图9A至图9D讨论的一些实施例中，多边形连结晶粒106可具有各种形状，诸如“十字”形、“T”形、或“H”形。如图1B中所示，将多边形连结晶粒106接合至底部晶粒104a，具有在接合界面190的两侧上的接合层中形成的混合接合结构258-2；将多边形连结晶粒106接合至底部晶粒104b，具有在接合界面190的两侧上的接合层中形成的混合接合结构258-3。如图1C中所示，将多边形连结晶粒106接合至底部晶粒104a，具有在接合界面190的两侧上的接合层中形成的混合接合结构258-7；将多边形连结晶粒106接合至底部晶粒104b，具有在接合界面190的两侧上的接合层中形成的混合接合结构258-8。
类似地，混合接合结构258-2、258-3、258-7、及258-8中的各者分别包括在接合界面190的两侧上的两个混合接合金属衬垫。以下将参考图2描述混合接合结构258-2、258-3、258-7、及258-8的细节。尽管在图1B及图1C中显示多边形连结晶粒106与底部晶粒104a及104b中的一者之间的一定数目(例如，一个、两个等)的混合接合结构258，但应理解，在其他实施例中可使用更多或更少的混合接合结构258。
多边形连结晶粒106经由例如混合接合结构258-2及258-7电连接至底部晶粒104a。多边形连结晶粒106经由例如混合接合结构258-3及258-8电连接至底部晶粒104b。由于多边形连结晶粒106包括允许根据需要路由信号及/或分配信号的多层互连(multilayerinterconnect，MLI)结构，故底部晶粒104a及底部晶粒104b经由多边形连结晶粒106进行电连接。换言之，多边形连结晶粒106用于“桥接”底部晶粒104a与底部晶粒104b。结果，顶部晶粒102a及102c经由多边形连结晶粒106以及底部晶粒104a及104b电连接至顶部晶粒102b及102d。因此，晶粒组件100中的所有元件均是电连接或电连结的。
多边形连结晶粒106用于增加晶粒组件100内的垂直电连接点，因为可使用例如混合接合结构258利用顶部垂直阶层194处的这些习知未占用或非重叠区域来形成垂直电连接点。
在一个实施中，MLI结构包括用以形成各种互连结构的介电层与导电层的组合。导电层用以形成垂直互连特征(例如，通孔等)及水平互连特征(例如，在X-Y平面中延伸的导电线)。垂直互连特征通常连接MLI结构的不同层(例如，第一金属层通常表示为“M1”且第五金属层通常表示为“M5”)中的水平互连特征。MLI结构用以将信号(例如，时脉信号、电压信号、地面信号等)路由及/或分配至底部晶粒104a及104b中的一或多者。在一些实施例中，除MLI结构以外，多边形连结晶粒106可包括半导体装置(例如，被动装置、主动装置等)。
具有混合接合的晶粒堆叠实例。
图2是根据一些实施例的图1B中所示区域196的示意图。在图2中所示的实例中，底部晶粒104b具有前侧(在图2中表示为“F”)及背侧(在图2中表示为“B”)。在图2中所示的实例中，底部晶粒104b已翻转，即，倒置。在背侧处及硅基板250上形成接合层256b(此处“b”表示“底部”)。在一个实施中，接合层256b由介电质制成，并可用于在顶部晶粒102b处与另一接合层256t(此处“t”代表“顶部”)接合。
一或多个半导体装置(例如，晶体管、电阻器、电容器、电感器等)在翻转之前，在前工序(front-end-of-line，FEOL)工艺中形成于硅基板250上。多层互连(multilayerinterconnect，MLI)结构252在翻转之前设置于一或多个半导体装置上方。MLI结构252包括用以形成各种互连结构的介电层与导电层的组合。导电层用以形成垂直互连特征(例如，装置级触点、通孔等)及水平互连特征(例如，在水平面上延伸的导电线)。垂直互连特征通常连接MLI结构252的不同层(例如，第一金属层通常表示为“M1”且第五金属层通常表示为“M5”)中的水平互连特征。在底部晶粒104b的操作期间，互连结构用以将信号(例如，时脉信号、电压信号、地面信号)路由及/或分配至一或多个半导体装置以实现某些功能。应理解，尽管图2中描绘具有给定数目的介电层与导电层的MLI结构252，但本揭露设想具有更多或更少介电层及/或导电层的MLI结构，这取决于底部晶粒104b的设计要求。
在图2中所示的实例中，底部晶粒104b包括形成于接合层256b中的混合接合金属衬垫258b，且混合接合金属衬垫258b经由硅穿孔(through-silicon-via，TSV)254连接至MLI结构252，TSV 254在垂直方向(即，Z方向)上穿透硅基板250。应理解，尽管图2中仅显示一个混合接合金属衬垫258b及一个TSV 254，但这并非限制性的。在其他实例中，存在许多具有小临界尺寸及节距的混合接合金属衬垫258b及相应TSV 254，从而达成更佳的互连密度及性能(例如，更快的速度、更高的带宽、及类似者)。
密封环290是一种金属化结构，位于底部晶粒104b的核心电路系统与底部晶粒104b的周边区域(或边缘)之间并将其分开。密封环290在X-Y平面中围绕核心电路系统，并防止裂缝侵入及湿气渗透或化学损伤，如含有酸、碱或污染物种的扩散。
同样，顶部晶粒102b具有前侧(在图2中表示为“F”)及后侧(在图2中表示为“B”)。在图2中所示的实例中，顶部晶粒102b已翻转，即，倒置。在顶部晶粒102b翻转之前，在前侧处及MLI结构252上方形成接合层256t(“t”表示“顶部”)。在一个实施中，如上文所述，接合层256t由介电质制成，并可用于在底部晶粒104b处与接合层256b接合。类似地，顶部晶粒102b包括形成于接合层256t中的混合接合金属衬垫258t(“t”代表“顶部”)，且混合接合金属衬垫258t经由例如通孔连接至MLI结构252。应理解，尽管图2中仅显示一个混合接合金属衬垫258t及一个TSV 254，但这并非限制性的。在其他实例中，有许多混合接合金属衬垫258t及相应TSV 254，具有较小的临界尺寸及节距，从而达成更佳的互连密度及性能(例如，更快的速度、更高的带宽等)。
针对晶粒间接合，诸如切粒、晶粒处理、及薄膜框架上的晶粒运输的后段工艺必须适应前段清洗阶层，从而允许晶粒阶层上的高接合良率。举例而言，铜混合接合在晶圆厂的清洗室中进行，而非在外包半导体组装及测试(outsourced semiconductor assembly andtest，OSAT)设施中进行。取放系统通常用于在晶粒间接合或晶粒与晶圆间接合的上下文中处理晶粒。取放系统是一自动系统，可拾取顶部晶粒并将其置放于底部晶粒或主晶圆上，通常以高速方式进行。
虽然参考图2详细说明及描述区域196，但一般技艺人士将了解如何使用混合接合将底部晶粒104a及104b接合至顶部晶粒102a～102d及多边形连结晶粒106。
半导体晶粒组件的各种组态实例。
图1A至图1C中所示的晶粒组件100可在各种组态中采用。以下参考图3至图7描述一些例示性组态。应理解，在其他实施例中可采用其他组态。
图3绘示根据一些实施例的图1A至图1C中所示的实例半导体晶粒组件100的实例组态的图。在图3中所示的实例中，除其他元件以外，半导体封装300包括图1A至图1C中所示的晶粒组件100及封装基板302。使用例如微凸块(即，μ凸块)324将晶粒组件100接合至封装基板302。具体地，底部晶粒104a及底部晶粒104b接合至封装基板302，封装基板302在Z方向上低于底部晶粒104a及104b。
封装基板302包括互连结构，在其顶表面上的微凸块324与其底表面上的封装球328之间提供电连接。在一些实例中，封装基板302可使用封装球328接合至印刷电路板(printed circuit board，PCB)。在其他实例中，封装基板302可接合至诸如电力供应的电源的电力节点及电源的接地节点。
图4绘示根据一些实施例的图1A至图1C中所示的实例半导体晶粒组件100的另一实例组态的图。在图4中所示的实例中，除其他元件以外，半导体封装400包括图1A至图1C中所示的晶粒组件100、硅晶片(有时亦称为“硅晶粒”)304、及封装基板302。使用混合接合将晶粒组件100接合至硅晶片304，具有混合接合结构258-11、258-12、258-13、及258-14。在一个实施中，硅晶片304包括互连结构(例如，MLI结构及TSV)。硅晶片304中的互连结构提供底部晶粒104a与104b之间的电连接以及封装基板302与底部晶粒104a及104b之间的电连接。
在另一实施中，硅晶片304包括互连结构及多个深沟槽电容器(deep trenchcapacitor，DTC)。DTC的特点是高深宽比(例如，大于一百)。位于硅晶片304中的DTC可对晶粒组件100增加电容。
在又另一实施中，除互连结构以外，硅晶片304包括半导体装置(例如，被动装置、主动装置等)。在仍然另一实施中，除互连结构以外，硅晶片304包括半导体装置(例如，被动装置、主动装置等)及DTC。一般技艺人士将认识到许多变化、修改及替代方案。
类似地，使用例如微凸块(即，μ凸块)324(或其他实例中的C4铜凸块)将硅晶片304接合至封装基板302。封装基板302包括互连结构，在其顶表面上的微凸块324与其底表面上的封装球328之间提供电连接。在一些实例中，封装基板302可使用封装球328接合至印刷电路板(printed circuit board，PCB)。在其他实例中，封装基板302可接合至诸如电力供应的电源的电力节点及电源的接地节点。
图5绘示根据一些实施例的图1A至图1C中所示的实例半导体晶粒组件100的又另一实例组态的图。在图5中所示的实例中，除其他元件以外，半导体封装500包括图1A至图1C中所示的晶粒组件100、硅晶片304、及封装基板302。使用例如微凸块(即，μ凸块)324将晶粒组件100接合至硅晶片304。具体地，底部晶粒104a及底部晶粒104b接合至硅晶片304，硅晶片304在Z方向上低于底部晶粒104a及104b。
在一个实施例中，硅晶片304包括互连结构(例如，MLI结构及TSV)。换言之，半导体封装500是CoWoS封装，且硅晶片304是中介层。硅晶片304中的互连结构提供底部晶粒104a与104b之间的电连接以及封装基板302与底部晶粒104a及104b之间的电连接。在一些实例中，硅晶片304包括互连结构及多个深沟槽电容器(deep trench capacitor，DTC)。DTC的特点是高深宽比(例如，大于一百)。位于硅晶片304中的DTC可对晶粒组件100增加电容。
在另一实施例中，除互连结构及一些实例中的DTC以外，硅晶片304可包括半导体装置(例如，被动装置、主动装置等)。一般技艺人士将认识到许多变化、修改、及替代方案。
类似地，使用例如C4铜凸块326(或其他实例中的微凸块)将硅晶片304接合至封装基板302。封装基板302包括互连结构，在其顶表面上的C4铜凸块326与其底表面上的封装球328之间提供电连接。在一些实例中，封装基板302可使用封装球328接合至印刷电路板(printed circuit board，PCB)。在其他实例中，封装基板302可接合至诸如电力供应的电源的电力节点及电源的接地节点。
图6绘示根据一些实施例的图1A至图1C中所示的实例半导体晶粒组件100的仍然另一实例组态的图。除区域硅互连(local silicon interconnect，LSI)晶片306嵌入封装基板302中以外，图6中所示的半导体封装600与图3中所示的半导体封装300相同。LSI晶片306包括互连结构(例如，MLI结构、TSV等)，以提供底部晶粒104a与底部晶粒104b之间的电连接。因此，LSI晶片306的存在为晶粒组件100提供除多边形连结晶粒106以外的额外电连接点及路由资源。
图7绘示根据一些实施例的图1A至图1C中所示的实例半导体晶粒组件100的实例组态的图。在图7中所示的实例中，除其他元件以外，半导体封装700包括图1A至图1C中所示的晶粒组件100、扇型封装结构308(例如，InFO封装结构)、及封装基板302。晶粒组件100接合至扇型封装结构308。具体地，底部晶粒104a及底部晶粒104b接合至扇型封装结构308，扇型封装结构308在Z方向上低于底部晶粒104a及104b。
在一个实施例中，扇型封装结构308包括互连结构，诸如再分配层(redistribution layer，RDL)及InFO穿孔(through InFO via，TIV)。换言之，半导体封装700是使用InFO封装平台。扇型封装结构308中的互连结构提供底部晶粒104a与104b之间的电连接以及封装基板302与底部晶粒104a及104b之间的电连接。在一些实例中，扇型封装结构308包括至少一个晶粒及围绕该至少一个晶粒的模制化合物。至少一个晶粒包括半导体装置(例如，被动装置、主动装置等)。在其他实例中，扇型封装结构308可包括集成被动装置(integrated passive device，IPD)，诸如电阻器、电容器、电感器、微带线、及阻抗匹配元件、及类似者。
在一个实施中，底部晶粒104a及底部晶粒104b使用例如微凸块、C4铜凸块、或焊球(其在扇型封装结构308的顶表面处连接至RDL)接合至扇型封装结构308。
类似地，扇型封装结构308使用例如连接至RDL的C4铜凸块326(或其他实例中的微凸块)接合至封装基板302。封装基板302包括互连结构，在其顶表面上的C4铜凸块326与其底表面上的封装球328之间提供电连接。在一些实例中，封装基板302可使用封装球328接合至印刷电路板(printed circuit board，PCB)。在其他实例中，封装基板302可接合至诸如电力供应的电源的电力节点及电源的接地节点。
多边形连结晶粒的实例制造工艺及实例几何形状。
如上所述，通常使用晶圆切粒工艺(诸如机械锯切或激光切割)来对晶粒进行切粒。在晶圆切粒工艺之后，晶粒通常为矩形。然而，电浆切粒致能或释放制造多边形晶粒的可能性。
图8A绘示根据一些实施例的制造(半导体)晶粒组件的实例方法的流程图。在图8A中所示的实例中，方法800包括操作802、804、806、808、及810。可执行额外操作。此外，应理解，上文参考图8A讨论的各种操作的序列是出于说明目的而提供的，因此，其他实施例可利用不同的序列。举例而言，可在操作804及806之前执行操作808。这些不同的操作序列将包括于实施例的范畴内。
在操作802处，将第一底部晶粒(例如，图1B中所示的底部晶粒104a)及第二底部晶粒(例如，图1B中所示的底部晶粒104b)置放于底部垂直阶层(例如，图1B中所示的底部垂直阶层192)处。
在操作804处，使用混合接合将第一顶部晶粒(例如，图1B中所示的顶部晶粒102a)接合至第一底部晶粒。第一顶部晶粒在顶部垂直阶层(例如，图1B中所示的顶部垂直阶层194)处，顶部垂直阶层在垂直方向上高于底部垂直阶层。
在操作806处，使用混合接合将第二顶部晶粒(例如，图1B中所示的顶部晶粒102b)接合至第二底部晶粒。第二顶部晶粒在顶部垂直阶层处。
在操作808处，形成连结晶粒(例如，多边形连结晶粒106)。连结晶粒的特点是在垂直于垂直方向的水平面(例如，图1A中所示的X-Y平面)中呈多边形状。多边形状并非矩形。以下参考图8B描述实例操作808。在一个实施中，至少基于第一顶部晶粒及第二顶部晶粒的几何形状来判定多边形状。在一个实施中，根据设计规则判定多边形状，使得顶部垂直阶层的总未占用或非重叠区域最小化。
在操作810处，使用混合接合将连结晶粒接合至第一底部晶粒及第二底部晶粒两者。连结晶粒在顶部垂直阶层处。
图8B绘示根据一些实施例的图8A中所示的实例操作808的流程图。在图8B中所示的实例中，操作808包括操作852、854、及856。可执行额外操作。
在操作852处，在晶圆上制造多个多边形连结晶粒。在一个实施例中，多边形连结晶粒具有不同的几何形状及设计。在另一实施例中，多边形连结晶粒具有相同的几何形状及设计。如上所述，多边形连结晶粒中的各者包括多层互连(multilayer interconnect，MLI)结构，MLI结构允许根据需要路由信号及/或分配信号。在一些实施例中，除MLI结构以外，多边形连结晶粒中的一些可包括半导体装置(例如，被动装置、主动装置等)。
在操作854处，执行电浆切粒工艺以界定水平面(即，X-Y平面)中多个多边形连结晶粒的边界(或边缘)。与诸如机械锯切或激光切割的习知切割工艺不同，电浆切粒工艺在晶粒布局及设计方面具有更大的灵活性。在电浆切粒工艺期间，将深切粒通道蚀刻至晶圆中。这些深切粒通道界定多个连结晶粒中的各者的边界(边缘)。在一个实施中，电浆切粒工艺包括深度反应离子蚀刻(deep reactive ion etching，DRIE)工艺。电浆切粒具有更高的晶圆面积利用率、更高的产量、更强的晶粒、更高的良率、及更灵活的晶粒布局及设计。
在操作856处，执行背侧研磨。在背侧研磨之后，在操作804中形成的这些深切粒通道处的剩余基板(例如，硅基板)经移除。因此，多个多边形连结晶粒经分离。如图1A至图1C及图3至图7中所示，可使用多个多边形连结晶粒中的各者。
多边形连结晶粒的几何形状实例。
图9A至图9D绘示根据一些实施例的多边形连结晶粒的实例几何形状的图。在图9A中所示的实例中，多边形连结晶粒106具有“十字”形，其可视为在Y方向延伸的细长部分与在X方向上延伸的另一细长部分的组合。
在图9B中所示的实例中，多边形连结晶粒106具有“T”形，其可视为在X方向延伸的第一细长部分与在Y方向延伸的第二细长部分的组合，第二细长部分的一个末端自第一细长部分开始。
在图9C中所示的实例中，多边形连结晶粒106具有一形状，该形状可视为在Y方向上延伸的第一细长部分、在X方向上延伸的第二细长部分、及在X方向上延伸的第三细长部分的组合。第三细长部分在X方向上长于第二细长部分。
在图9D中所示的实例中，多边形连结晶粒106具有“H”形，其可视为在X方向上延伸的第一细长部分、在Y方向上延伸的第二细长部分、及在Y方向上延伸的第三细长部分的组合。第三细长部分与第二细长部分在Y方向上具有相同的长度。
虽然图示多边形连结晶粒106的四个例示性几何形状，但应理解，可在其他实例中使用其他几何形状或形状。虽然多边形连结晶粒106的例示性几何形状的特点是在X方向或Y方向上延伸的部分，但应理解，这并不意欲为限制性的。在一些实施例中，多边形连结晶粒106可包括既不在X方向亦不在Y方向上延伸的细长部分。
在一个实施中，多边形连结晶粒的几何形状或形状可基于晶粒在一定阶层(例如，图1B及图1C中所示的顶部垂直阶层194)处的分布及设计规则，诸如X方向及Y方向两者上两个相邻晶粒之间的最小距离(多个)来判定。
使用多边形连结晶片的基板间连接实例。
图10A绘示根据一些实施例的实例半导体封装1000的俯视图的示意图。图10B绘示根据一些实施例的实例半导体封装1000在线A-A'处截取的横截面图的示意图。应理解，图10A至图10B并非按比例绘制。
如图10A至图10B中所示，除其他元件以外，半导体封装1000包括两个封装基板302a及302b、四个顶部晶粒102a、102b、102c、及102d，以及一个多边形连结晶粒106。换言之，图10A至图10B中所示的实施例与图1A至图1C中所示的实施例之间的区别在于，多边形连结晶粒106连结或“桥接”两个封装基板302a与302b，而非图1A至图1C中所示的两个底部晶粒104a与104b。因此，多边形连结晶粒106用于基板间连接而非晶粒间连接。
封装基板302a及302b设置于相同的垂直阶层(例如，图10A及图10B中所示的底部垂直阶层192)处。换言之，封装基板302a与302b在垂直方向(即，图10B中所示的Z方向)上对准。封装基板302a与302b在第一水平方向(即，图10B中所示的X方向)上彼此侧向。
顶部晶粒102a、102b、102c、及102d设置于相同的垂直阶层(例如，图10B中所示的顶部垂直阶层194)处。换言之，顶部晶粒102a、102b、102c、及102d在图10B中所示的Z方向上对准。在图10A及图10B中所示的实例中，顶部晶粒102a及102c设置于封装基板302a上，而顶部晶粒102b及102d设置于封装基板302b上。应理解，在其他实施例中，可在封装基板302a上或封装基板302b上设置更少或更多的顶部晶粒。
如图10B中所示，使用例如接合界面190处的微凸块(即，μ凸块)324将顶部晶粒102a接合至封装基板302a；使用例如接合界面190处的微凸块(即，μ凸块)324将顶部晶粒102b接合至封装基板302b。
顶部晶粒102a、102b、102c、及102d在图10A中所示的X方向上彼此侧向。在其他实施例中，顶部晶粒102a、102b、102c、及102d可在图10A中所示的Y方向上彼此侧向。在其他实施例中，顶部晶粒102a、102b、102c、及102d可在X方向及Y方向两者上彼此侧向。换言之，顶部晶粒102a、102b、102c、及102d分布于水平面(即，图10A中所示的X-Y平面)上，受设计规则约束，诸如在X方向及Y方向两者上两个相邻晶粒之间的最小距离(多个)。
如上所述，顶部晶粒102a、102b、102c、及102d通常为矩形且尺寸不同。因此，顶部晶粒102a、102b、102c、及102d不会总在图10A及图10B中所示的顶部垂直阶层194处利用整个区域。换言之，由于顶部晶粒102a、102b、102c、及102d的矩形形状，在顶部垂直阶层194处存在某些未占用或非重叠区域。
为了利用这些未占用或非重叠区域，将多边形连结晶粒106引入半导体封装1000中。多边形连结晶粒106设置于顶部垂直阶层194处以及封装基板302a及封装基板302b上。如图10B中所示，使用例如接合界面190处的微凸块(即，μ凸块)324将多边形连结晶粒106接合至封装基板302a；使用例如接合界面190处的微凸块(即，μ凸块)324将多边形连结晶粒106接合至封装基板302b。
多边形连结晶粒106经由例如微凸块324电连接至封装基板302a。多边形连结晶粒106经由例如微凸块324电连接至封装基板302b。由于多边形连结晶粒106包括允许根据需要路由信号及/或分配信号的MLI结构，故封装基板302a及封装基板302b经由多边形连结晶粒106进行电连接。换言之，多边形连结晶粒106用于“桥接”封装基板302a与封装基板302b。结果，顶部晶粒102a及102c经由多边形连结晶粒106以及封装基板302a及302b电连接至顶部晶粒102b及102d。因此，半导体封装1000中的所有元件均是电连接或电连结的。
多边形连结晶粒106用于增加半导体封装1000内的垂直电连接点，因为可使用例如微凸块324利用顶部垂直阶层194处的这些习知未占用或非重叠区域来形成垂直电连接点。
封装基板302a及302b包括互连结构，在其顶表面上的微凸块324与其底表面上的封装球328之间提供电连接。在一些实例中，封装基板302a及302b可使用封装球328接合至PCB。在其他实例中，封装基板302a及302b中的各者均可接合至诸如电力供应的电源的电力节点及电源的接地节点。
图11绘示根据一些实施例的实例半导体封装1100的图。除区域硅互连(localsilicon interconnect，LSI)晶片306a嵌入封装基板302a中且区域硅互连(local siliconinterconnect，LSI)晶片306b嵌入封装基板302b中以外，图11中所示的半导体封装1100与图10A及图10B中所示的半导体封装1000一致。LSI晶片306a及306b中的各者均包括互连结构(例如，MLI结构、TSV等)以提供电连接。因此，LSI晶片306a及306b的存在为半导体封装1100提供更多的电连接点及路由资源。
图12绘示根据一些实施例的实例半导体封装1200的图。在图12中所示的实例中，除其他元件以外，半导体封装1200包括至少两个顶部晶粒102a及102b、多边形连结晶粒106、扇型封装结构308(例如，InFO封装结构)、以及两个封装基板302a及302b。顶部晶粒102a及102b以及多边形连结晶粒106接合至扇型封装结构308。
在一个实施例中，扇型封装结构308包括互连结构，诸如再分配层(redistribution layer，RDL)及InFO穿孔(through InFO via，TIV)。换言之，半导体封装1200是使用InFO封装平台。扇型封装结构308及多边形连结晶粒106中的互连结构在封装基板302a与302b之间提供电连接。扇型封装结构308中的互连结构提供封装基板302a及302b与顶部晶粒102a及102b之间的电连接。在一些实例中，扇型封装结构308包括至少一个晶粒及围绕该至少一个晶粒的模制化合物。至少一个晶粒包括半导体装置(例如，被动装置、主动装置等)。在其他实例中，扇型封装结构308可包括集成被动装置(integrated passivedevice，IPD)，诸如电阻器、电容器、电感器、微带线、及阻抗匹配元件、及类似者。
在一个实施中，使用例如微凸块、C4铜凸块、或焊球将顶部晶粒102a、顶部晶粒102b、及多边形连结晶粒106接合至扇型封装结构308，这些微凸块、C4铜凸块、或焊球连接至扇型封装结构308的顶表面处的RDL。
类似地，扇型封装结构308使用例如连接至RDL的C4铜凸块326(或其他实例中的微凸块)接合至封装基板302a及302b。封装基板302a及302b中的各者均包括互连结构，在其顶表面上的C4铜凸块326与其底表面上的封装球328之间提供电连接。
根据本揭露的一些态样，提供一种半导体晶粒组件。半导体晶粒组件包括：设置于底部垂直阶层处的第一底部晶粒及第二底部晶粒；设置于顶部垂直阶层处并接合至第一底部晶粒的第一顶部晶粒，顶部垂直阶层在垂直方向上高于底部垂直阶层；设置于顶部垂直阶层处并接合至第二底部晶粒的第二顶部晶粒；及设置于顶部垂直阶层处并接合至第一底部晶粒及第二底部晶粒两者的连结晶粒。连结晶粒的特点是在垂直于垂直方向的水平面中呈多边形状，且该多边形状并非矩形。在一些实施例中，使用混合接合将第一顶部晶粒接合至第一底部晶粒，使用混合接合将第二顶部晶粒接合至第二底部晶粒，使用混合接合将连结晶粒接合至第一底部晶粒及第二底部晶粒两者。在一些实施例中，连结晶粒包含一多层互连结构。在一些实施例中，连结晶粒进一步包含多个半导体装置。在一些实施例中，多边形状为一“T”形。在一些实施例中，多边形状为一“H”形。在一些实施例中，多边形状为一“十字”形。在一些实施例中，判定多边形状使得顶部垂直阶层处的一非重叠区域最小化。在一些实施例中，使用电浆切粒来分离连结晶粒。在一些实施例中，半导体晶粒组件进一步包含一第三顶部晶粒及一第四顶部晶粒，第三顶部晶粒设置于顶部垂直阶层处并接合至第一底部晶粒，第四顶部晶粒设置于顶部垂直阶层处并接合至第二底部晶粒。
根据本揭露的一些态样，提供一种制造半导体晶粒组件的方法。方法包括以下步骤：将第一底部晶粒及第二底部晶粒置放于底部垂直阶层处；使用混合接合将第一顶部晶粒接合至第一底部晶粒，第一顶部晶粒在顶部垂直阶层处，顶部垂直阶层在垂直方向上高于底部垂直阶层；将第二顶部晶粒接合至第二底部晶粒，第二顶部晶粒在顶部垂直阶层处；形成连结晶粒，连结晶粒的特点是在垂直于垂直方向的水平面中呈多边形状，且该多边形状并非矩形；及将连结晶粒接合至第一底部晶粒及第二底部晶粒两者，连结晶粒在顶部垂直阶层处。在一些实施例中，形成连结晶粒的步骤包含以下步骤。在一晶圆上制造连结晶粒，执行一电浆切粒工艺以界定连结晶粒的多个边界，执行一背侧研磨工艺以分离该连结晶粒。在一些实施例中，方法进一步含至少基于第一顶部晶粒及第二顶部晶粒的几何形状判定多边形状。在一些实施例中，判定多边形状使得顶部垂直阶层处的一非重叠区域最小化。在一些实施例中，一种半导体晶粒组件包含一第一底部晶粒、一第二底部晶粒、一第一顶部晶粒、一第二顶部晶粒及一连结晶粒。第一顶部晶粒接合至第一底部晶粒，第一顶部晶粒在一垂直方向上高于第一底部晶粒及第二底部晶粒，第二顶部晶粒接合至第二底部晶粒，第二顶部晶粒在一垂直方向上高于第一底部晶粒及第二底部晶粒，连结晶粒接合至第一底部晶粒及第二底部晶粒两者，连结晶粒在垂直方向上高于第一底部晶粒及第二底部晶粒，连结晶粒的特征在于垂直该垂直方向的一水平面中呈一多边形状，且多边形状并非一矩形。
根据本揭露的一些态样，提供一种半导体封装。半导体封装包括封装基板及设置于封装基板上方并电连接至封装基板的半导体晶粒组件。半导体晶粒组件包括：设置于底部垂直阶层处的第一底部晶粒及第二底部晶粒；设置于顶部垂直阶层处并接合至第一底部晶粒的第一顶部晶粒，顶部垂直阶层在垂直方向上高于底部垂直阶层；设置于顶部垂直阶层处并接合至第二底部晶粒的第二顶部晶粒；及设置于顶部垂直阶层处并接合至第一底部晶粒及第二底部晶粒两者的连结晶粒。连结晶粒的特点是在垂直于垂直方向的水平面中呈多边形状，且该多边形状并非矩形。在一些实施例中，使用混合接合将第一顶部晶粒接合至第一底部晶粒，使用混合接合将第二顶部晶粒接合至第二底部晶粒，使用混合接合将连结晶粒接合至第一底部晶粒及第二底部晶粒两者。在一些实施例中，第一底部晶粒及第二底部晶粒接合至封装基板。在一些实施例中，一区域硅互连晶片嵌入封装基板中，且区域硅互连晶片电连接至第一底部晶粒及第二底部晶粒两者。在一些实施例中，半导体封装进一步包含一硅晶片，硅晶片在垂直方向上设置于半导体晶粒组件与封装基板之间，其中使用混合接合将硅晶片接合至第一底部晶粒及第二底部晶粒，且硅晶片接合至封装基板。在一些实施例中，半导体封装进一步包含一硅晶片，硅晶片在垂直方向上设置于半导体晶粒组件与封装基板之间，其中硅晶片经由多个微凸块接合至第一底部晶粒及第二底部晶粒，且硅晶片接合至封装基板。
前述内容概述若干实施例的特征，使得熟悉此项技术者可更佳地理解本揭露的态样。熟悉此项技术者应了解，其可易于使用本揭露作为用于设计或修改用于实施本文中引入的实施例的相同目的及/或达成相同优势的其他工艺及结构的基础。熟悉此项技术者亦应认识到，此类等效构造并不偏离本揭露的精神及范畴，且此类等效构造可在本文中进行各种改变、取代、及替代而不偏离本揭露的精神及范畴。

Claims (10)

1.一种半导体晶粒组件，其特征在于，包含：
一第一底部晶粒及一第二底部晶粒，位于一底部垂直阶层处；
一第一顶部晶粒，位于一顶部垂直阶层处并接合至该第一底部晶粒，该顶部垂直阶层在一垂直方向上高于该底部垂直阶层；
一第二顶部晶粒，位于该顶部垂直阶层处并接合至该第二底部晶粒；及
一连结晶粒，位于该顶部垂直阶层处并接合至该第一底部晶粒及该第二底部晶粒两者，其中该连结晶粒的特征在于垂直该垂直方向的一水平面中呈一多边形状，且该多边形状并非一矩形。
2.如权利要求1所述的半导体晶粒组件，其特征在于，其中该连结晶粒包含一多层互连结构。
3.如权利要求2所述的半导体晶粒组件，其特征在于，其中该连结晶粒进一步包含多个半导体装置。
4.如权利要求1～3其中任一所述的半导体晶粒组件，其特征在于，其中该多边形状为一T形。
5.如权利要求1～3其中任一所述的半导体晶粒组件，其特征在于，其中该多边形状为一十字形。
6.如权利要求1～3其中任一所述的半导体晶粒组件，其特征在于，其中该多边形状为一H形。
7.如权利要求1所述的半导体晶粒组件，其特征在于，进一步包含：
一第三顶部晶粒，位于该顶部垂直阶层处并接合至该第一底部晶粒；及
一第四顶部晶粒，位于该顶部垂直阶层处并接合至该第二底部晶粒。
8.一种半导体晶粒组件，其特征在于，包含：
一第一底部晶粒及一第二底部晶粒；
一第一顶部晶粒，接合至该第一底部晶粒，该第一顶部晶粒在一垂直方向上高于该第一底部晶粒及该第二底部晶粒；
一第二顶部晶粒，接合至该第二底部晶粒，该第二顶部晶粒在该垂直方向上高于该第一底部晶粒及该第二底部晶粒；及
一连结晶粒，接合至该第一底部晶粒及该第二底部晶粒两者，该连结晶粒在该垂直方向上高于该第一底部晶粒及该第二底部晶粒，该连结晶粒的特征在于垂直该垂直方向的一水平面中呈一多边形状，且该多边形状并非一矩形。
9.一种半导体封装，其特征在于，包含：
一封装基板；
一半导体晶粒组件，位于该封装基板上方并电连接至该封装基板，其中该半导体晶粒组件包含：
一第一底部晶粒及一第二底部晶粒，位于一底部垂直阶层处；
一第一顶部晶粒，位于一顶部垂直阶层处并接合至该第一底部晶粒，该顶部垂直阶层在一垂直方向上高于该底部垂直阶层；
一第二顶部晶粒，位于该顶部垂直阶层处并接合至该第二底部晶粒；及
一连结晶粒，位于该顶部垂直阶层处并接合至该第一底部晶粒及该第二底部晶粒两者，其中该连结晶粒的特征在于垂直该垂直方向的一水平面中呈一多边形状，且该多边形状并非一矩形。
10.如权利要求9所述的半导体封装，其特征在于，进一步包含：
一硅晶片，在该垂直方向上设置于该半导体晶粒组件与该封装基板之间，其中该硅晶片经由多个微凸块接合至该第一底部晶粒及该第二底部晶粒，且该硅晶片接合至该封装基板。
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