TWI773244B - 積體電路封裝、形成積體電路封裝之方法及在積體電路封裝中分配電力之方法 - Google Patents

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Abstract

一種IC封裝包含：一第一晶粒，該第一晶粒包含一前側及一背側，該前側包含一第一信號路由結構，該背側包含一第一配電結構；及一第二晶粒，該第二晶粒包含一前側及一背側，該前側包含一第二信號路由結構，該背側包含一第二配電結構。該IC封裝包含：一第三配電結構，該第三配電結構定位在該第一配電結構與該第二配電結構之間且與該第一配電結構及該第二配電結構中之各者電連接。

Description

積體電路封裝、形成積體電路封裝之方法及在積體電路封裝中分配電力之方法
本揭露是有關一種積體電路封裝、一種形成積體電路封裝之方法及一種在積體電路封裝中分配電力之方法。
單獨晶圓上之積體電路(integrated circuit；IC)常常合併在IC封裝中。IC封裝組件通常包含以下之組合：個別晶粒、晶圓、基板、印刷電路板(printed circuit board；PCB)、中介層、焊錫凸塊、穿孔、金屬互連、及介電材料及模製材料。IC封裝組件有時作為疊堆配置成3DIC封裝或並排配置成扇出型組態，通常稱為整合扇出型(integrated fan-out；InFO)2.5D封裝。
根據本揭露之一些實施例，一種積體電路(IC)封裝包含第一晶粒、第二晶粒及第三配電結構。第一晶粒包含前側及背側，第一晶粒的前側包含第一信號路由結構，背側包含第一配電結構。第二晶粒包含前側及背側，第二 晶粒的前側包含第二信號路由結構，背側包含第二配電結構。第三配電結構定位在第一配電結構與第二配電結構之間且與第一配電結構及第二配電結構中之各者電連接。
根據本揭露之一些實施例，一種形成IC封裝之方法包含以下步驟：在包含在IC封裝中的第一晶粒上建構第一配電結構，由此將第一配電結構與第二配電結構電連接，第二配電結構定位在第一晶粒之背側上；及將第三配電結構接合至第一配電結構，第三配電結構定位在第二晶粒之背側上。
根據本揭露之一些實施例，一種在IC封裝中分配電力之方法包括以下步驟：在IC封裝中之第一配電結構處接收電源電壓；在第二配電結構處接收來自第一配電結構的電源電壓，第二配電結構定位在IC封裝中之第一晶粒之背側上；及在第三配電結構處接收來自第一配電結構的電源電壓，第三配電結構定位在IC封裝中之第二晶粒之背側上。
100A,100B,100C:IC封裝
800,810,820,830,840,850,860,870,880:方 法操作
900,910,920,930:方法操作
B:連接凸塊
BM0A,BM1A,BM2A,BM3A,BM4A,BM5A,BM6A, BM0B,BM1B,BM2B,BM3B,BM4B,BM5B:導電線
BS:背側
BSL1,BSL2:導電線
BSPD1,BSPD2,BSPD3,BSPD4:背側配電結構
BSPDA,BSPDB:配電結構
C1,C2,C3,C4,C5:載體晶圓
CPD:共用配電結構
CPD1,CPD2,CPD3:配電結構
CPDL1,CPDL2:導電線
D1,D2,D3,D4,DA:晶粒
DL:絕緣層
FS:前側
HB1:界面
INT1,INT2:基板
P2:節距
PDL1,PDL2:導電線
SR1,SR2,SR3,SR4:信號路由結構
TB,TC,TT:厚度
V,VG,VT:通孔結構
當與附圖一起閱讀以下詳細描述時可最好地理解本揭露之態樣。應注意，根據業內之標準慣例，各種特徵並未按比例繪製。事實上，為了討論清楚起見，可任意增大或減小各種特徵之尺寸。
第1A圖至第1Cb圖係根據一些實施例之IC封裝之橫截面圖。
第2A圖及第2B圖係根據一些實施例之IC結構之橫截面圖。
第3A圖及第3B圖係根據一些實施例之IC結構之平面圖。
第4A圖及第4B圖係根據一些實施例之IC結構之橫截面圖。
第4C圖及第4D圖係根據一些實施例之IC結構之立體圖。
第5A圖至第5E圖係根據一些實施例之形成IC封裝的中間階段的橫截面圖。
第6A圖至第6E圖係根據一些實施例之形成IC封裝的中間階段的橫截面圖。
第7A圖至第7G圖係根據一些實施例之形成IC封裝的中間階段的橫截面圖。
第8圖係根據一些實施例之形成IC封裝之方法之流程圖。
第9圖係根據一些實施例之在IC封裝中分配電力之方法之流程圖。
以下揭露提供許多不同的實施例或實例，以用於實施所提供之主題之不同特徵。在下面描述組件、值、操作、材料、配置或類似者之具體實例以簡化本揭露。當然，此等組件、值、操作、材料、配置或類似者僅僅係實例且並不意欲進行限制。涵蓋其他組件、值、操作、材料、配置或類似者。例如，在隨後的描述中，在第二特徵之上或在 其上形成第一特徵可包含將第一特徵與第二特徵形成為直接接觸的實施例，且亦可包含可在第一特徵與第二特徵之間形成附加特徵以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各個實例中重複參考數字及/或字母。此重複係為了簡單及清楚之目的，且本身並不決定所討論之各種實施例及/或組態之間的關係。
此外，為便於描述，在本文中可使用空間相對術語(諸如「在......之下」、「在......下方」、「下部」、「在......上方」、「上部」及類似者)來描述如圖中所例示之一個元件或特徵與另一個(另一些)元件或特徵之關係。除了圖中所描繪之定向之外，空間相對術語意欲涵蓋元件在使用中或操作中的不同定向。可以其他方式來定向裝置(旋轉90度或以其他定向)，且同樣可相應地解釋本文所使用之空間相對描述詞。
在各種實施例中，IC封裝包含與至少兩個晶粒中之各晶粒之背側配電結構電連接的配電結構。相較於不包含與至少兩個晶粒中之各晶粒之背側配電結構電連接的配電結構的方法，此類IC封裝能夠具有較低的配電路徑電阻及較大的配置靈活性。
第1A圖至第1Cb圖係根據一些實施例之各別IC封裝100A至100C之橫截面圖。除了IC封裝100A、100B或100C之外，第1A圖至第1Cb圖中之各者亦包含X方向及垂直於X方向的Z方向。在一些實施例中，IC封裝100A、100B或100C中之一或多者係根據下面關 於第5A圖至第8圖所討論之形成IC封裝之方法800來製造。
在各種實施例中，第1A圖至第1Cb圖中之各者描繪與完成IC封裝或處於未完成製造狀態的IC封裝相對應的IC封裝100A至100C之元件。在各種實施例中，IC封裝100A對應於第5A圖至第5E圖所例示之製造製程的完成或未完成狀態，IC封裝100B對應於第6A圖至第6E圖所例示之製造製程的完成或未完成狀態，且/或IC封裝100C對應於第7A圖至第7G圖所例示之製造製程的完成或未完成狀態，在下面關於方法800及第8圖討論各製造製程。
出於例示之目的，簡化了第1A圖至第1Cb圖中之各者。第1A圖至第1Cb圖所描繪之元件之相對大小、形狀及位置係用於例示下面所討論之實施例的非限制性實例。在各種實施例中，IC封裝100A至100C中之一或多者包含除了第1A圖至第1Cb圖所描繪之元件之外的一或多個元件(例如，晶粒、基板或絕緣層)，該一或多個元件係為了清楚之目的而未示出。
在第1A圖至第1Cb圖所描繪之實施例中，IC封裝100A至100C中之各者包含晶粒D1至D4中之一些或全部。晶粒(例如，晶粒D1至D4)係包含一或多個IC裝置的半導體晶圓之一部分。在第1A圖至第1Cb圖所描繪之實施例中，晶粒D1至D4中之各者代表自對應晶圓切下的單個晶粒。在各種實施例中，IC封裝100A至100C 中之一或多者包含代表整個晶圓或包含複數個晶粒的晶圓部分的晶粒D1至D4中之一或多者，該複數個晶粒包含對應晶粒D1至D4。
在各種實施例中，IC封裝100A至100C中之一或多者包含除了第1A圖至第1Cb圖所描繪之晶粒D1至D4中之一些或全部之外的一或多個晶粒，且/或IC封裝100A至100C中之一或多者包含比第1A圖至第1Cb圖所描繪之晶粒D1至D4中之一些或全部更少者。
在第1A圖至第1Cb圖所描繪之實施例中，IC封裝100A至100C中之各者包含在下面進一步討論的配電結構CPD1至CPD4中之一或多者。在各種實施例中，IC封裝100A至100C中之一或多者包含除了第1A圖至第1Cb圖所描繪之配電結構CPD1至CPD4中之一或多者之外的一或多個配電結構。在一些實施例中，IC封裝100A不包含第1A圖所描繪之配電結構CPD2。在一些實施例中，IC封裝100C不包含第1Ca圖及第1Cb圖所描繪之配電結構CPD1至CPD4中之一或多者。
晶粒D1至D4中之各者沿著X方向且沿著垂直於X及Z方向的Y方向(未在第1A圖至第1Cb圖中示出)延伸，且包含各自在X-Y平面中延伸的前側FS及背側BS。給定晶粒(例如，晶粒D1至D4)值前側FS對應於在製造製程中在其上形成一或多個IC裝置的表面，且背側BS對應於半導體晶圓之在其上形成一或多個電路的相對表面。在一些實施例中，給定晶圓之背側BS對應於由於 薄化操作產生的表面。如第1A圖至第1Cb圖所描繪，晶粒D1至D4中之各者根據對應的前側FS及背側BS箭頭在Z方向上正定向或負定向。
晶粒D1至D4中之各者之前側FS包含與對應信號路由結構SR1至SR4電連接的一或多個IC裝置(未示出)，且晶粒D1至D4中之各者之背側BS包含與對應的一或多個IC裝置電連接的對應背側配電結構BSPD1至BSPD4。在一些實施例中，信號路由結構(例如，信號路由結構SR1至SR4)被認為包含一或多個IC裝置。
在各種實施例中，一或多個IC裝置包含以下中之一者或以下之組合：邏輯、信號或應用處理器、記憶體、高頻寬記憶體(high-bandwidth memory；HBM)、積體電路上系統(system on an IC；SoIC)、發射器及/或接收器、專用積體電路(application-specific IC；ASIC)、大型積體(large-scale integration；LSI)或超大型積體(very large-scale integration；VLSI)電路、電壓或電流調節器或類似者。
信號路由結構(例如，信號路由結構SR1至SR4)包含以下複數個導電段，該複數個導電段由複數個絕緣層支撐及電分隔且根據對應的一或多個IC裝置之功能性來配置。導電段包含導電線、通孔、接觸墊及/或凸塊下金屬化(under-bump metallization；UBM)結構，它們包含一或多種導電材料(例如，金屬(諸如銅、鋁、鎢、或鈦、多晶矽))或能夠提供低電阻信號路徑的另一種材料。絕緣 層包含一或多種介電材料(例如，二氧化矽、氮化矽)、或一或多種高介電常數介電材料、模製化合物或能夠將相鄰導電段彼此電絕緣的其他材料。
在一些實施例中亦稱為配電網路的配電結構(例如，背側配電結構BSPD1至BSPD4或配電結構CPD1至CPD4)包含以下複數個導電段，該複數個導電段由複數個絕緣層支撐及電分隔且根據例如對應的前側FS之一或多個IC裝置之電力輸送需求來配置。在各種實施例中，配電結構包含以下中之一者或以下之組合：矽穿孔(through-silicon via；TSV)、介電質穿孔(through-dielectric via；TDV)、電力軌條、超級電力軌條、埋入式電力軌條、配置成格子或網目結構的導電段或適合於向一或多個IC裝置分配電力的另一種配置。在一些實施例中，配電結構包含以下一或多個元件，該一或多個元件與配電元件電隔離且用以提供一或多個對應信號路由路徑(例如，下面關於第1Ca圖、第1Cb圖、第2B圖、第3B圖及第7F圖所討論之通孔結構VT)。在下面關於第2A圖至第4D圖討論配電結構之非限制性實例。
在各種實施例中，信號路由結構(例如，信號路由結構SR1至SR4)或配電結構(例如，背側配電結構BSPD1至BSPD4或配電結構CPD1至CPD4)中之一或多者包含配置為電感式裝置或電容式裝置(例如，金屬-絕緣體-金屬(metal-insulator-metal；MIM)電容器或高密度金屬-絕緣體-金屬(high density MIM；HDMIM) 電容器(未示出))中之一或多者的一或多個導電段。
第1A圖所描繪之IC封裝100A包含在Z方向上對準的晶粒D1至D4，且在一些實施例中稱為3D IC 100A、IC疊堆100A或立方體100A。晶粒D1及D3中之各者在Z方向上具有負定向，對應於背側BS相對於前側FS在正Z方向上對準，且晶粒D2及D4中之各者在Z方向上具有正定向，對應於前側FS相對於背側BS在正Z方向上對準。
配電結構CPD1定位在晶粒D1之背側配電結構BSPD1與晶粒D2之背側配電結構BSPD2之間，且藉由直接接觸背側配電結構BSPD1及BSPD2中之各者來將它們電連接。配電結構CPD2定位在晶粒D3之背側配電結構BSPD3與晶粒D4之背側配電結構BSPD4之間，且藉由直接接觸背側配電結構BSPD3及BSPD4中之各者來將它們電連接。
在第1A圖所描繪之實施例中，晶粒D2之信號路由結構SR2在界面HB1處與晶粒D3之信號路由結構SR3電連接。在各種實施例中，界面(例如，界面HB1)包含混成鍵結構(例如包含密封層、複數個焊錫凸塊)、或能夠提供相鄰信號路由結構(例如，信號路由結構SR2及SR3)之間的複數個電連接的另一種結構。
在一些實施例中，IC封裝100A不包含界面HB1，且晶粒D2之信號路由結構SR2經由一或多個附加元件(例如，基板、中介層或一或多個附加晶粒(未示出))與晶 粒D3之信號路由結構SR3電連接。在一些實施例中，晶粒D2之信號路由結構SR2或晶粒D3之信號路由結構SR3中之一者或二者經由界面(未示出)與相鄰晶粒之背側電力結構電連接。
在第1A圖所描繪之實施例中，IC封裝100A由此包含配置為第一對晶粒的晶粒D1及D2及配置為第二對晶粒的晶粒D3及D4，第一對晶粒及第二對晶粒例如在界面HB1處彼此電連接。在各種實施例中，IC封裝100A不包含第一對晶粒及第二對晶粒中之一者，或包含除了第一對晶粒及第二對晶粒之外且在Z方向上與第一對晶粒及第二對晶粒對準的一或多對晶粒(未示出)。在各種實施例中，IC封裝100A包含除了第一對晶粒及第二對晶粒中之一者或二者之外且在Z方向上與第一對晶粒及第二對晶粒對準的一或多個個別晶粒(未示出)。
在第1A圖所描繪之實施例中，IC封裝100A包含與兩個背側配電結構電連接的配電結構CPD1及CPD2中之各者。在各種實施例中，IC封裝100A包含與多於兩個背側配電結構(例如，一或多個晶粒(未示出)之在X及/或Y方向上與晶粒D1至D4中之一者相鄰的背側配電結構)電連接的一或多個配電結構(例如，配電結構CPD1或CPD2)。
藉由上面所討論之組態，IC封裝100A包含各自與晶粒D1至D4中之相鄰一或多者電連接的晶粒D1至D4中之一些或全部，晶粒D1至D4中之一些或全部由此 配置為具有基於晶粒D1至D4中之一些或全部的功能能力的電積體組合件。
藉由包含與至少兩個背側配電結構(例如，BSPD1及BSPD2或BSPD3及BSPD4)電連接的至少一個配電結構CPD1或CPD2，相較於不包含與至少兩個晶粒中之各者之背側配電結構電連接的配電結構的方法，IC封裝100A能夠具有較低的配電路徑電阻及較大的配置靈活性。
第1B圖所描繪之IC封裝100B包含在Z方向上與晶粒D2及D3中之各者對準的晶粒D1，且在一些實施例中稱為InFO封裝100B。晶粒D1在Z方向上具有負定向，且晶粒D2及D3中之各者在Z方向上具有正定向。
配電結構CPD1定位在晶粒D1之背側配電結構BSPD1與晶粒D2之背側配電結構BSPD2及晶粒D3之背側配電結構BSPD3中之各者之間，且藉由直接接觸背側配電結構BSPD1、BSPD2及BSPD3中之各者來將它們電連接。
IC封裝100B亦包含：基板INT1，該基板INT1在Z方向上與晶粒D2及D3中之各者對準；絕緣層DL，該絕緣層DL在X方向上定位在晶粒D2與D3之間且在Z方向上定位在晶粒D1與基板INT1之間。複數個通孔結構V在Z方向上延伸穿過絕緣層DL。
複數個連接凸塊B包含：第一子集(已標記)，該第一子集定位在配電結構CPD1與複數個通孔結構V之間 且將它們電連接；第二子集，該第二子集定位在複數個通孔結構V與基板INT1之間且將它們電連接；第三子集，該第三子集定位在晶粒D2之信號路由結構SR2與基板INT1之間且將它們電連接；及第四子集，該第四子集定位在晶粒D3之信號路由結構SR3與基板INT1之間且將它們電連接。
基板(例如，基板INT1)係一或多個硬質絕緣層，該一或多個硬質絕緣層包含以下複數個導電段，該複數個導電段經配置以提供自第一側至沿著正Z方向比第一側更遠定位的第二側(未標記出)的信號路徑。在各種實施例中，配置為信號路徑中之第一側電連接的導電段之第一節距與配置為信號路徑中之第二側電連接的導電段之第二節距相同，或小於或大於該第二節距。在一些實施例中，包含第一節距小於或大於第二節距的配置稱為扇出型配置。在一些實施例中，具有扇出型配置之基板(例如，基板INT1)稱為中介層(例如，中介層INT1)。在一些實施例中，基板包含載體晶圓(例如，下面關於方法800及第5A圖至第8圖討論的載體晶圓C1至C5)中之一些或全部。
通孔結構(例如，通孔結構V)係在垂直於一平面(例如，X-Y平面)的一方向(例如，Z方向)上延伸穿過絕緣層的導電段，導電線(例如，配電結構CPD1之導電線)配置在該導電段中。在一些實施例中，通孔結構V亦稱為TSV V或TDV V。在各種實施例中，垂直平面中的通孔結構之橫截面具有圓形、橢圓形、正方形、矩形、六邊形 或其他合適的二維形狀。
連接凸塊(例如，連接凸塊B)係包含一或多種導電材料的體積，該體積用以能夠機械地接合且電連接相鄰導電表面(例如，配電結構(諸如配電結構CPD1)之導電段或信號路徑(諸如基板INT1之信號路徑))。在各種實施例中，連接凸塊具有球形、橢圓形、柱狀或其他合適的立體形狀。在各種實施例中，連接凸塊包含鉛、銅、鋁、錫、鋅、金或其他合適的材料中之一或多種。在一些實施例中，連接凸塊亦稱為焊錫凸塊。
在第1B圖所描繪之實施例中，IC封裝100B包含以下通孔結構V，該些通孔結構V經由連接凸塊B之第一子集與配電結構CPD1電連接。在一些實施例中，IC封裝100B包含以下通孔結構V，該些通孔結構V直接接觸配電結構CPD1且由此與配電結構CPD1電連接。
在第1B圖所描繪之實施例中，IC封裝100B包含：晶粒D2，該晶粒D2經由連接凸塊B之第三子集與基板INT1電連接；及晶粒D3，該晶粒D3經由連接凸塊B之第四子集與基板INT1電連接。在各種實施例中，IC封裝100B包含與基板INT1電連接的晶粒D2及D3中之一者，或包含除了晶粒D2及D3之外且經由一或多個對應的連接凸塊B之附加子集與基板INT1電連接的一或多個晶粒(未示出)。
在第1B圖所描繪之實施例中，IC封裝100B包含與配電結構CPD1電連接的晶粒D1之背側配電結構 BSPD1、晶粒D2之BSPD2及晶粒D3之BSPD3。在各種實施例中，IC封裝100B包含與配電結構CPD1電連接的晶粒D2之背側配電結構BSPD2及晶粒D3之BSPD3中之一者，或包含與配電結構CPD1電連接(即，在X及/或Y方向上與晶粒D1或與晶粒D2及D3對準)的一或多個對應附加晶粒(未示出)之一或多個附加背側配電結構。在各種實施例中，晶粒D1至D3中之一或多者包含在晶粒疊堆(例如，上面關於第1A圖所討論之IC封裝100A)中，包含在IC封裝100B中。
在第1B圖所描繪之實施例中，IC封裝100B包含如上面所討論之定位在基板INT1與配電結構CPD1二者之間且將它們電連接的晶粒D2及D3中之各者。在各種實施例中，IC封裝100B包含定位在基板INT1與配電結構CPD1二者之間且將它們電連接的晶粒D2及D3中之一者，或包含除了定位在基板INT1與配電結構CPD1二者之間且將它們電連接的晶粒D2及D3之外的一或多個晶粒(未示出)。
在第1B所描繪之實施例中，IC封裝100B包含與晶粒D1至D3中之各者及複數個通孔結構V電連接的配電結構CPD1。在各種實施例中，IC封裝100B包含與晶粒D1至D3之子集及複數個通孔結構V電連接的配電結構CPD1、及與一或多個對應的晶粒D1至D3之附加子集及複數個通孔結構V電連接的一或多個附加配電結構(未示出)。
在第1B圖所描繪之實施例中，IC封裝100B包含以下複數個通孔結構V之整體，該複數個通孔結構V之整體定位在晶粒D2與D3之間，從而提供基板INT1與配電結構CPD1之間的電連接。在各種實施例中，IC封裝100B包含以下複數個通孔結構V中之一些或全部，該些複數個通孔結構V中之一些或全部以其他方式相對於晶粒D2及D3定位以便提供基板INT1與配電結構CPD1之間的電連接。在一些實施例中，IC封裝100B包含以下複數個通孔結構V中之一些或全部，該些複數個通孔結構V中之一些或全部經定位成以便提供基板INT1與除了配電結構CPD1之外的一或多個配電結構(未示出)之間的電連接。
在第1B所描繪之實施例中，IC封裝100B包含總計三個通孔結構V。在各種實施例中，IC封裝100B包含比三個通孔結構V更少者或更多者。
藉由上面所討論之組態，IC封裝100B包含經由至少一個配電結構CPD1與基板INT1電連接的晶粒D1至D3中之一些或全部，晶粒D1至D3中之一些或全部由此配置為能夠經由基板INT1接收電力且具有基於晶粒D1至D3中之一些或全部的功能能力的電積體組合件。
藉由包含與至少兩個背側配電結構(例如，BSPD1及BSPD2或BSPD3)電連接的至少一個配電結構CPD1，相較於不包含與至少兩個晶粒中之各者之背側配電結構電連接的配電結構的方法，IC封裝100B能夠具有較低的配 電路徑電阻及較大的配置靈活性。
在一些實施例中稱為InFO封裝100C的第1Ca圖及第1Cb圖所描繪之IC封裝100C包含晶粒D1至D3、基板INT1、配電結構CPD1、及在晶粒D2與D3之間延伸穿過絕緣層DL的通孔結構V之第一子集，該些元件根據上面關於IC封裝100B所討論之各種實施例來配置。在一些實施例中，IC封裝100C之基板INT1稱為底板INT1。
在第1Ca圖及第1Cb圖所描繪之實施例中，IC封裝100C亦包含配電結構CPD2至CPD4、基板INT2、晶粒DA、通孔結構V之第二子集及第三子集、及附加絕緣層DL，它們如下面所討論的那樣進行配置。
在第1Ca圖所描繪之實施例中，連接凸塊B之子集接觸基板INT1及晶粒D2之信號路由結構SR2或晶粒D3之信號路由結構SR3，IC封裝100C由此用以包含自基板INT1至信號路由結構SR2及SR3的信號路徑連接。在第1Cb圖所描繪之實施例中，連接凸塊B之子集接觸基板INT1及載體晶圓C5，該載體晶圓C5接觸晶粒D2之信號路由結構SR2及晶粒D3之信號路由結構SR3。載體晶圓C5包含複數個導電路徑(例如，TSV結構及/或TDV結構(未標記出))，且IC封裝100C由此用以包含自基板INT1至信號路由結構SR2及SR3的信號路徑連接。在下面關於方法800及第7A圖至第8圖進一步討論載體晶圓C5。
在第1Ca圖所描繪之實施例中，IC封裝100C對應於其中在附接基板INT1之前去除載體晶圓C5的第一種情況，且在第1Cb圖所描繪之實施例中，IC封裝100C對應於其中在附接基板INT1之前不去除載體晶圓C5的第二種情況，如下面關於第7G圖及第8圖所討論。
在第1Ca圖及第1Cb圖所描繪之實施例中，配電結構CPD1定位在晶粒D1之背側配電結構BSPD1與配電結構CPD4之間且藉由直接接觸背側配電結構BSPD1及配電結構CPD4中之者來將它們電連接；配電結構CPD2定位在晶粒D2之背側配電結構BSPD2與配電結構CPD4之間且藉由直接接觸背側配電結構BSPD2及配電結構CPD4中之各者來將它們電連接；且配電結構CPD3定位在晶粒D3之背側配電結構BSPD3與配電結構CPD4之間且藉由直接接觸背側配電結構BSPD3及配電結構CPD4中之各者來將它們電連接。配電結構CPD4定位在配電結構CPD1與配電結構CPD2及CPD3中之各者之間且藉由直接接觸配電結構CPD1至CPD3中之各者來將它們電連接。
在一些實施例中，IC封裝100C不包含配電結構CPD1至CPD3中之一或多者，且配電結構CPD4直接接觸背側配電結構BSPD1至BSPD3中之對應的一或多個背側配電結構且由此與其電連接。
配電結構CPD4包含以下通孔結構VT，該些通孔結構VT定位在通孔結構V之第一子集與通孔結構V之 第二子集之間且經由對應連接凸塊B將它們電連接，該第二子集定位在沿著正X方向與晶粒D1相鄰的絕緣層DL中。如下面關於第2B圖及第3B圖所討論，通孔結構VT與配電結構CPD4之配電元件電隔離。
IC封裝100C由此包含通孔結構V之第一子集及第二子集、包含通孔結構VT的配電結構CPD4、連接凸塊B及第1Cb圖所描繪之實施例中的載體晶圓C5，該載體晶圓C5用以經由配電結構CPD4提供基板INT1與INT2之間的信號路由路徑且與配電結構CPD4之配電元件電隔離。在一些實施例中，IC封裝100C包含直接接觸通孔結構VT的通孔結構V之第一子集及第二子集二者中之一者，且由此包含通孔結構V之第一子集及第二子集、配電結構CPD4、連接凸塊B(若存在的話)及第1Cb圖所描繪之實施例中的載體晶圓C5，該載體晶圓C5用以經由配電結構CPD4提供基板INT1與INT2之間的信號路由路徑且與配電結構CPD4之配電元件電隔離。
通孔結構V之第三子集定位在沿著負X方向與晶粒D1相鄰的絕緣層DL中，且由此與配電結構CPD1及基板INT2電連接。在其中IC封裝100C不包含配電結構CPD1的一些實施例中，通孔結構V之第三子集由此與配電結構CPD4及基板INT2電連接。
第1Ca圖及第1Cb圖所描繪之第一子集至第三子集中之各者中包含的通孔結構V之數目係出於例示之目的提供的非限制性實例。在各種實施例中，IC封裝100C包 含通孔結構V之第一子集至第三子集中之一或多者，該些通孔結構V具有比第1Ca圖及第1Cb圖所描繪之數目更少者或更大者。在各種實施例中，IC封裝100C不包含通孔結構V之第一子集至第三子集中之一或多者。在一些實施例中，通孔結構V之第一子集至第三子集中之給定一個子集稱為TSV V或TDV V。
配電結構CPD4由此經由通孔結構V之第二子集及對應連接凸塊B且經由配電結構CPD1、通孔結構V之第三子集及對應連接凸塊B與基板INT2電連接。晶粒D1、基板INT2及晶粒DA在Z方向上對準，且基板INT2經由對應連接凸塊B與晶粒DA電連接。
相較於在前側FS及背側BS二者上包含電連接的晶粒D1至D4，晶粒DA僅在前側FS上包含電連接，該些電連接包含信號路徑及配電路徑二者。在一些實施例中，晶粒DA亦稱為倒裝晶片DA，且經由對應連接凸塊B與晶粒DA電連接的基板INT2稱為倒裝晶片配置。
在一些實施例中，晶粒D1至D3中之各者包含具有基於第一參考尺寸的特徵大小的一或多個IC裝置，且晶粒DA包含具有基於與第一參考尺寸不同的第二參考尺寸的特徵大小的一或多個IC裝置。在一些實施例中，第二參考尺寸大於第一參考尺寸。
在第1Ca圖及第1Cb圖所描繪之實施例中，IC封裝100C包含與基板INT2電連接的單個晶粒DA。在一些實施例中，IC封裝100C包含與基板INT2電連接的 一或多個附加晶粒DA(未示出)。
藉由上面所討論之組態，IC封裝100C包含經由至少一個配電結構CPD4與基板INT1電連接的與晶粒D1至D3中之一些或全部、及經由基板INT2與基板INT1電連接的晶粒DA、及在一些實施例中配電結構CPD4之通孔結構VT。晶粒D1至D3中之一些或全部及晶粒DA由此配置為能夠經由基板INT1接收電力且具有基於晶粒D1至D3中之一些或全部及晶粒DA的功能能力的電積體組合件。
藉由包含與至少兩個背側配電結構(例如，BSPD1及BSPD2或BSPD3)電連接的至少一個配電結構CPD4，相較於不包含與至少兩個晶粒中之各者之背側配電結構電連接的配電結構的方法，IC封裝100C能夠具有較低的配電路徑電阻及較大的配置靈活性。
第2A圖至第4D圖描繪IC結構之非限制性實例，根據上面關於第1A圖至第1Cb圖所討論之各種實施例，該些IC結構可用作背側配電結構BSPD1至BSPD3及/或配電結構CPD1至CPD4之部分之組合。出於例示之目的，簡化了第2A圖至第4D圖中之各者。第2A圖至第4D圖所描繪之元件之數目及相對大小、形狀及位置係用於例示下面所討論之實施例的非限制性實例。在各種實施例中，第2A圖至第4D圖所描繪之IC結構中之一或多者包含除了第2A圖至第4D圖所描繪之元件之外的一或多個元件(例如，導電線、通孔結構、電力軌條、連接凸塊、UBM 結構、電容式及/或電感式裝置或絕緣層)，該一或多個元件係為了清楚之目的而未示出。
第2A圖及第2B圖係根據一或多個實施例之IC結構之橫截面圖。第2A圖及第2B圖中之各者描繪網目結構之X-Z平面橫截面的一非限制性實例，該網目結構包含配電結構BSPDA及BSPDB之元件及共用配電結構CPD。配電結構BSPDA及BSPDB中之各者可用作背側配電結構BSPD1至BSPD3及/或配電結構CPD1至CPD3中之一些或全部，且共用配電結構CPD可用作各自在上面關於第1A圖至第1Cb圖所討論之配電結構CPD1至CPD4中之一些或全部。
第2A圖及第2B圖所描繪之網目結構中之各者包含在X方向上延伸的導電線BM0A、BM2A、BM4A、BM6A、BM4B、BM2B及BM0B及在Y方向(未示出)上延伸的導電線BM1A、BM3A、BM5A、BM5B、BM3B及BM1B。通孔結構VG(已標記的一部分)定位在相鄰層導電線之子集之間且將它們彼此電連接，該些導電線之子集對應於分散式電力電壓位準。
在第2A圖及第2B圖所描繪之實施例中，IC結構用以分配兩個電力電壓位準(例如，接地電壓位準及電源電壓位準)，且因此在各層中包含導電線之兩個子集。第一子集對應於橫截面圖之X-Z平面，且由導電線BM0A至BM0B及連接通孔結構VG的連續邊界指示。第二子集對應於另一個X-Z平面(在Y方向上與橫截面X-Z平面偏 移)，其中導電線BM0A、BM2A、BM4A、BM6A、BM4B、BM2B及BM0B不可見且導電線BM1A、BM3A、BM5A、BM5B、BM3B及BM1B中之各者及連接通孔結構VG由個別邊界指示。在下面關於第3A圖及第3B圖討論對應於第2A圖及第2B圖的平面圖。
在一些實施例中，IC結構用以分配多於兩個電力電壓位準，且包含導電線之多於兩個子集及更多連接通孔結構。
導電線BM0A至BM0B包含定位在IC封裝(例如，IC封裝100A至100C)之絕緣層(未示出)中的導電材料(例如，一或多種金屬)。在第2A圖及第2B圖所描繪之實施例中，包含導電線BM0A至BM5A的層及對應連接通孔結構VG包含在配電結構BSPDA中，包含導電線BM6A至BM2B的層及對應連接通孔結構VG包含在共用配電結構CPD中，且包含導電線BM1B及BM0B的層及對應連接通孔結構VG包含在配電結構BSPDB中。
在一些實施例中，包含導電線BM0A至BM5A的層稱為配電結構BSPDA之各別第一背側金屬層至第六背側金屬層，且包含導電線BM0B及BM1B的層稱為配電結構BSPDB之第一背側金屬層及第二背側金屬層。在各種實施例中，包含導電線BM6A至BM2B的層稱為共用配電結構CPD之各別第一背側金屬層至第五背側金屬層或第五背側金屬層至第一背側金屬層。
第2A圖及第2B圖所描繪之配電結構BSPDA及 BSPDB及共用配電結構CPD中之各者中的導電線層之數目係用於例示IC結構的非限制性實例。在各種實施例中，配電結構BSPDA或BSPDB或共用配電結構CPD中之一或多者包含除了第2A圖及第2B圖所描繪之彼等之外的一或多個層，或不包含第2A圖及第2B圖所描繪之層中之一或多者。
在各種實施例中，共用配電結構CPD與配電結構BSPDA或BSPDB中之一者之一層相鄰的一層中的導電線(例如，導電線BM6A或BM2B)對應於下面關於第4A圖至第4D圖所討論之導電線CPDL1。
在第2A圖所描繪之實施例中，配電結構BSPDA及BSPDB及共用配電結構CPD中之各者包含相同數目的導電線BM0A至BM0B，使得配電結構BSPDA及BSPDB及共用配電結構CPD之整體在Z方向上對準。在各種實施例中，配電結構BSPDA及BSPDB及共用配電結構CPD包含不同數目的導電線BM0A至BM0B，使得配電結構BSPDA或BSPDB或共用配電結構CPD中之一或多者之部分在Z方向上對準，而配電結構BSPDA或BSPDB或共用配電結構CPD中之一或多者之其他部分在X及/或Y方向上延伸超過配電結構BSPDA或BSPDB或共用配電結構CPD中之其他者。
在第2B圖所描繪之實施例中，共用配電結構CPD包含以下導電線BM6A至BM2B，該些導電線BM6A至BM2B在正X方向上延伸超過配電結構BSPDA之導電線 BM0A至BM5A及配電結構BSPDB之導電線BM1B及BM0B。
在第2B圖所描繪之實施例中，通孔結構VT在Z方向上且在共用配電結構CPD之延伸部分中的相鄰導電線BM6A至BM2B之間延伸。通孔結構VT與導電線BM6A至BM2B之子集中之各者及與配電結構CPD之兩個電力電壓位準組態相對應的通孔結構VG電隔離，且由此用以提供與電力電壓位準分隔的信號路徑。
在第2B圖所描繪之實施例中，通孔結構VT延伸至配電結構BSPDA及BSPDB中，從而對應於上面關於第1Ca圖及第1Cb圖所討論之通孔結構V之第一子集及第二子集中之一些或全部。在一些實施例中，通孔結構VT不延伸至配電結構BSPDA或BSPDB中之一者或二者中，且通孔結構VT藉由直接接觸通孔結構V之對應的第一子集或第二子集或經由上面關於第1Ca圖及第1Cb圖所討論之對應連接凸塊B來與通孔結構V之對應的第一子集或第二子集電連接。
第3A圖及第3B圖係根據一或多個實施例之IC結構的平面圖。第3A圖及第3B圖中之各者描繪與第2A圖及第2B圖所描繪之網目結構之相鄰層導電線相對應的一非限制性實例。
在第3A圖及第3B圖所描繪之實施例中，導電線PDL1在Y方向上延伸，導電線PDL2在X方向上延伸且上覆於導電線PDL1，且通孔結構VG在導電線PDL2上 覆於導電線PDL1的位置之子集處定位在導電線PDL1與PDL2之間且將它們電連接。在一些實施例中，導電線PDL1在X方向上延伸，且導電線PDL2在Y方向上延伸。
導電線PDL1及PDL2由此對應於用以分配兩個電力電壓水準的網目結構之相鄰層導電線(例如，各別導電線BM0A及BM1A或各別導電線BM1A及BM0A)。在各種實施例中，導電線PDL1及PDL2對應於配電結構BSPDA或BSPDB或共用配電結構CPD中之一者內的相鄰層，或對應於共用配電結構CPD內與配電結構BSPDA或BSPDB中之一者內的一層導電線相鄰的一層導電線。
在第3B圖所描繪之實施例中，通孔結構VT定位在導電線PDL1及PDL2中之各者之相鄰例子之間且與它們電隔離。通孔結構VT由此用以提供與對應於導電線PDL1及PDL2及通孔結構VG的電力電壓水準分隔的信號路徑。
在第3B圖所描繪之實施例中，通孔結構VT在X-Y平面中具有六邊形形狀。在各種實施例中，通孔結構VT在X-Y平面中具有一或多種其他形狀(例如，圓形)，且由此定位在導電線PDL1及PDL2中之各者之相鄰例子之間且與它們電隔離。
如第3A圖所描繪，導電線PDL1按照節距P1沿著X方向間隔開，且導電線PDL2按照節距P2沿著X方向間隔開。在各種實施例中，節距(例如，節距P1或P2 中之一者)等於與晶粒(例如，上面關於第1A圖至第1Cb圖所討論之晶粒D1至D4)中包含的一或多個IC裝置相對應的特徵大小或者是該特徵大小的倍數。
在一些實施例中，導電線PDL1或導電線PDL2中之一者包含在第一背側金屬層中，且對應節距P1或P2等於一或多個IC裝置之單元高度或者是該單元高度的倍數。在一些實施例中，單元高度與對應於兩個電力電壓水準的相鄰電力軌條之間的內部晶粒間隔相對應，且導電線PDL1或PDL2中之一者用以分配兩個對應電力電壓水準。在一些實施例中，導電線PDL1或導電線PDL2中之一者包含在第一金屬層上方的背側金屬層中，且對應節距P1或P2是單元高度的倍數。
在一些實施例中，導電線PDL1或導電線PDL2中之一者包含在第一金屬層上方的背側金屬層中，且對應節距P1或P2是一或多個IC裝置之接觸多晶節距的倍數。在一些實施例中，接觸多晶節距對應於與相鄰的一或多個閘極結構或閘極結構電連接的觸點之間的內部晶粒間隔。
第4A圖及第4B圖係根據一些實施例之IC結構之橫截面圖，且第4C圖及第4D圖係IC結構之立體圖。第4A圖至第4D圖中之各者描繪上面關於第2A圖及第2B圖所討論之共用配電結構CPD與對應於配電結構BSPDA或BSPDB中之一者的配電結構BSPD之間的接合面的一非限制性實例。第4A圖及第4B圖中之各者描繪作為箭頭之左側上的單獨結構且作為箭頭之右側上的組合 結構的共用配電結構CPD及配電結構BSPD，且第4C圖及第4D圖中之各者描繪對應組合結構。
在第4A圖及第4B圖所描繪之實施例中之各者中，共用配電結構CPD包含在X方向上延伸的導電線CPDL1之最上層層(在負Z方向上)、與包含在Y方向上延伸的導電線CPDL2的最上層層相鄰的層、及將導電線CPDL1與導電線CPDL2電連接的通孔結構VG。導電線CPDL1在Z方向上具有厚度TC。
在第4A圖所描繪之實施例中，配電結構BSPD包含在X方向上延伸的導電線BSL1之最上層層(在正Z方向上)、與包含在Y方向上延伸的導電線BSL2的最上層層相鄰的層、及將導電線BSL1與導電線BSL2電連接的通孔結構VG。導電線BSL1在Z方向上具有厚度TB。
在第4B圖所描繪之實施例中，配電結構BSPD包含在Y方向上延伸的導電線BSL1、及電連接導電線BSL1且在正Z方向上遠離導電線BSL1延伸的通孔結構VG。
在第4A圖及第4C圖所描繪之實施例中，組合結構包含在Z方向上具有厚度TT的導電線CPDL1/BSL1。導電線CPDL1/BSL1對應於在X方向上延伸且在Y方向上具有相同節距的導電線CPDL1及BSL1，使得組合結構包含在與配電結構BSPD之最上層導電線對準的共用配電結構CPD之最上層導電線之間的電連接。在一些實施例中，導電線CPDL1或BSL1中之一者具有第一節距，且 導電線CPDL1或BSL1中之另一者具有等於第一節距的倍數的第二節距。
在一些實施例中，厚度TT近似等於厚度TC及TB之和。在一些實施例中，厚度TT小於厚度TC及TB之和。
根據第4A圖及第4C圖所描繪之實施例，在第2A圖及第2B圖所描繪之非限制性實例中，共用配電結構CPD包含對應於導電線CPDL1/BSL1的導電線BM6A，且配電結構BSPDA包含對應於導電線BSL2的導電線BM5A，或共用配電結構CPD包含對應於導電線CPDL1/BSL1的導電線BM2B，且配電結構BSPDB包含對應於導電線BSL2的導電線BM1B。
在第4B圖及第4D圖所描繪之實施例中，組合結構包含具有厚度TC的導電線CPDL1。導電線CPDL1在X方向上延伸且導電線BSL1在Y方向上延伸，使得組合結構包含在與配電結構BSPD之最上層導電線正交的共用配電結構CPD之最上層導電線之間經由通孔結構VG的電連接(未在第4D圖中示出)。
在第4B圖及第4D圖所描繪之實施例中，組合結構係基於包含自最上層導電線延伸的通孔結構VG的配電結構BSPD。在各種實施例中，包含在與配電結構BSPD之最上層導電線正交的共用配電結構CPD之最上層導電線之間的電連接的組合結構係基於包含自最上層導電線延伸的通孔結構VG的共用配電結構CPD，或包含與配電結 構BSPD之最上層導電線直接連接的共用配電結構之最上導電線。
根據第4B圖及第4D圖所描繪之實施例，在第2A圖及第2B圖所描繪之非限制性實例中，共用配電結構CPD包含對應於導電線CPDL1的導電線BM6A，且配電結構BSPDA包含對應於導電線BSL1的導電線BM5A，或共用配電結構CPD包含對應於導電線CPDL1的導電線BM2B，且配電結構BSPDB包含對應於導電線BSL1的導電線BM1B。
上面關於第2A圖至第4D圖所討論之根據各種實施例組態的包含配電結構CPD的IC結構由此能夠實現上面關於IC封裝100A至100C所討論之益處。此外，在其中共用配電結構CPD包含具有與配電結構BSPDA或BSPDB中之一者或二者中的導電線之一或多個節距相對應的一或多個節距的導電線的實施例中，共用配電結構CPD能夠使用與用於製造配電結構BSPDA或BSPDB中之一者或二者之製程相同的製程來製造。
根據下面所討論之各種實施例，第5A圖至第5E圖係形成上面關於第1A圖所討論之IC封裝100A的中間階段的橫截面圖，第6A圖至第6E圖係形成上面關於第1B圖所討論之IC封裝100B的中間階段的橫截面圖，第7A圖至第7G圖係形成上面關於第1Ca圖及第1Cb圖所討論之IC封裝100C的中間階段的橫截面圖，且第8圖係形成IC封裝(例如，IC封裝100A至100C)之方法800 的流程圖。
第5A圖例示以下IC封裝100A之晶粒D1至D4，該些晶粒D1至D4安裝在對應載體晶圓C1至C4上。如第5A圖所描繪，各晶粒D1至D4之前側FS已經藉由將對應信號路由結構SR1至SR4接合至各別載體晶圓C1至C4而安裝在各別載體晶圓C1至C4上。
載體晶圓(例如，載體晶圓C1至C4)係具有充分剛度的基板(例如，半導體、玻璃或有機材料)，使得能夠對安裝在載體晶圓上的一或多個晶粒執行一或多個製造操作。在一些實施例中，載體晶圓包含一或多個信號路徑連接(例如，一或多個TSV結構及/或TDV結構)，且由此能夠向安裝在其上的一或多個晶粒提供一或多個電連接。
在一些實施例中，將晶粒接合至載體晶圓包含以下步驟：在載體晶圓上施加黏合劑層或膜。在一些實施例中，將晶粒接合至載體晶圓包含以下步驟：施加包含聚合物為基的材料(例如，光熱轉換(light-to-heat-conversion；LTHC)材料)的離型膜，該離型膜能夠在後續操作中去除。
將IC封裝100A之晶粒D1至D4安裝在載體晶圓C1至C4上對應於第8圖所例示之方法800之操作810。
第5B圖例示以下晶粒D1至D4，該些晶粒D1至D4進一步包含在IC封裝100A之晶粒D1至D4之對應背側BS上建構的各別背側配電結構BSPD1至 BSPD4。
建構配電結構(例如，背側配電結構BSPD1至BSPD4)包含以下步驟：形成由複數個絕緣層支撐及電分隔的複數個導電段。在一些實施例中，形成絕緣層包含以下步驟：沉積上面關於第1A圖至第3B圖所討論之一或多種絕緣材料(例如，介電材料)。在一些實施例中，形成導電段包含以下步驟：執行一或多個沉積製程以沉積如上面關於第1A圖至第3B圖所討論之一或多種絕緣材料。
建構配電結構包含執行操作序列之步驟，序列中的各操作對應於形成上面關於第2A圖及第2B圖所討論之配電結構之一給定層(例如，導電線BM0A、BM2A、BM4A、BM6A、BM4B、BM2B、BM0B、BM1A、BM3A、BM5A、BM5B、BM3B及BM1B)及通孔VG或上面關於第3A圖及第3B圖所討論之導電線PDL1及PDL2及通孔VG。
在各種實施例中，形成一給定層包含以下步驟：沉積一或多個光阻劑層且對其進行圖案化以界定複數個導電段及/或通孔結構，執行一或多個蝕刻及沉積製程以在絕緣層內形成包含一或多種導電材料的體積，及執行一或多個平坦化製程及/或清潔製程。
建構配電結構包含執行操作序列之步驟，其中根據如上面關於第1A圖至第3B圖所討論之配電需求來配置複數個導電段。
在IC封裝100A之晶粒D1至D4之背側BS上 建構背側配電結構BSPD1至BSPD4對應於第8圖所例示之方法800之操作820。
第5C圖例示以下IC封裝100A之晶粒D1及D3，該些晶粒D1及D3進一步包含在對應背側配電結構BSPD1及BSPD3上建構的各別配電結構CPD1及CPD2。
建構共用配電結構(例如，配電結構CPD1或CPD2)係以上面關於建構配電結構所討論之方式執行的，且包含以下步驟：建構與背側配電結構之一部分或整體電連接的共用配電結構。在各種實施例中，建構與背側配電結構電連接的共用配電結構包含以下步驟：建構用以分配二或更多個電力電壓水準(例如，接地水準及電源電壓水準)的共用配電結構。
在一些實施例中，建構與背側配電結構電連接的共用配電結構包含以下步驟：形成網目結構。在一些實施例中，形成網目結構包含以下步驟：形成具有與背側配電結構之一或多個導電線之節距相對應的節距的一或多個導電線。
在背側配電結構BSPD1及BSPD3上建構IC封裝100A之配電結構CPD1及CPD2對應於第8圖所例示之方法800之操作840。
第5D圖例示包含如第5C圖所描繪之晶粒D1及D3及如第5B圖所描繪之晶粒D2及D4的IC封裝100A。如第5D圖所描繪，晶粒D2之背側配電結構BSPD2已經 接合至配電結構CPD1，且晶粒D4之背側配電結構BSPD4已經接合至配電結構CPD2。
將背側配電結構接合至共用配電結構(例如，將背側配電結構BSPD2接合至配電結構CPD1或將背側配電結構BSPD4接合至配電結構CPD2)包含以下步驟：將背側配電結構與共用配電結構電連接。
在一些實施例中，將背側配電結構接合至共用配電結構包含以下步驟：機械地將背側配電結構接合至共用配電結構。在一些實施例中，機械地將背側配電結構接合至共用配電結構包含以下步驟：執行熱壓操作。在一些實施例中，機械地將背側配電結構接合至共用配電結構包含以下步驟：向背側配電結構或共用配電結構中之一者或二者施加一或多種黏合劑材料。
在一些實施例中，將背側配電結構接合至共用配電結構包含以下步驟：如上面關於第2A圖至第3B圖所討論地將背側配電結構BSPDA或BDPDB中之一者接合至共用配電結構CPD。
在一些實施例中，背側配電結構包含在第一方向上延伸且具有第一節距的最上層金屬段，共用配電結構包含在第二方向上延伸且具有第一節距的最上層金屬段，將背側配電結構接合至共用配電結構包含以下步驟：使第一方向與第二方向對準，背側配電結構之最上層金屬段由此與共用配電結構之最上層金屬段對準。在一些實施例中，將背側配電結構接合至共用配電結構包含以下步驟：如上面 關於第4A圖及第4C圖所討論地將背側配電結構BSPD之導電線BSL1接合至共用配電結構CPD之導電線CPDL1。
在一些實施例中，背側配電結構包含在第一方向上延伸的最上層金屬段，共用配電結構包含在第二方向上延伸的最上層金屬段，將背側配電結構接合至共用配電結構包含以下步驟：使第一方向垂直於第二方向對準，從而使背側配電結構之最上層金屬段正交於共用配電結構之最上層金屬段對準。在一些實施例中，將背側配電結構接合至共用配電結構包含以下步驟：如上面關於第4B圖至第4D圖所討論地將背側配電結構BSPD之導電線BSL1接合至共用配電結構CPD之導電線CPDL1。
將IC封裝100A之背側配電結構BSPD2及BSPD4接合至配電結構CPD1及CPD2對應於第8圖所例示之方法800之操作870。
第5E圖描繪包含形成為晶粒疊堆的晶粒D1至D4的IC封裝100A，其形成方式為將晶粒D2及D3自各別載體晶圓C2及C3拆離且在界面HB1處將晶粒D2及D3彼此接合。
在各種實施例中，將晶粒自載體晶圓拆離(例如，將晶粒D2自載體晶圓C2或晶粒D3自載體晶圓C3拆離)包含以下步驟中之一或多者：機械地分離晶粒與載體晶圓或施加熱例如以使黏合劑層松釋或脫離。
將晶粒彼此接合包含以下步驟：例如藉由執行混合 接合或另一種混合接合操作、包含施加密封層及/或形成複數個焊錫凸塊以在信號路由結構SR2與SR3之間形成界面HB1來在相鄰晶粒之前側上的信號路由結構之間形成界面，從而將晶粒D2及D3彼此接合。
上面關於第1A圖所討論之IC封裝100A對應於在晶粒D1及D4已經自各別載體晶圓C1及C4拆離之後的第5E圖之描繪。
藉由將晶粒D1至D4自載體晶圓C1至C4拆離且將IC封裝100A之晶粒D2及D3彼此接合來形成晶粒疊堆對應於第8圖所例示之方法800之操作880。
第6A圖例示以下IC封裝100B之晶粒D1至D3，該些晶粒D1至D3安裝在對應載體晶圓C1至C3上。如第6A圖所描繪，各晶粒D1至D3之前側FS已經藉由以上面關於第5A圖所討論之方式將對應信號路由結構SR1至SR3接合至各別載體晶圓C1至C3而安裝在各別載體晶圓C1至C3上。
將IC封裝100B之晶粒D1至D3安裝在載體晶圓C1至C3上對應於第8圖所例示之方法800之操作810。
第6B圖例示以下IC封裝100B之晶粒D1至D3，該些晶粒D1至D3進一步包含以上面關於第5B圖所討論之方式在晶粒D1至D3之對應背側BS上建構的各別背側配電結構BSPD1至BSPD3。
在IC封裝100B之晶粒D1至D3之背側BS上 建構背側配電結構BSPD1至BSPD3對應於第8圖所例示之方法800之操作820。
第6C圖例示以下IC封裝100B之晶粒D1至D3，晶粒D1進一步包含以上面關於第5C圖所討論之方式在背側配電結構BSPD1上建構的配電結構CPD1。
在背側配電結構BSPD1上建構IC封裝100B之配電結構CPD1對應於第8圖所例示之方法800之操作840。
第6D圖例示以下IC封裝100B，該IC封裝100B包含以上面關於第5D圖所討論之方式接合至配電結構CPD1的晶粒D2之背側配電結構BSPD2及晶粒D3之BSPD3中之各者。
將IC封裝100B之背側配電結構BSPD2及BSPD3接合至配電結構CPD1對應於第8圖所例示之方法800之操作870。
第6E圖描繪以下IC封裝100B，該IC封裝100B包含自各別載體晶圓C2及C3拆離的晶粒D2及D3且進一步包含在配電結構CPD1上形成的連接凸塊B、絕緣層DL及通孔結構V。
形成連接凸塊(例如，連接凸塊B)包含以下步驟：形成如上面關於第1B圖所討論之包含一或多種導電材料的體積。形成體積包含以下步驟：形成直接接觸配電結構(例如，CPD1)從而將連接凸塊與配電結構電連接的體積。
形成絕緣層(例如，絕緣層DL)包含以下步驟：執行一或多個沉積製程，藉此產生如上面關於第1A圖所討論之包含一或多種介電材料的體積。
形成通孔結構(例如，通孔結構V)包含以下步驟：執行一或多個蝕刻製程及一或多個沉積製程，藉此在絕緣層DL內產生如上面關於第1A圖所討論之包含一或多種導電材料的體積。
在第6E圖所描繪之實施例中，通孔結構V經形成為直接接觸連接凸塊B，從而將通孔結構V與配電結構CPD1電連接。在一些實施例中，IC封裝100B不包含直接接觸配電結構CPD1的連接凸塊B，且通孔結構V經形成為直接接觸配電結構CPD1，從而將通孔結構V與配電結構CPD1電連接。
上面關於第1B圖所討論之IC封裝100B對應於在基板INT1已經經由附加連接凸塊B與晶粒D2及D3及通孔結構V附接且電連接之後的第6E圖之描繪。
將晶粒D2及D3自載體晶圓C2及C3拆離、在配電結構CPD1上形成連接凸塊B、絕緣層DL及通孔結構V及附接基板INT1對應於第8圖所例示之方法800之操作880。
第7A圖例示以下IC封裝100C之晶粒D1，該晶粒D1安裝在基板INT2上，且晶粒D2及D3中之各者安裝在載體晶圓C5上。基板INT2經由連接凸塊B與晶粒DA附接，且在一些實施例中，基板INT2與晶粒DA 附接稱為載體結構。
如第7A圖所描繪，晶粒D1之前側FS已經藉由經由連接凸塊B與基板INT2附接而安裝在基板INT2上，且晶粒D2及D3中之各者已經藉由以上面關於第5A圖所討論之方式將對應信號路由結構SR2或SR3接合至載體晶圓C5而安裝在載體晶圓C5上。
將IC封裝100C之晶粒D1至D3安裝在基板INT2及載體晶圓C5上對應於第8圖所例示之方法800之操作810。
第7B圖例示以下IC封裝100C之晶粒D1至D3，該些晶粒D1至D3進一步包含以上面關於第5B圖所討論之方式在晶粒D1至D3之對應背側BS上建構的各別背側配電結構BSPD1至BSPD3。
在IC封裝100C之晶粒D1至D3之背側BS上建構背側配電結構BSPD1至BSPD3對應於第8圖所例示之方法800之操作820。
第7C圖例示以下IC封裝100C，該IC封裝100C進一步包含以上面關於第6E圖所討論之方式在基板INT2上形成的連接凸塊B、絕緣層DL及通孔結構V。
在IC封裝100C之基板INT2上形成連接凸塊B、絕緣層DL及通孔結構V對應於第8圖所例示之方法800之操作830。
第7D圖例示以下IC封裝100C，其中晶粒D1至D3進一步包含以上面關於第5C圖所討論之方式在對應 背側配電結構BSPD1至BSPD3上建構的各別配電結構CPD1至CPD3。
在第7D圖所描繪之實施例中，在背側配電結構BSPD1上建構配電結構CPD1包含以下步驟：在絕緣層DL及通孔結構V上建構配電結構CPD1，從而將配電結構CPD1與通孔結構電連接。在一些實施例中，IC封裝100C不包含絕緣層DL及通孔結構V，且建構配電結構CPD1不包含在絕緣層DL及通孔結構V上建構配電結構CPD1。
在一些實施例中，IC封裝100C不包含配電結構CPD1至CPD3中之一些或全部，且建構配電結構CPD1至CPD3包含以下步驟：建構配電結構CPD1至CPD3之子集或不建構配電結構CPD1至CPD3。
在背側配電結構BSPD1至BSPD3上建構IC封裝100C之配電結構CPD1至CPD3對應於第8圖所例示之方法800之操作840。
第7E圖例示以下IC封裝100C，該IC封裝100C進一步包含以上面關於第6E圖所討論之方式在基板INT2及載體晶圓C5上形成的連接凸塊B、絕緣層DL及通孔結構V。
在IC封裝100C之基板INT2及載體晶圓C5上形成連接凸塊B、絕緣層DL及通孔結構V對應於第8圖所例示之方法800之操作850。
第7F圖例示以下IC封裝100C，該IC封裝 100C進一步包含在配電結構CPD2及CPD3、絕緣層DL及通孔結構V上建構的配電結構CPD4，從而將配電結構CPD4與背側配電結構BSPD2及BSPD3中之各者電連接。在一些實施例中，IC封裝100C不包含配電結構CPD2或CPD3中之一者或二者，且配電結構CPD4經建構在背側配電結構BSPD2或BSPD3中之對應一者或二者上，從而將配電結構CPD4與背側配電結構BSPD2及BSPD3中之各者電連接。
在第7F圖所描繪之實施例中，建構配電結構CPD4包含以下步驟：建構將連接凸塊B與通孔結構V電連接的通孔結構VT。按上面關於第5C圖所討論之順序方式來執行建構包含通孔結構VT的配電結構CPD4，其中形成導電段之各層及通孔結構進一步包含以下步驟：形成通孔結構VT之部分。因為操作序列中之各操作包含形成通孔結構VT之部分，所以執行操作序列將通孔結構VT形成為沿著Z方向延伸的連續結構，如上面關於第2B圖及第3B圖所討論。
在一些實施例中，建構配電結構CPD4包含以下步驟：在配電結構CPD1或背側配電結構BSPD1上而非在配電結構CPD2及CPD3上建構配電結構CPD4，從而將配電結構CPD4與背側配電結構BSPD1電連接。
在配電結構CPD2及CPD3、絕緣層DL及通孔結構V上建構IC封裝100C之配電結構CPD4對應於第8圖所例示之方法800之操作860。
在一些實施例中，IC封裝100C不包含配電結構CPD1至CPD3，且建構配電結構CPD4對應於第8圖所例示之方法800之操作840。
第7G圖例示以下IC封裝100C，該IC封裝100C包含配電結構CPD1，且由此背側配電結構BSPD1以上面關於第5D圖所討論之方式接合至配電結構CPD4。在一些實施例中，IC封裝100C不包含配電結構CPD1，且背側配電結構BSPD1以上面關於第5D圖所討論之方式直接接合至配電結構CPD4。
在一些實施例中，配電結構CPD4經形成在配電結構CPD1及配電結構CPD2及CPD3上，且由此背側配電結構BSPD2及BSPD3以上面關於第5D圖所討論之方式接合至配電結構CPD4，或背側配電結構BSPD2及BSPD3以上面關於第5D圖所討論之方式直接接合至配電結構CPD4。
將IC封裝100C之背側配電結構BSPD2及BSPD3接合至配電結構CPD4對應於第8圖所例示之方法800之操作870。
上面關於第1Ca圖所討論之IC封裝100C之實施例對應於在載體晶圓C5已經拆離且基板INT1已經經由附加連接凸塊B與晶粒D2及D3及通孔結構V附接且電連接之後的第7G圖之描繪。上面關於第1Cb圖所討論之IC封裝100C之實施例對應於在基板INT1已經經由載體晶圓C5及附加連接凸塊B與晶粒D2及D3及通孔結 構V附接且電連接之後的第7G圖之描繪。
將晶粒D2及D3自載體晶圓C5拆離、形成連接凸塊B及附接基板INT1對應於第8圖所例示之方法800之操作880。
在第8圖所描繪之實施例中，方法800之操作排序所按的序列僅用於例示；方法800之操作能夠同時執行或按與第8圖所描繪者不同的順序來執行。在一些實施例中，在第8圖所描繪之操作之前、之間、期間及/或之後執行除了第8圖所描繪之彼等操作之外的操作。
在各種實施例中，使用各種製造工具來執行方法800之一或多個操作，該些製造工具例如晶圓步進機、光阻劑塗佈機、處理室(例如，CVD室或LPCVD爐)、CMP系統、電漿蝕刻系統、晶圓清潔系統或能夠執行如本文所討論之一或多個合適製造製程的其他製造設備中之一或多種。
在操作810處，在一些實施例中，將第一晶粒及第二晶粒安裝在對應載體結構上。在各種實施例中，將第一晶粒及第二晶粒安裝在對應載體結構上包含以下步驟：如上面關於第5A圖所討論地將IC封裝100A之晶粒D1至D4安裝在載體晶圓C1至C4上；如上面關於第6A圖所討論地將IC封裝100B之晶粒D1至D3安裝在載體晶圓C1至C3上；或如上面關於第7A圖所討論地將IC封裝100C之晶粒D1安裝在基板INT2上且將晶粒D2及D3安裝在載體晶圓C5上。
在操作820處，在一些實施例中，在第一晶粒及第二晶粒上建構背側配電結構。在各種實施例中，在第一晶粒及第二晶粒上建構背側配電結構包含以下步驟：如上面關於第5B圖所討論地在IC封裝100A之晶粒D1至D4上建構背側配電結構BSPD1至BSPD4；如上面關於第6B圖所討論地在IC封裝100B之晶粒D1至D3上建構背側配電結構BSPD1至BSPD3；或如上面關於第7B圖所討論地在IC封裝100C之晶粒D1至D3上建構背側配電結構BSPD1至BSPD3。
在各種實施例中，第一晶粒及第二晶粒包含在複數個晶粒(例如，晶圓)中，且在第一晶粒及第二晶粒上建構背側配電結構包含以下步驟：在複數個晶粒之對應晶粒上建構背側配電結構。
在操作830處，在一些實施例中，與第一晶粒相鄰地形成通孔結構。在一些實施例中，與第一晶粒相鄰地形成通孔結構包含以下步驟：如上面關於第7C圖所討論地與IC封裝100C之晶粒D1相鄰地形成通孔結構V。
在操作840處，在晶粒之背側配電結構上建構共用配電結構。在各種實施例中，在晶粒之背側配電結構上建構共用配電結構包含以下步驟：如上面關於第5C圖所討論地在IC封裝100A之晶粒D1及D3之背側配電結構BSPD1及BSPD3上建構配電結構CPD1及CPD2；如上面關於第6C圖所討論地在IC封裝100B之晶粒D1之背側配電結構BSPD1上建構配電結構CPD1；如上面關 於第7D圖所討論地在IC封裝100C之晶粒D1至D3之背側配電結構BSPD1至BSPD3上建構配電結構CPD1至CPD3中之一或多者；或如上面關於第7F圖所討論地在IC封裝100C之晶粒D1至D3之背側配電結構BSPD1至BSPD3中之一或多者上建構配電結構CPD4。
在操作850處，在一些實施例中，與共用配電結構相鄰地形成通孔結構。在一些實施例中，與共用配電結構相鄰地形成通孔結構包含以下步驟：如上面關於第7E圖所討論地與IC封裝100C之配電結構CPD1至CPD3中之一或多者相鄰地形成通孔結構V。
在操作860處，在一些實施例中，在第一共用配電結構上建構第二共用配電結構。在一些實施例中，在第一共用配電結構上建構第二共用配電結構包含以下步驟：如上面關於第7F圖所討論地在IC封裝100C之配電結構CPD1至CPD3中之一或多者上建構配電結構CPD4。
在操作870處，將晶粒之背側配電結構接合至IC封裝之第一共用配電結構或第二共用配電結構。將晶粒之背側配電結構接合至IC封裝之第一共用配電結構或第二共用配電結構包含以下步驟：將晶粒之背側配電結構與第一共用配電結構或第二共用配電結構電連接。
在各種實施例中，將晶粒之背側配電結構接合至第一共用配電結構或第二共用配電結構包含以下步驟：如上面關於第5D圖所討論地將晶粒D2及D4之背側配電結構BSPD2及BSPD4接合至IC封裝100A之配電結構 CPD1及CPD2；如上面關於第6D圖所討論地將晶粒D2及D3之背側配電結構BSPD2及BSPD3接合至IC封裝100B之配電結構CPD1；或如上面關於第7G圖所討論地將晶粒D1至D3之背側配電結構BSPD1至BSPD3中之一或多者接合至IC封裝100C之配電結構CPD4。
在操作880處，在一些實施例中，對IC封裝之第一晶粒及第二晶粒執行一或多個附加製造操作。在各種實施例中，執行一或多個附加製造操作包含以下步驟：建構除了上面關於操作810至870所討論之彼等IC封裝組件之外的一或多個IC封裝組件(例如，如上面關於第1A圖至第1Cb圖及第5A圖至第7G圖所討論之一或多個絕緣層DL、通孔結構V及/或連接凸塊B或類似者)。
在各種實施例中，執行一或多個附加製造操作包含以下步驟：執行沉積操作、去除操作(例如，自載體晶圓)、焊錫操作、固化操作、包裝操作或類似者中之一或多者。
在各種實施例中，執行一或多個附加製造操作包含以下步驟：藉由如上面關於第5E圖及第1A圖所討論地將晶粒D1至D4自載體晶圓C1至C4拆離且將IC封裝100A之晶粒D2及D3彼此接合來形成晶粒疊堆；如上面關於第6E圖及第1B圖所討論地將晶粒D2及D3自載體晶圓C2及C3拆離、在共用配電結構CPD1上形成連接凸塊B、絕緣層DL及通孔結構V及將基板INT1與IC封裝100B附接；或如上面關於第7G圖、第1Ca圖及第1Cb圖所討論地將晶粒D2及D3自載體晶圓C5拆離、形 成連接凸塊B及將基板INT1與IC封裝100C附接。
藉由執行方法800之操作中之一些或全部，IC封裝(例如，IC封裝100A至100C)形成為包含與至少兩個晶粒中之各者之背側配電結構電連接的共用配電結構，從而獲得上面關於IC封裝100A至100C及第2A圖至第4D圖所描繪之IC結構所討論之益處。
第9圖係根據一些實施例之在IC封裝中分配電力之方法900之流程圖。方法900可與IC封裝(例如，上面關於第1A圖至第1Cb圖所討論之IC封裝100A至100C)一起使用。
第9圖描繪方法900之操作所按的序列僅用於例示；方法900之操作能夠按與第9圖所描繪者不同的順序來執行。在一些實施例中，在第9圖所描繪之操作之前、之間、期間及/或之後執行除了第9圖所描繪之彼等操作之外的操作。在一些實施例中，方法900之操作係操作IC(例如，處理器、邏輯、記憶體或信號處理電路或類似者)之方法之子集。
在操作910處，在IC封裝中之第一配電結構處接收電源電壓。在第一配電結構處接收電源電壓包含以下步驟：在共用配電結構處接收電源電壓，該共用配電結構與定位在IC封裝中之第一晶粒之背側上的第二配電結構且與定位在IC封裝中之第二晶粒之背側上的第三配電結構電連接。
在各種實施例中，在第一配電結構處接收電源電壓 包含以下步驟：在上面關於第1A圖至第1Cb圖所討論之配電結構CPD1至CPD4中之一或多者處接收電源電壓。
在一些實施例中，在第一配電結構處接收電源電壓包含以下步驟：在與第一配電結構電連接的IC封裝組件處接收電源電壓。在一些實施例中，在第一配電結構處接收電源電壓包含以下步驟：在晶粒(上面關於第1A圖至第1Cb圖所討論之晶粒D1至D3)之前側處接收電源電壓。在一些實施例中，在第一配電結構處接收電源電壓包含以下步驟：在基板(例如，上面關於第1B圖至第1Cb圖所討論之基板INT1或上面關於第1Ca圖及第1Cb圖所討論之基板INT2)處接收電源電壓。
在一些實施例中，電源電壓係複數個電源電壓中之一個電源電壓，且在配電結構處接收電源電壓包含以下步驟：在第一配電結構處接收複數個電源電壓。在一些實施例中，在配電結構處接收電源電壓包含以下步驟：在第一配電結構處接收參考電壓。
在操作920處，在第二配電結構處接收來自第一配電結構的電源電壓，該第二配電結構定位在IC封裝中之第一晶粒之背側上。在一些實施例中，在第二配電結構處接收來自第一配電結構的電源電壓包含以下步驟：在上面關於第1A圖至第1Cb圖所討論之晶粒D1至D4之背側配電結構BSPD1至BSPD4中之第一者或多者處接收電源電壓。
在一些實施例中，電源電壓係複數個電源電壓中之 一個電源電壓，且在第二配電結構處接收來自第一配電結構的電源電壓包含以下步驟：在第二配電結構處接收來自第一配電結構的複數個電源電壓。在一些實施例中，在第二配電結構處接收來自第一配電結構的電源電壓包含以下步驟：在第二配電結構處接收來自第一配電結構的參考電壓。
在操作930處，在第三配電結構處接收來自第一配電結構的電源電壓，該第三配電結構定位在IC封裝中之第二晶粒之背側上。
在一些實施例中，在第三配電結構處接收來自第一配電結構的電源電壓包含以下步驟：在上面關於第1A圖至第1Cb圖所討論之晶粒D1至D4之背側配電結構BSPD1至BPD4中之第二者多者處接收電源電壓。
在一些實施例中，在第三配電結構處接收來自第一配電結構的電源電壓包含以下步驟：在第四配電結構處接收來自第一配電結構的電源電壓，該第四配電結構定位在IC封裝中之第三晶粒之背側上。在一些實施例中，在第四配電結構處接收來自第一配電結構的電源電壓包含以下步驟：在上面關於第1A圖至第1Cb圖所討論之晶粒D1至D4之背側配電結構BSPD1至BSPD4中之第三者或多者處接收電源電壓。
在一些實施例中，電源電壓係複數個電源電壓中之一個電源電壓，且在第三配電結構處接收來自第一配電結構的電源電壓包含以下步驟：在第三配電結構處接收來自 第一配電結構的複數個電源電壓。在一些實施例中，在第三配電結構處接收來自第一配電結構的電源電壓包含以下步驟：在第三配電結構處接收來自第一配電結構的參考電壓。
藉由執行方法900之操作中之一些或全部，一或多個電源電壓水準經由與定位在第一晶粒及第二晶粒中之各者之背側上的配電結構電連接的共用電源分配結構分配在IC封裝中，從而獲得上面關於IC封裝100A至100C及第2A圖至第4D圖所描繪之IC結構所討論之益處。
在一些實施例中，一種IC封裝包含：一第一晶粒，該第一晶粒包含一前側及一背側，該前側包含一第一信號路由結構，該背側包含一第一配電結構；一第二晶粒，該第二晶粒包含一前側及一背側，該前側包含一第二信號路由結構，該背側包含一第二配電結構；及一第三配電結構，該第三配電結構定位在該第一配電結構與該第二配電結構之間且與該第一配電結構及該第二配電結構中之各者電連接。在一些實施例中，該IC封裝包含：一第三晶粒，該第三晶粒包含一前側及一背側，該前側包含與該第一信號路由結構電連接的一第三信號路由結構，該背側包含一第四配電結構；一第四晶粒，該第四晶粒包含一前側及一背側，該前側包含一第四信號路由結構，該背側包含一第五配電結構；及一第六配電結構，該第六配電結構定位在該第四配電結構與該第五配電結構之間且與該第四配電結構及該第五配電結構中之各者電連接。在一些實施例中，該IC封 裝包含：一第三晶粒，該第三晶粒包含一前側及一背側，該前側包含一第三信號路由結構，且該背側包含與該第三配電結構電連接的一第四配電結構。在一些實施例中，該IC封裝包含：一第一基板，該第一基板與該第一信號路由結構及該第三信號路由結構中之各者電連接。在一些實施例中，該IC封裝包含：一第二基板，該第二基板與該第二信號路由結構電連接。在一些實施例中，該IC封裝包含：複數個通孔結構，該些通孔結構與該第一基板及該第二基板中之各者電連接，其中該些通孔結構延伸穿過該第三配電結構且與該第三配電結構電隔離。在一些實施例中，該IC封裝包含：一第四晶粒，該第四晶粒與該第二基板電連接，其中該第二基板定位在該第二晶粒與該第四晶粒之間。在一些實施例中，該IC封裝包含：一通孔結構，該通孔結構與該第三配電結構及該第二基板電連接。在一些實施例中，該第一晶粒之該背側或該第二晶粒之該背側中之至少一者包含一電力軌條。在一些實施例中，該第一配電結構、該第二配電結構及該第三配電結構中之各者包含一網目結構。
在一些實施例中，一種形成一積體電路(IC)封裝之方法，該方法包含以下步驟：在包含在該IC封裝中的一第一晶粒上建構一第一配電結構，由此將該第一配電結構與一第二配電結構電連接，該第二配電結構定位在該第一晶粒之一背側上；及將一第三配電結構接合至該第一配電結構，該第三配電結構定位在一第二晶粒之一背側上。在 一些實施例中，該在該第一晶粒上建構該第一配電結構包含以下步驟：在該第二配電結構之一網目結構上形成一網目結構。在一些實施例中，該方法包含以下步驟：形成延伸穿過該第一配電結構之該網目結構且與該第一配電結構電隔離的一通孔結構。在一些實施例中，該第三配電結構包含在一第一方向上延伸且具有一第一節距的最上層金屬段，該第一配電結構包含在一第二方向上延伸且具有該第一節距的最上層金屬段，且該將該第三配電結構接合至該第一配電結構包含以下步驟：使該第一方向與該第二方向對準，該第三配電結構之該些最上層金屬段由此與該第一配電結構之該些最上層金屬段對準。在一些實施例中，該第三配電結構包含在一第一方向上延伸的最上層金屬段，該第一配電結構包含在一第二方向上延伸的最上層金屬段，且該將該第三配電結構接合至該第一配電結構包含以下步驟：使該第一方向垂直於該第二方向對準，從而使該第三配電結構之該些最上層金屬段正交於該第一配電結構之該些最上層金屬段對準。在一些實施例中，該將該第三配電結構接合至該第一配電結構包含以下步驟：執行一熱壓操作。在一些實施例中，該方法包含以下步驟：建構與一第五配電結構電連接的一第四配電結構，該第五配電結構定位在一第三晶粒之一背側上；將一第六配電結構接合至該第四配電結構，該第六配電結構定位在一第四晶粒之一背側上；及將該第三晶粒及該第四晶粒包含在該IC封裝中。在一些實施例中，該方法包含以下步驟：將一第四配電結 構接合至該第一配電結構，該第四配電結構定位在一第三晶粒之一背側上。
在一些實施例中，一種在一IC封裝中分配電力之方法，該方法包括以下步驟：在該IC封裝中之一第一配電結構處接收一電源電壓；在一第二配電結構處接收來自該第一配電結構的該電源電壓，該第二配電結構定位在該IC封裝中之一第一晶粒之一背側上；及在一第三配電結構處接收來自該第一配電結構的該電源電壓，該第三配電結構定位在該IC封裝中之一第二晶粒之一背側上。在一些實施例中，該方法包含以下步驟：在該第一配電結構處接收一參考電壓；在該第二配電結構處接收來自該第一配電結構的該參考電壓；及在該第三配電結構處接收來自該第一配電結構的該參考電壓。
前述內容概述若干實施例之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，他們可容易地將本揭露用作設計或修改用於實施相同目的及/或達成本文所介紹之實施例之優點的其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效建構不脫離本揭露之精神及範疇，且他們可在不脫離本揭露之精神及範疇的情況下在本文中作出各種改變、取代及變更。
100A:IC封裝
BS:背側
BSPD1,BSPD2,BSPD3,BSPD4:背側配電結構
CPD1,CPD2:配電結構
D1,D2,D3,D4:晶粒
FS:前側
HB1:界面
SR1,SR2,SR3,SR4:信號路由結構

Claims (8)

  1. 一種積體電路(IC)封裝，該IC封裝包括：一第一晶粒，該第一晶粒包括一前側及一背側，該前側包括一第一信號路由結構，該背側包括一第一配電結構；一第二晶粒，該第二晶粒包括一前側及一背側，該前側包括一第二信號路由結構，該背側包括一第二配電結構；一第三配電結構，該第三配電結構定位在該第一配電結構與該第二配電結構之間且與該第一配電結構及該第二配電結構中之各者電連接；及一第三晶粒，該第三晶粒包括一前側及一背側，該前側包括一第三信號路由結構，且該背側包括與該第三配電結構電連接的一第四配電結構。
  2. 如請求項1所述之IC封裝，其中該第三信號路由結構與該第一信號路由結構電連接，該IC封裝進一步包括：一第四晶粒，該第四晶粒包括一前側及一背側，該第四晶粒的該前側包括一第四信號路由結構，該第四晶粒的該背側包括一第五配電結構；及一第六配電結構，該第六配電結構定位在該第四配電結構與該第五配電結構之間且與該第四配電結構及該第五配電結構中之各者電連接。
  3. 如請求項1所述之IC封裝，進一步包括：一 第一基板，該第一基板與該第一信號路由結構及該第三信號路由結構中之各者電連接。
  4. 如請求項3所述之IC封裝，進一步包括：一第二基板，該第二基板與該第二信號路由結構電連接。
  5. 一種形成一積體電路(IC)封裝之方法，該方法包括以下步驟：在包含在該IC封裝中的一第一晶粒上建構一第一配電結構，由此將該第一配電結構與一第二配電結構電連接，該第二配電結構定位在該第一晶粒之一背側上；及將一第三配電結構接合至該第一配電結構，該第三配電結構定位在一第二晶粒之一背側上，該第三配電結構包括在一第一方向上延伸且具有一第一節距的複數個最上層金屬段，該第一配電結構包括在一第二方向上延伸且具有該第一節距的複數個最上層金屬段，且該將該第三配電結構接合至該第一配電結構之步驟包括以下步驟：使該第一方向與該第二方向對準，該第三配電結構之該些最上層金屬段由此與該第一配電結構之該些最上層金屬段對準。
  6. 如請求項5所述之方法，其中該將該第三配電結構接合至該第一配電結構之步驟包括以下步驟：使該第一方向垂直於該第二方向對準，從而使該第三配電結構之該些最上層金屬段正交於該第一配電結構之該些最上層 金屬段對準。
  7. 一種在一積體電路(IC)封裝中分配電力之方法，該方法包括以下步驟：在該IC封裝中之一第一配電結構處接收一電源電壓；在一第二配電結構處接收來自該第一配電結構的該電源電壓，該第二配電結構定位在該IC封裝中之一第一晶粒之一背側上；及在一第三配電結構處接收來自該第一配電結構的該電源電壓，該第三配電結構定位在該IC封裝中之一第二晶粒之一背側上。
  8. 如請求項7所述之方法，進一步包括以下步驟：在該第一配電結構處接收一參考電壓；在該第二配電結構處接收來自該第一配電結構的該參考電壓；及在該第三配電結構處接收來自該第一配電結構的該參考電壓。
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