KR20160130820A - 기판의 웰에 근접하여 기판 내에 배치되는 열 비아 - Google Patents

기판의 웰에 근접하여 기판 내에 배치되는 열 비아 Download PDF

Info

Publication number
KR20160130820A
KR20160130820A KR1020167027617A KR20167027617A KR20160130820A KR 20160130820 A KR20160130820 A KR 20160130820A KR 1020167027617 A KR1020167027617 A KR 1020167027617A KR 20167027617 A KR20167027617 A KR 20167027617A KR 20160130820 A KR20160130820 A KR 20160130820A
Authority
KR
South Korea
Prior art keywords
substrate
die
vias
thermal
via structure
Prior art date
Application number
KR1020167027617A
Other languages
English (en)
Inventor
라즈시 캇카르
아르칼굿 알. 시타람
사이프리안 에메카 우조
Original Assignee
인벤사스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인벤사스 코포레이션 filed Critical 인벤사스 코포레이션
Publication of KR20160130820A publication Critical patent/KR20160130820A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3672—Foil-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05025—Disposition the internal layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/14104—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body
    • H01L2224/1411—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body the bump connectors being bonded to at least one common bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/17104—Disposition relative to the bonding areas, e.g. bond pads
    • H01L2224/17106—Disposition relative to the bonding areas, e.g. bond pads the bump connectors being bonded to at least one common bonding area
    • H01L2224/17107—Disposition relative to the bonding areas, e.g. bond pads the bump connectors being bonded to at least one common bonding area the bump connectors connecting two common bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

장치는 일반적으로 3차원 스택형 집적 회로에 관한 것이다. 그러한 장치에서, 3차원 스택형 집적 회로는 다이 대 다이 상호접속부들을 사용하여 서로 상호접속되는 적어도 제1 다이 및 제2 다이를 갖는다. 제1 다이의 기판은 기판의 하부 표면으로부터 기판의 웰을 향해, 웰까지 연장되지 않고서 그리고 기판을 관통하여 연장되지 않고서, 연장되는 적어도 하나의 열 비아 구조물을 갖는다. 적어도 하나의 열 비아 구조물의 제1 단부는 기판의 웰로부터 멀리 열을 전도시키기 위해 기판의 웰에 적어도 충분히 근접한다. 기판은 기판의 하부 표면으로부터 기판의 상부 표면까지 연장되는 적어도 하나의 기판 관통 비아 구조물을 갖는다. 적어도 하나의 열 비아 구조물의 제2 단부는 열 전도성을 위해 제2 다이의 적어도 하나의 다이 관통 비아 구조물에 결합된다.

Description

기판의 웰에 근접하여 기판 내에 배치되는 열 비아{THERMAL VIAS DISPOSED IN A SUBSTRATE PROXIMATE TO A WELL THEREOF}
하기의 설명은 집적 회로(integrated circuit, "IC")에 관한 것이다. 보다 구체적으로, 하기의 설명은 IC를 위한, 기판(substrate)의 웰(well)에 근접하여 기판 내에 배치되는 열 비아(thermal via)에 관한 것이다.
마이크로전자 조립체는 일반적으로, 예를 들어 하나 이상의 패키징 다이(packaged die)("칩(chip)") 또는 하나 이상의 다이와 같은 하나 이상의 IC를 포함한다. 그러한 IC들 중 하나 이상은, 예컨대 웨이퍼-레벨-패키징(wafer-level-packaging, "WLP") 내의 웨이퍼, 인쇄 보드(printed board, "PB"), 인쇄 와이어링 보드(printed wiring board, "PWB"), 인쇄 회로 보드(printed circuit board, "PCB"), 인쇄 와이어링 조립체(printed wiring assembly, "PWA"), 인쇄 회로 조립체("PCA"), 패키지 기판(package substrate), 인터포저(interposer), 또는 칩 캐리어(chip carrier)와 같은 회로 플랫폼 상에 장착될 수 있다. 또한, 하나의 IC는 다른 IC 상에 장착될 수 있다. 인터포저는 IC일 수 있고, 인터포저는 수동형 또는 능동형 IC일 수 있으며, 여기서 후자는 예를 들어 트랜지스터와 같은 하나 이상의 능동형 디바이스를 포함하고, 전자는 임의의 능동형 디바이스를 포함하지 않는다. 또한, 인터포저는 PWB와 유사하게, 즉 커패시터(capacitor), 저항기(resistor), 또는 능동형 디바이스와 같은 임의의 회로 요소 없이 형성될 수 있다. 또한, 인터포저는 적어도 하나의 기판 관통 비아(through-substrate-via)를 포함한다.
IC는, 예를 들어 회로 플랫폼(circuit platform)과 전기적 상호접속을 형성하는 데 사용될 수 있는 경로, 트레이스(trace), 트랙(track), 비아, 접점, 접촉 패드(contact pad) 및 접합 패드(bond pad)와 같은 패드, 플러그(plug), 노드(node), 또는 단자와 같은 전도성 요소를 포함할 수 있다. 이들 배열은 IC의 기능성을 제공하는 데 사용되는 전기 접속을 용이하게 할 수 있다. IC는, 예를 들어 IC의 접합 패드 또는 핀(pin) 또는 포스트(post)의 노출 단부 등에 회로 플랫폼의 트레이스 또는 단자를 접합시키는 것과 같은 접합에 의해 그러한 회로 플랫폼에 결합될 수 있다. 또한, 재배선 층(redistribution layer, "RDL")이, 예를 들어 플립-칩(flip-chip) 구성, 다이 적층(die stacking), 또는 접합 패드의 보다 편리한 또는 액세스가능한 위치를 용이하게 하도록 IC의 일부일 수 있다. 통상적으로, 스택형 다이(stacked die) 또는 개별 다이는 열 제거의 문제를 가진다.
따라서, 다이 스택 또는 개별 다이로부터 열을 제거하기 위한 수단을 제공하는 것이 바람직하고 유용할 것이다.
장치는 일반적으로 3차원 스택형 집적 회로(stacked integrated circuit)에 관한 것이다. 그러한 장치에서, 3차원 스택형 집적 회로는 다이 대 다이 상호접속부(die-to-die interconnect)들을 사용하여 서로 상호접속되는 적어도 제1 다이 및 제2 다이를 갖는다. 제1 다이의 기판은 기판의 하부 표면으로부터 기판의 웰을 향해, 웰까지 연장되지 않고서 그리고 기판을 관통하여 연장되지 않고서, 연장되는 적어도 하나의 열 비아 구조물(thermal via structure)을 갖는다. 적어도 하나의 열 비아 구조물의 제1 단부는 기판의 웰로부터 멀리 열을 전도시키기 위해 기판의 웰에 적어도 충분히 근접한다. 기판은 기판의 하부 표면으로부터 기판의 상부 표면까지 연장되는 적어도 하나의 기판 관통 비아 구조물(through substrate via structure)을 갖는다. 적어도 하나의 열 비아 구조물의 제2 단부는 열 전도성을 위해 제2 다이의 적어도 하나의 다이 관통 비아 구조물(through die via structure)에 결합된다.
장치는 일반적으로 기판에 관한 것이다. 그러한 장치에서, 기판은 복수의 열 비아 구조물들을 갖고, 복수의 열 비아 구조물들은 기판의 하부 표면으로부터 기판의 웰을 향해, 웰까지 연장되지 않고서 그리고 기판을 관통하여 연장되지 않고서, 연장된다. 복수의 열 비아 구조물들의 제1 단부들은 기판의 웰로부터 멀리 열을 전도시키기 위해 기판의 웰에 적어도 충분히 근접한다. 기판은 기판의 하부 표면으로부터 기판의 상부 표면까지 연장되는 기판 관통 비아 구조물을 갖는다. 복수의 열 비아 구조물들의 제2 단부들은 히트 싱크(heat sink)에 결합된다.
방법은 일반적으로 기판에 관한 것이다. 그러한 방법에서, 패턴화된 마스킹 층(patterned masking layer)이 기판의 표면 상에 형성된다. 기판은 그 상에서 유전체간(inter-dielectric) 층들 및 금속 층들의 스택을, 기판의 상기 표면에 대한 반대편 표면 상에 갖는다. 비아들이 패턴화된 마스킹 층 내의 개구들을 통해 기판 내에 에칭된다. 비아들은 상기 표면으로부터 기판의 웰을 향해, 웰까지 연장되지 않고서 그리고 기판을 관통하여 연장되지 않고서, 연장된다. 비아들의 단부들은 기판의 웰로부터 멀리 열을 전도시키기 위해 기판의 웰에 적어도 충분히 근접한다. 비아들은 열 비아 구조물들을 제공하기 위해 도금된다.
첨부 도면(들)은 예시적인 장치(들) 또는 방법(들)의 하나 이상의 태양에 따른 예시적인 실시예(들)를 도시한다. 그러나, 첨부 도면은 청구범위의 범주를 제한하도록 취해져야 하는 것이 아니라, 오직 설명 및 이해를 위한 것이다.
도 1a는 집적 회로("IC")를 제공하기 위한 공정중(in-process) 웨이퍼의 예시적인 부분을 도시하는 단면도의 개략적인 다이어그램.
도 1b는 다른 IC를 제공하기 위한 공정중 웨이퍼의 예시적인 부분을 도시하는 단면도의 개략적인 다이어그램.
도 1c는 IC가 IC의 기판의 하부 표면의 화학적-기계적-폴리싱(chemical-mechanical-polishing) 후에 수직으로 뒤집힌 상태인, 도 1a의 다이어그램.
도 1d는 IC가 그의 비아 도체의 하부 단부 접촉 표면을 노출시키도록 IC의 기판의 하부 표면의 배면 에치(backside etch) 후에 수직으로 뒤집힌 상태인, 도 1a의 다이어그램.
도 1e는 IC의 하부 표면이 그 상에 하나 이상의 유전체 층으로 형성될 수 있는 패시베이션 층이 형성된 상태인, 도 1d의 다이어그램.
도 2a는 비아 구조물을 가진 예시적인 3차원("3D") IC 패키징 구성요소를 도시하는 단면도의 블록 다이어그램.
도 2b는 비아 구조물을 가진 다른 예시적인 3D IC 패키징 구성요소를 도시하는 단면도의 블록 다이어그램.
도 3은 비아 구조물을 가진 예시적인 3D IC 패키징 구성요소(100)를 도시하는 단면도의 블록 다이어그램.
도 4a 내지 도 4d는 취급 플랫폼(handling platform)("웨이퍼")에 결합된 3D 스택형 집적 회로("IC") 또는 스택형 다이를 위한 연속 처리된 공정중 다이의 예시적인 부분을 도시하는 단면도의 개략적인 다이어그램.
도 4e는 예를 들어 도 4c의 공정중 다이와 같은 공정중 다이의 예시적인 부분을 도시하는 평면도의 개략적인 다이어그램.
도 5는 3D 스택형 IC의 예시적인 부분을 도시하는 단면도의 개략적인 다이어그램.
도 6a 내지 도 6c는 취급 웨이퍼에 결합된 3D 스택형 IC 다이를 위한 연속 처리된 공정중 다이의 다른 예시적인 부분을 도시하는 단면도의 개략적인 다이어그램.
도 7a 내지 도 7d는 취급 웨이퍼에 결합된 3D 스택형 IC 다이를 위한 연속 처리된 공정중 다이의 또 다른 예시적인 부분을 도시하는 단면도의 개략적인 다이어그램.
도 8a 내지 도 8d는 취급 웨이퍼에 결합된 3D 스택형 IC 다이를 위한 연속 처리된 공정중 다이의 또 다른 예시적인 부분을 도시하는 단면도의 개략적인 다이어그램.
하기의 설명에서, 다수의 구체적인 상세 사항이 본 명세서에 기술된 구체적인 예의 보다 완전한 설명을 제공하기 위해 기재된다. 그러나, 하나 이상의 다른 예 또는 이들 예의 변형이 아래에 주어지는 모든 구체적인 상세 사항 없이 실시될 수 있다는 것이 당업자에게 명백할 것이다. 다른 경우에, 잘 알려진 특징은 본 명세서의 예의 설명을 불명료하지 않게 하기 위해 상세히 기술되지는 않았다. 예시의 용이함을 위해, 동일한 도면 부호가 상이한 다이어그램에서 동일한 항목을 지칭하기 위해 사용되지만, 대안적인 예에서 항목은 상이할 수 있다.
도 1a는 IC(10) 구성요소를 제공하기 위한 공정중 웨이퍼의 예시적인 부분을 도시하는 단면도의 개략적인 다이어그램이다. IC(10)는 규소(Si), 비화갈륨(GaAs), 중합체, 세라믹, 탄소계 기판, 예컨대 다이아몬드, 탄화규소(SiC), 게르마늄(Ge), Si1-xGex 등과 같은 반도체 재료의 기판(12)을 포함한다. 공정중 웨이퍼로부터 제공되는 바와 같은 반도체 기판(12)이 전반적으로 후술되지만, 예를 들어 세라믹 또는 유리와 같은 반도체 재료 또는 유전체 재료의 임의의 시트 또는 층이 기판으로서 사용될 수 있다. 또한, IC(10)가 기술되지만, 하나 이상의 기판 관통 비아 구조물을 포함하는 임의의 마이크로전자 구성요소가 사용될 수 있다.
기판(12)은, 측방향으로 연장되고 기판(12)의 두께에서 서로 대체로 평행한 상부 표면(14) 및 하부 표면(16)을 포함한다. "상부" 및 "하부"와 같은 용어 또는 다른 방향 용어의 사용은 도면의 기준 프레임에 대해 이루이지고, 추가 조립체에서와 같은 또는 다양한 시스템에서 사용되는 바와 같은 잠재적인 대안적인 배향에 대해 제한하는 것으로 의도되지 않는다.
상부 표면(14)은 일반적으로 공정중 웨이퍼의 "정면"(4)으로 지칭되는 것과 관련될 수 있고, 하부 표면(16)은 일반적으로 공정중 웨이퍼의 "배면"(6)으로 지칭되는 것과 관련될 수 있다. 이와 같이, 공정중 웨이퍼의 정면(4)은 "FEOL"(front-end-of-line) 구조물(3) 및 "BEOL"(back-end-of-line) 구조물(5)로 지칭되는 것을 형성하는 데 사용될 수 있다. 일반적으로, FEOL 구조물(3)은, 다른 FEOL 구조물들 중에서도, 얕은 트렌치 격리부(shallow trench isolation, "STI")(7), 트랜지스터 게이트(transistor gate)(8), 트랜지스터 소스/드레인(source/drain) 영역(도시되지 않음), 트랜지스터 게이트 유전체(도시되지 않음), 접점 에치 정지 층(contact etch stop layer, "CESL"; 도시되지 않음), 금속화-전(pre-metallization) 유전체 또는 금속-전(pre-metal) 유전체("PMD")(11), 및 접촉 플러그(9)를 포함할 수 있다. PMD(11)는 하나 이상의 층으로 구성될 수 있다. 일반적으로, BEOL 구조물(5)은 하나 이상의 레벨간 유전체(inter-level dielectric, "ILD") 및 하나 이상의 금속화 레벨("M")을 포함할 수 있다. 이러한 예에서, 4개의 ILD, 즉 ILD1, ILD2, ILD3, 및 ILD4가 있지만, 다른 구성에서는, 더 적거나 더 많은 ILD가 있을 수 있다. 또한, 각각의 ILD는 하나 이상의 유전체 층으로 구성될 수 있다. 이러한 예에서, 5개의 금속화 레벨, 즉 M1, M2, M3, M4, 및 M5가 있지만, 다른 구성에서는, 더 적거나 더 많은 금속화 레벨이 있을 수 있다. 또한, 금속화 레벨로부터의 금속은 알려져 있는 바와 같이, 하나 이상의 ILD를 통해 연장될 수 있다. 또한, 각각의 금속화 레벨은 하나 이상의 금속 층으로 구성될 수 있다. 패시베이션 레벨(passivation level)(13)이 최종 금속화 층 상에 형성될 수 있다. 그러한 패시베이션 레벨(13)은 하나 이상의 유전체 층을 포함할 수 있고, 추가로 반사-방지 코팅(anti-reflective coating, "ARC")을 포함할 수 있다. 또한, 재배선 층("RDL")이 그러한 패시베이션 레벨 상에 형성될 수 있다. 통상적으로, RDL은, 예를 들어 폴리이미드 층과 같은 유전체 층; 그러한 유전체 층 상에 있고 최종 금속화 레벨의 금속 층의 접합 패드에 접속되는 다른 금속 층; 및 다른 접합 패드를 제공하도록 노출되는 그의 일부분을 남겨두면서 그러한 RDL 금속 층 위에 있는, 예를 들어 다른 폴리이미드 층과 같은 다른 유전체 층을 포함할 수 있다. 단자 개구가 그러한 RDL 금속 층의 그러한 다른 접합 패드를 노출시킬 수 있다. 그 후, 솔더 범프(solder bump) 또는 와이어 본드(wire bond)가 통상적으로 그러한 접합 패드에 결합될 수 있다.
FEOL 또는 BEOL 구조물 형성의 일부로서, 복수의 비아 구조물(18)이 기판(12) 내에 형성되어 기판(12) 내로 연장되는 개구 내에서 연장될 수 있다. 비아 구조물(18)은 일반적으로 기판(12) 내에 형성되는 개구를 충전함으로써 형성되는 임의의 형상의 임의의 중실체(solid)의 형태일 수 있다. 그러한 중실체 형상의 예는 일반적으로 원통형, 원추형, 절두원추형, 직각 프리즘형, 입방체형 등을 포함한다. 비아 구조물을 위한 개구, 비아, 및 이의 제조를 위한 공정의 예는 2011년 7월 29일자로 출원된 미국 특허 출원 제13/193,814호, 및 둘 모두 2010년 7월 23일자로 출원된 미국 특허 출원 제12/842,717호 및 제12/842,651호에서 확인될 수 있고, 이러한 특허 출원들 각각은 이로써 이들이 본 명세서의 설명과 부합하는 범위까지 모든 목적을 위해 본 명세서에 참고로 포함된다.
통상적으로, 비아 구조물(18)은 상부 표면(14)으로부터 아래로 하부 표면(16)을 향해 연장될 수 있고, 배면 노출 후에, 비아 구조물(18)은 표면들(14, 16) 사이에서 연장될 수 있는데, 이는 추가로 상세히 후술되는 바와 같이, 효과적으로 기판(12)의 두께가 비아 구조물(18)의 하부 단부 표면을 노출시키도록 박화될 수 있기 때문이다. 표면들(14, 16) 사이에서 기판(12)을 통해 연장되는 비아 구조물(18)은, 이들이 각각 그러한 표면들 위로 또는 아래로 연장될 수 있더라도, 기판 관통 비아로 지칭될 수 있다. 기판이 흔히 규소로 형성되므로, 그러한 기판 관통 비아는 통상 규소 관통 비아(through-silicon-via)를 의미하는 TSV로 지칭된다.
기판(12) 내에 형성되는 그러한 개구는 라이너(liner) 또는 절연체(15)로 공형으로(conformally) 코팅되거나, 산화되거나, 달리 라이닝될(lined) 수 있다. 통상적으로, 라이너(15)는 이산화규소이지만, 산화규소, 질화규소, 또는 다른 유전체 재료가 비아 구조물(18)을 기판(12)으로부터 전기적으로 격리시키는 데 사용될 수 있다. 일반적으로, 라이너(15)는 비아 구조물(18)의 임의의 그리고 모든 전도성 부분과 기판(12) 사이에 위치되어 그러한 비아 구조물(18)에 의해 운반되는 전자 신호, 접지, 공급 전압 등이 실질적으로 기판(12) 내로 누설되지 않도록 하는 절연 또는 유전체 재료이며, 그러한 누설은 신호 손실 또는 감쇠, 단락, 또는 다른 회로 고장을 야기할 수 있다.
라이너(15) 위에 장벽 층(24)이 놓일 수 있다. 일반적으로, 장벽 층(24)은 비아 구조물(18)이 형성되는 개구의 나머지 부분을 전체적으로 충전하는 데 사용되는 금속성 재료에 대해 확산 장벽을 제공하는 것이다. 장벽 층(24)은 하나 이상의 층으로 구성될 수 있다. 또한, 장벽 층(24)은 후속 전기도금 또는 다른 침착을 위한 시드 층(seed layer)을 제공할 수 있고, 따라서 장벽 층(24)은 장벽/시드 층으로 지칭될 수 있다. 또한, 장벽 층(24)은 후속하여 침착되는 금속의 접착을 위한 접착 층을 제공할 수 있다. 따라서, 장벽 층(24)은 장벽/접착 층, 장벽/시드 층, 또는 장벽/접착/시드 층일 수 있다. 장벽 층(24)을 위해 사용될 수 있는 재료의 예는, 특히, 탄탈룸(Ta), 질화탄탈룸(TaN), 팔라듐(Pd), 질화티타늄(TiN), TaSiN, Ta의 화합물, Ti의 화합물, 니켈(Ni)의 화합물, 구리(Cu)의 화합물, 코발트(Co)의 화합물, 또는 텅스텐(W)의 화합물을 포함한다.
비아 구조물(18)은 일반적으로 비아 도체(21)를 제공하도록 기판(12) 내에 형성되는 개구 내의 남아 있는 공극을 전체적으로 충전하는 금속성 또는 다른 전도성 재료로 구성될 수 있다. 다양한 예에서, 비아 구조물(18)의 비아 도체(21)는 일반적으로 구리 또는 구리 합금으로 구성될 수 있다. 그러나, 비아 도체(21)는 추가적으로 또는 대안적으로 탄탈룸, 니켈, 티타늄, 몰리브덴, 텅스텐, 알루미늄, 금, 또는 은 중 하나 이상의 것의 다양한 합금 또는 화합물 등을 포함하여, 이들 재료와 같은 하나 이상의 다른 전도성 재료를 포함할 수 있다. 비아 도체(21)는 비아 구조물(18)의 다양한 환경 또는 작동 파라미터를 제어하는 비-금속성 첨가제를 포함할 수 있다.
비아 구조물(18)은 배면 노출 후에 기판(12)의 상부 표면(14)과 동일한 레벨일 수 있는 상부 단부 접촉 표면(20) 및 기판(12)의 하부 표면(16)과 동일한 레벨일 수 있는 하부 단부 접촉 표면(22)을 각각 포함할 수 있다. 단부 표면(20, 22)은 추가로 상세히 후술되는 바와 같이, 비아 구조물(18)을 다른 내부 또는 외부 구성요소와 상호접속시키는 데 사용될 수 있다.
이러한 예에서, 비아 도체(21)의 상부 단부 접촉 표면(20)은 각각의 접촉 패드(23)를 통해 M1에 상호접속된다. 접촉 패드(23)는 M1이 연장되는 PMD(11) 내에 형성되는 각각의 개구 내에 형성될 수 있다. 그러나, 다른 구성에서, 하나 이상의 비아 도체(21)는 하나 이상의 ILD를 통해 하나 이상의 다른 더 상위의 금속화 레벨로 연장될 수 있다. 또한, 비아 구조물(18)은 정면 TSV로 지칭될 수 있는 것인데, 이는 비아 구조물을 형성하는 데 사용되는 개구가 기판(12)의 정면으로부터 에칭함으로써 초기에 형성되기 때문이다.
그러나, 비아 구조물은 배면 TSV일 수 있는데, 이는 다른 IC(10)를 제공하기 위한 공정중 웨이퍼의 예시적인 부분을 도시하는 단면도의 개략적인 다이어그램이 도시되어 있는 도 1b에 전반적으로 나타낸 바와 같다. 배면 TSV의 제조는 일반적으로 "비아 최종 접근법(via last approach)"으로 지칭되며, 그에 따라 정면 TSV의 제조는 일반적으로 "비아 최초 접근법(via first approach)"으로 지칭된다. 또한, "비아 중간 접근법(via middle approach)"이 사용될 수 있다. "비아 중간 접근법"은 마찬가지로 비아 형성을 위한 정면 접근법이지만, 비아가 FEOL 작업 후에, 하지만 BEOL 작업 전에 제조되기 때문에 "중간"으로 지칭된다.
도 1b의 IC(10)는 배면 TSV인 복수의 비아 구조물(18)을 포함한다. 비아 구조물(18)을 위한 배면 TSV의 경우, 라이너(15)는, "도넛(donut)" 규소 트렌치 에치로 그리고 패시베이션 층(28)으로서 하부 표면(16) 상에 침착되고, 이어서 "도넛" 규소 트렌치의 내부 부분을 제거하는 중심 규소 트렌치 에치로, 그리고 이어서 패턴화 및 전기도금 전에 각각의 솔더 범프 패드 또는 랜딩(landing)(29)을 갖는 비아 도체(21)를 제공하는 시드 층 침착으로 이어지는 침착된 중합체일 수 있다. 선택적으로, 통상적인 이방성 규소 에치가 중합체 격리 층을 라이너(15)로서 침착하고 패턴화하기 전에 사용될 수 있다.
제한이 아닌 예로서, 명확함의 목적을 위해, 정면 TSV가 사용되는 것으로 가정될 것인데, 이는 하기의 설명이 일반적으로 배면 TSV에 동등하게 적용가능하기 때문이다.
도 1c는 IC(10)가 기판(12)의 하부 표면(16)의 화학적-기계적-폴리싱("CMP") 후의 상태인, 도 1a의 다이어그램이다. 그러한 CMP는 하부 단부 접촉 표면(22)을 일시적으로 노출시키도록 수행될 수 있고, 따라서 이전에 하부 단부 접촉 표면(22)의 아래에 놓인 라이너(15) 및 장벽 층(24)의 부분들이 CMP에 의해 제거될 수 있다. 따라서, 이러한 예에서, 하부 단부 접촉 표면(22)은 하부 표면(16)과 동일 평면 상에 있고 동일한 레벨일 수 있다.
도 1d는 IC(10)가 비아 도체(21)의 하부 단부 접촉 표면(22)을 일시적으로 노출시키도록 기판(12)의 하부 표면(16)의 배면 에치 후의 상태인, 도 1a의 다이어그램이다. 이러한 예에서, 하부 단부 접촉 표면(22)은 하부 표면(16)과 동일 평면 상에 있을 수 있지만, 비아 도체(21) 및 선택적으로 장벽 층(24)이 배면 노출 에치 후에 기판(12)으로부터 돌출할 수 있기 때문에, 이러한 예에서의 하부 단부 접촉 표면(22)은 하부 표면(16)과 동일한 레벨이 아니다. 제한이 아니라 명확함의 목적을 위해, 도 1d의 IC(10)가 추가로 기술될 것인데, 이는 하기의 설명이 도 1c의 IC(10)에 마찬가지로 적용될 수 있기 때문이다.
도 1e는 기판(12)의 하부 표면(16) 상에 하나 이상의 유전체 층으로 형성될 수 있는 패시베이션 층(31)이 형성된 상태인, 도 1d의 다이어그램이다. 또한, 패시베이션 층(31)은 중합체 층일 수 있다. 예를 들어, 패시베이션 층(31)은 벤조사이클로부텐("BCB") 층 또는 질화규소 층과 BCB 층의 조합일 수 있다. 일부 응용에서, 패시베이션 층(31)은 다이간 층(inter-die layer)으로 지칭될 수 있다. 구리, 구리 합금, 또는 전술된 다른 금속과 같은 금속 층(32)이 패시베이션 층(31) 상에 그리고 비아 도체(21)의 하부 단부 접촉 표면(22) 상에 형성될 수 있다. 이러한 금속 층(32)은 RDL 금속 층일 수 있다. 볼(ball)(33)이 접합 패드(34) 상에 각각 형성될 수 있고, 여기서 그러한 패드는 금속 층(32) 상에 또는 그의 일부로서 형성될 수 있다. 볼(33)은 솔더 또는 다른 접합 재료와 같은 접합 재료로 형성될 수 있다. 볼(33)은 마이크로범프(microbump), C4 범프, 볼 그리드 어레이(ball grid array, "BGA") 볼, 또는 일부 다른 다이 상호접속 구조물일 수 있다. 일부 응용에서, 금속 층(32)은 랜딩 패드로 지칭될 수 있다.
보다 최근에, TSV는 3차원("3D") IC 또는 "3D IC"로 지칭되는 것을 제공하는 데 사용되어 왔다. 일반적으로, 부분적으로 TSV를 사용하여, 하나의 다이를 다른 것에 부착하는 것은 접합 패드 레벨 또는 온-칩 전기 와이어링 레벨(on-chip electrical wiring level)에서 수행될 수 있다. IC(10)는 웨이퍼로부터 단일 다이들로 다이싱될(diced) 수 있다. 그러한 단일 다이들은 서로 접합되거나, 전술된 바와 같이 회로 플랫폼에 접합될 수 있다. 제한이 아닌 예로서, 명확함의 목적을 위해, 인터포저가 그러한 회로 플랫폼에 사용되는 것으로 가정될 것이다.
인터포저와 같은 상호접속 구성요소는, 특히, 상이한 접속 구성을 가진 구성요소들 사이의 상호접속을 용이하게 하는 것 또는 마이크로전자 조립체에서 구성요소들 사이에 간격을 제공하는 것을 포함하여 다양한 목적을 위해 전자 조립체 내에 있을 수 있다. 인터포저는 재료의 층 또는 시트의 형태인, 예컨대 규소 등의 반도체 층, 또는 반도체 재료의 그러한 층을 통해 연장된 개구 내에서 연장되는 전도성 비아와 같은 전도성 요소를 갖는 다른 기판을 포함할 수 있다. 그러한 전도성 비아는 그러한 인터포저를 통한 신호 전송을 위해 사용될 수 있다. 일부 인터포저에서, 그러한 비아의 단부는 다른 마이크로전자 구성요소에 대한 그러한 인터포저의 접속을 위한 접촉 패드로서 사용될 수 있다. 다른 예에서, 하나 이상의 RDL은 그러한 인터포저의 일부로서 그의 하나 이상의 면 상에 형성되고, 그러한 비아의 일 단부 또는 양 단부와 접속될 수 있다. RDL은 하나 이상의 유전체 시트 또는 층 상에서 또는 그 내부에서 연장되는 다수의 전도성 트레이스를 포함할 수 있다. 그러한 트레이스는 그러한 RDL 내의 유전체 재료의 부분들에 의해 분리되게, 단일 유전체 층 전체에 걸쳐서 단일 레벨로 또는 다수의 레벨로 제공될 수 있다. 비아는 RDL 내에 포함되어 그러한 RDL의 상이한 레벨에서의 트레이스를 상호접속시킬 수 있다.
도 2a는 비아 구조물(18)을 가진 예시적인 3D IC 패키징 구성요소(50)를 도시하는 단면도의 블록 다이어그램이다. 스택형 다이 또는 패키지-온-패키지 다이(package-on-package die)가 TSV 상호접속부를 포함할 수 있지만, 3D IC 패키징 구성요소(50)를 위한 비아 구조물(18)의 사용이 예로서 명확함의 목적을 위해 기술된다. 3D IC 패키징 구성요소(50)의 이러한 예에서, 겹쳐 적층되는 3개의 IC(10), 즉 IC(10-1, 10-2, 10-3)가 있다. 다른 구현에서, 스택 내에 3개보다 적거나 많은 IC(10)가 있을 수 있다. IC(10)는 마이크로범프(52) 또는 플립-칩 솔더 범프를 사용하여 서로 접합될 수 있다. 선택적으로, 다이의 배면으로부터 연장되는 Cu 필라(pillar)가 사용될 수 있다. 이러한 마이크로범프들(52) 중 일부는 비아 구조물(18)에 상호접속될 수 있다. 예를 들어, Cu/Sn 마이크로범프 천이 액상(transient liquid phase, "TLP") 접합 기술이 IC들을 서로 접합시키기 위해 사용될 수 있다. 따라서, 상호접속 층은 3D 스택의 IC(10)의 하나의 상부 또는 하부 면 상에 또는 상부와 하부 면 둘 모두 상에 있을 수 있다.
3D 스택에서의 그러한 IC의 저부 IC(10-3)는 선택적으로 인터포저 또는 인터포저 다이(40)에 결합될 수 있다. 인터포저(40)는 능동형 다이 또는 수동형 다이일 수 있다. 제한이 아닌 명확함의 목적을 위해, 인터포저(40)가 수동형 다이인 것으로 가정될 것이다. IC(10-3)는 마이크로범프(52)에 의해 인터포저(40)에 결합될 수 있다. 인터포저(40)는 패키지 기판(41)에 결합될 수 있다. 패키지 기판(41)은 라미네이트(laminate) 또는 라미네이트 기판으로 불리는 얇은 층으로 형성될 수 있다. 라미네이트는 유기물 또는 무기물일 수 있다. "강성" 패키지 기판을 위한 재료의 예는 FR4와 같은 에폭시계 라미네이트, 수지계 라미네이트, 예컨대 비스말레이미드-트라이아진(bismaleimide-triazine, "BT"), 세라믹 기판, 유리 기판, 또는 다른 형태의 패키지 기판을 포함한다. 플립 칩 부착을 위한 하부 충전물(fill)(54)이 인터포저(40)와 패키지 기판(41)을 결합시키기 위해 사용되는 C4 범프 또는 다른 솔더 볼(53)을 봉지할 수 있다. 스프레더/히트 싱크(spreader/heat sink)("히트 싱크")(43)가 패키지 기판(41)에 부착될 수 있고, 그러한 히트 싱크(43) 및 기판 패키지(41)가 조합되어 그러한 3D 스택의 IC(10) 및 인터포저(40)를 감쌀 수 있다. 열 페이스트(thermal paste)(42)가 그러한 3D 스택의 상부 상에 있는 IC(10-1)의 상부 표면을 그러한 히트 싱크(43)의 상부 내부 표면에 결합시킬 수 있다. 볼 그리드 어레이("BGA") 볼 또는 다른 어레이 상호접속부(44)는 패키지 기판(41)을, 예를 들어 PCB와 같은 회로 플랫폼에 결합시키기 위해 사용될 수 있다.
도 2b는 비아 구조물(18)을 가진 다른 예시적인 3D IC 패키징 구성요소(50)를 도시하는 단면도의 블록 다이어그램이다. 도 2a 및 도 2b의 3D IC 패키징 구성요소(50)는 하기의 차이를 제외하고는 동일하다; 도 2b에서, 다른 IC(10-4)가 마이크로범프(52)를 통해 인터포저(40)에 개별적으로 결합되고, 여기서 IC(10-4)는 IC(10-1, 10-2, 10-3)의 스택 내에서 결합되지 않는다. 또한, 인터포저(40)는 IC(10-3, 10-4)를 상호접속시키기 위한 와이어(47)를 제공하기 위한 금속 및 비아 층을 포함한다. 또한, 인터포저(40)는 마이크로범프(52)를 통해 IC(10-4)에 결합되는 비아 구조물(18)을 포함한다.
3D 웨이퍼-레벨-패키징("3D-WLP")은 2개 이상의 IC를 상호접속시키기 위해, 하나 이상의 IC를 인터포저에 상호접속시키기 위해, 또는 이들의 임의의 조합에 사용될 수 있으며, 여기서 이들의 상호접속부는 비아 구조물(18)을 사용할 수 있다. 선택적으로, IC는 상호접속된 다이 대 다이(die-to-die, "D2D") 또는 칩 대 칩(chip-to-chip, "C2C")일 수 있으며, 여기서 이들의 상호접속부는 비아 구조물(18)을 사용할 수 있다. 또한, 선택적으로, IC는 상호접속된 다이 대 웨이퍼(die-to-wafer, "D2W") 또는 칩 대 웨이퍼(chip-to-wafer, "C2W")일 수 있으며, 여기서 이들의 상호접속부는 비아 구조물(18)을 사용할 수 있다. 따라서, 다양한 다이 적층 또는 칩 적층 접근법들 중 임의의 것이 3D 스택형 IC("3D-SIC" 또는 "3D-IC")를 제공하기 위해 사용될 수 있다.
도 3은 비아 구조물을 가진 예시적인 3D IC 패키징 구성요소(100)를 도시하는 단면도의 블록 다이어그램이다. 역시, 3D IC 패키징 구성요소(100)는 예컨대 패키지내 시스템(system-in-a-package, "SiP") 또는 인터포저를 위한, 즉 일반적으로 3D IC를 형성하기 위해 D2D, W2D, 또는 WLP 상호접속에 또는 이를 위해 사용되는 하나 이상의 다이를 위한 다수의 다이를 포함한다. 이와 같이, 이러한 예에서 도 3에 예시적으로 도시된 특정 구성이, 비록 사용될 필요는 없지만, 사용될 수 있다. 이러한 예는 더 또는 덜 복잡한 구성이 사용될 수 있는 것이 명백해질 것이기 때문에, 제한이 아닌 예로서 명확함의 목적을 위해 제공된다.
3D 스택형 IC의 경우, 적어도 다이 대 다이 상호접속부를 통해 서로 상호접속되는 제1 다이 및 제2 다이가 있다. 예를 들어, 적어도 마이크로범프(52)를 통해 IC 다이(10-2)에 상호접속되는 IC 다이(10-1)가 있을 수 있다. 또는, 예를 들어, 적어도 마이크로범프(52)를 통해 서로 상호접속되는 인터포저(40) 및 IC 다이(10-3)가 있을 수 있다. IC 다이(10-1 내지 10-3)와 기판(40)은 각각 3D IC 패키징 구성요소(100)에서 열을 대체로 수직 방향으로 전도하기 위한 열 비아 구조물("열 비아")(118)을 가질 수 있다. 이와 같이, 열이 3D 스택형 IC 내에서 하나의 다이로부터 다른 다이로 전도될 수 있고, 그러한 열은, 예를 들어 열 페이스트(42)에 그리고 이어서 히트 싱크 또는 히트 스프레더(43)에와 같이, 히트 싱크에 제공될 수 있다. 이러한 예에서, 히트 싱크(43)는 3D IC 패키징 구성요소(100)의 일부이지만, 다른 구성에서, 외부 히트 싱크가 히트 싱크(43)에 결합될 수 있다. 또한, 3D 스택형 IC는 봉지될 수 있고, 그러한 구성에서, 열 페이스트(42)는 열 전도 및 외부 히트 싱크의 부착을 위해 그러한 봉지부의 외측 표면에 제공될 수 있다.
또한, 하나 이상의 다이가 신호, 공급 전력 또는 공급 전압, 또는 접지를 전도하기 위한 것인 비아 구조물(18)을 가질 수 있다. 접지에 관하여, 그러한 비아 구조물(18)은 신호 비아(signal via) 및 열 비아 둘 모두일 수 있다. 제한이 아닌 명확함의 목적을 위해, 후술되는 바와 같은 비아 구조물은 열 비아 또는 신호 비아와 같이 그들의 목적에 따라 식별되지만, 비아가 접지와 열 전도를 위해 사용되는 접지인 경우에, 그러한 비아는 열 전도를 위해 결합되는 신호 비아로 식별될 수 있다.
위의 이해를 염두에 두고서, 3D 스택형 IC의 다양한 구성이 추가로 기술된다. 도 4a는 취급 플랫폼("웨이퍼")(401)에 결합된 3D 스택형 IC를 위한 공정중 다이(400)의 예시적인 부분을 도시하는 단면도의 개략적인 다이어그램이다. 공정중 다이(400)는 비아 최종 처리를 위해, 즉 웨이퍼 또는 다이의 배면의 처리를 위해 반전된 위치로 예시적으로 도시된다. 도 4b 내지 도 4d는 이러한 예시적인 다이(400)의 형성을 위한 연속 처리 작업 후 도 4a의 개략적인 다이어그램이다. 따라서, 도 4a 내지 도 4d를 동시에 참조하여, 다이(400)의 형성이 추가로 기술된다.
다이(400)는 기판(12) 내에 형성되는 웰(413, 414)을 제한 없이 포함하여, 패시베이션 층(402), 기판(12)으로의 전도성 경로(416)를 형성하기 위한, 예를 들어 층(403 내지 405)과 같은 다수의 금속 및 ILD 층을 포함할 수 있다. 기판(12)의 상부 표면(14)이 그러한 전도성 경로(416)에 인접할 수 있다. 2개의 웰(413, 414)이 예시적으로 도시되지만, 2개보다 적거나 많은 웰이 사용될 수 있다. 예를 들어, 이중-웰 구성이 예시적으로 도시되지만, 단일 웰 또는 삼중 웰 또는 다른 웰 구성이 사용될 수 있다. 웰과 접촉하지 않고서 웰을 향해 연장되는 열 비아의 설명에 관하여, 그러한 당해 웰은 다중-웰 구성의 경우에 최외측 웰이다. 예시적으로 도시된 바와 같은 트랜지스터 웰이 전반적으로 도시되는 것이 이해되어야 한다. 이와 같이, 하나의 트랜지스터는 불과 수백 나노미터 폭 이하일 수 있어서, 웰에 근접한 다수의 열 비아의 도시가 그러한 열 비아가 예를 들어 단지 수 나노미터 폭인 것을 지시할 수 있다. 또한, 다이 상의 핫 스폿(hot spot)이 수십 개 내지 수십만 개 이상의 그러한 개별 웰로부터의 작동 열에 기인할 수 있으며, 따라서 핫 스폿이 기판을 따라 수십 내지 수백 마이크로미터 이상 연장될 수 있다.
예를 들어 하부 표면(16)을 따른 CMP와 같은, 기판(12)을 박화시키기 위한 박화 작업 후에, 마스크 층(407)이 기판(12)의 하부 표면(16)을 따라 침착되고 개구(411, 412)를 형성하도록 패턴화될 수 있다. 개구(411, 412)는 에치(420)로 각각 비아(421, 422)를 에칭하기 위해 사용될 수 있다. 제한이 아닌 예로서 명확함의 목적을 위해, 에치(420)가 딥 반응성-이온 에칭(deep reactive-ion etching, "DRIE")의 형태인 것으로 가정될 것이다. 구리 도금과 같은 도금 작업이 비아(421, 422) 내에 각각 비아 구조물(431, 432)을 형성하기 위해 사용될 수 있다.
도 4e는 예를 들어 도 4c에서와 같은 공정중 다이(400)의 예시적인 부분을 도시하는 평면도의 개략적인 다이어그램이다. 비아 구조물(431, 432)이 각각 어레이(461) 및 어레이(462)로 형성될 수 있다. 둥근 모서리를 가진 정사각형이 비아 구조물(431, 432)의 평면도에 대해 예시적으로 도시되지만, 다른 형태의 형상, 예컨대 원, 타원, 직사각형, 다각형, 또는 다른 형상이 사용될 수 있다. 또한, 비아 구조물(431, 432)의 개수가 예시적으로 도시된 것보다 적거나 많을 수 있다. 추가적으로 또는 선택적으로, 대체로 파선(471, 472)에 의해 표시된 것과 같은 채널이 비아 구조물(431, 432)에 대해 형성될 수 있다. 이와 같이, 채널의 어레이가 비아에 대해 형성될 수 있다. 또한, 채널과 다른 또는 채널을 포함하는 구조물, 예를 들어 동심 링, 지그-재그(zig-zag), 또는 다른 기하학적 형태가 사용될 수 있다. 또한, 비아 구조물(431, 432)은, 비록 완전히 충전될 필요는 없지만, 완전히 충전될 수 있다. 예를 들어, 비아(421, 422)는 공형 도금되어 비아 구조물(431 및/또는 432)의 비아 도체 내에 공극을 남길 수 있다. 다이(400)의 기판(12)은 그러한 기판(12)의 하부 표면(16)으로부터 웰(413)을 향해, 그러한 웰(413)까지 연장되지 않고서, 그리고 그에 따라 그러한 기판(12)을 관통하여 연장되지 않고서, 연장되는 복수의 열 비아(431), 즉 "블라인드 열 비아(blind thermal via)"를 가질 수 있다. 선택적으로, 비아 구조물(431)은 본 명세서에 전술된 바와 같이, 라이너 층 및 장벽 층으로 라이닝될 수 있다. 다이 스택 내의 상부 다이인 다이(400)에 대해, 전반적으로 도 4d에 표시된 바와 같이, 그러한 라이너 층 및/또는 장벽 층의 일부분이 선택적으로 제거되어 비아 구조물(431)을 핀(fin)으로서 제공할 수 있다. 이와 같이, 공기 갭(air gap)(444)이 열 비아(431)의 측벽(445)과 기판(12) 사이에 위치되어 핀을 제공할 수 있다.
열 비아(431)의 단부(433)는 기판(12)의 웰(413)로부터 멀리 열을 전도시키기 위해 이러한 기판의 웰에 적어도 충분히 근접할 수 있다. 이와 같이, 웰(413)은 작동 동안 다이(400)의 식별된 "핫 스폿"과 관련될 수 있다. 단부(433)와 웰(413) 사이의 간격 또는 간극(gapping)은 거리가 대략 20 마이크로미터 이하일 수 있다. 일부 구현에서, 단부(433)와 웰(413) 사이의 그러한 간격은 3 마이크로미터 이하일 수 있다. 그러나, 예를 들어 트랜지스터의 능동형 부품이 일반적으로 기판(12) 내로의 깊이가 대략 5 마이크로미터 이하로 제한될 수 있어서, 트랜지스터 성능에 부정적인 영향을 미칠 응력의 도입을 회피하기 위해 3 마이크로미터보다 큰 간격이 사용될 수 있다.
BEOL 후에 형성되는 그러한 비아에 대한 열 비아(431)의 형성 동안, 즉 "비아 최종 유동(via last flow)"에 대해 완성된 BEOL을 가짐으로 인해 열 예산(thermal budget)이 상당히 제한된 후에, 하나 이상의 열 비아(431)가 에치(420)로 동시에 에칭되어, 예를 들어 신호 비아(432)와 같은 하나 이상의 신호 비아를 형성할 수 있다. 비아(422)의 종횡비가 비아(421)의 종횡비보다 상당히 클 수 있어서, DRIE의 종횡비 의존적 에치 거동이 비아(422)를 각각의 비아(421)보다 상당히 빨리 에칭하기 위해 이용될 수 있도록 한다. 역으로, 각각의 비아(421)의 종횡비가 비아(422)의 종횡비보다 상당히 작아서 웰(413)에 근접한 고밀도(high-density)의 블라인드 열 비아를 제공할 수 있다. 이러한 예의 경우, 열 비아(431)의 폭은 대략 0.5 내지 100 마이크로미터 범위 내에 있을 수 있다. 이와 같이, 대략 10 마이크로미터 두께와 같은 얇은 다이의 경우, 0.5 내지 1 마이크로미터 폭의 열 비아(431)가 사용될 수 있다. 열 비아(431)는 대략 1 내지 200 마이크로미터 범위 내의 피치(pitch)를 가진 고밀도 어레이로서 형성될 수 있다. 또한, 이러한 예의 경우, 신호 비아(432)의 폭은 열 비아(431)의 폭의 대략 1 내지 5배 범위 내에 있을 수 있다. 예를 들어, 대략 100 마이크로미터 두께의 다이에 대해, 트랜지스터가 대략 5 마이크로미터 내의 깊이인 것으로 가정하면, 종횡비가 상당히 상이하지 않을 수 있으며, 따라서 블라인드 열 비아가 대략 90 마이크로미터 깊이일 수 있고, 다이 관통 비아가 대략 100 마이크로미터 깊이일 수 있다.
이러한 예에서, 기판(12)은 신호 비아(432)를 가지며, 이러한 신호 비아는 그것이 기판(12)의 표면들(14, 16) 사이에서 연장되기 때문에 기판 관통 비아이다. 열 비아(431)와 신호 비아(432)가 완전히 충전된 것으로 예시적으로 도시되지만, 그들은 전술된 바와 같지 않을 수 있다. 따라서, 다른 구성에서, 공극이 있을 수 있고/있거나 비아가 예를 들어 다른 금속, 금속 화합물 또는 합금과 같은 열 및 전기 전도성 재료, 또는 충분한 전기 및 열 전도 특성을 갖는 다른 재료로 라이닝될 수 있다. 또한, 구리가 그러한 열 및 전기 전도성 재료로서 본 명세서에 기술되었지만, 다른 예에서는 다른 열 및 전기 전도성 재료가 사용될 수 있다. 기판(12)의 상부 표면(14)을 따라 형성되는 전도성 경로(416)의 패드(434) 또는 다른 부분이 DRIE에 대한 에치 정지 층을 제공하여 기판 관통 비아(422)를 제공할 수 있다. 열 비아(431)의 깊이는 대략 1 내지 200 마이크로미터일 수 있으며, 이는 신호 비아(432)의 깊이보다 대략 1 내지 20 마이크로미터만큼 작다. 신호 비아(432)는 접지를 위한 것일 수 있으며, 따라서 추가적으로 열 비아를 제공하도록 결합될 수 있다. 선택적으로, 기판 관통 비아(432)는 신호 비아가 아닐 수 있고, 대신에 단지 열 비아일 수 있다. 또한, 예를 들어 다이(400)의 배면을 따라 RDL을 형성하기 위한 것과 같은 통상적인 처리가 있을 수 있다.
열이 예를 들어 하나 이상의 ILD와 같은 하나 이상의 유전체 층을 통해서보다 예를 들어 벌크 규소 기판과 같은 기판(12)을 통과하는 열 비아(431)를 통해서 더욱 쉽게 전도될 수 있다는 것이 인식되어야 한다. 예를 들어, 열 비아(432)에 대해, 그러한 열 비아는 핫 스폿으로부터 대략 0.05 내지 3 밀리미터에 있을 수 있으며, 이러한 거리는 대체로 사행형 화살표(441)로 표시된 바와 같이, 열을 적어도 하나의 BEOL 유전체 층을 통해 측방향으로 전도하여야 함과 조합되어, 열 축적 또는 핫 스폿 문제를 완화시킬 수 있다. 이러한 예에서, 대체로 웰(413)로부터 열 비아(432)까지의 전도성 트레이스(416)가 그러한 전도성을 제공할 수 있지만, 다른 구성에서는 그러한 금속 트레이스가 존재하지 않을 수 있다. 그러나, 배면 열 비아(431)가 핫 스폿에 가깝게 배치될 수 있고, 열이 대체로 사행형 화살표(442)로 표시된 바와 같이, 적어도 하나의 BEOL 유전체 층을 통한 상당히 더 긴 거리에 비해 규소 층에서 짧은 거리를 통해 그러한 열 비아(431)로 더욱 쉽게 전도될 수 있다. 또한, 규소 또는 다른 반도체 재료가 그러한 적어도 하나의 BEOL 유전체 층보다 더욱 쉽게 열 전도성일 수 있다. 이와 같이, 열 비아(431) 없이도, 규소 기판을 통한 하부 표면(16)으로의 열 전달이 적어도 하나의 BEOL 유전체 또는 절연 층을 통한 핫 스폿으로부터 이격된 열 비아로의 열 전달보다 더욱 효과적일 수 있다. 따라서, 열 비아(431)의 추가에 의해, 단지 기판(12)을 통과하는 것보다 훨씬 더 효율적인 열 전달이 제공될 수 있다.
도 5는 3D 스택형 IC(500)의 예시적인 부분을 도시하는 단면도의 개략적인 다이어그램이다. 도 4a 내지 도 4d의 취급 웨이퍼(401)가 예를 들어 탈접합(de-bonding)에 의한 것과 같이 제거되었고, 다이(400-1, 400-2)가 예를 들어 마이크로범프(52)와 같은 다이 대 다이 상호접속부를 통해 서로 결합된다. 또한, 히트 싱크 또는 히트 스프레더(501)가 다이(400-2)의 하부 표면(16)에 결합된다.
다이(400-1, 400-2)는 열 비아(431)를 갖는 것과 같은 다이(400)의 예일 수 있다. 이러한 예에서, 다이(400-1)는 열 비아(431)의 열 비아 세트(531) 및 열 비아 세트(532)를 포함한다. 마이크로범프(52) 세트가 대응하여 다이(400-1)의 열 세트(531)의 열 비아(431)를 다이(400-2)의 하나 이상의 다이 관통 비아에 상호접속시킬 수 있다. 이러한 예에서, 다이(400-1)의 열 비아 세트(531)의 2개의 열 비아(431)가 다이(400-2)의 다이 관통 비아(502)에 상호접속되고, 열 비아 세트(531)의 다른 2개의 열 비아(431)가 다이(400-2)의 다이 관통 비아(512)에 상호접속된다. 이러한 예에서, 다이 관통 비아(502, 512)는 각각이 열 비아(431) 각각보다 넓은 열 비아이다. 따라서, 열 비아(431)의 단부가 열 전도성을 위해 적어도 하나의 다이 관통 비아에 결합될 수 있다.
또한, 이러한 예에서, 마이크로범프(52) 세트가 대응하여 다이(400-1)의 열 비아 세트(532)의 열 비아(431)를 다이(400-2)의 패드(503)에 상호접속시키거나 그러한 다이의 열 비아 세트의 열 비아보다 조밀한 피치를 가질 수 있고, 그러한 패드(503)는 다이(400-2)의 하나 이상의 다이 관통 비아에 결합될 수 있다. 예를 들어 열 비아(432)의 경우, 마이크로범프(52)는 열 전달 면적 또는 체적을 증가시키기 위해, 마이크로범프의 브리징(bridging)을 포함할 수 있는 보다 조밀한 피치를 가질 수 있다. 이러한 예에서, 다이(400-1)의 열 비아 세트(532)의 4개의 열 비아(431)가 다이(400-2)의 패드(503)에 상호접속되고, 그러한 패드(503)는 다이(400-2)의 다이 관통 비아(514)에 결합된다. 이러한 예에서, 다이 관통 비아(514)는 각각의 열 비아(431)보다 넓지만 패드(503)보다 좁은 열 비아이다.
다이(400-2)의 다이 관통 비아(502, 512, 514)는 히트 싱크(501)에 결합될 수 있다. 다이(400-2)의 열 다이 관통 비아(502, 512, 514)는 예를 들어 접지 버스(ground bus)에 전기적으로 접속될 수 있거나 그렇지 않을 수 있다. 또한, 4개의 열 비아(431)의 세트가 단면도로 예시적으로 도시되지만, 4개보다 더욱 많은 열 비아가 열 비아의 어레이로 존재할 수 있다는 것이 이해되어야 한다. 또한, 예를 들어 다이(400-2)와 같은, 스택의 상부 다이의 경우, 기판(12)의 하부 표면(16)을 따른 열 비아(431)의 단부가 히트 싱크(501)에 결합될 수 있다.
도 6a는 취급 웨이퍼 또는 캐리어(401)에 결합될 수 있는, 3D 스택형 IC를 위한 공정중 다이(400)의 예시적인 부분을 도시하는 단면도의 개략적인 다이어그램이다. 도 6b와 도 6c는 이러한 예시적인 다이(400)의 연속 처리 작업 후 도 6a의 개략적인 다이어그램이다. 따라서, 도 6a 내지 도 6c를 동시에 참조하여, 다이(400)의 형성이 추가로 기술된다. 또한, 도 6a 내지 도 6c가 도 4a 내지 도 4c와 일부 설명을 공유하기 때문에, 그러한 설명은 일반적으로 제한이 아닌 명확함의 목적을 위해 반복되지 않는다.
이러한 예에서, 기판(12)은 부분 절연체상 반도체 웨이퍼(partial semiconductor-on-insulator wafer)로부터 얻어지는 매립된 유전체 층(buried dielectric layer)(601)을 갖는 절연체상 반도체 기판(semiconductor-on-insulator substrate)이다. 보다 구체적으로, 이러한 예에서, 기판(12)은 부분 절연체상 반도체 웨이퍼로부터 얻어진다. 명확함의 목적을 위해, 절연체상 규소(silicon-on-insulator, "SOI") 기판(12)이 기술되지만, 다른 구현에서는 다른 유형의 반도체 재료가 사용될 수 있다.
기판(12)의 하부 표면(16)을 따른 개구(411, 412)가 에치(420)로 각각 비아(421, 422)를 에칭하기 위해 사용될 수 있다. 매립된 유전체 층(601)이 비아(421)를 에칭하기 위한 에치(420)에 대한 에치 정지 층을 제공할 수 있기 때문에, DRIE에 의한 상이한 종횡비로 인한 상이한 에칭률이 사용될 수 있거나 그렇지 않을 수 있다. 이와 같이, 종횡비의 차이에 의해 덜 영향을 받는 다른 유형의 에치가 사용될 수 있다. 또한, 이와 같이, 보다 큰 도금된 면적이 보다 큰 열 전도성을 제공할 수 있기 때문에, 도 6b의 개구(411)와 비아(421)가 도 4b의 그것보다 더욱 넓게 형성될 수 있다. 비아(421, 422) 내에 각각 비아 구조물(431, 432)을 형성하기 위한, 구리 도금과 같은 도금 작업 후에, 웰(413)과 관련될 수 있는, 트랜지스터 또는 핫 스폿으로부터 멀리 열을 열 전도시키기 위한 더욱 큰 표면적이 제공될 수 있다.
따라서, 다이(400)의 기판(12)이 그러한 기판(12)의 하부 표면(16)으로부터 에치(420)에 의해 노출된 매립된 유전체 층(601)의 하부 표면(602)까지 연장되는 복수의 열 비아(431)를 가질 수 있다. 이와 같이, 열 비아(431)의 단부가 기판(12)의 매립된 유전체 층(601)의 하부 표면(602) 상에서 끝날 수 있다. 선택적으로, 본 명세서에 전술된 바와 같이, 비아 구조물(431)은 라이너 층 및/또는 장벽 층으로 라이닝될 수 있다.
하부 표면(602)과 웰(413) 사이의 간격 또는 간극은 거리가 대략 20 마이크로미터 이하일 수 있다. 일부 구현에서, 하부 표면(602)과 웰(413) 사이의 그러한 간격은 3 마이크로미터 이하일 수 있다. 기판(12) 재료의 갭이 매립된 유전체 층(601)과 웰(413) 사이에 예시적으로 도시되지만, 다른 구현에서 웰(413)은 매립된 유전체 층(601)의 상부 표면(603)까지 연장될 수 있다. 역시, 열 비아(431)가 에치(420)로 동시에 에칭되어 예를 들어 신호 비아(432)와 같은 하나 이상의 신호 비아를 형성할 수 있다. 이러한 예의 경우, 열 비아(431)의 폭은 대략 0.5 내지 300 마이크로미터 범위 내에 있을 수 있다. 보다 넓은 비아는 에치 정지 층을 가짐으로써 제공되는 정밀성으로 인해 형성될 수 있다. 이와 같이, 열 비아(431)가 대략 1 내지 200 마이크로미터 범위 내의 피치를 가진, 도 4e에 관하여 전술된 것과 같은 어레이로서 형성될 수 있다. 또한, 이러한 예와 도 8b의 예의 경우, 신호 비아(432)의 폭은 열 비아(431)의 폭의 대략 0.1 내지 10배 범위 내에 있을 수 있다.
이러한 예에서, 기판(12)은 신호 비아(432)를 가지며, 이러한 신호 비아는 그것이 기판(12)의 표면들(14, 16) 사이에서 연장되기 때문에 기판 관통 비아이다. 열 비아(431)와 신호 비아(432)가 완전히 충전된 것으로 예시적으로 도시되지만, 그들은 그렇지 않을 수 있다. 다른 구성에서, 공극이 있을 수 있고/있거나 비아가 예를 들어 다른 금속, 금속 화합물 또는 합금과 같은 열 및 전기 전도성 재료, 또는 충분한 전기 및 열 전도 특성을 갖는 다른 재료로 라이닝될 수 있다. 또한, 구리가 그러한 열 및 전기 전도성 재료로서 본 명세서에 기술되었지만, 다른 예에서는 다른 열 및 전기 전도성 재료가 사용될 수 있다.
도 7a는 취급 웨이퍼 또는 캐리어(401)에 결합될 수 있는, 3D 스택형 IC를 위한 공정중 다이(400)의 예시적인 부분을 도시하는 단면도의 개략적인 다이어그램이다. 도 7b 내지 도 7d는 이러한 예시적인 다이(400)의 형성을 위한 연속 처리 작업 후 도 7a의 개략적인 다이어그램이다. 도 7a 내지 도 7d는 이러한 다이(400)의 형성을 위한 도 6a 내지 도 6c에 대체로 대응한다. 도 7a 내지 도 7d가 도 6a 내지 도 6c와 일부 설명을 공유하기 때문에, 그러한 설명은 일반적으로 제한이 아닌 명확함의 목적을 위해 반복되지 않는다. 따라서, 도 7a 내지 도 7d를 동시에 참조하여, 다이(400)의 형성이 추가로 기술된다.
이러한 예에서, 기판(12)은 매립된 유전체 층(701)을 갖는 절연체상 반도체 기판이다. 그러나, 이러한 예에서, 기판(12)은 부분 절연체상 규소 웨이퍼로 알려진 것으로부터 얻어지지 않고, 오히려 그러한 매립된 유전체 층(701)이 알려진 바와 같이 그것이 포함되는 웨이퍼의 전체 영역을 덮는다.
기판(12)의 하부 표면(16)을 따른 개구(411, 412)가 에치(420)로 각각 비아(421, 422)를 에칭하기 위해 사용될 수 있다. 매립된 유전체 층(701)이 비아(421, 422)를 에칭하기 위한 에치(420)에 대한 에치 정지 층을 제공할 수 있기 때문에, DRIE에 의한 상이한 종횡비로 인한 상이한 에칭률이 사용될 수 있거나 그렇지 않을 수 있다. 이와 같이, 종횡비의 차이에 의해 덜 영향을 받는 다른 유형의 에치가 사용될 수 있다.
마스킹 층(707)이 침착되고 비아(421, 422)를 충전하도록 패턴화될 수 있는 한편, 비아(422)는 레지스트로 충전된 후에 재개방되어 매립된 유전체 층(701)의 하부 표면(702) 부분을 노출시킨다. 에치(720)가 매립된 유전체 층(701)을 통해 에칭하도록 후속하여 수행된 다음에, 에치 화학의 원 위치에서의 변화와 같이, 다시 에치(420)로 전환하여, 기판(12)의 상부 표면(14)까지 아래로 기판 관통 비아(422)를 형성하도록 기판(12)의 일부분을 에칭할 수 있다. 비아(421, 422) 내에 각각 비아 구조물(431, 432)을 형성하기 위한, 구리 도금과 같은 도금 작업이 후속하여 수행될 수 있다.
따라서, 다이(400)의 기판(12)이 그러한 기판(12)의 하부 표면(16)으로부터 에치(420)에 의해 노출된 매립된 유전체 층(701)의 하부 표면(702)까지 연장되는 복수의 열 비아(431)를 가질 수 있다. 이와 같이, 열 비아(431)의 단부가 기판(12)의 매립된 유전체 층(701)의 하부 표면(702) 상에서 끝날 수 있다. 선택적으로, 본 명세서에 전술된 바와 같이, 비아 구조물(431)은 라이너 층 및/또는 장벽 층으로 라이닝될 수 있다.
하부 표면(702)과 웰(413) 사이의 간격 또는 간극은 거리가 대략 20 마이크로미터 이하일 수 있다. 일부 구현에서, 하부 표면(702)과 웰(413) 사이의 그러한 간격은 3 마이크로미터 이하일 수 있다. 기판(12) 재료의 갭이 매립된 유전체 층(701)과 웰(413) 사이에 예시적으로 도시되지만, 다른 구현에서 웰(413)은 매립된 유전체 층(701)의 상부 표면(703)까지 연장될 수 있다. 이러한 예의 경우, 열 비아(431)의 폭은 대략 0.1 내지 100 마이크로미터 범위 내에 있을 수 있으며, 여기서 보다 큰 폭은 에치 정지 층을 가짐으로써 용이해진다. 이와 같이, 열 비아(431)가 대략 1 내지 200 마이크로미터 범위 내의 피치를 가진 어레이로서 형성될 수 있다. 따라서, 열 비아(431)의 폭은 기판 관통 비아(432)의 폭 이하일 수 있다. 또한, 이러한 예의 경우, 신호 비아(432)의 폭은 열 비아(431)의 폭의 대략 0.1 내지 10배 범위 내에 있을 수 있다.
이러한 예에서, 기판(12)은 신호 비아(432)를 가지며, 이러한 신호 비아는 그것이 기판(12)의 표면들(14, 16) 사이에서 연장되기 때문에 기판 관통 비아이다. 기판 관통 비아(432)는 매립된 유전체 층(701)을 통해 아래로 기판(12)의 상부 표면(14)까지 연장된다. 기판 관통 비아(432)는 매립된 유전체 층(701)의 유전체 섬(island)들 또는 부분들 사이의 갭을 통해 연장된다. 마찬가지로, 도 6c의 기판 관통 비아(432)는 매립된 유전체 층(601)의 유전체 섬들 또는 부분들 사이의 갭을 통해 연장된다.
열 비아(431)와 신호 비아(432)가 완전히 충전된 것으로 예시적으로 도시되지만, 그들은 그렇지 않을 수 있다. 다른 구성에서, 공극이 있을 수 있고/있거나 비아가 예를 들어 다른 금속, 금속 화합물 또는 합금과 같은 열 및 전기 전도성 재료, 또는 충분한 전기 및 열 전도 특성을 갖는 다른 재료로 라이닝될 수 있다. 또한, 구리가 그러한 열 및 전기 전도성 재료로서 본 명세서에 기술되었지만, 다른 예에서는 다른 열 및 전기 전도성 재료가 사용될 수 있다.
도 8a는 취급 웨이퍼 또는 캐리어(401)에 결합될 수 있는, 3D 스택형 IC를 위한 공정중 다이(400)의 예시적인 부분을 도시하는 단면도의 개략적인 다이어그램이다. 도 8b 내지 도 8d는 이러한 예시적인 다이(400)의 형성을 위한 연속 처리 작업 후 도 8a의 개략적인 다이어그램이다. 도 8a 내지 도 8d는 이러한 다이(400)의 형성을 위한 도 7a 내지 도 7d에 대체로 대응한다. 도 8a 내지 도 8d가 도 7a 내지 도 7d와 일부 설명을 공유하기 때문에, 그러한 설명은 일반적으로 제한이 아닌 명확함의 목적을 위해 반복되지 않는다. 따라서, 도 8a 내지 도 8d를 동시에 참조하여, 다이(400)의 형성이 추가로 기술된다.
이러한 예에서, 기판(12)은 매립된 유전체 층(701)을 갖는 절연체상 반도체 기판이다. 비아 구조물(801)이 기판(12) 내에 형성된다. 단일 비아 구조물(801)이 예시적으로 도시되지만, 다수의 비아 구조물(801)이 대체로 파선(802)에 의해 표시된 바와 같이 형성될 수 있다. 이와 같이, 마스킹 층(도시되지 않음)이 매립된 유전체 층(701)까지 아래로 에칭하기 위한 개구를 형성하기 위해 기판(12)의 상부 표면(14) 상에 침착되고 패턴화될 수 있으며, 그러한 비아는 후속하여 열 전도성 재료로 도금되어 비아 구조물(801)을 제공할 수 있다.
BEOL 작업 후에, 다이(400)가 반전될 수 있고, 기판(12)의 하부 표면(16)을 따른 개구(411, 412)가 마스킹 층(407) 내에 패턴화될 수 있다. 개구(411, 412)는 에치(420)로 각각 비아(421, 422)를 에칭하기 위해 사용될 수 있으며, 여기서 비아는 매립된 유전체 층(701)의 하부 표면(702)까지 연장된다. 이러한 예에서, 비아(421)의 어레이보다는, 단일 비아(421)가 에칭된다. 매립된 유전체 층(701)이 비아(421, 422)를 에칭하기 위한 에치(420)에 대한 에치 정지 층을 제공할 수 있기 때문에, DRIE에 의한 상이한 종횡비로 인한 상이한 에칭률이 사용될 수 있거나 그렇지 않을 수 있다. 이와 같이, 종횡비의 차이에 의해 덜 영향을 받는 다른 유형의 에치가 사용될 수 있다.
마스킹 층(707)이 침착되고 비아(421, 422)를 충전하도록 패턴화될 수 있는 한편, 비아(422)는 레지스트로 충전된 후에 재개방되어 매립된 유전체 층(701)의 하부 표면(702) 부분을 노출시킨다. 에치(820)가 기판(12)의 상부 표면(14)까지 아래로 연장되는 비아 구조물(801)의 하부 단부 표면을 일시적으로 노출시키기 위해 매립된 유전체 층(701)을 통해 에칭하도록 후속하여 수행될 수 있다. 비아(421, 422) 내에 각각 비아 구조물(431, 432)을 형성하기 위한, 구리 도금과 같은 도금 작업이 후속하여 수행될 수 있다.
따라서, 다이(400)의 기판(12)이 그러한 기판(12)의 하부 표면(16)으로부터 에치(420)에 의해 노출된 매립된 유전체 층(701)의 하부 표면(702)까지 연장되는 열 비아(431)를 가질 수 있다. 이와 같이, 열 비아(431)의 단부가 기판(12)의 매립된 유전체 층(701)의 하부 표면(702) 상에서 끝날 수 있다. 선택적으로, 본 명세서에 전술된 바와 같이, 비아 구조물(431)은 라이너 층 및/또는 장벽 층으로 라이닝될 수 있다.
하부 표면(702)과 웰(413) 사이의 간격 또는 간극은 거리가 대략 20 마이크로미터 이하일 수 있다. 일부 구현에서, 하부 표면(702)과 웰(413) 사이의 그러한 간격은 3 마이크로미터 이하일 수 있다. 기판(12) 재료의 갭이 매립된 유전체 층(701)과 웰(413) 사이에 예시적으로 도시되지만, 다른 구현에서 웰(413)은 매립된 유전체 층(701)의 상부 표면(703)까지 연장될 수 있다. 이러한 예의 경우, 열 비아(431)의 폭은 대략 1 내지 200 마이크로미터 범위 내에 있을 수 있다. 열 비아(431)의 폭은 기판 관통 비아(432)의 폭 이상일 수 있다. 또한, 이러한 예의 경우, 신호 비아(432)의 폭은 열 비아(431)의 폭의 대략 0.01 내지 10배 범위 내에 있을 수 있다.
이러한 예에서, 기판(12)은 신호 비아(432)를 가지며, 이러한 신호 비아는 그것이 기판(12)의 표면들(14, 16) 사이에서 연장되기 때문에 기판 관통 비아이다. 기판 관통 비아(432)는 매립된 유전체 층(701)을 통해 아래로 기판(12)의 상부 표면(14)까지 연장된다. 기판 관통 비아(432)는 매립된 유전체 층(701)의 유전체 섬들 또는 부분들 사이의 갭을 통해 연장된다.
열 비아(431)와 신호 비아(432)가 완전히 충전된 것으로 예시적으로 도시되지만, 그들은 그렇지 않을 수 있다. 다른 구성에서, 공극이 있을 수 있고/있거나 비아가 예를 들어 다른 금속, 금속 화합물 또는 합금과 같은 열 및 전기 전도성 재료, 또는 충분한 전기 및 열 전도 특성을 갖는 다른 재료로 라이닝될 수 있다. 또한, 구리가 그러한 열 및 전기 전도성 재료로서 본 명세서에 기술되었지만, 다른 예에서는 다른 열 및 전기 전도성 재료가 사용될 수 있다.
전술한 사항이 본 발명의 하나 이상의 태양에 따른 예시적인 실시예(들)를 기술하지만, 본 발명의 하나 이상의 태양에 따른 다른 및 추가 실시예(들)가 하기의 청구항(들) 및 그의 등가물에 의해 결정되는 본 발명의 범주로부터 벗어남이 없이 안출될 수 있다. 단계를 나열하는 청구항(들)은 단계의 임의의 순서를 암시하지 않는다. 상표는 그들 각각의 소유주의 재산이다.

Claims (20)

  1. 장치로서,
    다이 대 다이 상호접속부(die-to-die interconnect)들을 사용하여 서로 상호접속되는 적어도 제1 다이 및 제2 다이를 갖는 3차원 스택형 집적 회로(stacked integrated circuit)를 포함하고,
    상기 제1 다이의 기판(substrate)은 상기 기판의 하부 표면으로부터 상기 기판의 웰(well)을 향해, 상기 웰까지 연장되지 않고서 그리고 상기 기판을 관통하여 연장되지 않고서, 연장되는 적어도 하나의 열 비아 구조물(thermal via structure)을 갖고,
    상기 적어도 하나의 열 비아 구조물의 제1 단부는 상기 기판의 상기 웰로부터 멀리 열을 전도시키기 위해 상기 기판의 상기 웰에 적어도 충분히 근접하고,
    상기 기판은 상기 기판의 상기 하부 표면으로부터 상기 기판의 상부 표면까지 연장되는 적어도 하나의 기판 관통 비아 구조물(through substrate via structure)을 갖고,
    상기 적어도 하나의 열 비아 구조물의 제2 단부는 열 전도성을 위해 상기 제2 다이의 적어도 하나의 다이 관통 비아 구조물(through die via structure)에 결합되는, 장치.
  2. 제1항에 있어서,
    상기 기판의 상기 상부 표면과 관련되는 패드(pad)를 추가로 포함하고,
    상기 적어도 하나의 열 비아 구조물은 복수의 열 비아 구조물들이고,
    상기 복수의 열 비아 구조물들의 폭들은 각각 상기 복수의 열 비아 구조물들 및 상기 적어도 하나의 기판 관통 비아 구조물을 동시에 에칭하기 위해 상기 기판 관통 비아 구조물의 폭보다 작고,
    상기 패드는 상기 적어도 하나의 기판 관통 비아 구조물에 대한 에치 정지 층(etch stop layer)인, 장치.
  3. 제2항에 있어서, 상기 복수의 열 비아 구조물들의 상기 폭들은 대략 0.5 내지 100 마이크로미터 범위 내에 있는, 장치.
  4. 제3항에 있어서,
    상기 복수의 열 비아 구조물들은 대략 1 내지 200 마이크로미터 범위 내의 피치(pitch)를 가진 고밀도 어레이(high-density array)를 이루고,
    상기 적어도 하나의 기판 관통 비아 구조물의 상기 폭은 상기 복수의 열 비아 구조물들의 상기 폭들 중 임의의 폭의 대략 1 내지 5배 범위 내에 있는, 장치.
  5. 제1항에 있어서, 상기 적어도 하나의 열 비아 구조물의 깊이는 상기 적어도 하나의 기판 관통 비아 구조물의 깊이보다 대략 1 내지 20 마이크로미터만큼 작은 대략 1 내지 200 마이크로미터인, 장치.
  6. 제1항에 있어서, 상기 적어도 하나의 기판 관통 비아 구조물은 신호 비아 구조물(signal via structure)인, 장치.
  7. 제1항에 있어서, 상기 적어도 하나의 기판 관통 비아 구조물은 열 비아 구조물인, 장치.
  8. 제1항에 있어서, 상기 제1 단부는 상기 웰을 포함하여 20 마이크로미터 이내인, 장치.
  9. 제1항에 있어서,
    상기 기판은 매립된 유전체 층(buried dielectric layer)을 갖는 절연체상 반도체 기판(semiconductor-on-insulator substrate)이고,
    상기 제1 단부는 상기 기판의 상기 매립된 유전체 층 상에서 끝나는, 장치.
  10. 제9항에 있어서, 상기 매립된 유전체 층은 부분 절연체상 규소 웨이퍼(partial silicon-on-insulator wafer)로 이루어지는, 장치.
  11. 제9항에 있어서, 상기 적어도 하나의 기판 관통 비아 구조물은 상기 매립된 유전체 층을 통해 연장되는, 장치.
  12. 제11항에 있어서, 상기 적어도 하나의 기판 관통 비아 구조물은 상기 매립된 유전체 층의 유전체 섬(island)들 사이의 갭(gap)을 통해 연장되는, 장치.
  13. 장치로서,
    복수의 열 비아 구조물들을 갖는 기판으로서, 상기 복수의 열 비아 구조물들은 상기 기판의 하부 표면으로부터 상기 기판의 웰을 향해, 상기 웰까지 연장되지 않고서 그리고 상기 기판을 관통하여 연장되지 않고서, 연장되는, 상기 기판을 포함하고,
    상기 복수의 열 비아 구조물들의 제1 단부들은 상기 기판의 상기 웰로부터 멀리 열을 전도시키기 위해 상기 기판의 상기 웰에 적어도 충분히 근접하고,
    상기 기판은 상기 기판의 상기 하부 표면으로부터 상기 기판의 상부 표면까지 연장되는 기판 관통 비아 구조물을 갖고,
    상기 복수의 열 비아 구조물들의 제2 단부들은 히트 싱크(heat sink)에 결합되는, 장치.
  14. 제13항에 있어서, 공기 갭이 상기 복수의 열 비아 구조물들의 측벽들과 상기 기판 사이에 위치되어 핀(fin)들을 제공하는, 장치.
  15. 방법으로서,
    기판의 표면 상에 패턴화된 마스킹 층(patterned masking layer)을 형성하는 단계로서,
    상기 기판은 그 상에서 유전체간(inter-dielectric) 층들 및 금속 층들의 스택(stack)을, 상기 기판의 상기 표면에 대한 반대편 표면 상에 갖는, 상기 형성하는 단계;
    상기 패턴화된 마스킹 층 내의 개구들을 통해 상기 기판 내에 비아들을 에칭하는 단계로서,
    상기 비아들은 상기 표면으로부터 상기 기판의 웰을 향해, 상기 웰까지 연장되지 않고서 그리고 상기 기판을 관통하여 연장되지 않고서, 연장되고,
    상기 비아들의 단부들은 상기 기판의 상기 웰로부터 멀리 열을 전도시키기 위해 상기 기판의 상기 웰에 적어도 충분히 근접하는, 상기 에칭하는 단계; 및
    열 비아 구조물들을 제공하기 위해 상기 비아들을 도금하는 단계를 포함하는, 방법.
  16. 제15항에 있어서,
    상기 에칭하는 단계는 또한 기판 관통 비아를 형성하기 위한 것이고,
    상기 기판 관통 비아를 위한 상기 에칭하는 단계는 상기 기판의 상기 표면으로부터 상기 기판의 상기 반대편 표면까지 연장되는, 방법.
  17. 제15항에 있어서,
    상기 에칭하는 단계는 기판 관통 비아의 일부분을 형성하기 위한 것이고,
    상기 비아들의 상기 단부들은 상기 기판의 매립된 유전체 층의 표면에 의해 제공되고,
    상기 방법은
    상기 비아들을 마스킹하는 단계; 및
    상기 기판 관통 비아를 연장시키기 위해 상기 매립된 유전체 층 내에 구멍을 에칭하는 단계를 추가로 포함하는, 방법.
  18. 제17항에 있어서,
    상기 구멍을 상기 매립된 유전체 층 내에서 아래로 전도성 패드까지 형성한 후에 상기 에칭하는 단계를 계속하는 단계를 추가로 포함하고,
    상기 도금하는 단계는 각각 상기 열 비아 구조물들 및 신호 비아 구조물을 제공하기 위해 상기 비아들 및 상기 기판 관통 비아를 도금하는 것인, 방법.
  19. 제17항에 있어서, 상기 기판은 절연체상 반도체 기판 및 부분 절연체상 반도체 기판으로 이루어진 군으로부터 선택되는, 방법.
  20. 제15항에 있어서, 상기 기판은 제1 다이의 기판이고, 상기 방법은
    상기 열 비아 구조물들의 단부들을 제2 다이에 상호접속시키는 단계를 추가로 포함하고,
    상기 열 비아 구조물들의 적어도 일부분은 열 전도성을 위해 상기 제2 다이의 적어도 하나의 다이 관통 비아 구조물에 결합되는, 방법.
KR1020167027617A 2014-03-07 2015-03-09 기판의 웰에 근접하여 기판 내에 배치되는 열 비아 KR20160130820A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/201,585 US9368479B2 (en) 2014-03-07 2014-03-07 Thermal vias disposed in a substrate proximate to a well thereof
US14/201,585 2014-03-07
PCT/US2015/019517 WO2015134993A1 (en) 2014-03-07 2015-03-09 Thermal vias disposed in a substrate proximate to a well thereof

Publications (1)

Publication Number Publication Date
KR20160130820A true KR20160130820A (ko) 2016-11-14

Family

ID=52686528

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167027617A KR20160130820A (ko) 2014-03-07 2015-03-09 기판의 웰에 근접하여 기판 내에 배치되는 열 비아

Country Status (3)

Country Link
US (2) US9368479B2 (ko)
KR (1) KR20160130820A (ko)
WO (1) WO2015134993A1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200057714A (ko) * 2017-09-29 2020-05-26 퀄컴 인코포레이티드 후면 실리사이드화에 의한 벌크 층 전사 프로세싱
US11594465B2 (en) 2020-06-19 2023-02-28 Beijing Baidu Netcom Science And Technology Co., Ltd. Chip package and electronic device
KR20240122139A (ko) 2023-02-03 2024-08-12 한화시스템 주식회사 패키지 기판 및 이를 구비하는 전자 패키지

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8941233B1 (en) * 2012-02-22 2015-01-27 Altera Corporation Integrated circuit package with inter-die thermal spreader layers
CN103117275B (zh) * 2013-01-31 2015-08-19 华为技术有限公司 一种芯片封装结构及芯片封装方法
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
JP2016029681A (ja) * 2014-07-25 2016-03-03 イビデン株式会社 多層配線板及びその製造方法
JP6473595B2 (ja) 2014-10-10 2019-02-20 イビデン株式会社 多層配線板及びその製造方法
WO2017094589A1 (ja) * 2015-11-30 2017-06-08 日本精工株式会社 放熱基板及び電動パワーステアリング装置
US10068817B2 (en) * 2016-03-18 2018-09-04 Macom Technology Solutions Holdings, Inc. Semiconductor package
US10236245B2 (en) * 2016-03-23 2019-03-19 Dyi-chung Hu Package substrate with embedded circuit
US10319694B2 (en) * 2016-08-10 2019-06-11 Qualcomm Incorporated Semiconductor assembly and method of making same
KR20180069636A (ko) 2016-12-15 2018-06-25 삼성전자주식회사 반도체 메모리 소자 및 이를 구비하는 칩 적층 패키지
WO2019005171A1 (en) * 2017-06-30 2019-01-03 Intel Corporation ENCLOSURE FOR ELECTRONIC COMPONENT
US10461014B2 (en) * 2017-08-31 2019-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Heat spreading device and method
US10424527B2 (en) * 2017-11-14 2019-09-24 International Business Machines Corporation Electronic package with tapered pedestal
CN109817610A (zh) * 2017-11-21 2019-05-28 环旭电子股份有限公司 半导体封装装置
KR102420589B1 (ko) 2017-12-04 2022-07-13 삼성전자주식회사 히트 싱크를 가지는 반도체 패키지
US20190214328A1 (en) * 2018-01-10 2019-07-11 Feras Eid Stacked die architectures with improved thermal management
US11107751B2 (en) * 2018-03-27 2021-08-31 Intel Corporation Face-to-face through-silicon via multi-chip semiconductor apparatus with redistribution layer packaging and methods of assembling same
US11282812B2 (en) * 2018-06-21 2022-03-22 Intel Corporation Thermal management solutions for stacked integrated circuit devices using jumping drops vapor chambers
US10629512B2 (en) * 2018-06-29 2020-04-21 Xilinx, Inc. Integrated circuit die with in-chip heat sink
US11594463B2 (en) * 2018-10-11 2023-02-28 Intel Corporation Substrate thermal layer for heat spreader connection
US20200161206A1 (en) * 2018-11-20 2020-05-21 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and semiconductor manufacturing process
US11233010B2 (en) 2019-12-31 2022-01-25 Advanced Semiconductor Engineering, Inc. Assembly structure and package structure
US10998302B2 (en) * 2019-09-27 2021-05-04 Intel Corporation Packaged device with a chiplet comprising memory resources
US11094672B2 (en) 2019-09-27 2021-08-17 Intel Corporation Composite IC chips including a chiplet embedded within metallization layers of a host IC chip
US11205630B2 (en) 2019-09-27 2021-12-21 Intel Corporation Vias in composite IC chip structures
US11404343B2 (en) * 2020-02-12 2022-08-02 Qualcomm Incorporated Package comprising a substrate configured as a heat spreader
KR20210135107A (ko) 2020-05-04 2021-11-12 삼성전자주식회사 반도체 패키지
US11769752B2 (en) * 2020-07-24 2023-09-26 Micron Technology, Inc. Stacked semiconductor die assemblies with substrate heat sinks and associated systems and methods
US11984392B2 (en) 2020-09-28 2024-05-14 Infineon Technologies Ag Semiconductor package having a chip carrier with a pad offset feature
US11676879B2 (en) * 2020-09-28 2023-06-13 Infineon Technologies Ag Semiconductor package having a chip carrier and a metal plate sized independently of the chip carrier
CN112185916A (zh) * 2020-09-29 2021-01-05 西安微电子技术研究所 一种倒装焊芯片的双通道气密性封装结构及其工艺
CN113241331B (zh) * 2021-04-22 2022-11-15 中国电子科技集团公司第二十九研究所 基于阵列散热的三维集成结构及其制备方法和分析方法
KR20220151442A (ko) * 2021-05-06 2022-11-15 삼성전자주식회사 반도체 패키지

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7494910B2 (en) * 2006-03-06 2009-02-24 Micron Technology, Inc. Methods of forming semiconductor package
US10181454B2 (en) * 2010-03-03 2019-01-15 Ati Technologies Ulc Dummy TSV to improve process uniformity and heat dissipation
US8735286B2 (en) * 2010-10-29 2014-05-27 The Board Of Trustees Of The Leland Stanford Junior University Deposition-free sealing for micro- and nano-fabrication
US8618647B2 (en) * 2011-08-01 2013-12-31 Tessera, Inc. Packaged microelectronic elements having blind vias for heat dissipation

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200057714A (ko) * 2017-09-29 2020-05-26 퀄컴 인코포레이티드 후면 실리사이드화에 의한 벌크 층 전사 프로세싱
US11594465B2 (en) 2020-06-19 2023-02-28 Beijing Baidu Netcom Science And Technology Co., Ltd. Chip package and electronic device
KR20240122139A (ko) 2023-02-03 2024-08-12 한화시스템 주식회사 패키지 기판 및 이를 구비하는 전자 패키지

Also Published As

Publication number Publication date
US9741696B2 (en) 2017-08-22
US9368479B2 (en) 2016-06-14
US20150255429A1 (en) 2015-09-10
US20160284672A1 (en) 2016-09-29
WO2015134993A1 (en) 2015-09-11

Similar Documents

Publication Publication Date Title
USRE49987E1 (en) Multiple plated via arrays of different wire heights on a same substrate
US9741696B2 (en) Thermal vias disposed in a substrate proximate to a well thereof
TWI681466B (zh) 半導體結構及積體電路封裝的形成方法
US9991231B2 (en) Stacked die integrated circuit
US9852969B2 (en) Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9728527B2 (en) Multiple bond via arrays of different wire heights on a same substrate
KR102296721B1 (ko) 라이너 층 없이 기판 내에 배치되는 열 비아
US9484325B2 (en) Interconnections for a substrate associated with a backside reveal
TW201917847A (zh) 多晶片晶圓級封裝及其形成方法
US20150371938A1 (en) Back-end-of-line stack for a stacked device
US9455237B2 (en) Bowl-shaped solder structure
TWI695432B (zh) 封裝及其形成方法
TW202038396A (zh) 積體電路封裝體及其製造方法