CN113594150A - Ic封装件及其形成方法以及在ic封装件中分配电源的方法 - Google Patents

Ic封装件及其形成方法以及在ic封装件中分配电源的方法 Download PDF

Info

Publication number
CN113594150A
CN113594150A CN202110473484.1A CN202110473484A CN113594150A CN 113594150 A CN113594150 A CN 113594150A CN 202110473484 A CN202110473484 A CN 202110473484A CN 113594150 A CN113594150 A CN 113594150A
Authority
CN
China
Prior art keywords
power distribution
distribution structure
die
structures
package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110473484.1A
Other languages
English (en)
Other versions
CN113594150B (zh
Inventor
彭士玮
邱德馨
曾健庭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/178,029 external-priority patent/US20210343650A1/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113594150A publication Critical patent/CN113594150A/zh
Application granted granted Critical
Publication of CN113594150B publication Critical patent/CN113594150B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种IC封装件，包括：第一管芯，包括正面和背面，正面包括第一信号路由结构，背面包括第一配电结构；第二管芯，包括正面和背面，正面包括第二信号路由结构，背面包括第二配电结构。IC封装件包括第三配电结构，位于第一配电结构和第二配电结构之间，并且电连接至第一配电结构和第二配电结构中的每一个。本申请的实施例提供了IC封装件及其形成方法以及在IC封装件中分配电源的方法。

Description

IC封装件及其形成方法以及在IC封装件中分配电源的方法
技术领域
本申请的实施例涉及IC封装件及其形成方法以及在IC封装件中分配电源的方法。
背景技术
分隔开的晶圆上的集成电路(IC)通常组合在IC封装件中。IC封装组件通常包括单个管芯、晶圆、衬底、印刷电路板(PCB)、插件、焊料凸块、贯穿通孔、金属互连件、以及电介质和模制材料的组合。IC封装组件有时在3DIC封装件中布置成堆叠件，或者在扇出配置中并排布置，通常称为集成扇出(InFO)2.5D封装件。
发明内容
本申请的实施例提供一种集成电路(IC)封装件，所述IC封装件包括：第一管芯，包括正面和背面，所述正面包括第一信号路由结构，所述背面包括第一配电结构；第二管芯，包括正面和背面，所述正面包括第二信号路由结构，所述背面包括第二配电结构；以及第三配电结构，位于所述第一配电结构和所述第二配电结构之间，并且电连接至所述第一配电结构和所述第二配电结构中的每一个。
本申请的实施例提供一种形成集成电路(IC)封装件的方法，所述方法包括：将第一配电结构构造在包括在所述IC封装件中的第一管芯上，从而将所述第一配电结构电连接至位于所述第一管芯的背面上的第二配电结构；以及将第三配电结构接合至所述第一配电结构，所述第三配电结构位于第二管芯的背面上。
本申请的实施例提供一种在集成电路(IC)封装件中分配电源的方法，所述方法包括：在所述IC封装件中的第一配电结构处接收电源电压；在第二配电结构处从所述第一配电结构接收所述电源电压，所述第二配电结构位于所述IC封装件中的第一管芯的背面上；以及在第三配电结构处从所述第一配电结构接收所述电源电压，所述第三配电结构位于所述IC封装件中的第二管芯的背面上。
本申请的实施例提供了配电结构和方法。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A-图1Cb是根据一些实施例的IC封装件的截面图；
图2A和图2B是根据一些实施例的IC结构的截面图；
图3A和图3B是根据一些实施例的IC结构的平面图；
图4A和图4B是根据一些实施例的IC结构的截面图；
图4C和图4D是根据一些实施例的IC结构的透视图；
图5A-图5E是根据一些实施例的在IC封装件的形成中的中间阶段的截面图；
图6A-图6E是根据一些实施例的在IC封装件的形成中的中间阶段的截面图；
图7A-图7G是根据一些实施例的在IC封装件的形成中的中间阶段的截面图；
图8是根据一些实施例的形成IC封装件的方法的流程图；
图9是根据一些实施例的在IC封装件中分配电源的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或结构之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
在各种实施例中，IC封装件包括电连接至至少两个管芯中的每一个的背面配电结构的配电结构。与不包括电连接至至少两个管芯中的每一个的背面配电结构的配电结构的方法相比，这种IC封装件能够具有较低的配电路径电阻和较大的布置灵活性。
图1A-图1Cb是根据一些实施例的相应的IC封装件100A-100C的截面图。除了IC封装件100A、100B、或者100C，图1A-图1Cb中的每一个还包括X方向和垂直于X方向的Z方向。在一些实施例中，根据以下参考图5A-图8所讨论的形成IC封装件的方法800来制造IC封装件100A、100B、或者100C中的一个或者多个。
在各种实施例中，图1A-图1Cb中的每一个描绘了对应于完成的IC封装件或者在未完成的制造状态下的IC封装件的IC封装件100A-100C的元件。在各种实施例中，IC封装件100A对应于图5A-图5E所示的制造工艺的完成或者未完成状态，IC封装件100B对应于图6A-图6E所示的制造工艺的完成或者未完成状态，和/或，IC封装件100C对应于图7A-图7G所示的制造工艺的完成或者未完成状态，以下关于方法800和图8各自进行讨论。
为了说明的目的，图1A-图1Cb中的每一个进行了简化。图1A-图1Cb所描绘的元件的相对尺寸、形状、和位置是用于说明以下所讨论的实施例的非限制性示例。在各种实施例中，除了图1A-图1Cb所描绘的元件外，一个或者多个IC封装件100A-100C还包括为了清楚起见未示出的一个或者多个诸如管芯、衬底、或者绝缘层的元件。
在图1A-图1Cb所描绘的实施例中，IC封装件100A-100C中的每一个包括管芯D1-D4中的一些或者全部。诸如管芯D1-D4的管芯是包括一个或者多个IC器件的半导体晶圆的一部分。在图1A-图1Cb所描绘的实施例中，管芯D1-D4中的每一个代表从相应的晶圆切割的单个管芯。在各种实施例中，IC封装件100A-100C中的一个或者多个包括代表整个晶圆或者包括多个包括对应的管芯D1-D4的管芯的晶圆部分的管芯D1-D4中的一个或者多个。
在各种实施例中，一个或者多个IC封装件100A-100C包括除了图1A-图1Cb所描绘的管芯D1-D4中的一些或者全部外的一个或者多个管芯，和/或，一个以上的IC封装件100A-100C包括少于图1A-图1Cb所描绘的管芯D1-D4中的一些或者全部。
在图1A-图1Cb所描绘的实施例中，IC封装件100A-100C中的每一个包括配电结构CPD1-CPD4中的一个或者多个，下面将进一步讨论。在各种实施例中，IC封装件100A-100C中的一个或者多个包括除了图1A-图1Cb所描绘的配电结构CPD1-CPD4中的一个或者多个外的一个或者多个配电结构。在一些实施例中，IC封装件100A不包括图1A所描绘的配电结构CPD2。在一些实施例中，IC封装件100C不包括图1Ca和图1Cb所描绘的配电结构CPD1-CPD4中的一个或者多个。
管芯D1-D4中的每一个均沿着X方向、以及沿着与X方向和Z方向垂直的Y方向(图1A-1Cb中未示出)延伸，并且包括各自沿着XY平面延伸的正面FS和背面BS。给定管芯(例如管芯D1-D4)的正面FS对应于在制造工艺中在其上形成有一个或者多个IC器件的表面，而背面BS对应于在其上形成有一个或者多个电路的半导体晶圆的相对表面。在一些实施例中，给定晶圆的背面BS对应于由薄化操作产生的表面。如图1A-图1Cb所描绘的，管芯D1-D4中的每一个根据对应的正面FS和背面BS箭头沿着Z方向要么正向地要么负向地定向。
管芯D1-D4种的每一个的正面FS包括电连接至对应的信号路由结构SR1-SR4的一个或者多个IC器件(未示出)，而管芯D1-D4中的每一个的背面BS包括电连接至对应的一个或者多个IC器件的对应的背面配电结构BSPD1-BSPD4。在一些实施例中，可以认为诸如信号路由结构SR1-SR4的信号路由结构包括一个或者多个IC器件。
在各种实施例中，一个或者多个IC器件包括逻辑、信号或者应用处理器、存储器、高带宽存储器(HBM)、IC上系统(SoIC)、发送器和/或接收器、专用IC(ASIC)、大规模集成(LSI)或者超大规模集成(VLSI)电路、电压或者电流调节器等中的一个或者组合。
诸如信号路由结构SR1-SR4的信号路由结构包括多个导电段，这些导电段由多个绝缘层支撑并且电隔离，并且根据对应的一个或者多个IC器件的功能进行布置。导电段包括导线、通孔、接触焊盘、和/或凸块下金属化(UBM)结构，包括一种或者多种导电材料，例如诸如铜、铝、钨、或者钛的金属、多晶硅、或者另一种能够提供低电阻信号路径的材料。绝缘层包括诸如二氧化硅、氮化硅的一种或者多种介电材料、或者一种或者多种高k介电材料、模制化合物、或者其他能够使相邻的导电段彼此电绝缘的材料。
在一些实施例中，诸如背面配电结构BSPD1-BSPD4或者配电结构CPD1-CPD4的配电结构也称为配电网络，包括多个导电段，这些导电段由多个绝缘层支撑和电隔离，并且根据例如对应的正面FS的一个或者多个IC器件的功率输送要求来布置。在各种实施例中，配电结构包括以下的一个或者组合：贯穿硅通孔(TSV)、贯穿介电通孔(TDV)、电源轨、超级电源轨、掩埋式电源轨、布置在网格或者网状结构中的导电段、或者另一种适用于将电源分配给一个或者多个IC器件的布置。在一些实施例中，配电结构包括与配电元件电隔离的一个或者多个元件，并且配置成提供一个或者多个对应的信号路由路径，例如以下关于图1Ca、图1Cb、图2B、图3B、和图7F所讨论的通孔结构VT。配电结构的非限制性示例在以下关于图2A-图4D来讨论。
在各种实施例中，一个或者多个信号路由结构(例如信号路由结构SR1-SR4)或者配电结构(例如背面配电结构BSPD1-BSPD4或者配电结构CPD1-CPD4)包括一个或者多个导电段，所述一个或者多个导电段布置成一个或者多个电感器件或者电容器件，例如金属-绝缘体-金属(MIM)电容器或者高密度MIM(HDMIM)电容器(未示出)。
图1A所描绘的IC封装件100A包括沿着Z方向对准的管芯D1-D4，并且在一些实施例中称为3D IC 100A、IC堆叠100A、或者数据集100A。管芯D1和D3中的每一个具有沿着Z方向的负定向，对应于相对于正面FS沿着正Z方向对准的背面BS，而管芯D2和D4中的每一个具有沿着Z方向的正定向，对应于相对于背面BS沿着正Z方向对准的正面FS。
配电结构CPD1位于管芯D1的背面配电结构BSPD1和管芯D2的背面配电结构BSPD2之间，并且通过直接接触背面配电结构BSPD1和BSPD2中的每一个，而将管芯D1的背面配电结构BSPD1电连接至管芯D2的背面配电结构BSPD2。配电结构CPD2位于管芯D3的背面配电结构BSPD3和管芯D4的背面配电结构BSPD4之间，并且通过直接接触背面配电结构BSPD3和BSPD4中的每一个，而将管芯D3的背面配电结构BSPD3电连接至管芯D4的背面配电结构BSPD4。
在图1A所描绘的实施例中，管芯D2的信号路由结构SR2在接口HB1处电连接至管芯D3的信号路由结构SR3。在各种实施例中，诸如接口HB1的接口包括混合接合结构，其例如包括密封层、多个焊料凸块、或者另一个能够在相邻信号路由结构(例如信号路由结构SR2和SR3)之间提供多个电连接的结构。
在一些实施例中，IC封装件100A不包括接口HB1，并且管芯D2的信号路由结构SR2通过一个或者多个附加元件(例如衬底、插件、或者一个或者多个附加管芯(未显示))电连接至管芯D3的信号路由结构SR3。在一些实施例中，管芯D2的信号路由结构SR2或者管芯D3的信号路由结构SR3中的一个或者两个通过接口(未示出)电连接至相邻管芯的背面功率结构。
在图1A所描绘的实施例中，IC封装件100A从而包括布置成第一对管芯的管芯D1和D2，以及布置成第二对管芯的管芯D3和D4，第一对管芯和第二对管芯例如在接口HB1处彼此电连接。在各种实施例中，IC封装件100A不包括第一对管芯或者第二对管芯中的一个，或者除了第一对管芯和第二对管芯外还包括与第一对管芯和第二对管芯沿着Z方向对准的一对或者多对管芯(未示出)。在各种实施例中，IC封装件100A除了第一对管芯和第二对管芯中的一个或者两个外还包括与第一对管芯和第二对管芯沿着Z方向对准的一个或者多个单独的管芯(未示出)。
在图1A所描绘的实施例中，IC封装件100A包括电连接至两个背面配电结构的配电结构CPD1和CPD2中的每一个。在各种实施例中，IC封装件100A包括一个或者多个配电结构，例如配电结构CPD1或者CPD2，其电连接至两个以上的背面配电结构，例如沿着X方向和/或Y方向与管芯D1-D4中的一个相邻的一个或者多个管芯(未示出)的背面配电结构。
通过以上所讨论的配置，IC封装件100A包括管芯D1-D4中的一些或者全部，各自电连接至相邻的管芯D1-D4中的一个或者多个，从而将管芯D1-D4中的一些或者全部布置成具有基于管芯D1-D4中的一些或者全部的功能能力的电集成组件。
通过包括电连接至至少两个背面配电结构(例如BSPD1和BSPD2或者BSPD3和BSPD4)的至少一个配电结构CPD1或者CDP2，与不包括电连接至至少两个管芯中的每个管芯的背面配电结构的配电结构的方法相比，IC封装件100A能够具有较低的配电路径电阻和更大的布置灵活性。
图1B所描绘的IC封装件100B包括管芯D1，其沿着Z方向与管芯D2和D3中的每一个对准，并且在一些实施例中称为InFO封装件100B。管芯D1具有沿着Z方向的负定向，而管芯D2和D3中的每一个具有沿着Z方向的正定向。
配电结构CPD1位于管芯D1的背面配电结构BSPD1和管芯D2的背面配电结构BSPD2与管芯D3的背面配电结构BSPD3中的每一个之间，并且通过直接接触背面配电结构BSPD1，BSPD2和BSPD3中的每一个，而将管芯D1的背面配电结构BSPD1电连接至管芯D2的背面配电结构BSPD2与管芯D3的背面配电结构BSPD3中的每一个。
IC封装件100B还包括衬底INT1，其沿着Z方向与管芯D2和D3中的每一个对准；绝缘层DL沿着X方向位于管芯D2和D3之间、沿着Z方向位于管芯D1和衬底INT1之间。多个通孔结构V沿着Z方向延伸穿过绝缘层DL。
多个连接凸块B包括：位于配电结构CPD1和多个通孔结构V之间、并且将配电结构CPD1电连接至多个通孔结构V的第一子集(作了标记)；位于多个通孔结构V和衬底INT1之间、并且将多个通孔结构V电连接至衬底INT1的第二子集；位于管芯D2的信号路由结构SR2和衬底INT1之间、并且将管芯D2的信号路由结构SR2电连接至衬底INT1的第三子集；以及位于管芯D3的信号路由结构SR3和衬底INT1之间、并且将管芯D3的信号路由结构SR3电连接至衬底INT1的第四子集。
诸如衬底INT1的衬底是一个或者多个刚性绝缘层，包括多个导电段，这些导电段布置成提供从第一侧至第二侧(未标记)的信号路径，所述第二侧比第一侧更沿着正Z方向定位。在各种实施例中，布置成信号路径中的第一侧电连接的导电段的第一间距与布置成信号路径中的第二侧电连接的导电段的第二间距相比为相同、或者更小、或者更大。在一些实施例中，包括第一间距小于或者大于第二间距的布置称为扇出布置。在一些实施例中，具有扇出布置的诸如衬底INT1的衬底称为插件，例如插件INT1。在一些实施例中，衬底包括一些或者全部的载体晶圆，例如以下关于方法800和图5A-图8所讨论的载体晶圆C1-C5。
诸如通孔结构V的通孔结构是沿着垂直于平面(例如X-Y平面)的方向(例如Z方向)延伸穿过绝缘层的导电段，其中布置有导线，例如配电结构CPD1的导线。在一些实施例中，通孔结构V也称为TSV V或者TDV V。在各种实施例中，垂直平面中的通孔结构的截面具有圆形、椭圆形、正方形、矩形、六边形、或者其他合适的二维形状。
诸如连接凸块B的连接凸块是包括一种或者多种导电材料的体积，其配置成能够机械接合并且电连接相邻的导电表面，例如诸如配电结构CPD1的配电结构的导电段，或者诸如衬底INT1的信号路径的信号路径。在各种实施例中，连接凸块具有球形、椭球形、圆柱形、或者其他合适的三维形状。在各种实施例中，连接凸块包括铅、铜、铝、锡、锌、金、或者其他合适的材料中的一种或者多种。在一些实施例中，连接凸块也称为焊料凸块。
在图1B所描绘的实施例中，IC封装件100B包括通过连接凸块B的第一子集电连接至配电结构CPD1的通孔结构V。在一些实施例中，IC封装件100B包括直接接触配电结构CPD1并且从而电连接至配电结构CPD1的通孔结构V。
在图1B所描绘的实施例中，IC封装件100B包括通过连接凸块B的第三子集电连接至衬底INT1的管芯D2，以及通过连接凸块B的第四子集电连接至衬底INT1的管芯D3。在各种实施例中，IC封装件100B包括电连接至衬底INT1的管芯D2和D3中的单个的一个，或者包括除了管芯D2和D3外、并且通过连接凸块B的一个或者多个对应的附加子集电连接至衬底INT1的一个或者多个管芯(未示出)。
在图1B所描绘的实施例中，IC封装件100B包括电连接至配电结构CPD1的管芯D1的背面配电结构BSPD1、管芯D2的BSPD2、和管芯D3的BSPD3。在各种实施例中，IC封装件100B包括电连接至配电结构CPD1的管芯D2的背面配电结构BSPD2和管芯D3的BSPD3中的单个的一个，或者包括电连接至配电结构CPD1的一个或者多个对应的附加管芯(未示出)(即，沿着X方向和/或Y方向与管芯D1或者与管芯D2和D3对准)的一个或者多个附加背面配电结构。在各种实施例中，管芯D1-D3中的一个或者多个包括在管芯堆叠件中，例如以上关于图100A所讨论的IC封装件100A包括在IC封装件100B中。
在图1B所描绘的实施例中，IC封装件100B包括位于如以上所述的衬底INT1和配电结构CPD1之间、并且电连接至衬底INT1和配电结构CPD1两者的管芯D2和D3中的每一个。在各种实施例中，IC封装件100B包括位于衬底INT1和配电结构CPD1之间、并且电连接至衬底INT1和配电结构CPD1两者的管芯D2和D3中的单个的一个，或者，包括除了位于衬底INT1和配电结构CPD1之间、并且电连接至衬底INT1和配电结构CPD1两者的管芯D2和D3外的一个或者多个管芯(未示出)。
在图1B所描绘的实施例中，IC封装件100B包括电连接至管芯D1-D3中的每一个的配电结构CPD1和多个通孔结构V。在各种实施例中，IC封装件100B包括电连接至管芯D1-D3和多个通孔结构V的子集的配电结构CPD1，以及电连接至管芯D1-D3和多个通孔结构V的一个或者多个对应的附加子集的一个或者多个附加配电结构(未示出)。
在图1B所描绘的实施例中，IC封装件100B包括位于管芯D2和D3之间、从而提供衬底INT1和配电结构CPD1之间的电连接的多个通孔结构V的整体。在各种实施例中，IC封装件100B包括另外的相对于管芯D2和D3定位、从而提供衬底INT1和配电结构CPD1之间的电连接的多个通孔结构V中的一些或者全部。在一些实施例中，IC封装件100B包括定位成提供衬底INT1与除了功率分布结构CPD1外的一个或者多个功率分布结构(未示出)之间的电连接的多个通孔结构V中的一些或者全部。
在图1B所描绘的实施例中，IC封装件100B包括总共三个通孔结构V。在各种实施例中，IC封装件100B包括少于或者多于三个通孔结构V。
通过以上所讨论的配置，IC封装件100B包括通过至少一个配电结构CPD1电连接至衬底INT1的管芯D1-D3中的一些或者全部，从而管芯D1-D3中的一些或者全部布置成电集成组件，其能够通过衬底INT1接收功率，并且具有基于管芯D1-D3中的一些或者全部的功能能力。
通过包括电连接至至少两个背面配电结构(例如BSPD1和BSPD2或者BSPD3)的至少一个配电结构CPD1，与不包括电连接至至少两个管芯中的每一个管芯的背面配电结构的配电结构的方法相比，IC封装件100B能够具有较低的配电路径电阻和更大的布置灵活性。
图1Ca和图1Cb所描绘的在一些实施例中称为InFO封装件100C的IC封装件100C包括管芯D1-D3、衬底INT1、配电结构CPD1、以及在管芯D2和D3之间延伸穿过绝缘层DL的通孔结构V的第一子集，根据上面关于IC封装件100B所讨论的各种实施例来布置元件。在一些实施例中，IC封装件100C的衬底INT1称为基底INT1。
在图1Ca和图1Cb所描绘的实施例中，IC封装件100C还包括配电结构CPD2-CPD4、衬底INT2、管芯DA、通孔结构V的第二子集和第三子集、以及如下讨论进行布置的附加绝缘层DL。
在图1Ca所描绘的实施例中，连接凸块B的子集接触衬底INT1和要么管芯D2的信号路由结构SR2要么管芯D3的信号路由结构SR3，IC封装件100C从而配置成包括从衬底INT1至信号路由结构SR2和SR3的信号路径连接。在图1Cb所描绘的实施例中，连接凸块B的子集接触衬底INT1和与管芯D2的信号路由结构SR2和管芯D3的信号路由结构SR3相接触的载体晶圆C5。载体晶圆C5包括多个导电路径，例如TSV和/或TDV结构(未标记)，并且IC封装件100C从而配置成包括从衬底INT1至信号路由结构SR2和SR3的信号路径连接。以下关于方法800和图7A-图8进一步讨论载体晶圆C5。
在图1Ca所描绘的实施例中，IC封装件100C对应于第一情况，其中在连接衬底INT1之前去除载体晶圆C5；而在图1Cb所描绘的实施例中，IC封装件100C对应于第二种情况，其中在连接衬底INT1之前不去除载体晶圆C5，如以下关于图7G和图8所讨论的。
在图1Ca和图1Cb所描绘的实施例中，配电结构CPD1位于管芯D1的背面配电结构BSPD1和配电结构CPD4之间，并且通过直接接触背面配电结构BSPD1和配电结构CPD4中的每一个而将管芯D1的背面配电结构BSPD1电连接至配电结构CPD4；配电结构CPD2位于管芯D2的背面配电结构BSPD2和配电结构CPD4之间，并且通过直接接触背面配电结构BSPD2和配电结构CPD4中的每一个而将管芯D2的背面配电结构BSPD2电连接至配电结构CPD4；配电结构CPD3位于管芯D3的背面配电结构BSPD3和配电结构CPD4之间，并且通过直接接触背面配电结构BSPD3和配电结构CPD4中的每一个而将管芯D3的背面配电结构BSPD3电连接至配电结构CPD4。配电结构CPD4位于配电结构CPD1和配电结构CPD2和CPD3中的每一个之间，并且通过直接接触配电结构CPD1-CPD3中的每一个而将配电结构CPD1电连接至配电结构CPD2和CPD3中的每一个。
在一些实施例中，IC封装件100C不包括配电结构CPD1-CPD3中的一个或者多个，并且配电结构CPD4直接接触、并且从而电连接至对应的背面配电结构BSPD1-BSPD3中一个或者多个。
配电结构CPD4包括通孔结构VT，通孔结构VT位于通孔结构V的第一子集和通孔结构V的第二子集(位于沿着正X方向与管芯D1相邻的绝缘层DL中)之间，并且通过对应的连接凸块B电连接至通孔结构V的第一子集和通孔结构V的第二子集。如以下关于图2B和3B所讨论的，通孔结构VT与配电结构CPD4的配电元件电隔离。
因此，在图1Cb所描绘的实施例中，IC封装件100C包括通孔结构V的第一子集和第二子集、包括有通孔结构VT的配电结构CPD4、连接凸块B、和载体晶圆C5，其配置成通过配电结构CPD4在衬底INT1和INT2之间提供信号路由路径，并且与配电结构CPD4的配电元件电隔离。在一些实施例中，IC封装件100C包括直接接触通孔结构VT的通孔结构V的第一子集或者第二子集两者中的一个，从而在图1Cb所描绘的实施例中包括通孔结构V的第一子集和第二子集、配电结构CPD4、连接凸块B(如果存在的话)、和载体晶圆C5，其配置成通过配电结构CPD4在衬底INT1和INT2之间提供信号路由路径，并且与配电结构CPD4的配电元件电隔离。
通孔结构V的第三子集位于沿着负X方向与管芯D1相邻的绝缘层DL中，从而电连接至配电结构CPD1和衬底INT2。在IC封装件100C不包括配电结构CPD1的一些实施例中，通孔结构V的第三子集从而电连接至配电结构CPD4和衬底INT2。
包括在图1Ca和图1Cb所描绘的第一子集至第三子集中的每一个中的通孔结构V的数量是出于说明目的而提供的非限制性示例。在各种实施例中，IC封装件100C所包括的通孔结构V的第一子集至第三子集中的一个或者多个所具有的数目可以少于或者多于图1Ca和图1Cb所描绘的数目。在各种实施例中，IC封装件100C不包括通孔结构V的第一子集至第三子集中的一个或者多个。在一些实施例中，通孔结构V的第一子集至第三子集中的给定一个称为TSV V或者TDV V。
配电结构CPD4从而通过通孔结构V的第二子集、和对应的连接凸块B，以及通过配电结构CPD1、通孔结构V的第三子集、和对应的连接凸块B，而电连接至衬底INT2。管芯D1、衬底INT2、和管芯DA沿着Z方向对准，并且衬底INT2通过对应的连接凸块B电连接至管芯DA。
与在正面FS和背面BS上均包括电连接的管芯D1-D4相比，管芯DA仅在正面FS上包括电连接，所述电连接包括信号路径和配电路径。在一些实施例中，管芯DA也称为倒装芯片DA，并且，可以将通过对应的连接凸块B使衬底INT2电连接至管芯DA称为倒装芯片布置。
在一些实施例中，管芯D1-D3中的每一个包括具有基于第一参考尺寸的特征尺寸的一个或者多个IC器件，而管芯DA包括具有基于与第一参考尺寸不同的第二参考尺寸的特征尺寸的一个或者多个IC器件。在一些实施例中，第二参考尺寸大于第一参考尺寸。
在图1Ca和图1Cb所描绘的实施例中，IC封装件100C包括电连接至衬底INT2的单个的管芯DA。在一些实施例中，IC封装件100C包括电连接至衬底INT2的一个或者多个附加管芯DA(未示出)。
通过以上所讨论的配置，IC封装件100C包括管芯D1-D3中的一些或者全部，其通过至少一个配电结构CPD4电连接至衬底INT1；还包括管芯DA，其通过衬底INT2、并且在一些实施例中通过配电结构CPD4的通孔结构VT，而电连接至衬底INT1。从而，管芯D1-D3中的一些或者全部以及管芯DA布置成电集成组件，能够通过衬底INT1接收功率，并且具有基于管芯D1-D3中的一些或者全部以及管芯DA的功能能力。
通过包括电连接至至少两个背面配电结构(例如BSPD1和BSPD2或者BSPD3)的至少一个配电结构CPD4，与不包括电连接至至少两个管芯中的每一个的背面配电结构的配电结构的方法相比，IC封装件100C能够具有较低的配电路径电阻和更大的布置灵活性。
图2A-图4D描绘了根据以上关于图1A-图1Cb所讨论的各种实施例的可用作背面配电结构BSPD1-BSPD3和/或配电结构CPD1-CPD4的部分的组合的IC结构的非限制性示例。为了说明的目的，图2A-图4D中的每一个进行了简化。图2A-图4D中所描绘的元件的数量和相对尺寸、形状、和位置是用于说明以下讨论的实施例的非限制性示例。在各种实施例中，除了图2A-图4D所描绘元件外，图2A-图4D所描绘的一个或者多个IC结构还包括为了清楚起见未示出的一个或者多个诸如导线、通孔结构、电源轨、连接凸块、UBM结构、电容和/或电感器件、或者绝缘层的元件。
图2A和图2B是根据一个或者多个实施例的IC结构的截面图。图2A和图2B中的每一个描绘了网状结构的X-Z平面截面的非限制性示例，所述网状结构包括配电结构BSPDA和BSPDB以及共用配电结构CPD的元件。配电结构BSPDA和BSPDB中的每一个都可以用于背面配电结构BSPD1-BSPD3和/或配电结构CPD1-CPD3中的一些或者全部，并且共用配电结构CPD可以用于以上关于图1A-1Cb所讨论的每一个的配电结构CPD1-CPD4中的一些或者全部。
图2A和图2B所描绘的网状结构中的每一个都包括沿着X方向延伸的导线BM0A、BM2A、BM4A、BM6A、BM4B、BM2B、和BM0B，和沿着Y方向(未示出)延伸的导线BM1A、BM3A、BM5A、BM5B、BM3B、和BM1B。通孔结构VG(标记的部分)位于相邻的层的导线的子集之间，并且将相邻的层的导线的子集彼此电连接，导线的子集对应于分布式电源电压电平。
在图2A和图2B所描绘的实施例中，IC结构配置成分配两个电源电压电平，例如地电压电平和电源电压电平，并且相应地在每一层中包括导线的两个子集。第一子集对应于截面图的X-Z平面，并且由导线BM0A-BM0B和连接通孔结构VG的连续边界表示。第二子集对应于另一个X-Z平面(沿着Y方向从截面图X-Z平面偏移)，其中导线BM0A、BM2A、BM4A、BM6A、BM4B、BM2B、和BM0B不可见，并且导线BM1A、BM3A、BM5A、BM5B、BM3B、和BM1B中的每一个和连接通孔结构VG由单独的边界表示。对应于图2A和图2B的平面图在下面关于图3A和图3B来讨论。
在一些实施例中，IC结构配置成分配多于两个的电源电压电平，并且包括多于两个的导线子集和连接通孔结构。
导线BM0A-BM0B包括位于IC封装件(例如IC封装件100A-100C)的绝缘层(未示出)中的导电材料，例如一种或者多种金属。在图2A和图2B所描绘的实施例中，包括有导线BM0A-BM5A和对应的连接通孔结构VG的层包括在配电结构BSPDA中，包括有导线BM6A-BM2B和对应的连接通孔结构VG的层包括在共用配电结构CPD中，以及，包括有导线BM1B和BM0B以及对应的连接通孔结构VG的层包括在配电结构BSPDB中。
在一些实施例中，包括有导线BM0A-BM5A的层称为配电结构BSPDA的相应的第一至第六背面金属层，而包括有导线BM0B和BM1B的层称为配电结构BSPDB的相应的第一和第二背面金属层。在各种实施例中，包括有导线BM6A-BM2B的层称为共用配电结构CPD的相应的第一至第五或者相应的第五至第一背面金属层。
图2A和图2B所描绘的配电结构BSPDA和BSPDB以及共用配电结构CPD中的每一个中的导线的层数是用于说明IC结构的非限制性示例。在各种实施例中，配电结构BSPDA或者BSPDB或者共用配电结构CPD中的一个或者多个还包括除图2A和图2B所描绘的那些外的一个或者多个层，或者不包括图2A和图2B所描绘的一个或者多个层。
在各种实施例中，与配电结构BSPDA或者BSPDB中的一个的层相邻的共用配电结构CPD的层中的导线，例如导线BM6A或BM2B，对应于以下关于图4A-图4D所讨论的导线CPDL1。
在图2A所描绘的实施例中，配电结构BSPDA和BSPDB以及共用配电结构CPD中的每一个包括相同数量的导线BM0A-BM0B，使得配电结构BSPDA和BSPDB以及共用配电结构CPD的整体沿着Z方向对准。在各种实施例中，配电结构BSPDA和BSPDB以及共用配电结构CPD包括变化数量的导线BM0A-BM0B，使得配电结构BSPDA或者BSPDB或者共用配电结构CPD中的一个或者多个的一部分沿着Z方向对准，而配电结构BSPDA或者BSPDB或者共用配电结构CPD中的一个或者多个的其他部分沿着X方向和/或Y方向延伸超出其他的配电结构BSPDA或者BSPDB或者共用配电结构CPD。
在图2B所描绘的实施例中，共用配电结构CPD包括沿着正X方向延伸超出配电结构BSPDA的导线BM0A-BM5A和配电结构BSPDB的导线BM1B和BM0B的导线BM6A-BM2B。
在图2B所描绘的实施例中，通孔结构VT沿着Z方向延伸，并且在共用配电结构CPD的延伸部分中位于相邻的导线BM6A-BM2B之间。通孔结构VT与导线BM6A-BM2B的每个子集以及与对应于共用配电结构CPD的配置的两个电源电压电平的通孔结构VG电隔离，从而配置成提供与电源电压电平分隔开的信号路径。
在图2B所描绘的实施例中，通孔结构VT延伸至配电结构BSPDA和BSPDB中，从而对应于以上关于图1Ca和图1Cb所讨论的通孔结构V的第一子集和第二子集中的一些或者全部。在一些实施例中，通孔结构VT不延伸至配电结构BSPDA或者BSPDB中的一个或者两个中，并且通孔结构VT通过直接接触通孔结构V的对应的第一或者第二子集、或者通过以上关于图1Ca和图1Cb所讨论的对应的连接凸块B，而电连接至通孔结构V的对应的第一子集或者第二子集。
图3A和图3B是根据一个或者多个实施例的IC结构的平面图。图3A和图3B中的每一个描绘了对应于图2A和图2B所描绘的网状结构的导线的相邻层的非限制性示例。
在图3A和图3B所描绘的实施例中，导线PDL1沿着Y方向延伸，导线PDL2沿着X方向延伸并且位于导线PDL1上方，而通孔结构VG位于导线PDL1和PDL2之间并且在PDL2位于导线PDL1上方的位置处的子集处将导线PDL1和PDL2电连接。在一些实施例中，导线PDL1沿着X方向延伸，导线PDL2沿着Y方向延伸。
导线PDL1和PDL2从而对应于配置成分配两个电源电压电平的网状结构的导线(例如相应的导线BM0A和BM1A或者相应的导线BM1A和BM0A)的相邻层。在各种实施例中，导线PDL1和PDL2对应于配电结构BSPDA或者BSPDB或者共用配电结构CPD中的一个内的相邻层，或者对应于共用配电结构CPD内的与配电结构BSPDA或者BSPDB中的一个内的导线层相邻的导线层。
在图3B所描绘的实施例中，通孔结构VT位于导线PDL1和PDL2中的每一个的相邻实体之间，并且与导线PDL1和PDL2中的每一个的相邻实体电隔离。通孔结构VT从而配置成提供与对应于导线PDL1和PDL2以及通孔结构VG的电源电压电平分隔开的信号路径。
在图3B所描绘的实施例中，通孔结构VT在X-Y平面中具有六边形形状。在各种实施例中，通孔结构VT在X-Y平面中具有一个或者多个其他形状，例如圆形，并且从而位于导线PDL1和PDL2中的每一个的相邻实体之间，并且与导线PDL1和PDL2中的每一个的相邻实体电隔离。
如图3A所描绘的，导线PDL1根据间距P1沿着X方向间隔开，而导线PDL2根据间距P2沿着Y方向间隔开。在各种实施例中，诸如间距P1或者P2中的一个的间距等于对应于包括在管芯(例如以上关于图1A-图1Cb所讨论的管芯D1-D4)中的一个或者多个IC器件的特征尺寸，或者是该特征尺寸的倍数。
在一些实施例中，导线PDL1或者导线PD2中的一个包括在第一背面金属层中，并且对应的间距P1或者P2等于一个或者多个IC器件的单元高度，或者是该单元高度的倍数。在一些实施例中，单元高度对应于与两个电源电压电平相对应的相邻电源轨之间的内部管芯间距，并且导线PDL1或者PDL2中的一个配置成分配两个对应的电源电压电平。在一些实施例中，导线PDL1或者导线PD2中的一个包括在第一金属层之上的背面金属层中，并且对应的间距P1或者P2是单元高度的倍数。
在一些实施例中，导线PDL1或者导线PD2中的一个包括在第一金属层之上的背面金属层中，并且对应的间距P1或者P2是一个或者多个IC器件的接触多晶硅间距的倍数。在一些实施例中，接触多晶硅间距对应于电连接至相邻栅极结构或者栅极结构倍数的接触件之间的内部管芯间距。
根据一些实施例，图4A和图4B是IC结构的截面图，图4C和图4D是IC结构的透视图。图4A至图4D中的每一个描绘了以上关于图2A和图2B所讨论的共用配电结构CPD之间的结的非限制性示例，以及对应于配电结构BSPDA或者BSPDB中的一个的配电结构BSPD。图4A和图4B中的每一个将共用配电结构CPD和配电结构BSPD描绘为在箭头的左侧的单独结构和在箭头的右侧的组合结构，图4C和图4D中的每一个描绘了对应的组合结构。
在图4A和图4B所描绘的每个实施例中，共用配电结构CPD包括沿着X方向延伸的导线CPDL1的最顶层(沿着负Z方向)、与包括沿着Y方向延伸的导线CPDL2的最顶层相邻的层、以及将导线CPDL1电连接至导线CPDL2的通孔结构VG。导线CPDL1沿着Z方向具有厚度TC。
在图4A所描绘的实施例中，配电结构BSPD包括沿着X方向延伸的导线BSL1的最顶层(沿着正Z方向)、与包括沿着Y方向延伸的导线BSL2的最顶层相邻的层、以及将导线BSL1电连接至导线BSL2的通孔结构VG。导线BSL1沿着Z方向具有厚度TB。
在图4B所描绘的实施例中，配电结构BSPD包括沿着Y方向延伸的导线BSL1、和电连接至导线BSL1并且沿着正Z方向远离导线BSL1延伸的通孔结构VG。
在图4A和图4C所描绘的实施例中，组合结构包括沿着Z方向具有厚度TT的导线CPDL1/BSL1。导线CPDL1/BSL1对应于沿着X方向延伸并且沿着Y方向具有相同间距的导线CPDL1和BSL1，从而组合结构包括共用配电结构CPD的最顶部导线之间的电连接，其与配电结构BSPD的最顶部导线对准。在一些实施例中，导线CPDL1或者BSL1中的一个具有第一间距，而导线CPDL1或者BSL1中的另一个具有等于第一间距的倍数的第二间距。
在一些实施例中，厚度TT大约等于厚度TC和TB的总和。在一些实施例中，厚度TT小于厚度TC和TB的总和。
根据图4A和图4C所描绘的实施例，在图2A和图2B所描绘的非限制性示例中，每个共用配电结构CPD包括对应于导线CPDL1/BSL1的导线BM6A，并且配电结构BSPDA包括对应于导线BSL2的导线BM5A，或者，共用配电结构CPD包括对应于导线CPDL1/BSL1的导线BM2B，并且配电结构BSPDB包括对应于导线BSL2的导线BM1B。
在图4B和图4D所描绘的实施例中，组合结构包括具有厚度TC的导线CPDL1。导线CPDL1沿着X方向延伸，而导线BSL1沿着Y方向延伸，使得组合结构包括通过正交于配电结构BSPD的最顶部的导线的共用配电结构CPD的最顶部导线之间的通孔结构VG(图4D中未示出)的电连接。
在图4B和图4D所描绘的实施例中，组合结构基于配电结构BSPD，配电结构BSPD包括有从最顶部导线延伸的通孔结构VG。在各种实施例中，包括有正交于配电结构BSPD的最顶部导线的共用配电结构CPD的最顶部导线之间的电连接的组合结构基于包括有从最顶部的导线延伸的通孔结构VG的共用配电结构CPD，或者包括直接连接至配电结构BSPD的最顶部导线的共用配电结构的最顶部导线。
根据图4B和图4D所描绘的实施例，在图2A和图2B所描绘的非限制性示例中，每个共用配电结构CPD包括对应于导线CPDL1的导线BM6A，并且配电结构BSPDA包括对应于导线BSL1的导线BM5A，或者，共用配电结构CPD包括对应于导电线CPDL1的导线BM2B，并且配电结构BSPDB包括对应于导线BSL1的导线BM1B。
包括根据以上关于图2A-图4D所讨论的各种实施例所配置的共用配电结构CPD的IC结构因此能够实现以上关于IC封装件100A-100C所讨论的益处。另外，在共用配电结构CPD包括导线的实施例中，其中导线具有一个或者多个间距，该一个或者多个间距对应于配电结构BSPDA或者BSPDB中的一个或者两个中的一个或者多个导线间距，其中能够使用与用于制造配电结构BSPDA或者BSPDB中的一个或者两个的工艺相同的工艺，来制造共用配电结构CPD。
根据下面所讨论的各种实施例，图5A-图5E是以上关于图1A所讨论的IC封装件100A的形成中的中间阶段的截面图，图6A-图6E是以上关于图1B所讨论的IC封装件100B的形成中的中间阶段的截面图，图7A-图7G是以上关于图1Ca和图1Cb所讨论的IC封装件100C的形成中的中间阶段的截面图，以及图8是形成诸如IC封装件100A-100C的IC封装件的方法800的流程图。
图5A示出了安装在对应的载体晶圆C1-C4上的IC封装件100A的管芯D1-D4。如图5A所描绘的，通过将对应的信号路由结构SR1-SR4接合至相应的载体晶圆C1-C4，使得每个管芯D1-D4的正面FS已经安装在相应的载体晶圆C1-C4上。
诸如载体晶圆C1-C4的载体晶圆是具有足够刚度(例如半导体、玻璃、或者有机材料)的衬底，使得能够在安装在载体晶圆上的一个或者多个管芯上实施一个或者多个制造操作。在一些实施例中，载体晶圆包括一个或者多个信号路径连接，例如一个或者多个TSV和/或TDV结构，从而能够提供至安装在其上的一个或者多个管芯的一个或者多个电连接。
在一些实施例中，将管芯接合至载体晶圆包括在载体晶圆上施加粘合剂层或者膜。在一些实施例中，将管芯接合至晶圆载体包括施加剥离膜，该剥离膜包括能够在随后的操作中去除的聚合物基的材料，例如光热转换(LTHC)材料。
将IC封装件100A的管芯D1-D4安装在载体晶圆C1-C4上对应于图8所示的方法800的操作810。
图5B示出了管芯D1-D4，其还包括构造在IC封装件100A的管芯D1-D4的对应背面BS上的相应的背面配电结构BSPD1-BSPD4。
构造诸如背面配电结构BSPD1-BSPD4的配电结构，包括形成由多个绝缘层支撑并且电隔离的多个导电段。在一些实施例中，形成绝缘层包括沉积一种或者多种绝缘材料，例如以上关于图1A-图3B所讨论的介电材料。在一些实施例中，形成导电段包括实施一种或者多种沉积工艺，以沉积一种或者多种导电材料，如以上关于图1A-图3B所讨论的。
构造配电结构包括实施顺序操作，每个操作的顺序对应于形成配电结构的给定层，例如以上关于图2A和图2B所讨论的导线BM0A、BM2A、BM4A、BM6A、BM4B、BM2B、BM0B、BM1A、BM3A、BM5A、BM5B、BM3B、和BM1B以及通孔VG，或者以上关于图3A和图3B所讨论的导线PDL1和PDL2以及通孔VG。
在各种实施例中，形成给定层包括沉积和图案化一个或者多个光刻胶层，以限定多个导电段和/或通孔结构，实施一个或者多个蚀刻和沉积工艺，以在包括一种或者多种导电材料的绝缘层内形成体积，并且实施一种或者多种平坦化和/或清洁工艺。
构造配电结构包括实施顺序操作，从而根据如以上关于图1A-图3B所讨论的配电要求来布置多个导电段。
在IC封装件100A的管芯D1-D4的背面BS上构造背面配电结构BSPD1-BSPD4对应于图8所示的方法800的操作820。
图5C示出了IC封装件100A的管芯D1和D3，其还包括构造在对应的背面配电结构BSPD1和BSPD3上的相应的配电结构CPD1和CPD2。
通过以上关于构造配电结构所讨论的方式来实施构造共用配电结构，例如配电结构CPD1或者CPD2，并且包括构造电连接至背面配电结构的一部分或者整体的共用配电结构。在各种实施例中，构造电连接至背面配电结构的共用配电结构包括构造配置成分配两个或者更多个电源电压电平(例如地电平和电源电压电平)的共用配电结构。
在一些实施例中，构造电连接至背面配电结构的共用配电结构包括形成网状结构。在一些实施例中，形成网状结构包括形成一个或者多个导线，该一个或者多个导线具有与背面配电结构的一个或者多个导线的间距相对应的间距。
在背面配电结构BSPD1和BSPD3上构造IC封装件100A的配电结构CPD1和CPD2对应于图8所示的方法800的操作840。
图5D示出了IC封装件100A，其包括如图5C所描绘的管芯D1和D3和如图5B所描绘的管芯D2和D4。如图5D所描绘的，管芯D2的背面配电结构BSPD2已经接合至配电结构CPD1，并且管芯D4的背面配电结构BSPD4已经接合至配电结构CPD2。
将背面配电结构接合至共用配电结构，例如将背面配电结构BSPD2接合至配电结构CPD1、或者将背面配电结构BSPD4接合至配电结构CPD2，包括将背面配电结构电连接至共用配电结构。
在一些实施例中，将背面配电结构接合至共用配电结构包括将背面配电结构机械地接合至共用配电结构。在一些实施例中，将背面配电结构机械地接合至共用配电结构包括实施热压缩操作。在一些实施例中，将背面配电结构机械地接合至共用配电结构包括将一种或者多种粘合剂材料施加至背面配电结构或者共用配电结构中的一个或者两个上。
在一些实施例中，将背面配电结构接合至共用配电结构包括将背面配电结构BSPDA或者BDPDB中的一个接合至共用配电结构CPD，如以上关于图2A-图3B所讨论的。
在一些实施例中，背面配电结构包括沿着第一方向延伸并且具有第一间距的最顶部金属段，共用配电结构包括沿着第二方向延伸并且具有第一间距的最顶部金属段，并且，将背面配电结构接合至共用配电结构包括使第一方向与第二方向对准，从而使背面配电结构的最顶部金属段与共用配电结构的最顶部金属段对准。在一些实施例中，将背面配电结构接合至共用配电结构包括将背面配电结构BSPD的导线BSL1接合至共用配电结构CPD的导线CPDL1，如以上关于图4A和图4C所讨论的。
在一些实施例中，背面配电结构包括沿着第一方向延伸的最顶部金属段，共用配电结构包括沿着第二方向延伸的最顶部金属段，并且，将背面配电结构接合至共用配电结构包括使第一方向垂直于第二方向而对准，从而使背面配电结构的最顶部金属段正交于共用配电结构的最顶部金属段而对准。在一些实施例中，将背面配电结构接合至共用配电结构包括将背面配电结构BSPD的导线BSL1接合至共用配电结构CPD的导线CPDL1，如以上关于图4B和图4D所讨论的。
将背面配电结构BSPD2和BSPD4接合至IC封装件100A的配电结构CPD1和CPD2对应于图8所示的方法800的操作870。
图5E描绘了IC封装件100A，其包括通过从相应的载体晶圆C2和C3剥离管芯D2和D3、并且在界面HB1处将管芯D2和D3彼此接合而形成管芯堆叠件的管芯D1-D4。
在各种实施例中，将管芯从载体晶圆剥离，例如将管芯D2从载体晶圆C2剥离、或者将管芯D3从载体晶圆C3剥离，包括机械地将管芯从载体晶圆分离、或者施加热量例如用以释放或者剥离粘合剂层中的一种或者多种。
将管芯彼此接合包括在相邻管芯的正面上的信号路由结构之间形成界面，例如通过实施混合或者其他结合操作，包括施加密封层和/或形成多个焊料凸点以在信号路由结构SR2和SR3之间形成接口HB1，从而将管芯D2和D3彼此接合。
以上关于图1A所讨论的IC封装件100A对应于在管芯D1和D4已经从相应的载体晶圆C1和C4剥离之后的图5E的描绘。
通过从载体晶圆C1-C4剥离管芯D1-D4、并且将IC封装件100A的管芯D2和D3彼此接合来形成管芯堆叠件对应于图8所示的方法800的操作880。
图6A示出了安装在对应的载体晶圆C1-C3上的IC封装件100B的管芯D1-D3。如图6A所描绘的，每个管芯D1-D3的正面FS已经通过以以上关于图5A所讨论的方式将对应的信号路由结构SR1-SR3接合至相应的载体晶圆C1-C3上而安装在相应的载体晶圆C1-C3上。
将IC封装件100B的管芯D1-D3安装在载体晶圆C1-C3上对应于图8所示的方法800的操作810。
图6B示出了IC封装件100B的管芯D1-D3，还包括通过以上关于图5B所讨论的方式在管芯D1-D3的对应背面BS上构造的相应的背面配电结构BSPD1-BSPD3。
在IC封装100B的管芯D1-D3的背面BS上构造背面配电结构BSPD1-BSPD3对应于图8所示的方法800的操作820。
图6C示出了IC封装件100B的管芯D1-D3，其中管芯D1还包括通过以上关于图5C所讨论的方式在背面配电结构BSPD1上构造的配电结构CPD1。
在背面配电结构BSPD1上构造IC封装件100B的配电结构CPD1对应于图8所示的方法800的操作840。
图6D示出了IC封装件100B，其包括通过以上关于图5D所讨论的方式接合至配电结构CPD1的管芯D2的背面配电结构BSPD2和管芯D3的BSPD3中的每一个。
将背面配电结构BSPD2和BSPD3接合至IC封装件100B的配电结构CPD1对应于图8所示的方法800的操作870。
图6E描绘了IC封装件100B，其包括从相应的载体晶圆C2和C3剥离的管芯D2和D3，并且还包括连接凸块B、绝缘层DL、以及形成在配电结构CPD1上的通孔结构V。
形成诸如连接凸块B的连接凸块，包括形成包括有一种或者多种如以上关于图1B所讨论的导电材料的体积。形成所述体积包括形成直接接触配电结构(例如配电结构CPD1)的体积，从而使连接凸块电连接至配电结构。
形成诸如绝缘层DL的绝缘层包括实施一种或者多种沉积工艺，从而使得体积能够包括一种或者多种如以上关于图1A所讨论的介电材料。
形成诸如通孔结构V的通孔结构，包括实施一个或者多个蚀刻工艺和一个或者多个沉积工艺，从而使得绝缘层内的体积能够包括一种或者多种如以上关于图1A所讨论的导电材料。
在图6E所描绘的实施例中，通孔结构V形成为直接接触连接凸块B，从而使通孔结构V电连接至配电结构CPD1。在一些实施例中，IC封装件100B不包括直接接触配电结构CPD1的连接凸块B，并且通孔结构V形成为直接接触配电结构CPD1，从而使通孔结构V电连接至配电结构CPD1。
以上关于图1B所讨论的IC封装件100B对应于在衬底INT1已经进行连接、并且通过附加的连接凸块B电连接至管芯D2和D3以及通孔结构V之后的图6E的描绘。
使晶圆D2和D3从载体晶圆C2和C3剥离、在配电结构CPD1上形成连接凸块B、绝缘层DL、和通孔结构V、以及连接衬底INT1对应于图8所示的方法800的操作880。
图7A示出了安装在衬底INT2上的IC封装件100C的管芯D1，和安装在载体晶圆C5上的管芯D2和D3中的每一个。衬底INT2通过连接凸块B连接至管芯DA，并且在一些实施例中，连接至管芯DA的衬底INT2称为载体结构。
如图7A所描绘的，管芯D1的正面FS已经通过经由连接凸块B连接至衬底INT2而安装在衬底INT2上，并且管芯D2和D3中的每一个已经通过使相应的信号路由结构SR2或者SR3以以上关于图5A所讨论的方式接合至载体晶圆C5而安装在载体晶圆C5上。
在衬底INT2和载体晶圆C5上安装IC封装件100C的管芯D1-D3对应于图8所示的方法800的操作810。
图7B示出了IC封装件100C的管芯D1-D3，其还包括通过以上关于图5B所讨论的方式构造在管芯D1-D3的对应的背面BS上的相应的背面配电结构BSPD1-BSPD3。
在IC封装件100C的管芯D1-D3的背面BS上构造背面配电结构BSPD1-BSPD3对应于图8所示的方法800的操作820。
图7C示出了IC封装件100C，其还包括通过以上关于图6E所讨论的方式形成在衬底INT2上的连接凸块B、绝缘层DL、和通孔结构V。
在IC封装件100C的衬底INT2上形成连接凸块B、绝缘层DL、和通孔结构V对应于图8所示的方法800的操作830。
图7D示出了具有管芯D1-D3的IC封装件100C，其还包括通过以上关于图5C所讨论的方式在对应的背面配电结构BSPD1-BSPD3上构造的相应的配电结构CPD1-CPD3。
在图7D所描绘的实施例中，在背面配电结构BSPD1上构造配电结构CPD1包括在绝缘层DL和通孔结构V上构造配电结构CPD1，从而将配电结构CPD1电连接至通孔结构V。在一些实施例中，IC封装件100C不包括绝缘层DL和通孔结构V，并且构造配电结构CPD1不包括在绝缘层DL和通孔结构V上构造配电结构CPD1。
在一些实施例中，IC封装件100C不包括配电结构CPD1-CPD3中的一些或者全部，并且构造配电结构CPD1-CPD3包括构造配电结构CPD1-CPD3的子集或者不构造。
在背面配电结构BSPD1-BSPD3上构造IC封装件100C的配电结构CPD1-CPD3对应于图8所示的方法800的操作840。
图7E示出了IC封装件100C，其还包括通过以上关于图6E所讨论的方式形成在衬底INT2和载体晶圆C5上的连接凸块B、绝缘层DL、和通孔结构V。
在IC封装件100C的衬底INT2和载体晶圆C5上形成连接凸块B、绝缘层DL、和通孔结构V对应于图8所示的方法800的操作850。
图7F示出了IC封装件100C，其还包括构造在配电结构CPD2和CPD3上的配电结构CPD4、绝缘层DL、以及通孔结构V，从而将配电结构CPD4电连接至背面配电结构BSPD2和BSPD3中的每一个。在一些实施例中，IC封装件100C不包括配电结构CPD2或者CPD3中的一个或者两个，并且配电结构CPD4构造在背面配电结构BSPD2或者BSPD3的对应的一个或者两个上，从而使配电结构CPD4电连接至背面配电结构BSPD2和BSPD3中的每一个。
在图7F所描绘的实施例中，构造配电结构CPD4包括构造电连接至连接凸块B和通孔结构V的通孔结构VT。构造包括通孔结构VT的配电结构CPD4通过以上关于图5C所讨论的顺序方式来实施，其中形成导电段和通孔结构的每一层还包括形成通孔结构VT的部分。由于顺序操作中的每个操作包括形成通孔结构VT的部分，因此实施顺序操作可以使通孔结构VT形成为沿着Z方向延伸的连续结构，如以上关于图2B和图3B所讨论的。
在一些实施例中，构造配电结构CPD4包括在配电结构CPD1或者背面配电结构BSPD1上、而不是在配电结构CPD2和CPD3上构造配电结构CPD4，从而将配电结构CPD4电连接至背面配电结构BSPD1。
在配电结构CPD2和CPD3、绝缘层DL、和通孔结构V上构造IC封装件100C的配电结构CPD4对应于图8所示的方法800的操作860。
在一些实施例中，IC封装件100C不包括配电结构CPD1-CPD3，并且构造配电结构CPD4对应于图8所示的方法800的操作840。
图7G示出了IC封装件100C，其包括配电结构CPD1，并且因此背面配电结构BSPD1通过以上关于图5D所讨论的方式接合至配电结构CPD4。在一些实施例中，IC封装件100C不包括配电结构CPD1，并且背面配电结构BSPD1通过以上关于图5D所讨论的方式直接接合至配电结构CPD4。
在一些实施例中，配电结构CPD4形成在配电结构CPD1上，并且配电结构CPD2和CPD3以及从而背面配电结构BSPD2和BSPD3通过以上关于图5D所讨论的方式接合至配电结构CPD4，或者，背面配电结构BSPD2和BSPD3通过以上关于图5D所讨论的方式直接接合至配电结构CPD4。
将背面配电结构BSPD2和BSPD3接合至IC封装件100C的配电结构CPD4对应于图8所示的方法800的操作870。
以上关于图1Ca所讨论的IC封装件100C的实施例对应于在载体晶圆C5已经剥离、并且衬底INT1已经进行连接、并且通过附加的连接凸块B电连接至管芯D2和D3和通孔结构V之后的图7G的描绘。以上关于图1Cb所讨论的IC封装件100C的实施例对应于在衬底INT1已经进行连接并且通过载体晶圆C5和附加的连接凸块B电连接至管芯D2和D3和通孔结构V之后的图7G的描绘。
从载体晶圆C5剥离管芯D2和D3、形成连接凸块B、以及连接衬底INT1对应于图8所示的方法800的操作880。
在图8所描绘的实施例中，方法800的操作进行排序的顺序仅用于说明；方法800的操作能够同时执行、或者以与图8所描绘的顺序不同的顺序执行。在一些实施例中，除图8所描绘的那些外的操作可以在图8所描绘的操作之前、之间、之中、和/或之后实施。
在各种实施例中，使用各种制造工具来执行方法800的一种或者多种操作，所述制造工具例如是晶圆步进器、光刻胶涂布机、处理室(例如CVD室或者LPCVD炉)、CMP系统、等离子体蚀刻系统、晶圆清洁系统中的一种或者多种，或者其他能够实施本文所讨论的一种或者多种合适的制造工艺的制造设备。
在操作810，在一些实施例中，第一管芯和第二管芯安装在对应的载体结构上。在各种实施例中，将第一管芯和第二管芯安装在对应的载体结构上包括将IC封装件100A的管芯D1-D4安装在载体晶圆C1-C4上，如以上关于图5A所讨论的；将IC封装件100B的管芯D1-D3安装在载体晶圆C1-C3上，如以上关于图6A所讨论的；或者将管芯D1安装在衬底INT2上，并且将管芯D2和D3安装在IC封装件100C的载体晶圆C5上，如以上关于图7A所讨论的。
在操作820，在一些实施例中，背面配电结构构造在第一管芯和第二管芯上。在各种实施例中，将背面配电结构构造在第一管芯和第二管芯上包括将IC封装件100A的背面配电结构BSPD1-BSPD4构造在管芯D1-D4上，如以上关于图5B所讨论的；将IC封装100B的背面配电结构BSPD1-BSPD3构造在管芯D1-D3上，如以上关于图6B所讨论的；或者将IC封装100C的背面配电结构BSPD1-BSPD3构造在管芯D1-D3上，如以上关于图7B所讨论的。
在各种实施例中，第一管芯和第二管芯包括在多个管芯中，例如晶圆，并且将背面配电结构构造在第一管芯和第二管芯上包括将背面配电结构构造在多个管芯的对应管芯上。
在操作830，在一些实施例中，通孔结构形成为与第一管芯相邻。在一些实施例中，形成与第一管芯相邻的通孔结构包括形成与IC封装件100C的管芯D1相邻的通孔结构V，如以上关于图7C所讨论的。
在操作840，共用配电结构构造在管芯的背面配电结构上。在各种实施例中，将共用配电结构构造在管芯的背面配电结构上包括：将IC封装件100A的配电结构CPD1和CPD2构造在管芯D1和D3的背面配电结构BSPD1和BSPD3上，如以上关于图5C所讨论的；将IC封装件100B的配电结构CPD1构造在管芯D1的背面配电结构BSPD1上，如以上关于图6C所讨论的；将IC封装件100C的配电结构CPD1-CPD3中的一个或者多个构造在管芯D1-D3的背面配电结构BSPD1-BSPD3上，如以上关于图7D所讨论的；或者，将IC封装件100C的配电结构CPD4构造在管芯D1-D3的背面配电结构BSPD1-BSPD3中的一个或者多个上，如以上关于图7F所讨论的。
在操作850，通孔结构形成为与共用配电结构相邻。在一些实施例中，形成与共用功率分布结构相邻的通孔结构，包括形成与IC封装件100C的配电结构CPD1-CPD3中的一个或者多个相邻的通孔结构V，如以上关于图7E所讨论的。
在操作860，在一些实施例中，第二共用配电结构构造在第一共用配电结构上。在一些实施例中，将第二共用配电结构构造在第一共用配电结构上，包括将IC封装件100C的配电结构CPD4构造在配电结构CPD1-CPD3中的一个或者多个上，如以上关于图7F所讨论的。
在操作870，IC封装件的管芯的背面配电结构接合至第一共用配电结构或者第二共用配电结构。将IC封装件的管芯的背面配电结构接合至第一共用配电结构或者第二共用配电结构，包括将管芯的背面配电结构电连接至第一共用配电结构或者第二共用配电结构。
在各种实施例中，将管芯的背面配电结构接合至第一共用配电结构或者第二共用配电结构包括：将IC封装件100A的管芯D2和D4的背面配电结构BSPD2和BSPD4接合至配电结构CPD1和CPD2，如以上关于图5D所讨论的；将IC封装件100B的管芯D2和D3的背面配电结构BSPD2和BSPD3接合至配电结构CPD1，如以上关于图6D所讨论的；或者，将IC封装件100C的管芯D1-D3的背面配电结构BSPD1-BSPD3中的一个或者多个接合至配电结构CPD4，如以上关于图7G所讨论的。
在操作880，在一些实施例中，一个或者多个附加的制造操作实施在IC封装件的第一管芯和第二管芯上。在各种实施例中，实施一个或者多个附加的制造操作包括：除以上关于操作810-870所讨论的那些外，还构造一个或者多个IC封装组件，例如一个或者多个绝缘层DL、通孔结构V、和/或连接凸块B，如以上关于图1A-图1Cb和图5A-图7G等所讨论的。
在各种实施例中，实施一个或者多个附加的制造操作，包括实施一个或者多个沉积操作、去除操作(例如从载体晶圆去除)、焊接操作、固化操作、密封操作等。
在各种实施例中，实施一个或者多个附加的制造操作包括：通过从载体晶圆C1-C4剥离管芯D1-D4、以及将IC封装件100A的管芯D2和D3彼此接合，而形成管芯堆叠件，如以上关于图5E和图1A所讨论的；从载体晶圆C2和C3剥离管芯D2和D3，在共用配电结构CPD1上形成连接凸块B、绝缘层DL、和通孔结构V，并且将衬底INT1连接至IC封装件100B，如以上关于图6E和图1B所讨论的；或者，从载体晶圆C5剥离管芯D2和D3，形成连接凸块B，并且将衬底INT1连接至IC封装件100C，如以上关于图7G、图1Ca、和图1Cb所讨论的。
通过执行方法800的一些或者全部操作，形成IC封装件，例如IC封装件100A-100C，其包括电连接至至少两个管芯中的每一个的背面配电结构的共用配电结构，从而获得以上关于图2A-图4D所描绘的IC封装件100A-100C和IC结构所讨论的益处。
图9是根据一些实施例的在IC封装件中分配电源的方法900的流程图。方法900可以用于IC封装件，例如以上关于图1A-图1Cb所讨论的IC封装件100A-100C。
图9所描绘的方法900的操作的顺序仅用于说明；方法900的操作能够以与图9所描绘的顺序不同的顺序来执行。在一些实施例中，除了图9所描绘的那些外，其他操作可以在图9所描绘的操作之前、之间、之中、和/或之后执行。在一些实施例中，方法900的操作是操作IC(例如处理器、逻辑、存储器、或者信号处理电路等)的方法的子集。
在操作910，电源电压在IC封装件中的第一配电结构处接收。在第一配电结构处接收电源电压，包括在共用配电结构处接收电源电压，该共用配电结构电连接至位于IC封装件中的第一管芯的背面上的第二配电结构，以及电连接至位于IC封装件中的第二管芯的背面上的第三配电结构。
在各种实施例中，在第一配电结构处接收电源电压，包括在以上关于图1A-1Cb所讨论的配电结构CPD1-CPD4中的一个或者多个处接收电源电压。
在一些实施例中，在第一配电结构处接收电源电压，包括在电连接至第一配电结构的IC封装组件处接收电源电压。在一些实施例中，在第一配电结构处接收电源电压，包括在管芯(例如以上关于图1A-1Cb所讨论的管芯D1-D3)的正面处接收电源电压。在一些实施例中，在第一配电结构处接收电源电压，包括在衬底(例如以上关于图1B-图1Cb所讨论的衬底INT1，或者以上关于图1Ca和图1Cb所讨论的衬底INT2)处接收电源电压。
在一些实施例中，电源电压是多个电源电压中的一个电源电压，并且在配电结构处接收电源电压包括在第一配电结构处接收多个电源电压。在一些实施例中，在配电结构处接收电源电压包括在第一配电结构处接收参考电压。
在操作920，在第二配电结构处从第一配电结构接收电源电压，第二配电结构位于IC封装件中的第一管芯的背面上。在一些实施例中，在第二配电结构处从第一配电结构接收电源电压，包括在以上关于图1A-图1Cb所讨论的管芯D1-D4的背面配电结构BSPD1-BSPD4中的一个或者多个处接收电源电压。
在一些实施例中，电源电压是多个电源电压中的一个电源电压，并且在第二配电结构处从第一配电结构接收电源电压，包括在第二配电结构处从第一配电结构接收多个电源电压。在一些实施例中，在第二配电结构处从第一配电结构接收电源电压包括在第二配电结构处从第一配电结构接收参考电压。
在操作930，在第三配电结构处从第一配电结构接收电源电压，第三配电结构位于IC封装件中的第二管芯的背面上。
在一些实施例中，在第三配电结构处从第一配电结构接收电源电压包括在以上关于图1A-1Cb所讨论的管芯D1-D4的背面配电结构BSPD1-BPD4中的第二个或者更多个处接收电源电压。
在一些实施例中，在第三配电结构处从第一配电结构接收电源电压，包括在第四配电结构处从第一配电结构接收电源电压，第四配电结构位于IC封装件中的第三管芯的背面上。在一些实施例中，在第四配电结构处从第一配电结构接收电源电压，包括在以上关于图1A-1Cb所讨论的管芯D1-D4的背面配电结构BSPD1-BSPD4中的第三个或者更多个处接收电源电压。
在一些实施例中，电源电压是多个电源电压中的一个电源电压，并且在第三配电结构处从第一配电结构接收电源电压，包括在第三配电结构处从第一配电结构接收多个电源电压。在一些实施例中，在第三配电结构处从第一配电结构接收电源电压，包括在第三配电结构处从第一配电结构接收参考电压。
通过执行方法900的一些或者全部操作，一个或者多个电源电压电平通过电连接至位于第一管芯和第二管芯中的每一个的背面的配电结构的共用配电结构而在IC封装件中进行分配，从而获得以上关于图2A-图4D所描绘的IC封装件100A-100C和IC结构所讨论的益处。
在一些实施例中，一种IC封装件，包括：第一管芯，包括正面和背面，正面包括第一信号路由结构，背面包括第一配电结构；第二管芯，包括正面和背面，正面包括第二信号路由结构，背面包括第二配电结构；以及第三配电结构，位于第一配电结构和第二配电结构之间，并且电连接至第一配电结构和第二配电结构中的每一个。在一些实施例中，IC封装件包括：第三管芯，包括正面和背面，正面包括电连接至第一信号路由结构的第三信号路由结构，背面包括第四配电结构；第四管芯，包括正面和背面，正面包括第四信号路由结构，背面包括第五配电结构；以及第六配电结构，位于第四配电结构和第五配电结构之间，并且电连接至第四配电结构和第五配电结构中的每一个。在一些实施例中，IC封装件包括：第三管芯，包括正面和背面，正面包括第三信号路由结构，背面包括电连接至第三配电结构的第四配电结构。在一些实施例中，IC封装件包括：第一衬底，电连接至第一信号路由结构和第三信号路由结构中的每一个。在一些实施例中，IC封装件包括：第二衬底，电连接至第二信号路由结构。在一些实施例中，IC封装件包括：多个通孔结构，电连接至第一衬底和第二衬底中的每一个，其中，多个通孔结构延伸穿过第三配电结构，并且与第三配电结构电隔离。在一些实施例中，IC封装件包括：第四管芯，电连接至第二衬底，其中，第二衬底位于第二管芯和第四管芯之间。在一些实施例中，IC封装件包括：通孔结构，电连接至第三配电结构和第二衬底。在一些实施例中，第一管芯的背面或者第二管芯的背面中的至少一个包括电源轨。在一些实施例中，第一配电结构、第二配电结构、和第三配电结构中的每一个包括网状结构。
在一些实施例中，一种形成IC封装件的方法，包括：将第一配电结构构造在包括在IC封装件中的第一管芯上，从而将第一配电结构电连接至位于第一管芯的背面上的第二配电结构；以及将第三配电结构接合至第一配电结构，第三配电结构位于第二管芯的背面上。在一些实施例中，将第一配电结构构造在第一管芯上，包括在第二配电结构的网状结构上形成网状结构。在一些实施例中，该方法包括：形成通孔结构，该通孔结构延伸穿过第一配电结构的网状结构，并且与第一配电结构电隔离。在一些实施例中，第三配电结构包括沿着第一方向延伸、并且具有第一间距的最顶部金属段，第一配电结构包括沿着第二方向延伸、并且具有第一间距的最顶部金属段，并且，将第三配电结构接合至第一配电结构，包括使第一方向与第二方向对准，第三配电结构的最顶部金属段从而与第一配电结构的最顶部金属段对准。在一些实施例中，第三配电结构包括沿着第一方向延伸的最顶部金属段，第一配电结构包括沿着第二方向延伸的最顶部金属段，并且，将第三配电结构接合至第一配电结构，包括使第一方向垂直于第二方向而对准，从而使第三配电结构的最顶部金属段正交于第一配电结构的最顶部金属段而对准。在一些实施例中，将第三配电结构接合至第一配电结构，包括实施热压缩操作。在一些实施例中，该方法包括将第四配电结构构造成电连接至位于第三管芯的背面上的第五配电结构，将第六配电结构接合至第四配电结构，第六配电结构位于第四管芯的背面上，并且将第三管芯和第四管芯包括在IC封装件中。在一些实施例中，该方法包括将第四配电结构接合至第一功率分布结构，该第四配电结构位于第三管芯的背面上。
在一些实施例中，一种在IC封装件中分配电源的方法，包括：在IC封装件中的第一配电结构处接收电源电压；在第二配电结构处从第一配电结构接收电源电压，第二配电结构位于IC封装件中的第一管芯的背面上；以及在第三配电结构处从第一配电结构接收电源电压，第三配电结构位于IC封装件中的第二管芯的背面上。在一些实施例中，该方法包括：在第一配电结构处接收参考电压；在第二配电结构处从第一配电结构接收参考电压；以及在第三配电结构处从第一配电结构接收参考电压。
本申请的实施例提供一种集成电路(IC)封装件，所述IC封装件包括：第一管芯，包括正面和背面，所述正面包括第一信号路由结构，所述背面包括第一配电结构；第二管芯，包括正面和背面，所述正面包括第二信号路由结构，所述背面包括第二配电结构；以及第三配电结构，位于所述第一配电结构和所述第二配电结构之间，并且电连接至所述第一配电结构和所述第二配电结构中的每一个。在一些实施例中，还包括：第三管芯，包括正面和背面，所述正面包括电连接至所述第一信号路由结构的第三信号路由结构，所述背面包括第四配电结构；第四管芯，包括正面和背面，所述正面包括第四信号路由结构，所述背面包括第五配电结构；以及第六配电结构，位于所述第四配电结构和所述第五配电结构之间，并且电连接至所述第四配电结构和所述第五配电结构中的每一个。在一些实施例中，还包括：第三管芯，包括正面和背面，所述正面包括第三信号路由结构，所述背面包括电连接至所述第三配电结构的第四配电结构。在一些实施例中，还包括：第一衬底，电连接至所述第一信号路由结构和所述第三信号路由结构中的每一个。在一些实施例中，还包括：第二衬底，电连接至所述第二信号路由结构。在一些实施例中，还包括：多个通孔结构，电连接至所述第一衬底和所述第二衬底中的每一个，其中，所述多个通孔结构延伸穿过所述第三配电结构，并且与所述第三配电结构电隔离。在一些实施例中，还包括：第四管芯，电连接至所述第二衬底，其中，所述第二衬底位于所述第二管芯和所述第四管芯之间。在一些实施例中，还包括：通孔结构，电连接至所述第三配电结构和所述第二衬底。在一些实施例中，所述第一管芯的所述背面或者所述第二管芯的所述背面中的至少一个包括电源轨。在一些实施例中，所述第一配电结构、所述第二配电结构、和所述第三配电结构中的每一个包括网状结构。
本申请的实施例提供一种形成集成电路(IC)封装件的方法，所述方法包括：将第一配电结构构造在包括在所述IC封装件中的第一管芯上，从而将所述第一配电结构电连接至位于所述第一管芯的背面上的第二配电结构；以及将第三配电结构接合至所述第一配电结构，所述第三配电结构位于第二管芯的背面上。在一些实施例中，将所述第一配电结构构造在所述第一管芯上，包括在所述第二配电结构的网状结构上形成网状结构。在一些实施例中，还包括：形成通孔结构，所述通孔结构延伸穿过所述第一配电结构的所述网状结构，并且与所述第一配电结构电隔离。在一些实施例中，第三配电结构包括沿着第一方向延伸、并且具有第一间距的最顶部金属段，所述第一配电结构包括沿着第二方向延伸、并且具有所述第一间距的最顶部金属段，并且所述将所述第三配电结构接合至所述第一配电结构，包括使所述第一方向与所述第二方向对准，所述第三配电结构的所述最顶部金属段从而与所述第一配电结构的所述最顶部金属段对准。在一些实施例中，第三配电结构包括沿着第一方向延伸的最顶部金属段，所述第一配电结构包括沿着第二方向延伸的最顶部金属段，并且所述将所述第三配电结构接合至所述第一配电结构，包括使所述第一方向垂直于所述第二方向而对准，从而使所述第三配电结构的所述最顶部金属段正交于所述第一配电结构的所述最顶部金属段而对准。在一些实施例中，将所述第三配电结构接合至所述第一配电结构，包括实施热压缩操作。在一些实施例中，还包括：将第四配电结构构造成电连接至位于第三管芯的背面上的第五配电结构；将第六配电结构接合至所述第四配电结构，所述第六配电结构位于第四管芯的背面上；并且将所述第三管芯和所述第四管芯包括在所述IC封装件中。在一些实施例中，还包括：将第四功率分布结构接合至所述第一功率分布结构，所述第四功率分布结构位于第三管芯的背面上。
本申请的实施例提供一种在集成电路(IC)封装件中分配电源的方法，所述方法包括：在所述IC封装件中的第一配电结构处接收电源电压；在第二配电结构处从所述第一配电结构接收所述电源电压，所述第二配电结构位于所述IC封装件中的第一管芯的背面上；以及在第三配电结构处从所述第一配电结构接收所述电源电压，所述第三配电结构位于所述IC封装件中的第二管芯的背面上。在一些实施例中，还包括：在所述第一配电结构处接收参考电压；在所述第二配电结构处从所述第一配电结构接收所述参考电压；以及在所述第三配电结构处从所述第一配电结构接收所述参考电压。
前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。

Claims (10)

1.一种集成电路封装件，所述集成电路封装件包括：
第一管芯，包括正面和背面，所述正面包括第一信号路由结构，所述背面包括第一配电结构；
第二管芯，包括正面和背面，所述正面包括第二信号路由结构，所述背面包括第二配电结构；以及
第三配电结构，位于所述第一配电结构和所述第二配电结构之间，并且电连接至所述第一配电结构和所述第二配电结构中的每一个。
2.根据权利要求1所述的集成电路封装件，还包括：
第三管芯，包括正面和背面，所述正面包括电连接至所述第一信号路由结构的第三信号路由结构，所述背面包括第四配电结构；
第四管芯，包括正面和背面，所述正面包括第四信号路由结构，所述背面包括第五配电结构；以及
第六配电结构，位于所述第四配电结构和所述第五配电结构之间，并且电连接至所述第四配电结构和所述第五配电结构中的每一个。
3.根据权利要求1所述的集成电路封装件，还包括：第三管芯，包括正面和背面，所述正面包括第三信号路由结构，所述背面包括电连接至所述第三配电结构的第四配电结构。
4.根据权利要求3所述的集成电路封装件，还包括：第一衬底，电连接至所述第一信号路由结构和所述第三信号路由结构中的每一个。
5.根据权利要求4所述的集成电路封装件，还包括：第二衬底，电连接至所述第二信号路由结构。
6.根据权利要求5所述的集成电路封装件，还包括：多个通孔结构，电连接至所述第一衬底和所述第二衬底中的每一个，其中，所述多个通孔结构延伸穿过所述第三配电结构，并且与所述第三配电结构电隔离。
7.根据权利要求5所述的集成电路封装件，还包括：第四管芯，电连接至所述第二衬底，其中，所述第二衬底位于所述第二管芯和所述第四管芯之间。
8.根据权利要求5所述的集成电路封装件，还包括：通孔结构，电连接至所述第三配电结构和所述第二衬底。
9.一种形成集成电路封装件的方法，所述方法包括：
将第一配电结构构造在包括在所述集成电路封装件中的第一管芯上，从而将所述第一配电结构电连接至位于所述第一管芯的背面上的第二配电结构；以及
将第三配电结构接合至所述第一配电结构，所述第三配电结构位于第二管芯的背面上。
10.一种在集成电路封装件中分配电源的方法，所述方法包括：
在所述IC封装件中的第一配电结构处接收电源电压；
在第二配电结构处从所述第一配电结构接收所述电源电压，所述第二配电结构位于所述集成电路封装件中的第一管芯的背面上；以及
在第三配电结构处从所述第一配电结构接收所述电源电压，所述第三配电结构位于所述集成电路封装件中的第二管芯的背面上。
CN202110473484.1A 2020-04-30 2021-04-29 Ic封装件及其形成方法以及在ic封装件中分配电源的方法 Active CN113594150B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063018028P 2020-04-30 2020-04-30
US63/018,028 2020-04-30
US17/178,029 US20210343650A1 (en) 2020-04-30 2021-02-17 Power distribution structure and method
US17/178,029 2021-02-17

Publications (2)

Publication Number Publication Date
CN113594150A true CN113594150A (zh) 2021-11-02
CN113594150B CN113594150B (zh) 2024-07-09

Family

ID=78242976

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110473484.1A Active CN113594150B (zh) 2020-04-30 2021-04-29 Ic封装件及其形成方法以及在ic封装件中分配电源的方法

Country Status (4)

Country Link
US (1) US20230411300A1 (zh)
CN (1) CN113594150B (zh)
DE (1) DE102021104688A1 (zh)
TW (1) TWI773244B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104733436A (zh) * 2013-12-18 2015-06-24 英特尔公司 具有嵌入式桥的集成电路封装
CN106057786A (zh) * 2015-04-13 2016-10-26 台湾积体电路制造股份有限公司 3d堆叠式芯片封装件
CN106469717A (zh) * 2015-08-20 2017-03-01 台湾积体电路制造股份有限公司 三维集成电路结构及其制造方法
CN109786266A (zh) * 2017-11-15 2019-05-21 台湾积体电路制造股份有限公司 半导体封装件及其形成方法
CN110610907A (zh) * 2018-06-15 2019-12-24 台湾积体电路制造股份有限公司 半导体结构和形成半导体结构的方法
CN110970407A (zh) * 2018-09-28 2020-04-07 台湾积体电路制造股份有限公司 集成电路封装件和方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6635970B2 (en) * 2002-02-06 2003-10-21 International Business Machines Corporation Power distribution design method for stacked flip-chip packages
US8547769B2 (en) * 2011-03-31 2013-10-01 Intel Corporation Energy efficient power distribution for 3D integrated circuit stack
US9355960B2 (en) * 2013-12-13 2016-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Electromagnetic bandgap structure for three dimensional ICS
WO2016118209A2 (en) * 2014-11-05 2016-07-28 Massachusetts Institute Of Technology Multi-layer semiconductor devices fabricated using a combination of substrate and via structures and fabrication techniques
US9666562B2 (en) * 2015-01-15 2017-05-30 Qualcomm Incorporated 3D integrated circuit
US10121743B2 (en) * 2017-03-29 2018-11-06 Qualcomm Incorporated Power distribution networks for a three-dimensional (3D) integrated circuit (IC) (3DIC)
EP3698401A1 (en) * 2017-10-20 2020-08-26 XCelsis Corporation Face-to-face mounted ic dies with orthogonal top interconnect layers
FR3077925B1 (fr) * 2018-02-14 2021-06-18 Commissariat Energie Atomique Circuit integre tridimensionnel face a face de structure simplifiee
US11041211B2 (en) * 2018-02-22 2021-06-22 Xilinx, Inc. Power distribution for active-on-active die stack with reduced resistance
US11469206B2 (en) * 2018-06-14 2022-10-11 Intel Corporation Microelectronic assemblies
US11081426B2 (en) * 2018-07-31 2021-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. 3D IC power grid
US10826492B2 (en) * 2018-08-31 2020-11-03 Xilinx, Inc. Power gating in stacked die structures
US10607938B1 (en) * 2018-10-26 2020-03-31 International Business Machines Corporation Power distribution networks for monolithic three-dimensional semiconductor integrated circuit devices
US11270977B2 (en) * 2019-11-08 2022-03-08 Xilinx, Inc. Power delivery network for active-on-active stacked integrated circuits

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104733436A (zh) * 2013-12-18 2015-06-24 英特尔公司 具有嵌入式桥的集成电路封装
CN106057786A (zh) * 2015-04-13 2016-10-26 台湾积体电路制造股份有限公司 3d堆叠式芯片封装件
CN106469717A (zh) * 2015-08-20 2017-03-01 台湾积体电路制造股份有限公司 三维集成电路结构及其制造方法
CN109786266A (zh) * 2017-11-15 2019-05-21 台湾积体电路制造股份有限公司 半导体封装件及其形成方法
CN110610907A (zh) * 2018-06-15 2019-12-24 台湾积体电路制造股份有限公司 半导体结构和形成半导体结构的方法
CN110970407A (zh) * 2018-09-28 2020-04-07 台湾积体电路制造股份有限公司 集成电路封装件和方法

Also Published As

Publication number Publication date
TW202209605A (zh) 2022-03-01
US20230411300A1 (en) 2023-12-21
CN113594150B (zh) 2024-07-09
DE102021104688A1 (de) 2021-11-04
TWI773244B (zh) 2022-08-01

Similar Documents

Publication Publication Date Title
US20210343650A1 (en) Power distribution structure and method
US11387214B2 (en) Multi-chip modules formed using wafer-level processing of a reconstituted wafer
US9589938B2 (en) Semiconductor device including an embedded surface mount device and method of forming the same
CN112514062A (zh) 具有在芯片与封装衬底之间提供电源连接的芯片互连桥的多芯片封装结构
US8237272B2 (en) Conductive pillar structure for semiconductor substrate and method of manufacture
US11239200B2 (en) Methods and systems for improving power delivery and signaling in stacked semiconductor devices
US10177114B2 (en) Hybrid 3D/2.5D interposer
CN111508934A (zh) 集成扇出型装置、三维集成电路系统及其制作方法
WO2021018014A1 (zh) 一种基于tsv的多芯片的封装结构及其制备方法
US20150155204A1 (en) Tsv substrate structure and the stacked assembly thereof
US10529693B2 (en) 3D stacked dies with disparate interconnect footprints
CN113594150B (zh) Ic封装件及其形成方法以及在ic封装件中分配电源的方法
CN210073829U (zh) 用于超高密度芯片FOSiP封装的结构
CN114512456A (zh) 线路基板结构及其制造方法
US20150179610A1 (en) Compliant dielectric layer for semiconductor device
US11876078B2 (en) Through-silicon via interconnection structure and methods for fabricating same
US20240038721A1 (en) Semiconductor devices and methods of manufacturing thereof
TWI832249B (zh) 電容結構、半導體結構及其製造方法
CN113540028B (zh) 具有硅穿孔结构的半导体组件及其制作方法
TWI725820B (zh) 具有矽穿孔結構的半導體元件及其製作方法
US20230069294A1 (en) Multi-die communications couplings using a single bridge die
CN112234027A (zh) 一种2.5d电子封装结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant