TWI717538B - 半導體元件及封裝方法 - Google Patents

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TWI717538B
TWI717538B TW106124291A TW106124291A TWI717538B TW I717538 B TWI717538 B TW I717538B TW 106124291 A TW106124291 A TW 106124291A TW 106124291 A TW106124291 A TW 106124291A TW I717538 B TWI717538 B TW I717538B
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余振華
王垂堂
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台灣積體電路製造股份有限公司
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Abstract

一種半導體元件及其形成方法。上述方法包括令第二晶粒與第一晶粒的表面接合。上述方法包括將所述第二晶粒包覆在隔絕材料中，並且形成延伸貫穿所述隔絕材料的貫通孔。上述方法更包括在所述隔絕材料中形成第一被動元件。

Description

半導體元件及封裝方法
本發明是有關於一種半導體元件及其製造方法。
由於各種電子組件（例如電晶體、二極體、電阻器、電容器等）在整合密度(integration density)上持續的改善，半導體工業已經歷快速的成長。就絕大部分而言，上述整合密度的改善來自於最小特徵尺寸（例如，縮小半導體製程節點朝向次20奈米節點）不斷的縮小，以允許將更多的組件整合進給定區域內。隨著小型化、較高速、較大頻寬以及較低耗電與延遲的需求，更為小型且更具創新的半導體晶粒封裝技術的需求已逐漸成長。
隨著半導體技術日益進步，堆疊半導體元件，例如三維積體電路（3D IC），已出現而作為有效的替代方案，以進一步縮小半導體元件的物理尺寸。在堆疊半導體元件中，主動電路，諸如邏輯電路、記憶體、處理器電路等會在不同的晶圓上製造。兩個或更多個晶圓可被設置在另一晶圓之上，以進一步縮小半導體元件的封裝尺寸（form factor）。
兩個半導體晶圓或晶粒可透過適當的接合技術接合在一起。常使用的接合技術包括直接接合、化學活化接合（chemical activated bonding）、電漿活化接合、陽極結合（anodic bonding）、共晶接合（eutectic bonding）、玻璃料接合（glass frit bonding）、黏著劑接合（adhesive bonding）、熱壓接合（thermo-compressive bonding）、反應接合（reactive bonding）及/或類似製程。堆疊的半導體晶圓之間的電性連接可透上述接合製程而提供。堆疊的半導體元件可在較小封裝尺寸的情況下提供較高的密度，並且允許效能增加以及耗電量降低。
本發明的一實施例提供一種封裝方法，其包括：令第二晶粒與第一晶粒的表面接合；將所述第二晶粒包覆在隔絕材料中；形成延伸貫穿所述隔絕材料的貫通孔(through via)；以及在所述隔絕材料中形成第一被動元件。
本發明的另一實施例提供一種封裝方法，包括：令第二晶粒的多個接點與第一晶粒的多個第一接點對準；令第三晶粒的多個接點與所述第一晶粒的多個第二接點對準；使用所述第一晶粒的所述多個第一接點，以令所述第二晶粒與所述第一晶粒接合；使用所述第一晶粒的所述多個第二接點，以令所述第三晶粒與所述第一晶粒接合；將所述第二晶粒與所述第三晶粒包覆在介電材料中；在所述介電材料中形成第一開口及第二開口；以及將導電材料填入所述第一開口及所述第二開口中，以在所述第一開口中形成貫通孔並且在所述第二開口中形成第一被動元件。
本發明的另一實施例提供一種半導體元件，包括：與第一晶粒接合的第二晶粒；與所述第一晶粒接合的第三晶粒；沿著所述第二晶粒及所述第三晶粒的側壁延伸的隔絕材料；從第一晶粒延伸進入所述隔絕材料中的貫通孔；以及配置於所述隔絕材料中的被動元件，所述被動元件與所述第一晶粒電性連接。
以下揭露內容提供用於實作本發明的不同特徵的諸多不同的實施例或實例。以下闡述組件及配置的具體實例以簡化本揭露內容。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「上方」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、以使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本發明可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，但自身並不指示所論述的各種實施例及/或配置之間的關係。
另外，為易於說明，本文中可使用例如「在...之下」、「在...下面」、「下部」、「在…上方」、「上部」等空間相對性用語來闡述圖中所示一個元件或特徵與另一（其他）元件或特徵的關係。除了圖中所繪示的定向之外，所述空間相對性用語旨在涵蓋裝置在使用或操作中的不同定向。設備可被另外定向（旋轉90度或處於其他定向），且本文所用的空間相對性描述詞可同樣相應地進行解釋。
本實施例提供具有經改善的被動元件的系統級積體晶片半導體封裝及其形成方法。各種實施例將多個功能性晶片整合在單一元件封裝中，並且落實用在晶圆上晶片（Chip on Wafer，CoW）階段封裝中的晶片接合至晶圓（Chip-to-Wafer）技術（例如，合格晶粒）。舉例而言，為了減少形成焊料凸塊（例如，微凸塊）以及底填材料（underfill）的需求，功能性晶片可直接與其他功能性晶片接合（例如，藉由混合接合）。依據一些實施例，被動元件可被整合在封裝中，且被動元件可被形成在與一個或多個貫通孔及/或一個或多個晶粒相同的隔絕材料中。此處，形成在與一個或多個貫通孔及/或一個或多個晶粒相同的隔絕材料中的被動元件可在不大幅地增加半導體封裝尺寸的情況下，使被動元件具有改善的效能。
請參照圖1，其繪示出半導體封裝100的平面圖。半導體封裝100包括第一晶粒102A（例如繪示於圖2）、第二晶粒102B以及第三晶粒102C。第二晶粒102B及第三晶粒102C配置在下方的第一晶粒102A之上，且第二晶粒102B與第三晶粒102C中的每一者分別與第一晶粒102A以面對面的型態（face-to-face configuration）接合。第二晶粒102B與第三晶粒102C中的每一者被包覆於隔絕材料120中。第二晶粒102B與第三晶粒102C中的每一者可具有一個或多個貫穿晶粒通孔（through die vias）140B及140C。貫通孔160B延伸貫穿隔絕材料120並且提供電性連接至下方的第一晶粒102A。
半導體封裝100可包括一個或多個位於隔絕材料120中的被動元件。在圖1所繪示的實施例中，半導體封裝100包括電感器204B及204C、天線202B、耦合器200B、功率合成器210B及平衡-不平衡轉換器206B。根據特定方式或設計需求，半導體封裝100可包括較少的被動元件或額外的被動元件，或不同組合的被動元件，或不同實體型態（physical configurations）的被動元件，或不同種類的被動元件。此處，在隔絕材料120中形成整合在半導體封裝100內的被動元件可讓使用較厚金屬的被動元件的形成成為可能。舉例而言，相較於形成在線路內連線結構（line interconnect structures）的後端中的被動元件，形成在隔絕材料120中的被動元件可使用較厚金屬。如此，形成在隔絕材料120中的被動元件可具有改善的效能。在一些實施例中，在隔絕材料120中形成被動元件可在不大幅地增加半導體封裝100尺寸的情況下，形成具有增進效能的被動元件。
圖1繪示出剖線A-A’至面F-F’。後續圖式中所繪示的剖面圖將沿著這些剖線。圖2至圖5以及圖8至圖9是沿著圖1中的剖線A-A’進行繪示。
圖2至圖5為根據一些實施例的半導體封裝製造過程中多個中間步驟的剖面圖。請參照圖2，以晶圓型態提供第一晶粒102A。舉例而言，第一晶粒102A可為通過多種電性及/或結構測試的合格晶粒（known good dies，KGDs）。第一晶粒102A可為半導體晶粒且可以是任一種型態的積體電路，諸如應用處理器、邏輯電路、記憶體、類比電路、數位電路、混合電路及其他類似電路。第一晶粒102A可包括基材104A及位於基材104A上的內連線結構106A。舉例而言，基材104A可包括經摻雜或未摻雜的塊狀矽（bulk silicon）或絕緣體上矽晶（SOI）基材的主動層。一般而言，絕緣體上矽晶基材包括形成在絕緣層上的一層半導體材料，例如矽。絕緣層可例如為埋入氧化物（buried oxide，BOX）層或氧化矽層。絕緣層可提供於基材，如矽基材或玻璃基材，之上。在其他實施例中，基材可包括其他元素半導體，諸如鍺（germanium）；化合物半導體，包括碳化矽（silicon carbide）、砷化鎵（gallium arsenic）、磷化鎵（gallium phosphide）、磷化銦（indium phosphide）、砷化銦（indium arsenide）及/或銻化銦（indium antimonide）；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或前述材料之組合。其他基材，諸如多層基材或漸層基材，亦可被使用。
主動元件（未繪示），如電晶體、電容器、電阻器、二極體、光二極體、熔斷器（fuses）等可形成在基材104A的頂表面上。內連線結構106A可形成在主動元件及基材104A的前側（front side）上。前述的用詞”正面”或”前”表面或側是用以指稱元件上形成有主動元件及內連線層的主表面（major surface）。同樣地，晶粒的”後”表面則是與”正面”或”前”表面相對的主表面。
內連線結構106A可包括採用適當方法所形成的層間介電層及/或包含導電特徵110A（例如導線、包括銅、鋁、鎢、前述材質組合的通孔，以及其他類似導電特徵）的金屬間介電層108A。層間介電層及/或金屬間介電層108A可包括配置在導電特徵之間的低介電係數介電材料，其介電係數例如低於約4.0或甚至低於2.0。在一些實施例中，舉例而言，層間介電層及/或金屬間介電層108A可以由磷矽酸玻璃（phosphosilicate glass，PSG）、硼磷矽玻璃（borophosphosilicate glass，BPSG）、氟矽酸鹽玻璃（fluorosilicate glass，FSG）、碳氧化矽（SiOx Cy ）、旋塗式玻璃（Spin-On-Glass）、旋塗式聚合物（Spin-On-Polymers）、碳化矽材料、其化合物、其組成物、前述材料的組合等所製成，且可採用任何適當的方法形成，諸如旋塗（spinning）、化學氣相沉積及電漿輔助化學氣相沉積。內連線結構106A與多種主動元件電性連接以在第一晶粒102A中形成功能性電路，及/或內連線結構106A將多種主動元件電性連接至外部元件。前述的功能性電路所提供的功能可包括邏輯結構、記憶體結構、處理結構（processing structure）、感測器、放大器、配電（power distribution）、輸入/輸出電路等。此領域的技術人員當能理解上述提供的例子僅是用以進一步解釋不同實施例的應用，其並非用以限定本發明。其他電路亦可根據所給定的應用而適當地被使用。
其他額外的特徵，諸如輸入/輸出接點、保護層、導電柱體及/或凸塊下金屬（UBM）層，亦可選擇性地形成在內連線結構106A之上。上述第一晶粒102A的多種特徵可以任一適當的方法形成，此處不作進一步的詳細描述。此外，上述第一晶粒102A的一般特徵及型態為舉例的實施例，第一晶粒102A可包括任何數量的上述特徵及其他特徵的組合。
在一些實施例中，第一晶粒102A可被放置在載體（未繪示）上，載體在後續的製程步驟期間可對多種特徵（例如，第一晶粒102A）提供暫時的機械及結構支撐。如此，半導體封裝100的損害可被降低或避免。在其他實施例中，第一晶粒102A在後續的製程步驟期間可對半導體封裝100的其他組件提供暫時的機械及結構支撐，故不需要載體。
接著，請參照圖3，令第二晶粒102B及第三晶粒102C與第一晶粒102A接合。第二晶粒102B及第三晶粒102C中的每一者可分別以第二晶粒102B及第三晶粒102C的正面側（即晶粒包含有內連線結構106B、106C的一側）面向第一晶粒的正面側（即晶粒包含有內連線結構106A的一側）進行接合，以使得晶粒呈現面對面的型態。
第二晶粒102B及第三晶粒102C可與第一晶粒102A相似，且第一晶粒102A、第二晶粒102B及第三晶粒102C中類似的組件以類似的標號指代。舉例而言，第二晶粒102B及第三晶粒102C可為通過多種電性及/或結構測試的合格晶粒。第二晶粒102B及第三晶粒102C可為半導體晶粒且可以是任一種型態的積體電路，諸如應用處理器、邏輯電路、記憶體、類比電路、數位電路、混合電路及其他類似電路。第二晶粒102B及第三晶粒102C可為相似類型的晶粒或不同類型的晶粒。第二晶粒102B及第三晶粒102C中的每一者可包括基材104B/104C及位於基材104B/104C上的內連線結構106B/106C。舉例而言，基材104B/104C可包括經摻雜或未摻雜的塊狀矽或絕緣體上矽晶（SOI）基材的主動層。在其他實施例中，基材104B/104C可包括其他元素半導體，諸如鍺（germanium）；化合物半導體，包括碳化矽（silicon carbide）、砷化鎵（gallium arsenic）、磷化鎵（gallium phosphide）、磷化銦（indium phosphide）、砷化銦（indium arsenide）及/或銻化銦（indium antimonide）；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或前述材料之組合。其他基材，諸如多層基材或漸層基材，亦可被使用。
主動元件（未繪示），如電晶體、電容器、電阻器、二極體、光二極體、熔斷器（fuses）等可形成在基材104B/104C的頂表面上。內連線結構106B/106C可形成在主動元件及基材104B/104C的前側（front side）上。內連線結構106B/106C可包括採用適當方法所形成的層間介電層及/或包含導電特徵110B/110C（例如導線、包括銅、鋁、鎢、前述材質組合的通孔，以及其他類似導電特徵）的金屬間介電層108B/108C。層間介電層及/或金屬間介電層108B/108C可包括配置在導電特徵之間的低介電係數介電材料，其介電係數例如低於約4.0或甚至低於2.0。在一些實施例中，舉例而言，層間介電層及/或金屬間介電層108A可以由磷矽酸玻璃（phosphosilicate glass，PSG）、硼磷矽玻璃（borophosphosilicate glass，BPSG）、氟矽酸鹽玻璃（fluorosilicate glass，FSG）、碳氧化矽（SiOx Cy ）、旋塗式玻璃（Spin-On-Glass）、旋塗式聚合物（Spin-On-Polymers）、碳化矽材料、其化合物、其組成物、前述材料的組合等所製成，且可採用任何適當的方法形成，諸如旋塗（spinning）、化學氣相沉積及電漿輔助化學氣相沉積。
內連線結構106B/106C與多種主動元件電性連接以在第二晶粒102B及第三晶粒102C中分別形成功能性電路，且內連線結構106B/106C將第二晶粒102B及第三晶粒102C中的功能性電路電性連接至外部元件。前述的功能性電路所提供的功能可包括邏輯結構、記憶體結構、處理結構（processing structure）、感測器、放大器、配電（power distribution）、輸入/輸出電路等。此領域的技術人員當能理解上述提供的例子僅是用以進一步解釋不同實施例的應用，其並非用以限定本發明。其他電路亦可根據所給定的應用而適當地被使用。其他額外的特徵，諸如輸入/輸出接點、保護層、導電柱體及/或凸塊下金屬（UBM）層，亦可選擇性地形成在內連線結構106B/106C之上。
在一些實施例中，第二晶粒102B及第三晶粒102C例如利用直接表面接合、金屬對金屬接合、混合接合或其他接合製程與第一晶粒102A接合。在一些實施例中，可對即將進行接合的第一晶粒102A、第二晶粒102B及第三晶粒102C的表面進行清潔及/或表面活化製程。接著，第二晶粒102B的導電特徵110B及第三晶粒102C的導電特徵110C可分別與第一晶粒102A的導電特徵110A對準並且接觸。同時，第二晶粒102B中的層間介電層及/或金屬間介電層108B以及第三晶粒102C中的層間介電層及/或金屬間介電層108C可與第一晶粒102A中的層間介電層及/或金屬間介電層108A接觸。藉由提供壓力、提供熱及/或其他接合製程步驟至接合表面可使相互對準的導電特徵110A/110B以及導電特徵110A/110C熔接在一起，進而使第二晶粒102B及第三晶粒102C可分別與第一晶粒102A接合。在接合期間，接合製程亦可熔接彼此物理性接觸（physical contact）的層間介電層及/或金屬間介電層108A/108B以及彼此物理性接觸的層間介電層及/或金屬間介電層108A/108C的表面。在一些實施例中，接合後的晶粒會經過烘烤、加壓或其他用以強化或完成接合的處理。
接合之後，第一晶粒102A可電性連接至第二晶粒102B及第三晶粒102C。舉例而言，第一晶粒102A中的主動元件可電性連接至第二晶粒102B及/或第三晶粒102C中的主動元件。在一些實施例中，第二晶粒102B可藉由第一晶粒102A中的導電特徵電性連接至第三晶粒102C。舉例而言，第二晶粒102B中的主動元件可藉由第一晶粒102A中的導電特徵電性連接至第三晶粒102C中的主動元件。
第二晶粒102B及第三晶粒102C可具有約80微米至約200微米的初始厚度T1，例如約100微米。第二晶粒102B及第三晶粒102C亦可包括貫穿晶粒通孔140B及140C，貫穿晶粒通孔140B及140C分別從內連線結構106B及106C延伸於貫穿基材104B及104C的至少部分路徑上（at least part of the way through substrates）。貫穿晶粒通孔140B及140C被形成以提供內連線結構106B/106C與基材104B/104C之間的電性連接，及/或內連線結構106A與基材104B/104C的遠離側（far side）之間的電性連接。將詳細解釋如後（請參照圖5），在後續製程中，第二晶粒102B與第三晶粒102C將會被薄化，以使得貫穿晶粒通孔140B及140C被暴露在第二晶粒102B及第三晶粒102C的背側，進而製作出貫穿晶粒通孔140B及140C的背側電性連接（backside electrical connections）。
請參照圖4，在第二晶粒102B及第三晶粒102C周圍形成隔絕材料120。隔絕材料120沿著第二晶粒102B及第三晶粒102C的側壁延伸，並且沿著第一晶粒102A的頂表面延伸。在由上而下的視角中（未繪示），隔絕材料120可圍繞第二晶粒102B及第三晶粒102C。隔絕材料120可包括介電材料（例如，氧化物、氮化物或類似材料）、聚合物、模製化合物或類似材料。可根據第二晶粒102B及第三晶粒102C的最終預期厚度T2（請參照圖5）而選擇隔絕材料120的材料組成。
在一些實施例中，可根據第二晶粒102B及第三晶粒102C的最終厚度T2（請參照圖5）而選擇隔絕材料120。舉例而言，當據第二晶粒102B及第三晶粒102C相對較薄時，介電材料可用以作為隔絕材料120的材料。在另一個實施例中，為了提供改善的結構支撐，可使用聚合物材料或甚至模製化合物作為相對較厚的第二晶粒102B及第三晶粒102C的隔絕材料120。
請參照圖5，在隔絕材料120形成之後，可進行平坦化製程（例如，化學機械研磨、回蝕刻、研磨或類似製程）。研磨製程可薄化第二晶粒102B及第三晶粒102C的厚度並且暴露出貫穿晶粒通孔140B及140C。第二晶粒102B及第三晶粒102C在平坦化製程之後的厚度T2可介於約10微米至約50微米，例如20微米。在平坦化製程之後，隔絕材料120、第二晶粒102B以及第三晶粒102C的頂表面可實質上共面。
在一些實施例中，平坦化製程可造成金屬殘留，諸如殘留在頂表面上的金屬顆粒。據此，在研磨之後，可進行清潔，例如濕蝕刻，以移除金屬殘留。
接著，如圖6A至圖6F所示，圖案化隔絕材料120以產生開口，而貫通孔及/或被動元件將形成於開口中。在一些實施例中，可利用微影及/或蝕刻的組合在隔絕材料120中形成開口。
圖6A繪示沿著圖1所繪示的平面圖中的剖線A-A’的半導體封裝100。沿著剖線A-A’，隔絕材料120被圖案化以形成開口160A，而貫通孔160B（請參照圖7A）將形成於開口160A中。隔絕材料120被圖案化以形成開口204A，而電感器204B（請參照圖7A）將形成於開口204A中。雖然圖6A的剖面似乎繪示出兩個不同開口204A，但在平面圖中，開口204A可為單一連續的開口。即將形成貫通孔160B的開口160A可將第一晶粒102A中的一個或多個導電特徵110A暴露，以使貫通孔160B能電性連接至導電特徵110A。開口204A可將第一晶粒102A中的一個或多個導電特徵110A暴露，以使電感器204B能電性連接至導電特徵110A。開口160A及開口204A可同時形成，或可在接續（successive）的蝕刻及/或微影製程中形成。
圖6B繪示沿著圖1所繪示的平面圖中的剖線B-B’的半導體封裝100。沿著剖線B-B’，隔絕材料120被圖案化以形成開口160A，而貫通孔160B（請參照圖7B）將形成於開口160A中。隔絕材料120被圖案化以形成開口202A，而天線202B（請參照圖7B）將形成於開口202A中。隔絕材料120被圖案化以形成開口202A，而天線202B（請參照圖7B）將形成於開口202A中。即將形成貫通孔160B的開口160A可將第一晶粒102A中的一個或多個導電特徵110A暴露，以使貫通孔160B能電性連接至導電特徵110A。開口202A可將第一晶粒102A中的一個或多個導電特徵110A暴露，以使天線202B能電性連接至導電特徵110A。開口160A及開口202A可同時形成，或可在接續的蝕刻及/或微影製程中形成。
圖6C繪示沿著圖1所繪示的平面圖中的剖線C-C’的半導體封裝100。沿著剖線C-C’，隔絕材料120被圖案化以形成開口160A，而貫通孔160B（請參照圖7C）將形成於開口160A中。隔絕材料120被圖案化以形成開口200A，而耦合器200B（請參照圖7C）將形成於開口200A中。雖然圖6C的剖面似乎繪示出兩個不同開口200A，但在平面圖中，開口200A可為單一連續的開口。即將形成貫通孔160B的開口160A可將第一晶粒102A中的導電特徵110A暴露。開口200A可將第一晶粒102A中的一個或多個導電特徵110A暴露，以使耦合器200B能電性連接至導電特徵110A。開口160A及開口200A可同時形成，或可在接續的蝕刻及/或微影製程中形成。
圖6D繪示沿著圖1所繪示的平面圖中的剖線D-D’的半導體封裝100。沿著剖線D-D’，隔絕材料120被圖案化以形成開口160A，而貫通孔160B（請參照圖7D）將形成於開口160A中。隔絕材料120被圖案化以形成開口210A，而功率合成器210B（請參照圖7D）將形成於開口210A中。雖然圖6D的剖面似乎繪示出兩個不同開口210A，但在平面圖中，開口210A可為單一連續的開口。即將形成貫通孔160B的開口160A可將第一晶粒102A中的一個或多個導電特徵110A暴露，以使貫通孔160B能電性連接至導電特徵110A。開口210A可將第一晶粒102A中的一個或多個導電特徵110A暴露，以使功率合成器210B能電性連接至導電特徵110A。開口160A及開口210A可同時形成，或可在接續的蝕刻及/或微影製程中形成。
圖6E與圖6F分別繪示沿著圖1所繪示的平面圖中的剖線E-E’（圖6E）與剖線F-F’（圖6F）的半導體封裝100。沿著剖線E-E’與剖線F-F’，隔絕材料120被圖案化以形成多個開口160A，而貫通孔160B（請參照圖7E與圖7F）將形成於開口160A中。隔絕材料120亦被圖案化以形成開口210A以及開口206A，而上述討論的功率合成器210B（請參照圖7E與圖7F）將形成於開口210A中，且平衡-不平衡轉換器206B將形成於開口206A中。即將形成貫通孔160B的開口160A中的每一者可將第一晶粒102A中的一個或多個導電特徵110A暴露，以使貫通孔160B能電性連接至導電特徵110A。開口206A可將第一晶粒102A中的一個或多個導電特徵110A暴露，以使平衡-不平衡轉換器206B能電性連接至導電特徵110A。開口160A、開口210A及開口206A可同時形成，或可在接續的蝕刻及/或微影製程中形成。
在隔絕材料120圖案化之後，可沉積導電材料在開口中（例如，使用無電電鍍、電化學電鍍或類似製程）。在一些實施例中，導電材料可填滿（overfill）開口，且可進行平坦化製程（例如，化學機械研磨）以移除過多的導電材料並且形成貫通孔及被動元件。所形成的結構（resulting structure）繪示在圖7A至圖7F之中。舉例而言，圖7A沿著圖1的剖線A-A’繪示出貫通孔160B及電感器204B被形成在隔絕材料120中之後的剖面圖。電感器204B及貫通孔160B利用導電特徵110A電性連接至內連線結構106A。圖7B沿著圖1的剖線B-B’繪示出貫通孔160B及天線202B被形成在隔絕材料120中之後的剖面圖。天線202B及貫通孔160B利用導電特徵110A電性連接至內連線結構106A。圖7C沿著圖1的剖線C-C’繪示出貫通孔160B及耦合器200B被形成在隔絕材料120中之後的剖面圖。耦合器200B及貫通孔160B利用導電特徵110A電性連接至內連線結構106A。圖7D沿著圖1的剖線D-D’繪示出貫通孔160B及功率合成器210B被形成在隔絕材料120中之後的剖面圖。功率合成器210B及貫通孔160B利用導電特徵110A電性連接至內連線結構106A。圖7E與圖7F沿著圖1的剖線E-E’及剖線F-F’分別繪示出貫通孔160B及平衡-不平衡轉換器206B被形成在隔絕材料120中之後的剖面圖。平衡-不平衡轉換器206B及貫通孔160B利用導電特徵110A電性連接至內連線結構106A。各個被動元件的厚度T3可為約10微米至約50微米，例如為20微米。各個被動元件的厚度可與貫通孔160B的厚度、第二晶粒102B的厚度及第三晶粒120C的厚度實質上相同。
圖3至圖7F繪示出形成隔絕材料120、在隔絕材料120中蝕刻形成開口，接著在開口中形成被動元件（例如，天線202B、電感器204B、平衡-不平衡轉換器206B、耦合器200B及/或功率合成器210B）及貫通孔160B的實施例。在一些實施例中，被動元件（例如，天線202B、電感器204B、平衡-不平衡轉換器206B、耦合器200B及/或功率合成器210B）及貫通孔160B可在第二晶粒102B及第三晶粒102C接合至第一晶粒102A之前以及隔絕材料120形成之前形成。舉例而言，導電晶種層（未繪示）可沉積於第一晶粒102A上，例如繪示於圖2中，導電晶種層可沉積在被動元件（例如，天線202B、電感器204B、平衡-不平衡轉換器206B、耦合器200B及/或功率合成器210B）及貫通孔160B即將形成的層間介電層及/或金屬間介電層108A的表面上。在一些實施例中，導電晶種層為金屬層，導電晶種層可為單層或包含有多個以不同材料形成的子層的複合層（composite layer）。導電晶種層可以銅、鈦、鎳、金、前述材料之組合或其他類似材料。在一些實施例中，導電晶種層包括鈦層及位於鈦層上的銅層。導電晶種層可利用例如物理氣相沉積、化學氣相沉積、原子層沉積、前述製程的組合或其他類似製程而形成。在一些實施例中，導電晶種層包括鈦層及位於鈦層上的銅層。在其他的實施例中，導電晶種層為銅層。
接著，可沉積並且圖案化罩幕層，諸如圖案化光阻層（未繪示），其中形成在罩幕層中的開口暴露出導電晶種層。可利用例如無電電鍍製程或電化學電鍍製程在罩幕層中的開口填入導電材料，藉以形成被動元件（天線202B、電感器204B、平衡-不平衡轉換器206B、耦合器200B及/或功率合成器210B）及貫通孔160B。電鍍製程可單方向地（uni-directionally）填入圖案化光阻層的開口（例如，從導電晶種層向上）中。單方向地填入可允許開口的填入更為均勻。在其他實施例中，可在圖案化光阻層的開口側壁上形成另一導電晶種層，而此開口被多方向地（multi-directionally）填入。接著，可利用灰化（ashing）及/或溼式剝除製程以移除罩幕層，且可進行蝕刻步驟以移除導電晶種層被暴露出的部分，其中前述的蝕刻可為異方性（anisotropic）蝕刻。另一方面，與被動元件（天線202B、電感器204B、平衡-不平衡轉換器206B、耦合器200B及/或功率合成器210B）或貫通孔160B重疊的部分導電晶種層未被蝕刻。接著，利用與上述圖3中相同或類似方法將第二晶粒102B及第三晶粒102C接合至第一晶粒102A。接著，利用與上述圖4中相同或類似製程沿著被動元件（天線202B、電感器204B、平衡-不平衡轉換器206B、耦合器200B及/或功率合成器210B）及貫通孔160B的側壁形成隔絕材料120。在一些實施例中，在形成隔絕材料120之後，過多（excess）的隔絕材料120會出現在半導體封裝100的頂表面上。可進行研磨製程以使隔絕材料120平坦化，並且藉由隔絕材料120暴露出被動元件（天線202B、電感器204B、平衡-不平衡轉換器206B、耦合器200B及/或功率合成器210B）及貫通孔160B。所形成的結構與圖7A至圖7F所繪示的結構相同或類似。
在圖5中，扇出型態的重佈線層126可形成在隔絕材料120、第二晶粒102B及第三晶粒102C上。一般而言，重佈線層126所提供的導電圖案使得所完成的封裝（completed package）的引腳輸出接觸圖案（pin-out contact pattern）能夠與貫通孔160B及/或金屬柱體的圖案不同，進而允許貫通孔160B、第二晶粒102B及第三晶粒102C具有更大的設置彈性（flexibility in placement）。重佈線層126可用以提供外部電性連接至第一晶粒102A、第二晶粒102B及/或第三晶粒102C及/或貫通孔160B。重佈線層126可進一步透過貫通孔160B而電性耦接至第一晶粒102A、第二晶粒102B及/或第三晶粒102C，重佈線層126可電性耦接至一個或多個其他封裝、封裝基材、組件等，或前述之組合。重佈線層126包括導電特徵128，而導電特徵包括導線128A及通孔128B，其中通孔128B將下方的線路（例如，下方的導線128A）連接至下方的導電特徵（例如，貫通孔160B、貫穿晶粒通孔140B/140C，及/或導線128A）。導線128A可沿著任意方向延伸。重佈線層126可在隔絕材料120的頂表面上橫向延伸以越過第一晶粒102A的邊緣。導電特徵128可形成在一或多個聚合物層130中。聚合物層130可使用任何適合的方法，諸如旋塗技術、層壓或其他類似技術，並且以任何適合的材料（例如，聚醯亞胺(polyimide, PI)、聚苯并噁唑纖維(polybenzoxazole，PBO)、環氧樹脂、矽膠、丙烯酸酯(acrylates)、奈米填充的酚醛樹脂(nano-filled pheno resin)、矽氧烷(siloxane)、氟化聚合物(fluorinated polymer)、降冰片烯高分子(polynorbornene)）形成。
導電特徵128（例如，導線128A及/或通孔128B）可形成在聚合物層130中並且電性連接至第二晶粒102B、第三晶粒102C以及第一晶粒102A的內連線結構106A（例如，利用貫通孔160B）。導電特徵128的形成包括圖案化聚合物層130（例如，使用微影及/或蝕刻製程的組合）以及在經圖案化後的聚合物層之上及之中形成導電特徵。舉例而言，導電特徵128的形成可進一步包括沉積晶種層（未繪示）；利用具有多種開口的罩幕層（未繪示）以定義出導電特徵128的形狀；以及利用例如電化學電鍍製程填充罩幕層的開口。罩幕層及晶種層的過多部分（excess portions）可接著被移除。可於已被形成的導電特徵上形成另一層聚合物層，以電性隔離導電特徵並且為後續製程提供更為平坦的表面。圖8中所揭示的實施例不限制聚合物層及重佈線層126的導電特徵的數量。舉例而言，重佈線層126可包括任何數量的導電特徵，而導電特徵堆疊在多層聚合物層中且相互電性連接。
如圖8所進一步闡述，可在重佈線層126上形成額外的輸入/輸出特徵（I/O features）。舉例而言，外部連接器132（例如，球柵陣列球、控制塌陷晶片連接凸塊(C4 bumps)及類似者）可形成在重佈線層126上。外部連接器132可配置在形成在重佈線層126上的凸塊底金屬層134之上。外部連接器132可藉由重佈線層126電性連接至第一晶粒102A、第二晶粒102B及第三晶粒102C。外部連接器132可用以將半導體封裝100電性連接至其他封裝組件，例如另一個元件晶粒、中介基板（interposer）、封裝基材、印刷電路板、主板或類似組件。
依據特定設計或方式，可在半導體封裝100中形成多種不同型態的電性連接。舉例而言，外部連接器132可電性連接至被動元件（天線202B、電感器204B、平衡-不平衡轉換器206B、耦合器200B及/或功率合成器210B），且被動元件可轉而（in turn）電性連接至第二晶粒102B及/或第三晶粒102C。外部連接器132可電性連接至被動元件（天線202B、電感器204B、平衡-不平衡轉換器206B、耦合器200B及/或功率合成器210B），且被動元件可轉而（in turn）電性連接至第一晶粒102A。外部連接器132可電性連接第一晶粒102A，且第一晶粒102A可轉而電性連接至被動元件，諸如天線202B、電感器204B、平衡-不平衡轉換器206B、耦合器200B及/或功率合成器210B。外部連接器132可電性連接第二晶粒102B或第三晶粒102C，而第二晶粒102B或第三晶粒102C可轉而電性連接至第一晶粒102A，且第一晶粒102A可轉而電性連接至被動元件，諸如天線202B、電感器204B、平衡-不平衡轉換器206B、耦合器200B及/或功率合成器210B。如同最後的例子，外部點接器132可電性連接至第二晶粒102B的貫穿通孔或第三晶粒102C的貫穿通孔，可轉而電性連接至第一晶粒102A，且可轉而電性連接至被動元件，諸如天線202B、電感器204B、平衡-不平衡轉換器206B、耦合器200B及/或功率合成器210B。
接著，如圖9所闡述，半導體封裝100的定向（orientation）可以顛倒。在顛倒的定向中，外部連接器132可貼附至暫時支撐框體136（例如，包括支撐帶(tape)）。
如此處所述，半導體封裝可將功能性晶片直接接合至其他功能性晶片上而形成，且貫通孔可延伸貫穿將一個或多個功能性晶片包覆的隔絕材料。被動元件可被整合在半導體封裝中，並且可被形成在與貫通孔及/或功能性晶片相同的隔絕材料中。相較於形成在線路內連線結構的後端中的被動元件，本實施例可使用較厚金屬形成被動元件。此處，在不大幅地增加半導體封裝100尺寸的情況下，可使形成在與貫通孔及/或功能性晶片相同的隔絕材料中的被動元件具有改善的效能。
本發明的一實施例提供一種封裝方法，其包括：令第二晶粒與第一晶粒的表面接合；將所述第二晶粒包覆在隔絕材料中；形成延伸貫穿所述隔絕材料的貫通孔；以及在所述隔絕材料中形成第一被動元件。
在上述的封裝方法中，所述第一被動元件與所述第一晶粒的導電特徵電性連接。
在上述的封裝方法中，令所述第二晶粒與所述第一晶粒的所述表面接合包括令所述第二晶粒與所述第一晶粒的所述表面混合接合。
上述的封裝方法更包括：在將所述第二晶粒包覆在隔絕材料中之後，在所述第二晶粒上進行平坦化製程。
在上述的封裝方法中，所述平坦化製程暴露出所述第二晶粒中的貫穿晶粒通孔。
上述的封裝方法更包括：令第三晶粒與第一晶粒的表面接合；以及將所述第三晶粒包覆在隔絕材料中。
在上述的封裝方法中，所述第一晶粒包括位在基材上的內連線結構，且其中所述第一被動元件與所述內連線結構中的導線電性連接。
在上述的封裝方法中，所述貫通孔及所述第一被動元件是同時形成。
在上述的封裝方法中，同時形成所述第一被動元件及所述貫通孔包括：在所述隔絕材料中形成多個開口；進行電鍍製程以在所述多個開口中沉積導電材料；以及進行平坦化製程，其中所述第一被動元件與所述貫通孔是在平坦化製程之後形成。
在上述的封裝方法中，形成所述貫通孔及形成所述第一被動元件包括：進行第一蝕刻以形成第一開口；進行第二蝕刻以形成第二開口，其中所述第二蝕刻是在所述第一蝕刻完成之後進行；以及進行電鍍製程以在所述第一開口中形成所述貫通孔並且在所述第二開口中形成所述第一被動元件，或者進行電鍍製程以在所述第一開口中形成所述第一被動元件並且在所述第二開口中形成所述貫通孔。
在上述的封裝方法中，所述第一被動元件包括電感器、天線、功率和成器、耦合器或平衡-不平衡轉換器。
上述的封裝方法更包括：形成第二被動元件；以及將所述第二被動元件包覆在所述隔絕材料中；其中所述第一被動元件與所述第二被動元件是同時形成。
本發明的另一實施例提供一種封裝方法，包括：令第二晶粒的多個接點與第一晶粒的多個第一接點對準；令第三晶粒的多個接點與所述第一晶粒的多個第二接點對準；使用所述第一晶粒的所述多個第一接點，以令所述第二晶粒與所述第一晶粒接合；使用所述第一晶粒的所述多個第二接點，以令所述第三晶粒與所述第一晶粒接合；將所述第二晶粒與所述第三晶粒包覆在介電材料中；在所述介電材料中形成第一開口及第二開口；以及將導電材料填入所述第一開口及所述第二開口中，以在所述第一開口中形成貫通孔並且在所述第二開口中形成第一被動元件。
在上述的封裝方法中，所述第一開口及所述第二開口是同時形成。
在上述的封裝方法中，所述第一開口及所述第二開口是依序形成。
上述的封裝方法更包括：在所述介電材料中形成第三開口；以及將所述導電材料填入所述第三開口中，以在所述第三開口中形成第二被動元件。
在上述的封裝方法中，所述第一開口、所述第二開口及所述第三開口是同時形成。
在上述的封裝方法中，所述第一被動元件及所述第二被動元件是選自於由電感器、天線、功率和成器、耦合器及平衡-不平衡轉換器所組成的群組。
本發明的另一實施例提供一種半導體元件，包括：與第一晶粒接合的第二晶粒；與所述第一晶粒接合的第三晶粒；沿著所述第二晶粒及所述第三晶粒的側壁延伸的隔絕材料；從第一晶粒延伸進入所述隔絕材料中的貫通孔；以及配置在所述隔絕材料中的被動元件，所述被動元件與所述第一晶粒電性連接。
在上述的封裝方法中，所述被動元件的厚度與所述貫通孔的厚度實質上相同，所述厚度是在與所述第一晶粒的主表面垂直的方向上量測。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本發明的各個態樣。熟習此項技術者應理解，其可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此類等效構造並不背離本發明的精神及範圍，且熟習此項技術者可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替、及變更。
100‧‧‧半導體封裝102A‧‧‧第一晶粒102B‧‧‧第二晶粒102C‧‧‧第三晶粒104A、104B、104C‧‧‧基材106A、106B、106C‧‧‧內連線結構108A、108B、108C‧‧‧層間介電層及/或金屬間介電層110A、110B、110C、128‧‧‧導電特徵120‧‧‧隔絕材料126‧‧‧重佈線層128A‧‧‧導線128B‧‧‧通孔130‧‧‧聚合物層132‧‧‧外部連接器134‧‧‧凸塊底金屬層136‧‧‧暫時支撐框體140B、140C‧‧‧貫穿晶粒通孔160A、200A、202A、204A、206A、210A‧‧‧開口160B‧‧‧貫通孔200B‧‧‧耦合器202B‧‧‧天線204B、204C‧‧‧電感器206B‧‧‧平衡-不平衡轉換器210B‧‧‧功率合成器T1、T2、T3‧‧‧厚度A-A’、B-B’、C-C’、D-D’、E-E’、F-F’‧‧‧剖線
結合附圖閱讀以下詳細說明，會最佳地理解本發明的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1為根據一些實施例的半導體封裝的平面圖。 圖2至圖5為根據一些實施例的半導體封裝的剖面圖。 圖6A至圖6F為根據一些實施例的半導體封裝的剖面圖。 圖7A至圖7F為根據一些實施例的半導體封裝的剖面圖。 圖8與圖9為根據一些實施例的半導體封裝的剖面圖。
100‧‧‧半導體封裝
102A‧‧‧第一晶粒
104A、104B、104C‧‧‧基材
108A、108B、108C‧‧‧層間介電層及/或金屬間介電層
110A、110B、110C、128‧‧‧導電特徵
120‧‧‧隔絕材料
126‧‧‧重佈線層
128A‧‧‧導線
128B‧‧‧通孔
130‧‧‧聚合物層
132‧‧‧外部連接器
134‧‧‧凸塊底金屬層
160B‧‧‧貫通孔
A-A’‧‧‧剖線

Claims (10)

  1. 一種封裝方法，包括：令第二晶粒與第一晶粒的表面接合；將所述第二晶粒包覆在隔絕材料中；形成延伸貫穿所述隔絕材料的貫通孔；以及在所述隔絕材料中形成第一被動元件，所述第一被動元件位在所述第一晶粒上方且沿著所述第二晶粒的側壁延伸。
  2. 如申請專利範圍第1項所述的封裝方法，更包括：在將所述第二晶粒包覆在隔絕材料中之後，在所述第二晶粒上進行平坦化製程。
  3. 如申請專利範圍第1項所述的封裝方法，更包括：令第三晶粒與第一晶粒的表面接合；以及將所述第三晶粒包覆在隔絕材料中。
  4. 如申請專利範圍第1項所述的封裝方法，其中所述貫通孔及所述第一被動元件是同時形成。
  5. 一種封裝方法，包括：令第二晶粒的多個接點與第一晶粒的多個第一接點對準；令第三晶粒的多個接點與所述第一晶粒的多個第二接點對準；使用所述第一晶粒的所述多個第一接點，以令所述第二晶粒與所述第一晶粒接合； 使用所述第一晶粒的所述多個第二接點，以令所述第三晶粒與所述第一晶粒接合；將所述第二晶粒與所述第三晶粒包覆在介電材料中；在所述介電材料中形成第一開口及第二開口；以及將導電材料填入所述第一開口及所述第二開口中，以在所述第一開口中形成貫通孔並且在所述第二開口中形成第一被動元件。
  6. 如申請專利範圍第5項所述的封裝方法，更包括：在所述介電材料中形成第三開口；以及將所述導電材料填入所述第三開口中，以在所述第三開口中形成第二被動元件。
  7. 一種半導體元件，包括：與第一晶粒接合的第二晶粒；與所述第一晶粒接合的第三晶粒；沿著所述第二晶粒及所述第三晶粒的側壁延伸的隔絕材料；從第一晶粒延伸進入所述隔絕材料中的貫通孔；以及配置在所述隔絕材料中的被動元件，所述被動元件與所述第一晶粒電性連接，其中所述被動元件的厚度與所述貫通孔的厚度實質上相同，所述厚度是在與所述第一晶粒的主表面垂直的方向上量測。
  8. 如申請專利範圍第7項所述的半導體元件，其中所述被動元件的厚度與所述第二晶粒及所述第三晶粒的厚度實質上相同，所述厚度是在與所述第一晶粒的主表面垂直的方向上量測。
  9. 一種封裝方法，包括：令第二晶粒與第一晶粒的第一表面接合；令第三晶粒與第一晶粒的所述第一表面接合；沿著所述第三晶粒的側壁與所述第二晶粒的側壁形成隔絕材料，其中所述隔絕材料的側壁與所述第一晶粒的側壁對準；在所述隔絕材料中形成第一開口與第二開口，其中所述第一晶粒的第一接點藉由所述第一開口暴露，所述第一晶粒的第二接點藉由所述第二開口暴露；以及將所述導電材料同時填入所述第一開口與所述第二開口中，以在所述第一開口中形成第一被動元件以及在所述第二開口中形成第二被動元件，所述第一被動元件與所述第一接點電性連接，且所述第二被動元件與所述第二接點電性連接。
  10. 如申請專利範圍第9項所述的封裝方法，更包括：在所述隔絕材料的第一表面與所述第一晶粒的所述第一表面之間形成延伸貫穿所述隔絕材料的貫通孔，其中所述隔絕材料的所述第一表面與所述第二晶粒的遠離所述第一晶粒的表面切齊。
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