TW202404049A - 標準大宗商品化現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯驅動器 - Google Patents

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Abstract

一晶片封裝，包括第一半導體晶片、第二半導體晶片、聚合物層設置在第一半導體晶片與第二半導體晶片之間，第一金屬層位在第一半導體晶片、第二半導體晶片及聚合物層上，其中第一金屬層連接該第一半導體晶片與第二半導體晶片，第一金屬層延伸橫越該第一半導體晶片的邊緣及第二半導體晶片的邊緣，第一介電層在第一金屬層上且在第一半導體晶片、第二半導體晶片及聚合物層上方，其中第一介電層延伸橫越第一半導體晶片的邊緣及第二半導體晶片的邊緣，第二金屬層位在第一介電層、第一半導體晶片、第二半導體晶片及聚合物層上方，其中第二金屬層延伸橫越第一半導體晶片的邊緣及第二半導體晶片的邊緣，一第二介電層在第二金屬層上，且位在第一介電層、該第一半導體晶片、第二半導體晶片及聚合物層上方，其中第二介電層延伸橫越第一半導體晶片的邊緣及第二半導體晶片的邊緣，以及一第一金屬凸塊在第二金屬層上，第一半導體晶片及第二半導體晶片其中之一包括一FPGA晶片，而另一個晶片包括一非揮發性記憶體(NVM)晶片。

Description

標準大宗商品化現場可編程邏輯閘陣列(FPGA)積體電路晶片組成之邏輯驅動器
本發明係有關一邏輯晶片封裝、一邏輯驅動器封裝、一邏輯晶片裝置、一邏輯晶片模組、一邏輯驅動器、一邏輯硬碟、一邏輯驅動器硬碟、一邏輯驅動器固態硬碟、一現場可編程邏輯閘陣列(Field Programmable Gate Array (FPGA))邏輯硬碟或一現場可編程邏輯閘陣列邏輯驅動器(以下簡稱邏輯驅動器，意即是以下說明書提到邏輯晶片封裝、一邏輯驅動器封裝、一邏輯晶片裝置、一邏輯晶片模組、一邏輯硬碟、一邏輯驅動器硬碟、一邏輯驅動器固態硬碟、一現場可編程邏輯閘陣列(Field Programmable Gate Array (FPGA))邏輯硬碟或一現場可編程邏輯閘陣列邏輯驅動器，皆簡稱邏輯驅動器)，本發明之邏輯驅動器包括複數FPGA積體電路(IC)晶片、用於現場程式編程為目的之一或多個非揮發性記憶體IC晶片，更具體而言，使用複數標準大宗商品化FPGA IC 晶片及複數非揮發性記憶體IC晶片組成一標準大宗商品化邏輯驅動器，當現場程式編程時，此標準大宗商品化邏輯驅動器可被使用在不同應用上。
FPGA半導體IC晶片己被用來發展一創新的應用或一小批量應用或業務需求。當一應用或業務需求擴展至一定數量或一段時間時，半導體IC供應商通常會將此應用視為一特殊應用IC晶片(Application Specific IC (ASIC) chip)或視為一客戶自有工具IC晶片(Customer-Owned Tooling (COT) IC 晶片)，從FPGA晶片設計轉換為ASIC晶片或COT晶片，是因現有的FPGA IC晶片己有一特定應用，以及現有的FPGA IC晶片相較於一ASIC晶片或COT晶片是(1)需較大尺寸的半導體晶片、較低的製造良率及較高製造成本；(2)需消耗較高的功率；(3)較低的性能。當半導體技術依照摩爾定律(Moore’s Law)發展至下一製程世代技術時(例如發展至小於30奈米(nm)或20奈米(nm))，針對設計一ASIC晶片或一COT晶片的一次性工程費用(Non-Recurring Engineering (NRE))的成本是十分昂貴的(例如大於5百萬元美金，或甚至超過1千萬元美金、2千萬元美金、5千萬元美金或1億元美金)。如此昂貴的NRE成本，降低或甚至停止先進IC技術或新一製程世代技術應用在創新或應用上，因此為了能輕易實現在半導體創新進步，需要發展一持續的創新及低製造成本的一新製造方法或技術。
本發明揭露一標準大宗商品化邏輯驅動器，此標準大宗商品化邏輯驅動器為一多晶片封裝用經由現場編程(field programming)方式達到計算及(或)處理功能，此晶片封裝包括數FPGA IC晶片及一或複數可應用在不同邏輯的非揮發性記憶體IC晶片，此二者不同點在於前者是一具有邏輯功能的計算/處理器，而後者為一具有記憶體功能的資料儲存器，此標準大宗商品化邏輯驅動器所使用的非揮發性記憶體IC晶片是類似使用一標準大宗商品化固態儲存硬碟(或驅動器)、一資料儲存硬碟、一資料儲存軟碟、一通用序列匯流排(Universal Serial Bus (USB))快閃記憶體碟(或驅動器)、一USB驅動器、一USB記憶棒、一快閃記憶碟或一USB記憶體。
本發明揭露一標準大宗商品化邏輯驅動器，此標準大宗商品化邏輯驅動器為一多晶片封裝用經由現場編程(field programming)方式達到計算及(或)處理功能，此晶片封裝包括數FPGA IC晶片及一個(或複數個)可應用在不同邏輯的非揮發性記憶體IC晶片，此二者不同點在於前者是一具有邏輯功能的計算/處理器，而後者為一具有記憶體功能的資料儲存器，此標準大宗商品化邏輯驅動器所使用的非揮發性記憶體IC晶片是類似使用一標準大宗商品化固態儲存硬碟(或驅動器)、一資料儲存硬碟、一資料儲存軟碟、一通用序列匯流排(Universal Serial Bus (USB))快閃記憶體碟(或驅動器)、一USB驅動器、一USB記憶棒、一快閃記憶碟或一USB記憶體。
本發明更揭露一降低NRE成本方法，此方法係經由標準大宗商品化邏輯驅動器實現在半導體IC晶片上的創新及應用。具有創新想法或創新應用的人、使用者或開發者需購買此標準大宗商品化邏輯驅動器及可寫入(或載入)此標準大宗商品化邏輯驅動器的一開發或撰寫軟體原始碼或程式，用以實現他/她的創新想法或創新應用。此實現的方法與經由開發一ASIC晶片或COT IC晶片實現的方法相比較，本發明所提供實現的方法可降低NRE成本大於2.5倍或10倍以上。對於先進半導體技術或下一製程世代技術時(例如發展至小於30奈米(nm)或20奈米(nm))，對於ASIC晶片或COT晶片的NRE成本大幅地增加，例如增加超過美金5百萬元，甚至超過美金1千萬元、2千萬元、5千萬元或1億元。如ASIC晶片或COT IC晶片的16奈米技術或製程世代所需的光罩的成本就超過美金2百萬元、美金5百萬元或美金1千萬元，若使用邏輯驅動器實現相同或相似的創新或應用可將此NRE成本費用降低小於美金1仟萬元，甚至可小於美金5百萬元、美金3百萬元、美金2百萬元或美金1百萬元。本發明可激勵創新及降低實現IC晶片設計在創新上的障礙以及使用先進IC製程或下一製程世代上的障礙，例如使用比30奈米、20奈米或10奈米更先進的IC製程技術。
本發明揭露一種現有邏輯ASIC晶片或COT晶片的產業模式改變成進入一商業化邏輯IC晶片產業模式的方法，例如像是現有商業化的動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）晶片產業模式或是商業快閃記憶體IC晶片產業模式，經由標準大宗商品化邏輯驅動器。對一相同的創新或新應用而言，標準大宗商品化邏輯驅動器可作為ASIC晶片或COT IC晶片的一替代方案，標準大宗商品化邏輯驅動器從效能、功耗、工程及製造成本應可比現有的ASIC晶片或COT IC晶片好或相同。現有的邏輯ASIC晶片或COT IC晶片設計、製造及(或)生產的公司(包括無廠IC晶片設計及生產公司、IC晶圓廠或接單製造(可無產品)、公司及(或)、垂直整合IC晶片設計、製造及生產的公司)可變成類似現有商業化DRAM的公司、快閃記憶體IC晶片設計、製造及生產的公司、快閃USB棒或驅動公司、快閃固態驅動器或硬碟設計、製造及生產的公司。現有的邏輯ASIC晶片或COT IC晶片設計公司及(或)製造公司(包括無廠IC晶片設計及生產公司、IC晶圓廠或接單製造(可無產品)公司、垂直整合IC晶片設計、製造及生產的公司)可改變公司的生意模式為如以下方式：(1)設計、製造及(或)販售標準大宗商品化FPGA IC晶片；及(或)(2) 設計、製造及(或)販售標準大宗商品化邏輯驅動器。個人、使用者、客戶、軟體開發者應用程序開發人員可購買此標準大宗商品化邏輯驅動器及撰寫軟體之原始碼，進行針對他/她所期待的應用進行程序編寫，例如，在人工智能(Artificial Intelligence, AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、虛擬實境(VR)、擴增實境(AR)、車用電子圖形處理(GP)。此邏輯驅動器可編寫執行例如是圖形晶片、基頻晶片、以太網路晶片、無線晶片(例如是802.11ac)或人工智能晶片等功能的晶片。此邏輯驅動器或者可編寫執行人工智能、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、虛擬實境(VR)、擴增實境(AR)、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能。
本發明另外揭露一種將現有邏輯ASIC晶片或COT晶片硬體產業模式經由標準大宗商品化邏輯驅動器改變成一軟體產業模式。在同一創新及應用上，標準大宗商品化邏輯驅動器從效能、功耗、工程及製造成本應可比現有的ASIC晶片或COT IC晶片好或相同，因此標準大宗商品化邏輯驅動器可作為設計ASIC晶片或COT IC晶片的替代方案。現有的ASIC晶片或COT IC晶片的設計公司或供應商可變成軟體開發商或供應商，及變成以下的產業模式：(1)變成軟體公司針對自有的創新及應用進行軟體研發或軟體販售，進而讓客戶或使用者安裝軟體在客戶或使用者自己擁有的標準大宗商品化邏輯驅動器中；及/或 (2) 仍是販賣硬體的硬體公司而沒有進行ASIC晶片或COT IC晶片的設計及生產。針對創新或新應用可安裝自我研發的軟體可安裝在販賣的標準大宗商品化邏輯驅動器內的一個(或複數個)非揮發性記憶體IC晶片內，然後再賣給他們的客戶或使用者。他們也可針對所期望寫軟體原始碼在標準大宗商品化邏輯驅動器內(也就是將軟體原始碼安裝在標準大宗商品化邏輯驅動器內的非揮發性記憶體IC晶片內)，例如在人工智能(Artificial Intelligence, AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、虛擬實境(VR)、擴增實境(AR)、車用電子圖形處理(GP)。此邏輯驅動器可編寫執行例如是圖形晶片、基頻晶片、以太網路晶片、無線晶片(例如是802.11ac)或人工智能晶片等功能的晶片。此邏輯驅動器或者可編寫執行人工智能、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、虛擬實境(VR)、擴增實境(AR)、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能。
本發明另外揭露一種將現有系統設計、系統製造及(或)系統產品的產業經由標準大宗商品化化邏輯驅動器改變成一商業化系統/產品產業，例如像是現在的商業DRAM產業快閃記憶體產業。現有的系統、電腦、處理器、智慧型手機或電子儀器或裝置可變成一標準大宗商品化化硬體公司，硬體以記憶體驅動器及邏輯驅動器為主要硬體。記憶體驅動器可以是硬碟、閃存驅動器(隨身碟)及(或)固態驅動器(solid-state drive)。本發明中所揭露的邏輯驅動器可具有數量足夠多的輸出/輸入端(I/Os)，用以支持(支援)所有或大部分應用程式的編程的I/Os部分。例如執行以下其中之一功能或以下功能之組合：人工智能(Artificial Intelligence, AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、虛擬實境(VR)、擴增實境(AR)、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等其它功能。邏輯驅動器可包括：(1)軟體或應用程式的開發者可以下載應用軟體或編程碼，經由I/O連接埠或連接器連接或耦接至該邏輯驅動器的I/Os，以進行編程或配置該邏輯驅動器；(2)執行或使用者所使用的I/Os，使用者經由一個(或複數個)的外部I/Os或連接器連接或耦接至邏輯驅動器的I/Os執行指令，例如產生製作一微軟文書檔(word file)、一簡報檔或一試算表。外部元件的外部I/Os或連接器連接或耦接至相對應的邏輯驅動器I/Os包括一個(或複數個)(2, 3, 4或大於4)的USB連接端、一個(或複數個)IEEE 單層封裝揮發性記憶體驅動器4連接端、一個(或複數個)乙太網路連接端、一個(或複數個)音源端或序列埠，例如是RS-232連接端或COM(通信)連接端、無線收發器I/Os及(或)藍牙收發器I/Os，連接或耦接至相對應的邏輯驅動器I/Os的外部I/Os可包括用於通訊、連接或耦接至記憶體驅動器用途的串行高級技術附件(Serial Advanced Technology Attachment, SATA)連接端或外部連結(Peripheral Components Interconnect express, PCIe)連接端。這些用於通訊、連接或耦接的I/Os可設置、位在、組裝或連接在(或至)一基板、一軟板或硬板上，例如一印刷電路板(Printed Circuit Board, PCB)、一具有連接線路結構的矽基板、一具有連接線路結構的金屬基板、一具有連接線路結構的玻璃基板、一具有連接線路結構的陶瓷基板或一具有連接線路結構的軟性基板。邏輯驅動器經由錫凸塊、銅柱或銅凸塊或金凸塊以類似覆晶(flip-chip)晶片封裝製程或使用在液晶顯示器驅動器封裝技術的覆晶接合(Chip-On-Film (COF))封裝製程，將邏輯驅動器設置在基板、軟板或硬板上。現有的系統、電腦、處理器、智慧型手機或電子儀器或裝置可變成：(1)販賣標準大宗商品化化硬體的公司，對於本發明而言，此類型的公司仍是硬體公司，而硬體包括記憶體驅動器及邏輯驅動器；(2)針對使用者所開發系統或應用軟體，而安裝在使用者自有的標準大宗商品化化硬體中，對於本發明而言，此類型的公司是軟體公司；(3)安裝第三者所開發系統或應用軟體或程式在標準大宗商品化化硬體中以及販賣軟體下載硬體，對於本發明而言，此類型的公司是硬體公司。
本發明另外揭露一種標準大宗商品化FPGA IC晶片作為標準大宗商品化邏輯驅動器使用。此標準大宗商品化FPGA IC晶片係採用先進的半導體技術或新一世代製程設計及製造，使其在最小製造成本下能具有小的晶片尺寸及優勢的製造良率，例如比30奈米(nm)、20nm或10nm更先進或相等，或尺寸更小或相同的半導體先進製程。此標準大宗商品化FPGA IC晶片的尺寸係介於400毫米平方(mm 2)與9 mm 2之間、225毫米mm 2與9 mm 2之間、144毫米mm 2與16mm 2之間、100毫米mm 2與16 mm 2之間、75毫米mm 2與16 mm 2之間或50毫米mm 2與16 mm 2之間。先進的半導體技術或新一世代製程製造的電晶體可以是一鰭式場效電晶體(FIN Field-Effect-Transistor (FINFET))、矽晶片在絕緣體上(Silicon-On-Insulator (FINFET SOI))、薄膜全耗盡之矽晶片在絕緣體上((FDSOI) MOSFET)、薄膜部分耗盡之矽晶片在絕緣體上(Partially Depleted Silicon-On-Insulator (PDSOI))、金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor(MOSFET))或常規MOSFET。此標準大宗商品化FPGA IC晶片可能只能與邏輯驅動器內的其它晶片進行通信，其中標準大宗商品化FPGA IC晶片的輸入/輸出電路可能只需要小型輸入/輸出驅動器(複數I/O驅動器)或輸入/輸出接收器(I/O 複數接收器)，以及小型(或無)靜電放電(Electrostatic Discharge (ESD))裝置。此輸入/輸出驅動器、輸入/輸出接收器或輸入/輸出電路的驅動能力、負載、輸出電容或輸入電容係介於0.1皮法(pF)至10pF之間、介於0.1pF至5pF之間、介於0.1pF至3pF之間或介於0.1pF至2pF之間，或小於10pF、小於5pF、小於3pF、小於2pF或小於1pF。ESD裝置的大小係介於0.05pF至10pF之間、介於0.05pF至5pF之間、介於0.05pF至2pF之間或介於0.05pF至1pF之間，或小於5pF、小於3pF、小於2pF、小於1pF或小於0.5pF。例如，一雙向(或三態)的輸入/輸出接墊或電路可包括一ESD電路、一接收器及一驅動器，其輸出電容或輸入電容係介於0.1pF至10pF之間、介於0.1pF至5pF之間或介於0.1pF至2pF之間，或小於10pF、小於5pF、小於3pF、小於2pF或小於1pF。全部或大部分的控制及(或)輸入/輸出電路或單元位外部或不包括在標準大宗商品化FPGA IC晶片內 (例如，關閉-邏輯-驅動器輸入/輸出電路(off-logic-drive I/O circuits)，意即是大型輸入/輸出電路用於與外部邏輯驅動器的電路或元件通訊)，但可被包括在同一邏輯驅動器中的另一專用的控制晶片、一專用輸入/輸出晶片或專用控制及輸入./輸出晶片內，標準大宗商品化FPGA IC晶片中最小(或無)面積係被使用設置控制或輸入/輸出電路，例如小於15%、10%、5%、2%、1%、0.5%或0.1%面積係被使用設置控制或輸入/輸出電路，或標準大宗商品化FPGA IC晶片中最小(或無)電晶體係被使用設置控制或輸入/輸出電路，例如電晶體數量小於15%、10%、5%、2%、1%、0.5%或0.1%係被使用設置控制或輸入/輸出電路，或標準大宗商品化FPGA IC晶片的全部或大部分的面積係使用在(i)邏輯區塊設置，其包括邏輯閘矩陣、運算單元或操作單元、及(或)查找表(Look-Up-Tables, LUTs)及多工器(複數多工器)；及(或) (ii)可編程交互連接線)。例如，標準大宗商品化FPGA IC晶片中大於85%、大於90%、大於95%、大於98%、大於99%、大於99.5%、大於99.9%面積被使用設置邏輯區塊及可編程交互連接線，或是標準大宗商品化FPGA IC晶片中全部或大部分的電晶體係被使用設置邏輯區塊及(或)可編程交互連接線，例如電晶體數量大於85%、大於90%、大於95%、大於98%、大於99%、大於99.5%、大於99.9%被用來設置邏輯區塊及(或)可編程交互連接線。
複數邏輯區塊包括(i)複數邏輯閘矩陣，其包括布爾邏輯驅動器，例如是NAND電路、NOR電路、AND電路及(或)OR電路；(ii)複數計算單元，例如加法器電路、多工器、移位寄存器、浮點電路及乘法和/或除法電路；(iii)LUTs及多工器。另外，布爾邏輯驅動器、邏輯閘功能、某些計算、運算或處理可經由LUTs及(或)複數多工器執行。LUTs可儲存或記憶處理結果或計算邏輯閘結果、運算結果、決策過程或操作結果、事件結果或活動結果。例如，LUTs可儲存或記憶資料或結果在複數靜態隨機存儲器單元(複數SRAM單元)內。複數靜態隨機存取記憶體(SRAM)單元可分佈設置在FPGA晶片中，且是靠近或接近相對應邏輯區塊內的多工器。另外，複數SRAM單元可被設置在FPGA晶片內某一區域或位置的一SRAM矩陣內，為了在FPGA晶片中分佈位置的邏輯區塊之複數選擇多工器，複數SRAM單元矩陣聚集或包括複數LUTs的SRAM單元，複數SRAM單元可被設置在FPGA晶片中某些複數區域中的一個(或複數個)SRAM矩陣內；為了在FPGA晶片中分佈位置的邏輯區塊之複數選擇多工器，每一SRAM矩陣可聚集或包括複數LUTs的SRAM單元。儲存或鎖存在每一SRAM單元內的資料可輸入至多工器內作為選擇之用。每一SRAM單元可包括6個電晶體(6T SRAM)，此6個電晶體包括2個傳輸(寫入)電晶體及4個資料鎖存電晶體，其中2個傳輸電晶體係被用在寫入資料至4個資料鎖存電晶體的儲存或鎖存的2節點。每一SRAM單元可包括5個電晶體(5T SRAM)，此6個電晶體包括1個傳輸(寫入)電晶體及4個資料鎖存電晶體，其中1個傳輸電晶體係被用在寫入資料至4個資料鎖存電晶體的儲存或鎖存的2個節點，在5T或6T的SRAM單元內的4個資料鎖存電晶體中的二個其中之一鎖存點係連接或耦接至多工器。在5T或6T SRAM單元所儲存的資料係被作為LUTs使用。當輸入一組資料、請求或條件時，多工器會依據輸入的資料、請求或條件去選擇儲存或記憶在LUTs內相對應的資料(或結果)。可使用下列所述之4輸入NAND閘電路作為一操作器執行過程為一範例，此操作器包括複數LUTs及複數多工器：此4輸入NAND閘電路包括4個輸入及16個(或2 4個)可能相對應輸出(結果)，一操作器經由複數LUTs及複數多工器執行4輸入NAND操作，包括(i)4個輸入端；(ii)一可儲存及記憶16可能相對應輸出(結果)的LUTs；(iii)一多工器被設計用來依據一特定4輸入資料集(例如, 1, 0, 0, 1)選擇正確(相對應)的輸出；(iv)一輸出。一般而言，一操作器包括n個輸入、一用於儲存或記憶2 n相對應的資料及結果的LUT、一用於依據特定n個輸入資料集及1個輸出，進而選擇正確(相對應)輸出的多工器。
標準大宗商品化FPGA IC 晶片中的複數可編程交互連接線包括複數個位在複數可編程交互連接線中間的複數交叉點開關，例如n條的金屬線連接至複數交叉點開關的輸入端，m條金屬線連接至複數交叉點開關的輸出端，其中該些交叉點開關位在n條金屬線與m條金屬線之間。此些交叉點開關被設計成使每一條n金屬線可經由編程方式連接至任一條m金屬線，每一交叉點開關例如可包括一通過/不通電路，此通過/不通電路包括相成對的一n型電晶體及一p型的電晶體，其中之一條n金屬線可連接至該通過/不通電路內的相成對n型電晶體及p型電晶體的源極端(source)，而其中之一條m金屬線連接至該通過/不通電路內的相成對n型電晶體及p型電晶體的汲極端(drain)，交叉點開關的連接狀態或不連接狀態(通過或不通過)係由儲存或鎖存在一SRAM單元內的資料(0或1)控制，複數SRAM單元可分布在FPGA晶片，且位在或靠近相對應的交叉點開關。另外，SRAM單元可被設置在FPGA某些區塊內的SRAM矩陣內，其中SRAM單元聚集或包括複數SRAM單元用於控制在分布位置上所對應的交叉點開關。另外，SRAM單元可被設置在FPGA某些複數區塊內的複數SRAM矩陣其中之一內，其中每一SRAM矩陣聚集或包括複數SRAM單元用於控制在分布位置上所對應的交叉點開關。在交叉點開關中的n型電晶體及p型電晶體二者的閘極連接至二個儲存節點或鎖存節點，每一SRAM單元可包括6個電晶體(6T SRAM)，其中包括二傳輸(寫入)電晶體及4個資料鎖存電晶體，其中2個傳輸電晶體係用來寫入編程原始碼或資料至4個資料鎖存電晶體的2個儲存節點。另外，每一SRAM單元可包括5個電晶體(5T SRAM)，其中包括一傳輸(寫入)電晶體及4個資料鎖存電晶體，其中1個傳輸電晶體係用來寫入編程原始碼或資料至4個資料鎖存電晶體的2個儲存節點，在5T SRAM或6T SRAM中的4個資料鎖存電晶體之2個儲存節點分別連接至通過/不通過開關電路內的n型電晶體的閘極及p型電晶體的閘極。儲存在5T SRAM單元及6T SRAM單元連接至交叉點開關的節點上，且儲存的資料係用來編程二金屬線之間呈連接狀態或不連接狀態，當資料鎖存在5T SRAM或6T SRAM二儲存節點被編程為[1, 0](可被定義為1而用於儲存在SRAM單元內)，其中”1”的節點係連接至n型電晶體閘極，”0” 的節點係連接至p型電晶體閘極時，此通過/不通過電路為”打開”狀態，也就是二金屬線與通過/不通過電路的二節點之間呈現連接狀態。當資料鎖存在5T SRAM或6T SRAM二儲存節點被編程為[0, 1](可被定義為0而用於儲存在SRAM單元內)，其中”0”的節點係連接至n型電晶體閘極，”1” 的節點係連接至p型電晶體閘極時，此通過/不通過電路為”關閉”狀態，也就是二金屬線與通過/不通過電路的二節點之間呈現不連接狀態。由於標準大宗商品化FPGA IC晶片包括常規及重覆閘極矩陣或區塊、LUTs及多工器或可編程交互連接線，就像是標準大宗商品化的DRAM晶片、NAND快閃IC晶片，對於晶片面積例如大於50 mm 2或80 mm 2的製程具有非常高的良率，例如是大於70%、80%、90%或95%。
另外，每一交叉點開關例如包括一具開關緩衝器(開關緩衝器 or 開關緩衝器)之有通過/不通過電路，此開關緩衝器包括一二級逆變器(inverter)、一控制N-MOS單元及一控制P-MOS單元，其中之一條n金屬線連接至通過/不通過電路中緩衝器的一輸入級逆變器的公共(連接)閘極端，而其中之一條m金屬線連接至通過/不通過電路中緩衝器的一輸出級逆變器的公共(連接)汲極端，此輸出級逆變器係由控制P-MOS與控制N-MOS堆疊而成，其中控制P-MOS在頂端(位在Vcc與輸出級逆變器的P-MOS的源極之間)，而控制N-MOS在底部(位在Vss與輸出級逆變器的N-MOS的源極之間)。交叉點開關的連接狀態或不連接狀態(通過或不通過)係由5T SRAM單元或6T SRAM單元所儲存的資料(0或1)所控制，複數SRAM單元可分布在FPGA晶片，且位在或靠近相對應的交叉點開關。另外，5T SRAM單元或6T SRAM單元可被設置在FPGA某些區塊內的5T SRAM單元或6T SRAM單元矩陣內，其中5T SRAM單元或6T SRAM單元矩陣聚集或包括複數5T SRAM單元或6T SRAM單元用於控制在分布位置上所對應的交叉點開關。另外，5T SRAM單元或6T SRAM單元可被設置在FPGA許多複數區塊內的5T SRAM單元或6T SRAM單元矩陣內，其中每一5T SRAM單元或6T SRAM單元矩陣聚集或包括複數5T SRAM單元或6T SRAM單元用於控制在分布位置上所對應的交叉點開關。在交叉點開關內的控制N-MOS電晶體及控制P-MOS電晶體二者的閘極分別連接或耦接至5T SRAM單元或6T SRAM單元的二鎖存節點。5T SRAM單元或6T SRAM單元其中之一鎖存節點連接或耦接至開關緩衝器電路內的控制N-MOS電晶體閘極，而5T SRAM單元或6T SRAM單元其它的鎖存節點連接至耦接至開關緩衝器電路內的控制P-MOS電晶體閘極。儲存在5T SRAM單元及6T SRAM單元連接至交叉點開關的節點上，且儲存的資料係用來編程二金屬線之間呈連接狀態或不連接狀態，當資料儲存在5T SRAM或6T SRAM單元的資料”1時，其中”1”的鎖存節點係連接至控制N-MOS電晶體閘極，”0” 的其它鎖存節點係連接至控制P-MOS電晶體閘極時，此通過/不通過電路(開關緩衝器)可讓輸入端的資料通過至輸出端，也就是二金屬線與通過/不通過電路的二節點之間呈現連接狀態(實質上)。當資料儲存在5T SRAM或6T SRAM被編程為”0”，其中”0”的鎖存節點係連接至控制N-MOS電晶體閘極，”1” 的其它鎖存節點係連接至控制P-MOS電晶體閘極時，複數控制N-MOS電晶體與複數控制P-MOS電晶體為”關閉”狀態，資料不能從輸入端通過至輸出端，也就是二金屬線與通過/不通過電路的二節點之間呈現不連接狀態。
另外，交叉點開關例如可包括複數多工器及複數開關緩衝器，此些多工器可依據儲存在5T SRAM單元及6T SRAM單元內的資料從n條輸入金屬線中選擇一個n輸入資料，並將所選擇的輸入資料輸出至開關緩衝器，此開關緩衝器依據儲存在5T SRAM單元及6T SRAM單元內的資料決定讓從多工器所輸出的資料通過或不通過至開關緩衝器輸出端所連接的一金屬線，此開關緩衝器包括一二級逆變器(緩衝器)、一控制N-MOS電晶體及一控制P-MOS電晶體，其中從多工器所選擇的資料連接(輸入)至緩衝器的一輸入級逆變器的公共(連接)閘極端，而其中之一條金屬線連接至緩衝器的一輸出級逆變器的公共(連接)汲極端，此輸出級逆變器係由控制P-MOS與控制N-MOS堆疊而成，其中控制P-MOS在頂端(位在Vcc與輸出級逆變器的P-MOS的源極之間)，而控制N-MOS在底部(位在Vss與輸出級逆變器的N-MOS的源極之間)。開關緩衝器的連接狀態或不連接狀態(通過或不通過)係由5T SRAM單元或6T SRAM單元所儲存的資料(0或1)所控制，5T SRAM單元及6T SRAM單元內的一鎖存節點連接或耦接至開關緩衝器電路的控制N-MOS電晶體閘極，而5T SRAM單元及6T SRAM單元內的其它鎖存節點連接或耦接至開關緩衝器電路的控制P-MOS電晶體閘極，例如，複數金屬線A及複數金屬線B分別相交連接於一交叉點，其中分別將金屬線A分割成金屬線A1段及金屬線A2段，將金屬線B分別成金屬線B1段及金屬線B2段，交叉點開關可設置位於該交叉點，交叉點開關包括4對多工器及開關緩衝器，每一多工器具有3輸入端及1輸出端，也就是每一多工器可依據儲存在5T SRAM單元及6T SRAM單元內的2位元(bits)資料從3輸入端選擇其中之一作為輸出端。每一開關緩衝器接收從相對應的多工器所輸出資料及依據第三個5T SRAM單元及第三個6T SRAM單元內的儲存第三個位元資料決定是否讓接收的資料通過或不通過，交叉點開關設置位在金屬線A1段、金屬線A2段、金屬線B1段及金屬線B2段之間，此交叉點開關包括4對多工器/開關緩衝器：(1) 第一多工器的3個輸入端可能是金屬線A1段、金屬線B1段及金屬線B2段，對於多工器，假如5T SRAM單元及6T SRAM單元儲存的2位元資料為”0”及”0”， 第一多工器選擇金屬線A1段為輸入端，金屬線A1段連接至一第一開關緩衝器的輸入端。對於第1開關緩衝器，假如5T SRAM單元及6T SRAM單元儲存的位元資料為”1”時，金屬線A1段的資料通過輸入至金屬線A2段，對於第1開關緩衝器，假如5T SRAM單元及6T SRAM單元儲存的位元資料為”0”時，金屬線A1段的資料不能通過至金屬線A2段。對於第一多工器，假如5T SRAM單元及6T SRAM單元儲存的2位元資料為”1”及”0”時，第一多工器選擇金屬線B1段，而金屬線B1段連接至第一開關緩衝器的輸入端，對於第一開關緩衝器，假如5T SRAM單元及6T SRAM單元儲存的位元資料為”1”時，金屬線B1段的資料通過輸入至金屬線A2段，對於第一開關緩衝器，假如5T SRAM單元及6T SRAM單元儲存的位元資料為”0”時，金屬線B1段的資料不能通過至金屬線A2段。對於第一多工器，假如5T SRAM單元及6T SRAM單元儲存的2位元資料為”0”及”1”時，第一多工器選擇金屬線B2段，而金屬線B2段連接至第一開關緩衝器的輸入端，對於第一開關緩衝器，假如5T SRAM單元及6T SRAM單元儲存的位元資料為”1”時，金屬線B2段的資料通過輸入至金屬線A2段，對於第一開關緩衝器，假如5T SRAM單元及6T SRAM單元儲存的位元資料為”0”時，金屬線B2段的資料不能通過至金屬線A2段。(2) 第一多工器的3個輸入端可能是金屬線A2段、金屬線B1段及金屬線B2段，對於第二多工器，假如5T SRAM單元及6T SRAM單元儲存的2位元資料為”0”及”0”， 第二多工器選擇金屬線A2段為輸入端，金屬線A2段連接至一第二開關緩衝器的輸入端。對於第2開關緩衝器，假如5T SRAM單元及6T SRAM單元儲存的位元資料為”1”時，金屬線A2段的資料通過輸入至金屬線A1段，對於第2開關緩衝器，假如5T SRAM單元及6T SRAM單元儲存的位元資料為”0”時，金屬線A2段的資料不能通過至金屬線A1段。對於第二多工器，假如5T SRAM單元及6T SRAM單元儲存的2位元資料為”1”及”0”時，第二多工器選擇金屬線B1段，而金屬線B1段連接至第二開關緩衝器的輸入端，對於第二開關緩衝器，假如5T SRAM單元及6T SRAM單元儲存的位元資料為”1”時，金屬線B1段的資料通過輸入至金屬線A1段，對於第二開關緩衝器，假如5T SRAM單元及6T SRAM單元儲存的位元資料為”0”時，金屬線B1段的資料不能通過至金屬線A1段。對於第二多工器，假如5T SRAM單元及6T SRAM單元儲存的2位元資料為”0”及”1”時，第二多工器選擇金屬線B2段，而金屬線B2段連接至第二開關緩衝器的輸入端，對於第二開關緩衝器，假如5T SRAM單元及6T SRAM單元儲存的位元資料為”1”時，金屬線B2段的資料通過輸入至金屬線A1段，對於第二開關緩衝器，假如5T SRAM單元及6T SRAM單元儲存的位元資料為”0”時，金屬線B2段的資料不能通過至金屬線A1段。 (3) 第三多工器的3個輸入端可能是金屬線A1段、金屬線A2段及金屬線B2段，對於第二多工器，假如5T SRAM單元及6T SRAM單元儲存的2位元資料為”0”及”0”， 第三多工器選擇金屬線A1段為輸入端，金屬線A1段連接至一第三開關緩衝器的輸入端。對於第3開關緩衝器，假如5T SRAM單元及6T SRAM單元儲存的位元資料為”1”時，金屬線A1段的資料通過輸入至金屬線B1段，對於第3開關緩衝器，假如5T SRAM單元及6T SRAM單元儲存的位元資料為”0”時，金屬線A1段的資料不能通過至金屬線B1段。對於第三多工器，假如5T SRAM單元及6T SRAM單元儲存的2位元資料為”1”及”0”時，第三多工器選擇金屬線A2段，而金屬線A2段連接至第三開關緩衝器的輸入端，對於第三開關緩衝器，假如5T SRAM單元及6T SRAM單元儲存的位元資料為”1”時，金屬線A2段的資料通過輸入至金屬線B1段，對於第三開關緩衝器，假如5T SRAM單元及6T SRAM單元儲存的位元資料為”0”時，金屬線A2段的資料不能通過至金屬線B1段。對於第三多工器，假如5T SRAM單元及6T SRAM單元儲存的2位元資料為”0”及”1”時，第三多工器選擇金屬線B2段，而金屬線B2段連接至第三開關緩衝器的輸入端，對於第三開關緩衝器，假如5T SRAM單元及6T SRAM單元儲存的位元資料為”1”時，金屬線B2段的資料通過輸入至金屬線B1段，對於第三開關緩衝器，假如5T SRAM單元及6T SRAM單元儲存的位元資料為”0”時，金屬線B2段的資料不能通過至金屬線B1段。 (4) 第四多工器的3個輸入端可能是金屬線A1段、金屬線A2段及金屬線B1段，對於第四多工器，假如5T SRAM單元及6T SRAM單元儲存的2位元資料為”0”及”0”， 第四多工器選擇金屬線A1段為輸入端，金屬線A1段連接至一第四開關緩衝器的輸入端。對於第4開關緩衝器，假如5T SRAM單元及6T SRAM單元儲存的位元資料為”1”時，金屬線A1段的資料通過輸入至金屬線B2段，對於第4開關緩衝器，假如5T SRAM單元及6T SRAM單元儲存的位元資料為”0”時，金屬線A1段的資料不能通過至金屬線B2段。對於第四多工器，假如5T SRAM單元及6T SRAM單元儲存的2位元資料為”1”及”0”時，第四多工器選擇金屬線A2段，而金屬線A2段連接至第四開關緩衝器的輸入端，對於第四開關緩衝器，假如5T SRAM單元及6T SRAM單元儲存的位元資料為”1”時，金屬線A2段的資料通過輸入至金屬線B2段，對於第四開關緩衝器，假如5T SRAM單元及6T SRAM單元儲存的位元資料為”0”時，金屬線A2段的資料不能通過至金屬線B2段。對於第四多工器，假如5T SRAM單元及6T SRAM單元儲存的2位元資料為”0”及”1”時，第四多工器選擇金屬線B1段，而金屬線B1段連接至第四開關緩衝器的輸入端，對於第四開關緩衝器，假如5T SRAM單元及6T SRAM單元儲存的位元資料為”1”時，金屬線B1段的資料通過輸入至金屬線B2段，對於第四開關緩衝器，假如5T SRAM單元及6T SRAM單元儲存的位元資料為”0”時，金屬線B1段的資料不能通過至金屬線B2段。在此種情況下，交叉點開關是雙向的，且此交叉點開關具有4對多工器/開關緩衝器，每一對多工器/開關緩衝器被儲存在5T SRAM單元及6T SRAM單元內的3位元資料控制，對於交叉點開關共需要5T SRAM單元及6T SRAM單元的12位元資料，5T SRAM單元及6T SRAM單元可分布設置在FPGA晶片上，且位在或靠近相對應的交叉點開關及/或開關緩衝器。另外，5T SRAM單元及6T SRAM單元可被設置在FPGA某些區塊內的5T SRAM單元及6T SRAM單元矩陣內，其中5T SRAM單元及6T SRAM單元聚集或包括複數5T SRAM單元及6T SRAM單元用於控制在分布位置上的對應的多工器及(或)交叉點開關。另外，5T SRAM單元及6T SRAM單元可被設置在FPGA複數某些複數區塊內的複數SRAM矩陣其中之一內，其中每一5T SRAM單元及6T SRAM單元矩陣聚集或包括複數5T SRAM單元及6T SRAM單元用於控制在分布位置上的相對應的多工器及(或)交叉點開關。
標準大宗商品化FPGA晶片的可編程交互連接線包括位在互連接金屬線中間(或之間)一(或複數)多工器，此多工器依據5T SRAM單元及6T SRAM單元中儲存的資料從n條金屬互連接線中選擇連接一條金屬互連接線連接至多工器的輸出端，例如，金屬互連接線數目n=16，4位元資料的5T SRAM單元及6T SRAM單元需要選擇連接多工器之16輸入端的16條金屬互連接線任一條，並將所選擇的金屬互連接線連接或耦接至一連接至多工器輸出端的一金屬互連接線，從16條輸入端選擇一資料耦接、通過或連接至多工器輸出端連接的金屬線。
本發明另一方面揭露標準大宗商品化邏輯驅動器在一多晶片封裝內，此多晶片封裝包括標準大宗商品化複數FPGA IC晶片及一個(或複數個)非揮發性記憶體IC晶片，其中非揮發性記憶體IC晶片用於使用不同應用所需編程的邏輯計算及(或)運算功能，而標準大宗商品化複數FPGA IC晶片分別為裸片型式、單一晶片封裝或複數晶片封裝，每一標準大宗商品化複數FPGA IC晶片可具有共同標準特徵或規格；(1)邏輯區塊數目、或運算器數目、或閘極數目、或密度、或容量或尺寸大小，此邏輯區塊數目、或運算器數量可大於或等於16K、64K、256K、512K、1M、4M、16M、64M、256M、1G或4G的邏輯區塊數厘或運算器數量。邏輯閘極數目可大於或等於16K、64K、256K、512K、1M、4M、16M、64M、256M、1G或4G的邏輯閘極數目；(2) 連接至每一邏輯區塊或運算器的輸入端的數目可大於或等於4、8、16、32、64、128或256；(3) 電源電壓：此電壓可介於0.2伏特(V)至2.5V之間、0.2V至2V之間、0.2V至1.5V之間、0.1V至1V之間、0.2V至1V之間，或；(4) I/O接墊在晶片佈局、位置、數量及功能。 由於FPGA晶片是標準大宗商品化IC晶片，FPGA晶片在設計或產品數量可大量減少，因此，使用在先進半導體技術製造時所需的昂貴光罩或光罩組可大幅減少。例如，針對一特定技術可減少至3至20組光罩、3至10組光罩或3至5組光罩，因此NRE及製造的支出可大幅的降低。針對少量的晶片設計或產品，可經由少量的設計及產品使製造程序可被調整或優化，使其達到非常高的晶片製造良率。這樣的方式類似現在的先進標準大宗商品化DRAM、或NAND快閃記憶體設計及製造程序。此外，晶片庫存管理變得簡單、高效率，因此可使FPGA晶片交貨時間變得更短，成本效益更高。
本發明另一方面揭露標準大宗商品化邏輯驅動器在一多晶片封裝，此多晶片封裝包括複數標準大宗商品化FPGA IC晶片及一個(或複數個)非揮發性記憶IC晶片，其中非揮發性記憶體IC晶片用於使用不同應用所需編程的邏輯計算及(或)運算功能，而複數標準大宗商品化FPGA IC晶片分別為裸片型式、單一晶片封裝或複數晶片封裝，標準大宗商品化邏輯驅動器可具有共同標準特徵或規格；(1) 標準大宗商品化邏輯驅動器的邏輯區塊數目、或運算器數目、或閘極數目、或密度、或容量或尺寸大小，此邏輯區塊數目、或運算器數量可大於或等於32K、64K、256K、512K、1M、4M、16M、64M、256M、1G、4G或8G的邏輯區塊數厘或運算器數量。邏輯閘極數目可大於或等於128K、256K、512K、1M、4M、16M、64M、256M、1G、4G、8G、16G、32G或64G的邏輯閘極數目；(2) 電源電壓：此電壓可介於0.2 V至12V之間、0.2V至10V之間、0.2V至7V之間、0.2V至5V之間、0.2V至3V之間、0.2V至2V之間、0.2V至1.5V之間、0.2V至1V之間；(3) I/O接墊在標準大宗商品化邏輯驅動器的多晶片封裝佈局、位置、數量及功能，其中邏輯驅動器可包括I/O接墊、金屬柱或凸塊，連接至一或多數(2、3、4或大於4)的USB連接埠、一個(或複數個)IEEE 複數單層封裝揮發性記憶體驅動器4連接埠、一個(或複數個)乙太連接埠、一個(或複數個)音源連接埠或串連埠，例如RS-32或COM連接埠、無線收發I/O連接埠、及/或藍芽訊號收發連接埠等。邏輯驅動器也可包括通訊、連接或耦接至記憶體碟的I/O接墊、金屬柱或凸塊，連接至SATA連接埠、或PCIs連接埠，由於邏輯驅動器可標準大宗商品化生產，使得產品庫存管理變得簡單、高效率，因此可使邏輯驅動器交貨時間變得更短，成本效益更高。
另一方面本發明揭露標準大宗商品化邏輯驅動器在一多晶片封裝，其包括一專用控制晶片，此專用控制晶片係被設計用來實現及製造各種半導體技術，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm。或者，此專用控制晶片可使用先前半導體技術，例如先進於或等於、以下或等於40 nm、20 nm或10 nm。此專用控制晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯驅動器內標準大宗商品化FPGA IC晶片封裝上。使用在專用控制晶片的電晶體可以是FINFET、全空乏絕緣上覆矽(Fully depleted silicon-on-insulator，FDSOI)的MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET。使用在專用控制晶片的電晶體可以是從使用在同一邏輯驅動器中的標準大宗商品化FPGA IC晶片封裝不同的，例如專用控制晶片係使用常規MOSFET，但在同一邏輯驅動器內的標準大宗商品化FPGA IC晶片封裝可使用FINFET電晶體；或是專用控制晶片係使用FDSOI MOSFET，但在同一邏輯驅動器內的標準大宗商品化FPGA IC晶片封裝可使用FINFET。此專用控制晶片的功能有：(1) 從外部邏輯驅動器內的非揮發性IC晶片下載編程軟體原始碼；(2) 從邏輯驅動器內的非揮發性IC晶片下載編程軟體原始碼至在標準大宗商品化FPGA晶片上的可編互連接線5T SRAM單元及6T SRAM單元。或者，來自邏輯驅動器內的非揮發性IC晶片的可編程軟體原始碼在取得進入在標準大宗商品化FPGA晶片上的可編程互連接線的5T SRAM單元及6T SRAM單元之前可經由專用控制晶片中的一緩衝器或驅動器。專用控制晶片的驅動器可將來自非揮發性晶片的資料鎖存以及增加資料的頻寬。例如，來自非揮發性晶片的資料頻寬(在標準SATA)為1位元，該驅動器可鎖存此1位元資料在驅動器中每一複數SRAM單元內，及將儲存或鎖存在複數並聯SRAM單元且同時增加資料頻寬，例如等於或大於4位元頻寬、8位元頻寬、16位元頻寬、32位元頻寬或64位元頻寬，另一例子，來自非揮發性晶片的資料位元頻寬為32位元(在標準PCIs型式下)，援衝器可增加資料位元頻寬至大於或等於64位元頻寬、128位元頻寬或256位元頻寬，在專用控制晶片的驅動器可將來自非揮發性晶片的資料訊號放大；(3)作為一使用者應用的輸入/輸出訊號；(4) 電源管理；(5) 從邏輯驅動器內的非揮發性IC晶片下載資料至標準大宗商品化FPGA晶片中的LUTs之5T SRAM單元及6T SRAM單元內，此外，來自邏輯驅器內的非揮發性IC晶片的資料在取得進入在標準大宗商品化FPGA晶片上的LUTs的5T SRAM單元及6T SRAM單元之前可經由專用控制晶片中的一緩衝器或驅動器。專用控制晶片的驅動器可將來自非揮發性晶片的資料鎖存以及增加資料的頻寬。例如，來自非揮發性晶片的資料頻寬(在標準SATA)為1位元，該驅動器可鎖存此1位元資料在驅動器中每一複數SRAM單元內，及將儲存或鎖存在複數並聯SRAM單元且同時增加資料頻寬，例如等於或大於4位元頻寬、8位元頻寬、16位元頻寬、32位元頻寬或64位元頻寬，另一例子，來自非揮發性晶片的資料位元頻寬為32位元(在標準PCIs型式下)，援衝器可增加資料位元頻寬至大於或等於64位元頻寬、128位元頻寬或256位元頻寬，在專用控制晶片的驅動器可將來自非揮發性晶片的資料訊號放大。
本發明另一方面揭露在多晶片封裝內的標準大宗商品化邏輯驅動器更包括一專用I/O晶片，此專用I/O晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm。此專用I/O晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯驅動器內標準大宗商品化FPGA IC晶片封裝上。使用在專用I/O晶片的電晶體可以是全空乏絕緣上覆矽(Fully depleted silicon-on-insulator，FDSOI)的MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET。使用在專用I/O晶片的電晶體可以是從使用在同一邏輯驅動器中的標準大宗商品化FPGA IC晶片封裝不同的，例如專用I/O晶片係使用常規MOSFET，但在同一邏輯驅動器內的標準大宗商品化FPGA IC晶片封裝可使用FINFET電晶體；或是專用I/O晶片係使用FDSOI MOSFET，但在同一邏輯驅動器內的標準大宗商品化FPGA IC晶片封裝可使用FINFET。專用I/O晶片所使用的電源電壓可大於或等於1.5V、2 V、2.5 V、3 V、3.5 V、4 V或5 V，而在同一邏輯驅動器內的標準大宗商品化FPGA IC晶片所使用的電源電壓可小於或等於2.5V、2 V、1.8 V、1.5 V或1V。在專用I/O晶片所使用的電源電壓可與同一邏輯驅動器內的標準大宗商品化FPGA IC晶片封裝不同，例如，專用I/O晶片可使用的電源電壓為4V，而在同一邏輯驅動器內的標準大宗商品化FPGA IC晶片封裝所使用用的電源電壓為1.5V，或專用IC晶片所使用的電源電壓為2.5V，而在同一邏輯驅動器內的標準大宗商品化FPGA IC晶片封裝所使用用的電源電壓為0.75V。場效應電晶體(Field-Effect-Transistors (FETs))的閘極的氧化物層(物理)厚度可大於或等於5nm、6 nm、7.5 nm、10 nm、12.5 nm或15 nm，而使用在邏輯驅動器的標準大宗商品化FPGA IC晶片封裝內的FETs中閘極氧化物(物理)厚度可小於4.5 nm、4 nm、3 nm或2 nm。使用在專用I/O晶片中的FETs閘極氧化物厚度可與使用在同一輯運算驅動器中的標準大宗商品化FPGA IC晶片封裝內的FETs中閘極氧化物厚度不同，例如，專用I/O晶片中的FETs閘極氧化物厚度為10nm，而使用在同一輯運算驅動器中的標準大宗商品化FPGA IC晶片封裝內的FETs中閘極氧化物厚度為3nm，或是專用I/O晶片中的FETs閘極氧化物厚度為7.5nm，而使用在同一輯運算驅動器中的標準大宗商品化FPGA IC晶片封裝內的FETs中閘極氧化物厚度為2nm。專用I/O晶片為邏輯驅動器提供複數輸入端、複數輸出端及ESD保護器，此專用I/O晶片提供：(i) 巨大的複數驅動器、複數接收器或與外界通訊用的I/O電路；(ii) 小型的複數驅動器、複數接收器或與邏輯驅動器內的複數晶片通訊用的I/O電路。複數驅動器、複數接收器或與外界通訊用的I/O電路的驅動能力、負載、輸出電容或輸入電容大於在邏輯驅動器內的小型的複數驅動器、複數接收器或與邏輯驅動器內的複數晶片通訊用的I/O電路。複數驅動器、複數接收器或與外界通訊用的I/O電路具有驅動能力、負載、輸出電容或輸入電容可介於2 pF與100 pF之間、2pF與50 pF之間、2pF與30 pF之間、2pF與20 pF之間、2pF與15 pF之間、2pF與10 pF之間、2pF與5 pF之間，或大於2pF、5 pF、10 pF、15 pF或20 pF。小型的複數驅動器、複數接收器或與邏輯驅動器內的複數晶片通訊用的I/O電路的驅動能力、負載、輸出電容或輸入電容可介於0.1 pF與10pF之間、0.1 pF與5pF之間、0.1 pF與2pF之間，或小於10pF、5 pF、3 pF、2 pF或1 pF。專用I/O晶片上的ESD保護器尺寸是大於同一邏輯驅動器中的標準大宗商品化FPGA IC晶片中的ESD保護器尺寸，在大的專用I/O晶片中的ESD保護器尺寸可介於0.5pF與20 pF之間、0.5pF與15pF之間、0.5pF與10pF之間、0.5pF與5pF之間或0.5pF與2pF之間，或大於0.5pF、1pF、2pF、3pF、5pF或10 pF，例如，一雙向I/O(或三態)接墊、I/O電路可使用在大型I/O驅動器或接收器、或用於與外界通訊(邏輯驅動器之外)通訊之用的I/O電路可包括一ESD電路、一接收器及一驅動器，且具有輸入電容或輸出電容可介於2 pF與100pF之間、2 pF與50pF之間、2 pF與30pF之間、2 pF與20pF之間、2 pF與15pF之間、2 pF與10pF之間或2 pF與5pF之間，或大於2pF、5 pF、10 pF、15 pF或20 pF。例如，一雙向I/O(或三態)接墊、I/O電路可使用在小型I/O驅動器或接收器、或用於與邏輯驅動器內的複數晶片通訊用的I/O電路可包括一ESD電路、一接收器及一驅動器，且具有輸入電容或輸出電容可介於0.1 pF與10pF之間、0.1 pF與5pF之間、0.1 pF與2pF之間，或小於10pF、5 pF、3 pF、2 pF或1 pF。
在標準大宗商品化邏輯驅動器中多晶片封裝的專用I/O晶片(或複數晶片)可包括一緩衝器及(或)驅動器電路作為：(1) 從內的非揮發性IC晶片下載編程軟體原始碼至在標準大宗商品化FPGA晶片上的可編互連接線5T SRAM單元及6T SRAM單元。來自邏輯驅動器內的非揮發性IC晶片的可編程軟體原始碼在取得進入在標準大宗商品化FPGA晶片上的可編程互連接線的5T SRAM單元及6T SRAM單元之前可經由專用I/O晶片中的一緩衝器或驅動器。專用I/O晶片的驅動器可將來自非揮發性晶片的資料鎖存以及增加資料的頻寬。例如，來自非揮發性晶片的資料頻寬(在標準SATA)為1位元，該驅動器可鎖存此1位元資料在驅動器中每一複數SRAM單元內，及將儲存或鎖存在複數並聯SRAM單元且同時增加資料頻寬，例如等於或大於4位元頻寬、8位元頻寬、16位元頻寬、32位元頻寬或64位元頻寬，另一例子，來自非揮發性晶片的資料位元頻寬為32位元(在標準PCIs型式下)，援衝器可增加資料位元頻寬至大於或等於64位元頻寬、128位元頻寬或256位元頻寬，在專用I/O晶片的驅動器可將來自非揮發性晶片的資料訊號放大；(2) 從邏輯驅動器內的非揮發性IC晶片下載資料至標準大宗商品化FPGA晶片中的LUTs之5T SRAM單元及6T SRAM單元內，來自邏輯驅動器內的非揮發性IC晶片的資料在取得進入在標準大宗商品化FPGA晶片上的LUTs的5T SRAM單元及6T SRAM單元之前可經由專用I/O晶片中的一緩衝器或驅動器。專用I/O晶片的驅動器可將來自非揮發性晶片的資料鎖存以及增加資料的頻寬。例如，來自非揮發性晶片的資料頻寬(在標準SATA)為1位元，該驅動器可鎖存此1位元資料在驅動器中每一複數SRAM單元內，及將儲存或鎖存在複數並聯SRAM單元且同時增加資料頻寬，例如等於或大於4位元頻寬、8位元頻寬、16位元頻寬、32位元頻寬或64位元頻寬，另一例子，來自非揮發性晶片的資料位元頻寬為32位元(在標準PCIs型式下)，援衝器可增加資料位元頻寬至大於或等於64位元頻寬、128位元頻寬或256位元頻寬，在專用I/O晶片的驅動器可將來自非揮發性晶片的資料訊號放大。
標準大宗商品化邏輯驅動器中的多晶片封裝的專用I/O晶片(或複數晶片)包括I/O電路或複數接墊(或複數微銅金屬柱或凸塊)作為連接或耦接至一個(或複數個)USB連接埠、一個(或複數個)IEEE 1394複數單層封裝揮發性記憶體驅動器4連接埠、一個(或複數個)乙太網路連接埠、一個(或複數個)音源連接埠或串接埠，例如是RS-232或COM連接埠、無線訊號收發I/Os及(或)藍芽訊號收發連接埠，此專用I/O晶片包括複數I/O電路或複數接墊(或複數微銅金屬柱或凸塊)作為連接或耦接至SATA連接埠或PCIs的連接埠，作為通訊、連接或耦接至記憶體碟之用。
本發明另一方面揭露在多晶片封裝內的標準大宗商品化邏輯驅動器更包括一專用控制晶片及一專用I/O晶片，此專用控制晶片及專用I/O晶片在單一晶片上所提供功能如上述所揭露之內容相同，此專用控制晶片及專用I/O晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm。此專用控制晶片及專用I/O晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯驅動器內標準大宗商品化FPGA IC晶片封裝上。使用在專用控制晶片及專用I/O晶片的電晶體可以是FINFET、FDSOI MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET，使用在專用控制晶片及專用I/O晶片的電晶體可以是從使用在同一邏輯驅動器中的標準大宗商品化FPGA IC晶片封裝不同的，例如專用控制晶片及專用I/O晶片係使用常規MOSFET，但在同一邏輯驅動器內的標準大宗商品化FPGA IC晶片封裝可使用FINFET電晶體，或是專用控制晶片及專用I/O晶片係使用FDSOI MOSFET，而在同一邏輯驅動器內的標準大宗商品化FPGA IC晶片封裝可使用FINFET，針對在I/O晶片內的複數小型I/O電路，也就是小型驅動器或接收器、及大型I/O電路，也就是大型驅器或接收器皆可應用上述所揭露的專用控制晶片及專用I/O晶片的規範及內容。
本發明另一方面揭露在多晶片封裝內的標準大宗商品化邏輯驅動器，此標準大宗商品化邏輯驅動器包括複數標準大宗商品化FPGA IC晶片及一個(或複數個)非揮發性IC 晶片，經由現場編程用在使用各種不同應用需要的邏輯、計算及(或)處理功能，其中一個(或複數個)非揮發性記憶體IC晶片包括在裸片型式或複數晶片封裝型式的一(或複數)NAND快閃晶片，每一NAND快閃晶片可具有標準記憶體密度、容量或尺寸大於或等於64Mb、512 Mb、1Gb、4 Gb、16 Gb、128 Gb、256 Gb或512 Gb，其中”b”代表位元，NAND快閃晶片可使用先進NAND快閃技術或下一世代製程技術或設計及製造，例如，技術先進於或等於45nm、28 nm、20 nm、16 nm及(或) 10nm，其中先進的NAND快閃技術可包括在平面快閃記憶體(2D-NAND)結構或立體快閃記憶體(3D NAND)結構中使用單一單層式儲存(Single Level Cells (SLC))技術或多層式儲存(multiple level cells (MLC))技術(例如，雙層儲存(Double Level Cells DLC)或三層儲存(triple Level cells TLC))。3D NAND結構可包括複數NAND記憶單元的堆疊層(或級)，例如大於或等於4、8、16、32NAND記憶單元的堆疊層。
本發明另一方面揭露在多晶片封裝內的標準大宗商品化邏輯驅動器，此標準大宗商品化邏輯驅動器包括複數標準大宗商品化FPGA IC晶片及一個(或複數個)非揮發性IC 晶片，經由現場編程用在使用各種不同應用需要的邏輯、計算及(或)處理功能，其中一個(或複數個)非揮發性記憶體IC晶片包括在裸片型式或複數晶片封裝型式的一(或複數)NAND快閃晶片，標準大宗商品化邏輯驅動器可具有一非揮發性晶片或複數非揮發性晶片，其記憶體密度、容量或尺寸大於或等於8MB、64MB、128GB、512 GB、1 GB、4 GB、16 GB、64GB、256GB或512 GB，其中” B”代表8位元。
本發明另一方面揭露在多晶片封裝內的標準大宗商品化邏輯驅動器，此標準大宗商品化邏輯驅動器包括複數標準大宗商品化FPGA IC晶片、專用I/O晶片、專用控制晶片及一個(或複數個)非揮發性記憶體IC晶片，經由現場編程用在使用各種不同應用需要的邏輯、計算及(或)處理功能，在邏輯驅動器中的複數晶片之間的通訊及邏輯驅動器與外部或外界(邏輯驅動器之外)之間的通訊的揭露內容如下：(1)專用I/O晶片可直接與其它晶片或邏輯驅動器內的晶片通訊，及專用I/O晶片也可直接與外部電路或外界電路(邏輯驅動器之外)直接通訊，專用I/O晶片包括二種複數I/O電路型式，一種型式具有大的驅動能力、大的負載、大的輸出電容或大的輸入電容作為與邏輯驅動器之外的外部電路或外界電路通訊，而另一型式具有小的驅動能力、小的負載、小的輸出電容或小的輸入電容可直接與邏輯驅動器內的其它晶片或複數晶片通訊；(2)複數FPGA IC 晶片可單一直接與邏輯驅動器內的其它晶片或複數晶片通訊，但是不與邏輯驅動器之外的外部電路或外界電路通訊，其中複數FPGA IC 晶片內的I/O電路可間接與邏輯驅動器之外的外部電路或外界電路經由專用I/O晶片中的I/O電路通訊，其中專用I/O晶片中的I/O電路的驅動能力、負載、輸出電容或輸入電容明顯大於複數FPGA IC 晶片中的I/O電路，其中複數FPGA IC 晶片中的I/O電路(例如，輸出電容或輸入電容小於2pF)連接或耦接至專用I/O晶片中的大型的I/O電路(例如，輸入電容或輸出電容大於3pF)作為與邏輯驅動器之外的外部電路或外界電路通訊；(3)專用控制晶片可單一直接與邏輯驅動器內的其它晶片或複數晶片通訊，但是不與邏輯驅動器之外的外部電路或外界電路通訊，其中專用控制晶片內的I/O電路可間接與邏輯驅動器之外的外部電路或外界電路經由專用I/O晶片中的I/O電路通訊，其中專用I/O晶片中的I/O電路的驅動能力、負載、輸出電容或輸入電容明顯大於專用控制晶片中的I/O電路，此外，專用控制晶片可直接與邏輯驅動器內的其它晶片或複數晶片通訊，也可與邏輯驅動器之外的外部電路或外界電路通訊；(4)一個(或複數個)非揮發性記憶體IC晶片可直接與邏輯驅動器內的其它晶片或複數晶片通訊，但不與邏輯驅動器之外的外部電路或外界電路通訊，其中一個(或複數個)非揮發性記憶體IC晶片中的一I/O電路可間接與邏輯驅動器之外的外部電路或外界電路經由專用I/O晶片中的I/O電路通訊，其中專用I/O晶片中的I/O電路的驅動能力、負載、輸出電容或輸入電容明顯大於I/O電路中的非揮發性記憶體IC晶片，此外，一個(或複數個)非揮發性記憶體IC晶片可直接與邏輯驅動器內的其它晶片或複數晶片通訊，也可與邏輯驅動器之外的外部電路或外界電路通訊。上文中”物件X直接與物件Y通訊”意即是物件X(例如是邏輯驅動器中的第一晶片)直接與物件Y通訊或耦接不需要經由或通過邏輯驅動器中的任一晶片。上文中”物件X不直接與物件Y通訊”意即是物件X(例如邏輯驅動器中的第一晶片)可經由邏輯驅動器中的任一晶片中複數晶片與物件Y間接地通訊或耦接，而”物件X不與物件Y不通訊”意即是物件X(例如是邏輯驅動器中的第一晶片)不直接或間接與物件Y通訊或耦接。
本發明另一方面揭露在多晶片封裝內的標準大宗商品化邏輯驅動器，標準大宗商品化邏輯驅動器包括複數標準大宗商品化FPGA IC晶片、專用控制晶片及專用I/O晶片及一個(或複數個)非揮發性記憶體IC晶片，經由現場編程用在使用各種不同應用需要的邏輯、計算及(或)處理功能，邏輯驅動器內的複數晶片之間的通訊及邏輯驅動器內的每一晶片與邏輯驅動器之外的外部電路或外界電路之間的通訊如以下所示：(1)專用控制晶片及專用I/O晶片直接與邏輯驅動器內的其它晶片或複數晶片通訊，也可與邏輯驅動器之外的外部電路或外界電路通訊，此專用控制晶片及專用I/O晶片包括複數I/O電路的二種型式，一種型式具有大的驅動能力、大的負載、大的輸出電容或大的輸入電容作為與邏輯驅動器之外的外部電路或外界電路通訊，而另一型式具有小的驅動能力、小的負載、小的輸出電容或小的輸入電容可直接與邏輯驅動器內的其它晶片或複數晶片通訊；(2) )複數FPGA IC 晶片可單一直接與邏輯驅動器內的其它晶片或複數晶片通訊，但是不與邏輯驅動器之外的外部電路或外界電路通訊，其中複數FPGA IC 晶片內的I/O電路可間接與邏輯驅動器之外的外部電路或外界電路經由專用控制晶片及專用I/O晶片中的I/O電路，其中專用控制晶片及專用I/O晶片中的I/O電路的驅動能力、負載、輸出電容或輸入電容明顯大於複數FPGA IC 晶片中的I/O電路，其中複數FPGA IC 晶片中的I/O電路；(3) 一個(或複數個)非揮發性記憶體IC晶片可單一直接與邏輯驅動器內的其它晶片或複數晶片通訊，但不與邏輯驅動器之外的外部電路或外界電路通訊，其中一個(或複數個)非揮發性記憶體IC晶片中的一I/O電路可間接與邏輯驅動器之外的外部電路或外界電路經由專用控制晶片及專用I/O晶片中的I/O電路通訊，其中專用控制晶片及專用I/O晶片中的I/O電路的驅動能力、負載、輸出電容或輸入電容明顯大於I/O電路中的非揮發性記憶體IC晶片，此外，一個(或複數個)非揮發性記憶體IC晶片可直接與邏輯驅動器內的其它晶片或複數晶片通訊，也可與邏輯驅動器之外的外部電路或外界電路通訊。”物件X直接與物件Y通訊”、” 物件X不直接與物件Y通訊”及”物件X不與物件Y通訊”等敍述文字，己揭露於及定義於之前段落的內容中，此些敍述文字具有相同的意義。
本發明另一方面揭露一開發套件或工具，作為一使用者或開發者使用(經由)標準大宗商品化邏輯驅動器實現一創新技術或應用技術，具有創新技術、新應用概念或想法的使用者或開發者可購買標準大宗商品化邏輯驅動器及使用相對應開發套件或工具進行開發，或軟體原始碼或程式撰寫而加載至標準大宗商品化邏輯驅動器中的複數非揮發性記憶體晶片中，以作為實現他(或她)的創新技術或應用概念想法。
本發明另一方面揭露在一多晶片封裝中的邏輯驅動器型式，邏輯驅動器型式更包括一創新的ASIC晶片或COT晶片(以下簡稱IAC)，作為知識產權(Intellectual Property (IP))電路、特殊應用(, Application Specific (AS))電路、類比電路、混合訊號(mixed-mode signal)電路、射頻(RF)電路及(或)收發器、接收器、收發電路等。IAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm。此IAC晶片可以使用先進於或等於、以下或等於40 nm、20 nm或10 nm。此IAC晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯驅動器內標準大宗商品化FPGA IC晶片封裝上。此IAC晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯驅動器內標準大宗商品化FPGA IC晶片封裝上。使用在IAC晶片的電晶體可以是FINFET、FDSOI MOSFET、PDSOI MOSFET或常規的MOSFET。使用在IAC晶片的電晶體可以是從使用在同一邏輯驅動器中的標準大宗商品化FPGA IC晶片封裝不同的，例如IAC晶片係使用常規MOSFET，但在同一邏輯驅動器內的標準大宗商品化FPGA IC晶片封裝可使用FINFET電晶體；或是IAC晶片係使用FDSOI MOSFET，但在同一邏輯驅動器內的標準大宗商品化FPGA IC晶片封裝可使用FINFET。IAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm，而且NRE成本係比現有或常規的ASIC或COT晶片使用先進IC製程或下一製程世代設計及製造上便宜，例如比30nm、20 nm或10nm的技術更先進的技術便宜。使用先進IC製程或下一製程世代設計一現有或常規的ASIC晶片或COT晶片，例如，比30nm、20 nm或10 nm的技術設計，需超過美金5百萬元、美金一千萬元、美金2千萬元或甚至超過美金5千萬元或美金1億元。如ASIC晶片或COT IC晶片的16奈米技術或製程世代所需的光罩的成本就超過美金2百萬元、美金5百萬元或美金1千萬元，若使用邏輯驅動器(包括IAC晶片)設計實現相同或相似的創新或應用，及使用較舊的或較不先進的技術或製程世代可將此NRE成本費用降低小於美金1仟萬元、美金7百萬元、美金5百萬元、美金3百萬元或美金1百萬元。
對於相同或類似的創新技術或應用，與現有常規邏輯ASIC IC 晶片及COT IC 晶片的開發比較，開發IAC晶片的NRE成本可被降低大於2倍、5倍、10倍、20倍或30倍。
本發明另一方面揭露在多晶片封裝中的邏輯驅動器型式可包括整合上述專用控制晶片及IAC晶片功能的單一專用控制及IAC晶片(以下簡稱DCIAC晶片)，DCIAC晶片現今包括控制電路、智慧產權電路、特殊應用(AS)電路、類比電路、混合訊號電路、RF電路及(或)訊號發射電路、訊號收發電路等，DCIAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm。此外，DCIAC晶片可以使用先進於或等於、以下或等於40 nm、20 nm或10 nm。此DCIAC晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯驅動器內複數標準大宗商品化FPGA IC晶片上。使用在DCIAC晶片的電晶體可以是FINFET、FDSOI MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET，使用在DCIAC晶片的電晶體可以是從使用在同一邏輯驅動器中的標準大宗商品化FPGA IC晶片封裝不同的，例如DCIAC晶片係使用常規MOSFET，但在同一邏輯驅動器內的標準大宗商品化FPGA IC晶片封裝可使用FINFET電晶體，而在同一邏輯驅動器內的標準大宗商品化FPGA IC晶片封裝可使用FINFET。或是DCIAC晶片係使用FDSOI MOSFET，而在同一邏輯驅動器內的標準大宗商品化FPGA IC晶片封裝可使用FINFET。DCIAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm，而且NRE成本係比現有或常規的ASIC或COT晶片使用先進IC製程或下一製程世代設計及製造上便宜，例如比30nm、20 nm或10nm的技術更先進的技術便宜。使用先進IC製程或下一製程世代設計一現有或常規的ASIC晶片或COT晶片，例如，比30nm、20 nm或10 nm的技術設計，需超過美金5百萬元、美金一千萬元、美金2千萬元或甚至超過美金5千萬元或美金1億元。若使用邏輯驅動器(包括DCIAC晶片晶片)設計實現相同或相似的創新或應用，及使用較舊的或較不先進的技術或製程世代可將此NRE成本費用降低小於美金1仟萬元、美金7百萬元、美金5百萬元、美金3百萬元或美金1百萬元。對於相同或類似的創新技術或應用，與現有常規邏輯運算ASIC IC 晶片及COT IC 晶片的開發比較，開發DCIAC晶片的NRE成本可被降低大於2倍、5倍、10倍、20倍或30倍。
本發明另一方面揭露在多晶片封裝中的邏輯驅動器型式可包括整合上述專用控制晶片、專用I/O晶片及IAC晶片功能的單一專用控制、控制及IAC晶片(以下簡稱DCDI/OIAC晶片)，DCDI/OIAC晶片包括控制電路、智慧產權電路、特殊應用(AS)電路、類比電路、混合訊號電路、RF電路及(或)訊號發射電路、訊號收發電路等，DCDI/OIAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm。DCDI/OIAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm，此外，DCDI/OIAC晶片可以使用先進於或等於、以下或等於40 nm、20 nm或10 nm。此DCIAC晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯驅動器內複數標準大宗商品化FPGA IC晶片上。使用在DCDI/OIAC晶片的電晶體可以是FINFET、FDSOI MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET，使用在DCDI/OIAC晶片的電晶體可以是從使用在同一邏輯驅動器中的標準大宗商品化FPGA IC晶片封裝不同的，例如DCDI/OIAC晶片係使用常規MOSFET，但在同一邏輯驅動器內的標準大宗商品化FPGA IC晶片封裝可使用FINFET電晶體，或是DCDI/OIAC晶片係使用FDSOI MOSFET，而在同一邏輯驅動器內的標準大宗商品化FPGA IC晶片封裝可使用FINFET。DCDI/OIAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm，而且NRE成本係比現有或常規的ASIC或COT晶片使用先進IC製程或下一製程世代設計及製造上便宜，例如比30nm、20 nm或10nm的技術更先進的技術便宜。使用先進IC製程或下一製程世代設計一現有或常規的ASIC晶片或COT晶片，例如，比30nm、20 nm或10 nm的技術設計，需超過美金5百萬元、美金一千萬元、美金2千萬元或甚至超過美金5千萬元或美金1億元。例如ASIC晶片或COT IC晶片的16奈米技術或製程世代所需的光罩的成本就超過美金2百萬元、美金5百萬元或美金1千萬元，若使用邏輯驅動器(包括DCDI/OIAC晶片)設計實現相同或相似的創新或應用，及使用較舊的或較不先進的技術或製程世代可將此NRE成本費用降低小於美金1仟萬元、美金7百萬元、美金5百萬元、美金3百萬元或美金1百萬元。對於相同或類似的創新技術或應用，與現有常規邏輯運算ASIC IC 晶片及COT IC 晶片的開發比較，開發DCDI/OIAC晶片的NRE成本可被降低大於2倍、5倍、10倍、20倍或30倍。
本發明另外揭露一種將現有邏輯ASIC晶片或COT晶片硬體產業模式經由邏輯驅動器改變成一軟體產業模式。在同一創新及應用上，邏輯驅動器從效能、功耗、工程及製造成本應可比現有的常規ASIC晶片或常規COT IC晶片好或相同，現有的ASIC晶片或COT IC晶片的設計公司或供應商可變成軟體開發商或供應商，而僅使用舊的或較不先進的半導體技術或製程世代設計如上述之IAC晶片、DCIAC晶片或DCDI/OIAC晶片，關於此方面的揭露，可能是(1)設計及擁有IAC晶片、DCIAC晶片或DCDI/OIAC晶片；(2) 從第三方採購祼晶型式或封裝型式的複數標準大宗商品化FPGA晶片及複數標準大宗商品化非揮發性記憶體晶片；(3) 設計及製造(可以外包此製造工作給製造提供者的一第三方)內含有自有擁有的IAC晶片、DCIAC晶片或DCI/OIAC晶片的邏輯驅動器；(3) 為了創新技術或新應用需求安裝內部開發軟體至複數非揮發性晶片中的複數非揮發性記憶體IC晶片內；及(或) (4) 賣己安裝程式的邏輯驅動器給他們的客戶，在此情況下，他們仍可販賣硬體，此硬體不用使用先進半導體技術的設計及製造之ASIC IC晶片或COT IC晶片，例如比30nm、20 nm或10nm的技術更先進的技術。他們可針對所期望的應用撰寫軟體原始碼進行邏輯驅動器中的複數標準大宗商品化FPGA晶片編程，期望的應用例如是人工智能(Artificial Intelligence, AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、虛擬實境(VR)、擴增實境(AR)、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能。
本發明另一方面揭露在多晶片封裝中的邏輯驅動器型式可包括複數標準大宗商品化FPGA IC晶片及一個(或複數個)非揮發性IC 晶片，以及更包括一運算IC 晶片與(或)計算IC 晶片，例如使用先進半導體技術或先進世代技術設計及製造的一CPU晶片、一GPU晶片、一DSP晶片、一張量處理器(Tensor Processing Unit (TPU))晶片及(或)特殊應用處理器晶片(APU)，例如比30奈米(nm)、20nm或10nm更先進或相等，或尺寸更小或相同的半導體先進製程，或是比使用在相同邏輯驅動器中的複數FPGA IC 晶片更先進的半導體先進製程。此處理IC 晶片及計算IC 晶片可包括：(1) CPU及DSP單元；(2)CPU及GPU單元；(3) DSP及GPU單元；或(4)CPU、GPU及DSP單元，處理IC 晶片及計算IC 晶片中的所使用的電晶體可能是FINFET、 FINFET SOI、FDSOI MOSFET、PDSOI MOSFET或一常規MOSFET。另外，複數處理IC 晶片及複數計算IC晶片型式可包括封裝型式或合併在邏輯驅動器內，且複數處理IC 晶片及複數計算IC晶片的組合可包括二種類型的晶片，組合類型如下所示：(1)複數處理IC 晶片及複數計算IC晶片中的一型式為CPU晶片及另一型式為GPU晶片；(2) 複數處理IC 晶片及複數計算IC晶片中的一型式為CPU晶片及另一型式為DSP晶片；(3) 複數處理IC 晶片及複數計算IC晶片中的一型式為CPU晶片及另一型式為TPU晶片；(4) 複數處理IC 晶片及複數計算IC晶片中的一型式為GPU晶片及另一型式為DSP晶片；(5) 複數處理IC 晶片及複數計算IC晶片中的一型式為GPU晶片及另一型式為TPU晶片；(6) 複數處理IC 晶片及複數計算IC晶片中的一型式為DSP晶片及另一型式為TPU晶片。此外，複數處理IC 晶片及複數計算IC晶片型式可包括封裝型式或合併在邏輯驅動器內，且複數處理IC 晶片及複數計算IC晶片的組合可包括三種類型的晶片，組合類型如下所示：(1) 複數處理IC 晶片及複數計算IC晶片中的一型式為CPU晶片、另一型式為GPU晶片及另一型式為DSP晶片型式；(2) 複數處理IC 晶片及複數計算IC晶片中的一型式為CPU晶片、另一型式為GPU晶片及另一型式為TPU晶片型式；(3) 複數處理IC 晶片及複數計算IC晶片中的一型式為CPU晶片、另一型式為DSP晶片及另一型式為TPU晶片型式；(4) 複數處理IC 晶片及複數計算IC晶片中的一型式為GPU晶片、另一型式為DSP晶片及另一型式為TPU晶片型式；或者，複數處理IC 晶片及複數計算IC晶片的組合可包括：(1)複數GPU晶片，例如是2、3、4或大於4個GPU晶片；(2)一個(或複數個)CPU晶片及一個(或複數個)GPU晶片；(3)一個(或複數個)CPU晶片及一個(或複數個)DSP晶片；(4)一個(或複數個)CPU晶片、一個(或複數個)GPU晶片及一個(或複數個)DSP晶片；(5) 一個(或複數個)CPU晶片及(或) 一個(或複數個)CPU晶片及(或) 一個(或複數個)TPU晶片；(6) 一個(或複數個)CPU晶片、一個(或複數個)DSP晶片及(或)TPU晶片，在上述所有的替代方案中，邏輯驅動器可包括一個(或複數個)處理IC 晶片及複數計算IC晶片，及用於高速並聯運算及(或)計算功能的一或多個高速、高頻寬快取SRAM晶片或DRAM晶片或NVM晶片，高速、高頻寬並聯寬位元資料係利用邏輯驅動器中的邏輯驅動器內(或上)的頂層交互連接線結構(Top Interconnection Scheme in, on or of the logic drive (TISD))傳輸，例如邏輯驅動器包括複數GPU晶片，例如是2、3、4或大於4個GPU晶片，及複數高速、高頻寬快取SRAM晶片、DRAM晶片或NVM晶片，其中複數GPU晶片中的一GPU晶片與複數SRAM晶片、複數DRAM晶片或NVM晶片(可用於TISD的金屬線或連接線)中的一晶片之間的通訊可以是資料頻寬大於或等於64K、128 K、256 K、512 K、1024 K、2048 K、4096 K、8 K或16K，其它例子為邏輯驅動器可包括複數TPU晶片，例如2、3、4或大於4個TPU晶片及複數高速、高頻寬快取SRAM晶片、DRAM晶片或NVM晶片，TPU晶片、SRAM晶片、DRAM晶片或NVM晶片之間的通訊可用於TISD的金屬線或連接線，且其資料的位元頻寛係大於或等於64、128、256、512、1024、2048、4096、8K或16K，另一例子，邏輯驅動器可包括複數FPGA晶片，例如是2、3、4或大於4個複數FPGA晶片，及複數高速、高頻寬快取SRAM晶片、DRAM晶片或NVM晶片可用於TISD的金屬線或連接線，且其資料位元頻寬大於或等於64K、128 K、256 K、512 K、1024 K、2048 K、4096 K、8 K或16K。
(i) FPGA IC晶片、運算晶片及(或)計算晶片(例如CPU、GPU、DSP、APU、TPU及(或)ASIC晶片)及；(ii)高速高頻寬的SRAM、DRAM或NVM晶片中的通訊、連接或耦接係透過(經由)邏輯驅動器中的TISD，其中邏輯驅動器如上述的揭露及說明，其連接及通訊方式與在相同晶片中的內部電路相似或類式。此外，(i) FPGA IC晶片、運算晶片及(或)計算晶片(例如CPU、GPU、DSP、APU、TPU及(或)ASIC晶片)及；(ii)高速高頻寬的SRAM、DRAM或NVM晶片中的通訊、連接或耦接係透過(經由)邏輯驅動器中的TISD，其中邏輯驅動器如上述的揭露及說明，其連接及通訊方式可使用小型複數I/O驅動器或小型複數接收器，小型複數I/O驅動器、小型複數接收器或複數I/O電路的驅動能力、負載、輸出電容或輸入電容可介於0.01pF與10pF之間、介於0.05pF與5pF之間、介於0.01pF與2pF之間或介於介於0.01pF與1pF之間，或是小於10pF、5 pF、3 pF、2 pF、1 pF、0.5 pF或0.01 pF，例如，一雙向I/O(或三態)接墊、I/O電路可使用在小型複數I/O驅動器、複數接收器或複數I/O電路與邏輯驅動器中的高速高頻寬邏輸運算晶片及記憶體晶片之間的通訊，及可包括一ESD電路、一接收器及一驅動器，且具有輸入電容或輸出電容可介於0.01 pF與10pF之間、0.05 pF與5pF之間、0.01 pF與2pF之間或或介於介於0.01pF與1pF之間，或小於10pF、5 pF、3 pF、2 pF、1 pF、0.5 pF或0.1 pF。
運算IC 晶片或計算IC 晶片或在邏輯驅動器中的晶片提供使用在(可現場編程)功能、處理器及操作的一固定金屬交互線路(非現場編程)，此複數標準大宗商品化FPGA IC晶片提供(1) 使用(可現場編程)功能、處理器及操作的可編程金屬交互線路(可現場編程)及(2) 使用(非現場編程)功能、處理器及操作的固定金屬交互線路。一旦複數FPGA IC 晶片中的可現場編程金屬交互線路被編程，複數FPGA IC晶片可被操作與運算IC 晶片與計算IC 晶片或在同一邏輯驅動器中的晶片一起提供強大功能及應用程式中的操作，例如提供人工智能(Artificial Intelligence, AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、虛擬實境(VR)、擴增實境(AR)、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能。
本發明另一方面揭露在邏輯驅動器中使用的標準大宗商品化FPGA IC晶片，使用先進半導體技術或先進世代技術設計及製造的標準大宗商品化FPGA晶片，例如比30奈米(nm)、20nm或10nm更先進或相等，或尺寸更小或相同的半導體先進製程，複數標準大宗商品化FPGA IC晶片由以下段落中揭露製造過程之步驟：
(I)提供一半導體基板(例如一矽基板)或一絕緣層上覆矽(Silicon-on-Insulator；SOI)基板，其中晶圓的形式及尺寸例如是8吋、12吋或18吋，複數電晶體經由先進半導體技術或新世代技術晶圓製程技術形成在基板表面，電晶體可能是FINFET、FINFET SOI、FDSOI MOSFET、PDSOI MOSFET或常規的MOSFET；(II) 經由晶圓製程在基板(或晶片)表面上或含有電晶體的層面上形成一第一交互連接線結構(First Interconnection Scheme in, on or of the Chip (FISC))，此FISC包括複數交互連接線金屬層，在複數交互連接線金屬層之間具有一金屬間介電層，此FISC結構可經由執行一單一鑲嵌銅製程及(或)一雙鑲嵌銅製程而形成，例如，在複數交互連接線金屬層中一交互連接線金屬層中的金屬線可經由單一鑲嵌銅製程形成，如下步驟如示：(1)提供一第一絕緣介電層(可以是一金屬間介電層位在暴露通孔金屬層或暴露在外的金屬接墊、金屬線或交互連接線的上表面)，第一絕緣介電層的最頂層例如可以是一低介電系數(Low K)介電層，例如是一碳基氧化矽(SiOC)層；(2)例如以化學氣相沉積(Chemical Vapor Deposition (CVD))方法沉積一第二絕緣介電層在整個晶圓上或在第一絕緣介電層上及在第一絕緣介電層中暴露通孔金屬層或暴露在外的金屬接墊上，第二絕緣介電層經由下列步驟形成(a)沉積一底部區分蝕刻停止層，例如一碳基氮化矽(SiON)層在第一絕緣介電層的最頂層表面上及第一絕緣介電層中暴露通孔金屬層或暴露在外的金屬接墊上；(b) 接著沉積一低介電係數介電層在底部區分蝕刻停止層上，例如一SiOC層，此低介電常數介電材質之介電常數小於氧化矽材質，SiOC層及SiON層可經由CVD方式沉積，FISC的第一絕緣介電層及第二絕緣介電層的材質包括一無機材質、或包括矽、氮、碳及(或)氧的化合物；(3)接著形成溝槽或開口在第二絕緣介電層中，經由以下步驟：(a)塗覆、曝光、形成複數溝槽或複數開孔在一光阻層中；(b)經由蝕刻的方式形成溝槽或複數開孔在第二絕緣介電層中，接著去除光阻層；(4)然後沉積一黏著層在整個晶圓上，包括在第二絕緣介電層的溝槽或開口內，例如係使用濺鍍或CVD的方式，形成一鈦層(Ti)或氮代鈦(TiN)層(厚度例如是在1納米至50納米之間)；(5)接著，形成一電鍍用種子層在黏著層上，例如濺鍍或CVD形成一銅種子層(其厚度例如介於3納米(nm)至200nm之間)；(6)接著電鍍一銅層(其厚度例如是介於10nm至3000nm之間、介於10nm至1000nm之間、介於10nm至500nm之間)在銅種子層上；(7)接著使用化學機械程序(Chemical-Mechanical Process(CMP))移除在第二絕緣介電層中溝槽或開口之外的金屬(Ti或TiN/銅種子層/電鍍銅層)，直到第二絕緣介電層的頂面被露出，保留在第二絕緣介電層內的溝槽或開口中的金屬被用來作為FISC中的交互連接線金屬層的金屬栓塞(金屬栓塞)、金屬線或金屬連接線。
另一例子，FISC中交互連接線金屬層的金屬線及連接線及FISC的金屬間介電層中的金屬栓塞可由雙鑲嵌銅製程形成，步驟如下：(1)提供第一絕緣介電層形成在暴露的金屬線及連接線或金屬墊表面上，第一絕緣介電層的最頂層，例如是SiCN層或氮化矽(SiN)層；(2)形成包括複數絕緣介電層的一介電疊層在第一絕緣介電層的最頂層及在暴露的金屬線及連接線或金屬墊表面上，介電疊層從底部至頂端包括形成(a)一底部低介電係數介電層，例如一SiOC層(作為栓塞介電層或金屬間介電層使用)；(b)一中間區分蝕刻停止層，例如一SiCN層或SiN層；(c)一低介電常數SiOC頂層(作為同一交互連接線金屬層中金屬線及連接線之間的絕緣介電層)；(d)一頂端區分蝕刻停止層，例如一SiCN層或SiN層。所有的絕緣介電層(SiCN層、SiOC層或SiN層)可經由CVD方式沉積形成；(3)在介電疊層中形成溝槽、開口或穿孔，其步驟包括：(a)以塗佈、曝光及顯影一第一光阻層在光阻層中的溝槽或開口內，接著(b) 蝕刻曝露的頂端區分蝕刻停止層及頂端低介電SiOC層及停止在中間區分蝕刻停止層(SiCN層或SiN層)，在介電疊層中形成溝槽或頂端開口，所形成的溝槽或頂端開口經由之後的雙鑲嵌銅製程形成交互連接線金屬層中的金屬線及連接線；(c)接著，塗佈、曝光及顯影一第二光阻層及在第二光阻層中形成開孔及孔洞；(d)蝕刻曝露的中間區分蝕刻停止層(SiCN層或SiN層)，及底部低介電常數SiOC層及停止在第一絕緣介電層中的金屬線及連接線，形成底部開口或孔洞在介電疊層中底部，所形成的底部開口或孔洞經由之後雙鑲嵌銅製程形成金屬栓塞在金屬間介電層中，在介電疊層頂端中的溝槽或頂端開口與介電疊層底部中的底部開口或孔洞重疊，頂端的開口或孔洞尺寸比底部開口或孔洞尺寸更大，換句話說，從頂示圖觀之，介電疊層的底部中的底部開口及孔洞被介電疊層中頂端溝槽或開口圍住；(4) 形成金屬線、連接線及金屬栓塞，步驟如下：(a) 沉積黏著層在整在晶圓上，包括在介電疊層上及在介電疊層頂端內的蝕刻成的溝槽或頂端內，及在介電疊層底部內的底部開口或孔洞，例如，以濺鍍或CVD沉積Ti層或TiN層(其厚度例如是介於1nm至50nm之間)；(b)接著，沉積電鍍用種子層在黏著層上，例如濺鍍或CVD沉積銅種子層(其厚度例如是介於3nm至200nm之間)；(c)接著，電鍍一銅層在銅種子層上(其厚度例如是介於20nm至6000nm之間、10nm至3000之間或10nm至1000nm之間)；(d)接著，使用CMP方式移除位在溝槽或頂端開口外及在介電疊層內底部開口或孔洞不需要的金屬(Ti層或TiN層/銅種子層/電鍍銅層)，直至介電疊層的頂端表面被曝露。保留在溝槽或頂端開口內的金屬用以作為交互連接線金屬層中的金屬線或連接線，而保留在金屬間介電層中底部開口或孔洞用以作為金屬栓塞，用於連接金屬栓塞上方及下方的金屬線或連接線。在單一鑲嵌製程中，銅電鍍製程步驟及CMP製程步驟可形成交互連接線金屬層中的金屬線或連接線，接著再次執行銅電鍍製程步驟及CMP製程步驟形成金屬間介電層中的金屬栓塞在交互連接線金屬層上，換句話說，在單一鑲嵌銅製程，銅電鍍製程步驟及CMP製程步驟可被執行二次，用以形成交互連接線金屬層中的金屬線或連接線及形成金屬間介電層中的金屬栓塞在交互連接線金屬層上。在雙鑲嵌製程中，銅電鍍製程步驟及CMP製程步驟只被執行一次，用於形成交互連接線金屬層中的金屬線或連接線及形成金屬間介電層中的金屬栓塞在交互連接線金屬層下。可重複多次使用單一鑲嵌銅製程或雙鑲嵌銅製程，形成交互連接線金屬層中的金屬線或連接線及形成金屬間介電層中的金屬栓塞，用以形成FISC中複數交互連接線金屬層中的金屬線或連接線及金屬間介電層中的金屬栓塞，FISC可包括複數交互連接線金屬層中4至15層金屬線或連接線或6至12層金屬線或連接線。
在FISC內的金屬線或連接線係連接或耦接至底層的電晶體，無論是單一鑲嵌製程或雙向鑲嵌製程所形成FISC內的金屬線或連接線的厚度係介於3nm至500nm之間、介於10nm至1000nm之間，或是厚度小於或等於5nm、10 nm、30 nm、50 nm、100 nm、200 nm、300 nm、500 nm或1000nm，而FISC中的金屬線或連接線的寬度例如是介於3nm至500nm之間、介於10nm至1000nm之間，或寬度窄於5nm、10 nm、30 nm、50 nm、100 nm、200 nm、300 nm、500 nm或1000nm，金屬間介電層的厚度例如是介於3nm至500nm之間、介於10nm至1000nm之間，或是厚度小於或等於5nm、10 nm、30 nm、5可用於0 nm、100 nm、200 nm、300 nm、500 nm或1000nm，FISC中的金屬線或連接線可作為可編程交互連接線。
(III)沉積一保護層(passivation layer)在整個晶圓上及在FISC結構上，此保護層係用於保護電晶體及FISC結構免於受到外部環境中的水氣或污染，例如是鈉游離粒子。保護層包括一游離粒子捕捉層例如是SiN層、SiON層及(或)SiCN層，此游離粒子捕捉層的厚度係大於或等於100nm、150 nm、200 nm、300 nm、450 nm或500 nm，形成開口在保護層內，曝露出FISC最頂層的上表面。
(IV) 形成一第二交互連接線結構(Second Interconnection Scheme in, on or of the Chip (SISC))在FISC結構上，此SISC包括複數交互連接線金屬層，及複數交互連接線金屬層每一層之間的一金屬間介電層，以及可選擇性包括一絕緣介電層在保護層上及在SISC最底部的交互連接線金屬層與保護層之間，接著絕緣介電層沉積在整個晶圓上，包括在保護層上及保護層中的開口內，此67可具有平面化功能，一聚合物材質可被使用作為絕緣介電層，例如是聚酰亞胺、苯並環丁烯(BenzoCycloButene (BCB))、聚對二甲苯、環氧樹脂基底材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)， SISC的絕緣介電層的材質包括有機材質，例如是一聚合物、或材質化合物包括碳，此聚合物層可經由旋塗、網版印刷、滴注或灌模成型的方式形成，聚合物的材質可以是光感性材質，可用於光組層中圖案化開口，以便在之後的程序中形成金屬栓塞，也就是將光感性光阻聚合物層塗佈、及經由一光罩曝光，接著顯影及蝕刻而形成複數開口在聚合物層內，在光感性光阻絕緣介電層中的開口與保護層中的開口重疊並曝露出FISC最頂端之金屬層表面，在某些應用或設計中，在聚合物層中的開口尺寸係大於保護層中的開口，而保護層部分上表面被聚合物中的開口曝露，接著光感性光阻聚合物層(絕緣介電層)在一溫度下固化，例如是高於或等於100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，接著在某些情況下，進行一浮凸(emboss)銅製程在固化後的聚合物層上及曝露在固化聚合物層開口內的FISC最頂層交互連接線金屬層表面或曝露在固化聚合物層開口內的保護層表面：(a) 首先沉積一黏著層在整個晶圓的固化聚合物層上，及在固化聚合物層開口內的FISC最頂層交互連接線金屬層表面或曝露在固化聚合物層開口內的保護層表面，例如係經由濺鍍方式、CVD沉積一Ti層或一TiN層(其厚度例如係介於1nm至50nm之間)；(b)接著沉積電鍍用種子層在黏著層上，例如係以濺鍍或CVD沉積的方式(其厚度例如係介於3nm至200nm之間)；(c)塗佈、曝露及顯影光阻層在銅種子層上，經由之後接續的製程形成溝槽或開口在光阻層內，用於形成SISC中的交互連接線金屬層之金屬線或連接線，其中在光阻層內的溝槽(開口)部分可與固化聚合物層內的開口整個面積重疊，經由後接程序在固化聚合物層開口中的金屬栓塞；曝露在溝槽或開口底部的銅種子層；(d) 接著電鍍一銅層(其厚度例如係介於0.3µm至20µm之間、介於0.5µm至5µm之間、介於1µm至10µm之間、介於2µm至20µm之間)在光阻層內的圖案化溝槽或開口底部的銅種子層上；(e) 移除剩餘的光阻層；(f) 移除或蝕刻未在電鍍銅層下方的銅種子層及黏著層，此浮凸金屬(Ti(TiN)/銅種子層/電鍍銅層)留在或保留在固化聚合物層的開口內，用於作為絕緣介電層內的金屬栓塞及保護層內的金屬栓塞；及浮凸金屬(Ti(TiN)/銅種子層/電鍍銅層)留在或保留在光阻層中的溝槽或開口的位置(其中光阻層將在形成電鍍銅層後被移除)用於交互連接線金屬層的金屬線或連接線。形成絕緣介電層的製程及其開口，以及以浮凸銅製程形成絕緣介電層內的金屬栓塞及交互連接線金屬層的金屬線或連接線可被重覆而形成SISC中的複數交互連接線金屬層，其中絕緣介電層用於作為位在SISC中複數交互連接線金屬層之間的金屬間介電層，以及在絕緣介電層(現在是在金屬間介電層內)中的金屬栓塞用於連接或耦接複數交互連接線金屬層上下二層的金屬線或連接線，SISC中最頂層的交互連接線金屬層被SISC最頂層的絕緣介電層覆蓋，最頂層的絕緣介電層具有複數開口曝露最頂層的交互連接線金屬層的上表面，SISC可包括例如是2至6層的複數交互連接線金屬層或3至5層的複數交互連接線金屬層，SISC中複數交互連接線金屬層的金屬線或連接線具有黏著層(例如是Ti層或TiN層)及只位在金屬線或連接線底部的銅種子層，但沒有在金屬線或連接線的側壁，此FISC中複數交互連接線金屬層金屬線或連接線具有黏著層(例如是Ti層或TiN層)及位在金屬線或連接線底部及側壁的銅種子層。
SISC的交互連接金屬線或連接線連接或耦接至FISC的交互連接金屬線或連接線，或經由保護層中開口中的金屬栓塞連接至晶片內的電晶體，此SISC的金屬線或連接線厚度係介於0.3µm至20µm之間、介於0.5µm至10µm之間、介於1µm至5µm之間、介於1µm至10µm之間或介於2µm至10µm之間，或厚度大於或等於0.3µm、0.5µm、0.7µm、1µm、1.5µm、2µm或3µm，而SISC的金屬線或連接線寬度係例如介於0.3µm至20µm之間、介於0.5µm至10µm之間、介於1µm至5µm之間、介於1µm至10µm之間或介於2µm至10µm之間，或寬度大於或等於0.3µm、0.5µm、0.7µm、1µm、1.5µm、2µm或3µm。金屬間介電層的厚度例如係介於0.3µm至20µm之間、介於0.5µm至10µm之間、介於1µm至5µm之間、介於1µm至10µm之間或介於2µm至10µm之間，或厚度大於或等於0.3µm、0.5µm、0.7µm、1µm、1.5µm、2µm或3µm，SISC的金屬線或連接線用於作為可編程交互連接線。
(V)形成微型銅柱或凸塊 (i)在SISC最頂層的交互連接線金屬層的上表面及SISC中絕緣介電層內的曝露的開口內，及(或) (ii) 在SISC最頂層的絕緣介電層上。執行如上述段落揭露及說明中的浮凸銅製程而形成微型銅柱或凸塊，其中浮凸銅製程的步驟如下所示：(a)沉積一黏著層在整個晶圓上或在SISC結構的最頂層介電層上，及在最頂層絕緣介電層中的開口內，例如，濺鍍或CVD沉積一Ti層或TiN層(其厚度例如係介於1nm至50nm之間)；(b) 接著沉積一電鍍用種子層在黏著層上，例如濺鍍或CVD沉積一銅種子層(其厚度例如係介於3nm至300nm之間或介於3nm至200nm之間)；(c)塗佈、曝光及顯影一光阻層；在光阻層中形成複數開口或孔洞，用於之後的程序形成微型金屬柱或凸塊，曝光 (i)SISC的最頂端的絕緣層內的開口底部的最頂端交互連接線金屬層的上表面；及(ii) 曝光SISC最頂端絕緣介電層的區域或環形部，此區域係圍在最頂端絕緣介電層內的開口；(d)接著，電鍍一銅層(其厚度例如係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於3µm至20µm之間或介於5µm至15µm之間)在光阻層圖案化開口或孔洞內的銅種子層上；(e)去除剩餘的光阻層；(f)去除或蝕刻未在電鍍銅層下方的銅種子層及黏著層；剩餘或保留下的金屬用作為微型銅柱或凸塊。
此微型銅柱或凸塊連接或耦接至SISC的交互連接金屬線或連接線及FISC的交互連接金屬線或連接線，及經由SISC最頂端絕緣介電層的開口中的金屬栓塞連接至晶片中的電晶體。微型金屬柱或凸塊的高度係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或大於或等於30µm、20µm、15µm、5µm或3µm，微型金屬柱或凸塊的剖面的最大直徑(例如係圓形的直徑或是方形或長方形的對角線長度)例如係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或小於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm，微型金屬柱或凸塊中最相鄰近的金屬柱或凸塊之間的空間距離係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或小於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm。
(VI) 切割晶圓取得分開的複數標準大宗商品化FPGA晶片，複數標準大宗商品化FPGA晶片依序從底部至頂端分別包括：(i)電晶體層；(ii) FISC；(iii) 一保護層；(iv)SISC層及(v)微型銅柱或凸塊，SISC最頂端的絕緣介電層頂面的層級的高度例如是介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或大於或等於30µm、20µm、15µm、5µm或3µm。
本發明另一方面依據多晶片封裝技術及製程提供一扇出交互連接線技術(FOIT)用於製作或製造邏輯驅動器， 其製程步驟如下所示：
(I)提供一晶片載體、支架、灌模材料或基板，及複數IC 晶片及封裝；然後放置、固定或黏著複數IC 晶片及封裝在晶片載體、支架、灌模材料或基板上，晶片載體、支架、灌模材料或基板可以是晶圓型式(其直徑尺寸為8吋、12吋或18吋的晶圓)，或是正方形或長方形的面板型式(其寬度或長度是大於或等於20cm、30 cm、50 cm、75 cm、100 cm、150 cm、200 cm或300 cm)，晶片載體、支架、灌模材料或基板的材質可以是矽材質、金屬材質、玻璃材質、塑膠材質、聚合物材質、環氧-基底聚合物材質或環氧基底化合物材質。如上所述揭露及說明中的複數IC 晶片及封裝可被設置、固定或黏著在晶片載體、支架、灌模材料或基板上，其中複數IC 晶片及封裝包括複數標準大宗商品化FPGA IC晶片、複數非揮發性晶片或封裝、專用控制晶片、複數專用I/O晶片、專用控制及I/O晶片、IAC、DCIAC及(或)DCDI/OIAC晶片，所有的晶片被設置在複數邏輯驅動器內，且在晶片的上表面設置微型銅柱或凸塊，微型銅柱或凸塊的上表面具有一水平面位在複數晶片的最頂層絕緣介電層之上表面的水平面之上，其高度例如是介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或大於或等於30µm、20µm、15µm、5µm或3µm，複數晶片被設置、固定或黏著在晶片載體、支架、灌模材料或基板上時，晶片具複數電晶體的表面或側邊朝向，複數晶片的矽基板的背面(此側未具有複數電晶體)朝下設置、固定或黏著在晶片載體、支架、灌模材料或基板上。
(II) 例如使用旋轉塗佈的方式、網版印刷方式或滴注方式或灌模方式將一材料、樹脂或化合物填入複數晶片之間的間隙及覆蓋在複數晶片上，此灌模方式包括壓力灌模(使用上模及下模的方式)或澆注灌模(使用滴注方式)，此材料、樹脂或化合物可以是一聚合物材質，例如包括聚酰亞胺、苯並環丁烯、聚對二甲苯、環氧樹脂基底材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，此聚合物可例如是日本Asahi Kasei公司所提供的感光性聚酰亞胺/PBO PIMEL™、由日本Nagase ChemteX公司提供的環氧樹脂基底灌模化合物、樹脂或密封膠，此材料、樹脂或化合物被使在(經由塗佈、印刷、滴注或灌模)晶片載體、支架、灌模材料或基板之上及在複數晶片上至一水平面，如(i)將複數晶片的間隙填滿；(ii)將複數晶片的最頂端覆蓋；(iii)填滿複數晶片上的微型銅柱或凸塊之間的間隙；(iv)覆蓋複數晶片上的微型銅柱或凸塊的上表面，此材料、樹脂及化合物可經由溫度加熱至一特定溫度被固化或交聯(cross-linked)，此特定溫度例如是高於或等於50℃、70℃、90℃、100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，此材料可是聚合物或灌模材料，使用CMP拋光或研磨方式將使用的材料、樹脂或化合物的表面至複數晶片上的所有的微型凸塊或柱的上表面全部曝露。晶片載體、支架、灌模材料或基板接著可：(i)在CMP製程後及在邏輯驅動器上形成頂部交互連接線結構(TISD)之前，晶片載體、支架、灌模材料或基板可被移除，其中TISD將於下文中揭露；(ii)在之後的製造邏輯驅動器步驟期間，晶片載體、支架、灌模材料或基板保持晶圓或面板型式，在所有的生產或製造邏輯驅動器的製程步驟後移除晶片載體、支架、灌模材料或基板，或(iii)被保留成為最後完成且分離的邏輯驅動器產品的一部分，而移除晶片載體、支架、灌模材料或基板的方式例如可以是一CMP製程、一拋光製程、晶片背面研磨製程，或者，在晶圓或面板製程中，利用一CMP製程、一拋光製程、晶片背面研磨製程移除部分的晶圓或面板使其變薄，在所有的晶圓或面板製程結東後，晶圓或面板可經由切割分離成為複數個別的邏輯驅動器。
(III)經由一晶圓或面板製程形成邏輯驅動器上的頂部交互連接線結構(TISD)在平坦化材料、樹脂或化合物上及在微型金屬柱或凸塊曝露的上表面，TISD包括複數金屬層，在每一金屬層之間具有金屬間介電層，及可選擇性的包括絕緣介電層在平坦化材料、樹脂或化合物層上及在平坦化材料、樹脂或化合物層與TISD的最底端交互連接線金屬層之間，TISD中的複數交互連接線金屬層的金屬線或連接線位在複數晶片上方及水平延伸越過複數晶片的邊緣，換句話說，金屬線或連接線穿過邏輯驅動器的複數晶片之間的間隙，TISD中的複數交互連接線金屬層的金屬線或連接線連接或耦接邏輯驅動器的二個或更多的晶片的電路，TISD形成的步驟如下：TISD的絕緣介電層接著沉積在整個晶圓上，包括在平坦化材料、樹脂或化合物層及微型銅柱或凸塊曝露的上表面上，絕緣介電層具有平坦化的功能，一聚合物材質可被用於TISD的絕緣介電層，例如包括聚酰亞胺、苯並環丁烯、聚對二甲苯、環氧樹脂基底材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，TISD的絕緣介電層所使用的材質包括有機材質，例如是一聚合物、或材質化合物包括碳，此聚合物層可經由旋塗、網版印刷、滴注或灌模成型的方式形成，聚合物的材質可以是光感性材質，可用於光組層中圖案化開口，以便在之後的程序中形成金屬栓塞，也就是將光感性光阻聚合物層塗佈、及經由一光罩曝光，接著顯影及蝕刻而形成複數開口在聚合物層內，在光感性光阻絕緣介電層中的開口與微型銅柱或凸塊曝露的上表面、邏輯驅動器中的複數晶片上的微型銅柱或凸塊之曝露的上表面重疊，在某些應用或設計中，在聚合物層中的開口尺寸係小於微型銅柱或凸塊的上表面尺寸，在其它的應用或設計中，在聚合物層中的開口尺寸係大於微型銅柱或凸塊的上表面尺寸，聚合物層內的開口曝露平坦化材料、樹脂或化合物層的上表面，接著光感性光阻聚合物層(絕緣介電層)在一溫度下固化，例如是高於100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，接著在某些情況下，進行一浮凸(emboss)銅製程在TISD的絕緣介電層上或上方、及在固化後聚合物層內的開口中的微型銅柱或凸塊曝露的上表面上或上方、在固化後聚合物層內的開口中的平坦化材料、樹脂或化合物曝露的上表面上或上方：(a) 首先沉積一黏著層在整個晶圓的固化聚合物層上、及在固化聚合物層內的複數開口中的微型銅柱或凸塊曝露的上表面，某些案例中，黏著層可沉積在固化聚合物層內的複數開口中的平坦化材料、樹脂或化合物曝露的上表面，例如，例如係經由濺鍍方式、CVD沉積一Ti層或一TiN層(其厚度例如係介於1nm至50nm之間)；(b)接著沉積電鍍用種子層在黏著層上，例如係以濺鍍或CVD沉積的方式(其厚度例如係介於3nm至400nm之間或介於3nm至200nm之間)；(c)塗佈、曝露及顯影光阻層在銅種子層上，經由之後接續的製程形成溝槽或開口在光阻層內，用於形成TISD中的複數交互連接線金屬層之金屬線或連接線，其中在光阻層內的溝槽(開口)部分可與固化聚合物層內的開口整個面積重疊，經由後接程序在固化聚合物層開口中的金屬栓塞；曝露在溝槽或開口底部的銅種子層；(d) 接著電鍍一銅層(其厚度例如係介於0.3µm至20µm之間、介於0.5µm至5µm之間、介於1µm至10µm之間、介於2µm至10µm之間)在光阻層內的圖案化溝槽或開口底部的銅種子層上；(e) 移除剩餘的光阻層；(f) 移除或蝕刻未在電鍍銅層下方的銅種子層及黏著層，此浮凸金屬(Ti(TiN)/銅種子層/電鍍銅層)留在或保留在固化聚合物層的開口內，用於作為絕緣介電層內的金屬栓塞；及浮凸金屬(Ti(TiN)/銅種子層/電鍍銅層)留在或保留在光阻層中的溝槽或開口的位置(其中光阻層將在形成電鍍銅層後被移除)用於TISD中的複數交互連接線金屬層之金屬線或連接線，形成絕緣介電層及複數開口的製程及以浮凸銅製程用於形成在絕緣介電層內的複數金屬栓塞及複數交互連接線金屬層中的金屬線或連接線可被重覆以形成複數交互連接線金屬層在TISD中，其中絕緣介電層用於TISD中的二複數交互連接線金屬層之間的金屬間介電層、及絕緣介電層內的複數金屬栓塞(現在係在金屬間介電層內)用於連接或耦接TISD中的二複數交互連接線金屬層之金屬線或連接線，TISD的最頂端複數交互連接線金屬層被TISD的最頂端絕緣介電層覆蓋，最頂端絕緣介電層具有複數開口在絕緣介電層內且曝露最頂端複數交互連接線金屬層的上表面，TISD可包括2至6層的複數交互連接線金屬層或3至5層的複數交互連接線金屬層，TISD中的交互連接金屬線或連接線具有黏著層(例如是Ti層或TiN層)及銅種子層只位在底部，而沒有位在金屬線或連接線的側壁上，FISC的交互連接金屬線或連接線具有黏著層(例如是Ti層或TiN層)及銅種子層，位在金屬線或連接線的底部及側壁上。
TISD交互連接金屬線或連接線通過複數晶片上的微型金屬柱或凸塊連接或耦接至SISC交互連接金屬線或連接線、FISC交互連接金屬線或連接線及(或)邏輯驅動器中的複數晶片上的電晶體， 複數晶片被填在複數晶片之間的間隙之樹脂材料或化合物圍繞，這些晶片的表面也被樹脂材料或化合物覆蓋，TISD中的金屬線或連接線之厚度例如係介於0.3µm至30µm之間、介於0.5µm至20µm之間、介於1µm至10µm之間或介於0.5µm至5µm之間，或是厚度係厚於或等於0.3µm、0.5µm、0.7µm、1µm、1.5µm、2µm、3µm或5µm，TISD中的金屬線或連接線的寬度例如係介於0.3µm至30µm之間、介於0.5µm至20µm之間、介於1µm至10µm之間或介於0.5µm至5µm之間，或是寬度是大於或等於0.3µm、0.5µm、0.7µm、1µm、1.5µm、2µm、3µm或5µm，TISD的金屬間介電層的厚度例如係介於0.3µm至30µm之間、介於0.5µm至20µm之間、介於1µm至10µm之間或介於0.5µm至5µm之間，或是厚度係厚於或等於0.3µm、0.5µm、0.7µm、1µm、1.5µm、2µm、3µm或5µm，TISD中的複數交互連接線金屬層之金屬線或連接線可用於複數可編程交互連接線。
(IV)經由上述揭露的銅浮凸製程形成複數銅柱或凸塊在TISD中最頂端絕緣介電層上的複數銅柱或凸塊，及在TISD中最頂端絕緣介電層的複數開口內最頂端複數交互連接線金屬層曝露的上表面，其製程步驟如下：(a)沉積t72在整個晶圓或面板的TISD之最頂端絕緣介電層上，及在TISD中最頂端絕緣介電層的複數開口內的複數交互連接線金屬層曝露的上表面，例如濺鍍或CVD沉積一Ti層或TiN層(其厚度例如係介於1nm至200nm之間或介於5nm至50nm之間)；(b)接著沉積一電鍍用種子層在黏著層上，例如是濺鍍或CVD沉積一銅種子層(其厚度例如係介於3nm至400nm之間或介於10nm至200nm之間)；(c)經由塗佈、曝光及顯影等製程，在光阻層中圖案化的複數開口及孔洞並曝露銅種子層，用於形成銅接墊，在光阻層內的開口與TISD中開口內頂端絕緣介電層重疊，及可延伸在最頂端絕緣介電層上的開口至TISD最頂端絕緣介電層的一環形區塊複數銅柱或凸塊環繞(TISD的)最頂端絕緣介電層的開口；(d)接著電鍍一銅層(其厚度例如係介於1µm至50µm之間、介於1µm至40µm之間、介於1µm至30µm之間、介於1µm至20µm之間、介於1µm至10µm之間、介於1µm至5µm之間或介於1µm至3µm之間)在光阻層的開口內的銅種子層上；(e)移除剩餘的光阻；(f)移除或蝕刻未在電鍍銅層下方的銅種子層及黏著層， 剩下的金屬層被用於作為複數銅柱或凸塊，複數銅柱或凸塊可用於連接或耦接至邏輯驅動器的複數晶片，例如是專用I/O晶片，至邏輯驅動器之外的外部電路或元件，複數銅柱或凸塊的高度例如是介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或大於、高於或等於50µm、30µm、20µm、15µm或10µm，複數銅柱或凸塊的剖面視圖中最大直徑(例如是圓形的直徑或方形或長方形的對角線)例如係介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間、介於10µm至30µm之間，或大於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm，最相近銅柱或凸塊之間的最小空間(間隙)例如係介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或大於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm，複數銅凸塊或銅金屬柱可用於邏輯驅動器驅動器覆晶封裝在基板、軟板或母板上，類似使用在LCD驅動器封裝技術中的覆晶組裝的晶片封裝技術或Chip-On-Film (COF)封裝技術，基板、軟板或母板例如可用在印刷電路板(PCB)、一含有交互連接線結構的矽基板、一含有交互連接線結構的金屬基板、一含有交互連接線結構的玻璃基板、一含有交互連接線結構的陶瓷基板或一含有交互連接線結構的軟板，基板、軟板或母板可包括複數金屬接合接墊或凸塊在其表面，此複數金屬接合接墊或凸塊具有一銲錫層在其頂端表面用於銲錫流或熱壓合程序將複數銅柱或凸塊接合在邏輯驅動器封裝上，此複數銅柱或凸塊設置在邏輯驅動器封裝的正面表面具有球柵陣列(Ball-Grid-Array (BGA))的布局，其中在外圍區域的複數銅柱或凸塊用於訊號I/Os，而中心區域附近的電源/接地(P/G)I/Os，訊號凸塊在外圍區域可圍成一環(圈)形區域在沿著邏輯驅動器驅動器封裝的邊界，例如是1圈、2圈、3圈、4圈、5圈或6圈，複數訊號I/Os的間距在環形區域可小於中心區域附近的電源/接地(P/G)I/Os的間距或靠近邏輯驅動器封裝的中心區域。
或者，複數銲錫凸塊可經由浮凸銅/銲錫製程形成在TISD中最頂端絕緣介電層上或上方、TISD中最頂端絕緣介電層的複數開口內最頂端複數交互連接線金屬層之曝露上表面，其製程步驟如下：(a)沉積黏著層在整個晶圓或面板上TISD中最頂端絕緣介電層上或上方、TISD中最頂端絕緣介電層的複數開口內最頂端複數交互連接線金屬層之曝露上表面，例如濺鍍或CVD沉積一Ti層或TiN層(其厚度例如係介於1nm至200nm之間或介於5nm至50nm之間)；(b)接著沉積一電鍍用種子層在黏著層上，例如是濺鍍或CVD沉積一銅種子層(其厚度例如係介於3nm至400nm之間或介於10nm至200nm之間)；(d)經由塗佈、曝光及顯影等製程，在光阻層中圖案化的複數開口及孔洞並曝露銅種子層，用於形成之後的複數銲錫凸塊，在光阻層內的開口與TISD中最頂端絕緣介電層中的開口重疊；及最頂端絕緣介電層的開口延伸至TISD中最頂端絕緣介電層的一區域或一環形區域環繞最頂端絕緣介電層內的開口；(d)接著電鍍一銅阻障層(其厚度例如係介於1µm至50µm之間、介於1µm至30µm之間、介於1µm至20µm之間、介於1µm至10µm之間、介於1µm至5µm之間或介於1µm至3µm之間)在光阻層的開口內的銅種子層上；(e)接著電鍍一銲錫層(其厚度例如係介於1µm至150µm之間、介於1µm至120µm之間、介於5µm至120µm之間、介於5µm至100µm之間、介於5µm至75µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至10µm之間或介於1µm至3µm之間)在在光組層的開口內的電鍍銅阻障層上；(f) 移除剩餘的光阻；(g) 移除或蝕刻未在電鍍銅阻障層及電鍍銲層下方的銅種子層及黏著層；(h)迴銲錫層形成複數銲錫凸塊，剩下的金屬(Ti層(或TiN層)/銅種子層/阻障銅層/銲錫層)經由銲錫流的製程並用於作為複數銲錫凸塊，此複數銲錫凸塊的材質可以是無铅銲錫，此無铅銲錫在商業用途可包括含錫合金、銅金屬、銀金屬、鉍金屬、銦金屬、鋅金屬、銻金屬或其他金屬，例如此無铅銲錫可包括 錫-銀-銅銲錫、錫-銀銲錫或錫-銀-銅-鋅銲錫，複數銲錫凸塊用於連接或耦接至邏輯驅動器的複數晶片，例如是專用I/O晶片，至邏輯驅動器之外的外部電路或元件，複數銲錫凸塊的高度例如是介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或大於、高於或等於75µm、50µm、30µm、20µm、15µm或10µm，銲錫凸塊的高度是從TISD中最頂端絕緣介電層至銲錫凸塊頂端表面之間的距離，複數銲錫凸塊的剖面視圖中最大直徑(例如是圓形的直徑或方形或長方形的對角線)例如係介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間、介於10µm至30µm之間，或大於或等於100µm、60µm、50µm、40µm、30µm、20µm、15µm或10µm，最相近銲錫凸塊之間的最小空間(間隙)例如係介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或大於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm，複數銲錫凸塊可用於邏輯驅動器驅動器覆晶封裝在基板、軟板或母板上，類似使用在LCD驅動器封裝技術中的覆晶組裝的晶片封裝技術或Chip-On-Film (COF)封裝技術，銲錫凸塊封裝製程可包括一使用銲錫銲劑(solder flux)或不使用銲錫銲劑情況下進行銲錫流(solder flow)或迴銲(reflow)程序，基板、軟板或母板例如可用在印刷電路板(PCB)、一含有交互連接線結構的矽基板、一含有交互連接線結構的金屬基板、一含有交互連接線結構的玻璃基板、一含有交互連接線結構的陶瓷基板或一含有交互連接線結構的軟板，複數銲錫凸塊被設置在邏輯驅動器封裝的底部表面具有球柵陣列(Ball-Grid-Array (BGA))的布局，其中在外圍區域的複數銲錫凸塊用於訊號I/Os，而中心區域附近的電源/接地(P/G)I/Os，訊號凸塊在外圍區域可圍成一環(圈)形區域在靠近邏輯驅動器驅動器封裝邊界，例如是1圈、2圈、3圈、4圈、5圈或6圈，複數訊號I/Os的間距在環形區域可小於中心區域附近的電源/接地(P/G)I/Os的間距。
或者，金凸塊可可經由浮凸金製程被形成在TISD最上端絕緣介電層上或上方，及在TISD中最頂端絕緣介電層的複數開口內最頂端複數交互連接線金屬層曝露的上表面，其製程步驟如下：(a)沉積t72在整個晶圓或面板的TISD之最頂端絕緣介電層上，及在TISD中最頂端絕緣介電層的複數開口內的複數交互連接線金屬層曝露的上表面，例如濺鍍或CVD沉積一Ti層或TiN層(其厚度例如係介於1nm至200nm之間或介於5nm至50nm之間)；(b)接著沉積一電鍍用種子層在黏著層上，例如是濺鍍或CVD沉積一金種子層(其厚度例如係介於1nm至300nm之間或介於1nm至50nm之間)；(c)經由塗佈、曝光及顯影等製程，在光阻層中圖案化的複數開口及孔洞並曝露金種子層，用於之後的製程形成金凸塊，在光阻層內的開口與TISD中開口內頂端絕緣介電層重疊，及可延伸在最頂端絕緣介電層上的開口至TISD最頂端絕緣介電層的一區域或一環形區域環繞最頂端絕緣介電層內的開口；(d)接著電鍍一金層(其厚度例如係介於3µm至40µm之間、介於3µm至30µm之間、介於3µm至20µm之間、介於3µm至15µm之間或介於3µm至10µm之間)在光阻層的開口內的金種子層上；(f)移除剩餘的光阻；(g)移除或蝕刻未在電鍍金層下方的金種子層及黏著層，剩下的金屬層(Ti層(或TiN層)/金種子層/電鍍金層)被用於作為複數金凸塊，複數金凸塊可用於連接或耦接至邏輯驅動器的複數晶片，例如是專用I/O晶片，至邏輯驅動器之外的外部電路或元件，複數金凸塊的高度例如是介於3µm至40µm之間、介於3µm至30µm之間、介於3µm至20µm之間、介於3µm至15µm之間或介於3µm至10µm之間，或小於、低於或等於40µm、30µm、20µm、15µm或10µm，複數金凸塊的剖面視圖中最大直徑(例如是圓形的直徑或方形或長方形的對角線)例如係介於3µm至40µm之間、介於3µm至30µm之間、介於3µm至20µm之間、介於3µm至15µm之間或介於3µm至10µm之間，或小於或等於40µm、30µm、20µm、15µm或10µm，最相近金柱或金凸塊之間的最小空間(間隙)例如係介於3µm至40µm之間、介於3µm至30µm之間、介於3µm至20µm之間、介於3µm至15µm之間或介於3µm至10µm之間，或小於或等於40µm、30µm、20µm、15µm或10µm，複數金凸塊可用於邏輯驅動器驅動器覆晶封裝在基板、軟板或母板上，類似使用在LCD驅動器封裝技術中的覆晶組裝的晶片封裝技術或Chip-On-Film (COF)封裝技術，基板、軟板或母板例如可用在印刷電路板(PCB)、一含有交互連接線結構的矽基板、一含有交互連接線結構的金屬基板、一含有交互連接線結構的玻璃基板、一含有交互連接線結構的陶瓷基板或一含有交互連接線結構的軟板，當複數金凸塊使用COF技術時，複數金凸塊係利用熱壓接合方至接合至軟性電路軟板(flexible circuit film or tape.)上，COF封裝所使用的複數金凸塊具有非常高數量的I/Os在一小面積上，且每一金凸塊之間的間距小於20µm，在邏輯驅動器封裝4邊周圍區域複數金凸塊或I/Os用於複數訊號輸入或輸出，例如10nm寬度的方形的邏輯驅動器封裝具有二圈(環)(或二行)沿著邏輯驅動器封裝體的4邊，例如是大於或等於5000個I/Os (金凸塊之間的間距為15µm)、4000個I/Os (金凸塊之間的間距為20µm)或2500個I/Os (金凸塊之間的間距為15µm)，使用2圈或二行的沿著邏輯驅動器封裝邊界設計理由是因為當邏輯驅動器封裝體的單層在單邊金屬線或連接線使用時，可容易從邏輯驅動器封裝體扇出連接(fan-out)，在軟性電路板的複數金屬接墊具有金層或銲錫層在最頂層表面，當軟性電路板的複數金屬接墊具有金層在最頂層表面時，可使用金層至金層的熱壓接合的COF組裝技術，當軟性電路板的複數金屬接墊具有銲錫層在最頂層表面時，可使用金層至銲錫層的熱壓接合的COF組裝技術，此複數金凸塊設置在邏輯驅動器封裝的正面表面具有球柵陣列(Ball-Grid-Array (BGA))的布局，其中在外圍區域的複數金凸塊用於訊號I/Os，而中心區域附近的電源/接地(P/G)I/Os，訊號凸塊在外圍區域可圍成一環(圈)形區域在沿著邏輯驅動器封裝的邊界，例如是1圈、2圈、3圈、4圈、5圈或6圈，複數訊號I/Os的間距在環形區域可小於中心區域附近的電源/接地(P/G)I/Os的間距或靠近邏輯驅動器驅動器封裝的中心區域。
單層封裝邏輯驅動器中的TISD交互連接金屬線或連接線可能：(a)包括在單層封裝邏輯驅動器的TISD內的金屬線或連接線之交互連接網或結構用於連接或耦接至複數電晶體、FISC、SISC及(或)單層封裝邏輯驅動器中FPGA IC晶片的微型銅柱或凸塊至在同一單層封裝邏輯驅動器內另一個FPGA IC晶片封裝中的SISC及(或)微型銅柱或凸塊、FISC及複數電晶體，TISD內的金屬線或連接線之交互連接網或結構可通過複數金屬柱或凸塊(複數銅柱或凸塊、複數銲錫凸塊或在TISD上的金凸塊)連接單層封裝邏輯驅動器外界或外面的複數電路或複數元件，在TISD內的金屬線或連接線的交互連接網或結構可以是網狀線路或結構，用於複數訊號、電源或接地供電；(c) 包括單層封裝邏輯驅動器的TISD內的交互連接金屬線或連接線可通過單層封裝邏輯驅動器的複數金屬柱或凸塊(複數銅柱或凸塊、複數銲錫凸塊或在TISD上的金凸塊)連接或耦接至單層封裝邏輯驅動器之外界或外面的複數電路或複數元件，TISD內的交互連接金屬線或連接線可用於複數訊號、電源或接地供電。在這種情況下，例如複數金屬柱或凸塊可連接至單層封裝邏輯驅動器中的複數專用I/O晶片中的複數I/O電路，而複數I/O電路在此情況時，複數I/O電路可以是一大型I/O電路，例如是是一雙向I/O(或三態)接墊、I/O電路包括一ESD電路、接收器及驅動器，且具有輸入電容或輸出電容可介於2 pF與100pF之間、2pF與50pF之間、2pF與30pF之間、2pF與20pF之間、2pF與15pF之間、2pF與10pF之間或2pF與5pF之間，或大於2pF、5 pF、10 pF、15pF或20 pF；(d) 包括在單層封裝邏輯驅動器中TISD內的金屬線或連接線之交互連接網或結構用於連接複數電晶體、FISC、SISC及(或)單層封裝邏輯驅動器內的FPGA IC晶片之微型銅柱或凸塊至相同單層封裝邏輯驅動器內另一FPGA IC晶片封裝之微型銅柱或凸塊及(或)複數電晶體、FISC、SISC，但是未連接至單層封裝邏輯驅動器之外界或外面的複數電路或複數元件，在單層封裝邏輯驅動器沒有複數金屬柱或凸塊(複數銅柱或凸塊、複數銲錫凸塊或在TISD上的金凸塊)連接或耦接至單層封裝邏輯驅動器內的複數FPGA晶片封裝之複數I/O電路，此I/O電路在此情況下可以是小型的I/O電路，例如是一雙向I/O(或三態)接墊、I/O電路包括一ESD電路、接收器及驅動器，且具有輸入電容或輸出電容可介於0.1pF與10pF之間、0.1pF與5pF之間、0.1pF與2pF之間，或小於10 pF、5 pF、3 pF、2 pF或1 pF；(e)包括在單層封裝邏輯驅動器中的TISD內的金屬線或連接線之交互連接網或結構用於連接或耦接至單層封裝邏輯驅動器內的IC 晶片的複數微型銅柱或凸塊，但沒有連接至單層封裝邏輯驅動器之外界或外面的複數電路或複數元件，也就是說，沒有單層封裝邏輯驅動器中的複數金屬柱或凸塊(複數銅柱或凸塊、複數銲錫凸塊或在TISD上的金凸塊)連接至TISD內的金屬線或連接線之交互連接網或結構，此種情況下，TISD內的金屬線或連接線之交互連接網或結構可連接或耦接至複數電晶體、FISC、SISC及(或)單層封裝邏輯驅動器中的FPGA IC晶片之微型銅柱或凸塊，而沒有通過任何FPGA IC晶片的I/O電路。
(V)切割己完成的晶圓或面板，包括經由在二相鄰的邏輯驅動器之間的材料或結構分開、切開，此材料(例如係聚合物)填在二相鄰邏輯驅動器之間的複數晶片被分離或切割成單獨的邏輯驅動器單元。
本發明另一方面提供邏輯驅動器包括複數單層封裝邏輯驅動器，及在多晶片封裝的每一單層封裝邏輯驅動器如上述說明揭露，複數單層封裝邏輯驅動器的數量例如是2、3、4、5、6、7、8或大於8，其型式例如是(1)覆晶封裝在印刷電路板(PCB)，高密度細金屬線PCB，BGA基板或軟性電路板；或(2)堆疊式封裝(Package-on-Package (POP))技術，此方式就一單層封裝邏輯驅動器封裝在其它單層封裝邏輯驅動器的頂端，此POP封裝技術例如可應用表面黏著技術(Surface Mount Technology (SMT))。
本發明另一方面提供一方法用於單層封裝邏輯驅動器適用於堆疊POP封裝技術，用於POP封裝的單層封裝邏輯驅動器的製程步驟及規格與上述段落中描述的邏輯驅動器FOIT相同，除了在形成貫穿封裝體的通道(Through-Package-Vias, TPVS)或貫穿聚合物的通道(Thought Polymer Vias, TPVS)在邏輯驅動器的複數晶片的間隙之間、及(或)邏輯驅動器封裝的周邊區域及邏輯驅動器內的晶片邊界之外。TPVS用於連接或耦接在邏輯驅動器上面的電路或元件至邏輯驅動器封裝背面，具有TPVs的單層封裝邏輯驅動器可使用於堆疊邏輯驅動器，此單層封裝邏輯驅動器可是標準型式或標準尺寸，例如單層封裝邏輯驅動器可具有一定寬度、長度及厚度的正方型或長方型，一工業標準可設定單層封裝邏輯驅動器的直徑(尺寸)或形狀，例如單層封裝邏輯驅動器標準的形狀可以是正方形，其寬度係大於或等於4mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40mm，及具有厚度大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm。或者，單層封裝邏輯驅動器標準形狀可以是長方形，其寬度大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40mm，其長度大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm、40 mm、45 mm或50 mm，其厚度大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm。具有TPVs的邏輯驅動器係經由形成複數銅柱或凸塊在晶片載體、支架、灌模材料或基板上，利用設置、固定或黏著複數IC 晶片及封裝在晶片載體、支架、灌模材料或基板上，FOIT的製程步驟以形成邏輯驅動器封裝，形成複數銅柱或凸塊(用作為TPVS)在晶片載體、支架、灌模材料或基板上或上方，其製程步驟為：(a)提供一晶片載體、支架、灌模材料或基板及複數IC 晶片及封裝，晶片載體、支架、灌模材料或基板可以是晶圓型式(其直徑尺寸為8吋、12吋或18吋的晶圓)，或是正方形或長方形的面板型式(其寬度或長度是大於或等於20cm、30 cm、50 cm、75 cm、100 cm、150 cm、200 cm或300 cm)，晶片載體、支架、灌模材料或基板的材質可以是矽材質、金屬材質、玻璃材質、塑膠材質、聚合物材質、環氧-基底聚合物材質或環氧基底化合物材質。晶圓或面板具有一基礎絕緣層在上面，基礎絕緣層可包括氧化矽層、氮化矽層及(或)聚合物層；(b)沉積一絕緣介電層整個晶圓或面板的基礎絕緣層上，絕緣介電層可以是聚合物材質，例如包括聚酰亞胺、苯並環丁烯(BenzoCycloButene (BCB))、聚對二甲苯、環氧樹脂基底材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，此最底端的聚合物絕緣介電層可經由旋塗、網版印刷、滴注或灌模成型的方式形成，絕緣介電層的形成可以是：(A)經由一非光感性材質或一光感性材質，及沒有複數開口在聚合物絕緣介電層內；或(B)或者，聚合物材質可以是光感性材質，且可用作為光阻層及用於圖案化開口在光阻層內，經由之後的製程步驟形成的金屬栓塞(用作為銅柱或凸塊的底部，也就是TPVS的底部)在光阻層(聚合物層)內，也就是光感性聚合物層塗佈、通過光罩曝光，然後顯影及蝕刻以形成複數開口在光感性聚合物層內，光感性絕緣介電層內的複數開口曝露出基礎絕緣層的上表面。非光感性聚合物層或光感性聚合物層可用於(A)選項或(B)選項中的絕緣介電層，然後在一溫度下進行固化，例如是高於100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，固化後的聚合物的厚度例如係介於2µm至50µm之間、介於3µm至50µm之間、介於3µm至30µm之間、介於3µm至20µm之間或介於3µm至15µm之間，或厚度大於或等於2µm、3µm、5µm、10µm、20µm或30µm；(c)執行浮凸銅製程以形成微型銅柱或凸塊作為TPVs，對於(A)或(B)選項：(i)沉積一黏著層在整個晶圓或面板之絕緣介電層上或上方(對於(A)及(b)選項)及在固化聚合物層複數開口底部所曝露基礎絕緣層的上表面(對於(B)選項)，例如係經由濺鍍方式、CVD沉積一Ti層或一TiN層(其厚度例如係介於1nm至50nm之間)；(ii) 接著沉積電鍍用種子層在黏著層上，例如係以濺鍍或CVD沉積的方式(其厚度例如係介於3nm至300nm之間或介於10nm至120nm之間)；(iii) 經由塗佈、曝光、顯影光阻層，在光阻層中的複數開口或孔洞中曝露銅種子層，在光阻層內圖案化複數開口或孔洞可以形成之後的微型銅柱或凸塊，對於(B)選項，在光阻層內的開口及孔洞與在絕緣介電層內的開口重疊，及可延伸T67的開口至一區域或環繞在絕緣介電層中的開口的一環形區域，此環形區域的寬度係介於1µm至15µm之間、介於1µm至10µm之間，介於1µm至5µm之間，對於(A)或(B)選項，在光阻層內的複數開口或孔洞的位置是位在邏輯驅動器內複數晶片之間的間隙中、及(或)在邏輯驅動器封裝外圍區域及邏輯驅動器內複數晶片的邊緣之外(複數晶片可被設置、黏著或固定在之後的製程中)；(v) 接著電鍍一銅層(其厚度例如係介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間)在光阻層的圖案化開口或孔洞內的銅種子層上；(e) 移除剩餘的光阻層；(f) 移除或蝕刻未在電鍍銅下方的銅種子層及黏著層。對於選項(A)剩餘或保留的金屬(Ti層(或TiN層)Cu種子層/電鍍銅層)在光阻層(在此時光阻層己被移除)內的複數開口或孔洞內位置上，用作為銅柱或凸塊(TPVs)，對於選項(B) 剩餘或保留的金屬(Ti層(或TiN層)Cu種子層/電鍍銅層)在光阻層(在此時光阻層己被移除)內的複數開口或孔洞的位置上，作為複數銅柱或凸塊(TPVS)主要部分；及剩餘或保留的金屬(Ti層(或TiN層)Cu種子層/電鍍銅層)在絕緣介電層的複數開口內，用作為複數銅柱或凸塊(TPVS)的底部部分，對於(A)及(B)選項，複數銅柱或凸塊的高度(從絕緣介電層的上表面至複數銅柱或凸塊的上表面之間的距離)例如係介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間、介於10µm至30µm之間，或大於、高於或等於50µm、30µm、20µm、15µm或5µm，複數銅柱或凸塊的剖面視圖中最大直徑(例如是圓形的直徑或方形或長方形的對角線)例如係介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間、介於10µm至30µm之間，或大於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm，最相近銅柱或凸塊之間的最小空間(間隙)例如係介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或大於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm。
具有絕緣介電層及複數銅柱或凸塊(TPVS)的晶圓或面板用於晶片載體、支架、灌模材料或基板，接著用上述揭露及說明以形成邏輯驅動器，形成邏輯驅動器的所有製程如上述揭露及說明相同，一些製程步驟以下再次的列出：(2)以形成上述邏輯驅動器、利用樹脂材料或化合物來(i)填入複數晶片之間的間隙；(ii)覆蓋複數晶片的上表面；(iii)填入複數晶片上的微型銅柱或凸塊之間的間隙；(iv)覆蓋複數晶片之微型銅柱或凸塊的上表面；(v)填入晶圓或面板上或上方的複數銅柱或凸塊(TPVs)之間的間隙；(vi)覆蓋晶圓或面板上或上方的複數銅柱或凸塊的上表面，使用CMP程序、研磨程序平坦化應用材料、樹脂或化合物的表面至一水平面至(i)複數晶片上所有微型金屬柱或凸塊的上表面；(ii)晶圓或面板上或上方所有的複數銅柱或凸塊(TPVs)的上表面，全部被曝露。TISD結構接著形成在平坦化材料、樹脂或化合物的平坦表面上，及連接或耦接至複數晶片上微型金屬柱或凸塊曝露上表面，及(或)在晶圓或面板上或上方複數銅柱或凸塊(TPVS)的上表面，如上述揭露及說明。接著TISD上或上方形成的複數銅柱或凸塊、複數銲錫凸塊、金凸塊，用於連接或耦接至TISD的複數交互連接線金屬層內的金屬線或連接線，如上述揭露及說明，複數銅柱或凸塊在晶圓或面板上或上方，及在固化後或交聯的平坦化材料、樹脂或化合物的平坦表面上，複數銅柱或凸塊用於複數金屬栓塞(TPVs)以連接或耦接至複數電路、交互連接層金屬結構、複數金屬接墊、複數金屬柱或凸塊及(或)邏輯驅動器封裝背面上的複數元件，晶片載體、支架、灌模材料或基板可： (i)在CMP製程後及在形成頂部交互連接線結構在邏輯驅動器上或上方之前被移除；(ii) 在整個製程步驟中保留，在製程結束後移除。晶片載體、支架、灌模材料或基板可經由剝離製程、CMP製程或背面研磨製程移除，在晶片載體、支架、灌模材料或基板移除後，對於選項(A)，絕緣介電層及黏著層(假設複數IC 晶片的具有電晶體之正面朝上)位在TPVS的底部表面可經由CMP製程或背面研磨製程移除，而曝露銅種子層的底表面或複數銅柱或凸塊的電鍍銅層(意即絕緣介電層整層被移除)，對於選項(B)，在晶片載體、支架、灌模材料或基板移除後，絕緣介電層的底部部分(假設複數IC 晶片的具有電晶體之正面朝上)及位在TPVS底部表面的黏著層可經由CMP製程移除或背面研磨製程使複數銅柱或凸塊的底部部分曝露(註：複數銅柱或凸塊的底部為在絕緣介電層的開口中的金屬栓塞)；即絕緣介電層移除的製程一直進行直到銅種子層或位在複數銅柱或凸塊(在絕緣介電層的開口內)底部的電鍍銅被曝露，在選項(B)內，絕緣介電層剩餘的部分變成完成後邏輯驅動器的一部分位在邏輯驅動器封裝的底部，且銅種子層的表面或位在剩餘絕緣介電層開口內的電鍍銅層被曝露，對於選項(A)或(B)，銅種子層曝露的底部表面或複數銅柱或凸塊的電鍍銅層形成複數銅接墊在邏輯驅動器背面，用於連接或耦接至複數電晶體、複數電路、交互連接層金屬結構、複數金屬接墊、複數金屬柱或凸塊及(或)位在邏輯驅動器正面(或頂面，仍假設複數IC 晶片的具有電晶體之正面朝上)的複數元件，堆疊邏輯驅動器可經由以下製程步驟形成：(i)提供一第一單層封裝邏輯驅動器，第一單層封裝邏輯驅動器為分離或晶圓或面板型式，其具有複數銅柱或凸塊、複數銲錫凸塊或複數金凸塊朝下，及其曝露的TPVs複數銅接墊上(複數IC 晶片係朝下)；(ii)經由表面黏著或覆晶封裝方式形成POP堆疊封裝，一第二分離單層封裝邏輯驅動器設在所提供第一單層封裝邏輯驅動器的頂端，表面黏著製程係類似使用在複數元件封裝設置在PCB上的SMT技術，經由印刷銲錫層或銲錫膏、或光阻層的銅接墊上的助銲劑，接著覆晶封裝、連接或耦接複數銅柱或凸塊、複數銲錫凸塊或在第二分離單層封裝邏輯驅動器的複數金凸塊至第一單層封裝邏輯驅動器的TPVS之銅接墊上的銲錫或銲錫膏，經由覆晶封裝方式進行封裝製程，此製程係類似於使用在IC 堆疊技術的POP技術，連接或耦接至第二分離單層封裝邏輯驅動器上的複數銅柱或凸塊、複數銲錫凸塊或複數金凸塊至第一單層封裝邏輯驅動器的TPVS上的銅接墊，一第三分離單層封裝邏輯驅動器可被覆晶封裝組裝、並連接或耦接至第二單層封裝邏輯驅動器的TPVS所曝露的複數銅接墊，可重覆POP堆疊封裝製程，用於組裝更多分離的單層封裝邏輯驅動器(例如多於或等於n個分離單層封裝邏輯驅動器，其中n是大於或等於2、3、4、5、6、7、8)以形成完成堆疊邏輯驅動器，當第一單層封裝邏輯驅動器為分離型式，它們可以是第一覆晶封裝組裝至一載板或基板，例如是PCB、或BGA板，然後進行POP製程，而在載板或基板型式，形成複數堆疊邏輯驅動器，接著切割此載板或基板而產生複數分離完成堆疊邏輯驅動器，當第一單層封裝邏輯驅動器仍是晶圓或面板型式，對於進行POP堆疊製程形成複數堆疊邏輯驅動器時，晶圓或面板可被直接用作為載板或基板，接著將晶圓或面板切割分離，而產生複數分離的堆疊完成邏輯驅動器。
本發明另一方面提供適用於堆疊POP組裝技術的一單層封裝邏輯驅動器的方法，單層封裝邏輯驅動器用於POP封裝組裝係依照上述段落中描述的複數FOIT相同的製程步驟及規格，除了形成位在單層封裝邏輯驅動器底部的邏輯驅動器內(或上)的底層交互連接線結構(Bottom Interconnection Scheme in, on or of the logic drive (BISD))及封裝穿孔或聚合物穿孔(TPVS)在邏輯驅動器中複數晶片之間的間隙，及(或)在邏輯驅動器封裝周圍區域及在邏輯驅動器內複數晶片邊界，BISD形成晶片載體、支架、灌模材料或基板上，BISD包括在複數交互連接線金屬層內的複數金屬線、連接線或金屬平面，且設置、黏著或固定晶片載體、支架、灌模材料或基板之前，可使用相同或相似的製程步驟形成上述揭露的TISD，TPVS形成在BISD上或上方，且使用相同或相似的製程步驟形成複數金屬柱或凸塊(複數銅柱或凸塊、複數銲錫凸塊或金凸塊)在TISD上，BISD提供額外交互連接線金屬層在邏輯驅動器封裝底部或背面的連接層，及提供曝露複數金屬接墊或銅接墊在單層封裝邏輯驅動器底部的區域陣列上，其位置包括在邏輯驅動器中的複數IC 晶片的正下方上，TPVS被用於連接或耦接邏輯驅動器上面的複數電路或元件(例如是TISD)至邏輯驅動器封裝背面的上的複數電路或元件(例如是BISD)，具有FPGA晶片0的單層封裝邏輯驅動器可用於堆疊邏輯驅動器，此單層封裝邏輯驅動器可是標準型式或標準尺寸，例如單層封裝邏輯驅動器可具有一定寬度、長度及厚度的正方型或長方型，及(或)複數銅接墊的位置具有標準布局，一工業標準可設定單層封裝邏輯驅動器的直徑(尺寸)或形狀，例如單層封裝邏輯驅動器標準的形狀可以是正方形，其寬度係大於或等於4mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40mm，及具有厚度大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm。或者，單層封裝邏輯驅動器標準形狀可以是長方形，其寬度大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40mm，其長度大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm、40 mm、45 mm或50 mm，其厚度大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm。具有BISD及TPVs的邏輯驅動器形成，係經由形成複數金屬線、連接線或金屬平面在由晶片載體、支架、灌模材料或基板提供的複數交互連接線金屬層上，用於設置、固定或黏著複數IC 晶片，或是封裝方式在邏輯驅動器上，然後形成複數銅柱或凸塊(TPVS)在BISD上，具有BISD及TPVS的晶片載體、支架、灌模材料或基板用於FOIT製程中，其中FOIT製程如形成邏輯驅動器封裝內的FOIT之製程步驟(1)中所述，形成BISD及複數銅柱或凸塊(用作為TPVS)在晶片載體、支架、灌模材料或基板上或上方的製程步驟為：(a)提供晶片載體、支架、灌模材料或基板及複數IC 晶片或封裝，此晶片載體、支架、灌模材料或基板的形式可以一晶圓型式(例如直徑是8吋、12吋或18吋的晶圓)，或正方形面板型式或長方形面板型式(例如是寬度或長度大於或等於20公分(cm)、30cm、50 cm、75 cm、100 cm、150 cm、200 cm或300 cm)，此晶片載體、支架、灌模材料或基板的材質可以是矽材質、金屬材質、陶瓷材質、玻璃材質、鋼金屬材質、塑膠材質、聚合物材質、環氧樹脂基底聚合物材質或環氧樹脂基底化合物材質， 晶圓或面板上具有一基底絕緣層，此基底絕緣層可包括一氧化矽層、氮化矽層及(或)一聚合物層；(b) 沉積一最底端的絕緣介電層在整個晶圓或面板上及在基底絕緣層上，最底端絕緣介電層可以是聚合物材質，例如包括聚酰亞胺、苯並環丁烯(BenzoCycloButene (BCB))、聚對二甲苯、環氧樹脂基底材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，此最底端的聚合物絕緣介電層可經由旋塗、網版印刷、滴注或灌模成型的方式形成，聚合物的材質可以是光感性材質，可用於光組層中圖案化開口，以便在之後的程序中形成金屬栓塞，也就是將光感性光阻聚合物層塗佈、及經由一光罩曝光，接著顯影及蝕刻而形成複數開口在聚合物層內，在最底端感光性絕緣介電層內的複數開口曝露基底絕緣層的上表面，最底端感光性聚合物層(絕緣介電層)在一溫度下固化，例如是高於100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，固化最底端聚合物層的厚度係介於3µm至50µm之間、介於3µm至30µm之間、介於3µm至20µm之間或介於3µm至15µm之間，或大於(厚於)或等於3µm、5µm、10µm、20µm或30µm；(c) 進行一浮凸(emboss)銅製程以形成金屬栓塞在固化最底端聚合物絕緣介電層的複數開口內，及以形成BISD最底端交互連接線金屬層的複數金屬線、連接線或金屬平面：(i)沉積黏著層在整個晶圓或面板在最底端絕緣介電層上及在固化最底端聚合物層內複數開口的底部基底絕緣層曝露上表面上，例如係經由濺鍍方式、CVD沉積一Ti層或一TiN層(其厚度例如係介於1nm至50nm之間)；(ii) 接著沉積電鍍用種子層在黏著層上，例如係以濺鍍或CVD沉積的方式(其厚度例如係介於3nm至300nm之間或介於10nm至120nm之間)；(iii) 經由塗佈、曝露及顯影光阻層，曝露銅種子層在光阻層內複數溝槽、開口或孔洞的底部上，而在光阻層內的溝槽、開口或孔洞可用於形成之後最底端交互連接線金屬層的複數金屬線、連接線或金屬平面，其中在光阻層內的溝槽、開口或孔洞可與最底端絕緣介電層內的開口重疊，及可延伸最底端絕緣介電層的開口；(iv)然後電鍍一銅層(其厚度例如係介於5µm至80µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於3µm至20µm之間、介於3µm至15µm之間或介於3µm至10µm之間)在光阻層內圖案化溝槽開口或孔洞上；(v) 移除剩餘的光阻層；(vi)移除移除或蝕刻未在電鍍銅層下方的銅種子層及黏著層，此金屬(Ti(TiN)/銅種子層/電鍍銅層)留在或保留在光阻層內的內圖案化溝槽開口或孔洞(註：光阻層現在己被清除)，其用於作為BISD的最底端交互連接線金屬層之複數金屬線、連接線或金屬平面，及此金屬(Ti(TiN)/銅種子層/電鍍銅層)留在或保留在最底端絕緣介電層複數開口內被用來作為BISD的最底端絕緣介電層之金屬栓塞，形成最底端絕緣介電層的製程及其複數開口，及浮凸銅製程用來形成金屬栓塞在交互連接線金屬層最底端的複數金屬線、連接線或金屬平面及在最底端絕緣介電層內，可被重覆而形成BISD內複數交互連接線金屬層的金屬層；其中重覆最底端絕緣介電層被用作為BISD之複數交互連接線金屬層之間的金屬間介電層及在最底端絕緣介電層(現在在金屬間介電層內)內的金屬栓塞用於連接或耦接BISD的二複數交互連接線金屬層之間的複數金屬線、連接線或金屬平面，也就是金屬栓塞的上面及下面，BISD最頂端交互連接線金屬層覆蓋一BISD的一最頂端絕緣介電層，最頂端絕緣介電層具有複數開口曝露出BISD之最頂端交互連接線金屬層的上表面，在最頂端絕緣介電層內的複數開口的位置係在在邏輯驅動器封裝體周圍區域及邏輯驅動器內複數晶片的邊界外(複數晶片被設置、黏著或固定在之後的製程中)，一CMP製程可接著進行，用以平坦化BISD的上表面(也就是平坦化己固化的最頂端絕緣介電層)在後續形成作為TPVS的複數銅柱或凸塊製程前，BISD可包括1至6層的複數交互連接線金屬層或2至5層的複數交互連接線金屬層，BISD的複數金屬線、連接線或金屬平面交互連接線具有黏著層(例如Ti層或TiN層)及銅種子層只位在底部，但沒有在金屬線或連接線的側壁， FISC的交互連接金屬線或連接線具有黏著層(例如Ti層或TiN層)及銅種子層位在金屬線或連接線側壁及底部。
BISD的複數金屬線、連接線或金屬平面的厚度例如係介於0.3µm至40µm之間、介於0.5µm至30µm之間、介於1µm至20µm之間、介於1µm至15µm之間、介於1µm至10µm之間或介於0.5µm至5µm之間，或厚於(大於)或等於0.3µm、0.7µm、1µm、2µm、3µm、5µm、7µm或10µm，BISD的金屬線或連接線寬度例如係介於0.3µm至40µm之間、介於0.5µm至30µm之間、介於1µm至20µm之間、介於1µm至15µm之間、介於1µm至10µm之間或介於0.5µm至5µm之間，或寬於或等於0.3µm、0.7µm、1µm、2µm、3µm、5µm、7µm或10µm，BISD的金屬間介電層厚度例如係介於0.3µm至50µm之間、介於0.5µm至30µm之間、介於0.5µm至20µm之間、介於1µm至10µm之間或介於0.5µm至5µm之間，或厚於或等於0.3µm、0.7µm、1µm、2µm、3µm或5µm，BISD中最底端絕緣介電層內的金屬栓塞的高度或厚度例如係介於3µm至50µm之間、介於3µm至30µm之間、介於3µm至20µm之間或介於3µm至15µm之間，或厚度大於或等於3µm、5µm、10µm、20µm或30µm，金屬平面在BISD的複數交互連接線金屬層之金屬層內，可被用作為電源供應的電源/接地面，及(或)作為散熱器或散熱的擴散器，其中此金屬的厚度更厚，例如係介於5µm至50µm之間、介於5µm至30µm之間、介於5µm至20µm之間或介於5µm至15µm之間，或厚度大於或等於5µm、10µm、20µm或30µm，電源/接地面，及(或) 散熱器或散熱的擴散器在BISD的交互連接線金屬層中可被佈置設計成交錯或交叉型式，例如可佈置設計成叉形(fork shape)的型式。
BISD形成之後，經由上述揭露的浮凸銅製程形成複數銅柱或凸塊(作為TPVS)在BISD或晶片載體、支架、灌模材料或基板最頂端絕緣介電層上或上方，BISD中最頂端絕緣介電層的開口曝露最頂端之交互連接線金屬層的上表面，製程步驟如下：(a) 沉積t72在整個晶圓或面板的BISD之最頂端絕緣介電層上，及在BISD中最頂端絕緣介電層的複數開口內的交互連接線金屬層曝露的上表面，例如濺鍍或CVD沉積一Ti層或TiN層(其厚度例如係介於1nm至200nm之間或介於5nm至50nm之間)；(b)接著沉積一電鍍用種子層在黏著層上，例如是濺鍍或CVD沉積一銅種子層(其厚度例如係介於3nm至400nm之間或介於10nm至200nm之間)；(c)經由塗佈、曝光及顯影等製程，在光阻層中圖案化的複數開口及孔洞並曝露銅種子層以形成複數銅柱或凸塊(TPVS)，在光阻層內的開口與BISD中開口內頂端絕緣介電層重疊，及可延伸在最頂端絕緣介電層上的開口至BISD最頂端絕緣介電層的一區域或一環形區域環繞最頂端絕緣介電層內的開口，此環形區域的寬度係介於1µm至15µm之間、介於1µm至10µm之間或介於1µm至5µm之間，在光阻層內的複數開口及孔洞的位置係位在邏輯驅動器內複數晶片之間的間隙內，及(或)在邏輯驅動器周邊區域及邏輯驅動器內複數晶片的邊界外圍(複數晶片被設置、黏著或固定在之後的製程中)；(d)接著電鍍一銅層(其厚度例如係介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間)在光阻層的開口內的銅種子層上；(e) 移除剩餘的光阻層；(f) 移除或蝕刻未在電鍍銅層下方的銅種子層及黏著層，剩下的金屬層(Ti層(或TiN層)/銅種子層/電鍍銅層)或保留在光阻層的複數開口及孔洞位置上的金屬層被用於作為複數銅柱或凸塊(TPVs)，區分蝕刻停止層12h的高度(從絕緣介電層的上表面至複數銅柱或凸塊上表面之間)例如是介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或其高度高於或等於50µm、30µm、20µm、15µm或5µm，區分蝕刻停止層12h的剖面視圖中最大直徑(例如是圓形的直徑或方形或長方形的對角線)例如係介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或大於或等於150µm、100µm、60µm、50µm、40µm、30µm、20µm、15µm或10µm，最相近銅金屬柱或凸塊之間的最小空間(間隙)例如係介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或大於或等於150µm、100µm、60µm、50µm、40µm、30µm、20µm、15µm或10µm。
具有BISD及複數銅柱或凸塊(TPVS)的晶圓或面板接著用作為複數IC 晶片及封裝，以形成上述揭露及說明中的邏輯驅動器，所有形成邏輯驅動器的製程與上述揭露及說明相同，一些製程步驟以下再次的列出：在製程步驟(II)以形成上述邏輯驅動器、利用樹脂材料或化合物來(i)填入複數晶片之間的間隙；(ii)覆蓋複數晶片的上表面；(iii)填入複數晶片上的微型銅柱或凸塊之間的間隙；(iv)覆蓋複數晶片之微型銅柱或凸塊的上表面；(v)填入晶圓或面板上或上方的複數銅柱或凸塊(TPVs)之間的間隙；(vi)覆蓋晶圓或面板上或上方的複數銅柱或凸塊的上表面，使用CMP程序、研磨程序平坦化應用材料、樹脂或化合物的表面至一水平面至(i)複數晶片上所有複數微型凸塊或金屬柱的上表面；(ii)晶圓或面板上或上方所有的複數銅柱或凸塊(TPVs)的上表面，全部被曝露。如上述揭露及說明，複數銅柱或凸塊位在晶圓或面板上或上方，及在固化後或交聯的平坦化材料、樹脂或化合物的平坦表面上，複數銅柱或凸塊用於複數金屬栓塞(TPVs)以連接或耦接位在邏輯驅動器封裝結構正面的複數電路、交互連接層金屬結構(例如TISD)、銅金屬柱或凸塊、銲料凸塊、金凸塊、複數金屬接墊至位在邏輯驅動器封裝結構背面的複數電路、交互連接層金屬結構(例如BISD)、銅接墊、金屬柱或凸塊、及/或複數元件，邏輯驅動器晶片載體、支架、灌模材料或基板可： (i)在CMP製程後及在形成頂部交互連接線結構在邏輯驅動器上或上方之前被移除；(ii) 在整個製程步驟中保留，在製程結束後移除。晶片載體、支架、灌模材料或基板可經由剝離製程、CMP製程或背面研磨製程移除，在晶片載體、支架、灌模材料或基板移除後，最底部的絕緣介電層的底部部分(假設IC晶片具有電晶體的正面朝上)可經由一CMP製程或背面研磨或拋光製程移除，以曝露出在最底部的絕緣介電層之開口中的金屬栓塞，意即是最底部的絕緣介電層的底部部分的移除製程被執行直到最底部的絕緣介電層之開口中的金屬栓塞之電鍍銅層或銅種子層被曝露，絕緣介電層剩餘的部分變成完成後邏輯驅動器的一部分位在邏輯驅動器封裝的底部，且銅種子層的表面或位在剩餘最底層絕緣介電層開口內的電鍍銅層之曝露表面可被，設計或布局為一接墊區域矩陣位在邏輯驅動器背面，位在周邊區域的該些接墊用作為訊號接墊，及位在中心區域的該些接墊用作為電源供應/接地參考(P/G)接墊，位在IC晶片的下方位置之該些接墊可直接地放置或貼合在載體、支架、灌模材料或基板上，位在周邊區域上的訊號接墊可以沿著邏輯驅動器封裝結構底部的邊緣形成1個環，或2、3、4、5或6個環，位在周邊區域上的訊號接墊之間的間距可小於位在邏輯驅動器封裝結構底部中心區域上的P/G接墊之間的間距，在邏輯驅動器背面上或底部表面上所曝露的銅接墊可連接至TPVs，因此銅接墊及TPVs可用作為位在邏輯驅動器封裝結構正面(上側，仍假設IC晶片具有電晶體的那側朝上)上的該些電晶體、電路、交互連接線金屬結構(例如TISD)、金屬接墊、金屬柱或凸塊之間的連接或耦接，以及作為邏輯驅動器封裝結構背面的交互連接線金屬結構(例如BISD)、金屬接墊、金屬柱或凸塊之間的連接或耦接。
單層封裝邏輯驅動器的BISD交互連接金屬線或連接線被使用在：(a)用於連接或耦接複數銅接墊、位在單層封裝邏輯驅動器的底部表面(背面)複數銅接墊的銅柱至相對應TPVs；及通過位在單層封裝邏輯驅動器底部表面的相對應TPVs、複數銅接墊連接或耦接至位在單層封裝邏輯驅動器上測(或正面)的TISD之金屬線或連接線，因此連接或耦接複數銅接墊至單層封裝邏輯驅動器上側的複數IC 晶片中的複數電晶體、FISC、SISC及微型銅柱或凸塊；(b)連接或耦接單層封裝邏輯驅動器底部表面的複數銅接墊至所對應的TPVS，且通過對應的TPVS，在單層封裝邏輯驅動器底部表面的複數銅接墊連接或耦接至單層封裝邏輯驅動器上側(正面)的TISD之金屬線或連接線，TISD可連接或耦接至TISD上的複數金屬柱或凸塊，因此位在單層封裝邏輯驅動器背面的複數銅接墊連接或耦接至單層封裝邏輯驅動器正面的複數金屬柱或凸塊；(c) 直接連接或耦接位在單層封裝邏輯驅動器中的第一FPGA晶片的複數銅接墊至位在單層封裝邏輯驅動器中的第二FPGA晶片的複數銅接墊，經由在BISD內的金屬線或連接線的交互連接網或結構，交互連接網或結構可連接或耦接至單層封裝邏輯驅動器的TPVS；(d) 直接連接或耦接單層封裝邏輯驅動器中的FPGA晶片下方的一銅接墊至同一FPGA晶片下方其它的複數銅接墊及另一銅接墊，經由使用BISD內的金屬線或連接線的交互連接網或結構連接，此交互連接網或結構可連接至耦接至單層封裝邏輯驅動器的TPVS；(e)為電源或接地面及散熱器或散熱的擴散器。
堆疊邏輯驅動器可使用如前述揭露相同或類似的製程步驟形成，例如經由以下製程步驟：(i)提供一具有TPVs及BISD的第一單層封裝邏輯驅動器，其中單層封裝邏輯驅動器是分離晶片型式或仍以晶圓或面板型式進行，其具有複數銅柱或凸塊、複數銲錫凸塊或複數金凸塊朝下，及其位在BISD上面曝露的複數銅接墊；(ii) POP堆疊封裝，可經由表面黏著及(或)覆晶方去的方式將一第二分離單層封裝邏輯驅動器(也具有TPVS及BISD)設在提供第一單層封裝邏輯驅動器頂端，表面黏著製程係類似使用在複數元件封裝設置在PCB上的SMT技術，例如經由印刷銲錫層或銲錫膏、或曝露銅接墊表面上的助銲劑，接著覆晶封裝、連接或耦接第二分離單層封裝邏輯驅動器上的複數銅柱或凸塊、複數銲錫凸塊或複數金凸塊至第一單層封裝邏輯驅動器曝露複數銅接墊上的銲錫層、銲錫膏或助銲劑，經由覆晶封裝製程連接或耦接複數銅柱或凸塊、複數銲錫凸塊或複數金凸塊在第一單層封裝邏輯驅動器的複數銅接墊的表面，其中此覆晶封裝製程係類似使用在IC堆疊技術的POP封裝技術，這裡需注意，在第二分離單層封裝邏輯驅動器上的複數銅柱或凸塊、複數銲錫凸塊或複數金凸塊接合至第一單層封裝邏輯驅動器的複數銅接墊表面可被設置直接地在複數IC 晶片位在第一單層封裝邏輯驅動器的位置上方；一底部填充材料可被填入在第一單層封裝邏輯驅動器與第二單層封裝邏輯驅動器之間的間隙，第三分離單層封裝邏輯驅動器(也具有TPVS及BISD)可被覆晶封裝連接至耦接至第二單層封裝邏輯驅動器的TPVS所曝露的表面，POP堆疊封裝製程可被重覆封裝複數分離單層封裝邏輯驅動器(數量例如是大於或等於n個分離單層封裝邏輯驅動器，其中n是大於或等於2、3、4、5、6、7或8)以形成完成型堆疊邏輯驅動器，當第一單層封裝邏輯驅動器是分離型式，它們可以是第一覆晶封裝組裝至一載板或基板，例如是PCB、或BGA板，然後進行POP製程，而在載板或基板型式，形成複數堆疊邏輯驅動器，接著切割此載板或基板而產生複數分離完成堆疊邏輯驅動器，當第一單層封裝邏輯驅動器仍是晶圓或面板型式，對於進行POP堆疊製程形成複數堆疊邏輯驅動器時，晶圓或面板可被直接用作為POP堆疊製程的載板或基板，接著將晶圓或面板切割分離，而產生複數分離的堆疊完成邏輯驅動器。
本發明另一方面提供單層封裝邏輯驅動器的TPVS的數種可替換的交互連接線：(a)TPV可被用作為一穿孔連接單層封裝邏輯驅動器上方的另一單層封裝邏輯驅動器及下方的另一單層封裝邏輯驅動器，而不連接或耦接至單層封裝邏輯驅動器的任何IC 晶片上的FISC、SISC或微型銅柱或凸塊，在此種情況下，一堆疊結構的形成，從底端至頂端為：(i)銅接墊(BISD中最底部絕緣介電層的金屬栓塞)；(ii)複數堆疊交互連接層及在TISD的介電層內的金屬栓塞；(iii)TPV層；(iv) 複數堆疊交互連接層及在TISD的的介電層內的金屬栓塞；(v)金屬金屬柱或凸塊；(b) TPV被堆疊作為在(a)結構中穿過TISD的金屬線或連接線之直通的TPV(through TPV)，但係連接或耦接至單層封裝邏輯驅動器的一個(或複數個)IC 晶片上的FISC、SISC或微型銅柱或凸塊；(c)TPV只堆疊在底部，而沒有堆疊在頂部，在此種情況，TPV連接結構的形成，從底端至頂端分別為：(i)銅接墊(BISD中最底部絕緣介電層的金屬栓塞)；(ii)複數堆疊交互連接線層及在BISD的介電層的金屬栓塞；(iii)TPV；(iv)TPV頂端通過TISD複數溝槽或複數開孔電層內的複數交互連接線金屬層及金屬栓塞連接或耦接至單層封裝邏輯驅動器的一個(或複數個)IC 晶片上的FISC、SISC或微型銅柱或凸塊，沒有金屬金屬柱或凸塊直接地位在TPV的上面及連接或耦接至TPV；(v)金屬金屬柱或凸塊(在TISD上)連接或耦接至TPV的頂部，但其中金屬金屬柱或凸塊之一位置沒有直接地在TPV的頂面；(d)TPV連接結構形成，由底部至頂部為(i)一銅接墊(BISD中最底端絕緣介電層的金屬栓塞)直接地在單層封裝邏輯驅動器的IC 晶片下方；(ii) )在BISD上銅接墊、柱或凸塊通過BISD的介電層內的複數交互連接線金屬層及金屬栓塞連接或耦接至TPV底部(其位在複數晶片之間的間隙或在沒有放置晶片的周邊區域)；(iii)TPV；(iv)上面的TPVs通過在TISD的絕緣介電層內的複數交互連接線金屬層及金屬栓塞連接或耦接至在單層封裝邏輯驅動器的一個(或複數個)IC 晶片上的FISC、SISC或微型銅柱或凸塊；(v)金屬金屬柱或凸塊(在TISD上)連接或耦接至TPV頂部，且其位置沒有直接地位在TPV的上方；(e) TPV連接結構的形成，從底端至頂端分別為：(i)銅接墊(BISD中最底部絕緣介電層的金屬栓塞)直接地位在單層封裝邏輯驅動器中IC 晶片的下方；(ii)銅接墊連接或耦接至TPV的底部(其係位在複數晶片之間的間隙或是沒有晶片設置的週邊區域)通過在BISD的介電層內的複數交互連接線金屬層及金屬栓塞；(iii)TPV；(iv)TPV的頂端係通過TISD的介電層內的複數交互連接線金屬層及金屬栓塞連接或耦接至在單層封裝邏輯驅動器的一個(或複數個)IC 晶片上的FISC、SISC或微型銅柱或凸塊，TISD的介電層內的複數交互連接線金屬層及金屬栓塞包括單層封裝邏輯驅動器的TISD內的金屬線或連接線之一交互連接網或結構，用於連接或耦接電晶體、FISC、SISC、及(或)FPGA IC晶片的微型銅柱或凸塊、或封裝在單層封裝邏輯驅動器內的複數FPGA IC 晶片，但交互連接網或結構沒有連接或耦接至單層封裝邏輯驅動器之外的複數電路或元件，也就是說，在單層封裝邏輯驅動器的複數金屬柱或凸塊(複數銅柱或凸塊、複數銲錫凸塊或複數金凸塊)連接至TISD內的金屬線或連接線之交互連接網或結構，因此，沒有單層封裝邏輯驅動器的複數金屬柱或凸塊(複數銅柱或凸塊、複數銲錫凸塊或複數金凸塊)連接或耦接至TPV的頂端。
本發明另一方面揭露在多晶片封裝中的邏輯驅動器型式可更包括一個(或複數個)專用可編程SRAM(DPSRAM)晶片，DPSRAM包括複數5T SRAM單元或6T SRAM單元及複數交叉點開關，及被用於作為複數電路或複數標準大宗商品化FPGA晶片的複數交互連接線之間的交互連接線編程，複數可編程交互連接線包括位在複數標準大宗商品化FPGA晶片之間TISD的交互連接金屬線或連接線，其具有TISD的且位在交互連接金屬線或連接線中間之複數交叉點開關電路，例如TISD的n條金屬線或連接線輸入至一交叉點開關電路，及TISD的m條金屬線或連接線從開關電路輸出，交叉點開關電路被設計成TISD的n條金屬線或連接線中每一金屬線或連接線可被編程為連接至TISD的m條金屬線或連接線中的任一條金屬線或連接線，交叉點開關電路可經由例如儲存在DPSRAM晶片內的SRAM單元的編程原始碼控制，SRAM單元可包括6個電晶體(6T SRAM)，其中包括二傳輸(寫入)電晶體及4個資料鎖存電晶體，其中2個傳輸(寫入)電晶體係用來寫入編程原始碼或資料至4個資料鎖存電晶體的2個儲存或鎖存節點。或者，SRAM單元可包括5個電晶體(5T SRAM)，其中包括一傳輸(寫入)電晶體及4個資料鎖存電晶體，其中1個傳輸電晶體係用來寫入編程原始碼或資料至4個資料鎖存電晶體的2個儲存或鎖存節點，在5T SRAM單元或6T SRAM單元中的儲存(編程)資料被用於TISD的金屬線或連接線之”連接”或”不連接”的編程，複數交叉點開關與上述複數標準大宗商品化FPGA IC晶片中的說明相同，各種類型的複數交叉點開關的細節在上述複數FPGA IC 晶片的段落中揭露或說明，複數交叉點開關可包括：(1)n型及p型電晶體成對電路；或(2)複數多工器及複數開關緩衝器，當鎖存在5T SRAM單元或6T SRAM單元的資料被編程在”1”時，一n型及p型成對電晶體的通過/不通過電路切換成”導通”狀態，及連接至通過/不通過電路的二端(分別為成對電晶體的源極及汲極)的TISD的二金屬線或連接線為連接狀態，而鎖存在5T SRAM單元或6T SRAM單元的資料被編程在”0”時，一n型及p型成對電晶體的通過/不通過電路切換成”不導通”狀態，連接至通過/不通過電路的二端(分別為成對電晶體的源極及汲極)的TISD的二金屬線或連接線為不連接狀態，或者，當鎖存在5T SRAM單元或6T SRAM單元的資料被編程在”1”時，在開關緩衝器內的控制N-MOS電晶體及控制P-MOS電晶體切換成”導通”狀態，在輸入金屬線的資料被導通至交叉點開關的輸出金屬線，及連接至交叉點開關的二端點的TISD的二金屬線或連接線為連接或耦接；當鎖存在5T SRAM單元或6T SRAM單元的資料被編程在”0”時，在開關緩衝器內的控制N-MOS電晶體及控制P-MOS電晶體切換成”不導通”狀態，在輸入金屬線的資料不導通至交叉點開關的輸出金屬線，及連接至交叉點開關的二端點的TISD的二金屬線或連接線為不連接或耦接。DPSRAM晶片包括複數5T SRAM單元或6T SRAM單元及複數交叉點開關，複數5T SRAM單元或6T SRAM單元及複數交叉點開關用於邏輯驅動器內複數標準大宗商品化FPGA晶片之間TISD的金屬線或連接線之可編程交互連接線，或者，複數5T SRAM單元或6T SRAM單元及複數交叉點開關用於邏輯驅動器內的複數標準大宗商品化FPGA晶片與TPVS(例如TPVS頂端表面)之間TISD的金屬線或連接線之可編程交互連接線，如上述相同或相似的揭露的方法。在5T SRAM單元或6T SRAM單元內儲存的(編程)資料用於編程二者之間的連接或不連接，例如：(i)TISD的第一金屬線、連接線或網連接至在邏輯驅動器中一個(或複數個)IC 晶片上的一個(或複數個)微型銅柱或凸塊，及(或)連接至邏輯驅動器的TISD上或上方一個(或複數個)金屬柱或凸塊，及(ii) TISD的第二金屬線、連接線或網連接至或耦接至一TPV(例如TPV頂部表面)，如上述相同或相似的揭露的方法。根據上述揭露內容，TPVS為可編程，也就是說，上述揭露內容提供可編程的TPVS，可編程的TPVS或者可用在可編程交互連接線，包括用在邏輯驅動器的複數FPGA晶片上的複數5T SRAM單元或6T SRAM單元及複數交叉點開關，可編程TPV可被(經由軟體)編程為(i) 連接或耦接至邏輯驅動器的一個(或複數個)IC 晶片中之一個(或複數個)微型銅柱或凸塊(為此連接至SISC的及(或)FISC的金屬線或連接線，及(或)複數電晶體)，及(或)(ii)連接或耦接至邏輯驅動器的TISD上或上方的一個(或複數個)金屬接墊、金屬柱或凸塊，當位在邏輯驅動器的背面的銅接墊(TPV底部表面、位在TPV底部部分的聚合物層內的金屬栓塞的底底表面，或BISD的最底端聚合物層內的金屬栓塞底部表面)連接至可編程TPV，銅接墊變成一可編程銅接墊，位在邏輯驅動器背面的可編程銅接墊可經由編程及通過可編程TPV連接或耦接至(i)位在邏輯驅動器的一個(或複數個)IC 晶片(為此連接至SISC的及(或)FISC的)正面之一個(或複數個)微型銅柱或凸塊；及(或) (ii)在邏輯驅動器正面的TISD上或上方的複數金屬接墊、凸塊或柱。或者，DPSRAM晶片包括複數5T SRAM單元或6T SRAM單元及複數交叉點開關，其可用於邏輯驅動器的TISDs上或上方之複數金屬柱或凸塊(複數銅柱或凸塊、複數銲錫凸塊或複數金凸塊)之間的TISD的金屬線或連接線之可編程交互連接線，以及在邏輯驅動器的一個(或複數個)IC 晶片上一個(或複數個)微型銅柱或凸塊，如上述相同或相似的揭露的方法。在5T SRAM單元或6T SRAM單元內儲存(或編程)的資料可用於二者之間的”連接”或”不連接”的編程，例如：(i)TISD的第一金屬線或連接線連接至在邏輯驅動器的一個(或複數個)IC 晶片上之一個(或複數個)微型銅柱或凸塊，及連接在TISD上的金屬複數金屬柱或凸塊，及(ii)TISD的一第二金屬線或連接線連接或耦接至TISD上或上方的複數金屬接墊、柱或凸塊，如上述相同或相似的揭露的方法。根據上述揭露內容，TISD上或上方的複數金屬柱或凸塊也可編程，換句話說，本發明上述揭露內容提供的TISD上或上方複數金屬接墊、柱或凸塊是可編程，位在TISD上或上方可編程的複數金屬接墊、柱或凸塊或者可用在可編程交互連接線，包括用在邏輯驅動器的複數FPGA晶片上的複數5T SRAM單元或6T SRAM單元及複數交叉點開關，可編程的複數金屬接墊、柱或凸塊可經由編程，連接或耦接邏輯驅動器的一個(或複數個)IC 晶片(為此連接至SISC的及(或)FISC的金屬線或連接線，及(或)複數電晶體)之一個(或複數個)微型銅柱或凸塊。
DPSRAM可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm。或者DPSRAM包括使用先進於或等於、以下或等於30 nm、20 nm或10 nm。此DPSRAM可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯驅動器內複數標準大宗商品化FPGA IC晶片上。使用在DPSRAM的電晶體可以是FINFET、FDSOI MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET，使用在DPSRAM的電晶體可以是從使用在同一邏輯驅動器中的標準大宗商品化FPGA IC晶片封裝不同的，例如DPSRAM係使用常規MOSFET，但在同一邏輯驅動器內的標準大宗商品化FPGA IC晶片封裝可使用FINFET電晶體，或是DPSRAM係使用FDSOI MOSFET，而在同一邏輯驅動器內的標準大宗商品化FPGA IC晶片封裝可使用FINFET。
本發明另一方面提供在多晶片封裝中的邏輯驅動器型式更包括一個(或複數個)專用可編程交互連接線及緩存SRAM(DPCSRAM)晶片，DPCSRAM晶片包括(i)複數5T SRAM單元或6T SRAM單元及複數交叉點開關用於編程TISD中的金屬線或連接線之交互連接線，因此在邏輯驅動器內的複數標準大宗商品化FPGA晶片之複數交互連接線或複數電路之間編程交互連接線，及(ii)常規6T複數SRAM單元用於緩存記憶體，複數5T或6T單元中的複數可編程交互連接線及複數交叉點開關如上述揭露及說明。或者，如上述相同或類似所揭露的方法，DPCSRAM晶片包括複數5T SRAM單元或6T SRAM單元及複數交叉點開關，其可用於邏輯驅動器內的複數標準大宗商品化FPGA晶片與TPVS(例如TPVS頂端表面)之間的TISD金屬線或連接線之可編程交互連接線，在5T SRAM單元或6T SRAM單元內儲存(或編程)的資料可用於二者之間的”連接”或”不連接”的編程，如上述相同或類似所揭露的方法例如：(i)TISD中的第一金屬線或連接線、連接至在邏輯驅動器的一個(或複數個)IC 晶片上之一個(或複數個)微型銅柱或凸塊，邏輯驅動器的TISD上或上方一個(或複數個)金屬接墊、柱或凸塊，及(ii)TISD第二金屬線或連接線連接或耦連至TPV(例如TPV的頂端表面)，根據上述揭露內容，TPVS可編程，換句話說，上述揭露內容提供可編程的TPVS，可編程的TPVS或者可用在可編程交互連接線，包括用在邏輯驅動器的複數FPGA晶片上的複數5T SRAM單元或6T SRAM單元及複數交叉點開關，可編程TPV可被(經由軟體)編程為(i) 連接或耦接至邏輯驅動器的一個(或複數個)IC 晶片中之一個(或複數個)微型銅柱或凸塊(為此連接至SISC的及(或)FISC的金屬線或連接線，及(或)複數電晶體)，及(或) (ii)連接或耦接至邏輯驅動器的TISD之上或上方的一個(或複數個)金屬接墊、金屬柱或凸塊，當位在邏輯驅動器背面的銅接墊(TPV的底部表面、位在TPV底部部分的聚合物層內的金屬栓塞的底底表面，或BISD的最底端聚合物層內的金屬栓塞底部表面)連接至可編程TPV，銅接墊變成在BISD上或上方的一可編程銅接墊，位在邏輯驅動器背面的可編程的金屬接墊、凸塊或柱可經由編程及通過可編程TPV連接或耦接至(i)位在邏輯驅動器正面的一個(或複數個)IC 晶片(為此連接至SISC的及(或)FISC的金屬線或連接線，及(或)複數電晶體)之一個(或複數個)微型銅柱或凸塊；及(或) (ii)在邏輯驅動器正面的TISD上或上方的複數金屬接墊、凸塊或柱。或者，DPCSRAM晶片晶片包括複數5T SRAM單元或6T SRAM單元及複數交叉點開關，其可用於邏輯驅動器的TISDs上或上方的複數金屬柱或凸塊(複數銅柱或凸塊、複數銲錫凸塊或複數金凸塊)之間的TISD的金屬線或連接線之可編程交互連接線，及邏輯驅動器的一個(或複數個)IC 晶片上的一個(或複數個)微型銅柱或凸塊，如上述相同或相似的揭露的方法。在5T SRAM單元或6T SRAM單元內儲存(或編程)的資料可用於二者之間的”連接”或”不連接”的編程，例如：(i)TISD第一金屬線或連接線連接至在邏輯驅動器的一個(或複數個)IC 晶片上之一個(或複數個)微型銅柱或凸塊，及連接在TISD上的金屬複數金屬柱或凸塊，及(ii)TISD的一第二金屬線或連接線連接或耦接至TISD上或上方的複數金屬接墊、柱或凸塊，如上述相同或相似的揭露的方法。根據上述揭露內容，TISD上或上方的複數金屬柱或凸塊也可編程，換句話說，本發明上述揭露內容提供的TISD上或上方複數金屬接墊、柱或凸塊是可編程，可編程的複數金屬金屬柱或凸塊或者可用在可編程交互連接線，包括用在邏輯驅動器的複數FPGA晶片上的複數5T SRAM單元或6T SRAM單元及複數交叉點開關，可編程的複數金屬金屬柱或凸塊可經由編程，連接或耦接邏輯驅動器的一個(或複數個)IC 晶片(為此連接至SISC的及(或)FISC的金屬線或連接線，及(或)複數電晶體)之一個(或複數個)微型銅柱或凸塊。
6TSRAM單元用於作為資料鎖存或儲存的緩存記憶體，其包括用於位元及位元條(bit-bar)資料傳輸的2電晶體，及4個資料鎖存電晶體用於一資料鎖存或儲存節點，複數6T SRAM緩存記憶體單元提供2傳輸電晶體用於寫入資料至6T SRAM緩存記憶體單元及從儲存在6T SRAM緩存記憶體單元中讀取資料，在從複數緩存記憶體單元讀取(放大或檢測)資料時需要一檢測放大器，相較之下，複數5T SRAM單元或6T SRAM單元用於可編程交互連接線或用於LUTS時可能不需要讀取步驟，並且不需要感測放大器用於從SRAM單元檢測資料，DPCSRAM晶片包括6T複數SRAM單元用於作為緩存記憶體在邏輯驅動器的複數晶片進行運算或計算期間儲存資料，DPCSRAM晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm。或者DPCSRAM晶片包括使用先進於或等於、以下或等於30 nm、20 nm或10 nm。此DPCSRAM晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯驅動器內複數標準大宗商品化FPGA IC晶片上。使用在DPCSRAM晶片的電晶體可以是FINFET、FDSOI MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET，使用在DPCSRAM晶片的電晶體可以是從使用在同一邏輯驅動器中的標準大宗商品化FPGA IC晶片封裝不同的，例如DPCSRAM晶片係使用常規MOSFET，但在同一邏輯驅動器內的標準大宗商品化FPGA IC晶片封裝可使用FINFET電晶體，或是DPCSRAM晶片係使用FDSOI MOSFET，而在同一邏輯驅動器內的標準大宗商品化FPGA IC晶片封裝可使用FINFET。
本發明另一方面提供用於之後形成標準大宗商品化邏輯驅動器製程中的一在庫存中或商品清單中的一晶圓型式、面板型式的標準化複數IC 晶片及封裝，如上述說明及揭露的內容，標準化複數IC 晶片及封裝包括在複數IC 晶片及封裝背面上的複數銅接墊及TPVS之一固定布局或設計，以及如果複數IC 晶片及封裝中包含，在BISD的之固定設計及或布局，複數IC 晶片及封裝中或上的TPVS及複數銅接墊的相同，如果有BISDs，設計或BISD的交互連接線，例如是在複數銅接墊與TPVS之間的連接結構，每一標準大宗商品化複數IC 晶片及封裝係相同的，在庫存及商品清單中的標準大宗商品化複數IC 晶片及封裝接著可經由上述揭露及說明內容形成標準大宗商品化邏輯驅動器，包括的步驟包括：(1)放置、容納、固定或黏著複數IC 晶片在複數IC 晶片及封裝上，其中複數IC 晶片及封裝具有晶片的表面(其有複數電晶體)或一側朝上； (2)利用一材料、樹脂、或化合物填入複數晶片之間的間隙，及例如在晶圓或面板型式下經由塗佈、印刷、滴注或灌模的方法覆蓋在複數晶片上，使用CMP程序平坦化應用材料、樹脂或化合物的表面至一水平面至複數晶片上全部複數微型凸塊或金屬柱被曝露；(3)形成TISD；及(4)形成TISD上的複數金屬柱或凸塊，具有固定布局或設計的標準大宗商品化載體、支架、灌模器或基板可通過TISD不同的設計或布局針對不同的應用進行訂製，具有固定布局或設計的標準大宗商品化載體、支架、灌模器或基板是可針對不同的應用經由軟體編碼或編程專門定製及使用，如上所述，資料安裝或編程在複數DPSRAM或DPCSRAM晶片的複數5T SRAM單元或6T SRAM單元內，可用於可編程TPVs，資料安裝或編程在複數FPGA晶片的複數5T SRAM單元或6T SRAM單元或者可用於可編程TPVs。
本發明另一方面提供具有一固定設計、布局或腳位的標準大宗商品化邏輯驅動器(例如是單層封裝邏輯驅動器)，包括：(i)位在正面的複數金屬柱或凸塊(複數銅柱或凸塊、複數銲錫凸塊或複數金凸塊)，及(ii)在標準大宗商品化邏輯驅動器背面上的複數銅接墊(TPV底部表面、位在TPV底部部分的聚合物層內的金屬栓塞的底底表面，或BISD的最底端聚合物層內的金屬栓塞底部表面)，標準大宗商品化邏輯驅動器可用於不同的應用中，其中可通過軟體編碼或編程使用在不同的應用中，且使用如上述揭露及說明中的編程複數金屬柱或凸塊及(或)可編程複數銅接墊(通過可編程TPVs)方式進行編程，如上所述，針對不同的應用，可下載、安裝或編程軟體程式的原始碼在DPSRAM或DCPRAM晶片的複數5T SRAM單元或6T SRAM單元內，用於控制在標準大宗商品化邏輯驅動器中同一單層封裝邏輯驅動器或DCPRAM晶片中的複數交叉點開關，或者，針對不同的應用，可下載、安裝或編程軟體程式的原始碼在標準大宗商品化邏輯驅動器的邏輯驅動器內或在標準大宗商品化邏輯驅動器內的一複數FPGA IC 晶片的複數5T SRAM單元或6T SRAM單元，用於控制在同一FPGA IC晶片的複數交叉點開關，具有相同設計、布局或腳位的複數金屬柱或凸塊及複數銅接墊的每一標準大宗商品化邏輯驅動器可經由軟體編碼或編程用於不同的應用、目的或功能，其中可編程可使用邏輯驅動器的可編程的複數銅接墊(通過可編程的TPVS)、及(或)可編程的複數金屬柱或凸塊。
本發明另一方面提供單層封裝或堆疊型式的邏輯驅動器，其包括複數IC 晶片、複數邏輯區塊r(包括LUTs, 複數多工器、複數邏輯運算電路、複數邏輯運算閘及(或)複數計算電路)及(或)複數記憶體單元或陣列，此邏輯驅動器沉浸在一具有超級豐富交互連接線的結構或環境內，複數邏輯區塊(包括LUTs, 複數多工器、複數邏輯運算電路、複數邏輯運算閘及(或)複數計算電路)及(或)複數標準大宗商品化FPGA IC晶片內的複數記憶體單元或陣列沉浸在一可編程的3D沉浸式IC交互連接線環境(IIIE)；其中(1)FISC、SISC、在SISC上的微型銅柱或凸塊、TISD及在TISD上的複數金屬柱或凸塊位在他們(複數標準大宗商品化FPGA IC晶片)上面；(2)BISD及複數銅接墊位在他們(複數標準大宗商品化FPGA IC晶片)下方；及(3)TPVS圍繞著他們(複數標準大宗商品化FPGA IC晶片)沿著FPGA IC晶片的四個邊緣，可編程的3D IIIE超級豐富交互連接線結構或環境，包括複數IC 晶片內的FISC、SISC及微型銅柱或凸塊、TISD、BISD、TPVS、複數銅柱或凸塊或複數金凸塊(位在TISD側)，及(或)邏輯驅動器封裝內的複數銅接墊(位在BISD側)，可編程的3D IIIE提供可編程3度空間超級豐富的交互連接線結構或系統，包括：(1)FISC、SISC、TISD及(或)BISD提供交互連接線結構或系統在x-y軸方向，用於交互連接或耦接在同一FPGA IC晶片內的或在單層封裝邏輯驅動器內的不同複數FPGA晶片的複數邏輯區塊及(或)複數記憶體單元或陣列，在x-y軸方向之金屬線或連接線的交互連接線在交互連接線結構或系統是可編程的；(2)複數金屬結構包含TISD在SISC上、複數銅柱或凸塊、複數焊錫凸塊或複數金凸塊、TPVS及(或)位在BISD上的複數銅接墊，提供交互連接線結構或系統在z軸方向，用於交互連接或耦接複數邏輯區塊，及(或)在不同複數FPGA晶片內的或在堆疊邏輯驅動器中不同單層封裝邏輯驅動器堆疊封裝內的複數記憶體單元或陣列，在z軸方向的交互連接線系統內的交互連接線結構也是可編程的，在極低的成本下，可編程的3D IIIE提供了幾乎無限量的電晶體或複數邏輯區塊、交互連接金屬線或連接線及記憶體單元/開關，可編程的3D IIIE相似或類似人類的頭腦：(i)複數電晶體及(或)複數邏輯區塊(包括複數邏輯運算閘、邏輯運算電路、計算操作單元、計算電路、LUTs及或複數多工器)及或交互連接線等係相似或類似神經元(複數細胞體)或複數神經細胞；(ii)FISC的或SISC的金屬線或連接線是相似或類似樹突(dendrities)連接至神經元(複數細胞體)或複數神經細胞，微型金屬柱或凸塊連接至複數接收器係用於複數FPGA IC 晶片內複數邏輯區塊(包括複數邏輯運算閘、邏輯運算電路、計算操作單元、計算電路、LUTs及(或)複數多工器)的複數輸入係相似或類似突觸末端的突觸後細胞；(iii)長距離的複數連接經由FISC的金屬線或連接線、SISC、TISD及(或)BISD、複數金屬柱或凸塊、包含在SISC上的微型銅柱或凸塊、TISD上的複數金屬柱或凸塊、TPVs、位在BISD上的複數銅接墊，其相似或類似軸突(axons)連接至神經元(複數細胞體)或複數神經細胞，微型金屬柱或凸塊連接至複數驅動器或發射器用於複數FPGA IC 晶片內的複數邏輯區塊(包括複數邏輯運算閘、邏輯運算電路、計算操作單元、計算電路、LUTs及(或)複數多工器)的複數輸出，其相似或類似於在軸突末端的複數突觸前細胞(pre-synaptic cells)。
本發明另一方面提供具有相似或類似複數連接、交互連接線及(或)複數人腦功能的可編程的3D IIIE：(1)複數電晶體及(或)複數邏輯區塊(包括複數邏輯運算閘、邏輯運算電路、計算操作單元、計算電路、LUTs及(或)複數多工器)係相似或類似神經元(複數細胞體)或複數神經細胞；(2)複數交互連接線結構及邏輯驅動器的結構係相似或類似樹突(dendrities)或軸突(axons)連接至神經元(複數細胞體)或複數神經細胞，複數交互連接線結構及(或)邏輯驅動器結構包括(i)FISC的金屬線或連接線、SISC、TISD、及BISD及(或)(ii) 微型銅柱或凸塊、TISD上的複數金屬柱或凸塊、TPVS、及(或)在背面上的複數銅接墊，一類軸突(axon-like)交互連接線結構及(或)邏輯驅動器結構連接至一邏輯運算單元或操作單元的驅動輸出或發射輸出(一驅動器)，其具有一結構像是一樹狀結構，包括：(i)一主幹或莖連接至邏輯運算單元或操作單元；(ii)從主幹分支而出的複數分支，每個分支的末端可連接或耦接至其它複數邏輯運算單元或操作單元，可編程複數交叉點開關(複數FPGA IC 晶片的或(及)複數DPSRAM的複數5T SRAM單元或6T SRAM單元/複數開關，或複數DPCSRAM)用於控制主幹與每個分支的連接或不連接；(iii)從複數分支再分支出來的子分支，而每一子分支的末端可連接或耦接至其它複數邏輯運算單元或操作單元，可編程複數交叉點開關(複數FPGA IC 晶片的或(及)複數DPSRAM的複數5T SRAM單元或6T SRAM單元/複數開關，或複數DPCSRAM)係用於控制主幹與其每一分支之間的”連接”或”不連接”，一枝蔓狀交互連接線結構及(或)邏輯驅動器的結構連接至一邏輯運算單元或操作單元的接收或感測輸入(一接收器)，及枝蔓狀交互連接線結構具有一結構類似一灌木(shrub or bush)：(i)一短主幹連接至一邏輯單元或操作單元；(ii)從主幹分支出來複數分支，複數可編程開關(複數FPGA IC 晶片的或(及)複數DPSRAM的複數5T SRAM單元或6T SRAM單元/複數開關，或複數DPCSRAM)用於控制主幹或其每一分支之間的”連接”或”不連接”，複數類枝蔓狀交互連接線結構連接或耦接至邏輯運算單元或操作單元，類枝蔓狀交互連接線結構的每一分支的末端連接或耦連至類軸突結構的主幹或分支的末端，邏輯驅動器的類枝蔓狀交互連接線結構可包括複數FPGA IC 晶片的複數FISC及SISC。
本發明另一方面提供一在多晶片封裝中的標準大宗商品化記憶體驅動器、封裝或封裝驅動器、裝置、模組、硬碟、硬碟驅動器、固態硬碟或固態硬碟驅動器(以下簡稱驅動器)，包括複數標準大宗商品化非揮發性記憶體IC晶片用於資料儲存。即使驅動器的電源關閉時，儲存在標準大宗商品化非揮發性記憶體驅動器中的資料仍然保留，複數非揮發性記憶體IC晶片包括一祼晶型式或一封裝型式的複數NAND快閃晶片，或者，複數非揮發性記憶體IC晶片可包括裸晶型式的或封裝型式的非揮發性NVRAM複數IC 晶片可以是鐵電隨機存取記憶體(Ferroelectric RAM (FRAM))，磁阻式隨機存取記憶體(Magnetoresistive RAM (MRAM))、相變化記憶體(Phase-change RAM (PRAM))，標準大宗商品化記憶體驅動器由FOIT構成，其中係以上述段落所述之說明中，使用在形成標準大宗商品化邏輯驅動器中同樣或相似的複數FOIT製程製成，FOIT的流程步驟如下：(1)提供非揮發性記憶體IC晶片，例如複數標準大宗商品化NAND快閃IC 晶片、一晶片載體、支架、灌模材料或基板，然後設置、固定或黏著複數IC 晶片在載體、支架、灌模器或基板上；每一NAND快閃晶片可具有一標準記憶體密度、內量或尺寸大於或等於64Mb、512Mb、1Gb、4 Gb、16 Gb、64 Gb、128 Gb、256 Gb或512 Gb，其中”b”為位元，NAND快閃晶片可使用先進NAND快閃技術或下一世代製程技術或設計及製造，例如，技術先進於或等於45nm、28 nm、20 nm、16 nm及(或) 10nm，其中先進的NAND快閃技術可包括在平面快閃記憶體(2D-NAND)結構或立體快閃記憶體(3D NAND)結構中使用單一單層式儲存(Single Level Cells (SLC))技術或多層式儲存(multiple level cells (MLC))技術(例如，雙層儲存(Double Level Cells DLC)或三層儲存(triple Level cells TLC))。3D NAND結構可包括複數NAND記憶單元的堆疊層(或級)，例如大於或等於4、8、16、32NAND記憶單元的堆疊層。每一複數NAND快閃晶片被封裝在複數記憶體驅動器內，其可包括微型銅柱或凸塊設置在複數晶片的上表面，微型銅柱或凸塊的上表面具有一水平面位在複數晶片的最頂層絕緣介電層之上表面的水平面之上，其高度例如是介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或大於或等於30µm、20µm、15µm、5µm或3µm，複數晶片設置、容納、固定或黏著在複數IC 晶片及封裝上，其中具有複數電晶體的晶片的表面或一側朝上；(2)利用例如旋塗，網版印刷，滴注或或晶圓或面板型式中的灌模，將樹脂材料或化合物填入複數晶片之間的間隙及覆蓋在複數晶片表面，使用CMP程序平坦化應用材料、樹脂或化合物的表面至複數晶片上的所有複數微型凸塊或金屬柱的上表面全部被曝露；(3)經由晶圓或面板製程形成一TISD結構在平坦化材料、樹脂或化合物上或上方的記憶體驅動器上，及微型金屬柱或凸塊曝露的上表面；(4)形成複數銅柱或凸塊、複數銲錫凸塊及複數金凸塊在TISD上，切割己完成的晶圓或面板，包括經由在二相鄰的記憶體驅動器之間的材料或結構分開、切開，此材料或化合物(例如係聚合物) 填在二相鄰記憶體驅動器之間的複數晶片被分離或切割成單獨的記憶體驅動器。
本發明另一方面提供在多晶片封裝中的標準大宗商品化記憶體驅動器，標準大宗商品化記憶體驅動器包括複數標準大宗商品化非揮發性記憶體IC晶片，而標準大宗商品化非揮發性記憶體IC晶片更包括專用控制晶片、專用I/O晶片或專用控制晶片及專用I/O晶片用於資料儲存，即使驅動器的電源關閉時，儲存在標準大宗商品化非揮發性記憶體驅動器中的資料仍然保留，複數非揮發性記憶體IC晶片包括一祼晶型式或一封裝型式的複數NAND快閃晶片，或者，複數非揮發性記憶體IC晶片可包括一祼晶型式或一封裝型式的非揮發性NVRAM複數IC 晶片，NVRAM可以是鐵電隨機存取記憶體(Ferroelectric RAM (FRAM))，磁阻式隨機存取記憶體(Magnetoresistive RAM (MRAM))、相變化記憶體(Phase-change RAM (PRAM))，專用控制晶片、專用I/O晶片或專用控制晶片及專用I/O晶片的功能係用於記憶體控制及(或)輸入/輸出，及上述段落所述之說明用於邏輯驅動器的相同或相似揭露，在非揮發性記憶體IC晶片之間的通訊、連接或耦接例如是複數NAND快閃晶片、專用控制晶片、專用I/O晶片，或在同一記憶體驅動器內的專用控制晶片及專用I/O晶片的說明與上述段落用於邏輯驅動器中的說明(揭露)相同或相似，複數標準大宗商品化NAND快閃IC 晶片可使用不同於專用控制晶片、專用I/O晶片或在相同記憶體驅動器內的專用控制晶片及專用I/O晶片的IC製造技術節點或世代製造，複數標準大宗商品化NAND快閃IC 晶片包括複數小型I/O電路，而用在記憶體驅動器的專用控制晶片、專用I/O晶片或專用控制晶片及專用I/O晶片可包括複數大型I/O電路，如上述用於邏輯驅動器的揭露及說明，標準大宗商品化記憶體驅動器包括專用控制晶片、專用I/O晶片或經由FOIT所構成的專用控制晶片及專用I/O晶片，使用在形成邏輯驅動器中同樣或相似的複數FOIT製程製成，如上述段落中的揭露及說明。
本發明另一方面提供堆疊非揮發性(例如NAND快閃)的記憶體驅動器，其包括如上述揭露及說明中，具有TPVS的單層封裝非揮發性記憶體驅動器用於標準型式(具有標準尺寸)之堆疊的非揮發性記憶體驅動器，例如，單層封裝非揮發性記憶體驅動器可具有一定寬度、長度及厚度的正方型或長方型，一工業標準可設定單層封裝非揮發性記憶體驅動器的直徑(尺寸)或形狀，例如單層封裝非揮發性記憶體驅動器標準的形狀可以是正方形，其寬度係大於或等於4mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40mm，及具有厚度大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm。或者，單層封裝非揮發性記憶體驅動器標準形狀可以是長方形，其寬度大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40mm，其長度大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm、40 mm、45 mm或50 mm，其厚度大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm。堆疊的複數非揮發性記憶體晶片驅動器包括例如是2、3、4、5、6、7、8或大於8個單層封裝非揮發性記憶體驅動器，可使用上述形成堆疊的邏輯驅動器所揭露及說明的相似或相同的製程形成，單層封裝非揮發性記憶體驅動器包括TPVS用於堆疊封裝的目的，這些製程步驟用於形成TPVS，上述段落中揭露及說明TPVS的部分可用於堆疊的邏輯驅動器，而使用TPVS堆疊的方法(例如POP方法)如上述段落中堆疊的邏輯驅動器之揭露及說明。
本發明另一方面提供在多晶片封裝內的標準大宗商品化記憶體驅動器，其包括複數標準大宗商品化複數揮發性IC晶片用於資料儲存，其中137包括祼晶型式或封裝型式的複數DRAM晶片，標準大宗商品化DRAM記憶體驅動器係由FOIT形成，可使用上述段落揭露及說明利用相同或相似的FOIT製程形成邏輯驅動器步驟，其流程步驟如下：(1)提供標準大宗商品化複數DRAM IC 晶片及晶片載體、支架、灌模材料或基板，然後設置、固定或黏著複數IC 晶片在載體、支架、灌模器或基板上，每一DRAM晶片可具有一標準記憶體密度、內量或尺寸大於或等於64Mb、512Mb、1Gb、4 Gb、16 Gb、64 Gb、128 Gb、256 Gb或512 Gb，其中”b”為位元，DRAM快閃晶片可使用先進DRAM快閃技術或下一世代製程技術或設計及製造，例如，技術先進於或等於45nm、28 nm、20 nm、16 nm及(或) 10nm，所有的複數DRAM晶片被封裝在複數記憶體驅動器內，其可包括微型銅柱或凸塊設置在複數晶片的上表面，微型銅柱或凸塊的上表面具有一水平面位在複數晶片的最頂層絕緣介電層之上表面的水平面之上，其高度例如是介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或大於或等於30µm、20µm、15µm、5µm或3µm，複數晶片設置、固定或黏著在載體、支架、灌模器或基板上，其中具有複數電晶體的晶片的表面或一側朝上；(2) 如果存在可可通過以下方法，例如旋塗，網版印刷，滴注或或晶圓或面板型式中的灌模，可利用一材料、樹脂、或化合物填入複數晶片之間的間隙及覆蓋在複數晶片表面，使用CMP程序平坦化應用材料、樹脂或化合物的表面至全部複數晶片的所有複數微型凸塊或金屬柱的上表面全部被曝露；(3)經由晶圓或面板製程形成一TISD在平坦化應用材料、樹脂或化合物上，及微型金屬柱或凸塊曝露的上表面；(4)形成複數銅柱或凸塊、複數銲錫凸塊或複數金凸塊在TISD上； (5)切割己完成的晶圓或面板，包括經由在二相鄰的記憶體驅動器之間的材料或結構分開、切開，此材料或化合物(例如係聚合物) 填在二相鄰記憶體驅動器之間的複數晶片被分離或切割成單獨的記憶體驅動器。
本發明另一方面提供在多晶片封裝中的標準大宗商品化記憶體驅動器，標準大宗商品化記憶體驅動器包括複數標準大宗商品化複數揮發性IC晶片，而標準大宗商品化複數揮發性IC晶片更包括專用控制晶片、專用I/O晶片或專用控制晶片及專用I/O晶片用於資料儲存，複數揮發性IC晶片包括一祼晶型式或一DRAM封裝型式，專用控制晶片、專用I/O晶片或專用控制晶片及專用I/O晶片用於記憶體驅動器的功能係用於記憶體控制及(或)輸入/輸出，及上述段落所述之說明用於邏輯驅動器的相同或相似揭露，在複數DRAM晶片之間的通訊、連接或耦接例如是複數NAND快閃晶片、專用控制晶片、專用I/O晶片，或在同一記憶體驅動器內的專用控制晶片及專用I/O晶片的說明與上述段落用於邏輯驅動器中的說明(揭露)相同或相似，標準大宗商品化複數DRAM IC 晶片可使用不同於專用控制晶片、專用I/O晶片或專用控制晶片及專用I/O晶片的IC製造技術節點或世代製造，標準大宗商品化複數DRAM晶片包括複數小型I/O電路，而用在記憶體驅動器的專用控制晶片、專用I/O晶片或專用控制晶片及專用I/O晶片可包括複數大型I/O電路，如上述用於邏輯驅動器的揭露及說明，標準大宗商品化記憶體驅動器可使用在形成邏輯驅動器中同樣或相似的複數COIP製程製成，如上述段落中的揭露及說明。
本發明另一方面提供堆疊揮發性(例如DRAM晶片)的記憶體驅動器，其包括如上述揭露及說明中，具有TPVS的複數單層封裝揮發性記憶體驅動器用於標準型式(具有標準尺寸)之堆疊的複數非揮發性記憶體晶片驅動器，例如，複數單層封裝揮發性記憶體驅動器可具有一定寬度、長度及厚度的正方型或長方型，一工業標準可設定複數單層封裝揮發性記憶體驅動器的直徑(尺寸)或形狀，例如複數單層封裝揮發性記憶體驅動器標準的形狀可以是正方形，其寬度係大於或等於4mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40mm，及具有厚度大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm。或者，複數單層封裝揮發性記憶體驅動器標準形狀可以是長方形，其寬度大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40mm，其長度大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm、40 mm、45 mm或50 mm，其厚度大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm。堆疊的揮發性記憶體驅動器包括例如是2、3、4、5、6、7、8或大於8個複數單層封裝揮發性記憶體驅動器，可使用上述形成堆疊的邏輯驅動器所揭露及說明的相似或相同的製程形成，複數單層封裝揮發性記憶體驅動器包括TPVS用於堆疊封裝的目的，這些製程步驟用於形成TPVS，上述段落中揭露及說明TPVS的部分可用於堆疊的邏輯驅動器，而使用TPVS堆疊的方法(例如POP方法)如上述段落中堆疊的邏輯驅動器之揭露及說明。
本發明另一方面提供堆疊邏輯運算及揮發性記憶體(例如是DRAM)驅動器，其包括複數單層封裝邏輯驅動器及複數單層封裝揮發性記憶體驅動器，如上述揭露及說明，每一單層封裝邏輯驅動器及每一複數單層封裝揮發性記憶體驅動器可位在多晶片封裝內，每一單層封裝邏輯驅動器及每一複數單層封裝揮發性記憶體驅動器可具有相同標準型式或具有標準形狀及尺寸，如上述揭露及說明，堆疊的邏輯運算及揮發性記憶體驅動器包括例如是2, 3, 4, 5, 6, 7, 8或總共大於8個單層封裝邏輯驅動器或複數揮發性記憶體驅動器，可使用上述形成堆疊的邏輯驅動器所揭露及說明的相似或相同的製程形成，而從下到上的堆疊順序可以是：(a)全部的單層封裝邏輯驅動器位在底部及全部的複數單層封裝揮發性記憶體驅動器位在頂部，或(b)單層封裝邏輯驅動器及複數單層封裝揮發性驅動器依順序從底部到頂部堆疊交錯：(i)單層封裝邏輯驅動器；(ii)單層封裝揮發性記憶體驅動器；(iii)單層封裝邏輯驅動器；(iv)單層封裝揮發性記憶體等等，單層封裝邏輯驅動器及複數單層封裝揮發性記憶體驅動器用於堆疊的複數邏輯驅動器及揮發性記憶體驅動器，每一邏輯驅動器及發性記憶體驅動器包括用於封裝為目的的TPVs，形成TPVS的製程步驟，如上述段落揭露及相關說明，而使用TPVS堆疊的方法(例如POP方法)如上述段落之揭露及說明。
本發明另一方面提供堆疊的非揮發性(例如NAND快閃)及揮發性(例如DRAM)記憶體驅動器包括單層封裝非揮發性驅動器及複數單層封裝揮發性記憶體驅動器，每一單層封裝非揮發性驅動器及每一複數單層封裝揮發性記憶體驅動器可位在多晶片封裝內，如上述段落揭露與說明，每一複數單層封裝揮發性記憶體驅動器及每一單層封裝非揮發性驅動器可具有相同標準型式或具有標準形狀及尺寸，如上述揭露及說明，堆疊的非揮發性及揮發性記憶體驅動器包括例如是2、3、4、5、6、7、8或總共大於8個單層封裝非揮發性記憶體驅動器或複數單層封裝揮發性記憶體驅動器，可使用上述形成堆疊的邏輯驅動器所揭露及說明的相似或相同的製程形成，而從下到上的堆疊順序可以是：(a)全部的複數單層封裝揮發性記憶體驅動器位在底部及全部的複數單層封裝非揮發性記憶體驅動器位在頂部，或(b)全部複數單層封裝非揮發性記憶體驅動器位在底部及全部複數單層封裝揮發性記憶體驅動器位在頂部；(c)單層封裝非揮發性記憶體驅動器及複數單層封裝揮發性驅動器依順序從底部到頂部堆疊交錯：(i) 單層封裝揮發性記憶體驅動器；(ii)單層封裝非揮發性記憶體驅動器；(iii)單層封裝揮發性記憶體驅動器；(iv) 單層封裝 複數非揮發性記憶體晶片等等，單層封裝非揮發性驅動器及複數單層封裝揮發性記憶體驅動器用於堆疊的複數非揮發性晶片及揮發性記憶體驅動器，每一邏輯驅動器及發性記憶體驅動器包括用於封裝為目的的TPVs及(或)BISD，形成TPVS及(或)BISD的製程步驟，如上述用於堆疊邏輯驅動器中的段落之揭露及相關說明，而使用TPVS及(或)BISD堆疊的方法(例如POP方法)如上述用於堆疊邏輯驅動器中的段落之揭露及相關說明。
本發明另一方面提供堆疊的邏輯非揮發性(例如NAND快閃)記憶體及揮發性(例如DRAM)記憶體驅動器包括複數單層封裝非揮發性驅動器及複數單層封裝揮發性記憶體驅動器可位在多晶片封裝內，如上述揭露與說明，每一單層封裝非揮發性及每一複數單層封裝揮發性記憶體驅動器驅動器可具有相同標準型式或具有標準形狀及尺寸，如上述揭露及說明，堆疊的邏輯非揮發性(快閃)記憶體及揮發性(DRAM)記憶體驅動器包括例如是2, 3, 4, 5, 6, 7, 8或總共大於8個單層封裝非揮發性記憶體驅動器或複數單層封裝揮發性記憶體驅動器，可使用上述形成堆疊的邏輯驅動器記憶體所揭露及說明的相似或相同的製程形成，而從下到上的堆疊順序例如是：(a)全部複數單層封裝揮發性記憶體驅動器在底部及全部的單層封裝非揮發性記憶體驅動器在頂部；(b)全部單層封裝非揮發性記憶體驅動器位在底部及全部複數單層封裝揮發性記憶體驅動器位在頂部，或(c)單層封裝非揮發性記憶體驅動器及複數單層封裝揮發性驅動器依順序從底部到頂部堆疊交錯：(i)單層封裝揮發性記憶體驅動器；(ii) 單層封裝非揮發性記憶體驅動器；(iii)單層封裝揮發性記憶體驅動器；(iv) 單層封裝非揮發性記憶體等等，單層封裝非揮發性驅動器及複數單層封裝揮發性記憶體驅動器用於單層封裝邏輯驅動器、複數單層封裝揮發性記憶體驅動器及複數單層封裝揮發性記憶體驅動器用於堆疊的邏輯運算非揮發性及揮發性記憶體驅動器，每一邏輯驅動器及發性記憶體驅動器包括用於封裝為目的的TPVs，形成TPVS的製程步驟，如上述用於堆疊邏輯驅動器中的段落之揭露及相關說明，而使用TPVS堆疊的方法(例如POP方法)如上述用於堆疊邏輯驅動器中的段落之揭露及相關說明。
本發明另一方面提供具有邏輯驅動器的系統、硬體、電子裝置、電腦、處理器、行動電話、通訊設備、及(或)機械人、非揮發性(例如NAND快閃晶片)記憶體驅動器、及(或)揮發性(例如DRAM)記憶體驅動器，邏輯驅動器可為單層封裝邏輯驅動器或堆疊的邏輯驅動器，如上述揭露及說明，非揮發性快閃記憶體驅動器可以是單層封裝非揮發性147或堆疊的非揮發性快閃記憶體驅動器，如上述揭露及說明，及揮發性DRAM記憶體驅動器可以是單層封裝DRAM記憶體驅動器或堆疊的揮發性DRAM記憶體驅動器，如上述揭露及說明，邏輯驅動器、非揮發性快閃記憶體驅動器、及(或)揮發性DRAM記憶體驅動器以覆晶封裝方式設置在PCB基板、BGA基板、軟性電路軟板或陶瓷電路基板上。
本發明另一方提供包括單層封裝邏輯驅動器及單層封裝記憶體驅動器的一邏輯及記憶體驅動器在堆疊式封裝或裝置，單層封裝邏輯驅動器如上述揭露及說明，及其包括一個(或複數個)FPGA晶片、一個(或複數個)NAND快閃晶片、複數DPSRAM或DPCSRAM、專用控制晶片、專用I/O晶片、及(或)專用控制晶片及專用I/O晶片，單層封裝邏輯驅動器可更包括一個(或複數個)處理IC 晶片及複數計算IC晶片，例如是一個(或複數個)CPU晶片、GPU晶片、DSP晶片及(或)TPU晶片，單層封裝記憶體驅動器如上述揭露及說明，及其包括一個(或複數個)高速、高頻寬快取SRAM晶片、一個(或複數個)DRAM晶片、或一個(或複數個)NVM晶片用於高速平行處理運算及(或)計算，一個(或複數個)高速、高頻寬NVMs可包括MRAM或PRAM，單層封裝邏輯驅動器如上述揭露及說明，單層封裝邏輯驅動器的使用FOIT技術形成，針對單層封裝記憶體驅動器中複數記憶體晶片之間的高速、高頻寬通訊、堆疊的金屬栓塞(在TISD內)直接且垂直形成在微型銅柱或凸塊上或上方、在SISC上及複數IC 晶片的FISC上或上方形成，在邏輯驅動器正面的複數金屬柱或凸塊(複數IC 晶片具有電晶體的那側朝上)直接同垂直地形成在TISD堆疊的金屬栓塞的上或上方，在邏輯驅動器內的複數堆疊結構，每一高速的位元資料、寬的位元頻寬匯流排(bus)從上到下形成：(i)在TISD上或上方的複數金屬柱或凸塊；(II)經由堆疊金屬栓塞形成堆疊金屬栓塞及TISD的複數金屬層；(iii)在SISC及FISC上或上方的微型銅柱或凸塊，每一IC 晶片的堆疊結構的數量(即每一邏輯IC 晶片及每一高速、高頻寬記憶體晶片之間的資料位元頻寬)係等於或大於64、128、256、512、1024、2048、4096、8K或16K用於高速、高頻寬平行處理運算及(或)計算，相似地，複數堆疊結構形成在單層封裝記憶體驅動器內，單層封裝邏輯驅動器以覆晶組裝或封裝在單層封裝記憶體晶片，其在邏輯驅動器內的複數IC 晶片，其複數IC 晶片具有電晶體的一側朝下，及在記憶體驅動器內的複數IC 晶片，其複數IC 晶片具有電晶體的一側朝上，因此，在FPGA、CPU、GPU、DSP及(或)TPU晶片上的一微銅/銲錫金屬柱或凸塊可短距離的連接或耦接至在記憶體晶片上的微銅/銲錫金屬柱或凸塊，例如DRAM、SRAM或NVM，通過：(i)在單層封裝邏輯驅動器內SISC的及(或)FISC上或下方的複數微型銅接墊、柱或凸塊；(2)經由堆疊金屬栓塞的堆疊的複數金屬栓塞及在單層封裝邏輯驅動器中TISD上的複數金屬層；(iii)單層封裝邏輯驅動器中TISD上或下方的複數金屬接墊、柱或凸塊；(iv)單層封裝記憶體驅動器中TISD上或上方的數金屬接墊、柱或凸塊；(v)SISC上或上方的複數微型銅接墊、柱或凸塊及(或)單層封裝邏輯驅動器的FISC，TPVs及(或)BISDs對於單層封裝邏輯驅動器及單層封裝記憶體驅動器而言，堆疊的邏輯驅動器及記憶體驅動器或裝置可從堆疊的邏輯驅動器及記憶體驅動器或裝置的上側(單層封裝邏輯驅動器的背面，在單層封裝邏輯驅動器中具有複數電晶體的複數IC 晶片的一側朝下)及下側(單層封裝記憶體驅動器的背面，在單層封裝記憶體驅動器中具有複數電晶體的複數IC 晶片的一側朝上)進行通訊、連接或耦接至複數外部電路，或者，TPVs及(或)BISDs對於單層封裝邏輯驅動器是可省略，及堆疊的邏輯驅動器及記憶體驅動器或裝置可從堆疊的邏輯驅動器及單層封裝記憶體驅動器或裝置的背面(單層封裝記憶體驅動器的背面，在單層封裝記憶體驅動器內具有電晶體的複數IC 晶片朝上)，通過記憶體驅動器的TPVS及(或)BISD進行通訊、連接或耦接至複數外部電路，或者，TPVS及(或)BISD對於單層封裝記憶體驅動器是可省略，堆疊的邏輯驅動器及記憶體驅動器或裝置可從堆疊的邏輯驅動器及記憶體驅動器或裝置的上側(單層封裝邏輯驅動器的背面，在單層封裝邏輯驅動器內且具有電晶體的複數IC 晶片朝上)通過在單層封裝邏輯驅動器內的BISD及(或)TPVS進行通訊、連接或耦接至複數外部電路或元件。
在邏輯驅動器及記憶體驅動器或裝置的所有替代的方案中，單層封裝邏輯驅動器可包括一個(或複數個)處理IC 晶片及複數計算IC晶片及單層封裝記憶體驅動器，其中單層封裝記憶體驅動器可包括一個(或複數個)高速、高頻寬快取SRAM晶片、DRAM或NVM晶片(例如，MRAM或RRAM)可高速平行處理及(或)計算，例如，單層封裝邏輯驅動器可包括複數GPU晶片，例如是2、3、4或大於4個GPU晶片，及單層封裝記憶體驅動器可包括複數高速、高頻寬快取SRAM晶片、DRAM晶片或NVM晶片，一TPU晶片及一SRAM晶片、DRAM晶片或NVM晶片之間的通訊係通過上述揭露及說明的堆疊結構，其資料位元頻寬可大於或等於64、128、256、512、1024、2048、4096、8K或16K，舉另一個例子，邏輯驅動器可包括複數FPGA晶片，例如是2、3、4或大於4個複數FPGA晶片，及單層封裝記憶體驅動器可包括複數高速、高頻寬快取SRAM晶片、DRAM晶片或NVM晶片，一複數FPGA晶片及一SRAM晶片、DRAM晶片或NVM晶片之間的通訊係通過上述揭露及說明的堆疊結構，其資料位元頻寬可大於或等於64、128、256、512、1024、2048、4096、8K或16K。
複數FPGA IC 晶片、處理及(或)計算晶片(例如CPU、GPU、DSP、APU、TPU及(或)ASIC晶片)及一高速、高頻寬SRAM、DRAM或NVM晶片之間的通訊、連接或耦接係通過如上述揭露及說明的堆疊結構，其通訊或連接方式係與同一晶片內的複數內部電路相同或相似，或者，(i)一複數FPGA IC 晶片、處理及(或)計算晶片(例如CPU、GPU、DSP、APU、TPU及(或)ASIC晶片)，及(ii)一高速、高頻寬SRAM、DRAM或NVM晶片之間的通訊、連接或耦接係通過如上述揭露及說明的複數堆疊結構，其係使用小型複數I/O驅動器及(或)複數接收器，小型複數I/O驅動器、小型複數接收器或複數I/O電路的驅動能力、負載、輸出電容或輸入電容可介於0.01pF與10pF之間、0.05pF與5pF之間、介於0.01pF與2pF之間或介於0.01pF與1pF之間，或是小於10pF、5 pF、3 pF、2 pF、1 pF、0.5 pF或0.01 pF，例如，一雙向I/O(或三態)接墊、I/O電路可使用在小型複數I/O驅動器、複數接收器或複數I/O電路使用在邏輯驅動器及記憶體堆疊驅動器內的高速、高頻頻寬邏輯驅動器及複數記憶體晶片之間的通訊，其包括一ESD電路、接收器及驅動器，且具有輸入電容或輸出電容可介於0.01 pF與10pF之間、0.05 pF與5pF之間、介於0.01pF與2pF之間或介於0.01pF與1pF之間，或小於10pF、5 pF、3 pF、2 pF、1 pF、0.5 pF或0.1 pF。
將經由對說明性實施例、隨附圖式及申請專利範圍之以下詳細描述的評述，使本發明之此等以及其他組件、步驟、特徵、效益及優勢變得明朗。
靜態隨機存取記憶體(Static Random-Access Memory (SRAM))單元之說明
靜態隨機存取記憶體(Static Random-Access Memory (SRAM))單元之說明
(1)第一型之SRAM單元(6T SRAM單元)
第1A圖係為根據本申請案之實施例所繪示之6T SRAM單元之電路圖。請參見第1A圖，第一型之SRAM單元398 (亦即為6T SRAM單元)係具有一記憶體單元446，包括四個資料鎖存電晶體447及448，亦即為兩對之P型金屬氧化物半導體(metal-oxide-semiconductor (MOS))電晶體447及N型MOS電晶體448，在每一對之P型MOS電晶體447及N型MOS電晶體448中，其汲極係相互耦接，其閘極係相互耦接，而其源極係分別耦接至電源端(Vcc)及接地端(Vss)。位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極係耦接至位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極，作為記憶體單元446之輸出Out1。位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極係耦接至位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極，作為記憶體單元446之輸出Out2。
請參見第1A圖，第一型之SRAM單元398還包括二開關或是轉移(寫入)電晶體449，例如為P型MOS電晶體或N型MOS電晶體，其中第一開關449之閘極係耦接至字元線451，其通道之一端係耦接至位元線452，其通道之另一端係耦接至位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極及位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極，而其中第二開關449之閘極係耦接至字元線451，其通道之一端係耦接至位元線453，其通道之另一端係耦接至位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極及位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極。在位元線452上的邏輯值係相反於在位元線453上的邏輯值。開關449可稱為是編程電晶體，用於寫入編程碼或資料於該些四個資料鎖存電晶體447及448之儲存節點中，亦即位在該些四個資料鎖存電晶體447及448之汲極及閘極中。開關449可以透過字元線451之控制以開啟連接，使得位元線452透過該第一開關449之通道連接至位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極及位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極，因此在位元線452上的邏輯值可以載入於位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極其間的導線上及位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極其間的導線上。再者，位元線453可透過該第二開關449之通道連接至位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極及位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極，因此在位元線453上的邏輯值可以載入於位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極其間的導線上及位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極其間的導線上。因此，位在位元線452上的邏輯值可以記錄或鎖存於位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極其間的導線上及位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極其間的導線上；位在位元線453上的邏輯值可以記錄或鎖存於位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極其間的導線上及位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極其間的導線上。
(2)第二型之SRAM單元(5T SRAM單元)
第1B圖係為根據本申請案之實施例所繪示之5T SRAM單元之電路圖。請參見第1B圖，第二型之SRAM單元398 (亦即為5T SRAM單元)係具有如第1A圖所繪示之記憶體單元446。第二型之SRAM單元398還包括一開關或是轉移(寫入)電晶體449，例如為P型MOS電晶體或N型MOS電晶體，其閘極係耦接至字元線451，其通道之一端係耦接至位元線452，其通道之另一端係耦接至位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極及位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極。開關449可稱為是編程電晶體，用於寫入編程碼或資料於該些四個資料鎖存電晶體447及448之儲存節點中，亦即位在該些四個資料鎖存電晶體447及448之汲極及閘極中。開關449可以透過字元線451之控制以開啟連接，使得位元線452透過開關449之通道連接至位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極及位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極，因此在位元線452上的邏輯值可以載入於位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極其間的導線上及位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極其間的導線上。因此，位在位元線452上的邏輯值可以記錄或鎖存於位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極其間的導線上及位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極其間的導線上；相反於位在位元線452上的邏輯值可以記錄或鎖存於位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極其間的導線上及位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極其間的導線上。
通過/不通開關之說明
(1)第一型通過/不通開關
第2A圖係為根據本申請案之實施例所繪示之第一型通過/不通開關之電路圖。請參見第2A圖，第一型通過/不通開關258包括相互並聯配置的N型MOS電晶體222及P型MOS電晶體223。第一型通過/不通開關258之每一N型MOS電晶體222及P型MOS電晶體223之通道的一端係耦接至節點N21，而另一端係耦接至節點N22。因此，第一型通過/不通開關258可以開啟或切斷節點N21及節點N22之間的連接。第一型通過/不通開關258之P型MOS電晶體223之閘極係耦接至節點SC-1，第一型通過/不通開關258之N型MOS電晶體222之閘極係耦接至節點SC-2。
(2)第二型通過/不通開關
第2B圖係為根據本申請案之實施例所繪示之第二型通過/不通開關之電路圖。請參見第2B圖，第二型通過/不通開關258包括N型MOS電晶體222及P型MOS電晶體223，相同於如第2A圖所繪示之第一型通過/不通開關258之N型MOS電晶體222及P型MOS電晶體223。第二型通過/不通開關258包括一反向器533，其輸入耦接於N型MOS電晶體222之閘極及節點SC-3，其輸出耦接於P型MOS電晶體223之閘極，反向器533適於將其輸入反向而形成其輸出。
(3)第三型通過/不通開關
第2C圖係為根據本申請案之實施例所繪示之第三型通過/不通開關之電路圖。請參見第2C圖，第三型通過/不通開關258可以是多級三態緩衝器292或是開關緩衝器，在每一級中，均具有一對的P型MOS電晶體293及N型MOS電晶體294，兩者的汲極係相互地耦接在一起，而兩者的源極係分別地連接至電源端Vcc及接地端Vss。在本實施例中，多級三態緩衝器292係為二級三態緩衝器292，亦即為二級反向器，分別為第一級及第二級，分別具有一對的P型MOS電晶體293及N型MOS電晶體294。節點N21可以耦接至第一級之該對P型MOS電晶體293及N型MOS電晶體294的閘級，第一級之該對P型MOS電晶體293及N型MOS電晶體294的汲級耦接至第二級之該對P型MOS電晶體293及N型MOS電晶體294的閘級，第二級之該對P型MOS電晶體293及N型MOS電晶體294的汲級耦接至節點N22。
請參見第2C圖，多級三態緩衝器292還包括一開關機制，以致能或禁能多級三態緩衝器292，其中該開關機制包括：(1) P型MOS電晶體295，其源極係耦接至電源端(Vcc)，而其汲極係耦接至第一級及第二級之P型MOS電晶體293的源極；(2) N型MOS電晶體296，其源極係耦接至接地端(Vss)，而其汲極係耦接至第一級及第二級之N型MOS電晶體294的源極；以及(3)反向器297，其輸入耦接N型MOS電晶體296之閘級及節點SC-4，其輸出耦接P型MOS電晶體295之閘級，反向器297適於將其輸入反向而形成其輸出。
舉例而言，請參見第2C圖，當邏輯值“1”耦接至節點SC-4時，會開啟多級三態緩衝器292，則訊號可以從節點N21傳送至節點N22。當邏輯值“0”耦接至節點SC-4時，會關閉多級三態緩衝器292，則節點N21與節點N22之間並無訊號傳送。
(4)第四型通過/不通開關
第2D圖係為根據本申請案之實施例所繪示之第四型通過/不通開關之電路圖。請參見第2D圖，第四型通過/不通開關258可以是多級三態緩衝器或是開關緩衝器，其係類似如第2C圖所繪示之多級三態緩衝器292。針對繪示於第2C圖及第2D圖中的相同標號所指示的元件，繪示於第2D圖中的該元件可以參考該元件於第2C圖中的說明。第2C圖與第2D圖所繪示之電路之間的不同點係如下所述：請參見第2D圖，P型MOS電晶體295之汲極係耦接至第二級之P型MOS電晶體293的源極，但是並未耦接至第一級之P型MOS電晶體293的源極；第一級之P型MOS電晶體293的源極係耦接至電源端(Vcc)及P型MOS電晶體295之源極。N型MOS電晶體296之汲極係耦接至第二級之N型MOS電晶體294的源極，但是並未耦接至第一級之N型MOS電晶體294的源極；第一級之N型MOS電晶體294的源極係耦接至接地端(Vss)及N型MOS電晶體296之源極。
(5)第五型通過/不通開關
第2E圖係為根據本申請案之實施例所繪示之第五型通過/不通開關之電路圖。針對繪示於第2C圖及第2E圖中的相同標號所指示的元件，繪示於第2E圖中的該元件可以參考該元件於第2C圖中的說明。請參見第2E圖，第五型通過/不通開關258可以包括一對的如第2C圖所繪示之多級三態緩衝器292或是開關緩衝器。位在左側之多級三態緩衝器292中第一級的P型及N型MOS電晶體293及294之閘極係耦接至位在右側之多級三態緩衝器292中第二級的P型及N型MOS電晶體293及294之汲極及耦接至節點N21。位在右側之多級三態緩衝器292中第一級的P型及N型MOS電晶體293及294之閘極係耦接至位在左側之多級三態緩衝器292中第二級的P型及N型MOS電晶體293及294之汲極及耦接至節點N22。針對位在左側之多級三態緩衝器292，其反向器297之輸入耦接其N型MOS電晶體296之閘級及節點SC-4，其反向器297之輸出耦接其P型MOS電晶體295之閘級，其反向器297適於將其輸入反向而形成其輸出。針對位在右側之多級三態緩衝器292，其反向器297之輸入耦接其N型MOS電晶體296之閘級及節點SC-6，其反向器297之輸出耦接其P型MOS電晶體295之閘級，其反向器297適於將其輸入反向而形成其輸出。
舉例而言，請參見第2E圖，當邏輯值“1”耦接至節點SC-5時，會開啟位在左側之多級三態緩衝器292，且當邏輯值“0”耦接至節點SC-6時，會關閉位在右側之多級三態緩衝器292，則訊號可以從節點N21傳送至節點N22。當邏輯值“0”耦接至節點SC-5時，會關閉位在左側之多級三態緩衝器292，且當邏輯值“1”耦接至節點SC-6時，會開啟位在右側之多級三態緩衝器292，則訊號可以從節點N22傳送至節點N21。當邏輯值“0”耦接至節點SC-5時，會關閉位在左側之多級三態緩衝器292，且當邏輯值“0”耦接至節點SC-6時，會關閉位在右側之多級三態緩衝器292，則節點N21與節點N22之間並無訊號傳送。
(6)第六型通過/不通開關
第2F圖係為根據本申請案之實施例所繪示之第六型通過/不通開關之電路圖。第六型通過/不通開關258可以包括一對的多級三態緩衝器或是開關緩衝器，類似於如第2E圖所繪示之一對的多級三態緩衝器292。針對繪示於第2E圖及第2F圖中的相同標號所指示的元件，繪示於第2F圖中的該元件可以參考該元件於第2E圖中的說明。第2E圖與第2F圖所繪示之電路之間的不同點係如下所述：請參見第2F圖，針對每一多級三態緩衝器292，其P型MOS電晶體295之汲極係耦接至其第二級之P型MOS電晶體293的源極，但是並未耦接至其第一級之P型MOS電晶體293的源極；其第一級之P型MOS電晶體293的源極係耦接至電源端(Vcc)及其P型MOS電晶體295之源極。針對每一多級三態緩衝器292，其N型MOS電晶體296之汲極係耦接至其第二級之N型MOS電晶體294的源極，但是並未耦接至其第一級之N型MOS電晶體294的源極；其第一級之N型MOS電晶體294的源極係耦接至接地端(Vss)及其N型MOS電晶體296之源極。
由通過/不通開關所組成之交叉點開關之說明
(1)第一型交叉點開關
第3A圖係為根據本申請案之實施例所繪示之由六個通過/不通開關所組成之第一型交叉點開關之電路圖。請參見第3A圖，六個通過/不通開關258可組成第一型交叉點開關379，其中每一通過/不通開關258可以是如第2A圖至第2F圖所繪示之第一型至第六型通過/不通開關之任一型。第一型交叉點開關379可以包括四個接點N23至N26，四個接點N23至N26之每一個可以透過六個通過/不通開關258之其中一個耦接四個接點N23至N26之另一個。第一型至第六型通過/不通開關之任一型均可應用在第3A圖所繪示之通過/不通開關258，其節點N21及N22之其中一個係耦接至四個接點N23至N26之其中一個，其節點N21及N22之另一個係耦接至四個接點N23至N26之另一個。舉例而言，第一型交叉點開關379之接點N23適於透過其該些六個通過/不通開關258其中第一個耦接至接點N24，第一個之該些六個通過/不通開關258係位在接點N23及接點N24之間，以及/或者第一型交叉點開關379之接點N23適於透過其該些六個通過/不通開關258其中第二個耦接至接點N25，第二個之該些六個通過/不通開關258係位在接點N23及接點N25之間，以及/或者第一型交叉點開關379之接點N23適於透過其該些六個通過/不通開關258其中第三個耦接至接點N26，第三個之該些六個通過/不通開關258係位在接點N23及接點N26之間。
(2)第二型交叉點開關
第3B圖係為根據本申請案之實施例所繪示之由四個通過/不通開關所組成之第二型交叉點開關之電路圖。請參見第3B圖，四個通過/不通開關258可組成第二型交叉點開關379，其中每一通過/不通開關258可以是如第2A圖至第2F圖所繪示之第一型至第六型通過/不通開關之任一型。第二型交叉點開關379可以包括四個接點N23至N26，四個接點N23至N26之每一個可以透過六個通過/不通開關258之其中兩個耦接四個接點N23至N26之另一個。第二型交叉點開關379之中心節點適於透過其四個通過/不通開關258分別耦接至其四個接點N23至N26，第一型至第六型通過/不通開關之任一型均可應用在第3B圖所繪示之通過/不通開關258，其節點N21及N22之其中一個係耦接至四個接點N23至N26之其中一個，其節點N21及N22之另一個係耦接至第二型交叉點開關379之中心節點。舉例而言，第二型交叉點開關379之接點N23適於透過其左側及上側的通過/不通開關258耦接至接點N24、透過其左側及右側的通過/不通開關258耦接至接點N25、以及/或者透過其左側及下側的通過/不通開關258耦接至接點N26。
多工器(multiplexer(MUXER))之說明
(1)第一型多工器
第4A圖係為根據本申請案之實施例所繪示之第一型多工器之電路圖。請參見第4A圖，第一型多工器211具有並聯設置的第一組輸入及並聯設置的第二組輸入，且可根據其第二組輸入之組合從其第一組輸入中選擇其一作為其輸出。舉例而言，第一型多工器211可以具有並聯設置的16個輸入D0-D15作為第一組輸入，及並聯設置的4個輸入A0-A3作為第二組輸入。第一型多工器211可根據其第二組之4個輸入A0-A3之組合從其第一組之16個輸入D0-D15中選擇其一作為其輸出Dout。
請參見第4A圖，第一型多工器211可以包括逐級耦接的多級三態緩衝器，例如為四級的三態緩衝器215、216、217及218。第一型多工器211可以具有八對共16個平行設置的三態緩衝器215設在第一級，其每一個的第一輸入係耦接至第一組之16個輸入D0-D15之其中之一，其每一個的第二輸入係與第二組之輸入A3有關。在第一級中八對共16個三態緩衝器215之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。第一型多工器211可以包括一反向器219，其輸入係耦接至第二組之輸入A3，反向器219適於將其輸入反向而形成其輸出。在第一級中每一對三態緩衝器215之其中一個可以根據耦接至反向器219之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第一級中每一對三態緩衝器215之其中另一個可以根據耦接至反向器219之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第一級之每一對三態緩衝器215中其輸出係相互耦接。舉例而言，在第一級中最上面一對的三態緩衝器215中的上面一個其第一輸入係耦接至第一組之輸入D0，而其第二輸入係耦接至反向器219之輸出；在第一級中最上面一對的三態緩衝器215中的下面一個其第一輸入係耦接至第一組之輸入D1，而其第二輸入係耦接至反向器219之輸入。在第一級中最上面一對的三態緩衝器215中的上面一個可根據其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第一級中最上面一對的三態緩衝器215中的下面一個可根據其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。因此，在第一級中八對的三態緩衝器215之每一對係根據分別耦接至反向器219之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出，而其輸出會耦接至第二級三態緩衝器216之其中一個之第一輸入。
請參見第4A圖，第一型多工器211可以具有四對共8個平行設置的三態緩衝器216設在第二級，其每一個的第一輸入係耦接至在第一級之三態緩衝器215其中一對之輸出，其每一個的第二輸入係與第二組之輸入A2有關。在第二級中四對共8個三態緩衝器216之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。第一型多工器211可以包括一反向器220，其輸入係耦接至第二組之輸入A2，反向器220適於將其輸入反向而形成其輸出。在第二級中每一對三態緩衝器216之其中一個可以根據耦接至反向器220之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第二級中每一對三態緩衝器216之其中另一個可以根據耦接至反向器220之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第二級之每一對三態緩衝器216中其輸出係相互耦接。舉例而言，在第二級中最上面一對的三態緩衝器216中的上面一個其第一輸入係耦接至在第一級中最上面一對的三態緩衝器215之輸出，而其第二輸入係耦接至反向器220之輸出；在第二級中最上面一對的三態緩衝器216中的下面一個其第一輸入係耦接至在第一級中次上面一對的三態緩衝器215之輸出，而其第二輸入係耦接至反向器220之輸入。在第二級中最上面一對的三態緩衝器216中的上面一個可根據其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第二級中最上面一對的三態緩衝器216中的下面一個可根據其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。因此，在第二級中四對的三態緩衝器216之每一對係根據分別耦接至反向器220之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出，而其輸出會耦接至第三級三態緩衝器217之其中一個之第一輸入。
請參見第4A圖，第一型多工器211可以具有兩對共4個平行設置的三態緩衝器217設在第三級，其每一個的第一輸入係耦接至在第二級之三態緩衝器216其中一對之輸出，其每一個的第二輸入係與第二組之輸入A1有關。在第三級中兩對共4個三態緩衝器21之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。第一型多工器211可以包括一反向器207，其輸入係耦接至第二組之輸入A1，反向器207適於將其輸入反向而形成其輸出。在第三級中每一對三態緩衝器217之其中一個可以根據耦接至反向器207之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第三級中每一對三態緩衝器217之其中另一個可以根據耦接至反向器207之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第三級之每一對三態緩衝器217中其輸出係相互耦接。舉例而言，在第三級中上面一對的三態緩衝器217中的上面一個其第一輸入係耦接至在第二級中最上面一對的三態緩衝器216之輸出，而其第二輸入係耦接至反向器207之輸出；在第三級中上面一對的三態緩衝器217中的下面一個其第一輸入係耦接至在第二級中次上面一對的三態緩衝器216之輸出，而其第二輸入係耦接至反向器207之輸入。在第三級中上面一對的三態緩衝器217中的上面一個可根據其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第三級中上面一對的三態緩衝器217中的下面一個可根據其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。因此，在第三級中兩對的三態緩衝器217之每一對係根據分別耦接至反向器207之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出，而其輸出會耦接至第四級三態緩衝器218之第一輸入。
請參見第4A圖，第一型多工器211可以具有一對共2個平行設置的三態緩衝器218設在第四級，其每一個的第一輸入係耦接至在第三級之三態緩衝器217其中一對之輸出，其每一個的第二輸入係與第二組之輸入A0有關。在第四級中一對共2個三態緩衝器218之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。第一型多工器211可以包括一反向器208，其輸入係耦接至第二組之輸入A0，反向器208適於將其輸入反向而形成其輸出。在第四級中該對三態緩衝器218之其中一個可以根據耦接至反向器208之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第四級中該對三態緩衝器218之其中另一個可以根據耦接至反向器208之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第四級之該對三態緩衝器218中其輸出係相互耦接。舉例而言，在第四級中該對三態緩衝器218中的上面一個其第一輸入係耦接至在第三級中上面一對的三態緩衝器217之輸出，而其第二輸入係耦接至反向器208之輸出；在第四級中該對三態緩衝器218中的下面一個其第一輸入係耦接至在第三級中下面一對的三態緩衝器217之輸出，而其第二輸入係耦接至反向器208之輸入。在第四級中該對的三態緩衝器218中的上面一個可根據其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第四級中該對的三態緩衝器218中的下面一個可根據其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。因此，在第四級中該對的三態緩衝器218係根據分別耦接至反向器208之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出，作為第一型多工器211之輸出Dout。
第4B圖係為根據本申請案之實施例所繪示之第一型多工器之三態緩衝器之電路圖。請參見第4A圖及第4B圖，每一該些三態緩衝器215、216、217及218可以包括(1)一P型MOS電晶體231，適於形成一通道，該通道之一端係位在所述每一該些三態緩衝器215、216、217及218之第一輸入，該通道之另一端係位在所述每一該些三態緩衝器215、216、217及218之輸出；(2)一N型MOS電晶體232，適於形成一通道，該通道之一端係位在所述每一該些三態緩衝器215、216、217及218之第一輸入，該通道之另一端係位在所述每一該些三態緩衝器215、216、217及218之輸出；以及(3)一反向器233，其輸入係耦接至N型MOS電晶體232之閘極且位在所述每一該些三態緩衝器215、216、217及218之第二輸入，反向器233適於將其輸入反向而形成其輸出，反向器233之輸出係耦接至P型MOS電晶體231之閘極。針對每一該些三態緩衝器215、216、217及218，當其反向器233之輸入的邏輯值係為“1”時，其P型及N型MOS電晶體231及232均切換為開啟的狀態，使其第一輸入可以經由其P型及N型MOS電晶體231及232之通道傳送至其輸出；當其反向器233之輸入的邏輯值係為“0”時，其P型及N型MOS電晶體231及232均切換為關閉的狀態，此時P型及N型MOS電晶體231及232並不會形成通道，使其第一輸入並不會傳送至其輸出。在第一級中每對的兩個三態緩衝器215其分別的兩個反向器233之分別的兩個輸入係分別地耦接至與第二組之輸入A3有關的反向器219之輸出及輸入。在第二級中每對的兩個三態緩衝器216其分別的兩個反向器233之分別的兩個輸入係分別地耦接至與第二組之輸入A2有關的反向器220之輸出及輸入。在第三級中每對的兩個三態緩衝器217其分別的兩個反向器233之分別的兩個輸入係分別地耦接至與第二組之輸入A1有關的反向器207之輸出及輸入。在第四級中該對的兩個三態緩衝器218其分別的兩個反向器233之分別的兩個輸入係分別地耦接至與第二組之輸入A0有關的反向器208之輸出及輸入。
據此，第一型多工器211可以根據其第二組之輸入A0-A3的組合從其第一組之輸入D0-D15中選擇其一作為其輸出Dout。
(2)第二型多工器
第4C圖係為根據本申請案之實施例所繪示之第二型多工器之電路圖。請參見第4C圖，第二型多工器211係類似如第4A圖及第4B圖所描述之第一型多工器211，但是還增設如第2C圖所描述之第三型通過/不通開關258，其位在節點N21處之輸入會耦接至在最後一級(例如為第四級)中該對的兩個三態緩衝器218之輸出。針對繪示於第2C圖、第4A圖、第4B圖及第4C圖中的相同標號所指示的元件，繪示於第4C圖中的該元件可以參考該元件於第2C圖、第4A圖或第4B圖中的說明。據此，請參見第4C圖，第三型通過/不通開關258可以將其位在節點N21處之輸入放大而形成其位在節點N22處之輸出，作為第二型多工器211之輸出Dout。
據此，第二型多工器211可以根據其第二組之輸入A0-A3的組合從其第一組之輸入D0-D15中選擇其一作為其輸出Dout。
(3)第三型多工器
第4D圖係為根據本申請案之實施例所繪示之第三型多工器之電路圖。請參見第4D圖，第三型多工器211係類似如第4A圖及第4B圖所描述之第一型多工器211，但是還增設如第2D圖所描述之第四型通過/不通開關258，其位在節點N21處之輸入會耦接至在最後一級(例如為第四級)中該對的兩個三態緩衝器218之輸出。針對繪示於第2C圖、第2D圖、第4A圖、第4B圖、第4C圖及第4D圖中的相同標號所指示的元件，繪示於第4D圖中的該元件可以參考該元件於第2C圖、第2D圖、第4A圖、第4B圖或第4C圖中的說明。據此，請參見第4D圖，第四型通過/不通開關258可以將其位在節點N21處之輸入放大而形成其位在節點N22處之輸出，作為第三型多工器211之輸出Dout。
據此，第三型多工器211可以根據其第二組之輸入A0-A3的組合從其第一組之輸入D0-D15中選擇其一作為其輸出Dout。
此外，第一型、第二型或第三型多工器211之第一組之平行設置的輸入其數目係為2的n次方個，而第二組之平行設置的輸入其數目係為n個，該數目n可以是任何大於或等於2的整數，例如為介於2至64之間。第4E圖係為根據本申請案之實施例所繪示之多工器之電路圖。在本實施例中，請參見第4E圖，如第4A圖、第4C圖或第4D圖所描述之第一型、第二型或第三型多工器211可以修改為具有8個的第二組之輸入A0-A7及256個(亦即為2的8次方個)的第一組之輸入D0-D255(亦即為第二組之輸入A0-A7的所有組合所對應之結果值或編程碼)。第一型、第二型或第三型多工器211可以包括八級逐級耦接的三態緩衝器或是開關緩衝器，其每一個具有如第4B圖所繪示之架構。在第一級中平行設置的三態緩衝器或是開關緩衝器之數目可以是256個，其每一個的第一輸入可以耦接至多工器211之第一組之256個輸入D0-D255之其中之一，且根據與多工器211之第二組之輸入A7有關之其每一個的第二輸入可以使其每一個開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。在第二級至第七級中平行設置的三態緩衝器或是開關緩衝器之每一個，其第一輸入可以耦接至該每一個之前一級的三態緩衝器或是開關緩衝器之輸出，且根據分別與多工器211之第二組之輸入A6-A1其中之一有關之其每一個的第二輸入可以使其每一個開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。在第八級中平行設置的三態緩衝器或是開關緩衝器之每一個，其第一輸入可以耦接至第七級的三態緩衝器或是開關緩衝器之輸出，且根據與多工器211之第二組之輸入A0有關之其每一個的第二輸入可以使其每一個開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。此外，如第4C圖或第4D圖所描述之通過/不通開關258可以增設於其中，亦即將其輸入耦接至在第八級中該對三態緩衝器之輸出，並將其輸入放大而形成其輸出，作為多工器211之輸出Dout。
舉例而言，第4F圖係為根據本申請案之實施例所繪示之多工器之電路圖。請參見第4F圖，第二型多工器211包括第一組之平行設置的輸入D0、D1及D3及第二組之平行設置的輸入A0及A1。第二型多工器211可以包括逐級耦接的二級三態緩衝器217及218，第二型多工器211可以具有三個平行設置的三態緩衝器217設在第一級，其每一個的第一輸入係耦接至第一組之3個輸入D0-D2之其中之一，其每一個的第二輸入係與第二組之輸入A1有關。在第一級中共3個三態緩衝器217之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。第二型多工器211可以包括反向器207，其輸入係耦接至第二組之輸入A1，反向器207適於將其輸入反向而形成其輸出。在第一級中上面一對的三態緩衝器217之其中一個可以根據耦接至反向器207之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第一級中上面一對的三態緩衝器217之其中另一個可以根據耦接至反向器207之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第一級之上面一對的三態緩衝器217中其輸出係相互耦接。因此，在第一級中上面一對的三態緩衝器217係根據分別耦接至反向器217之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出，而其輸出會耦接至第二級三態緩衝器218之其中一個之第一輸入。在第一級中下面的三態緩衝器217係根據耦接至反向器207之輸出的其第二輸入，以控制是否要將其第一輸入傳送至其輸出，而其輸出會耦接至第二級三態緩衝器218之其中另一個之第一輸入。
請參見第4F圖，第二型多工器211可以具有一對共2個平行設置的三態緩衝器218設在第二級，其上面一個的第一輸入係耦接至在第一級中上面一對之三態緩衝器217之輸出，其上面一個的第二輸入係與第二組之輸入A0有關，其下面一個的第一輸入係耦接至在第一級中下面的三態緩衝器217之輸出，其下面一個的第二輸入係與第二組之輸入A0有關。在第二級中一對共2個三態緩衝器218之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。第二型多工器211可以包括反向器208，其輸入係耦接至第二組之輸入A0，反向器208適於將其輸入反向而形成其輸出。在第二級中該對三態緩衝器218之其中一個可以根據耦接至反向器208之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第二級中該對三態緩衝器218之其中另一個可以根據耦接至反向器208之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第二級之該對三態緩衝器218中其輸出係相互耦接。因此，在第二級中該對的三態緩衝器218係根據分別耦接至反向器208之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出。第二型多工器211還可以包括如第2C圖所描述之第三型通過/不通開關258，其位在節點N21處之輸入會耦接至在第二級中該對的兩個三態緩衝器218之輸出，第三型通過/不通開關258可以將其位在節點N21處之輸入放大而形成其位在節點N22處之輸出，作為第二型多工器211之輸出Dout。
此外，請參見第4A圖至第4F圖，每一三態緩衝器215、216、217及218可以由一電晶體取代，例如為N型MOS電晶體或P型MOS電晶體，如第4G圖至第4J圖所示。第4G圖至第4J圖係為根據本申請案之實施例所繪示之多工器之電路圖。如第4G圖所繪示之第一型多工器211係類似於如第4A圖所繪示之第一型多工器211，而其不同處係在於每一三態緩衝器215、216、217及218係由一電晶體取代，例如為N型MOS電晶體或P型MOS電晶體。如第4H圖所繪示之第二型多工器211係類似於如第4C圖所繪示之第二型多工器211，而其不同處係在於每一三態緩衝器215、216、217及218係由一電晶體取代，例如為N型MOS電晶體或P型MOS電晶體。如第4I圖所繪示之第一型多工器211係類似於如第4D圖所繪示之第一型多工器211，而其不同處係在於每一三態緩衝器215、216、217及218係由一電晶體取代，例如為N型MOS電晶體或P型MOS電晶體。如第4J圖所繪示之第二型多工器211係類似於如第4F圖所繪示之第二型多工器211，而其不同處係在於每一三態緩衝器215、216、217及218係由一電晶體取代，例如為N型MOS電晶體或P型MOS電晶體。
請參見第4G圖至第4J圖，每一電晶體215可以形成一通道，該通道之輸入端係耦接至如第4A圖至第4F圖所繪示之取代前三態緩衝器215之第一輸入所耦接之處，該通道之輸出端係耦接至如第4A圖至第4F圖所繪示之取代前三態緩衝器215之輸出所耦接之處，其閘極係耦接至如第4A圖至第4F圖所繪示之取代前三態緩衝器215之第二輸入所耦接之處。每一電晶體216可以形成一通道，該通道之輸入端係耦接至如第4A圖至第4F圖所繪示之取代前三態緩衝器216之第一輸入所耦接之處，該通道之輸出端係耦接至如第4A圖至第4F圖所繪示之取代前三態緩衝器216之輸出所耦接之處，其閘極係耦接至如第4A圖至第4F圖所繪示之取代前三態緩衝器216之第二輸入所耦接之處。每一電晶體217可以形成一通道，該通道之輸入端係耦接至如第4A圖至第4F圖所繪示之取代前三態緩衝器217之第一輸入所耦接之處，該通道之輸出端係耦接至如第4A圖至第4F圖所繪示之取代前三態緩衝器217之輸出所耦接之處，其閘極係耦接至如第4A圖至第4F圖所繪示之取代前三態緩衝器217之第二輸入所耦接之處。每一電晶體218可以形成一通道，該通道之輸入端係耦接至如第4A圖至第4F圖所繪示之取代前三態緩衝器218之第一輸入所耦接之處，該通道之輸出端係耦接至如第4A圖至第4F圖所繪示之取代前三態緩衝器218之輸出所耦接之處，其閘極係耦接至如第4A圖至第4F圖所繪示之取代前三態緩衝器218之第二輸入所耦接之處。
由多工器所組成之交叉點開關之說明
如第3A圖及第3B圖所描述之第一型及第二型交叉點開關379係由多個如第2A圖至第2F圖所繪示之通過/不通開關258所構成。然而，交叉點開關379亦可由任一型之第一型至第三型多工器211所構成，如下所述：
(1)第三型交叉點開關
第3C圖係為根據本申請案之實施例所繪示之由多個多工器所組成之第三型交叉點開關之電路圖。請參見第3C圖，第三型交叉點開關379可以包括四個如第4A圖至第4J圖所繪示之第一型、第二型或第三型多工器211，其每一個包括第一組之三個輸入及第二組之兩個輸入，且適於根據其第二組之兩個輸入的組合從其第一組之三個輸入中選擇其一傳送至其輸出。舉例而言，應用於第三型交叉點開關379之第二型多工器211可以參考如第4F圖及第4J圖所繪示之第二型多工器211。四個多工器211其中之一個之第一組之三個輸入D0-D2之每一個可以耦接至四個多工器211其中另兩個之第一組之三個輸入D0-D2其中之一及四個多工器211其中另一個之輸出Dout。因此，四個多工器211之每一個的第一組之三個輸入D0-D2可以分別耦接至在三個不同方向上分別延伸至四個多工器211之另外三個之輸出的三條金屬線路，且四個多工器211之每一個可以根據其第二組之輸入A0及A1的組合從其第一組之輸入D0-D2中選擇其一傳送至其輸出Dout。四個多工器211之每一個還包括通過/不通開關或開關緩衝器258，可以根據其輸入SC-4切換成開啟或關閉的狀態，讓根據其第二組之輸入A0及A1從其第一組之三個輸入D0-D2中所選擇的一個傳送至或是不傳送至其輸出Dout。舉例而言，上面的多工器211其第一組之三個輸入可以分別耦接至在三個不同方向上分別延伸至左側、下面及右側的多工器211之輸出Dout (位在節點N23、N26及N25)的三條金屬線路，且上面的多工器211可以根據其第二組之輸入A0 1及A1 1的組合從其第一組之輸入D0-D2中選擇其一傳送至其輸出Dout (位在節點N24)。上面的多工器211之通過/不通開關258可以根據其輸入SC 1-4切換成開啟或關閉的狀態，讓根據其第二組之輸入A0 1及A1 1從其第一組之三個輸入D0-D2中所選擇的一個傳送至或是不傳送至其輸出Dout (位在節點N24)。
(2)第四型交叉點開關
第3D圖係為根據本申請案之實施例所繪示之由多工器所構成之第四型交叉點開關之電路圖。請參見第3D圖，第四型交叉點開關379可以是由如第4A圖至第4J圖所描述之第一型至第三型中任一型多工器211所構成。舉例而言，當第四型交叉點開關379係如第4A圖、第4C圖、第4D圖及第4G圖至第4I圖所描述之第一型至第三型中任一型多工器211所構成時，第四型交叉點開關379可以根據其第二組之輸入A0-A3的組合，從其第一組之輸入D0-D15中選擇其一傳送至其輸出Dout。
大型輸入/輸出(I/O)電路之說明
第5A圖係為根據本申請案之實施例所繪示之大型I/O電路之電路圖。請參見第5A圖，半導體晶片可以包括多個I/O接墊272，可耦接至其大型靜電放電(ESD)保護電路273、其大型驅動器274及其大型接收器275。大型靜電放電(ESD)保護電路、大型驅動器274及大型接收器275可組成一大型I/O電路341。大型靜電放電(ESD)保護電路273可以包括兩個二極體282及283，其中二極體282之陰極耦接至電源端(Vcc)，其陽極耦接至節點281，而二極體283之陰極耦接至節點281，而其陽極耦接至接地端(Vss)，節點281係耦接至I/O接墊272。
請參見第5A圖，大型驅動器274之第一輸入係耦接訊號(L_Enable)，用以致能大型驅動器274，而其第二輸入耦接資料(L_Data_out)，使得該資料(L_Data_out)可經大型驅動器274之放大或驅動以形成其輸出(位在節點281)，經由I/O接墊272傳送至位在該半導體晶片之外部的電路。大型驅動器274可以包括一P型MOS電晶體285及一N型MOS電晶體286，兩者的汲極係相互耦接作為其輸出(位在節點281)，兩者的源極係分別耦接至電源端(Vcc)及接地端(Vss)。大型驅動器274可以包括一非及(NAND)閘287及一非或(NOR)閘288，其中非及(NAND)閘287之輸出係耦接至P型MOS電晶體285之閘極，非或(NOR)閘288之輸出係耦接至N型MOS電晶體286之閘極.。大型驅動器274之非及(NAND)閘287之第一輸入係耦接至大型驅動器274之反向器289之輸出，而其第二輸入係耦接至資料(L_Data_out)，非及(NAND)閘287可以對其第一輸入及其第二輸入進行非及運算而產生其輸出，其輸出係耦接至P型MOS電晶體285之閘極。大型驅動器274之非或(NOR)閘288之第一輸入係耦接至資料(L_Data_out)，而其第二輸入係耦接至訊號(L_Enable)，非或(NOR)閘288可以對其第一輸入及其第二輸入進行非或運算而產生其輸出，其輸出係耦接至N型MOS電晶體286之閘極。反向器289之輸入係耦接訊號(L_Enable)，並可將其輸入反向而形成其輸出，其輸出係耦接至非及(NAND)閘287之第一輸入。
請參見第5A圖，當訊號(L_Enable)係為邏輯值“1”時，非及(NAND)閘287之輸出係總是為邏輯值“1”，以關閉P型MOS電晶體285，而非或(NOR)閘288之輸出係總是為邏輯值“0”，以關閉N型MOS電晶體286。此時，訊號(L_Enable)會禁能大型驅動器274，使得資料(L_Data_out)不會傳送至大型驅動器274之輸出(位在節點281)。
請參見第5A圖，當訊號(L_Enable)係為邏輯值“0”時，會致能大型驅動器274。同時，當資料(L_Data_out)係為邏輯值“0”時，非及(NAND)閘287及非或(NOR)閘288之輸出係為邏輯值“1”，以關閉P型MOS電晶體285及開啟N型MOS電晶體286，讓大型驅動器274之輸出(位在節點281)處在邏輯值“0”的狀態，並傳送至I/O接墊272。若是當資料(L_Data_out)係為邏輯值“1”時，非及(NAND)閘287及非或(NOR)閘288之輸出係為邏輯值“0”，以開啟P型MOS電晶體285及關閉N型MOS電晶體286，讓大型驅動器274之輸出(位在節點281)處在邏輯值“1”的狀態，並傳送至I/O接墊272。因此，訊號(L_Enable)可以致能大型驅動器274，以放大或驅動資料(L_Data_out)形成其輸出(位在節點281)，並傳送至I/O接墊272。
請參見第5A圖，大型接收器275之第一輸入係耦接該I/O接墊272，可經由大型接收器275之放大或驅動以形成其輸出(L_Data_in)，大型接收器275之第二輸入係耦接訊號(L_Inhibit)，用以抑制大型接收器275產生與其第一輸入有關之其輸出(L_Data_in)。大型接收器275包括一非及(NAND)閘290，其第一輸入係耦接至該I/O接墊272，而其第二輸入係耦接訊號(L_Inhibit)，非及(NAND)閘290可以對其第一輸入及其第二輸入進行非及運算而產生其輸出，其輸出係耦接至大型接收器275之反向器291。反向器291之輸入係耦接非及(NAND)閘290之輸出，並可將其輸入反向而形成其輸出，作為大型接收器275之輸出(L_Data_in)。
請參見第5A圖，當訊號(L_Inhibit)係為邏輯值“0”時，非及(NAND)閘290之輸出係總是為邏輯值“1”，而大型接收器275之輸出(L_Data_in)係總是為邏輯值“1”。此時，可以抑制大型接收器275產生與其第一輸入有關之其輸出(L_Data_in)，其第一輸入係耦接至該I/O接墊272。
請參見第5A圖，當訊號(L_Inhibit)係為邏輯值“1”時，會啟動大型接收器275。同時，當由位在半導體晶片之外部的電路傳送至該I/O接墊272的資料係為邏輯值“1”時，非及(NAND)閘290之輸出係為邏輯值“0”，使得大型接收器275之輸出(L_Data_in)係為邏輯值“1”；當由位在半導體晶片之外部的電路傳送至該I/O接墊272的資料係為邏輯值“0”時，非及(NAND)閘290之輸出係為邏輯值“1”，使得大型接收器275之輸出(L_Data_in)係為邏輯值“0”。因此，訊號(L_ Inhibit)可以啟動大型接收器275，以放大或驅動由位在半導體晶片之外部的電路傳送至該I/O接墊272的資料形成其輸出(L_Data_in)。
請參見第5A圖，該I/O接墊272之輸入電容，例如是由大型靜電放電(ESD)保護電路273及大型接收器275所產生的，而其範圍例如介於2 pF與100 pF之間、介於2 pF與50 pF之間、介於2 pF與30 pF之間、大於2 pF、大於5 pF、大於10 pF、大於15 pF或是大於20 pF。大型驅動器274之輸出電容或是驅動能力或負荷例如是介於2 pF與100 pF之間、介於2 pF與50 pF之間、介於2 pF與30 pF之間或是大於2 pF、大於5 pF、大於10 pF、大於15 pF或是大於20 pF。大型靜電放電(ESD)保護電路273之尺寸例如是介於0.5 pF與20 pF之間、介於0.5 pF與15 pF之間、介於0.5 pF與10 pF之間、介於0.5 pF與5 pF之間、介於0.5 pF與20 pF之間、大於0.5 pF、大於1 pF、大於2 pF、大於3 pF、大於5 pf或是大於10 pF。
小型輸入/輸出(I/O)電路之說明
第5B圖係為根據本申請案之實施例所繪示之小型I/O電路之電路圖。請參見第5B圖，半導體晶片可以包括多個I/O接墊372，可耦接至其小型靜電放電(ESD)保護電路373、其小型驅動器374及其小型接收器375。小型靜電放電(ESD)保護電路、小型驅動器374及小型接收器375可組成一小型I/O電路203。小型靜電放電(ESD)保護電路373可以包括兩個二極體382及383，其中二極體382之陰極耦接至電源端(Vcc)，其陽極耦接至節點381，而二極體383之陰極耦接至節點381，而其陽極耦接至接地端(Vss)，節點381係耦接至I/O接墊372。
請參見第5B圖，小型驅動器374之第一輸入係耦接訊號(S_Enable)，用以致能小型驅動器374，而其第二輸入耦接資料(S_Data_out)，使得該資料(S_Data_out)可經小型驅動器374之放大或驅動以形成其輸出(位在節點381)，經由I/O接墊372傳送至位在該半導體晶片之外部的電路。小型驅動器374可以包括一P型MOS電晶體385及一N型MOS電晶體386，兩者的汲極係相互耦接作為其輸出(位在節點381)，兩者的源極係分別耦接至電源端(Vcc)及接地端(Vss)。小型驅動器374可以包括一非及(NAND)閘387及一非或(NOR)閘388，其中非及(NAND)閘387之輸出係耦接至P型MOS電晶體385之閘極，非或(NOR)閘388之輸出係耦接至N型MOS電晶體386之閘極.。小型驅動器374之非及(NAND)閘387之第一輸入係耦接至小型驅動器374之反向器389之輸出，而其第二輸入係耦接至資料(S_Data_out)，非及(NAND)閘387可以對其第一輸入及其第二輸入進行非及運算而產生其輸出，其輸出係耦接至P型MOS電晶體385之閘極。小型驅動器374之非或(NOR)閘388之第一輸入係耦接至資料(S_Data_out)，而其第二輸入係耦接至訊號(S_Enable)，非或(NOR)閘388可以對其第一輸入及其第二輸入進行非或運算而產生其輸出，其輸出係耦接至N型MOS電晶體386之閘極。反向器389之輸入係耦接訊號(S_Enable)，並可將其輸入反向而形成其輸出，其輸出係耦接至非及(NAND)閘387之第一輸入。
請參見第5B圖，當訊號(S_Enable)係為邏輯值“1”時，非及(NAND)閘387之輸出係總是為邏輯值“1”，以關閉P型MOS電晶體385，而非或(NOR)閘388之輸出係總是為邏輯值“0”，以關閉N型MOS電晶體386。此時，訊號(S_Enable)會禁能小型驅動器374，使得資料(S_Data_out)不會傳送至小型驅動器374之輸出(位在節點381)。
請參見第5B圖，當訊號(S_Enable)係為邏輯值“0”時，會致能小型驅動器374。同時，當資料(S_Data_out)係為邏輯值“0”時，非及(NAND)閘387及非或(NOR)閘388之輸出係為邏輯值“1”，以關閉P型MOS電晶體385及開啟N型MOS電晶體386，讓小型驅動器374之輸出(位在節點381)處在邏輯值“0”的狀態，並傳送至I/O接墊372。若是當資料(S_Data_out)係為邏輯值“1”時，非及(NAND)閘387及非或(NOR)閘388之輸出係為邏輯值“0”，以開啟P型MOS電晶體385及關閉N型MOS電晶體386，讓小型驅動器374之輸出(位在節點381)處在邏輯值“1”的狀態，並傳送至I/O接墊372。因此，訊號(S_Enable)可以致能小型驅動器374，以放大或驅動資料(S_Data_out)形成其輸出(位在節點381)，並傳送至I/O接墊372。
請參見第5B圖，小型接收器375之第一輸入係耦接該I/O接墊372，可經由小型接收器375之放大或驅動以形成其輸出(S_Data_in)，小型接收器375之第二輸入係耦接訊號(S_Inhibit)，用以抑制小型接收器375產生與其第一輸入有關之其輸出(S_Data_in)。小型接收器375包括一非及(NAND)閘390，其第一輸入係耦接至該I/O接墊372，而其第二輸入係耦接訊號(S_Inhibit)，非及(NAND)閘290可以對其第一輸入及其第二輸入進行非及運算而產生其輸出，其輸出係耦接至小型接收器375之反向器391。反向器391之輸入係耦接非及(NAND)閘390之輸出，並可將其輸入反向而形成其輸出，作為小型接收器375之輸出(S_Data_in)。
請參見第5B圖，當訊號(S_Inhibit)係為邏輯值“0”時，非及(NAND)閘390之輸出係總是為邏輯值“1”，而小型接收器375之輸出(S_Data_in)係總是為邏輯值“1”。此時，可以抑制小型接收器375產生與其第一輸入有關之其輸出(S_Data_in)，其第一輸入係耦接至該I/O接墊372。
請參見第5B圖，當訊號(S_Inhibit)係為邏輯值“1”時，會啟動小型接收器375。同時，當由位在半導體晶片之外部的電路傳送至該I/O接墊372的資料係為邏輯值“1”時，非及(NAND)閘390之輸出係為邏輯值“0”，使得小型接收器375之輸出(S_Data_in)係為邏輯值“1”；當由位在半導體晶片之外部的電路傳送至該I/O接墊372的資料係為邏輯值“0”時，非及(NAND)閘390之輸出係為邏輯值“1”，使得小型接收器375之輸出(S_Data_in)係為邏輯值“0”。因此，訊號(S_ Inhibit)可以啟動小型接收器375，以放大或驅動由位在半導體晶片之外部的電路傳送至該I/O接墊372的資料形成其輸出(S_Data_in)。
請參見第5B圖，該I/O接墊372之輸入電容，例如是由小型靜電放電(ESD)保護電路373及小型接收器375所產生的，而其範圍例如介於0.1 pF與10 pF之間、介於0.1 pF與5 pF之間、介於0.1 pF與3 pF之間、介於0.1 pF與2 pF之間、小於10 pF、小於5 pF、小於3 pF、小於1 pF或是小於1 pF。小型驅動器374之輸出電容或是驅動能力或負荷例如是介於0.1 pF與10 pF之間、介於0.1 pF與5 pF之間、介於0.1 pF與3 pF之間、介於0.1 pF與2 pF之間、小於10 pF、小於5 pF、小於3 pF、小於2 pF或是小於1 pF。小型靜電放電(ESD)保護電路373之尺寸例如是介於0.05 pF與10 pF之間、介於0.05 pF與5 pF之間、介於0.05 pF與2 pF之間、介於0.05 pF與1 pF之間、小於5 pF、小於3 pF、小於2 pF、小於1 pF或是小於0.5 pF。
可編程邏輯區塊之說明
第6A圖係為根據本申請案之實施例所繪示之可編程邏輯區塊之方塊圖。請參見第6A圖，可編程邏輯區塊(LB) 201可以是各種形式，包括一查找表(LUT) 210及一多工器211，可編程邏輯區塊(LB) 201之多工器211包括第一組之輸入，例如為如第4A圖、第4C圖、第4D圖或第4G圖至第4I圖所繪示之D0-D15或是如第4E圖所繪示之D0-D255，其每一個係耦接儲存在查找表(LUT) 210中之其中一結果值或編程碼；可編程邏輯區塊(LB) 201之多工器211還包括第二組之輸入，例如為如第4A圖、第4C圖、第4D圖或第4G圖至第4I圖所繪示之4個輸入A0-A3或是如第4E圖所繪示之8個輸入A0-A7，用於決定其第一組之輸入其中之一傳送至其輸出，例如為如第4A圖、第4C圖至第4E圖或第4G圖至第4I圖所繪示之Dout，作為可編程邏輯區塊(LB) 201之輸出。多工器211之第二組之輸入，例如為如第4A圖、第4C圖、第4D圖或第4G圖至第4I圖所繪示之4個輸入A0-A3或是如第4E圖所繪示之8個輸入A0-A7，係作為可編程邏輯區塊(LB) 201之輸入。
請參見第6A圖，可編程邏輯區塊(LB) 201之查找表(LUT) 210可以包括多個記憶單元490，其每一個係儲存其中一結果值或編程碼，而每一記憶單元490係如第1A圖或第1B圖所描述之記憶單元398。可編程邏輯區塊(LB) 201之多工器211之第一組之輸入，例如為如第4A圖、第4C圖、第4D圖或第4G圖至第4I圖所繪示之D0-D15或是如第4E圖所繪示之D0-D255，其每一個係耦接至用於查找表(LUT) 210之其中一記憶單元490之輸出(亦即為記憶單元398之輸出Out1或Out2)，因此儲存於每一記憶單元490中的結果值或編程碼可以傳送至可編程邏輯區塊(LB) 201之多工器211之第一組之其中一輸入。
再者，當可編程邏輯區塊(LB) 201之多工器211係為第二型或第三型時，如第4C圖、第4D圖、第4H圖或第4I圖所示，可編程邏輯區塊(LB) 201還包括其他的記憶單元490，用於儲存編程碼，而其輸出係耦接至其多工器211之多級三態緩衝器292之輸入SC-4。每一該些其他的記憶單元490係如第1A圖或第1B圖所描述之記憶單元398，其他的記憶單元490之輸出(亦即為記憶單元398之輸出Out1或Out2)係耦接可編程邏輯區塊(LB) 201之多工器211之多級三態緩衝器292之輸入SC-4，且其他的記憶單元490係儲存編程碼，用以開啟或關閉可編程邏輯區塊(LB) 201之多工器211。或者，可編程邏輯區塊(LB) 201之多工器211之多級三態緩衝器292之P型及N型MOS電晶體295及296之閘極係分別耦接至其他的記憶單元490之輸出(亦即為記憶單元398之輸出Out1及Out2)，且其他的記憶單元490係儲存編程碼，用以開啟或關閉可編程邏輯區塊(LB) 201之多工器211，同時如第4C圖、第4D圖、第4H圖或第4I圖所示之反向器297可以省略。
可編程邏輯區塊(LB) 201可以編程以執行邏輯運算或布林運算，例如為及(AND)運算、非及(NAND)運算、或(OR)運算、非或(NOR)運算。查找表(LUT) 210可以編程讓可編程邏輯區塊(LB) 201可以執行邏輯運算，例如與第6B圖所示之邏輯運算子所進行之邏輯運算相同。請參見第6B圖，該邏輯運算子例如包括平行排列之一及(AND)閘212及一非及(NAND)閘213，其中及(AND)閘212可以對其二輸入X0及X1(亦即為該邏輯運算子之二輸入)進行及(AND)運算以產生一輸出，非及(NAND)閘213可以對其二輸入X2及X3(亦即為該邏輯運算子之二輸入)進行非及(NAND)運算以產生一輸出。該邏輯運算子例如還包括一非及(NAND)閘214，其二輸入係分別耦接及(AND)閘212之輸出及非及(NAND)閘213之輸出，非及(NAND)閘214可以對其二輸入進行非及(NAND)運算以產生一輸出Y，作為該邏輯運算子之輸出。如第6A圖所繪示之可編程邏輯區塊(LB) 201可以達成如第6B圖所繪示之邏輯運算子所進行之邏輯運算。就本實施例而言，可編程邏輯區塊(LB) 201可以包括如上所述之4個輸入，例如為A0-A3，其第一個輸入A0係對等於該邏輯運算子之輸入X0，其第二個輸入A1係對等於該邏輯運算子之輸入X1，其第三個輸入A2係對等於該邏輯運算子之輸入X2，其第四個輸入A3係對等於該邏輯運算子之輸入X3。可編程邏輯區塊(LB) 201可以包括如上所述之輸出Dout，係對等於該邏輯運算子之輸出Y。
第6C圖繪示查找表(LUT) 210，可應用在達成如第6B圖所繪示之邏輯運算子所進行之邏輯運算。請參見第6C圖，查找表(LUT) 210可以記錄或儲存如第6B圖所繪示之邏輯運算子依據其輸入X0-X3之16種組合而分別產生所有共16個之結果值或編程碼。查找表(LUT) 210可以編程有該些16個結果值或編程碼，分別儲存在如第1A圖或第1B圖所繪示之共16個記憶單元490中，而其輸出Out1或Out2分別耦接可編程邏輯區塊(LB) 201之多工器211之第一組的共16個輸入D0-D15，如第4A圖、第4C圖、第4D圖或第4G圖至第4I圖所示，多工器211可以根據其第二組之輸入A0-A3的組合決定其第一組之輸入D0-D15其中之一傳送至其輸出Dout，作為可編程邏輯區塊(LB) 201之輸出，如第6A圖所示。
或者，可編程邏輯區塊(LB) 201可由多個可編程邏輯閘取代，經編程後可執行如第6B圖所示之邏輯運算或布林運算。
或者，多個可編程邏輯區塊(LB) 201可經編程以整合形成一計算運算子，例如執行加法運算、減法運算、乘法運算或除法運算。計算運算子例如是加法器電路、多工器、移位寄存器、浮點電路及乘法和/或除法電路。舉例而言，計算運算子可以將兩個二進制數字[A1, A0]及[A3, A2]相乘以產生一四個二進制數字之輸出[C3, C2, C1, C0]，如第6D圖所示。為達成此運算，4個如第6A圖所示之可編程邏輯區塊(LB) 201可以編程以整合形成該計算運算子，其中每一個可以根據其輸入[A1, A0, A3, A2]之組合而產生其輸出，其輸出係為四個二進制數字[C3, C2, C1, C0]其中之一的二進制數字。在將二進制數字[A1, A0]乘以二進制數字[A3, A2]時，這4個可編程邏輯區塊(LB) 201可以根據相同的其輸入[A1, A0, A3, A2]之組合而分別產生其輸出，亦即為四個二進制數字[C3, C2, C1, C0]其中之一，這4個可編程邏輯區塊(LB) 201可以分別編程有查找表(LUT) 210，亦即為Table-0、Table-1、Table-2及Table-3。
舉例而言，請參見第6A圖及第6D圖，許多記憶單元490可以組成供作為每一查找表(LUT) 210 (Table-0、Table-1、Table-2或Table-3)之用，其中每一記憶單元490可以參考如第1A圖或第1B圖所描述之記憶單元398，且可以儲存對應於四個二進制數字C0-C3其中之一的其中一結果值或編程碼。這4個可編程邏輯區塊(LB) 201其中第一個之多工器211之第一組之輸入D0-D15其每一個係耦接用於查找表210 (Table-0)之其中一記憶單元490之輸出Out1或Out2，而其第二組之輸入A0-A3係決定讓其第一組之輸入D0-D15其中之一傳送至其輸出Dout，作為第一個可編程邏輯區塊(LB) 201之輸出C0；這4個可編程邏輯區塊(LB) 201其中第二個之多工器211之第一組之輸入D0-D15其每一個係耦接用於查找表210 (Table-1)之其中一記憶單元490之輸出Out1或Out2，而其第二組之輸入A0-A3係決定讓其第一組之輸入D0-D15其中之一傳送至其輸出Dout，作為第二個可編程邏輯區塊(LB) 201之輸出C1；這4個可編程邏輯區塊(LB) 201其中第三個之多工器211之第一組之輸入D0-D15其每一個係耦接用於查找表210 (Table-2)之其中一記憶單元490之輸出Out1或Out2，而其第二組之輸入A0-A3係決定讓其第一組之輸入D0-D15其中之一傳送至其輸出Dout，作為第三個可編程邏輯區塊(LB) 201之輸出C2；這4個可編程邏輯區塊(LB) 201其中第四個之多工器211之第一組之輸入D0-D15其每一個係耦接用於查找表210 (Table-3)之其中一記憶單元490之輸出Out1或Out2，而其第二組之輸入A0-A3係決定讓其第一組之輸入D0-D15其中之一傳送至其輸出Dout，作為第四個可編程邏輯區塊(LB) 201之輸出C3。
因此，請參見第6D圖，這4個可編程邏輯區塊(LB) 201可以構成該計算運算子，並且可以根據相同的其輸入之組合[A1, A0, A3, A2]分別產生二進制的其輸出C0-C3，以組成四個二進制數字[C0, C1, C2, C3]。在本實施例中，這4個可編程邏輯區塊(LB) 201之相同的輸入即為該計算運算子之輸入，這4個可編程邏輯區塊(LB) 201之輸出C0-C3即為該計算運算子之輸出。該計算運算子可以根據其四位元輸入之組合[A1, A0, A3, A2]產生四個二進制數字[C0, C1, C2, C3]之輸出。
請參見第6D圖，舉3乘以3的例子而言，這4個可編程邏輯區塊(LB) 201之輸入的組合[A1, A0, A3, A2]均為[1, 1, 1, 1]，根據其輸入的組合可以決定二進制的其輸出[C3, C2, C1, C0]係為[1, 0, 0, 1]。第一個可編程邏輯區塊(LB) 201可以根據輸入的組合([A1, A0, A3, A2] = [1, 1, 1, 1])，產生其輸出C0，係為邏輯值為“1”之二進制數字；第二個可編程邏輯區塊(LB) 201可以根據輸入的組合([A1, A0, A3, A2] = [1, 1, 1, 1])，產生其輸出C1，係為邏輯值為“0”之二進制數字；第三個可編程邏輯區塊(LB) 201可以根據輸入的組合([A1, A0, A3, A2] = [1, 1, 1, 1])，產生其輸出C2，係為邏輯值為“0”之二進制數字；第四個可編程邏輯區塊(LB) 201可以根據輸入的組合([A1, A0, A3, A2] = [1, 1, 1, 1])，產生其輸出C3，係為邏輯值為“1”之二進制數字。
或者，這4個可編程邏輯區塊(LB) 201可由多個可編程邏輯閘取代，經編程後可形成如6E圖所示之電路執行計算運算，其相同於前述這4個可編程邏輯區塊(LB) 201所執行之計算運算。計算運算子可以編程以形成如6E圖所示之電路，可對兩個二進制數字[A1, A0]及[A3, A2]進行乘法運算以獲得四個二進制數字[C3, C2, C1, C0]，其運算結果如第6D圖所示。請參見第6E圖，該計算運算子可以編程有一及(AND)閘234，可以對其二輸入(亦即為該計算運算子之二輸入A0及A3)進行及(AND)運算以產生一輸出；該計算運算子還編程有一及(AND)閘235，可以對其二輸入(亦即為該計算運算子之二輸入A0及A2)進行及(AND)運算以產生一輸出，作為該計算運算子之輸出C0；該計算運算子還編程有一及(AND)閘236，可以對其二輸入(亦即為該計算運算子之二輸入A1及A2)進行及(AND)運算以產生一輸出；該計算運算子還編程有一及(AND)閘237，可以對其二輸入(亦即為該計算運算子之二輸入A1及A3)進行及(AND)運算以產生一輸出；該計算運算子還編程有一互斥或(ExOR)閘238，可以對分別耦接至及(AND)閘234及236之輸出的其二輸入進行互斥或(Exclusive-OR)運算以產生一輸出，作為該計算運算子之輸出C1；該計算運算子還編程有一及(AND)閘239，可以對分別耦接至及(AND)閘234及236之輸出的其二輸入進行及(AND)運算以產生一輸出；該計算運算子還編程有一互斥或(ExOR)閘242，可以對分別耦接至及(AND)閘239及237之輸出的其二輸入進行互斥或(Exclusive-OR)運算以產生一輸出，作為該計算運算子之輸出C2；該計算運算子還編程有一及(AND)閘253，可以對分別耦接至及(AND)閘239及237之輸出的其二輸入進行及(AND)運算以產生一輸出，作為該計算運算子之輸出C3。
綜上所述，可編程邏輯區塊(LB) 201可以設有用於查找表(LUT) 210之2的n次方個的記憶單元490，儲存針對n個其輸入的所有組合(共2的n次方個組合)所對應之2的n次方個的結果值或編程碼。舉例而言，數目n可以是任何大於或等於2的整數，例如是介於2到64之間。例如請參見第6C圖及第6D圖，可編程邏輯區塊(LB) 201之輸入的數目可以是等於4，故針對其輸入的所有組合所對應之結果值或編程碼之數目係為2的4次方個，亦即為16個。
如上所述，如第6A圖所繪示之可編程邏輯區塊(LB) 201可以對其輸入執行邏輯運算以產生一輸出，其中該邏輯運算包括布林運算，例如是及(AND)運算、非及(NAND)運算、或(OR)運算、非或(NOR)運算。如第6A圖所繪示之可編程邏輯區塊(LB) 201亦可以對其輸入執行計算運算以產生一輸出，其中該計算運算包括加法運算、減法運算、乘法運算或除法運算。
可編程交互連接線之說明
第7A圖係為根據本申請案之實施例所繪示之由通過/不通開關所編程之可編程交互連接線之方塊圖。請參見第7A圖，如第2A圖至第2F圖所繪示之第一型至第六型之通過/不通開關258可編程以控制二可編程交互連接線361是否要讓其相互耦接，其中一可編程交互連接線361係耦接至通過/不通開關258之節點N21，而其中另一可編程交互連接線361係耦接至通過/不通開關258之節點N22。因此，通過/不通開關258可以切換成開啟狀態，讓該其中一可編程交互連接線361可經由通過/不通開關258耦接至該其中另一可編程交互連接線361；或者，通過/不通開關258亦可以切換成關閉狀態，讓該其中一可編程交互連接線361不經由通過/不通開關258耦接至該其中另一可編程交互連接線361。
請參見第7A圖，記憶單元362可以耦接通過/不通開關258，用以控制開啟或關閉通過/不通開關258，其中記憶單元362係如第1A圖或第1B圖所描述之記憶單元398。當可編程交互連接線361係透過如第2A圖所繪示之第一型通過/不通開關258進行編程時，第一型通過/不通開關258之每一節點SC-1及SC-2係分別耦接至記憶單元362之輸出(亦即為記憶單元398之輸出Out1及Out2)，以接收與儲存在記憶單元362中之編程碼有關的其輸出來控制開啟或關閉第一型通過/不通開關258，讓分別耦接第一型通過/不通開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態。當可編程交互連接線361係透過如第2B圖所繪示之第二型通過/不通開關258進行編程時，第二型通過/不通開關258之節點SC-3係耦接至記憶單元362之輸出(亦即為記憶單元398之輸出Out1或Out2)，以接收與儲存在記憶單元362中之編程碼有關的其輸出來控制開啟或關閉第二型通過/不通開關258，讓分別耦接第二型通過/不通開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態。當可編程交互連接線361係透過如第2C圖或第2D圖所繪示之第三型或第四型通過/不通開關258進行編程時，第三型或第四型通過/不通開關258之節點SC-4係耦接至記憶單元362之輸出(亦即為記憶單元398之輸出Out1或Out2)，以接收與儲存在記憶單元362中之編程碼有關的其輸出來控制開啟或關閉第三型或第四型通過/不通開關258，讓分別耦接第三型或第四型通過/不通開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態；或者，其P型及N型MOS電晶體295及296之閘極係分別耦接至記憶單元362之二輸出(亦即為記憶單元398之輸出Out1及Out2)，以接收與儲存在記憶單元362中之編程碼有關的其二輸出來控制開啟或關閉第三型或第四型通過/不通開關258，讓分別耦接第三型或第四型通過/不通開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態，此時其反向器297係可省去的。當可編程交互連接線361係透過如第2E圖或第2F圖所繪示之第五型或第六型通過/不通開關258進行編程時，第五型或第六型通過/不通開關258之每一節點SC-5及SC-6係分別耦接至記憶單元362之輸出(亦即為記憶單元398之輸出Out1或Out2)，以接收與儲存在記憶單元362中之編程碼有關的其輸出來控制開啟或關閉第五型或第六型通過/不通開關258，讓分別耦接第五型或第六型通過/不通開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態；或者，位在其左側之其P型及N型MOS電晶體295及296之閘極係分別耦接至一記憶單元362之二輸出(亦即為記憶單元398之輸出Out1及Out2)，以接收與儲存在該記憶單元362中之編程碼有關的其二輸出，並且位在其右側之其P型及N型MOS電晶體295及296之閘極係分別耦接至另一記憶單元362之二輸出(亦即為記憶單元398之輸出Out1及Out2)，以接收與儲存在該另一記憶單元362中之編程碼有關的其二輸出，來控制開啟或關閉第五型或第六型通過/不通開關258，讓分別耦接第五型或第六型通過/不通開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態，此時其反向器297係可省去的。在編程記憶單元362之前或是在編程記憶單元362當時，可編程交互連接線361是不會用於訊號傳輸的，而透過編程記憶單元362可以讓通過/不通開關258切換成開啟狀態，以耦接該二可編程交互連接線361，用於訊號傳輸；或者，透過編成記憶單元362可讓通過/不通開關258切換成關閉狀態，以切斷該二可編程交互連接線361之耦接。同樣地，如第3A圖及第3B圖所繪示之第一型及第二型交叉點開關379係由多個上述任一型之通過/不通開關258所構成，其中每一通過/不通開關258之節點(SC-1及SC-2)、SC-3、SC-4或(SC-5及SC-6)係耦接至記憶單元362之輸出，以接收與儲存在記憶單元362中之編程碼有關的其輸出來控制開啟或關閉該每一通過/不通開關258，讓分別耦接該每一通過/不通開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態。
第7B圖係為根據本申請案之實施例所繪示之由交叉點開關編程之可編程交互連接線之線路圖。請參見第7B圖，四條可編程交互連接線361係分別耦接如第3C圖所繪示之第三型交叉點開關379之四節點N23-N26。因此，該四條可編程交互連接線361之其中一條可以透過第三型交叉點開關379之切換以耦接至其另外一條、其另外兩條或是其另外三條；因此，每一多工器211之三輸入係耦接該四條可編程交互連接線361之其中三條，而其輸出係耦接該四條可編程交互連接線361之另一條，每一多工器211可以根據其第二組之二輸入A0及A1讓其第一組之該三輸入其中之一傳送至其輸出。當交叉點開關379係由四個第一型多工器211所構成時，其每一第一型多工器211之第二組之二輸入A0及A1係分別耦接二記憶單元262之輸出(亦即為記憶單元398之輸出Out1或Out2)；或者，當交叉點開關379係由四個第二型或第三型多工器211所構成時，其每一第二型或第三型多工器211之第二組之二輸入A0及A1及節點SC-4其中每一個係耦接記憶單元262之輸出(亦即為記憶單元398之輸出Out1或Out2)；或者，當交叉點開關379係由四個第二型或第三型多工器211所構成時，其每一第二型或第三型多工器211之第二組之二輸入A0及A1其中每一個係耦接記憶單元262之輸出(亦即為記憶單元398之輸出Out1或Out2)，而其P型及N型MOS電晶體295及296之閘極係分別耦接至記憶單元362之二輸出(亦即為記憶單元398之輸出Out1及Out2)，以接收與儲存在記憶單元362中之編程碼有關的其二輸出來控制開啟或關閉其第三型或第四型通過/不通開關258，讓其第三型或第四型通過/不通開關258之輸入與輸出Dout呈相互耦合狀態或呈斷路狀態，此時其反向器297係可省去的。因此，每一多工器211之三輸入係耦接該四條可編程交互連接線361之其中三條，而其輸出係耦接該四條可編程交互連接線361之另一條，每一多工器211可以根據其第二組之二輸入A0及A1讓其第一組之該三輸入其中之一傳送至其輸出，或者再根據節點SC-4之邏輯值或在P型及N型MOS電晶體295及296之閘極之邏輯值讓其第一組之該三輸入其中之一傳送至其輸出。
舉例而言，請參見第3C圖及第7B圖，以下說明係以交叉點開關379由四個第二型或第三型多工器211所構成為例。上面的多工器211之第二組之輸入A0 1及A1 1及節點SC 1-4 係耦接至三個記憶單元362-1之輸出(亦即為三個記憶單元398之輸出Out1或Out2)，左邊的多工器211之第二組之輸入A0 2及A1 2及節點SC 2-4 係耦接至三個記憶單元362-2之輸出(亦即為三個記憶單元398之輸出Out1或Out2)，下面的多工器211之第二組之輸入A0 3及A1 3及節點SC 3-4 係耦接至三個記憶單元362-3之輸出(亦即為三個記憶單元398之輸出Out1或Out2)，右邊的多工器211之第二組之輸入A0 4及A1 4及節點SC 4-4 係耦接至三個記憶單元362-4之輸出(亦即為三個記憶單元398之輸出Out1或Out2)。在編程記憶單元362-1、362-2、362-3及362-4之前或是在編程記憶單元362-1、362-2、362-3及362-4當時，四條可編程交互連接線361是不會用於訊號傳輸的，而透過編程記憶單元362-1、362-2、362-3及362-4可以讓四個第二型或第三型多工器211之每一個從其三個第一組之輸入中選擇其一傳送至其輸出，使得四條可編程交互連接線361其中一條可耦接四條可編程交互連接線361其中另一條、其中另兩條或其中另三條，用於訊號傳輸。
第7C圖係為根據本申請案之實施例所繪示之由交叉點開關編程之可編程交互連接線之線路圖。請參見第7C圖，如第3D圖所繪示之第四型交叉點開關379之第一組之輸入(例如是16個輸入D0-D15)之每一個係耦接多條可編程交互連接線361(例如是16條)其中之一條，而其輸出Dout係耦接另一條可編程交互連接線361，使得第四型交叉點開關379可以從與其輸入耦接之該些多條可編程交互連接線361中選擇其中一條以耦接至該另一條可編程交互連接線361。第四型交叉點開關379之第二組之輸入A0-A3之每一個係耦接記憶單元362之輸出(亦即為記憶單元398之輸出Out1或Out2)，以接收與儲存在記憶單元362中之編程碼有關的其輸出，來控制第四型交叉點開關379以從其第一組之輸入(例如為耦接該16條可編程交互連接線361之其輸入D0-D15)中選擇其中一個傳送至其輸出(例如為耦接該另一條可編程交互連接線361之其輸出Dout)。在編程記憶單元362之前或是在編程記憶單元362當時，該些多條可編程交互連接線361及該另一條可編程交互連接線361是不會用於訊號傳輸的，而透過編程記憶單元362可以讓第四型交叉點開關379從其第一組之輸入中選擇其一傳送至其輸出，使得該些多條可編程交互連接線361其中一條可耦接至該另一條可編程交互連接線361，用於訊號傳輸。
固定交互連接線之說明
在編程用於如第6A圖所描述之查找表(LUT) 210之記憶單元490及用於如第7A圖至第7C圖所描述之可編程交互連接線361之記憶單元362之前或當時，透過不是現場可編程的固定交互連接線364可用於訊號傳輸或是電源/接地供應至(1)用於如第6A圖所描述之可編程邏輯區塊(LB) 201之查找表(LUT) 210之記憶單元490，用以編程記憶單元490；及/或(2)用於如第7A圖至第7C圖所描述之可編程交互連接線361之記憶單元362，用以編程記憶單元362。在編程用於查找表(LUT) 210之記憶單元490及用於可編程交互連接線361之記憶單元362之後，在操作時固定交互連接線364還可用於訊號傳輸或是電源/接地供應。
標準大宗商品化現場可編程閘陣列(FPGA)積體電路(IC)晶片之說明
第8A圖係為根據本申請案之實施例所繪示之標準大宗商品化現場可編程閘陣列(FPGA)積體電路(IC)晶片之上視方塊圖。請參見第8A圖，標準大宗商品化FPGA IC晶片200係利用較先進之半導體技術世代進行設計及製造，例如是先進於或小於或等於30 nm、20 nm或10 nm之製程，由於採用成熟的半導體技術世代，故在追求製造成本極小化的同時，可讓晶片尺寸及製造良率最適化。標準大宗商品化FPGA IC晶片200之面積係介於400 mm 2至9 mm 2之間、介於225 mm 2至9 mm 2之間、介於144 mm 2至16 mm 2之間、介於100 mm 2至16 mm 2之間、介於75 mm 2至16 mm 2之間或介於50 mm 2至16 mm 2之間。應用先進半導體技術世代之標準大宗商品化FPGA IC晶片200所使用之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)、絕緣層上長矽之鰭式場效電晶體(FINFET SOI)、全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。
請參見第8A圖，由於標準大宗商品化FPGA IC晶片200係為標準大宗商品化IC晶片，故標準大宗商品化FPGA IC晶片200僅需減少至少量類型即可，因此採用先進之半導體技術世代製造之標準大宗商品化FPGA IC晶片200所需的昂貴光罩或光罩組在數量上可以減少，用於一半導體技術世代之光罩組可以減少至3組至20組之間、3組至10組之間或是3組至5組之間，其一次性工程費用(NRE)也會大幅地減少。由於標準大宗商品化FPGA IC晶片200之類型很少，因此製造過程可以最適化達到非常高的製造晶片產能。再者，可以簡化晶片的存貨管理，達到高效能及高效率之目標，故可縮短晶片交貨時間，是非常具成本效益的。
請參見第8A圖，各種類型之標準大宗商品化FPGA IC晶片200包括：(1)多個可編程邏輯區塊(LB) 201，如第6A圖至第6E圖所描述之內容，係以陣列的方式排列於其中間區域；(2)多條晶片內交互連接線502，其中每一條係在相鄰之二可編程邏輯區塊(LB) 201之間的上方空間延伸；以及(3)多個小型I/O電路203，如第5B圖所描述之內容，其中每一個的輸出S_Data_in係耦接一條或多條之晶片內交互連接線502，其中每一個的每一輸入S_Data_out、S_Enable或S_Inhibit係耦接另外一條或多條之晶片內交互連接線502。
請參見第8A圖，每一晶片內交互連接線502可以是如第7A圖至第7C圖所描述之可編程交互連接線361或是固定交互連接線364。標準大宗商品化FPGA IC晶片200具有如第5B圖所描述之小型I/O電路203，其每一個之輸出S_Data_in係耦接至一或多條之可編程交互連接線361及/或一或多條之固定交互連接線364，其每一個之輸入S_Data_out、S_Enable或S_Inhibit係耦接至其他一或多條之可編程交互連接線361及/或其他一或多條之固定交互連接線364。
請參見第8A圖，每一可編程邏輯區塊(LB) 201係如第6A圖至第6E圖所描述之內容，其輸入A0-A3之每一個係耦接至一或多條之可編程交互連接線361及/或一或多條之固定交互連接線364，以對其輸入進行一邏輯運算或計算運算而產生一輸出Dout，耦接至其他一或多條之可編程交互連接線361及/或其他一或多條之固定交互連接線364，其中該邏輯運算包括布林運算，例如是及(AND)運算、非及(NAND)運算、或(OR)運算、非或(NOR)運算，而該計算運算例如是加法運算、減法運算、乘法運算或除法運算。
請參見第8A圖，標準大宗商品化FPGA IC晶片200可以包括多個I/O接墊372，如第5B圖所描述的內容，其每一個係垂直地設在其中一小型I/O電路203上方，並連接該其中一小型I/O電路203之節點381。在第一時脈中，其中一如第6A圖所繪示之可編程邏輯區塊(LB) 201之輸出Dout可以經由其中一或多條之可編程交互連接線361傳送至其中一小型I/O電路203之小型驅動器374之輸入S_Data_out，該其中一小型I/O電路203之小型驅動器374可以放大其輸入S_Data_out至垂直地位在該其中一小型I/O電路203之上方的I/O接墊372以傳送至標準大宗商品化FPGA IC晶片200之外部的電路。在第二時脈中，來自標準大宗商品化FPGA IC晶片200之外部的電路之訊號可經由該I/O接墊372傳送至該其中一小型I/O電路203之小型接收器375，該其中一小型I/O電路203之小型接收器375可以放大該訊號至其輸出S_Data_in，經由其中另一或多條之可編程交互連接線361可以傳送至其他的可編程邏輯區塊(LB) 201之輸入A0-A3其中一個。
請參見第8A圖，標準大宗商品化FPGA IC晶片200還包括(1)多個電源接墊205，可以經由一或多條之固定交互連接線364施加電源供應電壓Vcc至如第6A圖所描述之用於可編程邏輯區塊(LB) 201之查找表(LUT) 201之記憶單元490及/或如第7A圖至第7C圖所描述之用於交叉點開關379之記憶單元362，其中電源供應電壓Vcc可以是介於0.2伏特至2.5伏特之間、介於0.2伏特至2伏特之間、介於0.2伏特至1.5伏特之間、介於0.1伏特至1伏特之間、介於0.2伏特至1伏特之間或是小於或等於2.5伏特、2伏特、1.8伏特、1.5伏特或1伏特；以及(2)多個接地接墊206，可以經由一或多條之固定交互連接線364傳送接地參考電壓Vss至如第6A圖所描述之用於可編程邏輯區塊(LB) 201之查找表(LUT) 201之記憶單元490及/或如第7A圖至第7C圖所描述之用於交叉點開關379之記憶單元362。
I. 標準大宗商品化FPGA IC晶片之記憶單元、多工器及通過/不通開關之設置
第8B圖至第8E圖係為根據本申請案之實施例所繪示之用於可編程邏輯區塊(LB)之記憶單元(用於查找表)及多工器及用於可編程交互連接線之記憶單元及通過/不通開關之各種布置/布局示意圖。通過/不通開關258可以構成如第3A圖及第3B圖所繪示之第一型及第二型交叉點開關379。各種布置/布局係如下所述：
(1)標準大宗商品化FPGA IC晶片之記憶單元、多工器及通過/不通開關之第一種布置/布局
請參見第8B圖，針對標準大宗商品化FPGA IC晶片200之每一個可編程邏輯區塊(LB) 201，用於其查找表210之記憶單元490可以配設在標準大宗商品化FPGA IC晶片200之半導體基底2之第一區域上，與用於其查找表210之記憶單元490耦接之其多工器211可以配設在標準大宗商品化FPGA IC晶片200之半導體基底2之第二區域上，其中該第一區域係相鄰該第二區域。每一個可編程邏輯區塊(LB) 201可以包括一或多個多工器211及一或多組的記憶單元490，每一組的記憶單元490係用於其中一查找表210且耦接至其中一多工器211之第一組之輸入D0-D15，該每一組的記憶單元490之每一個可以儲存該其中一查找表210之結果值或編程碼其中一個，且其輸出可以耦接至該其中一多工器211之第一組之輸入D0-D15其中一個。
請參見第8B圖，用於如第7A圖所描述之可編程交互連接線361之一組記憶單元362可於相鄰之二可編程邏輯區塊(LB) 201之間排列成一或多條線，用於如第7A圖所描述之可編程交互連接線361之一組通過/不通開關258可於相鄰之二可編程邏輯區塊(LB) 201之間排列成一或多條線，一組通過/不通開關258配合一組記憶單元362可構成如第3A圖或第3B圖所描述之一個交叉點開關379，每一組之通過/不通開關258其中每一個可耦接至每一組之記憶單元362其中一個或多個。
(2)標準大宗商品化FPGA IC晶片之記憶單元、多工器及通過/不通開關之第二種布置/布局
請參見第8C圖，針對標準大宗商品化FPGA IC晶片200，用於其所有查找表210之記憶單元490及用於其所有可編程交互連接線361之記憶單元362可以聚集地設在其半導體基底2上中間區域中的記憶體陣列區塊395內。針對相同的可編程邏輯區塊(LB) 201，用於其一或多個查找表210之記憶單元490及其一或多個多工器211係設置在分開的區域中，其中的一區域係容置用於其一或多個查找表210之記憶單元490，而其中的另一區域係容置其一或多個多工器211，用於其可編程交互連接線361之通過/不通開關258係於相鄰之二可編程邏輯區塊(LB) 201之多工器211之間排列成一或多條線。
(3)標準大宗商品化FPGA IC晶片之記憶單元、多工器及通過/不通開關之第三種布置/布局
請參見第8D圖，針對標準大宗商品化FPGA IC晶片200，用於其所有查找表210之記憶單元490及用於其所有可編程交互連接線361之記憶單元362可以聚集地設在其半導體基底2之分開的多個中間區域中的記憶體陣列區塊395a及395b內。針對相同的可編程邏輯區塊(LB) 201，用於其一或多個查找表210之記憶單元490及其一或多個多工器211係設置在分開的區域中，其中的一區域係容置用於其一或多個查找表210之記憶單元490，而其中的另一區域係容置其一或多個多工器211，用於其可編程交互連接線361之通過/不通開關258係於相鄰之二可編程邏輯區塊(LB) 201之多工器211之間排列成一或多條線。針對標準大宗商品化FPGA IC晶片200，其一些多工器211及其一些通過/不通開關258係設在記憶體陣列區塊395a及395b之間。
(4)標準大宗商品化FPGA IC晶片之記憶單元、多工器及通過/不通開關之第四種布置/布局
請參見第8E圖，針對標準大宗商品化FPGA IC晶片200，用於其可編程交互連接線361之記憶單元362可以聚集地設在其半導體基底2上中間區域中的記憶體陣列區塊395內，且可以耦接至(1)位於其半導體基底2上之其多個第一群之通過/不通開關258，多個第一群之通過/不通開關258之每一個係位在同一列之其可編程邏輯區塊(LB) 201其中相鄰兩個之間或是位在同一列之其可編程邏輯區塊(LB) 201與其記憶體陣列區塊395之間；耦接至(2)位於其半導體基底2上之其多個第二群之通過/不通開關258，多個第二群之通過/不通開關258之每一個係位在同一行之其可編程邏輯區塊(LB) 201其中相鄰兩個之間或是位在同一行之其可編程邏輯區塊(LB) 201與其記憶體陣列區塊395之間；以及耦接至(3)位於其半導體基底2上之其多個第三群之通過/不通開關258，多個第三群之通過/不通開關258之每一個係位在同一行之第一群之通過/不通開關258其中相鄰兩個之間及位在同一列之第二群之通過/不通開關258其中相鄰兩個之間。針對標準大宗商品化FPGA IC晶片200，其每一個可編程邏輯區塊(LB) 201可以包括一或多個多工器211及一或多組的記憶單元490，每一組的記憶單元490係用於其中一查找表210且耦接至其中一多工器211之第一組之輸入D0-D15，該每一組的記憶單元490之每一個可以儲存該其中一查找表210之結果值或編程碼其中一個，且其輸出可以耦接至該其中一多工器211之第一組之輸入D0-D15其中一個，如第8B圖所描述之內容。
(5)標準大宗商品化FPGA IC晶片之記憶單元、多工器及通過/不通開關之第五種布置/布局
請參見第8F圖，針對標準大宗商品化FPGA IC晶片200，用於其可編程交互連接線361之記憶單元362可以聚集地設在其半導體基底2上的多個記憶體陣列區塊395內，且可以耦接至(1)位於其半導體基底2上之其多個第一群之通過/不通開關258，多個第一群之通過/不通開關258之每一個係位在同一列之其可編程邏輯區塊(LB) 201其中相鄰兩個之間或是位在同一列之其可編程邏輯區塊(LB) 201與其記憶體陣列區塊395之間；耦接至(2)位於其半導體基底2上之其多個第二群之通過/不通開關258，多個第二群之通過/不通開關258之每一個係位在同一行之其可編程邏輯區塊(LB) 201其中相鄰兩個之間或是位在同一行之其可編程邏輯區塊(LB) 201與其記憶體陣列區塊395之間；以及耦接至(3)位於其半導體基底2上之其多個第三群之通過/不通開關258，多個第三群之通過/不通開關258之每一個係位在同一行之第一群之通過/不通開關258其中相鄰兩個之間及位在同一列之第二群之通過/不通開關258其中相鄰兩個之間。針對標準大宗商品化FPGA IC晶片200，其每一個可編程邏輯區塊(LB) 201可以包括一或多個多工器211及一或多組的記憶單元490，每一組的記憶單元490係用於其中一查找表210且耦接至其中一多工器211之第一組之輸入D0-D15，該每一組的記憶單元490之每一個可以儲存該其中一查找表210之結果值或編程碼其中一個，且其輸出可以耦接至該其中一多工器211之第一組之輸入D0-D15其中一個，如第8B圖所描述之內容。此外，一或多個之可編程邏輯區塊(LB) 201可以設在記憶體陣列區塊395之間。
(6)用於第一種至第五種布置/布局之記憶單元
請參見第8B圖至第8F圖，針對標準大宗商品化FPGA IC晶片200，用於其查找表210之記憶單元490之每一個可以參考如第1A圖或第1B圖所描述之記憶單元398，而所產生的輸出Out1或Out2可耦接至其多工器211之第一組之輸入D0-D15其中一個，如第6A圖至第6E圖所描述之內容，其中多工器211可以是如第4A圖至第4J圖所描述之第一型至第三型多工器211；用於其可編程交互連接線361之記憶單元362之每一個亦可以參考如第1A圖或第1B圖所描述之記憶單元398，所產生的輸出Out1及/或Out2可耦接至其通過/不通開關258，如第7A圖所描述之內容，其通過/不通開關258可以是如第2A圖至第2F圖所描述之第一型至第六型通過/不通開關258。
II.標準大宗商品化FPGA IC晶片之繞道交互連接線的設置
第8G圖係為根據本申請案之實施例所繪示之作為繞道交互連接線之可編程交互連接線之示意圖。請參見第8G圖，標準大宗商品化FPGA IC晶片200可以包括第一組之可編程交互連接線361，作為繞道交互連接線279，其中每一條可以連接其中一交叉點開關379至遠方的另一個交叉點開關379，而繞過其他一或多個的交叉點開關379，該些交叉點開關379可以是如第3A圖至第3D圖所繪示之第一型至第四型中的任一型。標準大宗商品化FPGA IC晶片200可以包括第二組之可編程交互連接線361，並不會繞過任何的交叉點開關379，而每一繞道交互連接線279係平行於多條可透過交叉點開關379相互耦接之第二組之可編程交互連接線361。
舉例而言，如第3A圖至第3C圖所描述之交叉點開關379之節點N23及N25可以分別耦接第二組之可編程交互連接線361，而其節點N24及N26可以分別耦接繞道交互連接線279，故交叉點開關379可以從與其節點N24及N26耦接之兩條繞道交互連接線279及與其節點N23及N25耦接之兩條第二組之可編程交互連接線361中選擇其中一條耦接至其中另外一條或多條。因此，該交叉點開關379可以切換以選擇與其節點N24耦接之繞道交互連接線279耦接至及與其節點N23耦接之第二組之可編程交互連接線361；或者，該交叉點開關379可以切換以選擇與其節點N23耦接之第二組之可編程交互連接線361耦接至及與其節點N25耦接之第二組之可編程交互連接線361；或者，該交叉點開關379可以切換以選擇與其節點N24耦接之繞道交互連接線279耦接至及與其節點N26耦接之繞道交互連接線279。
或者，舉例而言，如第3A圖至第3C圖所描述之交叉點開關379之節點N23-N26其中每一個可以耦接第二組之可編程交互連接線361，故交叉點開關379可以從與其節點N23-N26耦接之四條第二組之可編程交互連接線361中選擇其中一條耦接至其中另外一條或多條。
請參見第8G圖，多個交叉點開關379可以設在一區域278的周圍，在該區域278中設置有多個記憶體單元362，其中每一個均可參考如第1A圖或第1B圖之說明，且其中每一個之輸出Out1及/或Out2可以耦接至該多個交叉點開關379其中一個，如第7A圖至第7C圖所描述之內容。在該區域278中還設置有用於可編程邏輯區塊(LB) 201之查找表210的多個記憶單元490，其中每一個均可參考如第1A圖或第1B圖之說明，且其中每一個之輸出Out1及/或Out2可以耦接至位於該區域278中的可編程邏輯區塊(LB) 201之多工器211之第一組之輸入D0-D15其中一個，如第6A圖至第6E圖所描述之內容。用於交叉點開關379之記憶體單元362係在可編程邏輯區塊(LB) 201的周圍環繞成一環或多環的樣式。在該區域278周圍的第二組之可編程交互連接線361其中多條可以耦接多個在該區域278周圍的交叉點開關379至可編程邏輯區塊(LB) 201之多工器211之第二組之輸入A0-A3，而在該區域278周圍的第二組之可編程交互連接線361其中另外一條可以耦接可編程邏輯區塊(LB) 201之多工器211之輸出Dout至另外一個在該區域278周圍的交叉點開關379。
因此，請參見第8G圖，其中一個可編程邏輯區塊(LB) 201之多工器211之輸出Dout可以(1)輪流地經過一或多條之第二組之可編程交互連接線361及一或多個的交叉點開關379傳送至其中一繞道交互連接線279，(2)接著輪流地經過一或多個的交叉點開關379及一或多條之繞道交互連接線279從該其中一繞道交互連接線279傳送至另一條之第二組之可編程交互連接線361，以及(3)最後輪流地經過一或多個的交叉點開關379及一或多條之第二組之可編程交互連接線361從該另一條之第二組之可編程交互連接線361傳送至另一個可編程邏輯區塊(LB) 201之多工器211之第二組之輸入A0-A3其中之一個。
III.標準大宗商品化FPGA IC晶片之交叉點開關的設置
第8H圖係為根據本申請案之實施例所繪示之標準大宗商品化FPGA IC晶片之交叉點開關之設置的示意圖。請參見第8H圖，標準大宗商品化FPGA IC晶片200可以包括：(1)矩陣排列之可編程邏輯區塊(LB) 201；(2)多個連接區塊(CB) 455，其中每一個係設在同一列或同一行之相鄰兩個的可編程邏輯區塊(LB) 201之間；以及(3)多個開關區塊(SB) 456，其中每一個係設在同一列或同一行之相鄰兩個的連接區塊(CB) 455之間。每一連接區塊(CB) 455可以設有如第3D圖及第7C圖所繪示之多個第四型交叉點開關379，而每一開關區塊(SB) 456可以設有如第3C圖及第7B圖所繪示之多個第三型交叉點開關379。
請參見第8H圖，針對每一個連接區塊(CB) 455，其每一個第四型交叉點開關379之輸入D0-D15其中每一個係耦接至可編程交互連接線361其中一條，而其輸出Dout係耦接至可編程交互連接線361其中另一條。可編程交互連接線361可以耦接連接區塊(CB) 455之如第3D圖及第7C圖所繪示之第四型交叉點開關379之輸入D0-D15其中一個至(1) 如第6A圖所繪示之可編程邏輯區塊(LB) 201之輸出Dout，或是至(2)開關區塊(SB) 456之如第3C圖及第7B圖所繪示之第三型交叉點開關379之節點N23-N26其中一個。或者，可編程交互連接線361可以耦接連接區塊(CB) 455之如第3D圖及第7C圖所繪示之第四型交叉點開關379之輸出Dout至(1)如第6A圖所繪示之可編程邏輯區塊(LB) 201之輸入A0-A3其中一個，或是至(2)開關區塊(SB) 456之如第3C圖及第7B圖所繪示之第三型交叉點開關379之節點N23-N26其中一個。
舉例而言，請參見第8H圖，連接區塊(CB) 455之如第3D圖及第7C圖所繪示之交叉點開關379之輸入D0-D15其中一或多個可以透過可編程交互連接線361其中一條或多條耦接位在其第一側之如第6A圖所繪示之可編程邏輯區塊(LB) 201之輸出Dout，連接區塊(CB) 455之如第3D圖及第7C圖所繪示之交叉點開關379之輸入D0-D15其中另一或多個可以透過可編程交互連接線361其中一條或多條耦接位在相對於其第一側之其第二側之如第6A圖所繪示之可編程邏輯區塊(LB) 201之輸出Dout，連接區塊(CB) 455之如第3D圖及第7C圖所繪示之交叉點開關379之輸入D0-D15其中另一或多個可以透過可編程交互連接線361其中一條或多條耦接位在其第三側之開關區塊(SB) 456之如第3C圖及第7B圖所繪示之交叉點開關379之節點N23-N26其中一個，連接區塊(CB) 455之如第3D圖及第7C圖所繪示之交叉點開關379之輸入D0-D15其中另一或多個可以透過可編程交互連接線361其中一條或多條耦接位在相對於其第三側之其第四側之開關區塊(SB) 456之如第3C圖及第7B圖所繪示之交叉點開關379之節點N23-N26其中一個。連接區塊(CB) 455之如第3D圖及第7C圖所繪示之交叉點開關379之輸出Dout可以透過可編程交互連接線361其中一條耦接位在其第三側或第四側之開關區塊(SB) 456之如第3C圖及第7B圖所繪示之交叉點開關379之節點N23-N26其中一個，或透過可編程交互連接線361其中一條耦接位在其第一側或第二側之如第6A圖所繪示之可編程邏輯區塊(LB) 201之輸入A0-A3其中一個。
請參見第8H圖，針對每一開關區塊(SB) 456，如第3C圖及第7B圖所繪示之第三型交叉點開關379之四個節點N23-N26可以分別一一耦接在四個不同方向上的可編程交互連接線361。舉例而言，該每一開關區塊(SB) 456之如第3C圖及第7B圖所繪示之第三型交叉點開關379之節點N23可以經由該四個可編程交互連接線361其中一條耦接位於其左側之連接區塊(CB) 455之如第3D圖及第7C圖所繪示之第四型交叉點開關379之輸入D0-D15其中一個或是其輸出Dout，該每一開關區塊(SB) 456之如第3C圖及第7B圖所繪示之第三型交叉點開關379之節點N24可以經由該四個可編程交互連接線361其中另一條耦接位於其上側之連接區塊(CB) 455之如第3D圖及第7C圖所繪示之第四型交叉點開關379之輸入D0-D15其中一個或是其輸出Dout，該每一開關區塊(SB) 456之如第3C圖及第7B圖所繪示之第三型交叉點開關379之節點N25可以經由該四個可編程交互連接線361其中另一條耦接位於其右側之連接區塊(CB) 455之如第3D圖及第7C圖所繪示之第四型交叉點開關379之輸入D0-D15其中一個或是其輸出Dout，且該每一開關區塊(SB) 456之如第3C圖及第7B圖所繪示之第三型交叉點開關379之節點N25可以經由該四個可編程交互連接線361其中另一條耦接位於其下側之連接區塊(CB) 455之如第3D圖及第7C圖所繪示之第四型交叉點開關379之輸入D0-D15其中一個或是其輸出Dout。
因此，請參見第8H圖，訊號可以從其中一個的可編程邏輯區塊(LB) 201經由多個的開關區塊(SB) 456傳送至其中另一個的可編程邏輯區塊(LB) 201，位於該些多個的開關區塊(SB) 456其中每相鄰兩個之間係設有連接區塊(CB) 455供該訊號的傳送，位於該其中一個的可編程邏輯區塊(LB) 201與該些多個的開關區塊(SB) 456其中一個之間係設有連接區塊(CB) 455供該訊號的傳送，位於該其中另一個的可編程邏輯區塊(LB) 201與該些多個的開關區塊(SB) 456其中一個之間係設有連接區塊(CB) 455供該訊號的傳送。舉例而言，該訊號可以從如第6A圖所繪示之該其中一個的可編程邏輯區塊(LB) 201之輸出Dout經由其中一條的可編程交互連接線361傳送至第一個的連接區塊(CB) 455之如第3D圖及第7C圖所繪示之第四型交叉點開關379之輸入D0-D15其中一個，接著該第一個的連接區塊(CB) 455之如第3D圖及第7C圖所繪示之第四型交叉點開關379可以切換該其中一個的輸入D0-D15耦接至其輸出Dout供該訊號的傳送，使得該訊號可以從其輸出經由其中另一條的可編程交互連接線361傳送至其中一個的開關區塊(SB) 456之如第3C圖及第7B圖所繪示之第三型交叉點開關379之節點N23，接著該其中一個的開關區塊(SB) 456之如第3C圖及第7B圖所繪示之第三型交叉點開關379可以切換其節點N23耦接至其節點N25供該訊號的傳送，使得該訊號可以從其節點N25經由其中另一條的可編程交互連接線361傳送至第二個的連接區塊(CB) 455之如第3D圖及第7C圖所繪示之第四型交叉點開關379之輸入D0-D15其中一個，接著該第二個的連接區塊(CB) 455之如第3D圖及第7C圖所繪示之第四型交叉點開關379可以切換該其中一個的輸入D0-D15耦接至其輸出Dout供該訊號的傳送，使得該訊號可以從其輸出經由其中另一條的可編程交互連接線361傳送至如第6A圖所繪示之該其中另一個的可編程邏輯區塊(LB) 201之輸入A0-A3其中一個。
IV. 標準大宗商品化FPGA IC晶片之修復
第8I圖係為根據本申請案之實施例所繪示之修復標準大宗商品化FPGA IC晶片之示意圖。請參見第8I圖，標準大宗商品化FPGA IC晶片200具有可編程邏輯區塊(LB) 201，其中備用的一個201-s可以取代其中壞掉的一個。標準大宗商品化FPGA IC晶片200包括：(1)多個修復用輸入開關陣列276，其中每一個的多個輸出之每一個係串聯地耦接至如第6A圖所繪示之可編程邏輯區塊(LB) 201之輸入A0-A3其中一個；以及(2)多個修復用輸出開關陣列277，其中每一個的一或多個輸入係分別一一串聯地耦接至如第6A圖所繪示之可編程邏輯區塊(LB) 201之一或多個的輸出Dout。此外，標準大宗商品化FPGA IC晶片200還包括：(1)多個備用之修復用輸入開關陣列276-s，其中每一個的多個輸出之每一個係並聯地耦接至其他每一個備用之修復用輸入開關陣列276-s之輸出的其中一個，且串聯地耦接至如第6A圖所繪示之可編程邏輯區塊(LB) 201之輸入A0-A3其中一個；以及(2)多個備用之修復用輸出開關陣列277-s，其中每一個的一或多個輸入係分別一一並聯地耦接至其他每一個備用之修復用輸出開關陣列277-s之一或多個輸入，分別一一串聯地耦接至如第6A圖所繪示之可編程邏輯區塊(LB) 201之一或多個的輸出Dout。每一個備用之修復用輸入開關陣列276-s具有多個輸入，其中每一個係並聯地耦接其中一修復用輸入開關陣列276之輸入的其中一個。每一個備用之修復用輸出開關陣列277-s具有一或多個輸出，分別一一並聯地耦接其中一修復用輸出開關陣列277之一或多個輸出。
因此，請參見第8I圖，當其中一個的可編程邏輯區塊(LB) 201壞掉時，可以關閉分別耦接該其中一個的可編程邏輯區塊(LB) 201之輸入及輸出的其中一個的修復用輸入開關陣列276及其中一個的修復用輸出開關陣列277，而開啟具有輸入分別一一並聯地耦接該其中一個的修復用輸入開關陣列276之輸入之備用之修復用輸入開關陣列276-s，開啟具有輸出分別一一並聯地耦接該其中一個的修復用輸出開關陣列277之輸出之備用之修復用輸出開關陣列277-s，並關閉其他備用之修復用輸入開關陣列276-s及備用之修復用輸出開關陣列277-s。如此，備用的可編程邏輯區塊(LB) 201-s可以取代壞掉的該其中一個的可編程邏輯區塊(LB) 201。
第8J圖係為根據本申請案之實施例所繪示之修復標準大宗商品化FPGA IC晶片之示意圖。請參照第8J圖，可編程邏輯區塊(LB) 201係為陣列的形式排列。當其中一個位在其中一行上的可編程邏輯區塊(LB) 201壞掉時，將關閉位在該其中一行上的所有可編程邏輯區塊(LB) 201，而開啟位在其中一行上的所有備用的可編程邏輯區塊(LB) 201-s。接著，可編程邏輯區塊(LB) 201及備用的可編程邏輯區塊(LB) 201-s之行號將重新編號，修復後行號經重新編號之每一行每一列的可編程邏輯區塊(LB) 201所執行的運算係相同於修復前行號未重新編號之與其行號相同之每一行及與其列號相同之每一列的可編程邏輯區塊(LB) 201所執行的運算。舉例而言，當位在第N-1行中的可編程邏輯區塊(LB) 201其中一個壞掉時，將關閉位在第N-1行中所有可編程邏輯區塊(LB) 201，而開啟位在最右邊一行中所有備用的可編程邏輯區塊(LB) 201-s。接著，可編程邏輯區塊(LB) 201及備用的可編程邏輯區塊(LB) 201-s之行號將重新編號，修復前供所有備用的可編程邏輯區塊(LB) 201-s設置的最右邊一行在修復可編程邏輯區塊(LB) 201後將重新編號為第1行，修復前供可編程邏輯區塊(LB) 201-s設置的第1行在修復可編程邏輯區塊(LB) 201後將重新編號為第2行，以此類推。修復前供可編程邏輯區塊(LB) 201-s設置的第n-2行在修復可編程邏輯區塊(LB) 201後將重新編號為第n-1行，其中n係為介於3至N的整數。修復後行號經重新編號之第m行每一列的可編程邏輯區塊(LB) 201所執行的運算係相同於修復前行號未重新編號之第m行及與其列號相同之每一列的可編程邏輯區塊(LB) 201所執行的運算，其中m係為介於1至N的整數。舉例而言，修復後行號經重新編號之第1行每一列的可編程邏輯區塊(LB) 201所執行的運算係相同於修復前行號未重新編號之第1行及與其列號相同之每一列的可編程邏輯區塊(LB) 201所執行的運算。
專用於可編程交互連接(dedicated programmable-interconnection, DPI)之積體電路(IC)晶片之說明
第9圖係為根據本申請案之實施例所繪示之專用於可編程交互連接(dedicated programmable-interconnection, DPI)之積體電路(IC)晶片之上視圖。請參照第9圖，專用於可編程交互連接(DPI)之積體電路(IC)晶片410係利用較先進之半導體技術世代進行設計及製造，例如是先進於或小於或等於30 nm、20 nm或10 nm之製程，由於採用成熟的半導體技術世代，故在追求製造成本極小化的同時，可讓晶片尺寸及製造良率最適化。專用於可編程交互連接(DPI)之積體電路(IC)晶片410之面積係介於400 mm 2至9 mm 2之間、介於225 mm 2至9 mm 2之間、介於144 mm 2至16 mm 2之間、介於100 mm 2至16 mm 2之間、介於75 mm 2至16 mm 2之間或介於50 mm 2至16 mm 2之間。應用先進半導體技術世代之專用於可編程交互連接(DPI)之積體電路(IC)晶片410所使用之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)、絕緣層上長矽之鰭式場效電晶體(FINFET SOI)、全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。
請參見第9A圖，由於專用於可編程交互連接(DPI)之積體電路(IC)晶片410係為標準大宗商品化IC晶片，故專用於可編程交互連接(DPI)之積體電路(IC)晶片410僅需減少至少量類型即可，因此採用先進之半導體技術世代製造之專用於可編程交互連接(DPI)之積體電路(IC)晶片410所需的昂貴光罩或光罩組在數量上可以減少，用於一半導體技術世代之光罩組可以減少至3組至20組之間、3組至10組之間或是3組至5組之間，其一次性工程費用(NRE)也會大幅地減少。由於專用於可編程交互連接(DPI)之積體電路(IC)晶片410之類型很少，因此製造過程可以最適化達到非常高的製造晶片產能。再者，可以簡化晶片的存貨管理，達到高效能及高效率之目標，故可縮短晶片交貨時間，是非常具成本效益的。
請參見第9圖，各種類型之專用於可編程交互連接(DPI)之積體電路(IC)晶片410包括：(1)多個記憶陣列區塊423，係以陣列的方式排列於其中間區域；(2)多組的交叉點開關379，如第3A圖至第3D圖所描述之內容，其中每一組係在記憶陣列區塊423其中一個的周圍環繞成一環或多環的樣式；以及(3)多個小型I/O電路203，如第5B圖所描述之內容，其中每一個的輸出S_Data_in係經由可編程交互連接線361其中一條耦接其中一個如第3A圖至第3C圖、第7A圖及第7B圖所繪示之交叉點開關379之節點N23-N26其中一個或是耦接其中一個如第3D圖及第7C圖所繪示之交叉點開關379之輸入D0-D16其中一個，其中每一個的輸出S_Data_out係經由可編程交互連接線361其中另一條耦接其中另一個如第3A圖至第3C圖、第7A圖及第7B圖所繪示之交叉點開關379之節點N23-N26其中一個或是耦接其中另一個如第3D圖及第7C圖所繪示之交叉點開關379之輸出Dout。在每一個的記憶陣列區塊423中，設有多個的記憶單元362，其每一個可以是如第1A圖或第1B圖所繪示之記憶單元398，其每一個的輸出Out1及/或Out2係耦接位在該每一個的記憶陣列區塊423附近之交叉點開關379之通過/不通開關258其中一個，如第3A圖、第3B圖及第7A圖所描述之內容；或者，其每一個的輸出Out1或Out2係耦接位在該每一個的記憶陣列區塊423附近之交叉點開關379之多工器211之第二組之輸入A0及A1及多工器211之輸入SC-4其中一個，如第3C圖及第7B圖所描述之內容；或者，其每一個的輸出Out1或Out2係耦接位在該每一個的記憶陣列區塊423附近之交叉點開關379之多工器211之第二組之輸入A0-A3其中一個，如第3D圖及第7C圖所描述之內容。
請參見第9圖，DPIIC晶片410包括多條晶片內交互連接線(未繪示)，其中每一條可以在相鄰兩個記憶陣列區塊423之間的上方空間延伸，且可以是如第7A圖至第7C圖所描述之可編程交互連接線361或是固定交互連接線364。DPIIC晶片410之如第5B圖所描述之小型I/O電路203其每一個之輸出S_Data_in係耦接至一或多條之可編程交互連接線361及/或一或多條之固定交互連接線364，其每一個之輸入S_Data_out、S_Enable或S_Inhibit係耦接至其他一或多條之可編程交互連接線361及/或其他一或多條之固定交互連接線364。
請參見第9圖，DPIIC晶片410可以包括多個I/O接墊372，如第5B圖所描述的內容，其每一個係垂直地設在其中一小型I/O電路203上方，並連接該其中一小型I/O電路203之節點381。在第一時脈中，來自如第3A圖至第3C圖、第7A圖及第7B圖所繪示之交叉點開關379之節點N23-N26其中之一的訊號，或是如第3D圖及第7C圖所繪示之交叉點開關379之輸出Dout，可以經由其中一或多條之可編程交互連接線361傳送至其中一小型I/O電路203之小型驅動器374之輸入S_Data_out，該其中一小型I/O電路203之小型驅動器374可以放大其輸入S_Data_out至垂直地位在該其中一小型I/O電路203之上方的I/O接墊372以傳送至DPIIC晶片410之外部的電路。在第二時脈中，來自DPIIC晶片410之外部的電路之訊號可經由該I/O接墊372傳送至該其中一小型I/O電路203之小型接收器375，該其中一小型I/O電路203之小型接收器375可以放大該訊號至其輸出S_Data_in，經由其中另一或多條之可編程交互連接線361可以傳送至其他的如第3A圖至第3C圖、第7A圖及第7B圖所繪示之交叉點開關379之節點N23-N26其中之一，或者可以傳送至其他的如第3D圖及第7C圖所繪示之交叉點開關379之輸入D0-D15其中一個。請參見第9圖，DPIIC晶片410還包括(1)多個電源接墊205，可以經由一或多條之固定交互連接線364施加電源供應電壓Vcc至如第7A圖至第7C圖所描述之用於交叉點開關379之記憶單元362，其中電源供應電壓Vcc可以是介於0.2伏特至2.5伏特之間、介於0.2伏特至2伏特之間、介於0.2伏特至1.5伏特之間、介於0.1伏特至1伏特之間、介於0.2伏特至1伏特之間或是小於或等於2.5伏特、2伏特、1.8伏特、1.5伏特或1伏特；以及(2)多個接地接墊206，可以經由一或多條之固定交互連接線364傳送接地參考電壓Vss至如第7A圖至第7C圖所描述之用於交叉點開關379之記憶單元362。
專用於輸入/輸出(I/O)之晶片的說明
第10圖係為根據本申請案之實施例所繪示之專用於輸入/輸出(I/O)之晶片的方塊圖。請參照第10圖，專用於輸入/輸出(I/O)之晶片265包括複數個大型I/O電路341 (僅繪示其中一個)及複數個小型I/O電路203 (僅繪示其中一個)。大型I/O電路341可以參考如第5A圖所敘述之內容，小型I/O電路203可以參考如第5B圖所敘述之內容。
請參照第5A圖、第5B圖及第10圖，每一大型I/O電路341之大型驅動器274之輸入L_Data_out係耦接其中一小型I/O電路203之小型接收器375之輸出S_Data_in。每一大型I/O電路341之大型接收器275之輸出L_Data_in係耦接其中一小型I/O電路203之小型驅動器374之輸入S_Data_out。當利用訊號(L_Enable)致能大型驅動器274且同時利用訊號(S_Inhibit)啟動小型接收器375時，會利用訊號(L_Inhibit)抑制大型接收器275且同時利用訊號(S_Enable)禁能小型驅動器374，此時資料可以從小型I/O電路203之I/O接墊372依序經過小型接收器375及大型驅動器274傳送至大型I/O電路341之I/O接墊272。當利用訊號(L_Inhibit)啟動大型接收器275且同時利用訊號(S_Enable)致能小型驅動器374時，會利用訊號(L_Enable)禁能大型驅動器274且同時利用訊號(S_Inhibit)抑制小型驅動器374，此時資料可以從大型I/O電路341之I/O接墊272依序經過大型接收器275及小型驅動器374傳送至小型I/O電路203之I/O接墊372。
邏輯驅動器之說明
各種的標準大宗商品化邏輯驅動器(亦可稱為邏輯運算封裝結構、邏輯運算封裝驅動器、邏輯運算裝置、邏輯運算模組、邏輯運算碟片或邏輯運算碟片驅動器等)係介紹如下：
I. 第一型之邏輯驅動器
第11A圖係為根據本申請案之實施例所繪示之第一型標準大宗商品化邏輯驅動器之上視示意圖。請參見第11A圖，標準大宗商品化邏輯驅動器300可以封裝有複數個如第8A圖至第8J圖所描述之標準大宗商品化FPGA IC晶片200、一或多個的非揮發性記憶體(NVM)積體電路(IC)晶片250及一專用控制晶片260，排列成陣列的形式，其中專用控制晶片260係由標準大宗商品化FPGA IC晶片200及非揮發性記憶體(NVM)積體電路(IC)晶片250所包圍環繞，且可以位在非揮發性記憶體(NVM)積體電路(IC)晶片250之間及/或標準大宗商品化FPGA IC晶片200之間。位在邏輯驅動器300之右側中間的非揮發性記憶體(NVM)積體電路(IC)晶片250可以設於位在邏輯驅動器300之右側上面及右側下面的二標準大宗商品化FPGA IC晶片200之間。標準大宗商品化FPGA IC晶片200其中數個可以在邏輯驅動器300之上側排列成一條線。
請參見第11A圖，邏輯驅動器300可以包括多條晶片間交互連接線371，其中每一條可以在標準大宗商品化FPGA IC晶片200、NVMIC晶片250及專用控制晶片260其中相鄰的兩個之間的上方空間中延伸。邏輯驅動器300可以包括複數個DPIIC晶片410，對準於垂直延伸之一束晶片間交互連接線371及水平延伸之一束晶片間交互連接線371之交叉點處，每一DPIIC晶片410之周圍角落處係設有標準大宗商品化FPGA IC晶片200、NVMIC晶片250及專用控制晶片260其中四個。舉例而言，位在專用控制晶片260之左上角處的第一個DPIIC晶片410與位在該第一個DPIIC晶片410左上角處的第一個標準大宗商品化FPGA IC晶片200之間的最短距離即為第一個標準大宗商品化FPGA IC晶片200之右下角與第一個DPIIC晶片410之左上角之間的距離；第一個DPIIC晶片410與位在該第一個DPIIC晶片410右上角處的第二個標準大宗商品化FPGA IC晶片200之間的最短距離即為第二個標準大宗商品化FPGA IC晶片200之左下角與第一個DPIIC晶片410之右上角之間的距離；第一個DPIIC晶片410與位在該第一個DPIIC晶片410左下角處的NVMIC晶片250之間的最短距離即為NVMIC晶片250之右上角與第一個DPIIC晶片410之左下角之間的距離；第一個DPIIC晶片410與位在該第一個DPIIC晶片410右下角處的專用控制晶片260之間的最短距離即為專用控制晶片260之左上角與第一個DPIIC晶片410之右下角之間的距離。
請參見第11A圖，每一晶片間交互連接線371可以是如第7A圖至第7C圖及所描述之可編程交互連接線361或固定交互連接線364，並可參見前述之“可編程交互連接線之說明”及“固定交互連接線之說明”。訊號之傳輸可以(1)經由標準大宗商品化FPGA IC晶片200之小型I/O電路203，在晶片間交互連接線371之可編程交互連接線361與標準大宗商品化FPGA IC晶片200之晶片內交互連接線502之可編程交互連接線361之間進行；或者(2)經由DPIIC晶片410之小型I/O電路203，在晶片間交互連接線371之可編程交互連接線361與DPIIC晶片410之晶片內交互連接線之可編程交互連接線361之間進行。訊號之傳輸可以(1)經由標準大宗商品化FPGA IC晶片200之小型I/O電路203，在晶片間交互連接線371之固定交互連接線364與標準大宗商品化FPGA IC晶片200之晶片內交互連接線502之固定交互連接線364之間進行；或者(2)經由DPIIC晶片410之小型I/O電路203，在晶片間交互連接線371之固定交互連接線364與DPIIC晶片410之晶片內交互連接線之固定交互連接線364之間進行。
請參見第11A圖，每一個的標準大宗商品化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的DPIIC晶片410，每一個的標準大宗商品化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的標準大宗商品化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的NVMIC晶片250，每一個的DPIIC晶片410可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的NVMIC晶片250，每一個的NVMIC晶片250可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260。
因此，請參見第11A圖，第一個的標準大宗商品化FPGA IC晶片200之第一個的可編程邏輯區塊201可以是如第6A圖所描述之內容，其輸出Dout可以經由其中一個的DPIIC晶片410之交叉點開關379傳送至第二個的標準大宗商品化FPGA IC晶片200之第二個的可編程邏輯區塊201之輸入A0-A3其中一個。據此，第一個的可編程邏輯區塊201之輸出Dout傳送至第二個的可編程邏輯區塊201之輸入A0-A3其中一個之過程係依序地經過(1)第一個的標準大宗商品化FPGA IC晶片200之晶片內交互連接線502之可編程交互連接線361、(2)第一組之晶片間交互連接線371之可編程交互連接線361、(3)該其中一個的DPIIC晶片410之第一組之晶片內交互連接線之可編程交互連接線361、(4)該其中一個的DPIIC晶片410之交叉點開關379、(5)該其中一個的DPIIC晶片410之第二組之晶片內交互連接線之可編程交互連接線361、(6)第二組之晶片間交互連接線371之可編程交互連接線361、以及(2)第二個的標準大宗商品化FPGA IC晶片200之晶片內交互連接線502之可編程交互連接線361。
或者，請參見第11A圖，其中一個的標準大宗商品化FPGA IC晶片200之第一個的可編程邏輯區塊201可以是如第6A圖所描述之內容，其輸出Dout可以經由其中一個的DPIIC晶片410之交叉點開關379傳送至該其中一個的標準大宗商品化FPGA IC晶片200之第二個的可編程邏輯區塊201之輸入A0-A3其中一個。據此，第一個的可編程邏輯區塊201之輸出Dout傳送至第二個的可編程邏輯區塊201之輸入A0-A3其中一個之過程係依序地經過(1)該其中一個的標準大宗商品化FPGA IC晶片200之第一組之晶片內交互連接線502之可編程交互連接線361、(2)第一組之晶片間交互連接線371之可編程交互連接線361、(3)該其中一個的DPIIC晶片410之第一組之晶片內交互連接線之可編程交互連接線361、(4)該其中一個的DPIIC晶片410之交叉點開關379、(5)該其中一個的DPIIC晶片410之第二組之晶片內交互連接線之可編程交互連接線361、(6)第二組之晶片間交互連接線371之可編程交互連接線361、以及(7)該其中一個的標準大宗商品化FPGA IC晶片200之第二組之晶片內交互連接線502之可編程交互連接線361。
請參見第11A圖，邏輯驅動器300可以包括多個專用I/O晶片265，位在邏輯驅動器300之周圍區域，其係環繞邏輯驅動器300之中間區域，其中邏輯驅動器300之中間區域係容置有標準大宗商品化FPGA IC晶片200、NVMIC晶片321、專用控制晶片260及DPIIC晶片410。每一個的標準大宗商品化FPGA IC晶片200可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的DPIIC晶片410可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的NVMIC晶片321可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，專用控制晶片260可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265。
請參見第11A圖，每一個的口標準大宗商品化FPGA IC晶片200可以參考如第8A圖至第8J圖所揭露之內容，而每一個的DPIIC晶片410可以參考如第9圖所揭露之內容。
請參見第11A圖，每一個專用I/O晶片265及專用控制晶片260可以利用較舊或較成熟之半導體技術世代進行設計及製造，例如是舊於或大於或等於40 nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm之製程。在相同的邏輯驅動器300中，每一個專用I/O晶片265及專用控制晶片260所採用的半導體技術世代可以是比每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410所採用的半導體技術世代晚於或舊於1個世代、2個世代、3個世代、4個世代、5個世代或超過5個世代。
請參見第11A圖，每一個專用I/O晶片265及專用控制晶片260所使用的電晶體或半導體元件可以是全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之電晶體或半導體元件可以是不同於用於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410之電晶體或半導體元件。舉例而言，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之電晶體或半導體元件可以是傳統的金屬氧化物半導體之場效電晶體，而用於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)；或者，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之電晶體或半導體元件可以是全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)，而用於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)。
請參見第11A圖，每一個的NVMIC晶片250可以是裸晶形式的或多晶片封裝形式的非及(NAND)快閃記憶體晶片。當邏輯驅動器300之電源關閉時，儲存於邏輯驅動器300中的NVMIC晶片250中的資料還是可以保存。或者，NVMIC晶片250可以是裸晶形式的或晶片封裝形式的非揮發性隨機存取記憶體(NVRAM)積體電路(IC)晶片，例如是鐵電隨機存取記憶體(FRAM)、磁阻式隨機存取記憶體(MRAM)或相變化記憶體 (PRAM)。每一個的NVMIC晶片250之記憶體密度或容量可以是大於64M位元、512M位元、1G位元、4G位元、16G位元、64G位元、128G位元、256 G位元或512G位元。每一個的NVMIC晶片250係利用先進的非及(NAND)快閃記憶體技術世代所製造，例如是先進於或小於或等於45 nm、28 nm、20 nm、16 nm或10 nm，該先進的非及(NAND)快閃記憶體技術可以是單層記憶單元(SLC)的技術或多層記憶單元(MLC)的技術，應用在2D非及(NAND)記憶體架構或3D非及(NAND)記憶體架構上，其中多層記憶單元(MLC)的技術例如是雙層記憶單元(DLC)的技術或三層記憶單元(TLC)的技術，而3D非及(NAND)記憶體架構可以是由非及(NAND)記憶單元所構成的4層、8層、16層或32層之堆疊結構。因此，邏輯驅動器300之非揮發記憶體密度或容量可以是大於或等於8M位元組、64M位元組、128M位元組、512M位元組、1G位元組、4G位元組、16G位元組、64 G位元組、256G位元組或512G位元組，其中每一位元組包括8位元。
請參見第11A圖，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之電源供應電壓Vcc可以是大於或等於1.5V、2V、2.5V、3V、3.5V、4V或5V，而用於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410之電源供應電壓Vcc可以是介於0.2V至2.5V之間、介於0.2V至2V之間、介於0.2V至1.5V之間、介於0.1V至1V之間、介於0.2V至1V之間或是小於或等於2.5V、2V、1.8V、1.5V或1V。在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之電源供應電壓Vcc可以是不同於用於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410之電源供應電壓Vcc。舉例而言，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之電源供應電壓Vcc可以是4V，而用於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410之電源供應電壓Vcc可以是1.5V；或者，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之電源供應電壓Vcc可以是2.5V，而用於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410之電源供應電壓Vcc可以是0.75V。
請參見第11A圖，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之半導體元件之場效電晶體(FET)之閘極氧化物之物理厚度係大於或等於5 nm、6 nm、7.5 nm、10 nm、12.5 nm或15 nm，而用於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410之場效電晶體(FET)之閘極氧化物之物理厚度係小於或等於4.5 nm、4 nm、3 nm或2 nm。在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之半導體元件之場效電晶體(FET)之閘極氧化物之物理厚度係不同於用於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410之場效電晶體(FET)之閘極氧化物之物理厚度。舉例而言，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之半導體元件之場效電晶體(FET)之閘極氧化物之物理厚度可以是10 nm，而用於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410之場效電晶體(FET)之閘極氧化物之物理厚度可以是3 nm；或者，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之半導體元件之場效電晶體(FET)之閘極氧化物之物理厚度可以是7.5 nm，而用於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410之場效電晶體(FET)之閘極氧化物之物理厚度可以是2 nm。
請參見第11A圖，在邏輯驅動器300中，專用I/O晶片265可以是多晶片封裝的形式，每一個的專用I/O晶片265包括如第10圖所揭露之電路，亦即具有複數個大型I/O電路341及I/O接墊272，如第5A圖及第10圖所揭露之內容，供邏輯驅動器300用於一或多個(2個、3個、4個或多於4個)的通用序列匯流排(USB)連接埠、一或多個IEEE 1394連接埠、一或多個乙太網路連接埠、一或多個HDMI連接埠、一或多個VGA連接埠、一或多個音源連接端或串行連接埠(例如RS-232或通訊(COM)連接埠)、無線收發I/O連接埠及/或藍芽收發器I/O連接埠等。每一個的專用I/O晶片265可以包括複數個大型I/O電路341及I/O接墊272，如第5A圖及第10圖所揭露之內容，供邏輯驅動器300用於串行高級技術附件(SATA)連接埠或外部連結(PCIe)連接埠，以連結一記憶體驅動器。
請參見第11A圖，標準大宗商品化FPGA IC晶片200可以具有如下所述之標準規格或特性：(1)每一個的標準大宗商品化FPGA IC晶片200之可編程邏輯區塊(LB) 201之數目可以是大於或等於16K、64K、256K、512K、1M、4M、16M、64M、256M、1G或4G；(2)每一個的標準大宗商品化FPGA IC晶片200之可編程邏輯區塊(LB) 201其中每一個之輸入的數目可以是大於或等於4、8、16、32、64、128或256；(3)施加至每一個的標準大宗商品化FPGA IC晶片200之電源接墊205之電源供應電壓(Vcc)可以是介於0.2V至2.5V之間、介於0.2V至2V之間、介於0.2V至1.5V之間、介於0.1V至1V之間、介於0.2V至1V之間或是小於或等於2.5V、2V、1.8V、1.5V或1V；(4)所有標準大宗商品化FPGA IC晶片200之I/O接墊372具有相同的布局及數目，且在所有標準大宗商品化FPGA IC晶片200之相同相對位置上的 I/O接墊372具有相同的功能。
II. 第二型之邏輯驅動器
第11B圖係為根據本申請案之實施例所繪示之第二型標準大宗商品化邏輯驅動器之上視示意圖。請參見第11B圖，專用控制晶片260與專用I/O晶片265之功能可以結合至一單一晶片266中，亦即為專用控制及I/O晶片，用以執行上述專用控制晶片260之功能與專用I/O晶片265之功能，故專用控制及I/O晶片266具有如第10圖所繪示的電路結構。如第11A圖所繪示的專用控制晶片260可以由專用控制及I/O晶片266取代，設在專用控制晶片260所放置的位置，如第11B圖所示。針對繪示於第11A圖及第11B圖中的相同標號所指示的元件，繪示於第11B圖中的該元件可以參考該元件於第11A圖中的說明。
針對線路的連接而言，請參見第11B圖，每一個的標準大宗商品化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制及I/O晶片266，每一個的DPIIC 晶片410可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制及I/O晶片266，專用控制及I/O晶片266可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，且專用控制及I/O晶片266可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的NVMIC晶片250。
請參見第11B圖，每一個專用I/O晶片265及專用控制及I/O晶片266可以利用較舊或較成熟之半導體技術世代進行設計及製造，例如是舊於或大於或等於40 nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm之製程。在相同的邏輯驅動器300中，每一個專用I/O晶片265及專用控制及I/O晶片266所採用的半導體技術世代可以是比每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410所採用的半導體技術世代晚於或舊於1個世代、2個世代、3個世代、4個世代、5個世代或超過5個世代。
請參見第11B圖，每一個專用I/O晶片265及專用控制及I/O晶片266所使用的電晶體或半導體元件可以是全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制及I/O晶片266之電晶體或半導體元件可以是不同於用於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410之電晶體或半導體元件。舉例而言，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制及I/O晶片266之電晶體或半導體元件可以是傳統的金屬氧化物半導體之場效電晶體，而用於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)；或者，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制及I/O晶片266之電晶體或半導體元件可以是全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)，而用於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)。
請參見第11B圖，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制及I/O晶片266之電源供應電壓Vcc可以是大於或等於1.5V、2V、2.5V、3V、3.5V、4V或5V，而用於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410之電源供應電壓Vcc可以是介於0.2V至2.5V之間、介於0.2V至2V之間、介於0.2V至1.5V之間、介於0.1V至1V之間、介於0.2V至1V之間或是小於或等於2.5V、2V、1.8V、1.5V或1V。在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制及I/O晶片266之電源供應電壓Vcc可以是不同於用於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410之電源供應電壓Vcc。舉例而言，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制及I/O晶片266之電源供應電壓Vcc可以是4V，而用於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410之電源供應電壓Vcc可以是1.5V；或者，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制及I/O晶片266之電源供應電壓Vcc可以是2.5V，而用於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410之電源供應電壓Vcc可以是0.75V。
請參見第11B圖，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制及I/O晶片266之半導體元件之場效電晶體(FET)之閘極氧化物之物理厚度係大於或等於5 nm、6 nm、7.5 nm、10 nm、12.5 nm或15 nm，而用於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410之場效電晶體(FET)之閘極氧化物之物理厚度係小於等於4.5 nm、4 nm、3 nm或2 nm。在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制及I/O晶片266之半導體元件之場效電晶體(FET)之閘極氧化物之物理厚度係不同於用於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410之場效電晶體(FET)之閘極氧化物之物理厚度。舉例而言，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制及I/O晶片266之半導體元件之場效電晶體(FET)之閘極氧化物之物理厚度可以是10 nm，而用於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410之場效電晶體(FET)之閘極氧化物之物理厚度可以是3 nm；或者，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制及I/O晶片266之半導體元件之場效電晶體(FET)之閘極氧化物之物理厚度可以是7.5 nm，而用於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410之場效電晶體(FET)之閘極氧化物之物理厚度可以是2 nm。
III. 第三型之邏輯驅動器
第11C圖係為根據本申請案之實施例所繪示之第三型標準大宗商品化邏輯驅動器之上視示意圖。如第11C圖所繪示之結構係類似如第11A圖所繪示之結構，不同處係在於創新的專用積體電路(ASIC)或客戶自有工具(COT)晶片402 (以下簡寫為IAC晶片)還可以設在邏輯驅動器300中。針對繪示於第11A圖及第11C圖中的相同標號所指示的元件，繪示於第11C圖中的該元件可以參考該元件於第11A圖中的說明。
請參見第11C圖，IAC晶片402可包括智財(IP)電路、專用電路、邏輯電路、混合型訊號電路、射頻電路、傳送器電路、接收器電路及/或收發器電路等。每一個專用I/O晶片265、專用控制晶片260及IAC晶片402可以利用較舊或較成熟之半導體技術世代進行設計及製造，例如是舊於或大於或等於40 nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm之製程。或者，先進的半導體技術世代亦可以用於製造IAC晶片402，例如是利用先進於或小於或等於40 nm、20 nm或10 nm之半導體技術世代來製造IAC晶片402。在相同的邏輯驅動器300中，每一個專用I/O晶片265、專用控制晶片260及IAC晶片402所採用的半導體技術世代可以是比每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410所採用的半導體技術世代晚於或舊於1個世代、2個世代、3個世代、4個世代、5個世代或超過5個世代。IAC晶片402所使用的電晶體或半導體元件可以是鰭式場效電晶體(FINFET)、絕緣層上長矽之鰭式場效電晶體(FINFET SOI)、全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。在相同的邏輯驅動器300中，用於每一個專用I/O晶片265、專用控制晶片260及IAC晶片402之電晶體或半導體元件可以是不同於用於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410之電晶體或半導體元件。舉例而言，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265、專用控制晶片260及IAC晶片402之電晶體或半導體元件可以是傳統的金屬氧化物半導體之場效電晶體，而用於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)；或者，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265、專用控制晶片260及IAC晶片402之電晶體或半導體元件可以是全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)，而用於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)。
在本實施例中，由於IAC晶片402可以利用較舊或較成熟之半導體技術世代進行設計及製造，例如是舊於或大於或等於40 nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm之製程，因此其一次性工程費用(NRE)會少於傳統利用先進半導體技術世代(例如是先進於或是小於或等於30 nm、20 nm或10 nm)所設計或製造的專用積體電路(ASIC)或客戶自有工具(COT)晶片。舉例而言，利用先進半導體技術世代(例如是先進於或是小於或等於30 nm、20 nm或10 nm)設計或製造的專用積體電路(ASIC)或客戶自有工具(COT)晶片所需的一次性工程費用(NRE)可能會超過5百萬美金、一千萬美金、兩千萬美金或甚至超過5千萬美金或1億美金。在16 nm技術世代時，用於專用積體電路(ASIC)或客戶自有工具(COT)晶片所需的光罩組之成本會超過2百萬美金、5百萬美金或1千萬美金，然而若是利用本實施例之第三型邏輯驅動器300，則可以配設有利用較舊半導體世代所製造的IAC晶片402，即可達成相同或類似的創新或應用，故其一次性工程費用(NRE)可以減少至少於一千萬美金、7百萬美金、5百萬美金、3百萬美金或1百萬美金。相較於現今或傳統的專用積體電路(ASIC)或客戶自有工具(COT)晶片之實現，在第三型邏輯驅動器300中達成相同或類似創新或應用所需的IAC晶片402之一次性工程費用(NRE)可以少超過2倍、5倍、10倍、20倍或30倍。
針對線路的連接而言，請參見第11C圖，每一個的標準大宗商品化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至IAC晶片402，每一個的DPIIC 晶片410可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至IAC晶片402，IAC晶片402可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，IAC晶片402可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，且IAC晶片402可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的NVMIC晶片250。
IV. 第四型之邏輯驅動器
第11D圖係為根據本申請案之實施例所繪示之第四型標準大宗商品化邏輯驅動器之上視示意圖。請參見第11D圖，專用控制晶片260與IAC晶片402之功能可以結合至一單一晶片267中，亦即為專用控制及IAC晶片(以下簡寫為DCIAC晶片)，用以執行上述專用控制晶片260之功能與IAC晶片402之功能。如第11D圖所繪示之結構係類似如第11A圖所繪示之結構，不同處係在於DCIAC晶片267還可以設在邏輯驅動器300中。如第11A圖所繪示的專用控制晶片260可以由DCIAC晶片267取代，設在專用控制晶片260所放置的位置，如第11D圖所示。針對繪示於第11A圖及第11D圖中的相同標號所指示的元件，繪示於第11D圖中的該元件可以參考該元件於第11A圖中的說明。DCIAC晶片267可包括控制電路、智財(IP)電路、專用電路、邏輯電路、混合型訊號電路、射頻電路、傳送器電路、接收器電路及/或收發器電路等。
請參見第11D圖，每一個專用I/O晶片265及DCIAC晶片267可以利用較舊或較成熟之半導體技術世代進行設計及製造，例如是舊於或大於或等於40 nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm之製程。或者，先進的半導體技術世代亦可以用於製造DCIAC晶片267，例如是利用先進於或小於或等於40 nm、20 nm或10 nm之半導體技術世代來製造DCIAC晶片267。在相同的邏輯驅動器300中，每一個專用I/O晶片265及DCIAC晶片267所採用的半導體技術世代可以是比每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410所採用的半導體技術世代晚於或舊於1個世代、2個世代、3個世代、4個世代、5個世代或超過5個世代。DCIAC晶片267所使用的電晶體或半導體元件可以是鰭式場效電晶體(FINFET)、絕緣層上長矽之鰭式場效電晶體(FINFET SOI)、全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。在相同的邏輯驅動器300中，用於每一個專用I/O晶片265 及DCIAC晶片267之電晶體或半導體元件可以是不同於用於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410之電晶體或半導體元件。舉例而言，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及DCIAC晶片267之電晶體或半導體元件可以是傳統的金屬氧化物半導體之場效電晶體，而用於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)；或者，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及DCIAC晶片267之電晶體或半導體元件可以是全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)，而用於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)。
在本實施例中，由於DCIAC晶片267可以利用較舊或較成熟之半導體技術世代進行設計及製造，例如是舊於或大於或等於40 nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm之製程，因此其一次性工程費用(NRE)會少於傳統利用先進半導體技術世代(例如是先進於或是小於或等於30 nm、20 nm或10 nm)所設計或製造的專用積體電路(ASIC)或客戶自有工具(COT)晶片。舉例而言，利用先進半導體技術世代(例如是先進於或是小於或等於30 nm、20 nm或10 nm)設計或製造的專用積體電路(ASIC)或客戶自有工具(COT)晶片所需的一次性工程費用(NRE)可能會超過5百萬美金、一千萬美金、兩千萬美金或甚至超過5千萬美金或1億美金。在16 nm技術世代時，用於專用積體電路(ASIC)或客戶自有工具(COT)晶片所需的光罩組之成本會超過2百萬美金、5百萬美金或1千萬美金，然而若是利用本實施例之第四型邏輯驅動器300，則可以配設有利用較舊半導體世代所製造的DCIAC晶片267，即可達成相同或類似的創新或應用，故其一次性工程費用(NRE)可以減少至少於一千萬美金、7百萬美金、5百萬美金、3百萬美金或1百萬美金。相較於現今或傳統的專用積體電路(ASIC)或客戶自有工具(COT)晶片之實現，在第四型邏輯驅動器300中達成相同或類似創新或應用所需的DCIAC晶片267之一次性工程費用(NRE)可以少超過2倍、5倍、10倍、20倍或30倍。
針對線路的連接而言，請參見第11D圖，每一個的標準大宗商品化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至DCIAC晶片267，每一個的DPIIC 晶片410可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至DCIAC晶片267，DCIAC晶片267可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，且DCIAC晶片267可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的NVMIC晶片250。
V. 第五型之邏輯驅動器
第11E圖係為根據本申請案之實施例所繪示之第五型標準大宗商品化邏輯驅動器之上視示意圖。請參見第11E圖，如第11C圖所繪示之專用控制晶片260、專用I/O晶片265與IAC晶片402之功能可以結合至一單一晶片268中，亦即為專用控制、專用IO及IAC晶片(以下簡寫為DCDI/OIAC晶片)，用以執行上述專用控制晶片260之功能、專用I/O晶片265之功能與IAC晶片402之功能。如第11E圖所繪示之結構係類似如第11A圖所繪示之結構，不同處係在於DCDI/OIAC晶片268還可以設在邏輯驅動器300中。如第11A圖所繪示的專用控制晶片260可以由DCDI/OIAC晶片268取代，設在專用控制晶片260所放置的位置，如第11E圖所示。針對繪示於第11A圖及第11E圖中的相同標號所指示的元件，繪示於第11E圖中的該元件可以參考該元件於第11A圖中的說明。DCDI/OIAC晶片268具有如第10圖所繪示的電路結構，且DCDI/OIAC晶片268可包括控制電路、智財(IP)電路、專用電路、邏輯電路、混合型訊號電路、射頻電路、傳送器電路、接收器電路及/或收發器電路等。
請參見第11E圖，每一個專用I/O晶片265及DCDI/OIAC晶片268可以利用較舊或較成熟之半導體技術世代進行設計及製造，例如是舊於或大於或等於40 nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm之製程。或者，先進的半導體技術世代亦可以用於製造DCDI/OIAC晶片268，例如是利用先進於或小於或等於40 nm、20 nm或10 nm之半導體技術世代來製造DCDI/OIAC晶片268。在相同的邏輯驅動器300中，每一個專用I/O晶片265及DCDI/OIAC晶片268所採用的半導體技術世代可以是比每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410所採用的半導體技術世代晚於或舊於1個世代、2個世代、3個世代、4個世代、5個世代或超過5個世代。DCDI/OIAC晶片268所使用的電晶體或半導體元件可以是鰭式場效電晶體(FINFET)、絕緣層上長矽之鰭式場效電晶體(FINFET SOI)、全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。在相同的邏輯驅動器300中，用於每一個專用I/O晶片265 及DCDI/OIAC晶片268之電晶體或半導體元件可以是不同於用於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410之電晶體或半導體元件。舉例而言，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及DCDI/OIAC晶片268之電晶體或半導體元件可以是傳統的金屬氧化物半導體之場效電晶體，而用於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)；或者，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及DCDI/OIAC晶片268之電晶體或半導體元件可以是全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)，而用於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)。
在本實施例中，由於DCDI/OIAC晶片268可以利用較舊或較成熟之半導體技術世代進行設計及製造，例如是舊於或大於或等於40 nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm之製程，因此其一次性工程費用(NRE)會少於傳統利用先進半導體技術世代(例如是先進於或是小於或等於30 nm、20 nm或10 nm)所設計或製造的專用積體電路(ASIC)或客戶自有工具(COT)晶片。舉例而言，利用先進半導體技術世代(例如是先進於或是小於或等於30 nm、20 nm或10 nm)設計或製造的專用積體電路(ASIC)或客戶自有工具(COT)晶片所需的一次性工程費用(NRE)可能會超過5百萬美金、一千萬美金、兩千萬美金或甚至超過5千萬美金或1億美金。在16 nm技術世代時，用於專用積體電路(ASIC)或客戶自有工具(COT)晶片所需的光罩組之成本會超過2百萬美金、5百萬美金或1千萬美金，然而若是利用本實施例之第五型邏輯驅動器300，則可以配設有利用較舊半導體世代所製造的DCDI/OIAC晶片268，即可達成相同或類似的創新或應用，故其一次性工程費用(NRE)可以減少至少於一千萬美金、7百萬美金、5百萬美金、3百萬美金或1百萬美金。相較於現今或傳統的專用積體電路(ASIC)或客戶自有工具(COT)晶片之實現，在第五型邏輯驅動器300中達成相同或類似創新或應用所需的DCDI/OIAC晶片268之一次性工程費用(NRE)可以少超過2倍、5倍、10倍、20倍或30倍。
針對線路的連接而言，請參見第11E圖，每一個的標準大宗商品化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至DCDI/OIAC晶片268，每一個的DPIIC 晶片410可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至DCDI/OIAC晶片268，DCDI/OIAC晶片268可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，且DCDI/OIAC晶片268可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的NVMIC晶片250。
VI. 第六型之邏輯驅動器
第11F圖及第11G圖係為根據本申請案之實施例所繪示之第六型標準大宗商品化邏輯驅動器之上視示意圖。請參見第11F圖及第11G圖，如第11A圖至第11E圖所繪示之邏輯驅動器300還可以包括一處理及/或計算(PC)積體電路(IC)晶片269 (後文中稱為PCIC晶片)，例如是中央處理器(CPU)晶片、圖像處理器(GPU)晶片、數位訊號處理(DSP)晶片、張量處理器(TPU)晶片或應用處理器(APU)晶片。應用處理器(APU)晶片可以(1)結合中央處理器(CPU)及數位訊號處理(DSP)單元以進行相互運作；(2)結合中央處理器(CPU)及圖像處理器(GPU)以進行相互運作；(3)結合圖像處理器(GPU)及數位訊號處理(DSP)單元以進行相互運作；或是(4)結合中央處理器(CPU)、圖像處理器(GPU)及數位訊號處理(DSP)單元以進行相互運作。如第11F圖所繪示之結構係類似如第11A圖、第11B圖、第11D圖及第11E圖所繪示之結構，不同處係在於PCIC晶片269還可以設在邏輯驅動器300中，靠近如第11A圖所繪示之結構中的專用控制晶片260、靠近如第11B圖所繪示之結構中的控制及I/O晶片266、靠近如第11D圖所繪示之結構中的DCIAC晶片267或靠近如第11E圖所繪示之結構中的DCDI/OIAC晶片268。如第11G圖所繪示之結構係類似如第11C圖所繪示之結構，不同處係在於PCIC晶片269還可以設在邏輯驅動器300中，且設在靠近專用控制晶片260的位置。針對繪示於第11A圖、第11B圖、第11D圖、第11E圖及第11F圖中的相同標號所指示的元件，繪示於第11F圖中的該元件可以參考該元件於第11A圖、第11B圖、第11D圖及第11E圖中的說明。針對繪示於第11A圖、第11C圖及第11G圖中的相同標號所指示的元件，繪示於第11G圖中的該元件可以參考該元件於第11A圖及第11C圖中的說明。
請參見第11F圖及第11G圖，在垂直延伸的相鄰兩束之晶片間交互連接線371之間與在水平延伸的相鄰兩束之晶片間交互連接線371之間存在一中心區域，在該中心區域內設有PCIC晶片269及其中一個的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268。針對線路的連接而言，請參見第11F圖及第11G圖，每一個的標準大宗商品化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至PCIC晶片269，每一個的DPIIC 晶片410可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至PCIC晶片269，PCIC晶片269可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用I/O晶片265，PCIC晶片269可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268，且PCIC晶片269可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的NVMIC晶片250。此外，PCIC晶片269可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至如第11G圖所繪示之IAC晶片402。先進的半導體技術世代可以用於製造PCIC晶片269，例如是利用先進於或小於或等於40 nm、20 nm或10 nm之半導體技術世代來製造PCIC晶片269。PCIC晶片269所採用的半導體技術世代可以是相同於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410所採用的半導體技術世代，或是比每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410所採用的半導體技術世代晚於或舊於1個世代。PCIC晶片269所使用的電晶體或半導體元件可以是鰭式場效電晶體(FINFET)、絕緣層上長矽之鰭式場效電晶體(FINFET SOI)、全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。
VII. 第七型之邏輯驅動器
第11H圖及第11I圖係為根據本申請案之實施例所繪示之第七型標準大宗商品化邏輯驅動器之上視示意圖。請參見第11H圖及第11I圖，如第11A圖至第11E圖所繪示之邏輯驅動器300還可以包括兩個PCIC晶片269，例如是從中央處理器(CPU)晶片、圖像處理器(GPU)晶片、數位訊號處理(DSP)晶片及張量處理器(TPU)晶片之組合中選出其中兩個。舉例而言，(1)其中一個的PCIC晶片269可以是中央處理器(CPU)晶片，而另一個的PCIC晶片269可以是圖像處理器(GPU)晶片；(2)其中一個的PCIC晶片269可以是中央處理器(CPU)晶片，而另一個的PCIC晶片269可以是數位訊號處理(DSP)晶片；(3)其中一個的PCIC晶片269可以是中央處理器(CPU)晶片，而另一個的PCIC晶片269可以是張量處理器(TPU)晶片；(4)其中一個的PCIC晶片269可以是圖像處理器(GPU)晶片，而另一個的PCIC晶片269可以是數位訊號處理(DSP)晶片；(5)其中一個的PCIC晶片269可以是圖像處理器(GPU)晶片，而另一個的PCIC晶片269可以是張量處理器(TPU)晶片；(6)其中一個的PCIC晶片269可以是數位訊號處理(DSP)晶片，而另一個的PCIC晶片269可以是張量處理器(TPU)晶片。如第11H圖所繪示之結構係類似如第11A圖、第11B圖、第11D圖及第11E圖所繪示之結構，不同處係在於兩個PCIC晶片269還可以設在邏輯驅動器300中，靠近如第11A圖所繪示之結構中的專用控制晶片260、靠近如第11B圖所繪示之結構中的控制及I/O晶片266、靠近如第11D圖所繪示之結構中的DCIAC晶片267或靠近如第11E圖所繪示之結構中的DCDI/OIAC晶片268。如第11I圖所繪示之結構係類似如第11C圖所繪示之結構，不同處係在於兩個PCIC晶片269還可以設在邏輯驅動器300中，且設在靠近專用控制晶片260的位置。針對繪示於第11A圖、第11B圖、第11D圖、第11E圖及第11H圖中的相同標號所指示的元件，繪示於第11H圖中的該元件可以參考該元件於第11A圖、第11B圖、第11D圖及第11E圖中的說明。針對繪示於第11A圖、第11C圖及第11I圖中的相同標號所指示的元件，繪示於第11I圖中的該元件可以參考該元件於第11A圖及第11C圖中的說明。
請參見第11H圖及第11I圖，在垂直延伸的相鄰兩束之晶片間交互連接線371之間與在水平延伸的相鄰兩束之晶片間交互連接線371之間存在一中心區域，在該中心區域內設有兩個PCIC晶片269及其中一個的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268。針對線路的連接而言，請參見第11H及第11I，每一個的標準大宗商品化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的PCIC晶片269，每一個的DPIIC 晶片410可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的PCIC晶片269，每一個的PCIC晶片269可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的PCIC晶片269可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268，且每一個的PCIC晶片269可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的NVMIC晶片250，每一個的PCIC晶片269可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其他的PCIC晶片269。此外，每一個的PCIC晶片269可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至如第11G圖所繪示之IAC晶片402。先進的半導體技術世代可以用於製造PCIC晶片269，例如是利用先進於或小於或等於40 nm、20 nm或10 nm之半導體技術世代來製造PCIC晶片269。PCIC晶片269所採用的半導體技術世代可以是相同於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410所採用的半導體技術世代，或是比每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410所採用的半導體技術世代晚於或舊於1個世代。PCIC晶片269所使用的電晶體或半導體元件可以是鰭式場效電晶體(FINFET)、絕緣層上長矽之鰭式場效電晶體(FINFET SOI)、全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。
VIII. 第八型之邏輯驅動器
第11J圖及第11K圖係為根據本申請案之實施例所繪示之第八型標準大宗商品化邏輯驅動器之上視示意圖。請參見第11J圖及第11K圖，如第11A圖至第11E圖所繪示之邏輯驅動器300還可以包括三個PCIC晶片269，例如是從中央處理器(CPU)晶片、圖像處理器(GPU)晶片、數位訊號處理(DSP)晶片及張量處理器(TPU)晶片之組合中選出其中三個。舉例而言，(1)其中一個的PCIC晶片269可以是中央處理器(CPU)晶片，另一個的PCIC晶片269可以是圖像處理器(GPU)晶片，而最後一個的PCIC晶片269可以是數位訊號處理(DSP)晶片；(2)其中一個的PCIC晶片269可以是中央處理器(CPU)晶片，另一個的PCIC晶片269可以是圖像處理器(GPU)晶片，而最後一個的PCIC晶片269可以是張量處理器(TPU)晶片；(3)其中一個的PCIC晶片269可以是中央處理器(CPU)晶片，另一個的PCIC晶片269可以是數位訊號處理(DSP)晶片，而最後一個的PCIC晶片269可以是張量處理器(TPU)晶片；(4)其中一個的PCIC晶片269可以是圖像處理器(GPU)晶片，另一個的PCIC晶片269可以是數位訊號處理(DSP)晶片，而最後一個的PCIC晶片269可以是張量處理器(TPU)晶片。如第11J圖所繪示之結構係類似如第11A圖、第11B圖、第11D圖及第11E圖所繪示之結構，不同處係在於三個PCIC晶片269還可以設在邏輯驅動器300中，靠近如第11A圖所繪示之結構中的專用控制晶片260、靠近如第11B圖所繪示之結構中的控制及I/O晶片266、靠近如第11D圖所繪示之結構中的DCIAC晶片267或靠近如第11E圖所繪示之結構中的DCDI/OIAC晶片268。如第11K圖所繪示之結構係類似如第11C圖所繪示之結構，不同處係在於三個PCIC晶片269還可以設在邏輯驅動器300中，且設在靠近專用控制晶片260的位置。針對繪示於第11A圖、第11B圖、第11D圖、第11E圖及第11J圖中的相同標號所指示的元件，繪示於第11J圖中的該元件可以參考該元件於第11A圖、第11B圖、第11D圖及第11E圖中的說明。針對繪示於第11A圖、第11C圖及第11K圖中的相同標號所指示的元件，繪示於第11K圖中的該元件可以參考該元件於第11A圖及第11C圖中的說明。
請參見第11J圖及第11K圖，在垂直延伸的相鄰兩束之晶片間交互連接線371之間與在水平延伸的相鄰兩束之晶片間交互連接線371之間存在一中心區域，在該中心區域內設有三個PCIC晶片269及其中一個的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268。針對線路的連接而言，請參見第11J及第11K，每一個的標準大宗商品化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的PCIC晶片269，每一個的DPIIC 晶片410可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的PCIC晶片269，每一個的PCIC晶片269可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的PCIC晶片269可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268，每一個的PCIC晶片269可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的NVMIC晶片250，每一個的PCIC晶片269可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其他兩個的PCIC晶片269。此外，每一個的PCIC晶片269可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至如第11G圖所繪示之IAC晶片402。先進的半導體技術世代可以用於製造PCIC晶片269，例如是利用先進於或小於或等於40 nm、20 nm或10 nm之半導體技術世代來製造PCIC晶片269。PCIC晶片269所採用的半導體技術世代可以是相同於每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410所採用的半導體技術世代，或是比每一個的標準大宗商品化FPGA IC晶片200及每一個的DPIIC晶片410所採用的半導體技術世代晚於或舊於1個世代。PCIC晶片269所使用的電晶體或半導體元件可以是鰭式場效電晶體(FINFET)、絕緣層上長矽之鰭式場效電晶體(FINFET SOI)、全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。
IX. 第九型之邏輯驅動器
第11L圖係為根據本申請案之實施例所繪示之第九型標準大宗商品化邏輯驅動器之上視示意圖。針對繪示於第11A圖至第11L圖中的相同標號所指示的元件，繪示於第11L圖中的該元件可以參考該元件於第11A圖至第11K圖中的說明。請參見第11L圖，第九型標準大宗商品化邏輯驅動器300可以封裝有一或多個的PCIC晶片269、如第8A圖至第8J圖所描述的一或多個的標準大宗商品化FPGA IC晶片200、一或多個的NVMIC晶片250、一或多個的揮發性(VM)積體電路(IC)晶片324、一或多個的高速高頻寬的記憶體(HBM)積體電路(IC)晶片251及專用控制晶片260，設置成陣列的形式，其中PCIC晶片269、標準大宗商品化FPGA IC晶片200、NVMIC晶片250、VMIC晶片324及HBMIC晶片251可以圍繞著設在中間區域的專用控制晶片260設置。PCIC晶片269之組合可以包括(1)多個GPU晶片，例如是2個、3個、4個或超過4個的GPU晶片；(2)一或多個的CPU晶片及/或一或多個的GPU晶片；(3)一或多個的CPU晶片及/或一或多個的DSP晶片；(4)一或多個的CPU晶片、一或多個的GPU晶片及/或一或多個的DSP晶片；(5)一或多個的CPU晶片及/或一或多個的TPU晶片；或是(6)一或多個的CPU晶片、一或多個的DSP晶片及/或一或多個的TPU晶片。HBMIC晶片251可以是高速高頻寬的動態隨機存取記憶體(DRAM)晶片、高速高頻寬的靜態隨機存取記憶體(SRAM)晶片、磁阻式隨機存取記憶體(MRAM)晶片或電阻式隨機存取記憶體(RRAM)晶片。PCIC晶片269及標準大宗商品化FPGA IC晶片200可以與HBMIC晶片251配合運作，進行高速、高頻寬的平行處理及/或平行運算。
請參見第11L圖，標準大宗商品化邏輯驅動器300可以包括晶片間交互連接線371可以在標準大宗商品化FPGA IC晶片200、NVMIC晶片250、VMIC晶片324、專用控制晶片260、PCIC晶片269及HBMIC晶片251其中相鄰的兩個之間。標準大宗商品化邏輯驅動器300可以包括複數個DPIIC晶片410，對準於垂直延伸之一束晶片間交互連接線371及水平延伸之一束晶片間交互連接線371之交叉點處。每一DPIIC晶片410係設在標準大宗商品化FPGA IC晶片200、NVMIC晶片250、VMIC晶片324、專用控制晶片260、PCIC晶片269及HBMIC晶片251其中四個的周圍及該其中四個的角落處。每一晶片間交互連接線371可以是如第7A圖至第7C圖及所描述之可編程交互連接線361或固定交互連接線364，並可參見前述之“可編程交互連接線之說明”及“固定交互連接線之說明”。訊號之傳輸可以(1)經由標準大宗商品化FPGA IC晶片200之小型I/O電路203，在晶片間交互連接線371之可編程交互連接線361與標準大宗商品化FPGA IC晶片200之晶片內交互連接線502之可編程交互連接線361之間進行；或者(2)經由DPIIC晶片410之小型I/O電路203，在晶片間交互連接線371之可編程交互連接線361與DPIIC晶片410之晶片內交互連接線之可編程交互連接線361之間進行。訊號之傳輸可以(1)經由標準大宗商品化FPGA IC晶片200之小型I/O電路203，在晶片間交互連接線371之固定交互連接線364與標準大宗商品化FPGA IC晶片200之晶片內交互連接線502之固定交互連接線364之間進行；或者(2)經由DPIIC晶片410之小型I/O電路203，在晶片間交互連接線371之固定交互連接線364與DPIIC晶片410之晶片內交互連接線之固定交互連接線364之間進行。
請參見第11L圖，每一個的標準大宗商品化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的DPIIC晶片410，每一個的標準大宗商品化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的標準大宗商品化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的NVMIC晶片250，每一個的標準大宗商品化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的PCIC晶片269，每一個的標準大宗商品化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的HBMIC晶片251，每一個的DPIIC晶片410可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的DPIIC晶片410可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的NVMIC晶片250，每一個的DPIIC晶片410可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的PCIC晶片269，每一個的DPIIC晶片410可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的HBMIC晶片251，其中一個的PCIC晶片269可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其中一個的HBMIC晶片251，而在該其中一個的PCIC晶片269與該其中一個的HBMIC晶片251之間所進行傳輸的資料位元寬度可以是大於或等於64、128、256、512、1024、2048、4096、8K或16K，每一個的NVMIC晶片250可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的HBMIC晶片251可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的PCIC晶片269可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260。每一個的PCIC晶片269可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其他全部的PCIC晶片269。
請參見第11L圖，邏輯驅動器300可以包括多個專用I/O晶片265，位在邏輯驅動器300之周圍區域，其係環繞邏輯驅動器300之中間區域，其中邏輯驅動器300之中間區域係容置有標準大宗商品化FPGA IC晶片200、NVMIC晶片321、VMIC晶片324、專用控制晶片260、PCIC晶片269、HBMIC晶片251及DPIIC晶片410。每一個的標準大宗商品化FPGA IC晶片200可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的DPIIC晶片410可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的NVMIC晶片321可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，專用控制晶片260可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的PCIC晶片269可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的HBMIC晶片251可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265。
請參見第11L圖，每一個的標準大宗商品化FPGA IC晶片200可以參考如第8A圖至第8J圖所揭露之內容，而每一個的DPIIC晶片410可以參考如第9圖所揭露之內容。此外，標準大宗商品化FPGA IC晶片200、DPIIC晶片410、專用I/O晶片265、NVMIC晶片250、專用控制晶片260還可以參考如第11A圖所揭露之內容。
舉例而言，請參見第11L圖，在邏輯驅動器300中全部的PCIC晶片269可以是多個GPU晶片，例如是2個、3個、4個或超過4個的GPU晶片，而全部的HBMIC晶片251可以全部是高速高頻寬的動態隨機存取記憶體(DRAM)晶片、全部是高速高頻寬的靜態隨機存取記憶體(SRAM)晶片、全部是磁阻式隨機存取記憶體(MRAM)晶片或全部是電阻式隨機存取記憶體(RRAM)晶片，而在其中一個例如是GPU晶片的PCIC晶片269與其中一個的HBMIC晶片251之間所進行傳輸的資料位元寬度可以是大於或等於64、128、256、512、1024、2048、4096、8K或16K。
舉例而言，請參見第11L圖，在邏輯驅動器300中全部的PCIC晶片269可以是多個TPU晶片，例如是2個、3個、4個或超過4個的TPU晶片，而每一個的HBMIC晶片251可以是高速高頻寬的動態隨機存取記憶體(DRAM)晶片、高速高頻寬的靜態隨機存取記憶體(SRAM)晶片、磁阻式隨機存取記憶體(MRAM)晶片或電阻式隨機存取記憶體(RRAM)晶片，而在其中一個例如是TPU晶片的PCIC晶片269與其中一個的HBMIC晶片251之間所進行傳輸的資料位元寬度可以是大於或等於64、128、256、512、1024、2048、4096、8K或16K。
X. 第十型之邏輯驅動器
第11M圖係為根據本申請案之實施例所繪示之第十型標準大宗商品化邏輯驅動器之上視示意圖。針對繪示於第11A圖至第11M圖中的相同標號所指示的元件，繪示於第11M圖中的該元件可以參考該元件於第11A圖至第11L圖中的說明。請參見第11M圖，第十型標準大宗商品化邏輯驅動器300封裝有如上所述的PCIC晶片269，例如是多個的GPU晶片269a及一個的CPU晶片269b。再者，標準大宗商品化邏輯驅動器300還封裝有多個的HBMIC晶片251，其每一個係相鄰於其中一個的GPU晶片269a，用於與該其中一個的GPU晶片269a進行高速與高頻寬的資料傳輸。在標準大宗商品化邏輯驅動器300中，每一個的HBMIC晶片251可以是高速高頻寬的動態隨機存取記憶體(DRAM)晶片、高速高頻寬的靜態隨機存取記憶體(SRAM)晶片、磁阻式隨機存取記憶體(MRAM)晶片或電阻式隨機存取記憶體(RRAM)晶片。標準大宗商品化邏輯驅動器300還封裝有複數個標準大宗商品化FPGA IC晶片200及一或多個的NVMIC晶片250，NVMIC晶片250係以非揮發性的方式儲存用於編程FPGA IC晶片200之可編程邏輯區塊201及交叉點開關379之結果值或編程碼及儲存用於編程DPIIC晶片410之交叉點開關379之編程碼，如第6A圖至第9圖所揭露之內容。CPU晶片269b、專用控制晶片260、標準大宗商品化FPGA IC晶片200、GPU晶片269a、NVMIC晶片250及HBMIC晶片251係在邏輯驅動器300中排列成矩陣的形式，其中CPU晶片269b及專用控制晶片260係設在其中間區域，被容置有標準大宗商品化FPGA IC晶片200、GPU晶片269a、NVMIC晶片250及HBMIC晶片251之周邊區域環繞。
請參見第11M圖，第十型標準大宗商品化邏輯驅動器300包括晶片間交互連接線371，可以在標準大宗商品化FPGA IC晶片200、NVMIC晶片250、專用控制晶片260、GPU晶片269a、CPU晶片269b及HBMIC晶片251其中相鄰的兩個之間。標準大宗商品化邏輯驅動器300可以包括複數個DPIIC晶片410，對準於垂直延伸之一束晶片間交互連接線371及水平延伸之一束晶片間交互連接線371之交叉點處。每一DPIIC晶片410係設在標準大宗商品化FPGA IC晶片200、NVMIC晶片250、專用控制晶片260、GPU晶片269a、CPU晶片269b及HBMIC晶片251其中四個的周圍及該其中四個的角落處。每一晶片間交互連接線371可以是如第7A圖至第7C圖及所描述之可編程交互連接線361或固定交互連接線364，並可參見前述之“可編程交互連接線之說明”及“固定交互連接線之說明”。訊號之傳輸可以(1)經由標準大宗商品化FPGA IC晶片200之小型I/O電路203，在晶片間交互連接線371之可編程交互連接線361與標準大宗商品化FPGA IC晶片200之晶片內交互連接線502之可編程交互連接線361之間進行；或者(2)經由DPIIC晶片410之小型I/O電路203，在晶片間交互連接線371之可編程交互連接線361與DPIIC晶片410之晶片內交互連接線之可編程交互連接線361之間進行。訊號之傳輸可以(1)經由標準大宗商品化FPGA IC晶片200之小型I/O電路203，在晶片間交互連接線371之固定交互連接線364與標準大宗商品化FPGA IC晶片200之晶片內交互連接線502之固定交互連接線364之間進行；或者(2)經由DPIIC晶片410之小型I/O電路203，在晶片間交互連接線371之固定交互連接線364與DPIIC晶片410之晶片內交互連接線之固定交互連接線364之間進行。
請參見第11M圖，每一個的標準大宗商品化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的DPIIC晶片410，每一個的標準大宗商品化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的標準大宗商品化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的NVMIC晶片250，每一個的標準大宗商品化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的GPU晶片269a，每一個的標準大宗商品化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至CPU晶片269b，每一個的標準大宗商品化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的HBMIC晶片251，每一個的DPIIC晶片410可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的DPIIC晶片410可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的NVMIC晶片250，每一個的DPIIC晶片410可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的GPU晶片269a，每一個的DPIIC晶片410可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至CPU晶片269b，每一個的DPIIC晶片410可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的HBMIC晶片251，CPU晶片269b可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的GPU晶片269a，CPU晶片269b可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的HBMIC晶片251，其中一個的GPU晶片269a可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其中一個的HBMIC晶片251，且在該其中一個的GPU晶片269a與該其中一個的HBMIC晶片251之間所進行傳輸的資料位元寬度可以是大於或等於64、128、256、512、1024、2048、4096、8K或16K，每一個的NVMIC晶片250可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的HBMIC晶片251可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的GPU晶片269a可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，CPU晶片269b可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260。
請參見第11M圖，邏輯驅動器300可以包括多個專用I/O晶片265，位在邏輯驅動器300之周圍區域，其係環繞邏輯驅動器300之中間區域，其中邏輯驅動器300之中間區域係容置有標準大宗商品化FPGA IC晶片200、NVMIC晶片321、專用控制晶片260、GPU晶片269a、CPU晶片269b、HBMIC晶片251及DPIIC晶片410。每一個的標準大宗商品化FPGA IC晶片200可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的DPIIC晶片410可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的NVMIC晶片321可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，專用控制晶片260可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的GPU晶片269a可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，CPU晶片269b可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的HBMIC晶片251可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265。
因此，在第十型邏輯驅動器300中，GPU晶片269a可以與HBMIC晶片251配合運作，進行高速、高頻寬的平行處理及/或平行運算。請參見第11M圖，每一個的標準大宗商品化FPGA IC晶片200可以參考如第8A圖至第8J圖所揭露之內容，而每一個的DPIIC晶片410可以參考如第9圖所揭露之內容。此外，標準大宗商品化FPGA IC晶片200、DPIIC晶片410、專用I/O晶片265、NVMIC晶片250、專用控制晶片260還可以參考如第11A圖所揭露之內容。
XI. 第十一型之邏輯驅動器
第11N圖係為根據本申請案之實施例所繪示之第十一型標準大宗商品化邏輯驅動器之上視示意圖。針對繪示於第11A圖至第11N圖中的相同標號所指示的元件，繪示於第11N圖中的該元件可以參考該元件於第11A圖至第11M圖中的說明。請參見第11N圖，第十一型標準大宗商品化邏輯驅動器300封裝有如上所述的PCIC晶片269，例如是多個的TPU晶片269c及一個的CPU晶片269b。再者，標準大宗商品化邏輯驅動器300還封裝有多個的HBMIC晶片251，其每一個係相鄰於其中一個的TPU晶片269c，用於與該其中一個的TPU晶片269c進行高速與高頻寬的資料傳輸。在標準大宗商品化邏輯驅動器300中，每一個的HBMIC晶片251可以是高速高頻寬的動態隨機存取記憶體(DRAM)晶片、高速高頻寬的靜態隨機存取記憶體(SRAM)晶片、磁阻式隨機存取記憶體(MRAM)晶片或電阻式隨機存取記憶體(RRAM)晶片。標準大宗商品化邏輯驅動器300還封裝有複數個標準大宗商品化FPGA IC晶片200及一或多個的NVMIC晶片250，NVMIC晶片250係以非揮發性的方式儲存用於編程FPGA IC晶片200之可編程邏輯區塊201及交叉點開關379之結果值或編程碼及儲存用於編程DPIIC晶片410之交叉點開關379之編程碼，如第6A圖至第9圖所揭露之內容。CPU晶片269b、專用控制晶片260、標準大宗商品化FPGA IC晶片200、TPU晶片269c、NVMIC晶片250及HBMIC晶片251係在邏輯驅動器300中排列成矩陣的形式，其中CPU晶片269b及專用控制晶片260係設在其中間區域，被容置有標準大宗商品化FPGA IC晶片200、TPU晶片269c、NVMIC晶片250及HBMIC晶片251之周邊區域環繞。
請參見第11N圖，第十一型標準大宗商品化邏輯驅動器300包括晶片間交互連接線371，可以在標準大宗商品化FPGA IC晶片200、NVMIC晶片250、專用控制晶片260、TPU晶片269c、CPU晶片269b及HBMIC晶片251其中相鄰的兩個之間。標準大宗商品化邏輯驅動器300可以包括複數個DPIIC晶片410，對準於垂直延伸之一束晶片間交互連接線371及水平延伸之一束晶片間交互連接線371之交叉點處。每一DPIIC晶片410係設在標準大宗商品化FPGA IC晶片200、NVMIC晶片250、專用控制晶片260、TPU晶片269c、CPU晶片269b及HBMIC晶片251其中四個的周圍及該其中四個的角落處。每一晶片間交互連接線371可以是如第7A圖至第7C圖及所描述之可編程交互連接線361或固定交互連接線364，並可參見前述之“可編程交互連接線之說明”及“固定交互連接線之說明”。訊號之傳輸可以(1)經由標準大宗商品化FPGA IC晶片200之小型I/O電路203，在晶片間交互連接線371之可編程交互連接線361與標準大宗商品化FPGA IC晶片200之晶片內交互連接線502之可編程交互連接線361之間進行；或者(2)經由DPIIC晶片410之小型I/O電路203，在晶片間交互連接線371之可編程交互連接線361與DPIIC晶片410之晶片內交互連接線之可編程交互連接線361之間進行。訊號之傳輸可以(1)經由標準大宗商品化FPGA IC晶片200之小型I/O電路203，在晶片間交互連接線371之固定交互連接線364與標準大宗商品化FPGA IC晶片200之晶片內交互連接線502之固定交互連接線364之間進行；或者(2)經由DPIIC晶片410之小型I/O電路203，在晶片間交互連接線371之固定交互連接線364與DPIIC晶片410之晶片內交互連接線之固定交互連接線364之間進行。
請參見第11N圖，每一個的標準大宗商品化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的DPIIC晶片410，每一個的標準大宗商品化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的標準大宗商品化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的NVMIC晶片250，每一個的標準大宗商品化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的TPU晶片269c，每一個的標準大宗商品化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至CPU晶片269b，每一個的標準大宗商品化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的HBMIC晶片251，每一個的DPIIC晶片410可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的DPIIC晶片410可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的NVMIC晶片250，每一個的DPIIC晶片410可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的TPU晶片269c，每一個的DPIIC晶片410可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至CPU晶片269b，每一個的DPIIC晶片410可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的HBMIC晶片251，CPU晶片269b可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的TPU晶片269c，CPU晶片269b可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的HBMIC晶片251，其中一個的TPU晶片269c可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其中一個的HBMIC晶片251，且在該其中一個的TPU晶片269c與該其中一個的HBMIC晶片251之間所進行傳輸的資料位元寬度可以是大於或等於64、128、256、512、1024、2048、4096、8K或16K，每一個的NVMIC晶片250可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的HBMIC晶片251可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的TPU晶片269c可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，CPU晶片269b可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260。
請參見第11N圖，邏輯驅動器300可以包括多個專用I/O晶片265，位在邏輯驅動器300之周圍區域，其係環繞邏輯驅動器300之中間區域，其中邏輯驅動器300之中間區域係容置有標準大宗商品化FPGA IC晶片200、NVMIC晶片321、專用控制晶片260、TPU晶片269c、CPU晶片269b、HBMIC晶片251及DPIIC晶片410。每一個的標準大宗商品化FPGA IC晶片200可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的DPIIC晶片410可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的NVMIC晶片321可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，專用控制晶片260可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的TPU晶片269c可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，CPU晶片269b可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的HBMIC晶片251可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265。
因此，在第十一型邏輯驅動器300中，TPU晶片269c可以與HBMIC晶片251配合運作，進行高速、高頻寬的平行處理及/或平行運算。請參見第11N圖，每一個的標準大宗商品化FPGA IC晶片200可以參考如第8A圖至第8J圖所揭露之內容，而每一個的DPIIC晶片410可以參考如第9圖所揭露之內容。此外，標準大宗商品化FPGA IC晶片200、DPIIC晶片410、專用I/O晶片265、NVMIC晶片250、專用控制晶片260還可以參考如第11A圖所揭露之內容。
綜上所述，請參見第11F圖至第11N圖，當標準大宗商品化FPGA IC晶片200之可編程交互連接線361及DPIIC晶片410之可編程交互連接線361經編程之後，經編程後之可編程交互連接線361可同時配合標準大宗商品化FPGA IC晶片200之固定交互連接線364及DPIIC晶片410之固定交互連接線364針對特定的應用提供特定的功能。在相同的邏輯驅動器300中，標準大宗商品化FPGA IC晶片200可同時配合例如是GPU晶片、CPU晶片、TPU晶片或DSP晶片之PCIC晶片269之運作針對下列應用提供強大的功能及運算：人工智能(AI)、機器學習、深入學習、大數據、物聯網(IOT)、虛擬現實(VR)、增強現實(AR)、無人駕駛汽車電子、圖形處理(GP)、數字信號處理(DSP)、微控制(MC)及/或中央處理(CP)等。
邏輯驅動器之交互連接架構
第12A圖至第12C圖係為根據本申請案之實施例所繪示之在邏輯驅動器中各種連接形式之示意圖。請參見第12A圖至第12C圖，方塊250係代表在如第11A圖至第11N圖所繪示之邏輯驅動器300中NVMIC晶片250之組合，二方塊200係代表在如第11A圖至第11N圖所繪示之邏輯驅動器300中二不同群組之標準大宗商品化FPGA IC晶片200，方塊410係代表在如第11A圖至第11N圖所繪示之邏輯驅動器300中DPIIC晶片410之組合，方塊265係代表在如第11A圖至第11N圖所繪示之邏輯驅動器300中專用I/O晶片265之組合，方塊360係代表在如第11A圖至第11N圖所繪示之邏輯驅動器300中專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268。
請參見第11A圖至第11N圖及第12A圖至第12C圖，NVMIC晶片250可以從位在邏輯驅動器300之外的外部電路271載入結果值或第一編程碼，使得經由晶片間交互連接線371之固定交互連接線364及標準大宗商品化FPGA IC晶片200之晶片內交互連接線502之固定交互連接線364可以將該結果值或第一編程碼由NVMIC晶片250傳送至標準大宗商品化FPGA IC晶片200之記憶單元490，用以編程標準大宗商品化FPGA IC晶片200之可編程邏輯區塊201，如第6A圖所揭露之內容。NVMIC晶片250可以從位在邏輯驅動器300之外的外部電路271載入第二編程碼，使得經由晶片間交互連接線371之固定交互連接線364及標準大宗商品化FPGA IC晶片200之晶片內交互連接線502之固定交互連接線364可以將該第二編程碼由NVMIC晶片250傳送至標準大宗商品化FPGA IC晶片200之記憶單元362，用以編程標準大宗商品化FPGA IC晶片200之通過/不通開關258及/或交叉點開關379，如第2A圖至第2F圖、第3A圖至第3D圖及第7A圖至第7C圖所揭露之內容。NVMIC晶片250可以從位在邏輯驅動器300之外的外部電路271載入第三編程碼，使得經由晶片間交互連接線371之固定交互連接線364及DPIIC晶片410之晶片內交互連接線之固定交互連接線364可以將該第三編程碼由NVMIC晶片250傳送至DPIIC晶片410之記憶單元362，用以編程DPIIC晶片410之通過/不通開關258及/或交叉點開關379，如第2A圖至第2F圖、第3A圖至第3D圖及第7A圖至第7C圖所揭露之內容。在一實施例中，位在邏輯驅動器300之外的外部電路271並不允許由在邏輯驅動器300中任何的NVMIC晶片250載入上述的結果值、第一編程碼、第二編程碼及第三編程碼；或者在其他實施例中，則可允許位在邏輯驅動器300之外的外部電路271由在邏輯驅動器300中的NVMIC晶片250載入上述的結果值、第一編程碼、第二編程碼及第三編程碼。
I. 邏輯驅動器之第一型交互連接架構
請參見第11A圖至第11N圖及第12A圖，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的標準大宗商品化FPGA IC晶片200之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的DPIIC晶片410之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至其他全部的專用I/O晶片265之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的標準大宗商品化FPGA IC晶片200之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的DPIIC晶片410之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的專用I/O晶片265之小型I/O電路203。
請參見第11A圖至第11N圖及第12A圖，每一個的DPIIC晶片410之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的標準大宗商品化FPGA IC晶片200之小型I/O電路203，每一個的DPIIC晶片410之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至其他全部的DPIIC晶片410之小型I/O電路203，每一個的DPIIC晶片410之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的標準大宗商品化FPGA IC晶片200之小型I/O電路203，每一個的DPIIC晶片410之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的DPIIC晶片410之小型I/O電路203。
請參見第11A圖至第11N圖及第12A圖，每一個的標準大宗商品化FPGA IC晶片200之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至其他全部的標準大宗商品化FPGA IC晶片200之小型I/O電路203，每一個的標準大宗商品化FPGA IC晶片200之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的標準大宗商品化FPGA IC晶片200之小型I/O電路203。
請參見第11A圖至第11N圖及第12A圖，在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的標準大宗商品化FPGA IC晶片200之小型I/O電路203，在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的標準大宗商品化FPGA IC晶片200之小型I/O電路203，在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的DPIIC晶片410之小型I/O電路203，在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的DPIIC晶片410之小型I/O電路203，在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之大型I/O電路341可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的NVMIC晶片250之大型I/O電路341，在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之大型I/O電路341可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的專用I/O晶片265之大型I/O電路341，在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之大型I/O電路341可以耦接至位在邏輯驅動器300之外的外部電路271。
請參見第11A圖至第11N圖及第12A圖，每一個的專用I/O晶片265之大型I/O電路341可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的NVMIC晶片250之大型I/O電路341，每一個的專用I/O晶片265之大型I/O電路341可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的專用I/O晶片265之大型I/O電路341，每一個的專用I/O晶片265之大型I/O電路341可以耦接至位在邏輯驅動器300之外的外部電路271。
請參見第11A圖至第11N圖及第12A圖，每一個的NVMIC晶片250之大型I/O電路341可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的NVMIC晶片250之大型I/O電路341，每一個的NVMIC晶片250之大型I/O電路341可以耦接至位在邏輯驅動器300之外的外部電路271。在本實施例之邏輯驅動器300中，每一個的NVMIC晶片250並不具有輸入電容、輸出電容、驅動能力或驅動負荷小於2 pF之I/O電路，而具有如第5A圖所描述之大型I/O電路341，進行上述的耦接。每一個的NVMIC晶片250可以經由一或多個的專用I/O晶片265傳送資料至全部的標準大宗商品化FPGA IC晶片200，每一個的NVMIC晶片250可以經由一或多個的專用I/O晶片265傳送資料至全部的DPIIC晶片410，每一個的NVMIC晶片250並不可以在不經由專用I/O晶片265之情況下傳送資料至標準大宗商品化FPGA IC晶片200，每一個的NVMIC晶片250並不可以在不經由專用I/O晶片265之情況下傳送資料至DPIIC晶片410。
(1)用於編程記憶單元之交互連接線路
請參見第11A圖至第11N圖及第12A圖，在一實施例中，在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268可以產生一控制指令傳送至其大型I/O電路341，以驅動該控制指令經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的NVMIC晶片250之第一個的大型I/O電路341。針對該其中一個的NVMIC晶片250，其第一個的大型I/O電路341可以驅動該控制指令至其內部電路，以命令其內部電路傳送編程碼至其第二個的大型I/O電路341，其第二個的大型I/O電路341可以驅動編程碼經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的專用I/O晶片265之大型I/O電路341。針對該其中一個的專用I/O晶片265，其大型I/O電路341可以驅動編程碼至其小型I/O電路203，其小型I/O電路203可以驅動編程碼經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的DPIIC晶片410之小型I/O電路203。針對該其中一個的DPIIC晶片410，其小型I/O電路203可以驅動編程碼經由一或多條其晶片內交互連接線之固定交互連接線364傳送至其記憶陣列區塊423中其中一個的其記憶單元362，如第9圖所描述之內容，使得編程碼可以儲存於該其中一個的其記憶單元362中，用以編程其通過/不通開關258及/或交叉點開關379，如第2A圖至第2F圖、第3A圖至第3D圖及第7A圖至第7C圖所描述之內容。
或者，請參見第11A圖至第11N圖及第12A圖，在另一實施例中，在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268可以產生一控制指令傳送至其大型I/O電路341，以驅動該控制指令經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的NVMIC晶片250之第一個的大型I/O電路341。針對該其中一個的NVMIC晶片250，其第一個的大型I/O電路341可以驅動該控制指令至其內部電路，以命令其內部電路傳送編程碼至其第二個的大型I/O電路341，其第二個的大型I/O電路341可以驅動編程碼經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的專用I/O晶片265之大型I/O電路341。針對該其中一個的專用I/O晶片265，其大型I/O電路341可以驅動編程碼至其小型I/O電路203，其小型I/O電路203可以驅動編程碼經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的標準大宗商品化FPGA IC晶片200之小型I/O電路203。針對該其中一個的標準大宗商品化FPGA IC晶片200，其小型I/O電路203可以驅動編程碼經由一或多條其晶片內交互連接線502之固定交互連接線364傳送至其中一個的其記憶單元362，使得編程碼可以儲存於該其中一個的其記憶單元362中，用以編程其通過/不通開關258及/或交叉點開關379，如第2A圖至第2F圖、第3A圖至第3D圖及第7A圖至第7C圖所描述之內容。
或者，請參見第11A圖至第11N圖及第12A圖，在另一實施例中，在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268可以產生一控制指令傳送至其大型I/O電路341，以驅動該控制指令經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的NVMIC晶片250之第一個的大型I/O電路341。針對該其中一個的NVMIC晶片250，其第一個的大型I/O電路341可以驅動該控制指令至其內部電路，以命令其內部電路傳送結果值或編程碼至其第二個的大型I/O電路341，其第二個的大型I/O電路341可以驅動結果值或編程碼經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的專用I/O晶片265之大型I/O電路341。針對該其中一個的專用I/O晶片265，其大型I/O電路341可以驅動結果值或編程碼至其小型I/O電路203，其小型I/O電路203可以驅動結果值或編程碼經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的標準大宗商品化FPGA IC晶片200之小型I/O電路203。針對該其中一個的標準大宗商品化FPGA IC晶片200，其小型I/O電路203可以驅動結果值或編程碼經由一或多條其晶片內交互連接線502之固定交互連接線364傳送至其中一個的其記憶單元490，使得結果值或編程碼可以儲存於該其中一個的其記憶單元490中，用以編程其可編程邏輯區塊201，如第6A圖所描述之內容。
(2)用於運作之交互連接線路
請參見第11A圖至第11N圖及第12A圖，在一實施例中，其中一個的專用I/O晶片265之大型I/O電路341可以驅動來自邏輯驅動器300之外的外部電路271之訊號至其小型I/O電路203，該其中一個的專用I/O晶片265之小型I/O電路203可以驅動該訊號經由一或多條晶片間交互連接線371之可編程交互連接線361傳送至其中一個的DPIIC晶片410之第一個的小型I/O電路203。針對該其中一個的DPIIC晶片410，其第一個的小型I/O電路203可以驅動該訊號經由其晶片內交互連接線之第一個的可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該訊號由其晶片內交互連接線之第一個的可編程交互連接線361切換至其晶片內交互連接線之第二個的可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該訊號經由一或多條晶片間交互連接線371之可編程交互連接線361傳送至其中一個的標準大宗商品化FPGA IC晶片200之小型I/O電路203。針對該其中一個的標準大宗商品化FPGA IC晶片200，其小型I/O電路203可以驅動該訊號經由如第8G圖所繪示之其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279傳送至其交叉點開關379，其交叉點開關379可以將該訊號由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線279進行傳送，以傳送至其可編程邏輯區塊(LB) 201之輸入A0-A3的其中一個，如第6A圖所描述之內容。
請參見第11A圖至第11N圖及第12A圖，在另一實施例中，第一個的標準大宗商品化FPGA IC晶片200之可編程邏輯區塊(LB) 201可以產生輸出Dout，如第6A圖所描述之內容，經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279可以傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線279進行傳送，以傳送至其小型I/O電路203，其小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間交互連接線371之可編程交互連接線361傳送至其中一個的DPIIC晶片410之第一個的小型I/O電路203。針對該其中一個的DPIIC晶片410，其第一個的小型I/O電路203可以驅動該輸出Dout經由其晶片內交互連接線之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout由其晶片內交互連接線之第一組之可編程交互連接線361切換至其晶片內交互連接線之第二組之可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間交互連接線371之可編程交互連接線361傳送至第二個的標準大宗商品化FPGA IC晶片200之小型I/O電路203。針對第二個的標準大宗商品化FPGA IC晶片200，其小型I/O電路203可以驅動該輸出Dout經由如第8G圖所繪示之其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線279進行傳送，以傳送至其可編程邏輯區塊(LB) 201之輸入A0-A3的其中一個，如第6A圖所描述之內容。
請參見第11A圖至第11N圖及第12A圖，在另一實施例中，標準大宗商品化FPGA IC晶片200之可編程邏輯區塊(LB) 201可以產生輸出Dout，如第6A圖所描述之內容，經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279可以傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線279進行傳送，以傳送至其小型I/O電路203，其小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間交互連接線371之可編程交互連接線361傳送至其中一個的DPIIC晶片410之第一個的小型I/O電路203。針對該其中一個的DPIIC晶片410，其第一個的小型I/O電路203可以驅動該輸出Dout經由其晶片內交互連接線之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout由其晶片內交互連接線之第一組之可編程交互連接線361切換至其晶片內交互連接線之第二組之可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間交互連接線371之可編程交互連接線361傳送至其中一個的專用I/O晶片265之小型I/O電路203。針對該其中一個的專用I/O晶片265，其小型I/O電路203可以驅動該輸出Dout傳送至其大型I/O電路341，以傳送至位在邏輯驅動器300之外的外部電路271。
(3)用於控制之交互連接線路
請參見第11A圖至第11N圖及第12A圖，在一實施例中，在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268，其大型I/O電路341可以由位在邏輯驅動器300之外的外部電路271接收控制指令，或是可以傳送控制指令至位在邏輯驅動器300之外的外部電路271。
請參見第11A圖至第11N圖及第12A圖，在另一實施例中，其中一個的專用I/O晶片265之第一個的大型I/O電路341可以驅動來自位在邏輯驅動器300之外的外部電路271之控制指令傳送至其第二個的大型I/O電路341，其第二個的大型I/O電路341可以驅動控制指令經由一或多條之晶片間交互連接線371之固定交互連接線364傳送至控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之大型I/O電路341。
請參見第11A圖至第11N圖及第12A圖，在另一實施例中，在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之大型I/O電路341可以驅動控制指令經由一或多條之晶片間交互連接線371之固定交互連接線364傳送至其中一個的專用I/O晶片265之第一個的大型I/O電路341，該其中一個的專用I/O晶片265之第一個的大型I/O電路341可以驅動控制指令傳送至其第二個的大型I/O電路341，以傳送至位在邏輯驅動器300之外的外部電路271。
因此，請參見第11A圖至第11N圖及第12A圖，控制指令可以由位在邏輯驅動器300之外的外部電路271傳送至控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268，或是由控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268傳送至位在邏輯驅動器300之外的外部電路271。
II. 邏輯驅動器之第二型交互連接架構
請參見第11A圖至第11N圖及第12B圖，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的標準大宗商品化FPGA IC晶片200之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的DPIIC晶片410之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至其他全部的專用I/O晶片265之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的標準大宗商品化FPGA IC晶片200之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的DPIIC晶片410之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的專用I/O晶片265之小型I/O電路203。
請參見第11A圖至第11N圖及第12B圖，每一個的DPIIC晶片410之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的標準大宗商品化FPGA IC晶片200之小型I/O電路203，每一個的DPIIC晶片410之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至其他全部的DPIIC晶片410之小型I/O電路203，每一個的DPIIC晶片410之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的標準大宗商品化FPGA IC晶片200之小型I/O電路203，每一個的DPIIC晶片410之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的DPIIC晶片410之小型I/O電路203。
請參見第11A圖至第11N圖及第12B圖，每一個的標準大宗商品化FPGA IC晶片200之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至其他全部的標準大宗商品化FPGA IC晶片200之小型I/O電路203，每一個的標準大宗商品化FPGA IC晶片200之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的標準大宗商品化FPGA IC晶片200之小型I/O電路203。
請參見第11A圖至第11N圖及第12B圖，在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之大型I/O電路341可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的專用I/O晶片265之大型I/O電路341，在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之大型I/O電路341可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的NVMIC晶片250之大型I/O電路341，在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之大型I/O電路341可以耦接至位在邏輯驅動器300之外的外部電路271。
請參見第11A圖至第11N圖及第12B圖，每一個的NVMIC晶片250之大型I/O電路341可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的專用I/O晶片265之大型I/O電路341，每一個的NVMIC晶片250之大型I/O電路341可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的NVMIC晶片250之大型I/O電路341，每一個的專用I/O晶片265之大型I/O電路341可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的專用I/O晶片265之大型I/O電路341，每一個的NVMIC晶片250之大型I/O電路341可以耦接至位在邏輯驅動器300之外的外部電路271，每一個的專用I/O晶片265之大型I/O電路341可以耦接至位在邏輯驅動器300之外的外部電路271。
請參見第11A圖至第11N圖及第12B圖，在本實施例之邏輯驅動器300中，每一個的NVMIC晶片250並不具有輸入電容、輸出電容、驅動能力或驅動負荷小於2 pF之I/O電路，而具有如第5A圖所描述之大型I/O電路341，進行上述的耦接。每一個的NVMIC晶片250可以經由一或多個的專用I/O晶片265傳送資料至全部的標準大宗商品化FPGA IC晶片200，每一個的NVMIC晶片250可以經由一或多個的專用I/O晶片265傳送資料至全部的DPIIC晶片410，每一個的NVMIC晶片250並不可以在不經由專用I/O晶片265之情況下傳送資料至標準大宗商品化FPGA IC晶片200，每一個的NVMIC晶片250並不可以在不經由專用I/O晶片265之情況下傳送資料至DPIIC晶片410。在本實施例之邏輯驅動器300中，在晶片控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268並不具有輸入電容、輸出電容、驅動能力或驅動負荷小於2 pF之I/O電路，而具有如第5A圖所描述之大型I/O電路341，進行上述的耦接。在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268可以經由一或多個的專用I/O晶片265傳送控制指令或其他訊號至全部的標準大宗商品化FPGA IC晶片200，在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268可以經由一或多個的專用I/O晶片265傳送控制指令或其他訊號至全部的DPIIC晶片410，在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268並不可以在不經由專用I/O晶片265之情況下傳送控制指令或其他訊號至標準大宗商品化FPGA IC晶片200，在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268並不可以在不經由專用I/O晶片265之情況下傳送控制指令或其他訊號至DPIIC晶片410。
(1)用於編程記憶單元之交互連接線路
請參見第11A圖至第11N圖及第12B圖，在一實施例中，在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268可以產生一控制指令傳送至其大型I/O電路341，以驅動該控制指令經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的NVMIC晶片250之第一個的大型I/O電路341。針對該其中一個的NVMIC晶片250，其第一個的大型I/O電路341可以驅動該控制指令至其內部電路，以命令其內部電路傳送編程碼至其第二個的大型I/O電路341，其第二個的大型I/O電路341可以驅動編程碼經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的專用I/O晶片265之大型I/O電路341。針對該其中一個的專用I/O晶片265，其大型I/O電路341可以驅動編程碼至其小型I/O電路203，其小型I/O電路203可以驅動編程碼經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的DPIIC晶片410之小型I/O電路203。針對該其中一個的DPIIC晶片410，其小型I/O電路203可以驅動編程碼經由一或多條其晶片內交互連接線之固定交互連接線364傳送至其記憶陣列區塊423中其中一個的其記憶單元362，如第9圖所描述之內容，使得編程碼可以儲存於該其中一個的其記憶單元362中，用以編程其通過/不通開關258及/或交叉點開關379，如第2A圖至第2F圖、第3A圖至第3D圖及第7A圖至第7C圖所描述之內容。
或者，請參見第11A圖至第11N圖及第12B圖，在一實施例中，在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268可以產生一控制指令傳送至其大型I/O電路341，以驅動該控制指令經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的NVMIC晶片250之第一個的大型I/O電路341。針對該其中一個的NVMIC晶片250，其第一個的大型I/O電路341可以驅動該控制指令至其內部電路，以命令其內部電路傳送編程碼至其第二個的大型I/O電路341，其第二個的大型I/O電路341可以驅動編程碼經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的專用I/O晶片265之大型I/O電路341。針對該其中一個的專用I/O晶片265，其大型I/O電路341可以驅動編程碼至其小型I/O電路203，其小型I/O電路203可以驅動編程碼經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的標準大宗商品化FPGA IC晶片200之小型I/O電路203。針對該其中一個的標準大宗商品化FPGA IC晶片200，其小型I/O電路203可以驅動編程碼經由一或多條其晶片內交互連接線502之固定交互連接線364傳送至其中一個的其記憶單元362，使得編程碼可以儲存於該其中一個的其記憶單元362中，用以編程其通過/不通開關258及/或交叉點開關379，如第2A圖至第2F圖、第3A圖至第3D圖及第7A圖至第7C圖所描述之內容。
或者，請參見第11A圖至第11N圖及第12B圖，在一實施例中，在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268可以產生一控制指令傳送至其大型I/O電路341，以驅動該控制指令經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的NVMIC晶片250之第一個的大型I/O電路341。針對該其中一個的NVMIC晶片250，其第一個的大型I/O電路341可以驅動該控制指令至其內部電路，以命令其內部電路傳送結果值或編程碼至其第二個的大型I/O電路341，其第二個的大型I/O電路341可以驅動結果值或編程碼經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的專用I/O晶片265之大型I/O電路341。針對該其中一個的專用I/O晶片265，其大型I/O電路341可以驅動結果值或編程碼至其小型I/O電路203，其小型I/O電路203可以驅動結果值或編程碼經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的標準大宗商品化FPGA IC晶片200之小型I/O電路203。針對該其中一個的標準大宗商品化FPGA IC晶片200，其小型I/O電路203可以驅動結果值或編程碼經由一或多條其晶片內交互連接線502之固定交互連接線364傳送至其中一個的其記憶單元490，使得結果值或編程碼可以儲存於該其中一個的其記憶單元490中，用以編程其可編程邏輯區塊201，如第6A圖所描述之內容。
(2)用於運作之交互連接線路
請參見第11A圖至第11N圖及第12B圖，在一實施例中，其中一個的專用I/O晶片265之大型I/O電路341可以驅動來自邏輯驅動器300之外的外部電路271之訊號至其小型I/O電路203，該其中一個的專用I/O晶片265之小型I/O電路203可以驅動該訊號經由一或多條晶片間交互連接線371之可編程交互連接線361傳送至其中一個的DPIIC晶片410之第一個的小型I/O電路203。針對該其中一個的DPIIC晶片410，其第一個的小型I/O電路203可以驅動該訊號經由其晶片內交互連接線之第一個的可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該訊號由其晶片內交互連接線之第一個的可編程交互連接線361切換至其晶片內交互連接線之第二個的可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該訊號經由一或多條晶片間交互連接線371之可編程交互連接線361傳送至其中一個的標準大宗商品化FPGA IC晶片200之小型I/O電路203。針對該其中一個的標準大宗商品化FPGA IC晶片200，其小型I/O電路203可以驅動該訊號經由如第8G圖所繪示之其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279傳送至其交叉點開關379，其交叉點開關379可以將該訊號由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線279進行傳送，以傳送至其可編程邏輯區塊(LB) 201之輸入A0-A3的其中一個，如第6A圖所描述之內容。
請參見第11A圖至第11N圖及第12B圖，在另一實施例中，第一個的標準大宗商品化FPGA IC晶片200之可編程邏輯區塊(LB) 201可以產生輸出Dout，如第6A圖所描述之內容，經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279可以傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線279進行傳送，以傳送至其小型I/O電路203，其小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間交互連接線371之可編程交互連接線361傳送至其中一個的DPIIC晶片410之第一個的小型I/O電路203。針對該其中一個的DPIIC晶片410，其第一個的小型I/O電路203可以驅動該輸出Dout經由其晶片內交互連接線之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout由其晶片內交互連接線之第一組之可編程交互連接線361切換至其晶片內交互連接線之第二組之可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間交互連接線371之可編程交互連接線361傳送至第二個的標準大宗商品化FPGA IC晶片200之小型I/O電路203。針對第二個的標準大宗商品化FPGA IC晶片200，其小型I/O電路203可以驅動該輸出Dout經由如第8G圖所繪示之其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線279進行傳送，以傳送至其可編程邏輯區塊(LB) 201之輸入A0-A3的其中一個，如第6A圖所描述之內容。
請參見第11A圖至第11N圖及第12B圖，在另一實施例中，標準大宗商品化FPGA IC晶片200之可編程邏輯區塊(LB) 201可以產生輸出Dout，如第6A圖所描述之內容，經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279可以傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線279進行傳送，以傳送至其小型I/O電路203，其小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間交互連接線371之可編程交互連接線361傳送至其中一個的DPIIC晶片410之第一個的小型I/O電路203。針對該其中一個的DPIIC晶片410，其第一個的小型I/O電路203可以驅動該輸出Dout經由其晶片內交互連接線之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout由其晶片內交互連接線之第一組之可編程交互連接線361切換至其晶片內交互連接線之第二組之可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間交互連接線371之可編程交互連接線361傳送至其中一個的專用I/O晶片265之小型I/O電路203。針對該其中一個的專用I/O晶片265，其小型I/O電路203可以驅動該輸出Dout傳送至其大型I/O電路341，以傳送至位在邏輯驅動器300之外的外部電路271。
(3)用於控制之交互連接線路
請參見第11A圖至第11N圖及第12B圖，在一實施例中，針對在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268，其大型I/O電路341可以由位在邏輯驅動器300之外的外部電路271接收控制指令，或是可以傳送控制指令至位在邏輯驅動器300之外的外部電路271。
請參見第11A圖至第11N圖及第12B圖，在另一實施例中，其中一個的專用I/O晶片265之第一個的大型I/O電路341可以驅動來自位在邏輯驅動器300之外的外部電路271之控制指令傳送至其第二個的大型I/O電路341，其第二個的大型I/O電路341可以驅動控制指令經由一或多條之晶片間交互連接線371之固定交互連接線364傳送至在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之大型I/O電路341。
請參見第11A圖至第11N圖及第12B圖，在另一實施例中，在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之大型I/O電路341可以驅動控制指令經由一或多條之晶片間交互連接線371之固定交互連接線364傳送至其中一個的專用I/O晶片265之第一個的大型I/O電路341，該其中一個的專用I/O晶片265之第一個的大型I/O電路341可以驅動控制指令傳送至其第二個的大型I/O電路341，以傳送至位在邏輯驅動器300之外的外部電路271。
因此，請參見第11A圖至第11N圖及第12B圖，控制指令可以由位在邏輯驅動器300之外的外部電路271傳送至控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268，或是由在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268傳送至位在邏輯驅動器300之外的外部電路271。
III. 邏輯驅動器之第三型交互連接架構
請參見第11A圖至第11N圖及第12C圖，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的標準大宗商品化FPGA IC晶片200之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的DPIIC晶片410之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至其他全部的專用I/O晶片265之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的標準大宗商品化FPGA IC晶片200之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的DPIIC晶片410之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的專用I/O晶片265之小型I/O電路203。
請參見第11A圖至第11N圖及第12C圖，每一個的DPIIC晶片410之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的標準大宗商品化FPGA IC晶片200之小型I/O電路203，每一個的DPIIC晶片410之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至其他全部的DPIIC晶片410之小型I/O電路203，每一個的DPIIC晶片410之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的標準大宗商品化FPGA IC晶片200之小型I/O電路203，每一個的DPIIC晶片410之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的DPIIC晶片410之小型I/O電路203。
請參見第11A圖至第11N圖及第12C圖，每一個的標準大宗商品化FPGA IC晶片200之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至其他全部的標準大宗商品化FPGA IC晶片200之小型I/O電路203，每一個的標準大宗商品化FPGA IC晶片200之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的標準大宗商品化FPGA IC晶片200之小型I/O電路203。
請參見第11A圖至第11N圖及第12C圖，在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的標準大宗商品化FPGA IC晶片200之小型I/O電路203，在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的標準大宗商品化FPGA IC晶片200之小型I/O電路203，在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的DPIIC晶片410之小型I/O電路203，在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的DPIIC晶片410之小型I/O電路203，在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的NVMIC晶片250之小型I/O電路203，在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的專用I/O晶片265之小型I/O電路203，在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之大型I/O電路341可以耦接至位在邏輯驅動器300之外的外部電路271。
請參見第11A圖至第11N圖及第12C圖，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的NVMIC晶片250之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的專用I/O晶片265之小型I/O電路203，每一個的專用I/O晶片265之大型I/O電路341可以耦接至位在邏輯驅動器300之外的外部電路271。
請參見第11A圖至第11N圖及第12C圖，每一個的NVMIC晶片250之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的標準大宗商品化FPGA IC晶片200之小型I/O電路203，每一個的NVMIC晶片250之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的標準大宗商品化FPGA IC晶片200之小型I/O電路203，每一個的NVMIC晶片250之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的DPIIC晶片410之小型I/O電路203，每一個的NVMIC晶片250之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的DPIIC晶片410之小型I/O電路203，每一個的NVMIC晶片250之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的NVMIC晶片250之小型I/O電路203，每一個的NVMIC晶片250之大型I/O電路341可以耦接至位在邏輯驅動器300之外的外部電路271。
(1)用於編程記憶單元之交互連接線路
請參見第11A圖至第11N圖及第12C圖，在一實施例中，在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268可以產生一控制指令傳送至其小型I/O電路203，以驅動該控制指令經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的NVMIC晶片250之第一個的小型I/O電路203。針對該其中一個的NVMIC晶片250，其第一個的小型I/O電路203可以驅動該控制指令至其內部電路，以命令其內部電路傳送編程碼至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動編程碼經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的DPIIC晶片410之小型I/O電路203。針對該其中一個的DPIIC晶片410，其小型I/O電路203可以驅動編程碼經由一或多條其晶片內交互連接線之固定交互連接線364傳送至其記憶陣列區塊423中其中一個的其記憶單元362，如第9圖所描述之內容，使得編程碼可以儲存於該其中一個的其記憶單元362中，用以編程其通過/不通開關258及/或交叉點開關379，如第2A圖至第2F圖、第3A圖至第3D圖及第7A圖至第7C圖所描述之內容。
或者，請參見第11A圖至第11N圖及第12C圖，在另一實施例中，在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268可以產生一控制指令傳送至其小型I/O電路203，以驅動該控制指令經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的NVMIC晶片250之第一個的小型I/O電路203。針對該其中一個的NVMIC晶片250，其第一個的小型I/O電路203可以驅動該控制指令至其內部電路，以命令其內部電路傳送編程碼至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動編程碼經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的標準大宗商品化FPGA IC晶片200之小型I/O電路203。針對該其中一個的標準大宗商品化FPGA IC晶片200，其小型I/O電路203可以驅動編程碼經由一或多條其晶片內交互連接線502之固定交互連接線364傳送至其中一個的其記憶單元362，使得編程碼可以儲存於該其中一個的其記憶單元362中，用以編程其通過/不通開關258及/或交叉點開關379，如第2A圖至第2F圖、第3A圖至第3D圖及第7A圖至第7C圖所描述之內容。
或者，請參見第11A圖至第11N圖及第12C圖，在另一實施例中，在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268可以產生一控制指令傳送至其小型I/O電路203，以驅動該控制指令經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的NVMIC晶片250之第一個的小型I/O電路203。針對該其中一個的NVMIC晶片250，其第一個的小型I/O電路203可以驅動該控制指令至其內部電路，以命令其內部電路傳送結果值或編程碼至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動結果值或編程碼經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的標準大宗商品化FPGA IC晶片200之小型I/O電路203。針對該其中一個的標準大宗商品化FPGA IC晶片200，其小型I/O電路203可以驅動結果值或編程碼經由一或多條其晶片內交互連接線502之固定交互連接線364傳送至其中一個的其記憶單元490，使得結果值或編程碼可以儲存於該其中一個的其記憶單元490中，用以編程其可編程邏輯區塊201，如第6A圖所描述之內容。
(2)用於運作之交互連接線路
請參見第11A圖至第11N圖及第12C圖，在一實施例中，其中一個的專用I/O晶片265之大型I/O電路341可以驅動來自邏輯驅動器300之外的外部電路271之訊號至其小型I/O電路203，該其中一個的專用I/O晶片265之小型I/O電路203可以驅動該訊號經由一或多條晶片間交互連接線371之可編程交互連接線361傳送至其中一個的DPIIC晶片410之第一個的小型I/O電路203。針對該其中一個的DPIIC晶片410，其第一個的小型I/O電路203可以驅動該訊號經由其晶片內交互連接線之第一個的可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該訊號由其晶片內交互連接線之第一個的可編程交互連接線361切換至其晶片內交互連接線之第二個的可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該訊號經由一或多條晶片間交互連接線371之可編程交互連接線361傳送至其中一個的標準大宗商品化FPGA IC晶片200之小型I/O電路203。針對該其中一個的標準大宗商品化FPGA IC晶片200，其小型I/O電路203可以驅動該訊號經由如第8G圖所繪示之其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279傳送至其交叉點開關379，其交叉點開關379可以將該訊號由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線279進行傳送，以傳送至其可編程邏輯區塊(LB) 201之輸入A0-A3的其中一個，如第6A圖所描述之內容。
請參見第11A圖至第11N圖及第12C圖，在另一實施例中，第一個的標準大宗商品化FPGA IC晶片200之可編程邏輯區塊(LB) 201可以產生輸出Dout，如第6A圖所描述之內容，經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279可以傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線279進行傳送，以傳送至其小型I/O電路203，其小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間交互連接線371之可編程交互連接線361傳送至其中一個的DPIIC晶片410之第一個的小型I/O電路203。針對該其中一個的DPIIC晶片410，其第一個的小型I/O電路203可以驅動該輸出Dout經由其晶片內交互連接線之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout由其晶片內交互連接線之第一組之可編程交互連接線361切換至其晶片內交互連接線之第二組之可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間交互連接線371之可編程交互連接線361傳送至第二個的標準大宗商品化FPGA IC晶片200之小型I/O電路203。針對第二個的標準大宗商品化FPGA IC晶片200，其小型I/O電路203可以驅動該輸出Dout經由如第8G圖所繪示之其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線279進行傳送，以傳送至其可編程邏輯區塊(LB) 201之輸入A0-A3的其中一個，如第6A圖所描述之內容。
請參見第11A圖至第11N圖及第12C圖，在另一實施例中，標準大宗商品化FPGA IC晶片200之可編程邏輯區塊(LB) 201可以產生輸出Dout，如第6A圖所描述之內容，經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279可以傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線279進行傳送，以傳送至其小型I/O電路203，其小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間交互連接線371之可編程交互連接線361傳送至其中一個的DPIIC晶片410之第一個的小型I/O電路203。針對該其中一個的DPIIC晶片410，其第一個的小型I/O電路203可以驅動該輸出Dout經由其晶片內交互連接線之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout由其晶片內交互連接線之第一組之可編程交互連接線361切換至其晶片內交互連接線之第二組之可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間交互連接線371之可編程交互連接線361傳送至其中一個的專用I/O晶片265之小型I/O電路203。針對該其中一個的專用I/O晶片265，其小型I/O電路203可以驅動該輸出Dout傳送至其大型I/O電路341，以傳送至位在邏輯驅動器300之外的外部電路271。
(3)用於控制之交互連接線路
請參見第11A圖至第11N圖及第12C圖，在一實施例中，針對在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268，其大型I/O電路341可以由位在邏輯驅動器300之外的外部電路271接收控制指令，或是可以傳送控制指令至位在邏輯驅動器300之外的外部電路271。
請參見第11A圖至第11N圖及第12C圖，在另一實施例中，其中一個的專用I/O晶片265之大型I/O電路341可以驅動來自位在邏輯驅動器300之外的外部電路271之控制指令傳送至其小型I/O電路203，其小型I/O電路341可以驅動控制指令經由一或多條之晶片間交互連接線371之固定交互連接線364傳送至在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之小型I/O電路203。
請參見第11A圖至第11N圖及第12C圖，在另一實施例中，在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之小型I/O電路203可以驅動控制指令經由一或多條之晶片間交互連接線371之固定交互連接線364傳送至其中一個的專用I/O晶片265之小型I/O電路203，該其中一個的專用I/O晶片265之小型I/O電路203可以驅動控制指令傳送至其大型I/O電路341，以傳送至位在邏輯驅動器300之外的外部電路271。
因此，請參見第11A圖至第11N圖及第12C圖，控制指令可以由位在邏輯驅動器300之外的外部電路271傳送至控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268，或是由在控制方塊360中的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268傳送至位在邏輯驅動器300之外的外部電路271。
資料下載至記憶體單元的算法
第13A圖為本發明實施例中用於資料下載至記憶體單元的算法方塊圖，如第13A圖所示，用於下載資料至如第8A圖至第8J圖中的標準大宗商品化FPGA IC晶片200的複數記憶體單元490及記憶體單元362及下載至如第9圖的DPIIC 晶片410中的記憶體矩陣區塊423之複數記憶體單元362內，一緩衝/驅動單元或緩衝器340可提供用於驅動資料，例如產生值(resulting values)或編程碼，串聯輸出至緩衝/驅動單元或緩衝器340，並且並聯放大資料至標準大宗商品化FPGA IC晶片200的複數記憶體單元490及記憶體單元362及(或)至DPIIC 晶片410的複數記憶體單元362上，此外，控制單元337可用來控制緩衝/驅動單元340的複數記憶體單元446(也就是如第1A圖中第一型態的一複數SRAM單元)串聯耦接至緩衝/驅動單元340的一輸入及控制記憶體單元446並聯耦接至複數相對應的輸出，緩衝/驅動單元340可分別耦接至如第8A圖至第8J圖中的標準大宗商品化FPGA IC晶片200的複數記憶體單元490及記憶體單元362及(或)分別耦接至如第9圖中的DPIIC 晶片410中記憶體矩陣區塊423的複數記憶體單元362。
第13B圖為本發明實施例用於資料下載的結構示意圖，如第13B圖，在SATA的標準中，接合連接點586包含：(1)記憶體單元446(也就是如第1A圖中第一型態的一複數SRAM單元)；(2)複數開關449(也也就是如第1A圖中第一型態的一複數SRAM單元)中的每一開關449之通道之一端並聯耦接至其它的或另一個開關449的每一個，及開關449之通道的其它端串聯耦接至一記憶體單元446，及(3)複數開關336中的每一個的通道之一端串聯耦接一記憶體單元446及其它端串聯耦接至如第8A圖至第8J圖中的標準大宗商品化FPGA IC晶片200的一複數記憶體單元490及記憶體單元362或如第9圖中DPIIC 晶片410中記憶體矩陣區塊423的一複數記憶體單元362。
如第13B圖所示，控制單元337通過複數字元線451(也就是如第1A圖中第一型態的一複數SRAM單元)耦接至開關449的複數閘極端，由此，控制單元337用於打開在每一時脈週期(clock cycles)的每一第一時脈期間(clock periods)第一開關449及關閉其它的開關449，控制單元337用於打開在每一時脈週期內的一第二時脈期間中所有的開關336及關閉在每一時脈週期內的每一第一時脈期間內的所有開關336，控制單元337用於關閉在每一時脈週期內第二時脈期間的所有開關449。
例如，如第13B圖所示，在一第一個時脈週期內的一第一個第一時脈期間、控制單元337可打開最底端的一個開關449及關閉其它的開關449，由此從緩衝/驅動單元340輸入之第一資料(例如是一第一個第一產生值或編程碼)通過最底端一個開關449之通道而鎖存或儲存在最底端的一個記憶體單元446，接著，在第一個時脈週期內的第二個第一時脈期間可打開第二底端一開關449及關閉其它的開關449，由此從緩衝/驅動單元340輸入的第二資料(例如是第二個產生值或編程碼)通過第二底部的一個開關449的通道，而鎖存或儲存在第二底部的一個記憶體單元446，在第一個時脈週期中，控制單元337可依序打開開關449，並且在第一個時脈期間中依次打開開關449的其他部分，從而從第一個產生值或編程碼中取出第一組數據 緩衝/驅動單元340的輸入可以依次逐一通過開關449的通道被鎖存或存儲在記憶體單元446中。在第一個時脈週期中，從緩衝/驅動單元340的輸入的資料依序且逐一鎖存或儲存在所有的記憶體單元446之後，控制單元337可打開在第二時脈期間內的全部的開關336及關閉全部的開關449，從而鎖存或儲存在記憶體單元446內的資料可分別通過開關336的通道並連通過至如第8A圖至第8J圖之標準大宗商品化FPGA IC晶片200的複數記憶體單元490及(或)記憶體單元362，及(或)至如第9圖中的DPIIC 晶片410的記憶體矩陣區塊423之複數記憶體單元362。
接著，如第13B圖所示，在一第二個時脈週期，控制單元337及緩衝/驅動單元340可進行與上面第一個時脈週期中所示的相同步驟。在第二個時脈週期中，控制單元337可依序且逐一打開開關449及關閉在第一時脈期間內的其它的開關449，由此來自從緩衝/驅動單元340輸入的資料(例如是一第二組產生值或編程碼)可分別依序且逐一經由開關449通過鎖存或儲存在記憶體單元446，在第二個時脈週期中，從緩衝/驅動單元340輸入的資料依序且逐一鎖存或儲存在所有的記憶體單元446中後，控制單元337可打開所有的開關336及關閉在第二時脈期間中所有的開關449，由此鎖存或儲存在記憶體單元446的資料可並聯的經由349的複數通道分別地通過至如第8A圖至第8J圖中的標準大宗商品化FPGA IC晶片200的複數記憶體單元490及(或)記憶體單元362及(或)如第9圖中DPIIC 晶片410的記憶體矩陣區塊423之複數記憶體單元362。
如第13B圖所示，上述步驟可以重複多次以使得從緩衝/驅動單元340輸入的資料(例如是產生值或編程碼)下載至如第8A圖至第8J圖中的標準大宗商品化FPGA IC晶片200的複數記憶體單元490及(或)記憶體單元362及或如第9圖中DPIIC 晶片410的記憶體矩陣區塊423之複數記憶體單元362，緩衝/驅動單元340可將來自其單個輸入的資料鎖存，並增加(放大)資料位宽(bit-width)至如第8A圖至第8J圖中的標準大宗商品化FPGA IC晶片200的複數記憶體單元490及(或)記憶體單元362及(或)如第9圖中DPIIC 晶片410的記憶體矩陣區塊423之複數記憶體單元362。
或者，在一外部連結(peripheral-component-interconnect (PCI))標準下，如第13A圖及第13B圖，一複數緩衝/驅動單元340可並聯提供至緩衝器資料(例如是產生值或編程碼)，並且並聯地將來自其本身輸入及驅動或放大的資料(傳輸)至如第8A圖至第8J圖中的標準大宗商品化FPGA IC晶片200的複數記憶體單元490及(或)記憶體單元362及或如第9圖中DPIIC 晶片410的記憶體矩陣區塊423之複數記憶體單元362，每一緩衝/驅動單元340可執行與上述說明相同的功能。
I. 用於控制單元、緩衝/驅動單元及複數記憶體單元的第一種排列(佈局)方式
如第13A圖至第13B圖所示，如第8A圖至第8J圖中標準大宗商品化FPGA IC晶片200與其外部電路之間的位寬為32位元的情況下， 緩衝/驅動單元340的數量為32個可並聯設在來自其32個相對應輸入的標準大宗商品化FPGA IC晶片200至緩衝器資料(例如是產生值或編程碼)中，並耦接至外部電路(即具有並聯32位元的位寬(bit width))及驅動或放大資料至如如第8A圖至第8J圖中的標準大宗商品化FPGA IC晶片200的複數記憶體單元490及(或)記憶體單元362，在每一時脈週期中，設置在標準大宗商品化FPGA IC晶片200中的控制單元337可依序且逐一打開每一32個緩衝/驅動單元340之開關449及關閉在第一個時脈期間中每一32個緩衝/驅動單元340之其它的開關449，因此來自每一32個緩衝/驅動單元340的資料(例如是產生值或編程碼)可依序且逐一經由每一32個緩衝/驅動單元340之開關449的通道通過鎖存或儲存在每一32個緩衝/驅動單元340之記憶體單元446內，在每一個時脈週期中，來自其32個相對應並聯輸入之資料依序且逐一鎖存或儲存在全部32個緩衝/驅動單元340的記憶體單元446之後，控制單元337可打開全部32個緩衝/驅動單元340的開關336及關閉在第二時脈期間內全部32個緩衝/驅動單元340的開關449，因此鎖存或儲存在全部32個緩衝/驅動單元340的記憶體單元446的資料，可並聯且個別地經由32個緩衝/驅動單元340之開關336的通道通過至第8A圖至第8J圖中的標準大宗商品化FPGA IC晶片200的複數記憶體單元490及(或)記憶體單元362。
對於第一種型式的標準大宗商品化標準大宗商品化FPGA IC晶片200，每一複數記憶體單元490用於查找表(look-up tables (LUTs))210如第1A圖或第1B圖中記憶單元398，及複數記憶體單元362用於複數交叉點開關379如第1A圖或第1B圖中記憶單元398。
對於如第11A圖至第11N圖的每一單層封裝邏輯驅動器300，每一複數標準大宗商品化FPGA IC 晶片200可具有用於如上所述之控制單元337、緩衝/驅動單元340及複數記憶體單元490及記憶體單元362的第一種排列(佈局)方式。
II. 用於控制單元、緩衝/驅動單元及複數記憶體單元的第二種排列(佈局)方式
如第13A圖至第13B圖所示，如第13A圖至第13B圖所示，如第9圖中DPIIC 晶片410與其外部電路之間的位寬為32位元的情況下， 緩衝/驅動單元340的數量為32個可並聯設在來自其32個相對應輸入的DPIIC 晶片410至緩衝器資料(例如是編程碼)中，並耦接至外部電路(即具有並聯32位元的位寬(bit width))及驅動或放大資料至如如第8A圖至第8J圖中的DPIIC 晶片410的複數記憶體單元490及(或)記憶體單元362，在每一時脈週期中，設置在DPIIC 晶片410中的控制單元337可依序且逐一打開每一32個緩衝/驅動單元340之開關449及關閉在第一個時脈期間中每一32個緩衝/驅動單元340之其它的開關449，因此來自每一32個緩衝/驅動單元340的資料(例如是產生值或編程碼)可依序且逐一經由每一32個緩衝/驅動單元340之開關449的通道通過鎖存或儲存在每一32個緩衝/驅動單元340之記憶體單元446內，在每一個時脈週期中，來自其32個相對應並聯輸入之資料依序且逐一鎖存或儲存在全部32個緩衝/驅動單元340的記憶體單元446之後，控制單元337可打開全部32個緩衝/驅動單元340的開關336及關閉在第二時脈期間內全部32個緩衝/驅動單元340的開關449，因此鎖存或儲存在全部32個緩衝/驅動單元340的記憶體單元446的資料，可並聯且個別地經由32個緩衝/驅動單元340之開關336的通道通過至第9圖中的DPIIC 晶片410的記憶體矩陣區塊423之複數記憶體單元362。
對於第一型式的DPIIC 晶片410，每一複一數記憶體單元362用於如第1A圖或第1B圖中的複數交叉點開關379。
對於如第11A圖至第11N圖中每一單層封裝邏輯驅動器300，每一複數DPIIC晶片410可具有用於如上所述之控制單元337、緩衝/驅動單元340及複數記憶體單元362的第二種排列(佈局)方式。
III. 用於控制單元、緩衝/驅動單元及複數記憶體單元的第三種排列(佈局)方式
如第13A圖至第13B圖所示，用於如第11A圖至11N圖中單層封裝邏輯驅動器300的控制單元337、緩衝/驅動單元340及複數記憶體單元490及記憶體單元362的第三種排列(佈局)方式與用於單層封裝邏輯驅動器300的每一複數標準大宗商品化FPGA IC 晶片200之控制單元337、緩衝/驅動單元340及複數記憶體單元490及記憶體單元362的第一種排列(佈局)方式相似，但二者之間的差別在於第三種排列中的控制單元337設置在如第11A圖至第11N圖中專用控制晶片260、專用控制晶片及專用I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268中，而不是設置在單層封裝邏輯驅動器300的任一複數標準大宗商品化FPGA IC 晶片200中，控制單元337設置在專用控制晶片260、專用控制晶片及專用I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268中可以是(1)經由一個字元線451通過一控制命令至在一複數標準大宗商品化FPGA IC 晶片200中緩衝/驅動單元340的一個開關449，其中字元線451係由一固定交互連接線364或晶片內交互連接線371所提供；或(2) 經由一個字元線454通過一控制命令至在一個複數標準大宗商品化FPGA IC 晶片200中緩衝/驅動單元340的全部開關336，其中字元線454係由另一固定交互連接線364或晶片內交互連接線371所提供。
IV. 用於控制單元、緩衝/驅動單元及複數記憶體單元的第四種排列(佈局)方式
如第13A圖至第13B圖所示，用於如第11A圖至11N圖中單層封裝邏輯驅動器300的控制單元337、緩衝/驅動單元340及複數記憶體單元362的第四種排列(佈局)方式與用於單層封裝邏輯驅動器300的每一複數DPIIC晶片410之控制單元337、緩衝/驅動單元340及複數記憶體單元362的第二種排列(佈局)方式相似，但二者之間的差別在於第四種排列中的控制單元337設置在如第11A圖至第11N圖中專用控制晶片260、專用控制晶片及專用I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268中，而不是設置在單層封裝邏輯驅動器300的任一複數DPIIC晶片410中，控制單元337設置在專用控制晶片260、專用控制晶片及專用I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268中可以是(1)經由一個字元線451通過一控制命令至在一複數DPIIC晶片410中緩衝/驅動單元340的一個開關449，其中字元線451係由一固定交互連接線364或晶片內交互連接線371所提供；或(2) 經由一個字元線454通過一控制命令至在一個複數DPIIC晶片410中緩衝/驅動單元340的全部開關336，其中字元線454係由另一固定交互連接線364或晶片內交互連接線371所提供。
V. 用於邏輯驅動器的控制單元、緩衝/驅動單元及複數記憶體單元的第五種排列(佈局)方式
如第13A圖至第13B圖所示，用於如第11B圖、第11E圖、第11F圖、第11H圖及第11J圖中單層封裝邏輯驅動器300的控制單元337、緩衝/驅動單元340及複數記憶體單元490及記憶體單元362的第五種排列(佈局)方式與用於單層封裝邏輯驅動器300的每一複數標準大宗商品化FPGA IC 晶片200之控制單元337、緩衝/驅動單元340及複數記憶體單元490及記憶體單元362的第一種排列(佈局)方式相似，但二者之間的差別在於第五種排列中的控制單元337及緩衝/驅動單元340二者皆設置在如如第11B圖、第11E圖、第11F圖、第11H圖及第11J圖中專用控制晶片及專用I/O晶片266或DCDI/OIAC晶片268中，而不是設置在單層封裝邏輯驅動器300的任一複數標準大宗商品化FPGA IC 晶片200中，設置在專用控制晶片260、專用控制晶片及專用I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268內的控制單元337可以(1) 經由一個字元線451通過一控制命令至在一個複數DPIIC晶片410中緩衝/驅動單元340的一個開關449，其中字元線451係由一固定交互連接線364或晶片內交互連接線371所提供；或(2) 經由一個字元線454通過一控制命令至在一個複數DPIIC晶片410中緩衝/驅動單元340的全部開關336，其中字元線454係由另一固定交互連接線364或晶片內交互連接線371所提供。
VI. 用於邏輯驅動器的控制單元、緩衝/驅動單元及複數記憶體單元的第六種排列(佈局)方式
如第13A圖至第13B圖所示，用於如第11B圖、第11E圖、第11F圖、第11H圖及第11J圖中單層封裝邏輯驅動器300的控制單元337、緩衝/驅動單元340及複數記憶體單元362的第六種排列(佈局)方式與用於單層封裝邏輯驅動器300的每一複數DPIIC晶片410之控制單元337、緩衝/驅動單元340及複數記憶體單元362的第二種排列(佈局)方式相似，但二者之間的差別在於第五種排列中的控制單元337及緩衝/驅動單元340二者皆設置在如如第11B圖、第11E圖、第11F圖、第11H圖及第11J圖中專用控制晶片及專用I/O晶片266或DCDI/OIAC晶片268中，而不是設置在單層封裝邏輯驅動器300的任一複數DPIIC晶片410中，設置在專用控制晶片260、專用控制晶片及專用I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268內的控制單元337可以(1) 經由一個字元線451通過一控制命令至在一個複數DPIIC晶片410中緩衝/驅動單元340的一個開關449，其中字元線451係由一固定交互連接線364或晶片內交互連接線371所提供；或(2) 經由一個字元線454通過一控制命令至在一個複數DPIIC晶片410中緩衝/驅動單元340的全部開關336，其中字元線454係由另一固定交互連接線364或晶片內交互連接線371所提供。
VII.用於邏輯驅動器的控制單元、緩衝/驅動單元及複數記憶體單元的第七種排列(佈局)方式
如第13A圖至第13B圖所示，用於如第11A圖至11N圖中單層封裝邏輯驅動器300的控制單元337、緩衝/驅動單元340及複數記憶體單元490及記憶體單元362的第七種排列(佈局)方式與用於單層封裝邏輯驅動器300的每一複數標準大宗商品化FPGA IC 晶片200之控制單元337、緩衝/驅動單元340及複數記憶體單元490及記憶體單元362的第一種排列(佈局)方式相似，但二者之間的差別在於第七種排列中的控制單元337設置在如第11A圖至第11N圖中專用控制晶片260、專用控制晶片及專用I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268中，而不是設置在單層封裝邏輯驅動器300的任一複數標準大宗商品化FPGA IC 晶片200中，另外，緩衝/驅動單元340在第七種排列中係設置在如第11A圖至第11N圖的一個複數專用I/O晶片265內，而不是設置在單層封裝邏輯驅動器300的任一複數標準大宗商品化FPGA IC 晶片200中，控制單元337設置在專用控制晶片260、專用控制晶片及專用I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268中可以是(1)經由一個字元線451通過一控制命令至在一複數專用I/O晶片265中緩衝/驅動單元340的一個開關449，其中字元線451係由一固定交互連接線364或晶片內交互連接線371所提供；或(2) 經由一個字元線454通過一控制命令至在一個複數專用I/O晶片265中緩衝/驅動單元340的全部開關336，其中字元線454係由另一固定交互連接線364或晶片內交互連接線371所提供。資料可串聯傳輸至一個複數專用I/O晶片265中的緩衝/驅動單元340，鎖存或儲存在緩衝/驅動單元340的記憶體單元446內，在一個複數專用I/O晶片265的緩衝/驅動單元340可依序並聯通過來自其本身記憶體單元446的資料至一個複數標準大宗商品化FPGA IC 晶片200的一組複數記憶體單元490及記憶體單元362，依序通過一個複數專用I/O晶片265的一組並聯複數小型I/O電路203、晶片內交互連接線371的一組並聯固定交互連接線364及一個複數標準大宗商品化FPGA IC 晶片200的一組並聯複數小型I/O電路203。
VIII. 用於邏輯驅動器的控制單元、緩衝/驅動單元及複數記憶體單元的第八種排列(佈局)方式
如第13A圖至第13B圖所示，用於如第11A圖至11N圖中單層封裝邏輯驅動器300的控制單元337、緩衝/驅動單元340及複數記憶體單元362的第八種排列(佈局)方式與用於單層封裝邏輯驅動器300的每一複數DPIIC晶片410之控制單元337、緩衝/驅動單元340及複數記憶體單元362的第一種排列(佈局)方式相似，但二者之間的差別在於第八種排列中的控制單元337設置在如第11A圖至第11N圖中專用控制晶片260、專用控制晶片及專用I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268中，而不是設置在單層封裝邏輯驅動器300的任一複數DPIIC晶片410中，另外，緩衝/驅動單元340在第八種排列中係設置在如第11A圖至第11N圖的一個複數專用I/O晶片265內，而不是設置在單層封裝邏輯驅動器300的任一複數DPIIC晶片410中，控制單元337設置在專用控制晶片260、專用控制晶片及專用I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268中可以是(1)經由一個字元線451通過一控制命令至在一複數專用I/O晶片265中緩衝/驅動單元340的一個開關449，其中字元線451係由一固定交互連接線364或晶片內交互連接線371所提供；或(2) 經由一個字元線454通過一控制命令至在一個複數專用I/O晶片265中緩衝/驅動單元340的全部開關336，其中字元線454係由另一固定交互連接線364或晶片內交互連接線371所提供，資料可串聯傳輸至一個複數專用I/O晶片265中的緩衝/驅動單元340，鎖存或儲存在緩衝/驅動單元340的記憶體單元446內，在一個複數專用I/O晶片265的緩衝/驅動單元340可依序並聯通過來自其本身記憶體單元446的資料至一個複數DPIIC晶片410的一組複數記憶體單元490及記憶體單元362，依序通過一個複數專用I/O晶片265的一組並聯複數小型I/O電路203、晶片內交互連接線371的一組並聯晶片內交互連接線371的固定交互連接線364及一個複數DPIIC晶片410的一組並聯複數小型I/O電路203。
用於晶片(FISC)的第一交互連接線結構及其製造方法
每一標準大宗商品化FPGA IC晶片200、DPI IC晶片410、專用I/O晶片265、專用控制晶片260、專用控制晶片及專用I/O晶片266、IAC晶片402、DCIAC晶片267、DCDI/OIAC晶片268、DRAM晶片321、運算及(或)計算IC晶片269可經由下列步驟形成：
第14A圖為本發明實施例中半導體晶圓剖面圖，如第14A圖所示，一半導體基板或半導體空白晶圓2可以是一矽基板或矽晶圓、砷化鎵(GaAs)基板、砷化鎵晶圓、矽鍺(SiGe)基板、矽鍺晶圓、絕緣層上覆矽基板(SOI)，其基板晶圓尺寸例如是直徑8吋、12吋或18吋。
如第14A圖所示，複數半導體元件4形成在半導體基板2的半導體元件區域上，半導體元件4可包括一記憶體單元、一邏輯運算電路、一被動元件(例如是一電阻、一電容、一電感或一過濾器或一主動元件，其中主動元件例如是p-通道金屬氧化物半導體(MOS)元件、n-通道MOS元件、CMOS(互補金屬氧化物半導體)元件、BJT（雙極結晶體管）元件、BiCMOS（雙極CMOS）元件、FIN場效電晶體(FINFET)元件、FINFET在矽在絕緣體上(FINFET on Silicon-On-Insulator (FINFET SOI)、全空乏絕緣上覆矽MOSFET(Fully Depleted Silicon-On-Insulator (FDSOI) MOSFET)、部分空乏絕緣上覆矽MOSFET(Partially Depleted Silicon-On-Insulator (PDSOI) MOSFET)或常規的MOSFET，而半導體元件4用於標準大宗商品化FPGA IC晶片200、DPI IC晶片410、專用I/O晶片265、專用控制晶片260、專用控制晶片及專用I/O晶片266、IAC晶片402、DCIAC晶片267、DCDI/OIAC晶片268、DRAM晶片321、運算及(或)計算IC晶片269中的複數電晶體。
關於單層封裝邏輯驅動器300如第11A圖至第11N圖所示，對於每一標準大宗商品化FPGA IC晶片200，半導體元件4可組成複數邏輯區塊(LB)201的多工器211、用於複數邏輯區塊(LB)201中查找表210的複數記憶體單元490、用於複數通過/不通過開關258、複數交叉點開關379及複數小型I/O電路203的複數記憶體單元362，如上述第8A圖至第8J圖所示；對於每一DPIIC晶片410，半導體元件4可組成複數通過/不通過開關258、複數交叉點開關379及複數小型I/O電路203的複數記憶體單元362，如上述第9圖所示，對於每一專用I/O晶片265、專用控制晶片及專用I/O晶片266或DCDI/OIAC晶片268，半導體元件4可組成複數小型I/O電路341及複數小型I/O電路203，如上述第10圖所示；半導體元件4可組成控制單元337如第13A圖及第13B圖所示，設置在每一標準大宗商品化FPGA IC晶片200、每一DPIIC晶片410、專用控制晶片260、專用控制晶片及專用I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268中；半導體元件4可組成緩衝/驅動單元340如上述第13A圖及第13B圖所示，並設置在每一複數標準大宗商品化FPGA IC 晶片200、每一複數DPIIC晶片410、每一複數專用I/O晶片265、專用控制晶片及專用I/O晶片266或DCDI/OIAC晶片268。
如第14A圖，形成在半導體基板2上的第一交互連接線結構20連接至半導體元件4，在晶片(FISC)上或內的第一交互連接線結構20經由晶圓製程形成在半導體基板2上，FISC20可包括4至15層或6至12層的圖案化複數交互連接線金屬層6(在此圖只顯示3層)，其中圖案化複數交互連接線金屬層6具有複數金屬接墊、線及連接線8及複數金屬栓塞10，FISC20的複數金屬接墊、線及連接線8及金屬栓塞10可用於每一複數標準大宗商品化FPGA IC 晶片200中複數晶片內交互連接線502的複數可編程的及固定的交互連接線361及364，如第8A圖所示，FISC20的第一交互連接線結構20可包括複數絕緣介電層12及複數交互連接線金屬層6在每二相鄰層複數絕緣介電層12之間，FISC20的每一交互連接線金屬層6可包括複數金屬接墊、線及連接線8在其頂部，而金屬栓塞10在其底部，FISC20的複數絕緣介電層12其中之一可在複數交互連接線金屬層6中二相鄰之複數金屬接墊、線及連接線8之間，其中在FISC20頂部具有金屬栓塞10在一複數絕緣介電層12內，每一FISC20的複數交互連接線金屬層6中，複數金屬接墊、線及連接線8具有一厚度t1小於3μm(例如係介於3nm至500nm之間、介於10nm至1000nm之間或介於10nm至3000nm之間，或厚度大於或等於5nm、10 nm、30 nm、50 nm、100 nm、200 nm、300 nm、500 nm或1000 nm)，或具有一寬度例如係介於3nm至500nm之間、介於10nm至1000nm之間，或窄於5nm、10 nm、20 nm、30 nm、70 nm、100 nm、300 nm、500 nm或100 nm，例如，FISC20中的金屬栓塞10及複數金屬接墊、線及連接線8主要係由銅金屬製成，經由如下所述之一鑲嵌製程，例如是單一鑲嵌製程或雙鑲嵌製程，對於FISC20的複數交互連接線金屬層6中的每一複數金屬接墊、線及連接線8可包括一銅層，此銅層具有一厚度小於3μm(例如介於0.2μm至2μm之間)，在FISC20的每一複數絕緣介電層12可具有一厚度例如係介於3nm至500nm之間、介於10nm至1000nm之間，或厚度大於5nm、10 nm、30 nm、50 nm、100 nm、200 nm、300 nm、500 nm或1000 nm。
I.FISC之單一鑲嵌製程
在下文中，FISC20的單一鑲嵌製程如Fig.14B至Fig.14H所示，如第14B圖所示，提供一第一絕緣介電層12及複數金屬栓塞10或複數金屬接墊、線及連接線8(圖中只顯示1個)在第一絕緣介電層12中，且複數金屬栓塞10或複數金屬接墊、線及連接線8的上表面被曝露，第一絕緣介電層12的最頂層可例如是一低介電係數介電層，例如是碳氧化矽(SiOC)層。
如第14C圖所示，使用一化學氣相沉積(chemical vapor deposition (CVD)方式沉積一第二絕緣介電層12(上面那層)在第一絕緣介電層12(下面那層)上或上方，及在第一絕緣介電層12中的複數金屬栓塞10及複數金屬接墊、線及連接線8曝露的表面上，第二絕緣介電層12(上面那層)可經由(a)沉積一底部區分蝕刻停止層12a，例如是碳基氮化矽(SiON)層，形成在第一絕緣介電層12(下面那層)最頂層上及在第一絕緣介電層12(下面那層)中的複數金屬栓塞10及複數金屬接墊、線及連接線8曝露的表面上，及(b)接著沉積一低介電係數介電層12b在底部區分蝕刻停止層12a上，例如是一SiOC層，低介電係數介電層12b可具有低介電常數材質，其低介電常數小於二氧化矽(SiO 2)的介電常數，SiCN層、SiOC層、SiOC層、SiO 2層經由CVD方式沉積，用於FISC20的第一及第二複數絕緣介電層12的材質包括無機材料或包括有矽、氮、碳及(或)氧的化合物。
接著，如第14D圖所示，一光阻層15塗佈在第二絕緣介電層12(上面那層)上，然後光阻層15曝光及顯影以形成複數溝槽或複數開孔15a(在圖上只顯示1個)在光阻層15內，接著如第14E圖所示，執行一蝕刻製程形成複數溝槽或複數開孔12d(圖中只顯示1個)在第二絕緣介電層12(上面那層)內及在光阻層15內的複數溝槽或複數開孔15a下方，接著，如第14F圖所示，光阻層15可被移除。
接著，如第14G圖所示，黏著層18可沉積在第二絕緣介電層12(上面那層)的上表面、在第二絕緣介電層12中複數溝槽或複數開孔12D的側壁上及在第一絕緣介電層12(下面那層)內複數金屬栓塞10或複數金屬接墊、線及連接線8的上表面，例如經由濺鍍或CVD一Ti層或TiN層18(其厚度例如係介於1nm至50nm之間)，接著，電鍍用種子層22可例如經由濺鍍或CVD一電鍍用種子層22(其厚度例如是介於3nm至200nm之間)在黏著層18上，接著一銅金屬層24(其厚度係介於10nm至3000nm之間、介於10nm至1000nm之間或介於10nm至500nm之間)可電鍍形成在電鍍用種子層22上。
接著，如第14H圖所示，利用一CMP製程移除黏著層18、電鍍用種子層22及在第二絕緣介電層12(上面那層)內且位在複數溝槽或複數開孔12D之外的銅金屬層24，直到第二絕緣介電層12(上面那層)的上表面被曝露，剩餘或保留在第二絕緣介電層12(上面那層)內的複數溝槽或複數開孔12D中的金屬被用作為FISC20中每一交互連接線金屬層6的金屬栓塞10或複數金屬接墊、線及連接線8。
在單一鑲嵌製程中，銅電鍍製程步驟及CMP製程步驟用於較低層的複數交互連接線金屬層6中的複數金屬接墊、線及連接線8，然後再依順序執行一次在絕緣介電層12中較低層的複數交互連接線金屬層6之金屬栓塞10在較低的複數交互連接線金屬層6上，換一種說法，在單一鑲嵌銅製程中，銅電鍍製程步驟及CMP製程步驟被執行2次，以形成較低層的複數交互連接線金屬層6的複數金屬接墊、線及連接線8，及在絕緣介電層12內較高層的複數交互連接線金屬層6之金屬栓塞10在較低層複數交互連接線金屬層6上。
II. FISC之雙鑲嵌製程
或者，一雙鑲嵌製程可被用以製造金屬栓塞10及FISC20的複數金屬接墊、線及連接線8，如第14I圖至14Q圖所示，如第14I圖所示，提供第一絕緣介電層12及複數金屬接墊、線及連接線8(圖中只顯示1個)，其中複數金屬接墊、線及連接線8係位在第一絕緣介電層12內且曝露上表面，第一絕緣介電層12的最頂層例如可係SiCN層或SiN層，接著介電疊層包括第二及第三複數絕緣介電層12沉積在第一絕緣介電層12最頂層上及在第一絕緣介電層12中複數金屬接墊、線及連接線8曝露的上表面，介電疊層從底部至頂部包括：(a)一底部低介電係數介電層12e在第一絕緣介電層12(較低的那層)上，例如是SiOC層(用作為一金屬間介電層以形成金屬栓塞10)；(b)一中間區分蝕刻停止層12f在底部低介電係數介電層12e上，例如是SiCN層或SiN層；(c)一頂層低介電SiOC層12g(用作為在同一交互連接線金屬層6的複數金屬接墊、線及連接線8之間的絕緣介電材質)在中間區分蝕刻停止層12f上；(d)一頂層區分蝕刻停止層12h形成在頂層低介電SiOC層12g上，頂層區分蝕刻停止層12h例如是SiCN層或SiN層，全部的SiCN層、SiN層或SiOC層可經由CVD方式沉積。底部低介電係數介電層12e及中間區分蝕刻停止層12f可組成第二絕緣介電層12(中間的那層)；頂層低介電SiOC層12g及頂層區分蝕刻停止層12h可組成第三絕緣介電層12(頂部的那層)。
接著，如第14J圖所示，一第一光阻層15塗佈在第三絕緣介電層12(頂部那層)的頂部區分蝕刻停止層12h上，然後第一光阻層15被曝露及顯影以形成複數溝槽或複數開孔15A(圖中只顯示1個)在第一光阻層15內，以曝露第三絕緣介電層12(頂部那層)的頂部區分蝕刻停止層12h，接著，如第14K圖所示，進行一蝕刻製程以形成溝槽或頂部開口12i(圖上只顯示1個)在第三絕緣介電層12(頂部那層)及在第一光阻層15內複數溝槽或複數開孔15A下方，及停止在第二絕緣介電層12(中間那層)的中間區分蝕刻停止層12f，溝槽或頂部開口12i用於之後形成交互連接線金屬層6的複數金屬接墊、線及連接線8的雙鑲嵌銅製程，接著第14L圖，第一光阻層15可被移除。
接著，如第14M圖所示，第二光阻層17塗佈在第三絕緣介電層12(頂部那層)頂層區分蝕刻停止層12h及第二絕緣介電層12(中間那層)的中間區分蝕刻停止層12f，然後第二光阻層17被曝露及顯影以形成溝槽或開口17a(圖中只顯示1個)在第二光阻層17中以曝露第二絕緣介電層12(中間那層)的中間區分蝕刻停止層12f，接著，如第14N圖所示，執行一蝕刻製程以形成孔洞或底部開口12j(圖中只顯示1個)在第二絕緣介電層12(中間那層)及第二光阻層17內溝槽或開口17a的下方，及停止在第一絕緣介電層12內的複數金屬接墊、線及連接線8(圖中只顯示1個)，孔洞或底部開口12j可用於之後雙鑲嵌銅製程以形成在第二絕緣介電層12內的金屬栓塞10，也就是金屬間介電層，接著，如第14O圖所示，第二光阻層17可被移除，第二及第三複數絕緣介電層12(中間層及上層)可組成介電疊層，位在介電疊層(也就是第三絕緣介電層12(頂部那層))頂部內的溝槽或頂部開口12i可與位在介電疊層(也就是第二絕緣介電層12(中間那層))底部內的複數開口及孔洞 12j重疊，而且溝槽或頂部開口12i比複數開口及孔洞 12j具有較大的尺寸，換句話說，以上視圖觀之，位在介電疊層(也就是第二絕緣介電層12(中間那層))底部的複數開口及孔洞 12j被位在介電疊層(也就是第三絕緣介電層12(頂部那層))頂部內溝槽或頂部開口12i圍繞或困於內側。
接著，如第14P圖所示，黏著層18沉積經由濺鍍、CVD一Ti層或TiN層(其厚度例如介於1nm至50nm之間)，在第二及第三複數絕緣介電層12(中間及上面那層)上表面、在第三絕緣介電層12(上面那層)內的溝槽或頂部開口12i之側壁，在第二絕緣介電層12(中間那層)內的孔洞或底部開口12J之側壁及在第一絕緣介電層12(底部那層)內的複數金屬接墊、線及連接線8的上表面。接著，電鍍用種子層22可經由例如是濺鍍、CVD沉積電鍍用種子層22(其厚度例如介於3nm至200nm之間)在黏著層18上，接著銅金屬層24(其厚度例如是介於20nm至6000之間、介於10nm至3000之間、介於10nm至1000之間)可被電鍍形成在電鍍用種子層22上。
接著，如第14Q圖所示，利用一CMP製程移除黏著層18、電鍍用種子層22及位在第二及第三區分蝕刻停止層12h內的孔洞或底部開口12J及溝槽或頂部開口12i之外的銅金屬層24，直到第三絕緣介電層12(上面那層)的上表面被曝露，剩餘或保留在溝槽或頂部開口12i及在第三絕緣介電層12(上面那層)的金屬可用作為FISC20中的複數交互連接線金屬層6的複數金屬接墊、線及連接線8，剩餘或保留在孔洞或底部開口12J及在第二絕緣介電層12(中間那層)的金屬用作為FISC20中的複數交互連接線金屬層6的金屬栓塞10用於耦接複數金屬接墊、線及連接線8以下的及金屬栓塞10以上的金屬。
在雙鑲嵌製程中，執行銅電鍍製程步驟及CMP製程步驟一次，在2個複數絕緣介電層12中形成複數金屬接墊、線及連接線8及金屬栓塞10。
因此，形成複數金屬接墊、線及連接線8及金屬栓塞10的製程利用單一鑲嵌銅製程完成，如第14B圖至第14H圖所示，或可利用雙鑲嵌銅製程完成，如第14I圖至第14Q圖所示，二種製程皆可重覆數次以形成FISC20中複數層交互連接線金屬層6，FISC20可包括4至15層或6至12層的複數交互連接線金屬層6，FISC中的複數交互連接線金屬層6最頂層可具有金屬接墊16，例如是複數銅接墊，此複數銅接墊係經由上述單一或雙鑲嵌製程，或經由濺鍍製程形成的複數鋁金屬接墊。
III.晶片之保護層(Passivation layer)
如第14A圖中所示，保護層14形成在晶片(FISC)的第一交互連接線結構20上及在複數絕緣介電層12上，保護層14可以保護半導體元件4及複數交互連接線金屬層6不受到外界離子汙染及外界環境中水氣汙染而損壞，例如是鈉游離粒子，換句話說，保護層14可防止游離粒子(如鈉離子)、過渡金屬(如金、銀及銅)及防止雜質穿透至半導體元件4及穿透至複數交互連接線金屬層6，例如防止穿透至電晶體、多晶矽電阻元件及多晶矽電容元件。
如第14A圖所示，保護層14通常可由一個(或複數個)游離粒子補捉層構成，例如經由CVD製程沉積形成由SiN層、SiON層及(或)SiCN層所組合之保護層14，保護層14具有一厚度t3，例如是大於0.3μm、或介於0.3μm至1.5μm之間，最佳情況為，保護層14具有厚度大於0.3μm的氮化矽(SiN)層，而單一層或複數層所組成之游離粒子補捉層(例如是由SiN層、SiON層及(或)SiCN層所組合)之總厚度可厚於或等於100nm、150 nm、200 nm、300 nm、450 nm或500 nm。
如第14A圖所示，在保護層14中形成一開口14a曝露FISC20中的複數交互連接線金屬層6最頂層表面，金屬接墊16可用在訊號傳輸或連接至電源或接地端，金屬接墊16具有一厚度t4介於0.4μm至3μm之間或介於0.2μm至2μm之間，例如，金屬接墊16可由濺鍍鋁層或濺鍍鋁-銅合金層(其厚度係介於0.2μm至2μm之間)所組成，或者，金屬接墊16可包括電鍍銅層24，其係經由如第14H圖中所示之單一鑲嵌製程或如第14Q圖中所示之雙鑲嵌製程所形成。
如第14A圖所示，從上視圖觀之，開口14a具有一橫向尺寸介於0.5μm至20μm之間或介於20μm至200μm之間，從上視圖觀之，開口14a的形狀可以係一圓形，其圓形開口14a的直徑係介於0.5μm至200μm之間或是介於20μm至200μm之間，或者，從上視圖觀之，開口14a的形狀為方形，此方形開口14a的寬度係介於0.5μm至200μm之間或介於20μm至200μm之間，或者，從上視圖觀之，開口14a的形狀為多邊形，此多邊形的寬度係介於0.5μm至200μm之間或介於20μm至200μm之間，或者，從上視圖觀之，開口14a的形狀為長方形，此長方形開口14a具有一短邊寬度係介於0.5μm至200μm之間或介於20μm至200μm之間，另外，一些在金屬接墊16下方的一些半導體元件4被開口14a曝露，或者，沒有任何主動元件在開口14a曝露的金屬接墊16下方。
晶片上的微型凸塊
如第15A圖至第15G圖為本發明實施例中形成微型凸塊或微型金屬柱在一晶片上的製程剖面圖，用於連接至晶片外部的電路、複數微型凸塊可形成在金屬接墊16上，其中金屬接墊16係位在保護層14之複數開口14a內所曝露的金屬表面。
如第15A圖所示為第14A圖的簡化圖，如第15B圖所示，具有厚度介於0.001μm 至0.7μm之間、介於0.01μm 至0.5μm之間或介於0.03μm 至0.35μm之間的一黏著層26濺鍍在保護層14及在金屬接墊16上，例如是被開口14A曝露的鋁金屬墊或銅金屬墊，黏著層26的材質可包括鈦、鈦-鎢合金、氮化鈦、鉻、鈦-鎢合金層、氮化鉭或上述材質的複合物，且黏著層26經由原子層(atomic-layer-deposition (ALD))沉積製程、化學氣相沉積(chemical vapor deposition (CVD))製程、蒸鍍製程形成在保護層14及在保護層14之複數開口14a底部的金屬接墊16上，其中黏著層26的厚度介於1nm至50nm之間。
接著，如第15C圖所示，厚度介於0.001μm至1μm之間、介於0.03μm至3μm之間或介於0.05μm至0.5μm之間的電鍍用種子層28濺鍍在黏著層26上，或者電鍍用種子層28可經由原子層(ATOMIC-LAYER-DEPOSITION (ALD))沉積製程、化學氣相沉積(CHEMICAL VAPOR DEPOSITION (CVD))製程、蒸鍍製程、無電電鍍或物理氣相沉積方式形成，電鍍用種子層28有益於在表面上電鍍形成一金屬層，因此，電鍍用種子層28的材質種類隨著電鍍用種子層28上電鍍的金屬層材質而變化，當一銅層被電鍍在電鍍用種子層28上時，銅金屬則為電鍍用種子層28優先選擇的材質，例如電鍍用種子層28形成在黏著層26上或上方，例如可經由濺鍍或CVD化學沉積一銅種子層在黏著層26上。
接著，如第15D圖所示，厚度介於5μm 至300μm 之間或介於20μm 至50μm 之間的光阻層30(例如是正型光阻層)塗佈在電鍍用種子層28上，光阻層30經由曝光、顯影等製程圖案化形成複數開口30a曝露出在金屬接墊16上方的電鍍用種子層28，在曝光製程中，可使用1X步進器，1X接觸式對準器或雷射掃描器進行光阻層30的曝光製程。
例如，光阻層30可經由旋塗塗佈一正型感光性聚合物層在電鍍用種子層28上，其中電鍍用種子層28的厚度係介於5μm至100μm之間，然後使用1X步進器，1X接觸式對準器或雷射掃描器進行感光聚合物層的曝光，其中雷射掃描器可具有波長範圍介於434至438NM的G-LINE、波長範圍介於403至407NM的H-LINE及波長範圍介於363至367NM的I-LINE的其中至少二種光線，也就是，G-LINE 及H-LINE、G-LINE 及I-LINE、H-LINE 及I-LINE或G-LINE 、H-LINE及I-LINE照在烘烤的聚酰亞胺層上，然後顯影曝光後的聚酰亞胺層以形成複數開口曝露出複數接墊16，然後在溫度介於180°C至400°C之間或溫度高於或等於100°C、125°C、150°C、175°C、200°C、225°C、250°C、275°C或300°C，且加熱或固化時間介於20分鐘至150分鐘，且在氮氣環境或無氧環境中，固化或加熱己顯影的聚酰亞胺層，己固化的聚酰亞胺層具有厚度介於3μm至30μm之間，接著移除殘留聚合物材質或來自於接墊16的其它污染物及低於2000PPM的氧(O 2)離子或含氟離子及氧化物。
接著，如第15D圖所示，在光阻層30中的每一開口30a可與保護層14中的開口14a及與開口30a底部上曝露的電鍍用種子層28重疊，經由後續的製程形成微型金屬柱或微型凸塊在每一開口30a上，及可延伸開口14a至環繞在開口14a的保護層14的一區域或環形區域。
接著，如第15E圖所示，一金屬層32(例如是銅金屬)電鍍形成在溝槽或開口30a內的電鍍用種子層28上，例如，金屬層32可電鍍厚度介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間或介於5µm至15µm之間的一銅層在開口30a內。
如第15F圖所示，形成銅層32後，使用含氨的有機溶劑將大部分的光阻層30被移除，無論如何，一些從光阻層30來的殘留物會留在金屬層32及在電鍍用種子層28上，之後，此殘留物可從金屬層32及從電鍍用種子層28中的離子去除，例如是O 2離子或含有低於200PPM氟離子及氧離子，接著，未在銅層32下方的電鍍用種子層28及黏著層26被之後的乾蝕刻方法或濕蝕刻方法去除，至於濕蝕刻的方法，當黏著層26為鈦-鎢合金層時，可使用含有過氧化氫的溶液蝕刻；當黏著層26為鈦層時，可使用含有氟化氫的溶液蝕刻；當電鍍用種子層28為銅層時，可使用含氨水(NH 4OH)的溶液蝕刻，至於乾蝕刻方法，當黏著層26為鈦層或鈦-鎢合金層時，可使用含氯等離子體蝕刻技術或RIE蝕刻技術蝕刻，通常，乾蝕刻方法蝕刻未在金屬層32下方的電鍍用種子層28及黏著層26可包括化學離子蝕刻技術、濺鍍蝕刻技術、氬氣濺鍍技術或化學氣相蝕刻技術進行蝕刻。
因此，黏著層26、電鍍用種子層28及電鍍銅層32可組成複數微型凸塊或金屬柱34在保護層14的複數開口14a底部之金屬接墊16上，每一微型凸塊或金屬柱34具有一高度，此高度係從保護層14的上表面凸出量測，此高度介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或高度是大於或等於30µm、20µm、15µm、10µm或3µm，且以剖面圖中具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或尺寸是小於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm，二相鄰之微型凸塊或金屬柱34具有一空間(間距)尺寸介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或尺寸是小於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm。
如第15G圖所示，如第15F圖中所述在半導體晶圓上形成微型凸塊或金屬柱34後，半導體晶圓可經由雷射切割製程或一機械切割製程分離、分開成複數單獨的半導體晶片，這些半導體晶片100可經由接續第18A圖至第18U圖、第19A圖至第19Z圖、第20A圖至第20Z圖、第21A圖至第21H圖及第22I圖中的步驟進行封裝。
或者，第15H圖為本發明實施例中形成微型凸塊或微型金屬柱在一晶片上的製程剖面圖，在形成第15B圖中黏著層26之前，聚合物層36，也就是絕緣介電層包含一有機材質，例如是一聚合物或包括碳之化合物，絕緣介電層可經由旋塗塗佈製程、壓合製程、網板製刷、噴塗製程或灌模製程形成在保護層14上，以及在聚合物層36中形成複數開口在金屬接墊16上，聚合物層36之厚度介於3µm至30µm之間或介於5µm至15µm之間，且聚合物層36的材質可包括聚酰亞胺、苯並環丁烯(BenzoCycloButene (BCB))、聚對二甲苯(PBO)、環氧樹脂基底材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)。
在一種情況下，聚合物層36可經由旋轉塗佈形成厚度介於6µm至50µm之間的負型感光聚酰亞胺層在保護層14上及在接墊16上，然後烘烤轉塗佈形成的聚酰亞胺層，然後使用1X步進器，1X接觸式對準器或具有波長範圍介於434至438nm的G-Line、波長範圍介於403至407nm的H-Line及波長範圍介於363至367nm的I-Line的其中至少二種光線的雷射掃描器進行烘烤的聚酰亞胺層曝光，G-LINE 及H-LINE、G-LINE 及I-LINE、H-LINE 及I-LINE或G-LINE 、H-LINE及I-LINE照在烘烤的聚酰亞胺層上，然後顯影曝光後的聚酰亞胺層以形成複數開口曝露出複數接墊16，然後在溫度介於180°C至400°C之間或溫度高於或等於100°C、125°C、150°C、175°C、200°C、225°C、250°C、275°C或300°C，且加熱或固化時間介於20分鐘至150分鐘，且在氮氣環境或無氧環境中，固化或加熱己顯影的聚酰亞胺層，己固化的聚酰亞胺層具有厚度介於3μm至30μm之間，接著移除殘留聚合物材質或來自於接墊16的其它污染物及低於2000PPM的氧(O 2)離子或含氟離子及氧化物。
因此，如第15H圖所示，微型凸塊或金屬柱34形成在保護層14的複數開口14a底部的金屬接墊16上及在環繞金屬接墊16的聚合物層36上，如第15H圖所示的微型凸塊或金屬柱34的規格或說明可以參照第15F圖所示的微型凸塊或金屬柱34的規格或說明，每一微型凸塊或金屬柱34具有一高度，此高度係從聚合物層36的上表面凸出量測，此高度介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或高度是大於或等於30µm、20µm、15µm、10µm或3µm，且以剖面圖中具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或尺寸是小於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm，二相鄰之微型凸塊或金屬柱34具有一空間(間距)尺寸介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或尺寸是小於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm。
SISC位在保護層上的實施例
或者，微型凸塊或金屬柱34形成之前，一晶片(SISC)上或內的第二交互連接線結構可形成在保護層14及FISC20上或上方，第16A圖至第16D圖為本發明實施例中形成交互連接線金屬層在一保護層上的製程剖面圖。
如第16A圖所示，製造SISC在保護層14上方的製程可接著從第15C圖的步驟開始，厚度介於1μm 至50μm 之間的一光阻層38(例如是正型光阻層)旋轉塗佈或壓合方式形成在電鍍用種子層28上，光阻層38經由曝光、顯影等製程圖案化以形成複數溝槽或複數開孔38a曝露出電鍍用種子層28，使用1X步進器，1X接觸式對準器或具有波長範圍介於434至438nm的G-Line、波長範圍介於403至407nm的H-Line及波長範圍介於363至367nm的I-Line的其中至少二種光線的雷射掃描器進行光阻層38曝光，使用G-LINE 及H-LINE、G-LINE 及I-LINE、H-LINE 及I-LINE或G-LINE 、H-LINE及I-LINE照在光阻層38上，然後顯影曝光後的光阻層38以形成複數開口曝露出電鍍用種子層28，接著移除殘留聚合物材質或來自於電鍍用種子層28的其它污染物及低於2000PPM的氧(O 2)離子或含氟離子及氧化物，例如光阻層38可圖案化形成複數溝槽或複數開孔38a在光阻層38中曝露出電鍍用種子層28，通過以下後續製程以形成金屬接墊、金屬線或連接線在複數溝槽或複數開孔38a中及在電鍍用種子層28上，在光阻層38內的複數溝槽或複數開孔38a與保護層14中開口14a的區域重疊。
接著，如第16B圖所示，一金屬層40(例如是銅金屬材質)可被電鍍在複數溝槽或複數開孔38a曝露的電鍍用種子層28上，例如金屬層40可經由電鍍一厚度介於0.3μm至20μm之間、0.5μm至5μm之間、1μm至10μm之間或2μm至10μm之間的銅層在複數溝槽或複數開孔38a所曝露的電鍍用種子層28(銅材質)上。
如第16C圖所示，在形成金屬層40之後，大部分的光阻層38可被移除，及接著未在金屬層40下方的電鍍用種子層28及黏著層26被蝕刻移除，其中移除及蝕刻的製程可參考如上述第15F圖所揭露之製程說明所示，因此黏著層26、電鍍用種子層28及電鍍的金屬層40圖案化形成一交互連接線金屬層27在保護層14上方。
接著，如第16D圖所示，一聚合物層42(例如是絕緣或金屬間介電層)形成在保護層14及金屬層40上，聚合物層42之複數開口42a位在交互連接線金屬層27的複數連接點上方，此聚合物層42的材質及製程與第15H圖中形成聚合物層36的材質及製程相同。
形成交互連接線金屬層27的製程如第15A圖、第15B圖及第16A圖至第16C圖，而如第16D圖所示形成聚合物層42的製程二者可交替的執行數次而製造如第17圖中的SISC29，第17圖為晶片(SISC)的第二交互連接線結構之剖面示意圖，其中第二交互連接線結構係由複數交互連接線金屬層27及複數聚合物層42及聚合物層51，也就是絕緣物或金屬間介電層，或者可依據本發明之實施例而有所選擇佈置及安排。如第17圖所示，SISC29可包含一上層交互連接線金屬層27，此交互連接線金屬層27具有在聚合物層42複數開口42a內的複數金屬栓塞27a及聚合物層42上的複數金屬接墊、金屬線或連接線27b，上層交互連接線金屬層27可通過聚合物層42內複數開口42a中的上層交互連接線金屬層27之金屬栓塞27a連接至一下層交互連接線金屬層27，SISC29可包含最底端之交互連接線金屬層27，此最底端之交互連接線金屬層27具有保護層14複數開口14a內複數金屬栓塞27a及在保護層14上複數金屬接墊、金屬線或連接線27b，最底端的交互連接線金屬層27可通過保護層14複數開口14a內交互連接線金屬層27的最底端金屬栓塞27a連接至FISC20的複數交互連接線金屬層6。
或者，如第16K圖、第16L圖及第17圖所示，在最底端交互連接線金屬層27形成之前聚合物層51可形成在保護層14上，聚合物層51的材質及形成的製程與上述聚合物層36的材質及形成的製程相同，請參考上述第15H圖所揭露之說明，在此種情況，SISC29可包含由聚合物層51複數開口51a內複數金屬栓塞27a及在聚合物層51上的金屬接墊、金屬線或連接線27b所形成的最底端交互連接線金屬層27，最底端交互連接線金屬層27可通過保護層14複數開口14a內最底端交互連接線金屬層27的金屬栓塞27a，以及在在聚合物層51複數開口51a最底端交互連接線金屬層27的金屬栓塞27a連接至FISC20的複數交互連接線金屬層6。
因此，SISC29可任選形成2至6層或3至5層的交互連接線金屬層27在保護層14上，對於SISC29的每一交互連接線金屬層27，其金屬接墊、金屬線或連接線27b的厚度例如係介於0.3µm至20µm之間、介於0.5µm至10µm之間、介於1µm至5µm之間、介於1µm至10µm之間或介於2µm至10µm之間，或其厚度大於或等於0.3µm、0.5µm、0.7µm、1µm、1.5µm、2µm或3µm，或其寬度例如係介於0.3µm至20µm之間、介於0.5µm至10µm之間、介於1µm至5µm之間、介於1µm至10µm之間、介於2µm至10µm之間，或其寬度係大於或等於0.3µm、0.5µm、0.7µm、1µm、1.5µm、2µm或3µm，每一聚合物層42及聚合物層51之厚度係介於0.3µm至20µm之間、介於0.5µm至10µm之間、介於1µm至5µm之間或介於1µm至10µm之間，或其厚度大於或等於0.3µm、0.5µm、0.7µm、1µm、1.5µm、2µm或3µm，SISC29的交互連接線金屬層27之金屬接墊、金屬線或連接線27b可被用於可編程交互連接線202。
如第16E圖至第16I圖為本發明實施例中形成微型金屬柱或微型凸塊在保護層上方的交互連接線金屬層上的製程剖面圖。如第16E圖所示，黏著層44可濺鍍在聚合物層42及在複數開口42a曝露的金屬層40表面上，黏著層44的規格及其形成方法可以參照圖15B所示的黏著層26及其製造方法。一電鍍用種子層46可被濺鍍在黏著層44上，此電鍍用種子層46的規格及其形成方法可以參照圖15C所示的電鍍用種子層28及其製造方法。
接著，如第16F圖所示，光阻層48形成在電鍍用種子層46上，光阻層48經由曝光、顯影等製程圖案化形成開口48a在光阻層48內曝露出電鍍用種子層46，此光阻層48的規格及其形成方法可以參照圖15D所示的光阻層48及其製造方法。
接著，第16G圖所示，銅金屬層50電鍍形成在複數開口48a曝露的電鍍用種子層46上，此銅金屬層50的規格及其形成方法可以參照圖15E所示的銅金屬層32及其製造方法。
接著，如第16H圖所示，大部分光阻層48被移除，然後未在銅金屬層50下方的電鍍用種子層46及黏著層44被蝕刻移除，移除光阻層48，及蝕刻電鍍用種子層46及黏著層44的方法可以參照圖15F所示的移除光阻層30，及蝕刻電鍍用種子層28及黏著層26的方法。
因此，如第16H圖所示，黏著層44、電鍍用種子層46及電鍍銅金屬層50可組成複數微型凸塊或金屬柱34在SISC29最頂端聚合物層42複數開口42a底部的SISC29之最頂端交互連接線金屬層27上，此微型凸塊或金屬柱34的規格及其形成方法可以參照圖15F所示的微型凸塊或金屬柱34及其製造方法，每一微型凸塊或金屬柱34從SISC29最頂端聚合物層42的上表面凸起一高度，例如係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間、且以剖面圖中具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或尺寸是小於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm。
如第16I圖所示，形成微型凸塊或金屬柱34在之在第16H所示之半導體晶圓上方，半導體晶圓經由雷射切割或機械切割製程被切割分離成複數單獨半導體晶片100、積體電路晶片，半導體晶片100可以使用以下步驟進行封裝，如第18A圖至第18U圖、第19A圖至第19Z圖、第20A圖至第20Z圖、第21A圖至第21H圖及第22I圖之步驟。
如第16J圖，上述交互連接線金屬層27可包括一電源交互連接線金屬連接線或接地交互連接線金屬連接線連接至複數金屬接墊16及形成在上面的微型凸塊或金屬柱34，如第16L圖所示，上述交互連接線金屬層27可包括一交互連接線金屬連接線連接至複數金屬接墊16及沒有微金屬柱或凸塊形成在上面。
如第16I圖至第16L圖、第17圖所示，FISC29的交互連接線金屬層27可用於每一複數標準大宗商品化FPGA IC 晶片200的複數晶片內交互連接線502之複數可編程的及固定的交互連接線361及364，如第8A圖所示。
FOIT之實施例
一扇出交互連接線技術(FOIT)可用於製作或製造單層封裝邏輯驅動器300在多晶片封裝內，FOIT的揭露如下：
第18A圖至第18T圖為本發明實施例依據FOIT形成邏輯驅動器之製程示意圖，如第18A圖所示，一黏著材料88經由滴注製程形成複數黏著區域在載體基板90的，載體基板90意即是載體、支架、灌模器或基板，載體基板90可以是晶圓型式(其直徑尺寸為8吋、12吋或18吋的晶圓)，或是正方形或長方形的面板型式(其寬度或長度是大於或等於20cm、30 cm、50 cm、75 cm、100 cm、150 cm、200 cm或300 cm)，揭露在第15G圖、第15H圖、第16I圖至第16L圖及第17圖的各種型式的半導體晶片100可設置、安裝、固定或黏著黏著材料88而接合在載體基板90上，每一半導體晶片100被封裝在單層封裝邏輯驅動器300內，其中單層封裝邏輯驅動器300可形成具有上述高度(從每一半導體晶片100上表面凸出的高度)的微型凸塊或金屬柱34，其高度係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或大於或等於30µm、20µm、15µm、5µm或3µm，每一半導體晶片100設置、容納、固定或黏著在載體基板90上，且半導體晶片100一側或表面上形成半導體元件4，也就是具有電晶體那側或表面向上，而每一半導體晶片100的背面沒有形成任何主動元件，且背面朝下設置、固定、容納或黏著黏著材料88而設置載體基板90上，接著黏著材料88在溫度介於100 oC至200 oC之間進行烘烤或硬化。
單層封裝邏輯驅動器300在第11A圖至第11N圖中顯示，每一個的半導體晶片100可以是標準大宗商品化FPGA IC 晶片200、DPIIC晶片410、NVMIC晶片250、專用I/O晶片265、運算及(或)計算IC晶片269(例如是CPU晶片、GPU晶片、TPU晶片、DSP晶片或APU晶片)、DRAM晶片321、專用控制晶片260、專用控制及I/O晶片266、IAC晶片402、DCIAC晶片267或DCDI/OIAC晶片268。舉例而言，如第18A圖所示的這六個半導體晶片100從左而右依序為NVMIC晶片250、標準大宗商品化FPGA IC晶片200、CPU晶片269、專用控制晶片260、標準大宗商品化FPGA IC晶片200及GPU晶片269。舉例而言，如第18A圖所示的這六個半導體晶片100從左而右依序為NVMIC晶片250、標準大宗商品化FPGA IC晶片200、DPIIC晶片410、CPU晶片269、DPIIC晶片410及GPU晶片269。舉例而言，如第18A圖所示的這六個半導體晶片100從左而右依序為專用I/O晶片265、NVMIC晶片250、標準大宗商品化FPGA IC晶片200、DPIIC晶片410、標準大宗商品化FPGA IC晶片200及專用I/O晶片265。
如第18A圖所示，黏著材料88的材質可以是聚合物材質，例如是聚酰亞胺或環氧樹脂，且黏著材料88的厚度係介於1μm至50μm之間，例如，黏著材料88可以是厚度介於1μm至50μm之間的聚酰亞胺，或者，黏著材料88可以是厚度介於1μm至50μm之間的環氧樹脂，因此半導體晶片100可以是利用聚酰亞胺黏著在載體基板90上，或者是，半導體晶片100可以是利用環氧樹脂黏著在載體基板90上。
如第18A圖所示，載體基板90的材質可以是矽材質、金屬材質、玻璃材質、塑膠材質、陶瓷材質、聚合物材質、環氧-基底聚合物材質或環氧基底化合物材質，例如，載體基板90可以是增強性玻璃纖維環氧樹脂基材，其厚度係介於200μm至2000μm之間；或者，載體基板90可以是玻璃基板，其厚度係介於200μm至2000μm之間；或者，載體基板90可以是矽基板，其厚度係介於200μm至2000μm之間；或者，載體基板90可以是陶瓷基板，其厚度係介於200μm至2000μm之間；或者，載體基板90可以是有機基板，其厚度係介於200μm至2000μm之間；或者，載體基板90可以是金屬基板(例如包括銅金屬)，其厚度係介於200μm至2000μm之間；載體基板90中可以沒有金屬連接線，但可具有承載(攜帶)半導體晶片100的功能。
如第18B圖所示，一聚合物層92具有厚度t7介於250μm至1000μm之間，其經由旋塗、網版印刷、滴注或灌模方式形成在載體基板90及半導體晶片100上且包圍半導體晶片100的微型凸塊或金屬柱34，及填入複數半導體晶片100之間的間隙中，此灌模的方法包括壓縮成型(使用頂部和底部模具)或鑄造成型(使用滴注器)，樹脂材料或化合物用於聚合物層92，其可為聚合物材質例如包括聚酰亞胺、苯並環丁烯(BenzoCycloButene (BCB))、聚對二甲苯、環氧樹脂基底材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，聚合物層92例如可為例如是日本Asahi Kasei公司所提供的感光性聚酰亞胺/PBO PIMEL™、由日本Nagase ChemteX公司提供的環氧樹脂基底灌模化合物、樹脂或密封膠，聚合物層92被使在(經由塗佈、印刷、滴注或灌模)半導體晶片100之上及在載體基板90上至一水平面，如(i)將複數半導體晶片100的間隙填滿；(ii)將複數半導體晶片100的上表面覆蓋；(iii)填滿複數半導體晶片100上的微型凸塊或金屬柱34之間的間隙；(iv)覆蓋複數半導體晶片100上的r微型凸塊或金屬柱34的上表面，此聚合物材質、樹脂或灌模化合物可經由溫度加熱至一特定溫度被固化或交聯(cross-linked)，此特定溫度例如是高於或等於50℃、70℃、90℃、100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃。
如第18C圖所示，聚合物層92例如經由機械研磨製程從前側進行研磨以曝露出每一微型凸塊或金屬柱34的前表面及平坦化聚合物層92的前側，或者，聚合物層92可經由CMP製程進行研磨，當聚合物層92被研磨時，每一微型凸塊或金屬柱34的前側部分可允許被移除，且在結構研磨製程後，其黏著層44具有厚度t8介於250μm至8000μm之間。
接著，邏輯驅動器內(或上)的頂層交互連接線結構(Top Interconnection Scheme in, on or of the logic drive (TISD))可經由晶圓或面板製程形成在聚合物層92的前側上或上方及在微型凸塊或金屬柱34前側上，如第18D圖至第18N圖所示。
如第18D圖所示，一聚合物層93(也就是絕緣介電層)經由旋塗、網版印刷、滴注或灌模的方法形成在聚合物層92上及微型金屬柱或微型凸塊或金屬柱34上，及在聚合物層93內的複數開口93a形成在複數開口93a所曝露的微型凸塊或金屬柱34上方，聚合物層93可包括例如是聚酰亞胺、苯並環丁烯(BenzoCycloButene (BCB))、聚對二甲苯、環氧樹脂基底材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，聚合物層93的絕緣介電層的材質包括有機材質，例如是一聚合物、聚合物或聚合物材質化合物包括碳，聚合物層93的材質可以是光感性材質，可用於光阻層形成複數圖案化開口93a，以便在之後的程序中形成金屬栓塞，聚合物層93可塗佈、及經由一光罩曝光，接著顯影及蝕刻而形成複數開口93a在聚合物層93內，在聚合物層93的複數開口93a與微型凸塊或金屬柱34之上表面重疊，在某些應用或設計中，聚合物層93的複數開口93a的尺寸或橫向最大尺寸可小於在開口93a下方微型凸塊或金屬柱34的上表面，在其它的應用或設計中，聚合物層93的複數開口93a之尺寸或橫向最大尺寸係大於在開口93a下方微型凸塊或金屬柱34的上表面，接著聚合物層93(也就是絕緣介電層)在一特定溫度下硬化(固化)，例如是例如是高於或等於100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，而硬化後的聚合物層93之厚度係介於3µm至30µm之間或介於5µm至15µm之間，聚合物層93可能會添加一些電介質顆粒或玻璃纖維，聚合物層93的材質及其形成方法可以參照第15H圖所示的聚合物層36的材質及其形成方法。
接著，進行一浮凸製程在聚合物層93上及在曝露的微型凸塊或金屬柱34上表面上。
接著，如第18E圖所示，一黏著/種子層94形成在聚合物層93及曝露的微型凸塊或金屬柱34上表面上，可選地，黏著/種子層94可形成在圍繞微型凸塊或金屬柱34曝露的上表面之聚合物層92上，首先，黏著層之厚度係介於0.001μm至0.7μm之間、介於0.01μm至0.5μm之間或介於0.03μm至0.35μm之間，且黏著層可濺鍍在聚合物層93上及在微型凸塊或金屬柱34上，可選擇地，黏著層可形成在圍繞微型凸塊或金屬柱34曝露的上表面之聚合物層92上，黏著層的材質包括鈦、鈦-鎢合金、氮化鈦、鉻、鈦-鎢合金層、氮化鉭或上述材質的複合物，黏著層可經由ALD製程、CVD製程或蒸鍍製程形成，例如，黏著層可經由CVD沉積方式形成Ti層或TiN層(其厚度例如係介於1 nm至50 nm之間)在聚合物層93及微型凸塊或金屬柱34曝露的上表面上。
接著，厚度介於0.001μm至1μm之間、介於0.03μm至2μm之間或介於0.05μm至0.5μm之間的一電鍍用種子層可濺鍍形成在整個黏著層的上表面上，或者，電鍍用種子層可經由原子層(ATOMIC-LAYER-DEPOSITION (ALD))沉積製程、化學氣相沉積(CHEMICAL VAPOR DEPOSITION (CVD))製程、蒸鍍製程、無電電鍍或物理氣相沉積方式形成。電鍍用種子層有益於在表面上電鍍形成一金屬層，因此，電鍍用種子層的材質種類隨著電鍍用種子層上電鍍的金屬層材質而變化，當一銅層被電鍍在電鍍用種子層上時，銅金屬則為電鍍用種子層優先選擇的材質，例如電鍍用種子層形成在黏著層上或上方，例如可經由濺鍍或CVD化學沉積一銅種子層(其厚度例如介於3nm至300nm之間或介於3nm至200nm之間)在黏著層上，黏著層及電鍍用種子層可組成如第18E圖所示之黏著/種子層94。
接著，如第18F圖所示，厚度介於5μm 至50μm之間的光阻層96(例如是正型光阻層)經旋轉塗佈或壓合方式形成在黏著/種子層94的電鍍用種子層上，光阻層96經由曝光、顯影等製程形成複數溝槽或複數開孔96a在光阻層96內並曝露黏著/種子層94的電鍍用種子層，用1X步進器，具有波長範圍介於434至438nm的G-Line、波長範圍介於403至407nm的H-Line及波長範圍介於363至367nm的I-Line的其中至少二種光線的1X接觸式對準器或雷射掃描器可用於照光在光阻層96上而曝光光阻層96，也就是G-Line 及H-Line、G-Line 及I-Line、H-Line 及I-Line或G-Line 、H-Line及I-Line照在光阻層96上，然後顯影曝露的聚合物光阻層96，然後使用氧氣離子(O 2plasma)或含氟離子在2000PPM及氧，並移除殘留在黏著/種子層94的電鍍用種子層的聚合物材質或其它污染物，使得光阻層96可被圖案化而形成複數開口96a，在光阻層96內並曝露黏著/種子層94的電鍍用種子層，經由後續要執行的步驟(製程)以形成金屬接墊、金屬線或連接線在溝槽或複數開孔96a內及在銲錫球325的電鍍用種子層，位在光阻層96內其中之一溝槽或複數開孔96a可與聚合物層93內複數開口93a的面積重疊。
接著，請參考第18G圖所示，一金屬層98(例如銅層)電鍍形成在溝槽或複數開孔96A曝露的黏著/種子層94之電鍍用種子層上，例如，金屬層98可電鍍一厚度介於0.3μm至20μm之間、介於0.5μm至5μm之間、介於1μm至10μm之間及介於2μm至10μm之間的一銅層在溝槽或複數開孔96A所曝露之銅金屬材質形成之電鍍用種子層上。
如第18H圖所示，在形成金屬層98之後，大部分的光阻層38可被移除，接著沒有在金屬層98下方的黏著/種子層94被蝕刻去除，其中移除及蝕刻的製程可分別參考如第15F圖中所揭露之移除光阻層30及蝕刻電鍍用種子層28及黏著層26的製程，因此，黏著/種子層94及電鍍的金屬層98可被圖案化以形成交互連接線金屬層99在聚合物層92上，交互連接線金屬層99可由在聚合物層93複數開口93a內的複數金屬栓塞99a及在聚合物層93上的金屬接墊、金屬線或連接線99b所構成。
接著，如第18I圖所示，聚合物層104(也就是絕緣或金屬間介電層層)形成在聚合物層93、金屬層98及在聚合物層104的複數開口104a內交互連接線金屬層99的連接點上，聚合物層104的厚度介於3μm至30μm之間或介於5μm至15μm之間，聚合物層104可添加一些電介質顆粒或玻璃纖維，聚合物層104的材質及其形成方法可以參考第18D圖或第15H圖中所示的聚合物層93或聚合物層36的材質及其形成方法。
第18F圖至第18H圖揭露交互連接線金屬層99形成的製程，與聚合物層104形成的製程可多次交替的執行以製造形成如第18J圖至第18N圖中的TISD，如第18N圖所示，TISD101包括一上層交互連接線金屬層99，此上層交互連接線金屬層99具有在聚合物層104中複數開口104a內的金屬栓塞99a及聚合物層104上的複數金屬接墊、金屬線或連接線99b，上層交互連接線金屬層99可通過在聚合物層104複數開口104a內的上層交互連接線金屬層99中的金屬栓塞99a連接至下層交互連接線金屬層99，TISD101可包括最底端的交互連接線金屬層99，其中交互連接線金屬層99具有在聚合物層93複數開口93a內的金屬栓塞99a及在聚合物層93上複數金屬接墊、金屬線或連接線99b，此最底端的交互連接線金屬層99可通過它的金屬栓塞99a、複數微型金屬柱或凸塊34連接至半導體晶片100的SISC29。
因此，請18N圖所示，TISD101可包括2層至6層或3層至5層的交互連接線金屬層99，TISD101中交互連接線金屬層99的金屬接墊、金屬線或連接線99B可在半導體晶片100上方及水平延伸穿過半導體晶片100的邊緣，換句話說，金屬接墊、金屬線或連接線99b可能延伸到單層封裝邏輯驅動器300的相鄰兩個半導體晶片100之間的間隙上方，TISD101中交互連接線金屬層99的金屬接墊、金屬線或連接線99B連接或耦接單層封裝邏輯驅動器300中二個或複數個半導體晶片100的微型凸塊或金屬柱34。
如第18N圖所示，TISD101的交互連接線金屬層99通過半導體晶片100的微型凸塊或金屬柱34連接或電連接至SISC29的交互連接線金屬層27、FISC20的複數交互連接線金屬層6及(或)單層封裝邏輯驅動器300中半導體晶片100的半導體元件4(也就是電晶體)，聚合物層92填入半導體晶片100之間的間隙將半導體晶片100圍住，且半導體晶片100及半導體晶片100的上表面也被聚合物層92覆蓋，其中TISD101、其交互連接線金屬層99的金屬接墊、金屬線或連接線99B的厚度例如係介於0.3µm至30µm之間、介於0.5µm至20µm之間、介於1µm至10µm之間或介於0.5µm至5µm之間，或厚度例如係大於或等於0.3µm、0.5µm、0.7µm、1µm、1.5µm、2µm、3µm或5µm，且其寬度例如係介於0.3µm至30µm之間、介於0.5µm至20µm之間、介於1µm至10µm之間或介於0.5µm至5µm之間，或寬度係寬於或等於0.3µm、0.5µm、0.7µm、1µm、1.5µm、2µm、3µm或5µm，對於TISD而言，其聚合物層104(也就是金屬間介電層)的厚度係介於0.3µm至30µm之間、介於0.5µm至20µm之間、介於1µm至10µm之間或介於0.5µm至5µm之間，或厚度例如係大於或等於0.3µm、0.5µm、0.7µm、1µm、1.5µm、2µm、3µm或5µm，TISD101的交互連接線金屬層99可用於如第11A圖至第11N圖所示之晶片內交互連接線371。
如第18N圖示，如第11A圖至第11N圖中單層封裝邏輯驅動器300內晶片內交互連接線371的可編程交互連接線361係經由TISD101的交互連接線金屬層99提供，及可經由分佈在複數標準大宗商品化FPGA IC 晶片200(如第8A圖至第8J圖)內複數記憶體單元362及複數DPIIC晶片410(如第9圖所示)編程，每一(或每一組)複數記憶體單元362用於複數通過/不通過開關258的開啓或關閉而控制TISD101中二個可編程交互連接線361耦接至複數通過/不通過開關258的二端之間的連接是否建立，由此，如第11A圖至第11N圖中的單層封裝邏輯驅動器300內TISD101的一組可編程交互連接線361可經由設置在一個(或複數個)DPIIC晶片410中複數交叉點開關379內的複數通過/不通過開關258相互連接至(1)連接一複數標準大宗商品化FPGA IC 晶片200至另一個複數標準大宗商品化FPGA IC 晶片200；(2)連接一複數標準大宗商品化FPGA IC 晶片200至一複數專用I/O晶片265；(3)連接一複數標準大宗商品化FPGA IC 晶片200至一複數DRAM晶片321；(4)連接一複數標準大宗商品化FPGA IC 晶片200至一複數處理IC 晶片及複數計算IC晶片269；(5)連接一複數標準大宗商品化FPGA IC 晶片200至專用控制晶片260、專用控制晶片及專用I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268；(6)連接一複數專用I/O晶片265至另一複數專用I/O晶片265；(7)連接一複數專用I/O晶片265至一複數DRAM晶片321；(8)連接一複數專用I/O晶片265至一複數處理IC 晶片及複數計算IC晶片269；(9)連接一複數專用I/O晶片265至一專用控制晶片260、專用控制晶片及專用I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268；(10)連接一複數DRAM晶片321至另一複數DRAM晶片321；(11)連接一複數DRAM晶片321至一複數處理IC 晶片及複數計算IC晶片269；(12)連接一複數DRAM晶片321至專用控制晶片260、專用控制晶片及專用I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268；(13)連接一複數處理IC 晶片及複數計算IC晶片269至另一複數處理IC 晶片及複數計算IC晶片269或(14)連接一複數處理IC 晶片及複數計算IC晶片269至專用控制晶片260、專用控制晶片及專用I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268。
通常，如第18T圖及第18U圖中的TISD101的金屬接墊、金屬線或連接線99B的厚度大於或等於如第16I圖至第16L圖及第17圖的SISC29的金屬接墊、金屬線或連接線27B，但大於如第14A圖中的複數金屬接墊、線及連接線8。
在TISD上方的金屬凸塊
接著如第18O圖至第18R圖所示，複數金屬柱或凸塊可形成在TISD101最頂端的交互連接線金屬層99，第18O圖至第18R圖為本發明之實施例中TISD中形成複數金屬柱或凸塊在交互連接線金屬層上的製程剖面示意圖。
如第18O圖所示，一黏著/種子層116形成在TISD101最頂端聚合物層104上，及在TISD101最頂端交互連接線金屬層99上，首先，厚度介於0.001μm至0.7μm之間、介於0.01μm至0.5μm之間或介於0.03μm至0.35μm之間的黏著層可濺鍍在TISD101最頂端聚合物層104上及在TISD101最頂端交互連接線金屬層99上，黏著層的材質可包括鈦、鈦-鎢合金、氮化鈦、鉻、鈦-鎢合金層、氮化鉭或上述材質的複合物，黏著層可經由ALD製程、CVD製程或蒸鍍製程形成，例如，黏著層可經由CVD沉積方式形成Ti層或TiN層(其厚度例如係介於1 nm至50 nm之間)在TISD101最頂端聚合物層104上及在TISD101最頂端交互連接線金屬層99上。
接著，厚度介於0.001μm至1μm之間、介於0.03μm至2μm之間或介於0.05μm至0.5μm之間的電鍍用種子層可濺鍍在整個黏著層的上表面上，或者，電鍍用種子層可經由電鍍用種子層283形成，電鍍用種子層有益於在表面上電鍍形成一金屬層，因此，電鍍用種子層的材質種類隨著電鍍用種子層上電鍍的金屬層材質而變化，當一銅層被電鍍在電鍍用種子層上時(對於第一種型態的金屬凸塊由以下步驟形成)，銅金屬則為電鍍用種子層優先選擇的材質，當銅阻障層被電鍍在電鍍用種子層時(對於第二種型態的金屬凸塊由以下步驟形成)，銅金屬則為電鍍用種子層優先選擇的材質，當金層被電鍍在電鍍用種子層時(對於第二種型態的金屬凸塊由以下步驟形成)，銅金屬則為電鍍用種子層優先選擇的材質，當金層電鍍在電鍍用種子層上時(對於第三種型態的金屬凸塊由以下步驟形成)，金金屬(Au)則為電鍍用種子層優先選擇的材質，例如，電鍍用種子層可沉積在黏著層上或上方(對於第一種或第二種型態的金屬凸塊由以下步驟形成)，例如經由濺鍍或CVD沉積一銅種子層(厚度例如係介於3nm至400nm之間或介於10nm至200nm之間)在黏著層上，電鍍用種子層可沉積在黏著層上或上方(對於第三種型態的金屬凸塊由以下步驟形成)，例如係濺鍍或CVD沉積一金種子層(厚度例如係介於1nm至300nm之間或介於1nm至50nm之間)在黏著層上，黏著層及電鍍用種子層可組成第18O圖中的黏著/種子層116。
接著，如第18P圖所示，一厚度介於5μm至500μm之間的光阻層118(例如是正型光阻層)旋轉塗佈或壓合在黏著/種子層116的電鍍用種子層上，光阻層118經由曝光、顯影等製程形成複數交互連接線a在光阻層118內並曝露黏著/種子層116的電鍍用種子層，用1X步進器，具有波長範圍介於434至438nm的G-Line、波長範圍介於403至407nm的H-Line及波長範圍介於363至367nm的I-Line的其中至少二種光線的1X接觸式對準器或雷射掃描器可用於照光在光阻層118上，也就是G-Line 及H-Line、G-Line 及I-Line、H-Line 及I-Line或G-Line 、H-Line及I-Line照在光阻層118上，然後顯影曝露的光阻層118，然後使用氧氣離子(O 2plasma)或含氟離子在2000PPM及氧，並移除殘留在黏著/種子層116的電鍍用種子層的聚合物材質或其它污染物，使得光阻層118可被圖案化而形成複數開口118a，在光阻層96內並曝露位於最頂端交互連接線金屬層99的金屬接墊、金屬線或連接線99b上方的黏著/種子層116之電鍍用種子層。
如第18P圖所示，在光阻層118內的複數開口118a可與最上端聚合物層104內複數開口104a的面積重疊，經由後續的製程形成金屬接墊或凸塊，黏著/種子層116曝露的電鍍用種子層位在開口118a底部，及可延伸開口104至環繞在開口104a的TISD101的最頂端聚合物層104的一區域或環形區域。
如第18Q圖所示，金屬層120(例如銅層)電鍍在曝露於複數開口118a的黏著/種子層116的電鍍用種子層上，例如，第一種型式，金屬層120可電鍍厚度介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間的銅層在複數開口118a曝露的電鍍用種子層(銅材質)上。
如第18圖所示，形成金屬層120之後，大部分的光阻層118可被移除，接著沒有在金屬層120下方的黏著/種子層116被蝕刻去除，其中移除及蝕刻的製程可分別參考如第15F圖中所揭露之移除光阻層30及蝕刻電鍍用種子層28及黏著層26的製程，因此，黏著/種子層116及電鍍的金屬層120可被圖案化以形成複數金屬柱或凸塊122在最頂端聚合物層104內複數開口104a底部的最頂端交互連接線金屬層99的金屬接墊、金屬線或連接線99b上，金屬柱或凸塊122可用於連接或耦接單層封裝邏輯驅動器300的半導體晶片100(例如第11A圖至第11N圖中的複數專用I/O晶片265)至單層封裝邏輯驅動器300的外部複數電路或元件。
第一種型式的金屬柱或凸塊122的高度(從最頂端聚合物層104上表面凸出的高度)係介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或高度大於或等於50µm、30µm、20µm、15µm或5µm，且以剖面圖中具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或尺寸是大於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm。二相鄰第一型式金屬柱或凸塊122之間最小的距離例如係介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或尺寸是大於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm。
或者，對於第二型式的金屬柱或凸塊122，如第18Q圖所示之金屬層120可經由電鍍一銅阻障層(例如鎳層)在複數開口118a曝露的電鍍用種子層(例如由銅材質製成)上，銅阻障層的厚度例係介於1µm至50µm之間、介於1µm至40µm之間、介於1µm至30µm之間、介於1µm至20µm之間、介於1µm至10µm之間、介於1µm至5µm之間、介於1µm至3µm之間，接著電鍍一銲錫層在複數開口118a內的銅阻障層上，此銲錫層厚度例如是介於1µm至150µm之間、介於1µm至120µm之間、介於5µm至120µm之間、介於5µm至100µm之間、介於5µm至75µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至10µm之間、介於1µm至5µm之間、介於1µm至3µm之間，此銲錫層的材質可以是無铅銲錫，其包括含錫合金、銅金屬、銀金屬、鉍金屬、銦金屬、鋅金屬、銻金屬或其他金屬，例如此無铅銲錫可包括 錫-銀-銅(SAC)銲錫、錫-銀銲錫或錫-銀-銅-鋅銲錫，此外，第18R圖中去除大部分的光阻層118及未在金屬層120下方的黏著/種子層116之後，執行一迴銲製程迴焊銲錫層變成第二類型複數圓形銲錫球或凸塊。
第二型式金屬柱或凸塊122從最頂端聚合物層104的上表面凸起一高度介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或大於、高等或等於75µm、50µm、30µm、20µm、15µm或10µm，及以剖面圖中具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或尺寸是大於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm，二相鄰之金屬柱或凸塊122具有一最小空間(間距)尺寸介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或尺寸是大於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm。
或者，對於第三型式金屬柱或凸塊122，如第18O圖所示之電鍍用種子層可濺鍍或CVD沉積金種子層(厚度例如介於1nm至300nm之間或1nm至100nm之間)在黏著層上形成，黏著層及電鍍用種子層組成如第18O圖所示的黏著/種子層116，如第18Q圖所示的金屬層120可經由電鍍厚度例如介於3µm至40µm之間或介於3µm至10µm之間的金層在複數開口118a曝露的電鍍用種子層上形成，其中電鍍用種子層係由金所形成，接著，大部分的光阻層118被移除，然後未在金屬層120下方的黏著/種子層116被蝕刻移除以形成第三型式金屬柱或凸塊122。
第三型式金屬柱或凸塊122從最頂端聚合物層104的上表面凸起一高度介於3µm至40µm之間、介於3µm至30µm之間、介於3µm至20µm之間、介於3µm至15µm之間或介於3µm至10µm之間，或小於、高等或等於40µm、30µm、20µm、15µm或10µm，及以剖面圖中具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線) 介於3µm至40µm之間、介於3µm至30µm之間、介於3µm至20µm之間、介於3µm至15µm之間或介於3µm至10µm之間，或尺寸是小於或等於40µm、30µm、20µm、15µm或10µm，二相鄰之金屬柱或凸塊122具有一最小空間(間距)尺寸介於3µm至40µm之間、介於3µm至30µm之間、介於3µm至20µm之間、介於3µm至15µm之間或介於3µm至10µm之間，或尺寸是小於或等於40µm、30µm、20µm、15µm或10µm。
或者，對於第四型式的金屬柱或凸塊122，如第18Q圖所示之金屬層120可經由電鍍一銅層在複數開口118a曝露的電鍍用種子層(例如由銅材質製成)上，此銅層的厚度例係介於1µm至100µm之間、介於1µm至50µm之間、介於1µm至30µm之間、介於1µm至20µm之間、介於1µm至10µm之間、介於1µm至5µm之間或介於1µm至3µm之間，接著電鍍一銲錫層在複數開口118a內的銅層上，此銲錫層厚度例如是介於1µm至150µm之間、介於1µm至120µm之間、介於5µm至120µm之間、介於5µm至100µm之間、介於5µm至75µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至10µm之間、介於1µm至5µm之間、介於1µm至3µm之間，此銲錫層的材質可以是無铅銲錫，其包括含錫合金、銅金屬、銀金屬、鉍金屬、銦金屬、鋅金屬、銻金屬或其他金屬，例如此無铅銲錫可包括 錫-銀-銅(SAC)銲錫、錫-銀銲錫或錫-銀-銅-鋅銲錫，此外，第18R圖中去除大部分的光阻層118及未在金屬層120下方的黏著/種子層116之後，執行一迴銲製程迴銲錫層變成複數圓形銲錫球或凸塊，以形成變成第四類型金屬柱或凸塊122。
第四型式的金屬柱或凸塊122，從最頂端聚合物層104的上表面凸起一高度介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或大於、高等或等於75µm、50µm、40µm、30µm、20µm、15µm或10µm，及以剖面圖中具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線) 介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或尺寸是大於或等於100µm、60µm、50µm、40µm、30µm、20µm、15µm或10µm，二相鄰之金屬柱或凸塊122具有一最小空間(間距)尺寸介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或大於、高等或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm。
晶片封裝製程
接著，如第18S圖所示，載體基板90可經由研磨或CMP製程將第18R圖所示的載體基板90移除，或者，載體基板90經由研磨或CMP製程移除可在第18C圖所示研磨聚合物層92之後及第18D圖中形成聚合物層93之前。可選擇地，晶圓或面板薄化製程，例如一CMP製程或研磨製程可研磨半導體晶片100的背部表面110a及聚合物層92的背部表面92a，使得結構薄化，如第18S圖所示，聚合物層92的厚度介於50μm至500μm之間，或者，載體基板90可以不被移除。
在第18S圖中移除載體基板90之後，第18S圖所示的封裝結構可被雷射切割或機械切割的方式分離成複數獨立晶片封裝，也就是第18T圖所示的單層封裝邏輯驅動器300，在沒有移除載體基板90的情況下，可將載體基板90切割分離成複數獨立晶片封裝的載體單元，也就如第18U圖所示的單層封裝邏輯驅動器300。
晶片封裝的組裝
如第18T圖及第18U圖所示，第一、第二或第三型式的金屬柱或凸塊122可用於單層封裝邏輯驅動器300組裝在組裝基板、軟板或母板，相以覆晶晶片封裝的技術或相以於LCD 驅動器封裝中的COF組裝技術，其中組裝基板、軟板或母板例如是印刷電路板(PCB)、具有交互連接線的矽基板結構、具有交互連接線結構的金屬基板，具有交互連接線結構的玻璃基板、具有交互連接線結構的陶瓷基板或具有交互連接線結構的軟板。
如第18V圖為第18T圖的底部示意圖，第18V圖為本發明實施例邏輯驅動器的金屬凸塊的佈局，如第18V圖所示，第一、第二或第三型式的金屬柱或凸塊122可設置排列成一矩陣佈局，第一、第二或第三型式的第一組金屬柱或凸塊122排列成一矩陣在晶片封裝(也就是單層封裝邏輯驅動器300)底部表面之中間區域，而第一、第二或第三型式的第二組金屬柱或凸塊122排列在成一矩陣在晶片封裝(也就是單層封裝邏輯驅動器300)底部表面包圍中間區域之周邊區域，第一、第二或第三型式的第一組金屬柱或凸塊122具有一最大橫向尺寸d1(也就是圓形的直徑，或是正方形或長方形的對角線)大於第一、第二或第三型式的第二組金屬柱或凸塊122的最大橫向尺寸d2(也就是圓形的直徑，或是正方形或長方形的對角線)，超過90%或80%的第一、第二或第三型式的第一組金屬柱或凸塊122可用於電源供應連接端或接地連接端，超過50%或60%的第一、第二或第三型式的第二組金屬柱或凸塊122可用於訊號傳輸，第一、第二或第三型式的第二組金屬柱或凸塊122可排列一個(或複數個)圈，沿著晶片封裝(也就是單層封裝邏輯驅動器300)底部表面的邊界，例如是1圈、2圈、3圈、4圈、5圈或6圈，第一、第二或第三型式的第二組金屬柱或凸塊122的最小間距小於第一、第二或第三型式的第一組金屬柱或凸塊122的最小間距。
為了將第一型式金屬柱或凸塊122接合至組裝基板、軟板或母板，組裝基板、軟板或母板可在頂部表面設置具有與第一類型的金屬柱或凸塊122相接合的一銲錫層的複數金屬接或凸塊，並使用一銲錫迴銲製程或熱壓合製程使第一類型的金屬柱或凸塊122接合至組裝基板、軟板或母板頂部的銲錫層，使晶片封裝(也就是單層封裝邏輯驅動器300)接合在組裝基板、軟板或母板上。
對於第二型式金屬柱或凸塊122，可經由銲錫或迴銲製程(具有助銲劑或不具有助銲劑)使晶片封裝(也就是單層封裝邏輯驅動器300)接合在組裝基板、軟板或母板上。
對於第三型式金屬柱或凸塊122，可經由COF技術的熱壓合方式接合至一軟性電路板或基板，在COF組裝中，第三型式金屬柱或凸塊122可設置非常高數量的I/Os在一小面積(區域)內，第三型式金屬柱或凸塊122具有小於20µm的間距，而具有寬度10mm的正方形單層封裝邏輯驅動器300，第三型式的金屬柱或凸塊122之訊號輸入或輸出的I/Os數量沿著底部表面並排列在4個邊界上，例如，排列在其外圍區域2圈，例如數量大於或等於5000個(具有二凸塊之間距為15µm)、4000個(具有二凸塊之間距為20µm)或2500個(具有二凸塊之間距為15µm)，當使用具有單側金屬線或連接線的單層薄膜用於軟性電路板或薄膜接合至第三型式金屬柱或凸塊122時，沿著其邊緣設計2圈或2行的原因是為了容易於從單層封裝邏輯驅動器300扇出(Finout)，在軟性電路板或薄膜上的金屬接墊上表面具有金層，可經由金至金(gold-to-gold)熱壓合接合方式接合至至第三型式金屬柱或凸塊122，或者，在軟性電路板或薄膜上的金屬接墊上表面具有一銲錫層，可經由金至銲錫(gold-to-solder)熱壓合接合方式接合至至第三型式金屬柱或凸塊122。
例如，第18W圖為本發明實施例邏輯驅動器的複數金屬柱或凸塊接合至軟性電路板或薄膜的剖面示意圖，如第18W圖所示，第一、第二或第三型式的金屬柱或凸塊122接合至軟性電路板或薄膜126，軟性電路板或薄膜126包括一聚合物層148、一銅接合線146在聚合物層148上，一聚合物保護層150在銅接合線146上及在聚合物層148上，及一金或銲錫層152無電電鍍在聚合物保護層150開口曝露的銅接合線146上，軟性電路板或薄膜126更連接至一外部電路，例如是另一半導體晶片、PCB板、玻璃基板、另一軟性電路板或薄膜、陶瓷基板、玻璃纖維增強環氧基板、聚合物或有機基板，其中印刷電路板包含一具有玻璃纖維及複數電路層在核心層上方或下方，第一、第二或第三型式的金屬柱或凸塊122接合至錫層或銲錫層152，對於第三型式金屬柱或凸塊122，金屬層152可以是使用金-焊材料熱壓接合方法與其結合的一錫層或銲錫層，由此可在銅接合線14與第三型式金屬柱或凸塊122之間可形成一錫金合金154，或者，對於第三種型式金屬柱或凸塊122， 銲錫層152可以是使用金-金熱壓接合方法與之結合的金屬層，之後，聚合物材質156(例如聚酰亞胺)可以填入至邏輯驅動器(也就是單層封裝邏輯驅動器300)及軟性電路板或薄膜126的間隙中，以封閉第一、第二或第三型式的金屬柱或凸塊122。
如上所述，半導體晶片100排列成單層以形成單層封裝邏輯驅動器300，複數單層封裝邏輯驅動器300可組成一積體邏輯驅動器，積體邏輯驅動器可由兩個或兩個以上的單層封裝邏輯驅動器300製造，例如是2個、3個、4個、5個、6個、7個、8個或8個以上的單層封裝邏輯驅動器300組成，例如是：(1)以平面的方式覆晶封裝在PCB板上；或(2)將其中一單層封裝邏輯驅動器300安裝在另一個單層封裝邏輯驅動器300的頂部上的封裝疊層封裝(POP)技術，為了實現堆疊方式組裝的單層封裝邏輯驅動器300，在單層封裝邏輯驅動器300的中間、在底部可形成封裝穿孔或聚合物穿孔(TPV)，如以下所示：
具有多個貫穿封裝體的通道TPVS的晶片封裝的第一實施例
堆疊形式的每個單層封裝邏輯驅動器300(也就是在POP封裝內)可依據如上述段落中描述的相同的處理步驟和規格來製造，如第18A圖至第18T圖所示之本發明之一實施例的製程剖面示意圖，在聚合物層92內還可以設置複數TPVS 158，在單層封裝邏輯驅動器300的每相鄰兩個的半導體晶片100之間，及(或)周邊區域的單層封裝邏輯驅動器300圍繞在中間區域的半導體晶片100，第19A圖至第19O圖為本發明實施例依據FOIT形成具有TPVS的晶片封裝之製程剖面示意圖。TPVS 158可形成在單層封裝邏輯驅動器300中的一個，用於連接或耦接位在該其中之一單層封裝邏輯驅動器300的正面的複數電路或元件至該其中之一的單層封裝邏輯驅動器300背面的複數電路或元件。
第19A圖至第第19O圖為本發明第一實施例形成具有TPVS晶片封裝示意圖，在將半導體晶片100安裝到圖18A所示的載體基板90(如第18A圖所示)之前，如第19D圖所示之TPVS 158可形成在如第18A圖所示之載體基板90上方，如第19A圖所示，包括氧化矽層、氮化矽層、聚合物層或其組合的基底絕緣層91可形成在如第18A圖所示之載體基板90上。
接著，如第19B圖所示，TPVS 158(也就是絕緣介電層)經由旋塗、網版印刷、滴注或灌模的方法形成在基底絕緣層91上，及在聚合物層97的複數開口97a曝露的基底絕緣層91上方，聚合物層97可包括例如聚酰亞胺、苯並環丁烯(BenzoCycloButene (BCB))、聚對二甲苯、環氧樹脂基底材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，聚合物層97可包括有機材質，例如一聚合物或含碳的化合物材質，聚合物層97可係是光感性材質，且可用作光阻層，用於圖案化複數開口97a在其中，且通過後續執行的製程形成複數TPVs的端點部分，聚合物層97可塗佈，通過光罩曝光，接著顯影形成複數開口97a在其中，在聚合物層97中的複數開口97a曝露基底絕緣層91的複數上表面區域，接著聚合物層97(也就是絕緣介電層)在一溫度下固化(硬化)，例如溫度係高於或等於100 oC、125 oC、150 oC、175 oC、200 oC、225 oC、250 oC、275 oC或300 oC，聚合物層97在固化後的厚度例如介於2µm至50µm之間、介於3µm至50µm之間、介於3µm至30µm之間、介於3µm至20µm之間或介於3µm至15µm之間，或是厚度大於或等於2µm、3µm、5µm、10µm、20µm或30µm，聚合物層97可添加一些電介質顆粒或玻璃纖維，聚合物層97的材料及其形成方法可以參考聚合物層36的材料及其形成方法，如圖15H所示。
接著，複數金屬柱或凸塊形成在基底絕緣層91上，如第19C圖至19F圖所示，第19C圖至19F圖為本發明實施例形成複數TPVs在載體基板上方的製程剖面示意圖，如第19C圖所示，一黏著/種子層140形成在聚合物層97上及在聚合物層97複數開口97a底部的基底絕緣層91上，接著可濺鍍厚度介於0.001μm至0.7μm之間、介於0.01μm至0.5μm之間或介於0.03μm至0.35μm之間的黏著層在聚合物層97上及在聚合物層97複數開口97a底部的基底絕緣層91上，黏著層的材質可包含鈦、鈦-鎢合金、氮化鈦、鉻、鈦-鎢合金層、氮化鉭或上述材質的複合物，黏著層可經由ALD製程、CVD製程或蒸鍍製程形成，例如，黏著層可經由濺鍍或CVD沉積一Ti層或TiN層在聚合物層97(厚度例如介於1nm至200nm或介於5nm至50nm之間)上。
接著，厚度介於0.001μm至1μm之間、介於0.03μm至2μm之間或介於0.05μm至0.5μm之間的電鍍用種子層濺鍍在黏著層的整個上表面，或者，電鍍用種子層可經由原子層(ATOMIC-LAYER-DEPOSITION (ALD))沉積製程、化學氣相沉積(CHEMICAL VAPOR DEPOSITION (CVD))製程、蒸鍍製程、無電電鍍或物理氣相沉積方式形成。電鍍用種子層有益於在表面上電鍍形成一金屬層，因此，電鍍用種子層的材質種類隨著電鍍用種子層上電鍍的金屬層材質而變化，當一銅層被電鍍在電鍍用種子層上時，銅金屬則為電鍍用種子層優先選擇的材質，例如電鍍用種子層形成在黏著層上或上方，例如可經由濺鍍或CVD化學沉積一銅種子層(其厚度例如介於3nm至300nm之間或介於3nm至200nm之間)在黏著層上，黏著層及電鍍用種子層可組成如第19A圖所示之黏著/種子層140。
接著，如第19D圖所示，一厚度介於5μm至500μm之間的光阻層142(例如是正型光阻層)旋轉塗佈或壓合在黏著/種子層140的電鍍用種子層上，光阻層142經由曝光、顯影等製程形成複數開口142a在光阻層142內並曝露黏著/種子層140的電鍍用種子層，用1X步進器，具有波長範圍介於434至438nm的G-Line、波長範圍介於403至407nm的H-Line及波長範圍介於363至367nm的I-Line的其中至少二種光線的1X接觸式對準器或雷射掃描器可用於照光在光阻層142上，也就是G-Line 及H-Line、G-Line 及I-Line、H-Line 及I-Line或G-Line 、H-Line及I-Line照在光阻層142上，然後顯影曝露的光阻層142，然後使用氧氣離子(O 2plasma)或含氟離子在2000PPM及氧，並移除殘留在黏著/種子層140的電鍍用種子層的聚合物材質或其它污染物，使得光阻層142可被圖案化而形成複數開口142a曝露黏著/種子層140的電鍍用種子層，在光阻層142內每一開口142a與聚合物層97內開口97a重疊，且在聚合物層97內開口97a延伸至環繞在聚合物層97的開口97a的一區域或環形區域，其中聚合物層97的環形區域具有一寬度介於1µm至15µm之間、介於1µm至10µm之間或介於1µm至5µm之間。
如第19D圖所示，複數開口142a的這些位置位在半導體晶片100之間的複數間隙，在後續製程中將裝設至聚合物層97上，並且在後續製程中可排列在複數獨立晶片封裝300的周邊區域，其中每一周邊區域環繞半導體晶片100，形成放置獨立晶片封裝300的一中心區域。
如第19E圖所示，厚度介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間電鍍形成在曝露於開口142a的黏著/種子層140的電鍍用種子層上。
如第19F圖所示，形成銅層144之後，大部分的光阻層142可被移除，接著沒有在銅層144下方的黏著/種子層140被蝕刻去除，其中移除及蝕刻的製程可分別參考如第15F圖中所揭露之移除光阻層30及蝕刻電鍍用種子層28及黏著層26的製程，因此，黏著/種子層140及電鍍的銅層144可被圖案化以形成複數TPVs 158在基底絕緣層91上及在聚合物層97複數開口97a周圍的聚合物層97上，每一TPVs 158從聚合物層97的上表面凸出一高度介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或是高度大於或等於50µm、30µm、20µm、15µm或5µm，剖面圖中具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或尺寸是大於或等於150µm、100µm、60µm、50µm、40µm、30µm、20µm、15µm或10µm，二相鄰之TPVs 158具有一空間(間距)尺寸介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或尺寸是大於或等於150µm、100µm、60µm、50µm、40µm、30µm、20µm、15µm或10µm。
接著，第19G圖至第19J圖的FOIT的後續進行的步驟可參照第18A圖至第18R圖所揭露的FOIT步驟，在第18A圖至第18R圖及第19G圖至第19J圖中所示的相同元件號碼表示相同的元件，所以在第19G圖至第19J圖相同的元件號碼的元件的製程及說明可參照第18A圖至第18R圖所揭露的說明。
如第19G圖所示，黏著材料88形成在聚合物層97的複數區域上，接著如第15G圖、第15H圖、第16I圖至第16L圖及第17圖中所示的半導體晶片100的背面黏著黏著材料88而接合在聚合物層97上。
如第19H圖所示，厚度t7介於250μm至1000μm之間的聚合物層92設置在聚合物層97上或上方及在半導體晶片100上或上方至一水平：(i)填入半導體晶片100之間的間隙；(ii)覆蓋半導體晶片100的上表面；(iii)填入半導體晶片100的微型凸塊或金屬柱34之間的間隙；(iv)覆蓋半導體晶片100的微型凸塊或金屬柱34的上表面；(v)填入TPVs 158之間的間隙；及(vi)覆蓋TPVs 158。
如第19I圖所示，聚合物層92例如經由機械研磨的方式從正面研磨至露出每一微型凸塊或金屬柱34的正面(上表面)及TPVS 158的正面(上表面)，及平坦化聚合物層92的正面，或者，聚合物層92可經由CMP製程研磨，當聚合物層92進行研磨時，每一微型凸塊或金屬柱34都有一前端部分被允許移除，而在研磨後，聚合物層92的厚度t8係介於250μm至800μm之間。
接著，如第18D圖至第18N圖的TISD101可經由晶圓或面板製程形成在聚合物層92的正面上或上方，及在微型凸塊或金屬柱34及在TPVS 158的正面上或上方，接著，如第18O圖至第18R圖的金屬柱或凸塊122形成在最頂端的聚合物層104(如第19J圖所示)複數開口104a底部，且在TISD101之最頂端的交互連接線金屬層99上。
接著，如第19K圖所示，載體基板90經由剝離、研磨或CMP研磨的製程移除，從第19K圖中顯示基底絕緣層91被曝露(圖中未示)，接著，基底絕緣層91及聚合物層97底部部分經由研磨或CMP研磨製程移除，從第19K圖中每一TPVS 158的背面158a被曝露，其中TPVs 158具有銅層的部分被曝露作為複數金屬接墊。或者，在研磨如第19I圖的聚合物層92之後，及在形成TISD101的聚合物層93之前，載體基板90可經由剝離、研磨或CMP研磨的製程移除，從第19K圖所示的結構露出基底絕緣層91，接著，基底絕緣層91及聚合物層97的底部部分可經由研磨或CMP製程移除而露出每一TPVS 158的背面158a，其中位在背面158a的TPVs 158具有銅層的部分被曝露作為複數金屬接墊。之後，如第18D圖至第18N圖中的TISD101可經由晶圓或面板製程形成在聚合物層92的正面上或上方，及在微型凸塊或金屬柱34及在TPVS 158正面上或上方。接著，如第18O圖至第18R圖中的金屬柱或凸塊122形成在如第19K圖最頂端聚合物層104複數開口104a底部且在TISD101最頂端交互連接線金屬層99上。
在載體基板90之後，如第19k圖基底絕緣層91及聚合物層97的底部部分被移除，第19K圖中的封裝結構可經由雷射切割製程或機械切割製程切割分離成複數單獨晶片封裝結構(也就是單層封裝邏輯驅動器300)，如第19L圖所示。
具有TPVS的晶片封裝的第二實施例
第19S圖至第19Z圖為本發明第二實施例中形成具有TPVS晶片封裝的製程示意圖，第19S圖至第19Z圖所示的第二實施例與第19A圖至第19L圖所示的第一實施例的不同點為聚合物層97被完全的移除，對於在第19A圖至第19L圖及第19S圖至第19Z圖中所示的相同元件號碼表示相同的元件，所以在第19S圖至第19Z圖相同的元件號碼的元件的製程及說明可參照第19A圖至第19L圖所揭露的說明。
對於第二實施例，如第19S圖所示，聚合物層97經由旋塗、網版印刷、滴注或灌模的方法形成在基底絕緣層91上，但沒有如第19B圖的複數開口97a形成在聚合物層97內，在此情況下，除了第19B圖的材質外，聚合物層97可以是非光感性材質。
接著，複數金屬柱或凸塊可形成在如第19T圖至第19W圖中的聚合物層97上，第19T圖至第19W圖為本發明實施例中形成複數TPVs在載體基板上方的製程剖面示意圖。
如第19T圖所示，黏著/種子層140形成在聚合物層97上。
接著，如第19U圖所示，厚度介於5μm 至500μm之間的光阻層142(例如是正型光阻層)經旋轉塗佈或壓合方式形成在黏著/種子層140的電鍍用種子層上，光阻層142經由曝光、顯影等製程形成複數開口142a在光阻層142內並曝露黏著/種子層140的電鍍用種子層，複數開口142a的這些位置位在半導體晶片100之間的複數間隙，在後續製程中將裝設至聚合物層97上，並且在後續製程中可排列在複數獨立晶片封裝300的周邊區域，其中每一周邊區域環繞半導體晶片100，形成放置獨立晶片封裝300的一中心區域。
接著，如第19V圖所示，厚度介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間、的銅層144電鍍形成在複數開口142a在黏著/種子層140的電鍍用種子層上。
接著，如第19W圖所示，形成銅層144之後，大部分的光阻層142可被移除，接著沒有在銅層144下方的黏著/種子層140被蝕刻去除，其中移除及蝕刻的製程可分別參考如第15F圖中所揭露之移除光阻層30及蝕刻電鍍用種子層28及黏著層26的製程，因此，黏著/種子層140及電鍍的銅層144可被圖案化以形成複數TPVs 158在聚合物層97上，每一TPVs 158從聚合物層97的上表面凸出一高度介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或是高度大於或等於50µm、30µm、20µm、15µm或5µm，剖面圖中具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或尺寸是大於或等於150µm、100µm、60µm、50µm、40µm、30µm、20µm、15µm或10µm，二相鄰之TPVs 158具有一空間(間距)尺寸介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或尺寸是大於或等於150µm、100µm、60µm、50µm、40µm、30µm、20µm、15µm或10µm。
接著，如第19X圖中用於FOIT的步驟可參照第19G圖至第19J圖及第18A圖至第18R圖中的FOIT步驟。
接著，如第19Y圖所示，載體基板90經由剝離、研磨或CMP研磨的製程移除，從第19X圖中顯示基底絕緣層91被曝露(圖中未示)，接著，基底絕緣層91及聚合物層97底部部分經由研磨或CMP研磨製程移除，從第19K圖中每一TPVS 158的背面158a被曝露，其中TPVs 158具有銅層的部分被曝露作為複數金屬接墊。或者，在研磨如第19I圖的聚合物層92之後，及在形成TISD101的聚合物層93之前，載體基板90可經由剝離、研磨或CMP研磨的製程移除，從第19X圖所示的結構露出基底絕緣層91，接著，基底絕緣層91及聚合物層97的底部部分可經由研磨或CMP製程移除而露出每一TPVS 158的背面158a，其中位在背面158a的TPVs 158具有銅層的部分被曝露作為複數金屬接墊。之後，如第18D圖至第18N圖中的TISD101可經由晶圓或面板製程形成在聚合物層92的正面上或上方，及在微型凸塊或金屬柱34及在TPVS 158正面上或上方。接著，如第18O圖至第18R圖中的金屬柱或凸塊122形成在如第19Y圖最頂端聚合物層104複數開口104a底部且在TISD101最頂端交互連接線金屬層99上。
第19Y圖中的聚合物層97底部、基底絕緣層91及載體基板90移除之後，第19Y圖中封裝結構可經由雷射切割程序或機械切割程序切割分離成複數單獨晶片封裝(也就是單層封裝邏輯驅動器300)，如第19Z圖所示。
具有TISD驅動器的POP封裝
第19M圖至第19O圖為本發明實施例製造一POP封裝製程示意圖，如第19M圖至第19O圖所示，當如第19L圖的最頂端單層封裝邏輯驅動器300裝置在一單層封裝邏輯驅動器300的底部，在一單層封裝邏輯驅動器300的底部具有TPVS 158在聚合物層92內以連接至在一單層封裝邏輯驅動器300底部背面上面的複數電路、交互連接線金屬結構、複數金屬接墊、複數金屬柱或凸塊及(或)複數元件，POP封裝的製程如下所示：
首先，如第19M圖所示，複數單層封裝邏輯驅動器300的底部(在圖中只顯示一個)具有金屬柱或凸塊122裝設接合至位在上面電路載體或基板110的複數金屬接墊109上，電路載體或基板110例如是PCB板、BGA板、軟性基板或薄膜、或陶瓷基板，底部填充材料114可填入電路載體或基板110之間的間隙及與單層封裝邏輯驅動器300底部之間的間隙，或者，電路載體或基板110之間的間隙及與單層封裝邏輯驅動器300底部之間的間隙可以被跳過。接著，表面貼裝技術(surface-mount technology, SMT)可分別地用於裝設接合複數上面的單層封裝邏輯驅動器300(圖中只顯示一個)裝設接合至下面的單層封裝邏輯驅動器300。
對於SMT製程，銲錫、銲膏或助銲劑112可先印刷在單層封裝邏輯驅動器300底部之TPVS 158的複數金屬接墊158a上，接著，如第19N圖所示，在上面單層封裝邏輯驅動器300可具有金屬柱或凸塊122設置在銲錫、銲膏或助銲劑112上。接著，一迴銲或加熱製程使上面的單層封裝邏輯驅動器300固定在下面的單層封裝邏輯驅動器300上，接著，底部填充材料114可填入上面的及下面的單層封裝邏輯驅動器300之間的間隙，或者，可跳過底部填充材料114填入上面的及下面的單層封裝邏輯驅動器300之間的間隙。
下一個可選擇的步驟中，如第19N圖所示，其它如第19L圖中的複數單層封裝邏輯驅動器300的金屬柱或凸塊122使用SMT製程裝設接合在複數上面的單層封裝邏輯驅動器300的TPVs158上，或接合在最上面的複數單層封裝邏輯驅動器300的TPVs158上，然後底部填充材料114可選擇性地形成在二者之間的間隙中，該步驟可以重複多次以形成三個或三個以上的單層封裝邏輯驅動器300堆疊在電路載體或基板110上。
接著，如第19N圖所示，複數銲錫球325植球在電路載體或基板110的背面，接著，如第19O圖所示，電路載體或基板110l經由雷射切割或機械切割的方式被切割分離成複數單獨基板單元113，其中單獨基板單元113例如是PCB板、BGA板、軟性電路基板或薄膜，或陶瓷基板，因此可將i個數目的單層封裝邏輯驅動器300堆疊在單獨基板單元113上，其中i數目係大於或等於2個、3個、4個、5個、6個、7個或8個。
或者，如第19P圖至第19R圖為本發明實施例製造POP封裝的製程示意圖，如第19P圖及第19Q圖所示，在分離成複數下面的單層封裝邏輯驅動器300之前，複數上面的單層封裝邏輯驅動器300的金屬柱或凸塊122可經由SMT製程固定或裝設接合至在晶圓或面板結構(型式)的TPVS 158(如第19K圖所示)上。
接著，如第19Q圖所示，底部填充材料114可填入每一上面的單層封裝邏輯驅動器300與晶圓或面板結構(型式)的TPVS 158(如第19K圖所示)之間的間隙中，其中填入底部填充材料114的步驟可被跳過(忽略)。
在下個可選擇的步驟中，如第19Q圖所示，其它如第19L圖中的複數單層封裝邏輯驅動器300的金屬柱或凸塊122使用SMT裝設接合在上面的單層封裝邏輯驅動器300的TPVs158上，然後底部填充材料114可選擇地形成在之間的間隙中，此步驟可重覆數次形成二個或二個以上的單層封裝邏輯驅動器300堆疊在晶圓或面板的結構(型式)的TPVS 158(如第19K圖所示)上。
接著，如第19R圖所示，晶圓或面板的結構(型式)的TPVS 158(如第19K圖所示)經由雷射切割或機械切割分離成複數下面的單層封裝邏輯驅動器300，由此，將i個數目的單層封裝邏輯驅動器300堆疊在一起，其中i數目係大於或等於2個、3個、4個、5個、6個、7個或8個，接著，堆疊在一起的單層封裝邏輯驅動器300的最底部的單層封裝邏輯驅動器300的金屬柱或凸塊122可裝設接合在如第19M圖中電路載體或基板110上面的的複數金屬接墊109，電路載體或基板110例如是BGA基板，接著，底部填充材料114可填入電路載體或基板110與最底部的單層封裝邏輯驅動器300之間的間隙中，或者填入電路載體或基板110的步驟可跳過省略。接著，複數銲錫球325可植球在電路載體或基板110的背面，接著，電路載體或基板110可如第19O圖所示，被雷射切割或機械切割分離成複數單獨基板單元113(例如是PCB板、BGA板、軟性電路基板或薄膜，或陶瓷基板)，因此可將i個數目的單層封裝邏輯驅動器300堆疊在一單獨基板單元113上，其中i數目係大於或等於2個、3個、4個、5個、6個、7個或8個。
具有TPVS 158的單層封裝邏輯驅動器300可在垂直方向堆疊以形成標準型式或標準尺寸的POP封裝，例如，單層封裝邏輯驅動器300可以是正方形或長方形，其具有一定的寬度、長度及厚度，單層封裝邏輯驅動器300的形狀及尺寸具有一工業標準，例如單層封裝邏輯驅動器300的標準形狀為正方形時，其寬度係大於或等於4mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40 mm，且其具有的厚度係大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm，或者，單層封裝邏輯驅動器300的標準形狀為長方形時，其寬度係大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40 mm，其長度係大於或等於5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm、40 mm、40mm或50mm，且其具有的厚度係大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm。
具有邏輯驅動器內(或上)的底層交互連接線結構(Bottom Interconnection Scheme in, on or of the logic drive (BISD))及TPVS的晶片封裝結構實施例
或著，扇出交互連接線技術(FOIT)更可在載體基板90上方進行以製造一底部金屬交互連接線結構在多晶片封裝之單層封裝邏輯驅動器300的背面(BISD)，用於如第20A圖至第20X圖中的第一實施例，BISD的說明如以下所示：
第20A圖至第20M圖為本發明實施例形成BISD在載體基板上的製程示意意圖，如第20A所示，一基底絕緣層91包括一氧化矽層、氮化矽層、聚合物層或其組合的絕緣層91可以形成在第18A圖所示的載體基板90上。
接著，如第20B圖所示，聚合物層97(也就是絕緣介電層)經由旋塗、網版印刷、滴注或灌模的方法形成在基底絕緣層91上，在基底絕緣層91上形成聚合物層97，形成複數開口97a在聚合物層97內曝露基底絕緣層91，聚合物層97可例如可包括聚酰亞胺、苯並環丁烯(BenzoCycloButene (BCB))、聚對二甲苯、環氧樹脂基底材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，聚合物層97可包括有機材質，例如一聚合物或含碳的化合物材質，聚合物層97可係是光感性材質，且可用作光阻層，用於圖案化複數開口97a在其中，且通過後續執行的製程形成複數金屬栓塞的端點部分，聚合物層97可塗佈，通過光罩曝光，接著顯影形成複數開口97a在其中，在聚合物層97中的複數開口97a曝露基底絕緣層91的複數上表面區域，接著聚合物層97(也就是絕緣介電層)在一溫度下固化(硬化)，例如溫度係高於或等於100 oC、125 oC、150 oC、175 oC、200 oC、225 oC、250 oC、275 oC或300 oC，聚合物層97在固化後的厚度例如介於2µm至50µm之間、介於3µm至50µm之間、介於3µm至30µm之間、介於3µm至20µm之間或介於3µm至15µm之間，或是厚度大於或等於2µm、3µm、5µm、10µm、20µm或30µm，聚合物層97可添加一些電介質顆粒或玻璃纖維，聚合物層97的材料及其形成方法可以參考聚合物層36的材料及其形成方法，如圖15H所示。
接著，在聚合物層97上及基底絕緣層91的曝露的複數上表面區域上進行浮凸製程以形成如第20C圖至第20M圖的BISD79，如第20C圖所示，厚度介於0.001μm至0.7μm之間、介於0.01μm至0.5μm之間或介於0.03μm至0.35μm之間的黏著層81可濺鍍在聚合物層97上及在基底絕緣層91上，黏著層81的材質可包括鈦、鈦-鎢合金、氮化鈦、鉻、鈦-鎢合金層、氮化鉭或上述材質的複合物，黏著層81可經由ALD製程、CVD製程或蒸鍍製程形成，例如，黏著層可經由CVD沉積方式形成Ti層或TiN層(其厚度例如係介於1 nm至200 nm之間或介於5nm至50nm之間)在聚合物層97上及在基底絕緣層91的曝露的複數上表面區域上。
接著，如第20C圖所示，厚度介於0.001μm至1μm之間、介於0.03μm至2μm之間或介於0.05μm至0.5μm之間的電鍍用種子層83濺鍍在黏著層81的整個上表面，或者，電鍍用種子層83可經由原子層(ATOMIC-LAYER-DEPOSITION (ALD))沉積製程、化學氣相沉積(CHEMICAL VAPOR DEPOSITION (CVD))製程、蒸鍍製程、無電電鍍或物理氣相沉積方式形成。電鍍用種子層83有益於在表面上電鍍形成一金屬層，因此，電鍍用種子層83的材質種類隨著電鍍用種子層83上電鍍的金屬層材質而變化，當一銅層被電鍍在電鍍用種子層83上時，銅金屬則為電鍍用種子層83優先選擇的材質，例如電鍍用種子層83形成在黏著層81上或上方，例如可經由濺鍍或CVD化學沉積一銅種子層(其厚度例如介於3nm至300nm之間或介於10nm至120nm之間)在黏著層81上。
如第20D圖所示，厚度介於5μm 至50μm之間的光阻層75(例如是正型光阻層)經旋轉塗佈或壓合方式形成在電鍍用種子層83上，光阻層75經由曝光、顯影等製程形成複數溝槽或複數開孔75A在光阻層75內並曝露電鍍用種子層83，用1X步進器，具有波長範圍介於434至438nm的G-Line、波長範圍介於403至407nm的H-Line及波長範圍介於363至367nm的I-Line的其中至少二種光線的1X接觸式對準器或雷射掃描器可用於照光在光阻層75上而曝光光阻層75，也就是G-Line 及H-Line、G-Line 及I-Line、H-Line 及I-Line或G-Line 、H-Line及I-Line照在光阻層75上，然後顯影曝露的光阻層75，然後使用氧氣離子(O 2plasma)或含氟離子在2000PPM及氧，並移除殘留在電鍍用種子層83的聚合物材質或其它污染物，使得光阻層75可被圖案化而形成複數溝槽或複數開孔75a，在光阻層96內並曝露黏著/種子層94的電鍍用種子層，經由後續要執行的步驟(製程)以形成金屬接墊、金屬線或連接線在溝槽或複數開孔75a內及在電鍍用種子層83上，位在光阻層75內其中之一溝槽或複數開孔75a可與聚合物層97內複數溝槽或複數開孔75a的面積重疊。
接著，如第20E圖所示，金屬層85(例如銅)電鍍形成在溝槽或複數開孔75A曝露的電鍍用種子層83(由銅材質所製成)上，例如，金屬層85可經由電鍍厚度介於5µm至80µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於3µm至20µm之間、介於3µm至15µm之間或介於3µm至10µm之間。
接著，如第20F圖所示，形成金屬層85之後，大部分的光阻層75可被移除，接著沒有在金屬層85下方的黏著層81及電鍍用種子層83被蝕刻去除，其中移除及蝕刻的製程可分別參考如第15F圖中所揭露之移除光阻層30及蝕刻電鍍用種子層28及黏著層26的製程，因此，黏著層81、電鍍用種子層83及電鍍的金屬層85可被圖案化以形成交互連接線金屬層77在聚合物層97上及在聚合物層97內的複數開口94a內，交互連接線金屬層77形成具有複數金屬栓塞77a內聚合物層97的複數絕緣層a內及複數金屬接墊、金屬線或連接線77b在聚合物層97上。
接著，如第20G圖所示，聚合物層87(也就是絕緣或金屬間介電層層)形成在聚合物層97、金屬層85及在聚合物層87的複數開口87a內交互連接線金屬層77的連接點上，聚合物層87的厚度介於3μm至30μm之間或介於5μm至15μm之間，聚合物層87可添加一些電介質顆粒或玻璃纖維，聚合物層87的材質及其形成方法可以參考第18D圖或第15H圖中所示的聚合物層97或聚合物層36的材質及其形成方法。
第20C圖至第20F圖揭露交互連接線金屬層77形成的製程，與聚合物層104形成的製程可多次交替的執行以製造形成如第20H圖至第20L圖中的BISD 79，如第20L圖所示，BISD 79包括一上層複數交互連接線金屬層77，此上層複數交互連接線金屬層77具有在聚合物層87的複數開口87a內的複數金屬栓塞77a及在聚合物層87上的複數金屬接墊、金屬線或連接線77b，上層複數交互連接線金屬層77可通過在聚合物層87複數開口87a內的上層光阻層118中的金屬栓塞77a連接至下層複數交互連接線金屬層77，289可包括最底端的複數交互連接線金屬層77，其中複數交互連接線金屬層77具有在聚合物層97複數開口97a內的金屬栓塞77a及在聚合物層97上複數金屬接墊、金屬線或連接線77b。
如20L圖所示，一最頂端複數交互連接線金屬層77可被一最頂端的聚合物層87覆蓋在最頂端的聚合物層87內的複數開口87a位在半導體晶片100之間的間隙，且在接續的製程裝設接合在聚合物層87上，其中聚合物層87排列位在單獨單層封裝邏輯驅動器300的周邊區域以接續的製程完成設置排列，其中環繞半導體晶片100的每一周邊區域係裝設接合在一單層封裝邏輯驅動器300的中間區域，最頂端的聚合物層87在固化之後且在後續研磨製程之前的厚度t9係介於3µm至30µm之間或介於5µm至15µm之間。
接著，如第20M圖所示，進行一CMP製程、機械研磨製程平坦化最頂端的聚合物層87的上表面及最頂端BISD 79的上表面，最頂端的聚合物層87平坦化後的厚度t10介於3µm至30µm之間或介於5µm至15µm之間，因此，BISD 79可包括1層至6層或2層至5層的複數交互連接線金屬層77。
如第20M圖所示，BISD 79的每一複數交互連接線金屬層77在聚合物層87及聚合物層97上，每一複數交互連接線金屬層77的厚度例如係介於0.3µm至40µm之間、介於0.5µm至30µm之間、介於1µm至20µm之間、介於1µm至15µm之間、介於1µm至10µm之間或介於0.5µm至5µm之間，或厚度大於或等於0.3µm、0.7µm、1µm、2µm、3µm、5µm、7µm或10µm，BISD 79的複數交互連接線金屬層77的線寬例如係介於0.3µm至40µm之間、介於0.5µm至30µm之間、介於1µm至20µm之間、介於1µm至15µm之間、介於1µm至10µm之間或介於0.5µm至5µm之間，或厚度大於或等於0.3µm、0.7µm、1µm、2µm、3µm、5µm、7µm或10µm，在二相鄰複數交互連接線金屬層77之間的每一聚合物層87厚度介於0.3µm介於50µm之間、介於0.5µm至30µm之間、介於1µm至20µm之間、介於1µm至15µm之間、介於1µm至10µm之間或介於0.5µm至5µm之間，或厚度大於或等於0.3µm、0.7µm、1µm、1.5µm、2µm、3µm或5µm，在聚合物層87一開口87a內的複數交互連接線金屬層77的金屬栓塞77A的厚度或高度介於3µm至50µm之間、3µm至30µm之間、3µm至20µm之間、3µm至15µm之間或厚度高於或等於3µm、5µm、10µm、20µm或30µm。
如第20N圖為本發明實施例一金屬平面之上視圖，如第20M圖及20N圖所示，複數交互連接線金屬層77可包括金屬平面77c及金屬平面77d分別用作為電源供應的電源平面或接地平面，其中金屬平面77c及金屬平面77d的厚度例如係介於5µm介於50µm之間、介於5µm至30µm之間、介於5µm至20µm之間或介於5µm至15µm之間，或厚度大於或等於5µm、10µm、20µm或30µm，每一金屬平面77c及金屬平面77d可被佈置設計成交錯或交叉型式，例如可佈置設計成叉形(fork shape)的型式，也就是每一金屬平面77c及金屬平面77d具有複數平行延伸部分及一橫向連接部分連接該些水平延伸部分，一金屬平面77c及一金屬平面77d的水平延伸部分可排列在二相鄰其它一金屬平面77c及一金屬平面77d的水平延伸部分之間，或者，一複數交互連接線金屬層77可包含一金屬平面用作為散熱器，其厚度例如5µm介於50µm之間、介於5µm至30µm之間、介於5µm至20µm之間或介於5µm至15µm之間，或厚度大於或等於5µm、10µm、20µm或30µm。
接著，如第20O圖至第20R圖所示，在BISD 79上進行如第19O圖至第19F圖之浮凸製程以形成TPV，如第20O圖至第20R圖為本發明實施例形成複數TPV在BISD上的製程剖面示意圖，如第20O圖所示，厚度介於0.001μm至0.7μm之間、介於0.01μm至0.5μm之間或介於0.03μm至0.35μm之間的黏著層140a濺鍍在最頂端聚合物層87上及位在最頂端聚合物層87複數開口87a底部最頂端的複數交互連接線金屬層77上，黏著層140a的材質可包含鈦、鈦-鎢合金、氮化鈦、鉻、鈦-鎢合金層、氮化鉭或上述材質的複合物，黏著層140a可經由ALD製程、CVD製程或蒸鍍製程形成，例如，黏著層140a可經由濺鍍或CVD沉積一Ti層或TiN層在最頂端聚合物層87上及位在最頂端聚合物層87複數開口87a底部最頂端的複數交互連接線金屬層77(厚度例如介於1nm至200nm或介於5nm至50nm之間) 上。
接著，如第20O圖所示，厚度介於0.001μm至1μm之間、介於0.03μm至2μm之間或介於0.05μm至0.5μm之間的電鍍用種子層140b濺鍍在電鍍用種子層140b的整個上表面，或者，電鍍用種子層140b可經由原子層(ATOMIC-LAYER-DEPOSITION (ALD))沉積製程、化學氣相沉積(CHEMICAL VAPOR DEPOSITION (CVD))製程、蒸鍍製程、無電電鍍或物理氣相沉積方式形成。電鍍用種子層140b有益於在表面上電鍍形成一金屬層，因此，電鍍用種子層140b的材質種類隨著電鍍用種子層140b上電鍍的金屬層材質而變化，當一銅層被電鍍在電鍍用種子層140b上時，銅金屬則為電鍍用種子層140b優先選擇的材質，例如當電鍍用種子層140b形成在黏著層140a上或上方時，可經由濺鍍或CVD化學沉積一銅種子層(其厚度例如介於3nm至300nm之間或介於10nm至120nm之間)在黏著層140a上，黏著層140a及電鍍用種子層140b可組成黏著/種子層140。
接著，如第24P圖所示，厚度介於5μm 至500μm之間的光阻層142(例如是正型光阻層)經旋轉塗佈或壓合方式形成在黏著/種子層140的電鍍用種子層140b上，光阻層142經由曝光、顯影等製程形成複數開口142a在光阻層142內並曝露黏著/種子層140的電鍍用種子層140b，用1X步進器，具有波長範圍介於434至438nm的G-Line、波長範圍介於403至407nm的H-Line及波長範圍介於363至367nm的I-Line的其中至少二種光線的1X接觸式對準器或雷射掃描器可用於照光在光阻層142上而曝光光阻層142，也就是波長範圍介於434至438nm的G-Line、波長範圍介於403至407nm的H-Line及波長範圍介於363至367nm的I-Line的其中至少二種光線照在光阻層142上，然後顯影曝露的光阻層142，然後使用氧氣離子(O 2plasma)或含氟離子在2000PPM及氧，並移除殘留在光阻層142的聚合物材質或其它污染物，使得光阻層142可被圖案化而形成複數開口142a在電鍍用種子層140b內並曝露黏著/種子層140的電鍍用種子層140b，在光阻層142內的每一開口142a與最頂端聚合物層87內開口87A重疊，及延伸在最頂端聚合物層87內一開口87A至環繞在最頂端聚合物層87內一開口87A的一區域或環形區域，其中聚合物層87的環形區域具有一寬度介於1µm至15µm之間、介於1µm至10µm之間或介於1µm至5µm之間。
如第20P圖所示，開口142A位在半導體晶片100之間的複數間隙，且在後續的製程以裝設接合在BISD 79的最頂端聚合物層87上，其中聚合物層87排列位在單層封裝邏輯驅動器300的周邊區域以接續的製程完成設置排列，其中環繞半導體晶片100的每一周邊區域係裝設接合在一單層封裝邏輯驅動器300的中間區域。
如第20Q圖所示，厚度介於5µm至300µm之間、介於5µm至300之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間的一銅層144電鍍在開口142A曝露的黏著/種子層140的電鍍用種子層140b上。，
如第20R圖所示，銅層144形成之後，大部分的光阻層142可被移除，接著沒有在銅層144下方的電鍍用種子層140b及黏著層140a被蝕刻去除，其中移除及蝕刻的製程可分別參考如第15F圖中所揭露之移除光阻層30及蝕刻電鍍用種子層28及黏著層26的製程，因此，黏著/種子層140及電鍍的銅層144可被圖案化以形成複數TPVS 158在最頂端的複數交互連接線金屬層77上及環繞在最頂端聚合物層87內開口87A的最頂端聚合物層87上。
如第21A圖為本發明實施例TPVS的上視圖，由虛線包圍的區域53具有半導體晶片100可裝設接合，如第21A圖所示，TPVS 158位在半導體晶片100之間的複數間隙，且在後續的製程以裝設接合在BISD 79的最頂端聚合物層87上，其中聚合物層87排列位在單層封裝邏輯驅動器300的周邊區域以接續的製程完成設置排列，其中環繞半導體晶片100的每一周邊區域係裝設接合在一單層封裝邏輯驅動器300的中間區域。
如第20R圖所示，每一TPVs 158從BISD 79的聚合物層87的上表面凸出一高度介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或是高度大於或等於50µm、30µm、20µm、15µm或5µm，剖面圖中具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或尺寸是大於或等於150µm、100µm、60µm、50µm、40µm、30µm、20µm、15µm或10µm，二相鄰之TPVs 158具有一空間(間距)尺寸介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或尺寸是大於或等於150µm、100µm、60µm、50µm、40µm、30µm、20µm、15µm或10µm。
接著，接續的FOIT的步驟如第20S圖至第20V圖所示，可參考如第18A圖所至第18R圖所示的FOIT的步驟，對於在第18A圖至第18R圖及第20S圖至第20V圖中所示的相同元件號碼表示相同的元件，所以在第20S圖至第20V圖相同的元件號碼的元件的製程及說明可參照第18A圖至第18R圖所揭露的說明。
如第20S圖所示，黏著材料88形成在最頂端聚合物層97的複數區域上，接著如第15G圖、第15H圖、第16I圖至第16L圖及第17圖中所示的半導體晶片100的背面黏著黏著材料88而接合在聚合物層97上。
如第20T圖所示，厚度t7介於250μm至1000μm之間的聚合物層92設置(經由塗佈、印刷及灌模的方式)在一聚合物層87上或上方及在半導體晶片100上或上方至至一水平：(i)填入半導體晶片100之間的間隙；(ii)覆蓋半導體晶片100的上表面；(iii)填入半導體晶片100的微型凸塊或金屬柱34之間的間隙；(iv)覆蓋半導體晶片100的微型凸塊或金屬柱34的上表面；(v)填入TPVs 158之間的間隙；及(vi)覆蓋TPVs 158。
如第20U圖所示，聚合物層92例如經由機械研磨的方式從正面研磨至露出每一微型凸塊或金屬柱34的正面(上表面)及TPVS 158的正面(上表面)，及平坦化聚合物層92的正面，或者，聚合物層92可經由CMP製程研磨，當聚合物層92進行研磨時，每一微型凸塊或金屬柱34都有一前端部分被允許移除，而在研磨後，聚合物層92的厚度t8係介於250μm至800μm之間。
接著，如第20V圖所示，如第18D圖至第18N圖所示的TISD101可經由晶圓或面板的製程形成在聚合物層92的正面上或上方，及在微型凸塊或金屬柱34及在TPVS 158的正面上或上方，由此，交互連接線金屬層99及聚合物層93及聚合物層104位在聚合物層92的正面上或上方及在微型凸塊或金屬柱34及在TPVS 158的正面上或上方，每一交互連接線金屬層99包含組成黏著/種子層94的黏著層(在此可參考光阻層142)及種子層(在此可參考電路載體或基板110)，每一交互連接線金屬層99包含金屬層98在黏著/種子層94上，接著如第18O圖至第18R圖所示的金屬柱或凸塊122可形成在最頂端聚合物層104複數開口104a底部TISD101的最頂端交互連接線金屬層99上。
接著，如第20W圖所示，載體基板90、基底絕緣層91及聚合物層97的底部經由機械研磨或CMP製程移除，形成如第20W圖的結構使BISD 79最底端的聚合物層87及聚合物層97複數開口97a內的BISD 79之最底端的複數交互連接線金屬層77的金屬栓塞77a露出，其中BISD 79最底端一複數交互連接線金屬層77的金屬栓塞77a具有一銅層曝露在其背面77e，或者，如第20U圖中研磨聚合物層92之後及在形成TISD101的聚合物層93、載體基板90、基底絕緣層91及聚合物層97的底部之前經由械研磨或CMP製程移除，以使BISD 79最底端的聚合物層87及聚合物層97複數開口97a內的BISD 79之最底端的複數交互連接線金屬層77的金屬栓塞77a露出，其中BISD 79最底端一複數交互連接線金屬層77的金屬栓塞77a具有一銅層曝露在其背面77e，且佈局作為複數金屬接墊在一矩陣中。
如第20W圖所示，在移除載體基板90、基底絕緣層91及聚合物層97底部之後， 第20W圖的封裝結構可經由雷射切割或機械切割製程切割分離成複數單獨的晶片封裝(也就是單層封裝邏輯驅動器300)如第20X圖所示。
或者，在第20W圖的步驟後，可以網版印刷或植球接合的方式形成複數銲錫凸塊583在第20W圖所揭露的封裝結構中BISD 79的複數連接接墊77e上，然後經由如第20Y圖的一迴銲製程形成銲錫凸塊583。銲錫凸塊583的材質可以是無铅銲錫，其包括含錫合金、銅金屬、銀金屬、鉍金屬、銦金屬、鋅金屬、銻金屬或其他金屬，例如此無铅銲錫可包括 錫-銀-銅(SAC)銲錫、錫-銀銲錫或錫-銀-銅-鋅銲錫，其中之一銲錫凸塊583可用作連接或耦接單層封裝邏輯驅動器300的一半導體晶片100(如第11A圖至第11N圖中的專用I/O晶片265)依序經由TISD101的交互連接線金屬層99之一微型凸塊54連接至單層封裝邏輯驅動器300以外的複數外界電路或元件，每一銲錫凸塊583具有從BISD 79背部表面起一高度，其高度介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間、介於10µm至30µm之間，或大於、高於或等於75µm、50µm、30µm、20µm、15µm或10µm，每一銲錫凸塊583具有剖面視圖中最大直徑(例如是圓形的直徑或方形或長方形的對角線)例如係介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間、介於10µm至30µm之間，或大於或等於100µm、60µm、50µm、40µm、30µm、20µm、15µm或10µm，最相近銲錫凸塊583之間的最小空間(間隙)例如係介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或大於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm，複數銲錫凸塊的剖面視圖中最大直徑(例如是圓形的直徑或方形或長方形的對角線)例如係介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間、介於10µm至30µm之間，或大於或等於100µm、60µm、50µm、40µm、30µm、20µm、15µm或10µm，最相近銲錫凸塊之間的最小空間(間隙)例如係介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或大於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm。
接著，如第20Y圖中的封裝結構經由雷射或機械切割製程切割分離成如第20Z圖所示的複數單獨晶片封裝結構(也就是單層封裝邏輯驅動器300)。
可編程的TPVs、金屬接墊及複數金屬柱或凸塊
如第20X圖及第19L圖所示，一TPVS 158可經在一個(或複數個)DPIIC晶片410內的一個(或複數個)記憶體單元379編程，其中一個(或複數個)記憶體單元379可控制如第3A圖至第3C圖及第9圖中分布在一個(或複數個)DPIIC晶片410中的一個(或複數個)交叉點開關379的開啓或關閉(或通過或不通過)，以形成從其中之一TPVS 158至第11A圖至第11N圖中單層封裝邏輯驅動器300內任一複數標準大宗商品化FPGA IC 晶片200、複數專用I/O晶片265、複數DRAM晶片321、複數處理IC 晶片及複數計算IC晶片269、專用控制晶片260、專用控制晶片及專用I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268的訊號通道，通過由TISD101及(或)BISD 79提供的晶片內交互連接線371之一個(或複數個)可編程交互連接線361，因此，TPVS 158可被編程。
另外，如第20X圖及第19L圖所示，其中之一金屬柱或凸塊122可經由在一個(或複數個)的複數DPIIC晶片410內的一個(或複數個)記憶體單元379編程，其中一個(或複數個)記憶體單元379可控制如第8A圖至第8C圖及第9圖中分布在一個(或複數個)DPIIC晶片410中的一個(或複數個)交叉點開關379的開啓或關閉(或通過或不通過)，以形成從其中之一金屬柱或凸塊122至第11A圖至第11N圖中單層封裝邏輯驅動器300內任一複數標準大宗商品化FPGA IC 晶片200、複數專用I/O晶片265、複數DRAM晶片321、複數處理IC 晶片及複數計算IC晶片269、專用控制晶片260、專用控制晶片及專用I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268的訊號通道，通過由TISD101及(或)BISD 79提供的晶片內交互連接線371之一個(或複數個)可編程交互連接線361，因此，金屬柱或凸塊122可被編程。
如第20X圖所示，一金屬接墊77e可經在一個(或複數個)DPIIC晶片410內的一個(或複數個)記憶體單元379編程，其中一個(或複數個)記憶體單元379可控制如第8A圖至第8C圖及第9圖中分布在一個(或複數個)DPIIC晶片410中的一個(或複數個)交叉點開關379的開啓或關閉(或通過或不通過)，以形成從其中之一金屬接墊77e至第11A圖至第11N圖中單層封裝邏輯驅動器300內任一複數標準大宗商品化FPGA IC 晶片200、複數專用I/O晶片265、複數DRAM晶片321、複數處理IC 晶片及複數計算IC晶片269、專用控制晶片260、專用控制晶片及專用I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268的訊號通道，通過由TISD101及(或)BISD 79提供的晶片內交互連接線371之一個(或複數個)可編程交互連接線361，因此，金屬接墊77e可被編程。
具有TISD及BISD的邏輯驅動器之交互連接線
第21B圖至第21G圖為本發明實施例各種在單層封裝邏輯驅動器內的交互連接線網之剖面示意圖。
如第21D圖所示，TISD101的交互連接線金屬層99可連接一個(或複數個)金屬柱或凸塊122至一半導體晶片100，及連接半導體晶片100至另一半導體晶片100，對於第一種情況，TISD101的交互連接線金屬層99及交互連接線金屬層77、BISD 79及TPVS 158可組成一第一交互連接線網411並連接複數金屬柱或凸塊122至每一金屬柱或凸塊122或是其它的一金屬柱或凸塊122，及連接複數半導體晶片100至每一半導體晶片100或是其它的一半導體晶片100，及連接複數金屬接墊77e至每一金屬接墊77e或是其它的一金屬接墊77e，該些複數金屬柱或凸塊122、該些半導體晶片100及該些金屬接墊77e可經由第一交互連接線網411連接在一起，第一交互連接線網411可以是訊號匯流排(bus)用於傳送複數訊號、或是電源或接地平面或匯流排用於傳送電源或接地電源。
如第21B圖所示，對於第二種情況，TISD101的交互連接線金屬層99可組成第二交互連接線網412連接複數金屬柱或凸塊122至每一金屬柱或凸塊122或是其它的一金屬柱或凸塊122，及連接一半導體晶片100的複數微金屬柱或凸塊34至每一微金屬柱或凸塊34或是其它的一微金屬柱或凸塊34，該些金屬柱或凸塊122及該些微金屬柱或凸塊34可經由第二交互連接線網412連接在一起，第二交互連接線網412可以是訊號匯流排(bus)用於傳送複數訊號、或是電源或接地平面或匯流排用於傳送電源或接地電源。
如第21B圖及第21C圖，對於第三種情況，TISD101的交互連接線金屬層99可組成第三交互連接線網413連接其中之一金屬柱或凸塊122至一半導體晶片100中的一微金屬柱或凸塊34，第三交互連接線網413可以是訊號匯流排(bus)用於傳送複數訊號、或是電源或接地平面或匯流排用於傳送電源或接地電源。
如第21C圖所示，對於第四種情況，TISD101的交互連接線金屬層99可組成第四交互連接線網414不連接至單層封裝邏輯驅動器300的任一金屬柱或凸塊122，但連接至複數半導體晶片100至每一半導體晶片100或是其它的一半導體晶片100，第四交互連接線網414可以是用於訊號傳輸的晶片內交互連接線371的一可編程交互連接線361。
如第21F圖所示，對於第五種情況，TISD101的交互連接線金屬層99可組成第五交互連接線網415不連接至單層封裝邏輯驅動器300的任一金屬柱或凸塊122，但連接一半導體元件4的複數微金屬柱或凸塊34至每一微金屬柱或凸塊34或是其它的一微金屬柱或凸塊34，第五交互連接線網415可以是訊號匯流排(bus)或連接線用於傳送複數訊號、或是電源或接地匯流排用於傳送電源或接地電源。
如第21C圖、第21D圖及第21F圖所示，BISD 79的複數交互連接線金屬層77可通過TPVS 158連接至TISD101的交互連接線金屬層99，例如，在一第一群組中BISD 79的每一金屬接墊77e可依序通過BISD 79的複數交互連接線金屬層77、一個(或複數個)TPVS 158及TISD101的交互連接線金屬層99連接至一半導體晶片100，此連接方式由第21C圖中一第六交互連接線網416提供，及由如第21D圖中一第七交互連接線網417提供，及由第21F圖中第八交互連接線網418或第九交互連接線網419提供。另外在第一群組內的其中一金屬接墊77e更依序通過BISD 79的複數交互連接線金屬層77、一個(或複數個)TPVS 158及TISD101的交互連接線金屬層99連接至一個(或複數個)金屬柱或凸塊122，此連接方式由第一交互連接線網411、第六交互連接線網416、第七交互連接線網417及第八交互連接線網418提供，或者，在第一群組內的複數金屬接墊77e可通過BISD 79的複數交互連接線金屬層77及一個(或複數個)金屬柱或凸塊122連接至一或其它的金屬接墊77e，並依序通過BISD 79的複數交互連接線金屬層77、一個(或複數個)TPVs 158及TISD101的交互連接線金屬層99進行連接，其中在第一群組內的複數金屬接墊77e可被分成一個(或複數個)第一次群組在一半導體晶片100的背面下方，及一個(或複數個)第二次群組在另一半導體晶片100的背面下方，此連接方式由第一交互連接線網411及第八交互連接線網418提供，或者，在第一群組內的一個(或複數個)金屬接墊77e不連接至單層封裝邏輯驅動器300的任一金屬柱或凸塊122，此連接由第九交互連接線網419提供。
如第21B圖、第21D圖及第21E圖所示，在第二群組的BISD 79的每一金屬接墊77e可不連接至單層封裝邏輯驅動器300的任一複數交互連接線金屬層77，但依序通過BISD 79的複數交互連接線金屬層77、一個(或複數個)TPVs 158及TISD101的交互連接線金屬層99連接至一個(或複數個)金屬柱或凸塊122，此連接方式由第21B圖中一第十交互連接線420提供、由第21D圖中第十一交互連接線421提供及由第21E圖中第十二交互連接線422提供，或者，在第二群組內BISD 79的複數金屬接墊77E可不連接單層封裝邏輯驅動器300中任一半導體晶片100，但通過BISD 79的複數交互連接線金屬層77連接至一或其它的金屬接墊77e，及依序通過BISD 79的複數交互連接線金屬層77、一個(或複數個)TPVs 158及TISD101的交互連接線金屬層99連接至一個(或複數個)金屬柱或凸塊122，其中在第二群組的該些複數金屬接墊77e可分成一第一次群組在一半導體晶片100背面下方及一第二次群組在另一半導體晶片100背面下方，此連接方式由第21E圖中第十二交互連接線422提供。
如第21G圖所示，在BISD 79內一複數交互連接線金屬層77可包括如第20N圖中電源供應的電源平面77c及接地平面77d，第21H圖為第21G圖的底視圖，顯示本發明實施例內邏輯驅動器的複數金屬接墊的佈局，如第21H圖所示，金屬接墊77E可佈局成一矩陣型式在單層封裝邏輯驅動器300的背面，一些金屬接墊77E可與半導體晶片100垂直對齊，第一群組金屬接墊77E排列成矩陣在晶片封裝(也就是單層封裝邏輯驅動器300)的背部表面的中間區域，及一第二群組金屬接墊77E排列成矩陣在晶片封裝(也就是單層封裝邏輯驅動器300)背部表面的周邊區域環繞著中間區域。在第一群組內超過90%或80%的金屬接墊77E可用於電源提供或接地參考，在第二群組內超過50%或60%的金屬接墊77E可用於訊號傳輸，第二群組的金屬接墊77E可沿著晶片封裝(也就是單層封裝邏輯驅動器300)的邊緣排列一個(或複數個)環，例如是1、2、3、4、5或6個環，其中在第二群組金屬接墊77E的間距可小於在第一群組金屬接墊77E的間距。
或者，如第21G圖所示，例如在最底端的一BISD 79的複數交互連接線金屬層77可包括一散熱平面用於散熱及一個(或複數個)TPVS 158可作為散熱金屬栓塞形成在該散熱平面上。
具有TISD及BISD的驅動器之POP封裝
第22A圖至第22F圖為本發明實施例製造一POP封裝製程示意圖，如第22A圖所示，當上面的單層封裝邏輯驅動器300(如第20X圖所示)裝設接合至在下面的單層封裝邏輯驅動器300(如第20X圖所示)，下面的單層封裝邏輯驅動器300b具有的BISD 79通過由上面的單層封裝邏輯驅動器300提供的金屬柱或凸塊122耦接至上面的單層封裝邏輯驅動器300的TISD101，POP封裝製造的製程如以下所示：
首先，如第22A圖所示，複數下面的單層封裝邏輯驅動器300(圖中只顯示1個)本身的金屬柱或凸塊122裝設接合至電路載體或基板110位在頂端的複數金屬接墊109，例如PCB基板、BGA基板、軟性電路基板(或薄膜)或陶瓷電路基板，底部填充材料114可填入電路載體或基板110之間的間隙及與單層封裝邏輯驅動器300底部之間的間隙，或者，填入底部填充材料114的步驟可以被跳過。接著，表面貼裝技術(surface-mount technology, SMT)可分別地用於裝設接合複數上面的單層封裝邏輯驅動器300(圖中只顯示一個)裝設接合至下面的單層封裝邏輯驅動器300，銲錫、銲膏或助銲劑112可以係先印刷在下面單層封裝邏輯驅動器300的BISD 79之金屬接墊77E上。
接著，如第22A圖至第22B圖所示，上面的一單層封裝邏輯驅動器300本身的金屬柱或凸塊122設置在銲錫、銲膏或助銲劑112，接著如第22B圖所示，可進行一迴銲或加熱製程使上面的那一單層封裝邏輯驅動器300的金屬柱或凸塊122固定接合在下面的單層封裝邏輯驅動器300的BISD 79之金屬接墊77E上，接著，底部填充材料114可填入上面單層封裝邏輯驅動器300與下面單層封裝邏輯驅動器300之間的間隙中，或者，填入底部填充材料114的步驟可以被跳過。
在接著可選擇的步驟中，如第22B圖所示，其它複數單層封裝邏輯驅動器300(如第20X圖中所示)本身的金屬柱或凸塊122可使用表面貼裝技術(surface-mount technology, SMT)裝設接合至上面的複數個單層封裝邏輯驅動器300其中之一單層封裝邏輯驅動器300中BISD 79的金屬接墊77E，然後底部填充材料114可選性地形成在其間，此步驟可重覆數次以形成單層封裝邏輯驅動器300堆疊在三層型式或超過三層型式的結構在電路載體或基板110上。
接著，如第22B圖所示，複數銲錫球325以植球方式形成在電路載體或基板110的背面，接著，如第22C圖所示，電路載體或基板110被雷射切割或機械切割分離成複數單獨基板單元113(例如是PCB板、BGA板、軟性電路基板或薄膜，或陶瓷基板)，因此可將i個數目的單層封裝邏輯驅動器300堆疊在一單獨基板單元113上，其中i數目係大於或等於2個、3個、4個、5個、6個、7個或8個。
或者，第22D圖至第22F圖為本發明實施例製造POP封裝的製程示意圖，如第22D圖及第22E圖所示，複數的單層封裝邏輯驅動器300的其中之一單層封裝邏輯驅動器300本身的金屬柱或凸塊122使用SMT技術固定或裝設接合在晶圓或面板層級的BISD 79之金屬接墊77E上，其中晶圓或面板層級的BISD 79如第20W圖中所示，其中晶圓或面板層級的BISD 79為切割分離成複數下面單層封裝邏輯驅動器300之前的封裝結構。
接著，如第22E圖所示，底部填充材料114可填入在上面單層封裝邏輯驅動器300與第20W圖中晶圓或面板層級封裝結構之間的間隙中，或者，填入底部填充材料114的步驟可以被跳過。
在接著可選擇的步驟中，如第22E圖所示，其它複數單層封裝邏輯驅動器300(如第20X圖中所示)本身的金屬柱或凸塊122可使用表面貼裝技術(surface-mount technology, SMT)裝設接合至上面的複數個單層封裝邏輯驅動器300其中之一單層封裝邏輯驅動器300中BISD 79的金屬接墊77E，然後底部填充材料114可選性地形成在其間，此步驟可重覆數次以形成單層封裝邏輯驅動器300堆疊在二層型式或超過二層型式的第20W圖中晶圓或面板層級封裝結構上。
接著，如第22F圖所示，晶圓或面板的結構(型式)的TPVS 158(如第20X圖所示)經由雷射切割或機械切割分離成複數下面的單層封裝邏輯驅動器300，由此，將i個數目的單層封裝邏輯驅動器300堆疊在一起，其中i數目係大於或等於2個、3個、4個、5個、6個、7個或8個，接著，堆疊在一起的單層封裝邏輯驅動器300的最底部的單層封裝邏輯驅動器300的金屬柱或凸塊122可裝設接合在如第22A圖中電路載體或基板110上面的的複數金屬接墊109，電路載體或基板110例如是BGA基板，接著，底部填充材料114可填入電路載體或基板110與最底部的單層封裝邏輯驅動器300之間的間隙中，或者填入電路載體或基板110的步驟可跳過省略。接著，複數銲錫球325可植球在電路載體或基板110的背面，接著，電路載體或基板110可如第22C圖所示，被雷射切割或機械切割分離成複數單獨基板單元113(例如是PCB板、BGA板、軟性電路基板或薄膜，或陶瓷基板)，因此可將i個數目的單層封裝邏輯驅動器300堆疊在一單獨基板單元113上，其中i數目係大於或等於2個、3個、4個、5個、6個、7個或8個。
具有TPVS 158的單層封裝邏輯驅動器300可在垂直方向堆疊以形成標準型式或標準尺寸的POP封裝，例如，單層封裝邏輯驅動器300可以是正方形或長方形，其具有一定的寬度、長度及厚度，單層封裝邏輯驅動器300的形狀及尺寸具有一工業標準，例如單層封裝邏輯驅動器300的標準形狀為正方形時，其寬度係大於或等於4mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40 mm，且其具有的厚度係大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm，或者，單層封裝邏輯驅動器300的標準形狀為長方形時，其寬度係大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40 mm，其長度係大於或等於5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm、40 mm、40mm或50mm，且其具有的厚度係大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm。
用於具有TISD及BISD的複數驅動器的交互連接線
第22G圖至第22I圖為本發明實施例在POP封裝中複數邏輯驅動器的各種連接型式剖面示意圖，如第22G圖所示，在POP封裝中，每一單層封裝邏輯驅動器300包括一個(或複數個)TPVS 158用於作為第一內部驅動交互連接線(first inter-drive interconnects)461堆疊及連接至其它或另一位在上面的一單層封裝邏輯驅動器300及(或)位在下面的一個單層封裝邏輯驅動器300，而不連接或耦接至在POP封裝結構內的任一半導體晶片100，在每一單層封裝邏輯驅動器300中每一第一內部驅動交互連接線461的形成，從底端至頂端分別為(i)BISD 79的一金屬接墊77e；(ii)BISD 79的複數交互連接線金屬層77之一堆疊部分；(iii)一TPVs 158；(iv)TISD100的交互連接線金屬層99的一堆疊部分；及(v)一堆疊的一金屬柱或凸塊122。
或者，如第22G圖所示，在POP封裝的一第二內部驅動交互連接線462可提供類似第一內部驅動交互連接線461的功能，但是第二內部驅動交互連接線462可通過TISD101的交互連接線金屬層99連接或耦接至本身的一個(或複數個)半導體晶片100。
或者，如第22H圖所示，每一單層封裝邏輯驅動器300提供類似第二內部驅動交互連接線462的一第三內部驅動交互連接線463，但是第三內部驅動交互連接線463沒有堆疊至一金屬柱或凸塊122，它是垂直排列在第三內部驅動交互連接線463上方，連接每一單層封裝邏輯驅動器300及上面的一個單層封裝邏輯驅動器300或是連接至每一單層封裝邏輯驅動器300及電路載體或基板110，第三內部驅動交互連接線463可耦接至另一個(或複數個)金屬柱或凸塊122，它沒有垂直的排列在第三內部驅動交互連接線463上方，但是垂直位在一半導體晶片100的上方，連接至每一單層封裝邏輯驅動器300及一上面的一單層封裝邏輯驅動器300或是連接至每一單層封裝邏輯驅動器300及基板單元113。
或者，如第22H圖所示每一單層封裝邏輯驅動器300可提供一第四內部驅動交互連接線464由以下部分組成，分別為(i)BISD 79本身的複數交互連接線金屬層77之一第一水平分佈部分；(ii)一本身的TPVs 158耦接至第一水平分佈部分的一個(或複數個)金屬接墊77e垂直位在一個(或複數個)的本身半導體晶片100；(iii)本身的TISD101的交互連接線金屬層99之一第二水平分佈部分連接或耦接一TPVs 158至一個(或複數個)本身的半導體晶片100，第四內部驅動交互連接線464的第二水平分佈部分可耦接至金屬柱或凸塊122，它沒有垂直排列在本身一TPVs 158的上方，但垂直排列在本身的一個(或複數個)半導體晶片100上方，連接每一單層封裝邏輯驅動器300及一上面的單層封裝邏輯驅動器300或連接每一單層封裝邏輯驅動器300及基板單元113。
或者，如第22I圖所示，每一單層封裝邏輯驅動器300可提供一第五內部驅動交互連接線465，其係由以下組成：(i)本身BISD 79的複數交互連接線金屬層77的一第一水平分佈部分；(ii)本身TPVs 158連接至第一水平分佈部分的一個(或複數個)金屬接墊77e垂直位在一個(或複數個)半導體晶片100下方；(iii)本身TISD101的交互連接線金屬層99之一第二水平分佈部分連接或耦接本身一TPVs 158至一個(或複數個)半導體晶片100，本身第五內部驅動交互連接線465可不耦接任何一金屬柱或凸塊122，包括接合在每一單層封裝邏輯驅動器300上的金屬柱或凸塊122及一上面的單層封裝邏輯驅動器300的金屬柱或凸塊122，或是接合在每一單層封裝邏輯驅動器300上的金屬柱或凸塊122及基板單元113上的金屬柱或凸塊122。
沉浸式IC交互連接線環境(IIIE)
如第22G圖至第22I圖所示，單層封裝邏輯驅動器300可堆疊形成一超級豐富交互連接線結構或環境，其中他們的半導體晶片100代表標準大宗商品化FPGA IC 晶片200，而具有邏輯區塊及複數交叉點開關379的標準大宗商品化FPGA IC 晶片200係由第8A圖至第8J圖所提供，沉浸在超級豐富交互連接線結構或環境，也就是編程3D沉浸IC交互連接線環境(IIIE)，對於在其中之一單層封裝邏輯驅動器300的標準大宗商品化FPGA IC 晶片200，包括以下部分用於建構3D交互連接線結構或系統：(1)一標準大宗商品化FPGA IC 晶片200的FISC20之複數交互連接線金屬層6、一標準大宗商品化FPGA IC 晶片200的SISC29之交互連接線金屬層27、一標準大宗商品化FPGA IC 晶片200的微金屬柱或凸塊34、一單層封裝邏輯驅動器300的TISD101之交互連接線金屬層99及在一單層封裝邏輯驅動器300與上面的單層封裝邏輯驅動器300之間的金屬柱或凸塊122在邏輯區塊及一標準大宗商品化FPGA IC 晶片200的複數交叉點開關379上方；(2)一單層封裝邏輯驅動器300的BISD 79之複數交互連接線金屬層77及一單層封裝邏輯驅動器300的BISD 79之金屬接墊77e在一標準大宗商品化FPGA IC 晶片200的複數交叉點開關379之邏輯區塊下方；及(3)一單層封裝邏輯驅動器300的TPVs 158環繞在一標準大宗商品化FPGA IC 晶片200的複數交叉點開關379及邏輯區塊，可編程的3D IIIE所提供超級豐富交互連接線結構或環境包括每一半導體晶片100的微金屬柱或凸塊34、SISC29及FISC20，每一單層封裝邏輯驅動器300的TISD101、BISD 79及TPVs 158及在每二單層封裝邏輯驅動器300之間的金屬柱或凸塊122，水平方向的交互連接線結構或系統可由每一標準大宗商品化標準大宗商品化大宗商品化標準FPGA IC 晶片200的複數交叉點開關379及每一單層封裝邏輯驅動器300的複數DPIIC晶片410進行編程，此外，在垂直方向的交互連接線結構或系統可由每一標準大宗商品化標準大宗商品化大宗商品化標準FPGA IC 晶片200及每一單層封裝邏輯驅動器300的複數DPIIC晶片410進行編程。
第23A圖至第23B圖為本發明實施例中複數邏輯區塊之間的交互連接線從人類神經系統中模擬的概念圖。對於第23A圖及第23B圖與上述圖示中相同的元件圖號可參考上述圖示中的說明及規格，如第23A圖所示，可編程的3D IIIE與人類的大腦相似或類似，如第6A圖中的邏輯區塊相似或類似神經元或神經細胞，FISC20的複數交互連接線金屬層6及(或)SISC29的交互連接線金屬層27係相以或類似連接神經元或神經細胞的樹突(dendrites)201，用於一標準化商品標準大宗商品化FPGA IC 晶片200中的一邏輯區塊的輸入的一標準大宗商品化標準大宗商品化大宗商品化標準FPGA IC 晶片200的微金屬柱或凸塊34連接至一標準大宗商品化FPGA IC 晶片200的複數小型I/O電路203的小型複數接收器375，與樹突末端處的突觸後細胞相似或類似。對於在一標準大宗商品化FPGA IC 晶片200內的二邏輯區塊之間的短距離，其FISC20的複數交互連接線金屬層6和其SISC29的交互連接線金屬層27可建構一交互連接線482，如同一個神經元或神經細胞201連接到另一個神經元或神經細胞201的一軸突連接，對於標準大宗商品化FPGA IC 晶片200中的兩個之間的長距離，其單層封裝邏輯驅動器300的TISD101之交互連接線金屬層99、單層封裝邏輯驅動器300的BISD 79之複數交互連接線金屬層77及單層封裝邏輯驅動器300的TPVS 158可建構如同一個神經元或神經細胞201連接到另一個神經元或神經細胞201的一類軸突交互連接線482，一第一標準大宗商品化FPGA IC 晶片200的一微金屬柱或凸塊34連接至類軸突交互連接線482可被編程為連接至一第二標準大宗商品化FPGA IC 晶片200的複數小型I/O電路203的小型驅動器374相似或類似在軸突482的末端的突觸前細胞。
為了更詳細的說明，如第23A圖所示，標準大宗商品化FPGA IC 晶片200的一第一200-1包括邏輯區塊的第一及第二LB1及LB2像神經元一樣，FISC20和SISC29像樹突481一樣耦接至邏輯區塊的第一和第二個LB1和LB2以及複數交叉點開關379編程用於本身FISC20及SISC29的連接至邏輯區塊的第一和第二個LB1和LB2，標準大宗商品化FPGA IC 晶片200的一第二200-2可包括邏輯區塊210的第三及第四個LB3及LB4像神經元一樣，FISC20及SISC29像樹突481耦接至邏輯區塊210的第三及第四LB3及LB4及複數交叉點開關379編程用於本身的FISC20及SISC29的連接至邏輯區塊210的第三及第四個LB3及LB4，單層封裝邏輯驅動器300的一第一300-1可包括標準大宗商品化FPGA IC 晶片200的第一及第二200-1及200-2，標準大宗商品化FPGA IC 晶片200的一第三200-3可包括邏輯區塊的一第五LB5像是神經元一樣，FISC20及SISC29像是樹突481耦接至邏輯區塊的第五LB5及本身複數交叉點開關379可編程用於本身FISC20及SISC29的連接至邏輯區塊的第五LB5，標準大宗商品化FPGA IC 晶片200的一第四200-4可包括邏輯區塊的一第六LB6像神經元一樣，FISC20及SISC29像樹突481耦接至邏輯區塊及複數交叉點開關379的第六LB6編程用於本身FISC20及SISC29的連接至邏輯區塊的第六LB6，單層封裝邏輯驅動器300的一第二300-2可包括標準大宗商品化FPGA IC 晶片200的第三及第四200-3及200-4，(1) 從邏輯區塊LB1延伸一第一部分由FISC20及SISC29的複數交互連接線金屬層6及交互連接線金屬層27；(2)從第一部分延伸一微型凸塊或金屬柱34；(3)從一微型凸塊或金屬柱34延伸，由TISD101的交互連接線金屬層99及(或)交互連接線金屬層77提供的一第二部分、及(或)單層封裝邏輯驅動器300的第一300-1的BISD 79；(4)從第二部分的其它一微型凸塊或金屬柱34延伸；(5)由FISC20及SISC29的複數交互連接線金屬層6及交互連接線金屬層27提供的一第三部分，從其它的一微型凸塊或金屬柱34延伸至邏輯區塊LB2可組成類軸突交互連接線482，類軸突交互連接線482可根據設置在類軸突交互連接線482的複數交叉點開關379之複數通過/不通過開關258的第一258-1至第五258-5的開關編程連接邏輯區塊201的第一個LB1至邏輯區塊的第二個LB2至第六個LB6，複數通過/不通過開關258的第一個258-1可排列在標準大宗商品化FPGA IC 晶片200的第一個200-1，複數通過/不通過開關258的第二258-2及第三258-3可排列在單層封裝邏輯驅動器300的第一個300-1的一複數DPIIC晶片410內，複數通過/不通過開關258的第四個258-4可排列在標準大宗商品化FPGA IC 晶片200的第三個200-3內，複數通過/不通過開關258的第五個258-5可排列在單層封裝邏輯驅動器300的第二個300-2內的一複數DPIIC晶片410內，單層封裝邏輯驅動器300的第一個300-1可具有金屬接墊77E通過金屬柱或凸塊122耦接至單層封裝邏輯驅動器300的第二個300-2，或者，複數通過/不通過開關258的第一個258-1至第五個258-5設在類軸突交互連接線482上可省略，或者，設在類樹突交互連接線481的複數通過/不通過開關258可略。
另外，如第23B圖所示，類軸突交互連接線482可認定為一樹狀的結構，包括：(i)連接邏輯區塊的第一個LB1的主幹或莖；(ii)從主幹或莖分支的複數分枝用於連接本身的主幹或莖至邏輯區塊的一第二個LB2及第六個LB6；(iii)複數交叉點開關379的第一個379-1設在主幹或莖與本身每一分枝之間用於切換本身主幹或莖與本身一分枝之間的連接；(iv)從一本身的分枝分支出的複數次分枝用於連接一本身的分枝至邏輯區塊的第五個LB5及第六個LB6；及(v)複數交叉點開關379的一第二個379-2設在一本身的分枝及每一本身的次分枝之間，用於切換一本身的分枝與一本身的次分枝之間的連接，複數交叉點開關379的第一個379-1設在一單層封裝邏輯驅動器300的第一個300-1內的複數DPIIC晶片410，及複數交叉點開關379的第二個379-2可設在單層封裝邏輯驅動器300的第二個300-2內的複數DPIIC晶片410內，每一類樹突交互連接線481可包括：(i)一主幹連接至邏輯區塊的第一個LB1至第六個LB6其中之一；(ii)從主幹分支出的複數分枝；(iii)光阻層9601設在本身主幹與本身每一分枝之間用於切換本身主幹與本身一分枝之間的連接，每一邏輯區塊可耦接至複數類樹突交互連接線481組成FISC20的複數交互連接線金屬層6及SISC29的交互連接線金屬層27，每一邏輯區塊可耦接至一個(或複數個)的類軸突交互連接線482的遠端之末端，從其它的邏輯區塊延伸，通過類樹突交互連接線481從每一邏輯區塊延伸。
用於邏輯驅動器及記憶體驅動器的POP封裝的組合
如上所述，單層封裝邏輯驅動器300可與如第11A圖至第11N圖中的半導體晶片100一起封裝，複數個單層封裝邏輯驅動器300可與一個(或複數個)個記憶體驅動器310併入一模組中，記憶體驅動器310可適用於儲存資料或應用程式，記憶體驅動器310可被分離2個型式(如第24A圖至24K圖所示)，一個為非揮發性記憶體驅動器322，另一個為揮發性記憶體驅動器323，第24A圖至第24K圖為本發明實施例用於邏輸驅動器及記憶體驅動器的POP封裝之複數組合示意圖，記憶體驅動器310的結構及製程可參考第14A圖至第22I圖的說明，其記憶體驅動器310的結構及製程與第14A圖至第22I圖的說明及規格相同，但是半導體晶片100是非揮發性記憶體晶片用於非揮發性記憶體驅動器322；而半導體晶片100是揮發性記憶體晶片用於非揮發性記憶體驅動器323。
如第24A圖所示，POP封裝可只與如第14A圖至第22I圖所示的基板單元113上的單層封裝邏輯驅動器300堆疊，一上面的單層封裝邏輯驅動器300的金屬柱或凸塊122裝設接合在其背面下面的單層封裝邏輯驅動器300的金屬接墊77E上，但是最下面的單層封裝邏輯驅動器300的金屬柱或凸塊122裝設接合在其基板單元113上面的金屬接墊109上。
如第24B圖所示，POP封裝可只與如第14A圖至第22I圖製成的基板單元113上的單層封裝非揮發性記憶體驅動器322堆疊，一上面的單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊122裝設接合在其背面下面的單層封裝非揮發性記憶體驅動器322的金屬接墊77E上，但是最下面的單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊122裝設接合在其基板單元113上面的金屬接墊109上。
如第24C圖所示，POP封裝可只與如第14A圖至第22I圖製成的基板單元113上的單層封裝揮發性記憶體驅動器323堆疊，一上面的單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122裝設接合在其背面下面的單層封裝揮發性記憶體驅動器323的金屬接墊77E上，但是最下面的單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122裝設接合在其基板單元113上面的金屬接墊109上。
如第24D圖所示，POP封裝可堆疊一群組單層封裝邏輯驅動器300及一群組如第14A圖至第22I圖製成的單層封裝揮發性記憶體驅動器323，此單層封裝邏輯驅動器300群組可排列在基板單元113上方及在單層封裝揮發性記憶體驅動器323群組的下方，例如，該群組中的二個單層封裝邏輯驅動器300可排列在基板單元113的上方及位在該群組的二個單層封裝揮發性記憶體驅動器323下方，一第一個單層封裝邏輯驅動器300的金屬柱或凸塊122裝設接合在其上側(面)基板單元113的金屬接墊109，一第二個單層封裝邏輯驅動器300的金屬柱或凸塊122裝設接合在其背面(下側)第一個單層封裝邏輯驅動器300的金屬接墊77E，一第一個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122裝設接合在其背面的第二個單層封裝邏輯驅動器300之金屬接墊77E上，及一第二個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122可裝設接合在其背面的第一個單層封裝揮發性記憶體驅動器323之金屬接墊77E上。
如第24E圖所示，POP封裝可與單層封裝邏輯驅動器300與如第14A圖至第22I圖製成的單層封裝揮發性記憶體驅動器323交替地堆疊，例如，一第一個單層封裝邏輯驅動器300的金屬柱或凸塊122可裝設接合在其上側(面)的基板單元113的金屬接墊109上，一第一個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122裝設接合在其背面的第一個單層封裝邏輯驅動器300的金屬接墊77E上，一第二個單層封裝邏輯驅動器300的金屬柱或凸塊122裝設接合在其背面的第一個單層封裝揮發性記憶體驅動器323的金屬接墊77E上，及一第二個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122可裝設接合在其背面的第二個單層封裝邏輯驅動器300的金屬接墊77E上。
如第24F圖所示，POP封裝可堆疊一群組單層封裝非揮發性記憶體驅動器322及一群組如第14A圖至第22I圖製成的單層封裝揮發性記憶體驅動器323，此單層封裝揮發性記憶體驅動器323群組可排列在基板單元113上方及在單層封裝非揮發性記憶體驅動器322群組的下方，例如，該群組中的二個單層封裝揮發性記憶體驅動器323可排列在基板單元113的上方及位在該群組的二個單層封裝非揮發性記憶體驅動器322下方，一第一個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122裝設接合在其上側(面)基板單元113的金屬接墊109，一第二個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122裝設接合在其背面的第一個單層封裝揮發性記憶體驅動器323的金屬接墊77E上，一第一個單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊122裝設接合在其背面的第二個單層封裝揮發性記憶體驅動器323的金屬接墊77E上，及一第二個單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊122裝設接合在其背面的第一個單層封裝非揮發性記憶體驅動器322的金屬接墊77E上。
如第24G圖所示，POP封裝可堆疊一群組單層封裝非揮發性記憶體驅動器322及一群組如第14A圖至第22I圖製成的單層封裝揮發性記憶體驅動器323，此單層封裝非揮發性記憶體驅動器322群組可排列在基板單元113上方及在單層封裝揮發性記憶體驅動器323群組的下方，例如，該群組中的二個單層封裝非揮發性記憶體驅動器322可排列在基板單元113的上方及位在該群組的二個單層封裝揮發性記憶體驅動器323下方，一第一個單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊122裝設接合在其上側(面)基板單元113的金屬接墊109，一第二個單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊122裝設接合在其背面(下側)第一個單層封裝非揮發性記憶體驅動器322的金屬接墊77E，一第一個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122裝設接合在其背面的第二個單層封裝非揮發性記憶體驅動器322之金屬接墊77E上，及一第二個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122可裝設接合在其背面的第一個單層封裝揮發性記憶體驅動器323之金屬接墊77E上。
如第24H圖所示，POP封裝可與單層封裝非揮發性記憶體驅動器322與如第14A圖至第22I圖製成的單層封裝揮發性記憶體驅動器323交替地堆疊，例如，一第一個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122可裝設接合在其上側(面)的基板單元113的金屬接墊109上，一第一個單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊122裝設接合在其背面的第一個單層封裝揮發性記憶體驅動器323的金屬接墊77E上，一第二個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122可裝設接合在其背面的第二個單層封裝揮發性記憶體驅動器323的金屬接墊77E上，一第二個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122可裝設接合在其背面的第一個單層封裝非揮發性記憶體驅動器322的金屬接墊77E上，及一第二個單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊122可裝設接合在其背面的第二個單層封裝揮發性記憶體驅動器323的金屬接墊77E上。
如第24I圖所示，POP封裝可堆疊一群組單層封裝邏輯驅動器300、一群組單層封裝非揮發性記憶體驅動器322及一群組如第14A圖至第22I圖製成的單層封裝揮發性記憶體驅動器323，此單層封裝邏輯驅動器300群組可排列在基板單元113上方及在單層封裝揮發性記憶體驅動器323群組的下方，及此單層封裝揮發性記憶體驅動器323群組可排列在單層封裝邏輯驅動器300上方及在單層封裝非揮發性記憶體驅動器322群組的下方，例如，該群組中的二個單層封裝邏輯驅動器300可排列在基板單元113的上方及位在該群組的二個單層封裝揮發性記憶體驅動器323下方，該群組中的二個單層封裝揮發性記憶體驅動器323可排列在單層封裝邏輯驅動器300的上方及位在該群組的二個單層封裝非揮發性記憶體驅動器322下方，一第一個單層封裝邏輯驅動器300的金屬柱或凸塊122裝設接合在其上側(面)基板單元113的金屬接墊109，一第二個單層封裝邏輯驅動器300的金屬柱或凸塊122裝設接合在其背面(下側)第一個COIP 單層封裝邏輯驅動器300的金屬接墊77E，一第一個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122裝設接合在其背面的第二個單層封裝邏輯驅動器300之金屬接墊77E上，一第二個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122可裝設接合在其背面的第一個單層封裝揮發性記憶體驅動器323之金屬接墊77E上，一第一個單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊122裝設接合在其背面的第二個單層封裝揮發性記憶體驅動器323之金屬接墊77E上，及一第二個單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊122可裝設接合在其背面的第一個單層封裝非揮發性記憶體驅動器322之金屬接墊77E上。
如第24J圖所示，POP封裝可與單層封裝邏輯驅動器300、單層封裝非揮發性記憶體驅動器322與如第14A圖至第22I圖製成的單層封裝揮發性記憶體驅動器323交替地堆疊，例如，一第一個單層封裝邏輯驅動器300的金屬柱或凸塊122可裝設接合在其上側(面)的基板單元113的金屬接墊109上，一第一個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122可裝設接合在其背(面)的第一個單層封裝邏輯驅動器300的金屬接墊77E上，一第一個單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊122裝設接合在其背面的第一個單層封裝揮發性記憶體驅動器323的金屬接墊77E上，一第二個單層封裝邏輯驅動器300的金屬柱或凸塊122可裝設接合在其背面的第一個單層封裝非揮發性記憶體驅動器322的金屬接墊77E上，一第二個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122可裝設接合在其背面的第二個單層封裝邏輯驅動器300的金屬接墊77E上，及一第二個單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊122可裝設接合在其背面的第二個單層封裝揮發性記憶體驅動器323的金屬接墊77E上。
如第24K圖所示，POP封裝可堆疊成三個堆疊，一堆疊只有單層封裝邏輯驅動器300在如第14A圖至第22I圖製成的基板單元113上，另一堆疊為只有單層封裝非揮發性記憶體驅動器322在如第14A圖至第22I圖製成的基板單元113上，及其它一個堆疊只有單層封裝揮發性記憶體驅動器323在如第14A圖至第22I圖製成的基板單元113上，此結構的製程在單層封裝邏輯驅動器300、單層封裝非揮發性記憶體驅動器322及單層封裝揮發性記憶體驅動器323三個堆疊結構形成在電路載體或基板上，如第22A圖中的元件110，將銲錫球325以植球方式設置在電路載體或基板的背面，然後經由雷射切割或機械切割的方式將電路載體或基板110切割成複數個單獨基板單元113，其中電路載體或基板例如是PCB基板或BGA基板。
24L圖為本發明實施例中複數POP封裝的上視圖，其中第24K圖係沿著切割線A-A之剖面示意圖。另外，複數個I/O連接埠305可裝設接合在具有一個(或複數個)USB插頭、高畫質多媒體介面(high-definition-multimedia-interface (HDMI))插頭、音頻插頭、互聯網插頭、電源插頭和/或插入其中的視頻圖形陣列(VGA)插頭的基板單元113上。
邏輯驅動器的應用
經由使用標準大宗商品化邏輯驅動器300，可將現有的系統設計、製造生產及(或)產品產業改變成一商業化的系統/產品產業，像是現在商業化的DRAM、或快閃記憶體產業，一系統、電腦、智慧型手機或電子設備或裝置可變成一標準大宗商品化硬體包括主要的記憶體驅動器310及單層封裝邏輯驅動器300，第25A圖至第25C圖為本發明實施例中邏輯運算及記憶體驅動器的各種應用之示意圖。如第25A圖至第25C圖，單層封裝邏輯驅動器300具有足夠大數量的輸入/輸出(I/O)以支持(支援)用於編程全部或大部分應用程式/用途的輸入/輸出連接埠305。單層封裝邏輯驅動器300的I/Os(由金屬柱或凸塊122提供)支持用於編程所需求的I/O連接埠，例如，執行人工智能(Artificial Intelligence, AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、虛擬實境(VR)、擴增實境(AR)、車用電子圖形處理(Car GP)、數位訊號處理、微控制器及(或)中央處理(CP)的功能或任何組合的功能。單層封裝邏輯驅動器300可適用於(1)編程或配置I/O用於軟體或應用開發人員下載應用軟體或程式碼儲存在記憶體驅動器310，通過複數I/O連接埠305或連接器連接或耦接至單層封裝邏輯驅動器300的複數I/Os，及(2)執行複數I/Os通過複數I/Os連接埠305或連接器連接或耦接至單層封裝邏輯驅動器300的複數I/Os，執行使用者的指令，例如產生一微軟word檔案、或一power point簡報檔案或excel檔案，複數I/Os連接埠305或連接器連接或耦接至相對應單層封裝邏輯驅動器300的複數I/Os，可包括一個(或複數個)(2、3、4或大於4)USB連接端、一個(或複數個)IEEE 1394連接端、一個(或複數個)乙太網路連接端、一個(或複數個)HDMI連接端、一個(或複數個)VGA連接端、一個(或複數個)電源供應連接端、一個(或複數個)音源連接端或串行連接端，例如RS-232或通訊(COM)連接端、無線收發I/Os連接端及/或藍芽收發器I/O連接端等，複數I/Os連接埠305或連接器可被設置、放置、組裝或連接在基板、軟板或母板上，例如PCB板、具有交互連接線結構(如18W圖所示)的矽基板、具有交互連接線結構的金屬基板、具有交互連接線結構的玻璃基板、具有交互連接線結構陶瓷基板或具有交互連接線結構的軟性基板或薄膜。單層封裝邏輯驅動器300可使用其本身的金屬柱或凸塊122裝設接合組裝在基板、軟板或母板，類似晶片封裝技術的覆晶封裝或使用在LCD 驅動器封裝技術的COF封裝技術。
第25A圖為本發明實施例用於一邏輯驅動器或FPGA IC模組的應用示意圖，如第25A圖所示，一桌上型或膝上型電腦、手機或智慧型手機或AI機械人330可包含可編程的單層封裝邏輯驅動器300，其單層封裝邏輯驅動器300包括複數處理器，例如包含基頻處理器301、應用處理器302及其它處理器303，其中應用處理器302可包含CPU、南穚、北穚及圖形處理單元(GPU)，而其它處理器303可包括射頻(RF)處理器、無線連接處理器及(或)液晶顯示器(LCD)控制模組。單層封裝邏輯驅動器300更可包含電源管理304的功能，經由軟體控制將每個處理器(301、302及303)獲得最低可用的電力需求功率。每一I/O連接埠305可連接單層封裝邏輯驅動器300的金屬柱或凸塊122群組至各種外部設備，例如，這些I/O連接埠305可包含I/O連接埠1以連接至電腦或、手機或機械人330的無線訊號通訊元件306，例如是全球定位系統(global-positioning-system (GPS))元件、無線區域網路(wireless-local-area-network (WLAN))元件、藍芽元件或射頻(RF)裝置，這些I/O連接埠305包含I/O連接埠2以連接至電腦或、手機或機械人330的各種顯示設備307，例如是LCD顯示裝置或有機發光二極體顯示裝置，這些I/O連接埠305包含I/O連接埠3以連接至電腦或、手機或機械人330的照相機308，這些I/O連接埠305可包括I/O連接埠4以連接至電腦或、手機或機械人330的音頻設置309，例如是麥克風或掦聲器，這些I/O連接埠305或連接器連接或耦至邏輯驅動器相對應的複數I/Os可包括I/O連接埠5，例如是記憶體驅動器用途的串行高級技術附件(Serial Advanced Technology Attachment, SATA)連接端或外部連結(Peripheral Components Interconnect express, PCIe)連接端，用以與電腦或、手機或機械人330的記憶體驅動器、磁碟或裝置310通訊，其中磁碟或裝置310包括硬碟驅動器、快閃記憶體驅動器及(或)固態硬碟驅動器，這些I/O連接埠305可包含I/O連接埠6以連接至電腦或、手機或機械人330的鍵盤311，這些I/O連接埠305可包含I/O連接埠7以連接電腦或、手機或機械人330的乙太網路312。
或者，第25B圖為本發明實施例邏輯驅動器或FPGA IC模組的一應用示意圖，第25B圖的結構與第25A圖的結構相似，但是不同點在於電腦或、手機或機械人330在其內部更設置有電源管理晶片313而不是在單層封裝邏輯驅動器300的外面，其中電源管理晶片313適用於經由軟體控製的方式將每一單層封裝邏輯驅動器300、無線通訊元件306、顯示裝置307、照相機308、音頻裝置309、記憶體驅動器、磁碟或裝置310、鍵盤311及乙太網路312，放置(或設置)於可用最低電力需求狀態之。
或者，第25C圖為本發明實施例邏輯驅動器或FPGA IC模組之應用示意圖，如第25C圖所示，一桌上型或膝上型電腦、手機或智慧型手機或AI機械人311在另一實施例中可包括複數單層封裝邏輯驅動器300，該些單層封裝邏輯驅動器300可編程為複數處理器，例如，一第一個單層封裝邏輯驅動器300(也就左邊那個)可編成為基頻處理器301，一第二個單層封裝邏輯驅動器300(也就右邊那個)可被編程為應用處理器302，其包括2可包含CPU、南穚、北穚及圖形處理單元(GPU)，第一個單層封裝邏輯驅動器300更包括一電源管理304的功能以使基頻處理器301經由軟體控制獲得最低可用的電力需求功率。第二個單層封裝邏輯驅動器300包括一電源管理304的功能以使應用處理器302經由軟體控制獲得最低可用的電力需求功率。第一個及第二個單層封裝邏輯驅動器300更包含各種I/O連接埠305以各種連接方式/裝置連接各種裝置，例如，這些I/O連接埠305可包含設置在第一個單層封裝邏輯驅動器300上的I/O連接埠1以連接至電腦或、手機或機械人330的無線訊號通訊元件306，例如是全球定位系統(global-positioning-system (GPS))元件、無線區域網路(wireless-local-area-network (WLAN))元件、藍芽元件或射頻(RF)裝置，這些I/O連接埠305包含設置在第二個單層封裝邏輯驅動器300上的I/O連接埠2以連接至電腦或、手機或機械人330的各種顯示設備307，例如是LCD顯示裝置或有機發光二極體顯示裝置，這些I/O連接埠305包含設置在第二個單層封裝邏輯驅動器300上的I/O連接埠3以連接至電腦或、手機或機械人330的照相機308，這些I/O連接埠305可包括設置在第二個單層封裝邏輯驅動器300上的I/O連接埠4以連接至電腦或、手機或機械人330的音頻設置309，例如是麥克風或掦聲器，這些I/O連接埠305可包括設置在第二個單層封裝邏輯驅動器300上的I/O連接埠5，用以與電腦或、手機或機械人330的記憶體驅動器、磁碟或裝置310連接，其中磁碟或裝置310包括磁碟或固態硬碟驅動器(SSD)，這些I/O連接埠305可包含設置在第二個單層封裝邏輯驅動器300上的I/O連接埠6以連接至電腦或、手機或機械人330的鍵盤311，這些I/O連接埠305可包含設置在第二個單層封裝邏輯驅動器300上的I/O連接埠7，以連接電腦或、手機或機械人330的乙太網路312。每一第一個及第二個單層封裝邏輯驅動器300可具有專用I/O連接埠314用於第一個及第二個單層封裝邏輯驅動器300之間的資料傳輸，電腦或、手機或機械人330其內部更設置有電源管理晶片313而不是在第一個及第二個單層封裝邏輯驅動器300的外面，其中電源管理晶片313適用於經由軟體控製的方式將每一第一個及第二個單層封裝邏輯驅動器300、無線通訊元件306、顯示裝置307、照相機308、音頻裝置309、記憶體驅動器、磁碟或裝置310、鍵盤311及乙太網路312，放置(或設置)於可用最低電力需求狀態之。
記憶體驅動器
本發明也與標準大宗商品化記憶體驅動器、封裝、封裝驅動器、裝置、模組、硬碟、硬碟驅器、固態硬碟或固態硬碟驅動器310有關(其中310以下簡稱”驅動器”，即下文提到”驅動器”時，表示為標準大宗商品化記憶體驅動器、封裝、封裝驅動器、裝置、模組、硬碟、硬碟驅器、固態硬碟或固態硬碟驅器)，且驅動器310在一多晶片封裝內用於資料儲存複數標準大宗商品化非揮發性記憶體IC晶片250，第26A圖為本發明實施例標準大宗商品化記憶體驅動器的上視圖，如第26A圖所示，記憶體驅動器310第一型式可以是一非揮發性記憶體驅動器322，其可用於如第24A圖至第24K圖中驅動器至驅動器的組裝，其封裝具有複數高速、高頻寛非揮發性記憶體(NVM)IC 晶片250以半導體晶片100排列成一矩陣，其中記憶體驅動器310的結構及製程可參考單層封裝邏輯驅動器300的結構及製程，但是不同點在於第26A圖中半導體晶片100的排列，每一高速、高頻寬的非揮發性記憶體IC晶片250可以是裸晶型式NAND快閃記憶體晶片或複數晶片封裝型式快閃記憶體晶片，即使記憶體驅動器310斷電時資料儲存在標準大宗商品化記憶體驅動器310內的非揮發性記憶體IC晶片250可保留，或者，高速、高頻寛非揮發性記憶體(NVM)IC 晶片250可以是裸晶型式非揮發性隨機存取記憶體(NVRAM)IC 晶片或是封裝型式的非揮發性隨機存取記憶體(NVRAM)IC 晶片，NVRAM可以是鐵電隨機存取記憶體(Ferroelectric RAM (FRAM))，磁阻式隨機存取記憶體(Magnetoresistive RAM (MRAM))、相變化記憶體(Phase-change RAM (PRAM))，每一複數NAND快閃晶片250可具有標準記憶體密度、內量或尺寸大於或等於64Mb、512Mb、1Gb、4 Gb、16 Gb、64 Gb、128 Gb、256 Gb或512 Gb，其中”b”為位元，每一複數NAND快閃晶片250可使用先進NAND快閃技術或下一世代製程技術或設計及製造，例如，技術先進於或等於45nm、28 nm、20 nm、16 nm及(或) 10nm，其中先進的NAND快閃技術可包括在平面快閃記憶體(2D-NAND)結構或立體快閃記憶體(3D NAND)結構中使用單一單層式儲存(Single Level Cells (SLC))技術或多層式儲存(multiple level cells (MLC))技術(例如，雙層儲存(Double Level Cells DLC)或三層儲存(triple Level cells TLC))，此3D NAND結構可包括複數NAND記憶單元的堆疊層(或級)，例如大於或等於4、8、16、32NAND記憶單元的堆疊層。因此，標準大宗商品化記憶體驅動器310可具有標準非揮發性記憶體，其記憶體密度、容量或尺寸大於或等於8MB、64MB、128GB、512 GB、1 GB、4 GB、16 GB、64GB、256GB或512 GB，其中” B”代表8位元。
第26B圖為本發明實施例另一標準大宗商品化記憶體驅動器的上視圖，如第26B圖所示，記憶體驅動器310的第二型式可以是非揮發性記憶體驅動器322，其用於如第24A圖至第24K圖中驅動器至驅動器封裝，其封裝具有複數如第26A圖非揮發性記憶體IC晶片250、複數專用I/O晶片265及一專用控制晶片260用於半導體晶片100，其中非揮發性記憶體IC晶片250及專用控制晶片260可排列成矩陣，記憶體驅動器310的結構及製程可參考單層封裝邏輯驅動器300的結構及製程，其不同之處在於如第26B圖中半導體晶片100的排列方式，非揮發性記憶體IC晶片250可環繞專用控制晶片260 ，每一複數專用I/O晶片265可沿著記憶體驅動器310的邊緣排列，非揮發性記憶體IC晶片250的規格可參考如第26A圖所述，在記憶體驅動器310中的專用控制晶片260封裝的規格及說明可參考如第11A圖在單層封裝邏輯驅動器300中的專用控制晶片260封裝的規格及說明，在記憶體驅動器310中的專用I/O晶片265封裝的規格及說明可參考如第11A圖至第11N圖在單層封裝邏輯驅動器300中的專用I/O晶片265封裝的規格及說明。
第26C圖為本發明實施例另一標準大宗商品化記憶體驅動器的上視圖，如第26C圖所示，專用控制晶片260及複數專用I/O晶片265具有組合成一單一晶片266(也就是專用控制晶片及專用I/O晶片)，以執行上述控制及複數I/O晶片260、I/O晶片265的複數功能，記憶體驅動器310的第三型式可以是非揮發性記憶體驅動器322，其用於如第24A圖至第24K圖中驅動器至驅動器封裝，其封裝具有複數如第26A圖非揮發性記憶體IC晶片250、複數專用I/O晶片265及一專用控制晶片及專用I/O晶片266用於半導體晶片100，其中非揮發性記憶體IC晶片250及專用控制晶片及專用I/O晶片266可排列成矩陣，記憶體驅動器310的結構及製程可參考單層封裝邏輯驅動器300的結構及製程，其不同之處在於如第26C圖中半導體晶片100的排列方式，非揮發性記憶體IC晶片250可環繞專用控制晶片及專用I/O晶片266 ，每一複數專用I/O晶片265可沿著記憶體驅動器310的邊緣排列，非揮發性記憶體IC晶片250的規格可參考如第26A圖所述，在記憶體驅動器310中的專用控制晶片及專用I/O晶片266封裝的規格及說明可參考如第11B圖在單層封裝邏輯驅動器300中的專用控制晶片及專用I/O晶片266封裝的規格及說明，在記憶體驅動器310中的專用I/O晶片265封裝的規格及說明可參考如第11A圖至第11N圖在單層封裝邏輯驅動器300中的專用I/O晶片265封裝的規格及說明。
第26D圖為本發明實施例標準大宗商品化記憶體驅動器的上視圖，如第26D圖所示，記憶體驅動器310的第四型式可以是揮發性記憶體驅動器323，其用於如第24A圖至第24K圖中驅動器至驅動器封裝，其封裝具有複數揮發性記憶體(VM)IC 晶片324，例如是高速、高頻寬複數DRAM晶片如第11A圖至第11N圖中單層封裝邏輯驅動器300內的一邏輯區塊201封裝或例如是高速、高頻寬快取SRAM晶片，用於半導體晶片100排列成一矩陣，其中記憶體驅動器310的結構及製程可以參考單層封裝邏輯驅動器300的結構及製程，但其不同之處在於如第26D圖半導體晶片100的排列方式。在一案列中記憶體驅動器310中全部的揮發性記憶體(VM)IC 晶片324可以是複數DRAM晶片321，或者，記憶體驅動器310的所有揮發性記憶體(VM)IC 晶片324都可以是SRAM晶片。或者，記憶體驅動器310的所有揮發性記憶體(VM)IC 晶片324都可以是DRAM晶片及SRAM的晶片組合。
如第26E圖為本發明實施例另一標準大宗商品化記憶體驅動器的上視圖，如第26E圖所示，一第五型式記憶體驅動器310可以係一揮發性記憶體驅動器323，其可用於如第24A圖至第24K圖中驅動器至驅動器封裝，其封裝具有複數揮發性記憶體(VM)IC 晶片324，例如是高速、高頻寬複數DRAM晶片或高速高頻寬快取SRAM晶片、複數專用I/O晶片265及一專用控制晶片260用於半導體晶片100，其中揮發性記憶體(VM)IC 晶片324及專用控制晶片260可排列成一矩陣，其中記憶體驅動器310的結構及製程可以參考單層封裝邏輯驅動器300的結構及製程，但其不同之處在於如第26E圖半導體晶片100的排列方式。在此案列中，用於安裝每個複數DRAM晶片321的位置可以被改變以用於安裝SRAM晶片，每一複數專用I/O晶片265可被揮發性記憶體晶片環繞，例如是複數DRAM晶片321或SRAM晶片，每一D複數專用I/O晶片265可沿著記憶體驅動器310的一邊緣排列，在一案列中記憶體驅動器310中全部的揮發性記憶體(VM)IC 晶片324可以是複數DRAM晶片321，或者，記憶體驅動器310的所有揮發性記憶體(VM)IC 晶片324都可以是SRAM晶片。或者，記憶體驅動器310的所有揮發性記憶體(VM)IC 晶片324都可以是DRAM晶片及SRAM的晶片組合。封裝在記憶體驅動器310內的專用控制晶片260的規格說明可以參考封裝在如第11A圖中的單層封裝邏輯驅動器300之專用控制晶片260的規格說明，封裝在記憶體驅動器310中的專用I/O晶片265的規格說明可以參考封裝在如第11A圖至第11N圖中單層封裝邏輯驅動器300中的專用I/O晶片265規格說明。
如第26F圖為本發明實施例另一標準大宗商品化記憶體驅動器的上視圖，如第26F圖所示，專用控制晶片260及複數專用I/O晶片265具有組合成一單一晶片266(也就是專用控制晶片及專用I/O晶片)，以執行上述控制及複數I/O晶片260、I/O晶片265的複數功能，記憶體驅動器310的第六型式可以是揮發性記憶體驅動器323，其用於如第24A圖至第24K圖中驅動器至驅動器封裝，封裝具有複數揮發性記憶體(VM)IC 晶片324，例如是高速、高頻寬複數DRAM晶片如第11A圖至第11N圖中單層封裝邏輯驅動器300內的一324封裝或例如是高速、高頻寬快取SRAM晶片、複數專用I/O晶片265及用於半導體晶片100的專用控制晶片及專用I/O晶片266，其中揮發性記憶體(VM)IC 晶片324及專用控制晶片及專用I/O晶片266可排列成如第26F圖中的矩陣，專用控制晶片及專用I/O晶片266可被揮發性記憶體晶片環繞，其中揮發性記憶體晶片係如是複數DRAM晶片321或SRAM晶片，在一案列中記憶體驅動器310中全部的揮發性記憶體(VM)IC 晶片324可以是複數DRAM晶片321，或者，記憶體驅動器310的所有揮發性記憶體(VM)IC 晶片324都可以是SRAM晶片。或者，記憶體驅動器310的所有揮發性記憶體(VM)IC 晶片324都可以是DRAM晶片及SRAM的晶片組合。記憶體驅動器310的結構及製程可參考單層封裝邏輯驅動器300的結構及製程，但其不同之處在於如第26F圖中半導體晶片100的排列方式，每一複數專用I/O晶片265可沿著記憶體驅動器310的邊緣排列，封裝在記憶體驅動器310內的專用控制晶片及專用I/O晶片266的規格說明可以參考封裝在如第11B圖中的單層封裝邏輯驅動器300之專用控制晶片及專用I/O晶片266的規格說明，封裝在記憶體驅動器310中的專用I/O晶片265的規格說明可以參考封裝在如第11A圖至第11N圖中單層封裝邏輯驅動器300中的專用I/O晶片265規格說明，封裝在記憶體驅動器310中的複數DRAM晶片321的規格說明可以參考封裝在如第11A圖至第11N圖中單層封裝邏輯驅動器300中的複數DRAM晶片321規格說明。
或者，另一型式的記憶體驅動器310可包括非揮發性記憶體(NVM)IC 晶片250及揮發性記憶體晶片的組合，例如，如第26A圖至第26C圖所示，用於安裝非揮發性記憶體IC晶片250的某些位置可被改變用於安裝揮發性記憶體晶片，例如高速、高頻寬複數DRAM晶片321或高速、高頻寬SRAM晶片。
用於邏輯驅動器及記憶體驅動器的FISC至FISC封裝
或者，第27A圖至第27C圖為本發明實施例中用於邏輯及記憶體驅動器各種封裝之剖面示意圖。如第27A圖所示，記憶體驅動器310的金屬柱或凸塊122可接合單層封裝邏輯驅動器300的金屬柱或凸塊122以形成複數接合連接點586在記憶體、邏輯驅動器310及邏輯驅動器300之間，例如，由第四型式的金屬柱或凸塊122提供的一邏輯及記憶體驅動器300及310的複數銲錫球或凸塊(如第18R圖所示)接合至其它的邏輯及記憶體驅動器300及310的第一型式金屬柱或凸塊122之銅層，以便形成接合連接點586在記憶體、邏輯驅動器310及邏輯驅動器300之間。
對於在一單層封裝邏輯驅動器300的半導體晶片100之間的高速及高頻寬的通訊，其中半導體晶片100就是如第11A圖至第11N圖中非揮發性、非揮發性記憶體IC晶片250或揮發性記憶體IC晶片324，記憶體驅動器310的一半導體晶片100可與半導體晶片100的單層封裝邏輯驅動器300對齊並垂直設置在單層封裝邏輯驅動器300的一半導體晶片100上方。
如第27A圖所示，記憶體驅動器310可包括由TISD101本身的交互連接線金屬層99提供的複數第一堆疊部分，其中每一第一堆疊部分可對齊並堆疊在一接合連接點586上或上方及位在本身的一半導體晶片100與一接合連接點586，另外，對於記憶體驅動器310，其多個微型凸塊或金屬柱34可分別可對齊並堆疊在本身第一堆疊部分上或上方及位在本身的一半導體晶片100及本身第一堆疊部分之間，以分別地連接本身的一半導體晶片100至第一堆疊部分。
如第27A圖所示，單層封裝邏輯驅動器300可包括由TISD101本身的交互連接線金屬層99提供的複數第二堆疊部分，其中每一第二堆疊部分可對齊並堆疊在一接合連接點586下或或下方及位在本身的一半導體晶片100與一接合連接點586，另外，對於單層封裝邏輯驅動器300，其多個微型凸塊或金屬柱34可分別可對齊並堆疊在本身第二堆疊部分下或下方及位在本身的一半導體晶片100及本身第二堆疊部分之間，以分別地連接本身的一半導體晶片100至第二堆疊部分。
因此，如第27A圖所示，此堆疊結構從下到上包括單層封裝邏輯驅動器300的一微型凸塊或金屬柱34、單層封裝邏輯驅動器300的TISD101之一第二堆疊部分、一接合連接點586、記憶體驅動器310的TISD101之一第一堆疊部分及記憶體驅動器310的微型凸塊或金屬柱34，可垂直堆疊在一起形成一垂直堆疊的路徑587在一單層封裝邏輯驅動器300的半導體晶片100與記憶體驅動器310之一半導體晶片100之間，用於訊號傳輸或電源或接地的輸送，在一方面，複數垂直堆疊路徑587具有連接點數目等於或大於64、128、256、512、1024、2048、4096、8K或16K，例如，連接至單層封裝邏輯驅動器300的一半導體晶片100與記憶體驅動器310的一半導體晶片100之間，用於並聯訊號傳輸、訊號傳輸或電源或接地的輸送。
如第27A圖所示，對於每一邏輯及記憶體驅動器300及310，如第5B圖中的複數小型I/O電路203的驅動能力、負載、輸出電容或輸入電容介於0.01pF至10pF之間、介於0.05pF至5pF之間、介於0.01pF至2pF之間、介於0.01pF至1pF之間，或小於10pF、5 pF、3 pF、2 pF、1 pF、0.5 pF或0.1 pF，複數小型I/O電路203可設在用於垂直堆疊路徑287之一半導體晶片100內，例如複數小型I/O電路203可組成小型ESD保護電路373、小型接收器375及小型驅動器374。
如第27A圖所示，每一邏輯及記憶體驅動器300及310本身的BISD 79的金屬接墊77E之金屬凸塊583用於連接邏輯及記憶體驅動器300及310至一外部電路，對於每一邏輯及記憶體驅動器300及310本身可(1)通過本身的BISD 79的複數交互連接線金屬層77耦接至本身的一半導體晶片100；(2)通過本身的BISD 79之複數交互連接線金屬層77依序耦接至其它邏輯及記憶體驅動器300及310的一半導體晶片100、一個(或複數個)本身的TPVS 158、本身的TISD101的交互連接線金屬層99、一個(或複數個)接合連接點586、其它邏輯及記憶體驅動器300及310的TISD101之交互連接線金屬層99，及其它邏輯及記憶體驅動器300及310的一個(或複數個)微型凸塊或金屬柱34；或(3)通過本身的BISD 79的複數交互連接線金屬層77依序耦接至其它邏輯及記憶體驅動器300及310的一金屬凸塊583、一個(或複數個)TPVS 158、本身的TISD101的交互連接線金屬層99、一個(或複數個)接合連接點586、其它邏輯及記憶體驅動器300及310的TISD101之交互連接線金屬層99、其它邏輯及記憶體驅動器300及310的一個(或複數個)TPVS 158，及其它邏輯及記憶體驅動器300及310的BISD 79之複數交互連接線金屬層77。
或者，如第27B圖及第27C圖，此二圖的結構類於第27A圖所示的結構，對於第27B圖及第27C圖中所示的元件圖號若與第27A圖相同，其相同的元件圖號可參考上述第27A圖所揭露的元件規格及說明，其不同之處在於第27A圖及第27B圖中，記憶體驅動器310不具有用於外部連接的金屬凸塊583、BISD 79及TPVS582，而第27A圖與第27C圖不同之處在於，單層封裝邏輯驅動器300不具有用於外部連接的金屬凸塊583、BISD 79及TPVS582。
如第27A圖至第27C圖所示，對於並聯訊號傳輸的例子，並聯的垂直堆疊路徑587可排列在單層封裝邏輯驅動器300的一半導體晶片100與COIP 記憶體驅動器310的一半導體晶片100之間，其中半導體晶片100例如第11F圖至第11N圖中的GPU晶片，而半導體晶片100也就是如第26A圖至第26F圖所示的高速、高頻寬緩存SRAM晶片、DRAM晶片或用於MRAM或RRAM的NVMIC 晶片，而半導體晶片100具有一資料位元頻寬等於或大於64、128、256、512、1024、4096、8K或16K，或者，對於並聯訊號傳輸的例子，並聯的垂直堆疊路徑587可排列在COIP單層封裝邏輯驅動器300的一半導體晶片100與COIP 記憶體驅動器310的一半導體晶片100之間，其中半導體晶片100例如第11F圖至第11N圖中的TPU晶片，而半導體晶片100也就是如第26A圖至第26F圖所示的高速、高頻寬緩存SRAM晶片、DRAM晶片或用於MRAM或RRAM的NVM晶片，而半導體晶片100具有一資料位元頻寬等於或大於64、128、256、512、1024、4096、8K或16K。
結論及優點
因此，現有的邏輯ASIC或COT IC 晶片產業可經由使用標準大宗商品化邏輯驅動器300被改變成一商業化邏輯運算IC 晶片產業，像是現有商業化DRAM或商業化快閃記憶體IC 晶片產業，對於同一創新應用，因為標準大宗商品化邏輯驅動器300性能、功耗及工程及製造成本可比優於或等於ASICIC 晶片或COTIC 晶片，標準大宗商品化邏輯驅動器300可用於作為設計ASICIC 晶片或COTIC 晶片的代替品，現有邏輯ASICIC 晶片或COTIC 晶片設計、製造及(或)生產(包括包括無廠IC晶片設計及生產公司、IC晶圓廠或接單製造(可無產品)、公司及(或)、垂直整合IC晶片設計、製造及生產的公司)可變成像是現有商業化DRAM或快閃記憶體IC 晶片設計、製造及(或)製造的公司；或像是DRAM模組設計、製造及(或)生產的公司；或像是記憶體模組、快閃USB棒或驅動器、快閃固態驅動器或硬碟驅動器設計、製造及(或)生產的公司。現有邏輯IC 晶片或COTIC 晶片設計及(或)製造公司(包括包括無廠IC晶片設計及生產公司、IC晶圓廠或接單製造(可無產品)、公司及(或)、垂直整合IC晶片設計、製造及生產的公司)可變成以下產業模式的公司：(1)設計、製造及(或)販賣複數標準大宗商品化FPGA IC 晶片200的公司；及(或)(2) 設計、製造及(或)販賣標準大宗商品化邏輯驅動器300的公司，個人、使用者、客戶、軟體開發者應用程序開發人員可購買此標準大宗商品化邏輯運算器及撰寫軟體之原始碼，進行針對他/她所期待的應用進行程序編寫，例如，在人工智能(Artificial Intelligence, AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、虛擬實境(VR)、擴增實境(AR)、車用電子圖形處理(GP)。此邏輯運算器可編寫執行例如是圖形晶片、基頻晶片、以太網路晶片、無線晶片(例如是802.11ac)或人工智能晶片等功能的晶片。此邏輯運算器或者可編寫執行人工智能、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、虛擬實境(VR)、擴增實境(AR)、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能。
本發明揭露一標準大宗商品化邏輯驅動器，此標準大宗商品化邏輯驅動器為一多晶片封裝用經由現場編程(field programming)方式達到計算及(或)處理功能，此晶片封裝包括數FPGA IC晶片及一個(或複數個)可應用在不同邏輯運算的非揮發性記憶體IC晶片，此二者不同點在於前者是一具有邏輯運算功能的計算/處理器，而後者為一具有記憶體功能的資料儲存器，此標準大宗商品化邏輯驅動器所使用的非揮發性記憶體IC晶片是類似使用一標準大宗商品化固態儲存硬碟(或驅動器)、一資料儲存硬碟、一資料儲存軟碟、一通用序列匯流排(Universal Serial Bus (USB))快閃記憶體碟(或驅動器)、一USB驅動器、一USB記憶棒、一快閃記憶碟或一USB記憶體。
本發明揭露一種標準大宗商品化邏輯驅動器，可配設在熱插拔裝置內，供主機在運作時，可以在不斷電的情況下，將該熱插拔裝置插入於該主機上並與該主機耦接，使得該主機可配合該熱插拔裝置內的該邏輯驅動器運作。
本發明另一方面更揭露一降低NRE成本方法，此方法係經由標準大宗商品化邏輯驅動器實現在半導體IC晶片上的創新及應用。具有創新想法或創新應用的人、使用者或開發者需購買此標準大宗商品化邏輯驅動器及可寫入(或載入)此標準大宗商品化邏輯驅動器的一開發或撰寫軟體原始碼或程式，用以實現他/她的創新想法或創新應用。此實現的方法與經由開發一ASIC晶片或COT IC晶片實現的方法相比較，本發明所提供實現的方法可降低NRE成本大於2.5倍或10倍以上。對於先進半導體技術或下一製程世代技術時(例如發展至小於30奈米(nm)或20奈米(nm))，對於ASIC晶片或COT晶片的NRE成本大幅地增加，例如增加超過美金5百萬元、美金1千萬元，甚至超過2千萬元、5千萬元或1億元。如ASIC晶片或COT IC晶片的16奈米技術或製程世代所需的光罩的成本就超過美金2百萬元、美金5百萬元或美金1千萬元，若使用邏輯驅動器實現相同或相似的創新或應用可將此NRE成本費用降低小於美金1仟萬元，甚至可小於美金7百萬元、美金5百萬元、美金3百萬元、美金2百萬元或美金1百萬元。本發明可激勵創新及降低實現IC晶片設計在創新上的障礙以及使用先進IC製程或下一製程世代上的障礙，例如使用比30奈米、20奈米或10奈米更先進的IC製程技術。
本發明另外揭露一種將邏輯ASIC晶片或COT晶片硬體產業模式經由標準大宗商品化邏輯運算器改變成一軟體產業模式。在同一創新及應用上，標準大宗商品化邏輯驅動器從效能、功耗、工程及製造成本應可比現有的ASIC晶片或COT IC晶片好或相同，現有的ASIC晶片或COT IC晶片的設計公司或供應商可變成軟體開發商或供應商，及變成以下的產業模式：(1)變成軟體公司針對自有的創新及應用進行軟體研發或軟體販售，進而讓客戶安裝軟體在客戶自己擁有的標準大宗商品化邏輯運算器中；及/或 (2) 仍是販賣硬體的硬體公司而沒有進行ASIC晶片或COT IC晶片的設計及生產。針對創新或新應用可安裝自我研發的軟體可安裝在販賣的標準大宗商品化邏輯驅動器內的一個(或複數個)非揮發性記憶體IC晶片內，然後再賣給他們的客戶或使用者。他們也可針對所期望寫軟體原始碼在標準大宗商品化邏輯驅動器內(也就是將軟體原始碼安裝在標準大宗商品化邏輯驅動器內的非揮發性記憶體IC晶片內)，例如在人工智能(Artificial Intelligence, AI)、機器學習、物聯網(Internet Of Things, IOT)、虛擬實境(VR)、擴增實境(AR)、電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能。用於系統、電腦、處理器、智慧型手機或電子儀器或裝置的設計、製造及(或)產品的公司可變成：(1)販賣標準大宗商品化硬體的公司，對於本發明而言，此類型的公司仍是硬體公司，而硬體包括記憶體驅動器及邏輯驅動器；(2)為使用者開發系統及應用軟體，而安裝在使用者自有的標準大宗商品化硬體中，對於本發明而言，此類型的公司是軟體公司；(3)安裝第三者所開發系統及應用軟體或程式在標準大宗商品化硬體中以及販賣軟體下載硬體，對於本發明而言，此類型的公司是硬體公司。
本發明另一方面揭露一開發套件或工具，作為一使用者或開發者使用(經由)標準大宗商品化邏輯驅動器實現一創新技術或應用技術，具有創新技術、新應用概念或想法的使用者或開發者可購買標準大宗商品化邏輯驅動器及使用相對應開發套件或工具進行開發，或軟體原始碼或程式撰寫而加載至標準大宗商品化邏輯驅動器中的複數非揮發性記憶體晶片中，以作為實現他(或她)的創新技術或應用概念想法。
儘管已展示及描述了本發明之實施例，但對於一般熟習此項技術者而言，可理解，在不脫離本發明之原理及精神 之情況下可對此等實施例進行變化。本發明之適用範圍由所附申請專利範圍及其等同物限定。本發明之權利保護範圍，應如所主張之申請專利範圍所界定為準。應注意，措詞「包括」不排除其他元件，措詞「一」不排除多個。
除非另外說明，否則本說明書中(包括申請專利範圍中)所闡述之所有量度、值、等級、位置、量值、尺寸及其他規格為近似而非精確的。上述者意欲具有與其相關功能且與其所屬技術中慣用者相符的合理範圍。
447:電晶體 448:電晶體 449:開關 451:字元線 452:位元線 453:位元線 258:通過/不通開關 222:電晶體 223:電晶體 533:通過/不通開關反向器 292:三態緩衝器 293:電晶體 294:電晶體 295:電晶體 296:電晶體 297:反向器 398:SRAM單元 446:記憶體單元 379:交叉點開關 211:多功器 215:三態緩衝器 216:三態緩衝器 217:三態緩衝器 218:三態緩衝器 219:反向器 220:反向器 207:反向器 208:反向器 231:電晶體 232:電晶體 233:反向器 272:I/O接墊 273:靜電放電(ESD)保護電路 274:大型驅動器 275:大型接收器 341:大型I/O電路 282:極體 283:極體 281:節點 285:電晶體 286:電晶體 287:非及(NAND)閘 288:非或(NOR)閘  289:反向器 290:非及(NAND)閘  291:反向器 372:I/O接墊  373:靜電放電(ESD)保護電路 374:小型驅動器 375:小型接收器 203:小型I/O電路    382:極體 383:極體 381:節點 385:電晶體 386:電晶體 387:非及(NAND)閘  388:非或(NOR)閘 389:反向器 391:反向器 390:非及(NAND)閘  210:查找表(LUT) 201:可編程邏輯區塊(LB) 490:記憶單元 212:及(AND)閘 213:非及(NAND)閘 214:非及(NAND)閘  236:及(AND)閘 237:及(AND)閘 238:互斥或(ExOR)閘 234:及(AND)閘 239:及(AND)閘 242:互斥或(ExOR)閘    253:及(AND)閘 361:可編程交互連接線 362:記憶單元 262:記憶單元    364:固定交互連接線 200:商品化標準FPGA IC晶片     502:晶片內交互連接線 206:接地接墊    2:半導體基底 395:記憶體陣列區塊 279:繞道交互連接線 278:區域 455:連接區塊(CB) 456:開關區塊(SB) 276:修復用輸入開關陣列 277:修復用輸出開關陣列     410:積體電路(IC)晶片 423:記憶陣列區塊  205:電源接墊 265:專用於輸入/輸出(I/O)之晶片    300:商品化標準邏輯運算驅動器標準大宗商品化邏輯驅動器 250:非揮發性記憶體(NVM)積體電路(IC)晶片 260:專用控制晶片  371:晶片間交互連接線 321:NVMIC晶片 266:專用控制晶片及專用I/O晶片 402:IAC晶片 267:DCIAC晶片 268:DCDI/OIAC晶片    269:PCIC晶片 324:揮發性(VM)積體電路(IC)晶片 251:高速高頻寬的記憶體(HBM)積體電路(IC)晶片 271:外部電路    360:控制方塊 340:緩衝/驅動單元 337:控制單元 586:接合連接點 336:開關 454:字元線 4:半導體元件 20:交互連接線結構/FISC 6:交互連接線金屬層 10:金屬栓塞    8:金屬接墊、線及連接線 12:絕緣介電層 12a:底部區分蝕刻停止層 15:光阻層 15a:溝槽或複數開孔 12d:溝槽或複數開孔 18:黏著層 22:電鍍用種子層  24:銅金屬層 12e:介電層 12g:頂層低介電SiOC層 12f:中間區分蝕刻停止層 12h:頂層區分蝕刻停止層 12i:溝槽或頂部開口 17:第二光阻層 17a:溝槽或複數開孔 12j:孔洞或底部開口 16:金屬接墊    14:保護層 14a:開口 26:黏著層 28:種子層 30:光阻層 30a:開口 32:金屬層/銅層 34:微型凸塊或金屬柱 36:聚合物層 38:光阻層 38a:溝槽或複數開孔 40:金屬層 27:交互連接線金屬層 42:聚合物層    51:聚合物層 29:SISC    42a:開口 27a:金屬栓塞 27b:金屬接墊、金屬線或連接線     240:下層 51a:開口 202:可編程交互連接線 44:黏著層 46:電鍍用種子層  48:光阻層 48a:開口 50:銅金屬層 100:半導體晶片 90:載體基板 88:黏著材料    92:聚合物層 93:聚合物層    93a:開口 94:黏著/種子層 96:光阻層 96a:開孔 98:金屬層 99:交互連接線金屬層 99a:金屬栓塞 104:聚合物層    104a:開口 101:TISD    99b:金屬接墊、金屬線或連接線 116:黏著/種子層 118:光阻層 118a:開口 120:金屬層 122:金屬柱或凸塊  126:軟性電路板或薄膜 148:聚合物層    146:銅接合線 150:聚合物保護層  152:焊銲錫層 154:錫金合金    156:聚合物材質 158:TPVs    91:絕緣層 97:聚合物層    97a:開口 140:黏著/種子層 142:光阻層 142a:開口 144:銅層 158a:背面 110:電路載體或基板 109:金屬接墊    114:底部填充材料 112:焊銲錫、焊銲膏或助焊銲劑 325:焊銲錫球 113:基板單元    79:BISD 81:黏著層 83:電鍍用種子層 75:光阻層 75a:開孔 85:金屬層 77:交互連接線金屬層 94a:開口 77a:金屬栓塞 77b:金屬接墊、金屬線或連接線    87:聚合物層 87a:開口 77c:金屬平面 77d:金屬平面    140b:電鍍用種子層 140a:黏著層 53:區域 77e:接墊 583:焊銲錫/金屬凸塊 54:微型凸塊    411:第一交互連接線網 412:第二交互連接線網 413:第三交互連接線網 414:第四交互連接線網 415:第五交互連接線網 416:第六交互連接線網 417:第七交互連接線網 418:第八交互連接線網 419:第九交互連接線網 420:第十交互連接線 421:第十一交互連接線 422:第十二交互連接線 461:內部驅動交互連接線 462:第二內部驅動交互連接線 463:第三內部驅動交互連接線 464:第四內部驅動交互連接線 482:交互連接線 201:神經元或神經細胞 481:樹突 322:非揮發性記憶體驅動器 323:揮發性記憶體驅動器 305:I/Os連接埠 301:基頻處理器 330:桌上型或膝上型電腦、手機或智慧型手機或AI機械人 302:應用處理器 303:其它處理器 304:電源管理    307:顯示設備 306:無線訊號通訊元件 308:照相機 307:顯示裝置    309:音頻設置 310:記憶體驅動器、磁碟或裝置    311:鍵盤 312:乙太網路    314:I/O連接埠 313:電源管理晶片  587:堆疊路徑
當以下描述連同隨附圖式一起閱讀時，可更充分地理解本發明之配置，該等隨附圖式之性質應視為說明性而非限制性的。該等圖式未必按比例繪製，而是強調本發明之原理。
圖式揭示本發明之說明性應用電路、晶片結構及封裝結構。其並未闡述所有應用電路、晶片結構及封裝結構。可另外或替代使用其他應用電路、晶片結構及封裝結構。為節省空間或更有效地說明，可省略顯而易見或不必要之細節。相反，可實施一些應用電路而不揭示所有細節。當相同數字出現在不同圖式中時，其係指相同或類似組件或步驟。
第1A圖及第1B圖為本發明實施例中各種類型的複數記憶體單元電路圖。
第2A圖至第2F圖為本發明實施例中各種類型的通過/不通過開關電路圖。
第3A圖至第3D圖為本發明實施例中各種類型的複數交叉點開關方塊圖。
第4A圖及第4C圖至第4J圖為本發明實施例中各種類型的複數多工器電路圖。
第4B圖為本發明實施例中多工器中的一三態緩衝器電路圖。
第5A圖為本發明實施例中大型I/O電路之電路圖。
第5B圖為本發明實施例中小型I/O電路之電路圖。
第6A圖為本發明實施例中可編程邏輯方塊示意圖。
第6B圖為本發明實施例中邏輯操作單元之電路圖。
第6C圖為本發明實施例中第6B圖之邏輯操作單元的查找表(look-up table)。
第6C圖為本發明實施例中第6E圖之計算運算操作單元的查找表。
第6E圖為本發明實施例中計算運算操作單元之電路圖。
第7A圖至第7C圖為本發明實施例中複數可編程交互連接線經由通過/不通過開關或交叉點開關編程的方塊圖。
第8A圖至第8H圖為本發明實施例中標準大宗商品化FPGA IC晶片各種佈置的上視圖。
第8I圖至第8J圖為本發明實施例中各種修復算法的方塊圖。
第9圖為本發明實施例中專用可編程交互連接線(dedicated programmable-interconnection, DPI)在積體電路(IC)晶片的方塊上視圖。
第10圖為本發明實施例中專用輸入/輸出(I/O)晶片的方塊上視圖。
第11A圖至第11N圖為本發明實施例中各種類型的邏輯驅動器佈置之上視圖。
第12A圖至第12C圖為本發明實施例中在邏輯驅動器中複數晶片之間的各種類型之連接的方塊圖。
第13A圖至第13B圖為本發明實施例中用於資料加載至複數記體體單元的方塊圖。
第14A圖為本發明實施例中半導體晶圓剖面圖。
第14B圖至第14H圖為本發明實施例中以單一鑲嵌製程(single damascene process)形成第一交互連接線結構的剖面圖。
第14I圖至第14Q圖為本發明實施例中以雙鑲嵌製程(double damascene process)形成第一交互連接線結構的剖面圖。
第15A圖至第15H圖為本發明實施例中形成微型凸塊或微型金屬柱在一晶片上的製程剖面圖。
第16A圖至第16L圖及第17圖為本發明實施例中形成第二交互連接線結構在一保護層上及形成複數微型金屬柱或微型凸塊在第二交互連接線金屬層上的製程剖面圖。
第18A圖至第18W圖為本發明實施中依據FOIT形成單層封裝邏輯驅動器之製程示意圖。
第19A圖至19L圖為本發明實施例中依據TPVS及FOIT形成單層封裝邏輯驅動器之製程剖面示意圖。
第19A圖至19L圖為本發明實施例中封裝-至-封裝(POP)封裝製程之剖面示意圖。
第19S圖至19Z圖為本發明實施例中依據TPVS及FOIT形成單層封裝邏輯驅動器之製程剖面示意圖。
第20A圖至20M圖為本發明實施例中形成BISD在載體基板上之製程示意圖。
第20N圖為本發明實施例中金屬平面之上視圖。
第20O圖至20R圖為本發明實施例中形成複數封裝穿孔(TPV)在BISD上之製程剖面示意圖。
第20S圖至20Z圖為本發明實施例中形成單層封裝邏輯驅動器之製程剖面示意圖。
第21A圖至21B圖為本發明實施例中TPVS的上視圖。
第21B圖至21G圖為本發明實施例中各種交互連接線網在單層封裝邏輯驅動器之剖面示意圖。
第21H圖為第25G圖的下視圖，顯示為本發明實施例中邏輯驅動器中複數金屬接墊的佈局示意圖。
第22A圖至22I圖為本發明實施例中製造POP封裝之製程示意圖。
第23A圖至23B圖為本發明實施例中複數邏輯區塊之間的交互連接線從人類神經系統中模擬的概念圖。
第24A圖至第24K圖為本發明實施例中POP封裝的複數種組合用於邏輯及記憶體驅動器的示意圖。
第24L圖為本發明實施例中複數POP封裝的上視圖，其中第24K圖係沿著切割線A-A之剖面示意圖。
第25A圖至第25C圖為本發明實施例中邏輯及記憶體驅動器的各種應用之示意圖。
第26A圖至第26F圖為本發明實施例中各種商業化標準記憶體驅動器之上視圖。
第27A圖至第27C圖為本發明實施例中用於邏輯及記憶體驅動器各種封裝之剖面示意圖。
583:焊錫/金屬凸塊
77:交互連接線金屬層
158:TPVs
92:聚合物層
101:TISD
586:接合連接點
587:堆疊路徑
100:半導體晶片
77e:接墊
79:BISD
99:交互連接線金屬層
300:標準大宗商品化邏輯驅動器

Claims (22)

  1. 一晶片封裝結構： 一第一半導體晶片； 一第二半導體晶片設置在與該第一半導體晶片同一平面上，其中該第一半導體晶片與該第二半導體晶片之間具有一第一空間； 一聚合物層具有一第一部分位在該第一空間中； 一第一金屬層位在該第一部分、該第一半導體晶片與該第二半導體晶片上方，其中該第一金屬層連接至該第一半導體晶片與該第二半導體晶片且延伸橫跨該第一半導體晶片與該第二半導體晶片的邊界，其中該第一金屬層的厚度介於0.5微米至5微米之間且該第一金屬層的線路寬度介於0.5微米至5微米之間； 一第一介電層位在該第一金屬層上且位在該第一部分、該第一半導體晶片與該第二半導體晶片的上方，其中該第一介電層延伸橫跨該第一半導體晶片與該第二半導體晶片的邊界，其中該第一介電層的厚度介於0.5微米至5微米之間； 一第二金屬層位在該第一金屬層、該第一介電層、該第一部分、該第一半導體晶片與該第二半導體晶片上方，其中該第二金屬層延伸橫跨該第一半導體晶片與該第二半導體晶片的邊界，其中該第二金屬層的厚度介於0.5微米至5微米之間且該第一金屬層的線路寬度介於0.5微米至5微米之間； 一第二介電層位在該第二金屬層上且位在該第一介電層、該第一金屬層、該第一半導體晶片、該第二半導體晶片及該聚合物層的該第一部分上方，其中該第二介電層延伸橫跨該第一半導體晶片及該第二半導體晶片的邊界，其中該第二介電層的厚度介於0.5微米至5微米之間；以及 一第一金屬凸塊位在該第二金屬層上，該第一半導體晶片與該第二半導體晶片的其中之一包括一現場可編程閘極陣列(FPGA)積體電路(IC)晶片，而該第一半導體晶片與該第二半導體晶片的另一個晶片包括一非揮發性記憶體(NVM)積體電路(IC)晶片。
  2. 如申請專利範圍第1項所請求之晶片封裝結構，更包括一第二金屬凸塊位在該第一半導體晶片上及一第三金屬凸塊位在該第二半導體晶片上，其中該第一金屬層係位在該第二金屬凸塊及該第三金屬凸塊上。
  3. 如申請專利範圍第2項所請求之晶片封裝結構，其中該第二金屬凸塊包括厚度介於3微米至60微米之間的一銅層，介於該第一半導體晶片與該第一金屬層之間。
  4. 如申請專利範圍第3項所請求之晶片封裝結構，其中該聚合物層更具有一平坦部分位在該第一半導體晶片及該第二半導體晶片上方，且延伸橫跨該第一半導體晶片及該第二半導體晶片的該邊界，其中該銅層的一上表面與該聚合物層的該平坦部分之一上表面呈共平面關係。
  5. 如申請專利範圍第1項所請求之晶片封裝結構，更包括一第三半導體晶片設置在與該第一半導體晶片相同的該平面上，其中該第一半導體晶片與該第三半導體晶片之間具有一第二空間，該第聚合物層具有一第二部分位在該第二空間中，且該第一金屬層更位在該第三半導體晶片及該第二部分的上方且延伸橫跨該第三半導體晶片的一邊界。
  6. 如申請專利範圍第5項所請求之晶片封裝結構，其中該第三半導體晶片包括一中央處理單元(CPU)晶片。
  7. 如申請專利範圍第5項所請求之晶片封裝結構，其中該第三半導體晶片包括一圖像處理單元(GPU)晶片。
  8. 如申請專利範圍第5項所請求之晶片封裝結構，其中該第一金屬層包括一可編程交互連接線，用以配置為被該第三半導體晶片中的一開關編程以耦接至該現場可編程閘極陣列(FPGA)積體電路(IC)晶片。
  9. 如申請專利範圍第5項所請求之晶片封裝結構，其中該第三半導體晶片包括一數位訊號處理(DSP)晶片。
  10. 如申請專利範圍第1項所請求之晶片封裝結構，其中該非揮發性記憶體(NVM)積體電路(IC)晶片包括一NAND快閃晶片。
  11. 如申請專利範圍第1項所請求之晶片封裝結構，其中該現場可編程閘極陣列(FPGA)積體電路(IC)晶片包括以陣列型式排列的多個可編程邏輯區塊、一開關介於二個該可編程邏輯區塊之間且介於二個可編程交互連接線之間且耦接該開關，其中該開關用以配置為被編程以使二該可編程交互連接線相互耦接。
  12. 如申請專利範圍第1項所請求之晶片封裝結構，其中該非揮發性記憶體(NVM)積體電路(IC)晶片配置為以儲存多個可編程原始碼，該些可編程原始碼用於編程該現場可編程閘極陣列(FPGA)積體電路(IC)晶片。
  13. 如申請專利範圍第1項所請求之晶片封裝結構，更包括一聚合物穿孔(TPV)位在該聚合物層之該第一部分中且位在該第一空間中，其中該聚合物穿孔(TPV)連接至該第一金屬層。
  14. 如申請專利範圍第13項所請求之晶片封裝結構，其中該聚合物穿孔(TPV)包括厚度介於5微米至300微米之間的一銅層位在該第一空間中的該聚合物層之該第一部分內。
  15. 如申請專利範圍第1項所請求之晶片封裝結構更包括一底部金屬交互連接線結構位在該聚合物層的該第一部分、該第一半導體晶片、該第二半導體晶片及位在該聚合物層之該第一部分中且位在該第一空間中的一聚合物穿孔(TPV)下方，其中該底部金屬交互連接線結構經由該聚合物穿孔(TPV)連接至該第一金屬層。
  16. 如申請專利範圍第15項所請求之晶片封裝結構，其中該底部金屬交互連接線結構包括厚度介於5微米至80微米之間的一第一銅層，位在該聚合物層之該第一部分、該第一半導體晶片及該第二半導體晶片的下方，其中該聚合物穿孔(TPV)包括厚度介於5微米至300微米之間的一第二銅層位在該第一空間中的該聚合物層之該第一部分內。
  17. 如申請專利範圍第1項所請求之晶片封裝結構，其中該第一金屬層包括一含鈦金屬層及位在該含鈦金屬層上的一銅層。
  18. 如申請專利範圍第1項所請求之晶片封裝結構，其中該第二金屬層包括一含鈦金屬層及位在該含鈦金屬層上的一銅層。
  19. 如申請專利範圍第1項所請求之晶片封裝結構被配置為一邏輯硬碟設置在一熱插拔(hot-pluggable)裝置中。
  20. 如申請專利範圍第1項所請求之晶片封裝結構，其中該第一半導體晶片包括一輸入/輸出(I/O)電路經由該第一金屬層耦接至該第二半導體晶片，其中該輸入/輸出(I/O)電路包括介於0.1皮法(pF)至2皮法(pF)的一驅動電容。
  21. 一晶片封裝結構： 一第一半導體晶片； 一第二半導體晶片設置在與該第一半導體晶片同一平面上，其中該第一半導體晶片與該第二半導體晶片之間具有一空間； 一聚合物層具有一第一部分位在該空間中； 一第一金屬層位在該第一部分、該第一半導體晶片與該第二半導體晶片上方，其中該第一金屬層連接至該第一半導體晶片與該第二半導體晶片且延伸橫跨該第一半導體晶片與該第二半導體晶片的邊界，其中該第一金屬層包括一第一黏著層及一第一銅層位在該第一黏著層上； 一第一介電層位在該第一金屬層上且位在該第一部分、該第一半導體晶片與該第二半導體晶片的上方，其中該第一介電層延伸橫跨該第一半導體晶片與該第二半導體晶片的邊界； 一第二介電層位在該第二金屬層上且位在該第一介電層、該第一金屬層、該第一半導體晶片、該第二半導體晶片及該聚合物層的該部分上方，其中該第二介電層延伸橫跨該第一半導體晶片及該第二半導體晶片的邊界；以及 一第二金屬層位在該第一金屬層、該第一介電層、該第一部分、該第一半導體晶片與該第二半導體晶片上方，其中該第二金屬層延伸橫跨該第一半導體晶片與該第二半導體晶片的邊界，其中該第二金屬層包括一第二黏著層及一第二銅層位在該第二黏著層上；以及 一第一金屬凸塊位在該第二金屬層上，該第一半導體晶片與該第二半導體晶片的其中之一係一現場可編程閘極陣列(FPGA)積體電路(IC)晶片，而該第一半導體晶片與該第二半導體晶片的另一個晶片係一非揮發性記憶體(NVM)積體電路(IC)晶片。
  22. 如申請專利範圍第1項所請求之晶片封裝結構，更包括一第二金屬凸塊位在該第一半導體晶片上及一第三金屬凸塊位在該第二半導體晶片上，其中該第一黏著層位在該第二金屬凸塊及該第三金屬凸塊上，該聚合物層具有一平坦部分位在該第一半導體晶片及該第二半導體晶片上方且延伸橫跨該半導體晶片及該第二半導體晶片的邊界，該第二金屬凸塊的一上表面、該第三金屬凸塊的一上表面及該平坦部分的一上表面呈共平面關係。
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