TWI809218B - 由具有標準商業化可編程邏輯ic晶片及記憶體晶片之晶片級封裝所建構之邏輯驅動器 - Google Patents

由具有標準商業化可編程邏輯ic晶片及記憶體晶片之晶片級封裝所建構之邏輯驅動器 Download PDF

Info

Publication number
TWI809218B
TWI809218B TW108139782A TW108139782A TWI809218B TW I809218 B TWI809218 B TW I809218B TW 108139782 A TW108139782 A TW 108139782A TW 108139782 A TW108139782 A TW 108139782A TW I809218 B TWI809218 B TW I809218B
Authority
TW
Taiwan
Prior art keywords
chip
logic
data
metal
layer
Prior art date
Application number
TW108139782A
Other languages
English (en)
Other versions
TW202042097A (zh
Inventor
林茂雄
李進源
Original Assignee
成真股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 成真股份有限公司 filed Critical 成真股份有限公司
Publication of TW202042097A publication Critical patent/TW202042097A/zh
Application granted granted Critical
Publication of TWI809218B publication Critical patent/TWI809218B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/1776—Structural details of configuration resources for memories
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05547—Structure comprising a core and a coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13109—Indium [In] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80011—Chemical cleaning, e.g. etching, flux
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80013—Plasma cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80053—Bonding environment
    • H01L2224/80095—Temperature settings
    • H01L2224/80096—Transient conditions
    • H01L2224/80097—Heating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80801—Soldering or alloying
    • H01L2224/8082—Diffusion bonding
    • H01L2224/8083—Solid-solid interdiffusion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Mathematical Physics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

一種多晶片封裝結構，包括：一交互連接線基板；一第一半導體積體電路(IC)晶片，位在該交互連接線基板之上方，其中該第一半導體積體電路(IC)晶片包括一第一矽基板、複數個貫穿該第一矽基板之第一金屬通道、複數個位在該第一矽基板之上表面上之第一電晶體及一位在該第一矽基板之上方之第一交互連接線結構，其中該第一交互連接線結構包括一位在該第一矽基板之上方之第一交互連接線金屬層、一位在該第一交互連接線金屬層之上方之第二交互連接線金屬層及一位在該第一矽基板之上方且位在該第一及第二交互連接線金屬層之間之第一絕緣介電層；一第二半導體積體電路(IC)晶片，位在該第一半導體積體電路(IC)晶片之上方並接合至該第一半導體積體電路(IC)晶片；以及複數個第二金屬通道，位在該交互連接線基板之上方並耦接至該交互連接線基板，其中該些第二金屬通道係位在從該第一半導體積體電路(IC)晶片之側壁延伸出之一空間中。

Description

由具有標準商業化可編程邏輯IC晶片及記憶體晶片之晶片級封裝所建構之邏輯驅動器
本申請案主張於2018年11月2日申請之美國暫時申請案案號62/755,415，該案的發明名稱為”根據標準商業化可編程邏輯/記憶體半導體IC晶片級封裝”，本申請案另主張2019年8月5日申請之美國暫時申請案案號62/882,941，該案的發明名稱為”依據矽穿孔栓塞所建構的垂直交互連接線電梯”，本申請案另主張2019年8月25日申請之美國暫時申請案案號62/891,386，該案的發明名稱為”依據矽穿孔栓塞所建構的垂直交互連接線電梯”。
本發明係有關一邏輯運算晶片封裝、一邏輯運算驅動器封裝、一邏輯運算晶片裝置、一邏輯運算晶片模組、一邏輯運算驅動器、一邏輯運算硬碟、一邏輯運算驅動器硬碟、一邏輯運算驅動器固態硬碟、一現場可編程邏輯閘陣列(Field Programmable Gate Array(FPGA))邏輯運算硬碟或一現場可編程邏輯閘陣列邏輯運算器(以下簡稱邏輯運算驅動器，亦即為以下說明書提到邏輯運算晶片封裝、一邏輯運算驅動器封裝、一邏輯運算晶片裝置、一邏輯運算晶片模組、一邏輯運算硬碟、一邏輯運算驅動器硬碟、一邏輯運算驅動器固態硬碟、一現場可編程邏輯閘陣列(Field Programmable Gate Array(FPGA))邏輯運算硬碟或一現場可編程邏輯閘陣列邏輯運算器，皆簡稱邏輯運算驅動器)，本發明之邏輯運算驅動器包括用於現場編程為目的複數FPGA積體電路(IC)晶片，更具體而言，使用複數商業化標準FPGA IC晶片所組成標準商業化邏輯運算驅動器包括非揮發性隨機存取記憶體單元並且當進行現場程式編程操作時可被使用在不同應用上。
FPGA半導體IC晶片己被用來發展一創新的應用或一小批量應用或業務需求。當一應用或業務需求擴展至一定數量或一段時間時，半導體IC供應商通常會將此應用視為一特殊應用IC晶片(Application Specific IC(ASIC)chip)或視為一客戶自有工具IC晶片(Customer-Owned Tooling(COT)IC晶片)。對於一特定應用及相較於一ASIC晶片或COT晶片下，會因為以下因素將FPGA晶片設計為ASIC晶片或COT晶片設計，(1)需較大尺寸的半導體晶片、較低的製造良率及較高製造成本；(2)需消耗較高的功率；(3)較低的性能。當半導體技術依照摩爾定律(Moore’s Law)發展至下一製程世代技術時(例如發展至小於30奈米(nm)或20奈米(nm))，針對設計一ASIC晶片或一COT晶片的一次性工程費用(Non-Recurring Engineering(NRE))的成本是十分昂貴的，請參閱第27圖所示，其成本例如大於5百萬元美金，或甚至超過1千萬元美金、2千萬元美金、5千萬元美金或1億元美金。例如以16nm技術世代或製造技術的且用於ASIC或COT晶片一組光罩的成本就高於2百萬美金、5百萬美金或1仟萬美金。如此昂貴的NRE成本，降低或甚至停止先進IC技術或新一製程世代技術應用在創新或應用上，因此需要發展一種能持續的創新並降低障礙(製造成本)的新方法或技術，並且可使用先進且有用的半導體技術節點(或世代)來實現 半導體IC晶片上的創新。
本發明揭露位在一多晶片封裝中之商業化標準邏輯運算驅動器，其包括複數標準商業化現場可編程閘極陣列/高位元寬晶片及封裝(Field Programmable Gate Array/High Bandwidth Memory Chip-Scale Packages(FPGA/HBM CSP))及一個(或多個)非揮發性IC晶片使用在需要邏輯，計算和/或處理功能的各種應用上，其中FPGA/HBM CSP包括一標準商業化FPGA IC晶片及一HBM晶片或一具有複數HBM晶片所堆疊封裝，此商業化標準邏輯運算驅動器所使用的非揮發性記憶體IC晶片是類似使用一商業化標準固態儲存硬碟(或驅動器)、一資料儲存硬碟、一資料儲存軟碟、一通用序列匯流排(Universal Serial Bus(USB))快閃記憶體碟(或驅動器)、一USB驅動器、一USB記憶棒、一快閃記憶碟或一USB記憶體。標準商業化FPGA/HBM CSP係類似是使用標準商業化資料儲存記憶體IC晶片，例如標準商業化DRAM晶或標準商業化NAND快閃晶片，而不同之處在於，後者俱有用於資料儲存的功能，而前者俱有用於處理的邏輯運算功能和/或計算功能。
本發明更揭露一降低NRE成本方法，此方法係經由標準商業化邏輯驅動器實現(i)創新及/或應用，此標準商業化邏輯驅動器包括複數標準商業化FPGA/HBM CSPs。具有創新想法或創新應用的入需要購買此商業化標準邏輯驅動器及可寫入(或載入)此商業化標準邏輯驅動器的一開發或撰寫軟體原始碼或程式，用以實現他/她的創新想法或創新應用，其中該創新想法或創新應用包括(i)創新演算法及/或計算結構，處理方法、學習及/或推理，及/或(ii)創新及/或特定應用，經由與通過開發邏輯ASIC或COT IC晶片的實施相比，使用標準商業化邏輯驅動器的NRE成本可降低2、5、10、30、50或100倍以上。對於先進的半導體技術節點或更高代次(例如大於(或低於)20nm的技術)，但是設計ASIC或COT芯片的NRE成本大大增加，超過500萬美元，甚至超過1000萬美元、2000萬美元、5000萬美元或1億美元。在16nm技術節點或世代中，為ASIC或COT晶片設置光罩的成本可能就超過200萬美元、500萬美元或1000萬美元。使用本發明所述邏輯驅動器實施相同或類似的創新和/或應用可以將NRE成本降低到小於1000萬美元、甚至小於500萬美元、300萬美元、200萬美元或100萬美元。本發明的邏輯驅動器可激發創新並且降低了在使用先進的IC技術節點或世代(例如，技術高於(或電晶體閘極寬度低於20nm或10nm或更先進的技術節點或世代)設計和製造的IC芯片中實施創新的障礙。
本發明另一方面可再次提供一個”公開創新平台”，此平台可使創作者經由本發明中的邏輯驅動器輕易地且低成本下在半導體晶片上使用先進於20nm的IC技術世代之技術，執行或實現他們的創意或發明，其先進的技術世代例如是先進於20nm、16nm、10nm、7nm、5nm或3nm的技術世代，其中該創意或發明包括(i)計算、處理、學習和/或推理的創新演算法或體系結構，和/或(ii)創新和/或特定應用，在1990年代時，創作者或發明人可經由設計IC晶片並在幾十萬美元的成本之下，在半導體製造代工廠使用1μm、0.8μm、0.5μm、0.35μm、0.18μm或0.13μm的技術世代之技術實現他們的創意或發明，半導體製造代工公司是無產品的公司，他們擁有自己的半導體製造廠，他們為客戶提供製造服務，而客戶是無晶圓廠的公司，包括(i)設計和擁有IC晶片的IC晶片設計公司，(ii)設計和擁有系 統的系統公司，(iii)設計和擁有IC晶片的IC晶片設計人員。此半導體製造工廠在當時是所謂的”公共創新平台”，然而，當技術世代遷移並進步至比20nm更先進的技術世代時，例如是先進於20nm、16nm、10nm、7nm、5nm或3nm的技術世代之技術，只有少數大的系統商或IC設計公司(非公共的創新者或發明人)可以負擔得起半導體IC製造代工廠所需的開發費用，其中使用這些先進世代的開發及實現的費用成本大約是高於1000萬美元，現今的半導體IC代工廠現在己不是”公共創新平台”，而只變成俱樂部創新者或發明人的”俱樂部創新平台”，而本發明所提出的邏輯驅動器(包括標準商業化現場可編程邏輯閘陣列(FPGA)積體電路晶片(標準商業化FPGA IC晶片s))可提供公共創作者再次的回到1990年代一樣的半導體IC產業的”公共創新平台”，創作者可經由使用標準商業化邏輯運算器及撰寫軟體程式執行或實現他們的創作或發明，其成本係低於500K或300K美元，其中軟體程式係常見的軟體語，例如是C,Java,C++,C#,Scala,Swift,Matlab,Assembly Language,Pascal,Python,Visual Basic,PL/SQ或JavaScript等程式語言，其中創作者可使他們自己的標準邏輯驅動器或他們可以經由網路在資料中心或雲端租用標準商業化邏輯驅動器進行開發或實現他們的創作或發明。
本發明另一方面提供發明人的一創新平台，該創新平台包括(a)在一資料中心或雲端內的複數邏輯驅動器，其中該些邏輯驅動器包括使用先進行20nm技術節點的半導體IC製程技術節點所製造的複數標準商業化FPGA IC晶片(位在FPGA/HBM CSPs封裝中)。(b)與網際網路或互連網在資料中心或雲端上通訊溝通之創新者的裝置及複數使用者的裝置，其中該創新者可經由網際網路或互連網且使用常用編程語言在資料中心或雲端上編程複數邏輯驅動器，用以發展及寫入軟體程式以實現他的創新(發明)(包括演法、架構及/或應用)，其中常用的編程語言包括C,Java,C++,C#,Scala,Swift,Matlab,Assembly Language,Pascal,Python,Visual Basic PL/SQL或JavaScript等程式語言，(c)在編程些邏輯驅動器之後，該創新者或複數使用者可經由網際網路或互連網使用己編程完成的邏輯驅動器用於他們的創新(包括演算法、架構及/或應用)中，其中該些創新包括：(i)計算上、運算上、學習上及/或推理上的創新的演算法或架構，及/或(ii)創新及/或具體的應用。
本發明另外揭露一種商業模式，此商業模式係將現有邏輯ASIC晶片或COT晶片的商業模式經由使用標準商業化邏輯驅動器轉變成一商業邏輯IC晶片商業模式，例如像是現在商業化DRAM或商業化NAND快閃記憶體IC晶片商業模式，其中對於同一創新(演算法、結構及/或應用)或是以加速工作負載處理為目標的應用，此邏輯驅動器從效能、功耗、工程及製造成本上比現有常規ASIC晶片或常規COT IC晶片更好或相同。現有邏輯ASIC晶片及COT IC晶片設計、製造及/或生產的公司(包括無晶圓廠IC設計和產品公司，IC代工廠或合同製造商(可能是無產品)，和/或垂直集成IC設計、製造和產品的公司)可變成類似DRAM或商業化快閃記憶體IC晶片設計、製造及/或生產公司，或是變成類似現有快閃記憶體模組、快閃USB記憶棒或驅動器，或閃存固態驅動器或磁盤驅動器設計、製造和/或產品公司。現有邏輯ASIC或COT IC晶片設計及/或製造包括(包括無晶圓廠IC設計和產品公司，IC代工廠或簽約製造商(可能沒有產品)，垂直集成的IC設計，製造和產品公司)可變成以下產業模式的公司：(1)設計、製造和/或銷售標準商品FPGA IC晶片；和/或(2)設計、製造和/或銷售標準商品邏輯驅動器。使用者、客戶或軟體開發者可購買此標準商業化邏輯驅動器及撰寫軟體之程式碼編程該邏輯驅動器，例如 係用在人工智能(Artificial Intelligence,AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、虛擬實境(VR)、擴增實境(AR)、車用電子、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能的程式，可對邏輯驅動器進行編程以執行諸如圖形晶片、DSP晶片、以太網絡晶片、無線(例如802.11ac)晶片或AI晶片之類的功能。邏輯驅動器可以可選擇地被編程為執行人工智能(AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、虛擬實境(VR)、擴增實境(AR)、車用電子、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能，此邏輯驅動器是一可現場編程的加速器，可用在用戶端、資料中心或雲端中，或是用在AI功能中的訓練/推測的應用程式中進行現場編程。
[0062]本發明另外揭露一種商業模式，此商業模式係將現有硬邏輯ASIC晶片或COT晶片的硬體商業模式經由使用標準商業化邏輯驅動器轉變成軟體商業模式，其中對於同一創新(演算法、結構及/或應用)，可經由此邏輯驅動器從效能、功耗、工程及製造成本上比現有常規ASIC晶片或常規COT IC晶片更好或相同，標準商業化邏輯驅動器可用作為設計ASIC或COT IC晶片的替代方法。現有的ASIC晶片或COT IC晶片的設計公司或供應商可變成軟體開發商或供應商，他們可能調整變成以下商業模式：(1)變成軟體公司，針對他們的發明或應用可發展成軟體及販賣/或租用軟體為主的商業模式，可讓他們的客戶或使用者安裝軟體至客戶的或使用者所擁有的商業化標準邏輯運算器中；及/或(2)硬體公司仍是販賣硬體的商業模式，沒有ASIC晶片或COT IC晶片的設計及生產，在模式(2)中，客戶或使用者可安裝自我研發的軟體安裝在所販賣(或購買)的標準商業邏輯驅動器內，然後再賣給他們的客戶或使用者。在模式(1)及(2)中，客戶/用戶或開發人員/公司都可以將軟體原始碼寫入其所需演算法的標準商品邏輯驅動器(亦即是，將軟體原始碼加載到標準化商品邏輯驅動器中)、架構和/或應用中，例如是用在人工智能(Artificial Intelligence,AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、虛擬實境(VR)、擴增實境(AR)、車用電子、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能的程式，可對邏輯驅動器進行編程以執行諸如圖形晶片、DSP晶片、以太網絡晶片、無線(例如802.11ac)晶片或AI晶片之類的功能。邏輯驅動器可以可選擇地被編程為執行人工智能(AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、虛擬實境(VR)、擴增實境(AR)、車用電子、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能。
本發明另外揭露一種將現有系統設計、系統製造及(或)系統產品的產業經由標準商業化邏輯運算器改變成一商業化系統/產品產業，例如像是現在的商業DRAM產業或快閃記憶體產業。現有的系統、電腦、處理器、智慧型手機或電子儀器或裝置可變成一標準商業化硬體公司，硬體以記憶體驅動器及邏輯運算驅動器為主要硬體。記憶體驅動器可以是硬碟、閃存驅動器(隨身碟)及(或)固態驅動器(solid-state drive)。本發明中所揭露的邏輯運算驅動器可具有數量足夠多的輸出/輸入端(I/Os)，用以支持(支援)所有或大部分應用程式的編程的I/Os部分。例如執行以下其中之一功能或以下功能之組合：人工智能(Artificial Intelligence,AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、工業電腦、虛擬實境(VR)、 擴增實境(AR)、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等其它功能。邏輯運算驅動器可包括：(1)軟體、演算法、架構及/或應用程式的開發者可以下載演算法、架構及/或應用軟體或編程碼，經由I/O連接埠或連接器連接或耦接至該邏輯驅動器的I/Os，以進行編程或配置該邏輯驅動器；(2)操作、執行或使用者所使用的I/Os，使用者經由一或複數的外部I/Os或連接器連接或耦接至邏輯運算驅動器的I/Os執行或操作指令，例如產生製作一微軟文書檔(word file)、一簡報檔或一試算表。外部元件的外部I/Os或連接器連接或耦接至相對應的邏輯運算驅動器I/Os包括一或複數(2,3,4或大於4)的USB連接端、一或複數IEEE單層封裝揮發性記憶體驅動器4連接端、一或複數乙太網路連接端、一或複數音源端或序列埠，例如是RS-232連接端或COM(通信)連接端、無線收發器I/Os及(或)藍牙收發器I/Os，連接或耦接至相對應的邏輯運算驅動器I/Os的外部I/Os可包括用於通訊、連接或耦接至記憶體驅動器用途的串行高級技術附件(Serial Advanced Technology Attachment,SATA)連接端或外部連結(Peripheral Components Interconnect express,PCIe)連接端。這些用於通訊、連接或耦接的I/Os可設置、位在、組裝或連接在(或至)一基板、一軟板或硬板上，例如一印刷電路板(Printed Circuit Board,PCB)、一具有連接線路結構的矽基板、一具有連接線路結構的金屬基板、一具有連接線路結構的玻璃基板、一具有連接線路結構的陶瓷基板或一具有連接線路結構的軟性基板。邏輯運算驅動器經由錫凸塊、銅柱或銅凸塊以類似覆晶(flip-chip)晶片封裝製程或使用在液晶顯示器驅動器封裝技術的覆晶接合(Chip-On-Film(COF)封裝製程，將邏輯運算驅動器設置在基板、軟板或硬板上。現有的系統、電腦、處理器、智慧型手機或電子儀器或裝置可變成：(1)販賣標準商業化硬體的公司，對於本發明而言，此類型的公司仍是硬體公司，而硬體包括記憶體驅動器及邏輯運算驅動器；(2)針對使用者所開發系統、演算法、架構及/或應用軟體，而安裝在使用者自有的標準商業化硬體中，對於本發明而言，此類型的公司是軟體公司；(3)安裝第三者所開發系統、演算法、架構及/或應用軟體或程式在標準商業化硬體中以及販賣軟體下載硬體，對於本發明而言，此類型的公司是硬體公司。
本發明的另一方面提供了一種用於標準商業化FPGA/HBM CSPs封裝中的標準商業化FPGA IC晶片，該FPGA/HBM CSPs封裝係使用在多晶片封裝型式的標準商業化邏輯驅動器中。使用先進的半導體技術節點(或世代)，例如比30nm、20nm或10nm更先進或等於的技術節點，來設計及實現和製造標準商業FPGA IC晶片；其中晶片尺寸和製造良率都得到了改良及優化，並以最低的製造成本實現了所用半導體技術節點或新世代產品的生產。標準商業化FPGA IC晶片的面積可以在400mm2至9mm2之間、225mm2至9mm2之間、144mm2至16mm2、100至16mm2之間、75mm2至16mm2或者50mm2和16mm2之間。先進半導體技術節點或下一代中使用的電晶體可以是鰭式場效電晶體(FIN Field-Effect-Transistor(FINFET))、矽晶片在絕緣體上(Silicon-On-Insulator(FINFET SOI))、薄膜全耗盡之矽晶片在絕緣體上((FDSOI)MOSFET)、薄膜部分耗盡之矽晶片在絕緣體上(Partially Depleted Silicon-On-Insulator(PDSOI))金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor(MOSFET))或常規MOSFET。此標準商業化FPGA IC晶片可能只能與邏輯運算驅動器內的其它晶片進行通信，其中標準商業化FPGA IC晶片的輸入/輸出電路可能只需要與輸入/輸出驅動器(I/O驅動器)或輸入/輸出接收器(I/O接收器)以及靜電放電(Electrostatic Discharge(ESD))裝置溝通/通訊。此輸入/輸出驅動器、輸入/輸出接收器或輸入/輸出電路的驅動能力、負載、輸出電容或輸入電容係介於0.05皮 法(pF)至2pF之間或介於0.05pF至1pF之間，或小於2pf或1pF。ESD裝置的大小係介於0.01pF至2pF之間或介於0.01pF至1pF之間，或是小於小於2pf、1pf或0.1pf，例如一雙向(或三向)I/O接墊或電路包括一ESD電路、一接收器及一驅動器，其具有介於0.05pF至2pF之間或介於0.05pF至1pF之間，或是小於2pf或1pf的輸入電容或輸出電容。該小型I/O電路可FPGA IC晶片的高性能和低功耗。全部或大部分的控制及(或)輸入/輸出電路或單元位外部或不包括在標準商業化FPGA IC晶片內(例如，關閉-邏輯-驅動器輸入/輸出電路(off-logic-drive I/O電路)，意即是大型輸入/輸出電路用於與外部邏輯運算驅動器的電路或元件通訊)，但可被包括在同一邏輯運算驅動器中的另一專用的控制晶片、一專用輸入/輸出晶片或專用控制及輸入/輸出晶片內，標準商業化FPGA IC晶片中最小(或無)面積係被使用設置控制或輸入/輸出電路，例如小於15%、10%、5%、2%、1%面、0.5%或0.1%積(其中不包括晶片的密封環及晶片的切割區域，亦即是僅包括密封環邊界內的區域)係被使用設置控制或輸入/輸出電路，或標準商業化FPGA IC晶片中最小(或無)電晶體係被使用設置控制或輸入/輸出電路，例如電晶體數量小於15%、10%、5%、2%、1%、0.5%或0.1%係被使用設置控制或輸入/輸出電路，或標準商業化FPGA IC晶片的全部或大部分的面積係使用在(i)邏輯區塊或單元包括邏輯閘矩陣、運算單元或操作單元、及(或)查找表(Look-Up-Tables,LUTs)及多工器(多工器)；及(或)(ii)可編程互連接線(可編程交互連接線)。例如，標準商業化FPGA IC晶片中大於85%、大於90%、大於95%、大於98%、大於99%、大於99.5%、大於99.9%面積(其中不包括晶片的密封環及晶片的切割區域，亦即是僅包括密封環邊界內的區域)被使用設置邏輯區塊及可編程互連接線，或是標準商業化FPGA IC晶片中全部或大部分的電晶體係被使用設置邏輯區塊、重覆陣列及(或)可編程互連接線，例如電晶體數量大於85%、大於90%、大於95%、大於98%、大於99%、大於99.5%、大於99.9%被用來設置邏輯區塊及(或)可編程互連接線。該標準商業化FPGA IC晶片的面積(如上所述)係在沒有密封環(seal ring)和晶片切塊面積的情況下測量，亦即是該區域僅包括密封環內邊界的區域。在FPGA晶片中的標準重覆的矩陣更進一步提高了FPGA晶片的製造良率，由於FPGA IC晶片採用標准通用設計，因此可以在FPGA IC晶片的固定標準位置上設計矽基板中矽通孔(Through Silicon Vias(TSV))位置，以作為標準通用設計。
本發明另一方面提供使用在FPGA/HBM CSPs封裝中的標準商業化FPGA IC晶片，此FPGA/HBM CSPs係使用在多晶片封裝的標準商業化邏輯驅動器，該標準商業化FPGA IC晶片包括複數邏輯區塊或單元，該邏輯區塊或單元包括：(i)邏輯閘矩陣包括布爾運算器(Boolean operators)，例如是NAND、NOR、AND及/或OR電路；(ii)計算單元包括，例如加法器、乘法器、移位寄存器(shift register)、浮點電路(floating point)和/或除法電路(division circuits)；(iii)查找表(Look-Up-Tables(LUTs))及多工器(multiplexers)。該布爾運算器、邏輯閘功能、操作或程序可使用位在FPGA IC晶片上之可編程線路或跡線(可編程金屬交互連接線或跡線)進行執行，而某些布爾運算器、邏輯閘功能、操作或程序可使用位在FPGA IC晶片上之固定線路或跡線(金屬交互連接線或跡線)進行執行，例如，加法器(adder)及/或乘法器可以由FPGA IC晶片上的固定線或線路(金屬交互連接線或跡線)進行設計及實現，而於連接加法器及/或乘法器的邏輯電路，另外，布爾運算器、邏輯閘功能或計算、操作或程序可被執行使用在例如是查找表(LUT)及/或多工器，該LUT儲存或記憶邏輯閘的運算或計算、計算結果、決策過程的決 定、操作/動作、事件或活動的結果。該查找表可依據真實表(truth tables)用以執行邏輯功能，例如在SRAM單元中之該LUT可儲存或記憶資料或結果，在5T或6T SRAM單元中4個鎖存電晶體的二個鎖存節點其中之一可連接或耦接至多工器，在5T或6T SRAM單元儲存的資料可用於LUTs上，當輸入一組資料、需求或條件時，多工器依據該組資料、需求或條件在LUTs所儲存或記憶的資料中選擇相對應的資料(或結果值)。例如，一個4輸入NAND閘可被執行使用作為具有包括LUTs及多工器的一操作器，說明如下：具有4個輸入的4輸入及16(24)個(可能)相對應的輸出NAND閘，使用LUT及多工器以執行相同功能之4輸入NAND操作所需的電路包括：(i)用於儲存及記憶16(可能)相對應輸入(結果值)的一LUT；(ii)依據特定4輸入控制或指示資料組(例如1,0,0,1)，使多工器被設計為且用於選擇正確的(相對應的)輸出；也就是這裡16個輸入資料(該記憶體儲存資料)及用於多工器的控制或指示的資料，通常，一LUT及一多工器執行與操作器相同NAND的功能，其包括n個輸入，該LUT可儲存或記憶2n對應資料或結構，及使用多工器從所記憶的2n對應的資料或結果依據一特定n-input控制或指示資料組中選擇一正確的(對應的)輸出，該所記憶的2n對應的資料或結果係記憶或儲存在5T或6T SRAM單元中2n個記憶體單元中。
標準商業化FPGA IC晶片中的複數可編程互連接線包括複數個位在複數可編程互連接線中間的複數交叉點開關，例如n條的金屬線連接至複數交叉點開關的輸入端，m條金屬線連接至複數交叉點開關的輸出端，其中該些交叉點開關位在n條金屬線與m條金屬線之間。此些交叉點開關被設計成使每一條n金屬線可經由編程方式連接至任一條m金屬線，每一交叉點開關例如可包括一通過/不通電路，此通過/不通電路包括相成對的一n型電晶體及一p型的電晶體，其中之一條n金屬線可連接至該通過/不通電路內的相成對n型電晶體及p型電晶體的源極端(source)，而其中之一條m金屬線連接至該通過/不通電路內的相成對n型電晶體及p型電晶體的汲極端(drain)，交叉點開關的連接狀態或不連接狀態(通過或不通過)係由儲存或鎖存在一SRAM單元的資料(0或1)控制。由於標準商業化FPGA IC晶片包括常規及重覆閘極矩陣或區塊、LUTs及多工器或可編程互連接線，就像是商業化標準的DRAM晶片、NAND快閃IC晶片，對於晶片面積例如大於50mm2或80mm2的製程具有非常高的良率，例如是大於70%、80%、90%或95%。
另外，每一交叉點開關例如包括一開關緩衝器，其中該開關緩衝器包括一二級逆變器(inverter/buffer)、一控制N MOS電晶體及一控制P-MOS電晶體，其中之一條n金屬線連接至通過/不通過電路中緩衝器之輸入級反相器的公共(己連接)連接閘極端，而其中之一條m金屬線連接至通過/不通過電路中緩衝器的輸出級反相器的公共(己連接)汲極端，此輸出級係由該控制P-MOS與該控制N-MOS堆疊而成，其中控制P-MOS在頂端(位在Vcc與輸出級逆變器的P-MOS的源極之間)，而控制N-MOS在底部(位在Vss與輸出級逆變器的N-MOS的源極之間)。交叉點開關的連接狀態或不連接狀態(通過或不通過)係由5T或6T SRAM單元所儲存的資料(0或1)所控制。
或者，該交叉點開關例如包括多工器及開關緩衝器，該多工器從n個輸入的金屬線中的n個輸入資料中依據儲存在5T或6T SRAM單元中的資料選擇其中之一個及輸出所選擇的 其中之一輸入至一開關緩衝器，該開關緩衝器依據儲存在5T或6T SRAM單元中的資料通過或不通過從多工器來的該輸出資料至一金屬線，以連接至該開關緩衝器的輸出，該開關緩衝器包括二級反相器(緩衝器)、一控制N-MOS及一控制P-MOS，其中從多工器所選擇的資料係連接至一緩衝器輸入級反相器的公共(連接)閘極端，m條金屬線或跡線其中之一連接到緩衝器輸出級反相器的公共(連接)汲極端，該輸出級反相器被堆疊且具有控制PMOS位在其頂部(位在Vcc與輸出級反相器的P-MOS之源極之間)及控制N-MOS位在底部(位在Vss與輸出級反相器的N-MOS之源極之間)，該開關緩衝器的連接或不連接係由儲存在5T或6T SRAM單元中的資料(0或1)所控制。
標準商業化FPGA晶片的可編程互連接線包括位在互連接金屬線中間(或之間)一(或複數)多工器，此多工器每一5T或6T SRAM單元中儲存的資料從n條金屬互連接線中選擇連接一條金屬互連接線連接至多工器的輸出端，例如，金屬互連接線數目n=16，4位元資料的每一5T或6T SRAM單元需要選擇連接多工器之16輸入端的16條金屬互連接線任一條，並將所選擇的金屬互連接線連接或耦接至一連接至多工器輸出端的一金屬互連接線，從16條輸入端選擇一資料耦接、通過或連接至多工器輸出端連接的金屬線。
本發明的另一方面提供了一種多晶片封裝中的標準商業化邏輯驅動器，該多晶片封裝包括標準商業化多個FPGA/HBM CSPs封裝及一個(或多個)非揮發性記憶體IC晶片，經由編程方式用在需要計算和/或處理功能的不同演算法、架構及/或應用上，其中多個中標準商業化FPGA/HBM CSPs封裝的每一個包括(i)一標準商業化FPGA IC晶片，及(ii)接合或設置在標準商業化FPGA IC晶片上的一HBM晶片或是由複數HBM晶片堆疊形成的封裝接合或設置在標準商業化FPGA IC晶片上。每個標準商業化FPGA IC晶片都可以具有標準的共同特徵、數量或規格：(1)邏輯區塊，包括(i)數量大於或等於2M、10M、20M、50M或100M的系統閘，(ii)邏輯單元或元件的數量大於或等於64K、128K、512K、1M、4M或8M，(iii)硬核，例如DSP Slice、微控制器核、多工器核、固定線加法器和/或固定線乘法器和/或(iv)記憶體區塊的數量等於或大於1M、10M、50M、100M、200M或500M；在一些案例中，該標準商業化FPGA IC晶片可包括系統閘之邏輯區塊(如在(i)中及在(iii)中邏輯單元或元件，但不是硬宏(hard macros)，該硬宏可包括在邏輯驅動器的其它晶片，例如包括在邏輯驅動器的專用控制晶片、專用I/O晶片、專用控制及I/O晶片、IAC晶片或DPIIC晶片；(2)每個邏輯區塊或運算符的輸入數量，其數量可以大於或等於4、8、16、32、64、128或256；(3)電源電壓：該電壓可以在0.2V(伏特)至2.5V之間、0.2V至2V之間、0.2V至1.5V之間、0.1V至1V之間或在0.2V至1V之間，或是小於(低於)或等於2.5V,2V,1.8V,1.5V或1V；(4)I/O接墊的佈局、位置、數量和功能；(5)就佈局、位置、數量和功能而言，在FPGA IC晶片中的矽基板之複數TSV。由於FPGA晶片是標準商業化IC晶片時，用每個技術節點的FPGA晶片之設計或產品的數量減少到很少，因此，使用先進的半導體節點或世代所製造之FPGA晶片所需之昂貴光罩或光罩組可減少至少數的幾副光罩。例如，針對特定技術節點或特定世代的半導體技術，可以減少到3至20個光罩組、3至10個光罩組或3至5個光罩組。因此大幅減少了NRE和生產費用。利用很少的設計和產品，可以針對少量的晶片設計或產品調整或優化製造過程，從而獲得非常高的製造晶片良率。這類似於當前先進的標準商業化DRAM或NAND閃存記憶體的設計和生產。此外，晶片庫存管理變得容易，高效和有效，因 此，可縮短了FPGA晶片的交付時間，並變得非常具有成本效益。
本發明另一方面提供在多晶片封裝中的標準商業化邏輯驅動器，其包括複數標準商業化FPGA IC晶片(位在FPGA/HBM CSPs封裝中)及一個(或多個)非揮發性記憶體IC晶片，經由現場編程使用於不同的應用所需的邏輯、計算及/或運算功能，其中複數標準商業化FPGA IC晶片中的每一個係位在FPGA/HBM CSPs封裝中，每一標準商業化FPGA IC晶片可具有如上所述之標準共同特徵或規格，類似於使用在DRAM模組中之標準商業化DRAM IC晶片，在邏輯驅動器中的標準商業化FPGA IC晶片的每一個晶片更包括一些增加的I/O接腳或接墊，例如是：(1)一晶片致能接腳或接墊，(2)二個(或多個)輸入選擇接腳或接墊，(3)二個(或多個)輸出選擇接腳或接墊，每一標準商業化FPGA IC晶片可例如包括4個I/O連接埠，每一I/O連接埠可包括64雙向I/O電路，上述增加的I/O接腳或接墊係使用在從上述4個I/O連接埠選擇一I/O連接埠，用於標準商業化邏輯驅動器中的每一標準商業化FPGA IC晶片。用於連接在邏輯驅動器中的二個(或多個)標準商業化FPGA IC晶片，且位在中介載板上的交互連接線結構(例如FISIP及SISIP)之該資料、訊號及/或電源/接地匯流排也可包括對應於複數I/O連接埠的複數組匯流排線路，每一組匯流排線路可包括n條匯流排線或跡線，其中n的數量大於或等於4,8,16,32,64,128,256,512或1024。
本發明另一方面揭露標準商業化邏輯驅動器在一多晶片封裝內，此多晶片封裝包括複數標準商業化FPGA/HBM CSPs封裝及一個(或多個)非揮發性記憶體IC晶片，該標準商業化邏輯驅動器可經由現場編程而用於不同應用所需要的邏輯、計算及/或處理功能，其中每一FPGA/HBM CSPs封裝包括一標準商業化FPGA IC晶片及位在該標準商業化FPGA IC晶片上的一HBM晶片或是由複數HBM晶片堆疊形成的封裝接合或設置在標準商業化FPGA IC晶片上，複數該標準商業化FPGA IC晶片中的每一個FPGA IC晶片都具有如上所述的標準通用特徵或規格，每一標準商業化FPGA IC晶片包括複數邏輯區塊，其中每一邏輯區塊例如可包括(1)1至16個8x8的加法器，(2)1至16個8x8的乘法器，(3)256至2K的邏輯單元，其中每一邏輯單元包括1個寄存器(register)及4個查找表(Look-Up-Tables,LUT)，其中每一LUT包括4至256資料或資訊位元，上述1至16個8x8的加法器及/或1至16個8x8的乘法器可由每個FPGA IC晶片上的固定金屬線或固定線(金屬交互連接線或固定連接線)設計和形成。
本發明的另一方面提供了一種多晶片封裝中的標準商業化邏輯驅動器，該多晶片封裝包括標準商業化多個FPGA/HBM CSPs封裝及一個(或多個)非揮發性記憶體IC晶片，經由編程方式用在需要計算和/或處理功能的不同演算法、架構及/或應用上，其中每一FPGA/HBM CSPs封裝包括一標準商業化FPGA IC晶片及位在該標準商業化FPGA IC晶片上的一HBM晶片或是由複數HBM晶片堆疊形成的封裝接合或設置在標準商業化FPGA IC晶片上，該標準商業化邏輯驅動器可具有標準共同特徵、數量或規格：(1)邏輯區塊，包括(i)數量大於或等於8M、40M、80M、200M或400M的系統閘，(ii)邏輯單元或元件的數量大於或等於256K、512K、1M、2M、4M、16M或32M，(iii)硬核，例如DSP Slice、微控制器核、多工器核、固定線加法器和/或固定線乘法器和/或(iv)記憶體區塊的數量等於或大於4M,40M,200M,400M,800M或2G位元；(2)電源電壓：該電壓可以在0.1V(伏特)至12V之間、0.1V至7V之 間、0.1V至3V之間、0.1V至2V之間、0.1V至1.5V之間或0.1V至1V之間；(3)位在標準商業化邏輯驅動器之多晶片封裝中的I/O接墊的佈局、位置、數量和功能，其中該邏輯驅動器可包括I/O接墊、金屬凸塊或金屬柱連接或耦接至一個(或多個，例如是2,3,4或大於4個以上)USB連接埠、一或複數IEEE複數單層封裝揮發性記憶體驅動器4連接埠、一或複數乙太連接埠、一或複數音源連接埠或串連埠，例如RS-32或COM連接埠、無線收發I/O連接埠、及/或藍芽訊號收發連接埠等，該邏輯驅動器也可包括I/O接墊、金屬凸塊或金屬柱連接或耦接至記憶體驅動器用途的串行高級技術附件(Serial Advanced Technology Attachment,SATA)連接端或外部連結(Peripheral Components Interconnect express,PCIe)連接端，因此該邏輯驅動器為標準商業化產品，此類產品在庫存管理變得容易，高效和有效，因此，可縮短了FPGA晶片的交付時間，並變得非常具有成本效益。
另一方面本發明揭露商業化標準邏輯驅動器在一多晶片封裝，其包括一專用控制晶片，此專用控制晶片係被設計用來實現及製造各種半導體技術，包括舊的或成熟的技術，例如不先進於、等於或大於40nm、50nm、90nm、130nm、250nm、350nm或500nm的技術。或者，此專用控制晶片可使用先前半導體技術，例如先進於或等於、以下或等於40nm、20nm或10nm。此專用控制晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯驅動器內標準商業化FPGA IC晶片封裝上。使用在專用控制晶片的電晶體可以是FINFET、全空乏絕緣上覆矽(Fully depleted silicon-on-insulator，FDSOI)的MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET。使用在專用控制晶片的電晶體可以是從使用在同一邏輯運算器中的標準商業化FPGA IC晶片封裝不同的，例如專用控制晶片係使用常規MOSFET，但在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET電晶體；或是專用控制晶片係使用FDSOI MOSFET，但在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET。專用控制晶片提供以下控制功能：(1)從外部(邏輯驅動器之外)下載編程碼至邏輯驅動器中的非揮發性IC晶片中；(2)從邏輯驅動器中的非揮發性IC晶片下載編程碼至標準商業化FPGA IC晶片上的可編程交互連接線的5T或6T SRAM單元，或者是，從在邏輯驅動器中的非揮發性IC晶片而來的編程碼可在進行標準商業化FPGA IC晶片上的可編程交互連接線的5T或6T SRAM單元前，可先經過專用控制晶片內的緩衝器或驅動器之前，該專用控制晶片內的緩衝器或驅動器可鎖存來自於非揮發性晶片及增加資料的位元寬之資料。例如從非揮發性晶片來的資料位元寬(在一SATA標準下)為1位元，該緩衝器可鎖存該1位元的資料在緩衝器中的每一SRAM單元中，並且並聯輸出儲存或鎖存在複數SRAM單元中的資料並且同時增加該資料的位元寬；例如等於或大於4,8,16,32或64資料位元寬度，另舉一例子，從非揮發性晶片來的資料位元寬(在一PCIe標準下)為32位元，緩衝器可增加資料位元寬度等於或大於64,128或256資料位元寬度，位在專用控制晶片中的緩衝器可放大來自於非揮發性晶片之資料訊號；(3)輸入的輸出的訊號用於一使用者的應用移程序；(4)電源管理；(5)從在邏輯驅動器中的非揮發性IC晶片下載資料至標準商業化FPGA IC晶片上LUTs的5T或6T SRAM單元中。或者，從在邏輯驅動器中的非揮發性IC晶片而來的資料在取得進入5T或6T SRAM單元之前可先通過專用控制晶片中的一緩衝器或驅動器或先通過標準商業化FPGA晶片上的LUTs。專用控制晶片的緩衝器可將來自於非揮發性IC晶片的資料鎖存以及增加資料的頻寬。例如，來自於非揮發性IC晶片的資料頻寬(在標準SATA)為1位元，該緩衝器可 鎖存此1位元資料在緩衝器中每一複數SRAM單元內，並將儲存或鎖存在複數且並聯SRAM單元內的資料輸出並同時增加資料的位元寬度，例如等於或大於4位元頻寬、8位元頻寬、16位元頻寬、32位元頻寬或64位元頻寬，另一例子，來自於非揮發性IC晶片的資料位元頻寬為32位元(在標準PCIs類型下)，緩衝器可增加資料位元頻寬至大於或等於64位元頻寬、128位元頻寬或256位元頻寬，在專用控制晶片的驅動器可將來自於非揮發性IC晶片所傳送之資料訊號放大。
本發明另一方面提供在一多晶片封裝的標準商業化邏輯驅動器更包括一該專用I/O晶片，該專用I/O晶片使用各種半導體技術節點或世代，包括使用較舊或成熟的技術節點或世代，例如低於或等於(或大於或等於)20nm的半導體技術節點或世代，來設計、實現和製造該晶片，或是半導體技術節點或世代等於40nm,50nm,90nm,130nm,250nm,350nm或500nm之技術，使在專用I/O晶片半導體技術節點或世代為大於較舊或成熟的技術節點1,2,3,4,5個世代或大於5個世代；比封裝在同一邏輯驅動器中的標準商業化FPGA IC晶片更成熟或更先進，用專用I/O晶片中使用的電晶體可以是鰭式場效電晶體(FIN Field-Effect-Transistor(FINFET))、矽晶片在絕緣體上(Silicon-On-Insulator(FINFET SOI))、薄膜全耗盡之矽晶片在絕緣體上((FDSOI)MOSFET)、薄膜部分耗盡之矽晶片在絕緣體上(Partially Depleted Silicon-On-Insulator(PDSOI))金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor(MOSFET))或常規MOSFET。使用在該專用I/O晶片的電晶體可不同於封裝在同一個邏輯驅動器中之標準商業化FPGA IC晶片的電晶體，例如該專用I/O晶片的電晶體可以係常規的MOSFET，而封裝在同一邏輯驅動器中的標準商業化FPGA IC晶片可使用FINFET，或是該專用I/O晶片及/或專用控制及I/O晶片的電晶體可以係FDSOI MOSFET，而封裝在同一邏輯驅動器中的標準商業化FPGA IC晶片可使用FINFET，使用在專用I/O晶片的電源供應電壓可大於或等於1.5V,2.0V,2.5V,3V,3.5V,4V或5V，而封裝在同一邏輯驅動器中的標準商業化FPGA IC晶片的電源供應電壓可小於或等於2.5V,2V,1.8V,1.5V或1V，使用在專用I/O晶片及/或專用控制及I/O晶片的電源供應電壓可不同於封裝在同一邏輯驅動器中的標準商業化FPGA IC晶片之電源供應電壓，例如，使用在專用I/O晶片及/或專用控制及I/O晶片的電源供應電壓為4V(伏特)時，而封裝在同一邏輯驅動器中的標準商業化FPGA IC晶片的電源供應電壓為1.5V，使用在專用I/O晶片及/或專用控制及I/O晶片的電源供應電壓為2.5V(伏特)時，而封裝在同一邏輯驅動器中的標準商業化FPGA IC晶片的電源供應電壓為0.75V，該專用I/O晶片的FETs之該閘極氧化物(物性)厚度可大於或等於5nm,6nm,7.5nm,10nm,12.5nm或15nm，而同一邏輯驅動器中的標準商業化FPGA IC晶片之FETs之該閘極氧化物(物性)可薄於4.5nm,4nm,3nm或2nm，在專用I/O晶片的FETs之閘極氧化物(物性)厚度可不同於同一邏輯驅動器中的標準商業化FPGA IC晶片的FETs之閘極厚度，例如該專用I/O晶片所使用的FETs之閘極氧化物(物性)厚度為10nm，而同一邏輯驅動器中的標準商業化FPGA IC晶片之FETs之該閘極氧化物(物性)為3nm；而例如該專用I/O晶片所使用的FETs之閘極氧化物(物性)厚度為7.5nm，而同一邏輯驅動器中的標準商業化FPGA IC晶片之FETs之該閘極氧化物(物性)為2nm，該專用I/O晶片的輸入及輸出及用於邏輯驅動器的ESD保護器，該專用I/O晶片可提供(i)大型驅動器或接收器、或與邏輯驅動器的外部電路進行通訊的I/O電路，及(ii)小型驅動器或接收器，或用於邏輯驅動器中複數晶片通訊之I/O電路，該大型驅動器或接收器，或與邏輯驅 動器的外部電路進行通訊的I/O電路的驅動能力、加載、輸出電容(能力)或電容係大於在邏輯驅動器中用於晶片中的通信之小型驅動器或接收器的電容，該大型I/O驅動器或接收器，或是用於與外部電路(邏輯驅動器之外)通訊之的驅動能力、加載、輸出電容(能力)或電容可介於2pF至100pF之間、介於2pF至50pF之間、介於2pF至30pF之間、介於2pF至20pF之間、介於2pF至15pF之間、介於2pF至10pF之間或介於2pF至5pF之間，或大於2pF,3pF,5pF,10pF,15pF或20pF，小型驅動器或接收器的用於邏輯驅動器中晶片間的通訊，其驅動能力、加載、輸出電容(能力)或電容可介於0.1pF至10pF之間、0.1pF至5pF之間、0.1pF至2pF之間或0.1pF至1pF之間，或小於10pF,5pF,3pF,2pF或1pF。在該專用I/O晶片之該ESD保護器的尺寸大於在同一邏輯驅動器中的標準商業化FPGA IC晶片之ESD保護器的尺寸，在該大型I/O電路中的ESD保護器尺寸可介於0.5pF至20pF之間、介於0.5pF至15pF之間、介於0.5pF至10pF之間、介於0.5pF至5pF之間、介於0.5pF至2pF之間；或大於0.5pF,1pF,2pF,5pF或10pF，例如，使用在大型I/O驅動器或接收器、或與邏輯驅動器的外部進行通訊的I/O電路之雙向(或三向)I/O接墊或電路可包括一ESD電路、一接收器及一驅動器，其輸入電容及輸出電容可介於2pF至100pF之間、介於2pF至50pF之間、介於2pF至30pF之間、介於2pF至20pF之間、介於2pF至15pF之間、介於2pF至10pF之間或介於2pF至5pF之間；或大於2pF,3pF,5pF,10pF,15pF或20pF，例如，使用在小型I/O驅動器或接收器、或與邏輯驅動器內晶片間的通訊之I/O電路之雙向(或三向)I/O接墊或電路其輸入電容及輸出電容可介於0.05pF至2pF之間或介於0.1pF至1pF之間；或小於2pF或1pF。
在標準商用化邏輯運算器中多晶片封裝的專用I/O晶片(或複數晶片)可包括一緩衝器及(或)驅動器電路作為(1)下載來自於邏輯運算器中的非揮發性IC晶片的編程軟體原始碼至在標準商業化FPGA晶片上的可編互連接線之5T或6T SRAM單元。來自邏輯運算器中的非揮發性IC晶片的可編程軟體原始碼或資料在取得進入標準商業化FPGA晶片上的可編程互連接線的5T或6T SRAM單元之前可先通過專用I/O晶片中的一緩衝器或驅動器。專用I/O晶片的緩衝器可將來自非揮發性晶片的資料鎖存以及增加資料的頻寬。例如，來自非揮發性晶片的資料頻寬(在標準SATA)為1位元，該緩衝器可鎖存此1位元資料在緩衝器中每一複數SRAM單元內，並將儲存或鎖存在複數且並聯SRAM單元內的資料輸出並同時增加資料的位元寬度，例如等於或大於4位元頻寬、8位元頻寬、16位元頻寬、32位元頻寬或64位元頻寬，另一例子，來自非揮發性晶片的資料位元頻寬為32位元(在標準PCIs類型下)，緩衝器可增加資料位元頻寬至大於或等於64位元頻寬、128位元頻寬或256位元頻寬。在專用I/O晶片中的該驅動器可放大來自於非揮發性晶片的資料訊號；(2)從在邏輯驅動器之非揮發性IC晶片下載資料至標準商業化FPGA IC晶片的LUTs之5T或6T SRAM單元中，來自於非揮發性晶片的資料在進入標準商用FPGA晶片上LUT的5T或6T SRAM單元之前，驅動器可能會經過專用I/O晶片中的緩衝器或驅動器，該專用I/O晶片中的緩衝器可將來自於非揮發性晶片的資料鎖存並且增加該資料的位元寬度，例如，來自非揮發性晶片的資料頻寬(在標準SATA)為1位元，該緩衝器可鎖存此1位元資料在緩衝器中每一複數SRAM單元內，並將儲存或鎖存在複數且並聯SRAM單元內的資料輸出並同時增加資料的位元寬度，例如等於或大於4位元頻寬、8位元頻寬、16位元頻寬、32位元頻寬或64位元頻寬，另一例子，來自非揮發性晶片的資料位元頻寬為32位元(在標準PCIs類型下)，緩衝器可增加資料位元頻寬至大於或等於64位元頻寬、128位元頻寬或256位元頻寬，在專用I/O晶片 的驅動器可將來自非揮發性晶片所傳送之資料訊號放大。
在標準商業化驅動器中的多晶片封裝之專用I/O晶片可包括I/O電路或接墊(或微銅金屬柱或凸塊)，用於連接或耦接至一個(或多個)(2、3、4或大於4)的USB連接埠、一或複數IEEE複數單層封裝揮發性記憶體驅動器4連接埠、一或複數乙太連接埠、一或複數音源連接埠或串連埠，例如RS-32或COM連接埠、無線收發I/O連接埠、及/或藍芽訊號收發連接埠等。該專用I/O晶片也可包括通訊、連接或耦接至記憶體碟的I/O電路或接墊(或微銅金屬柱或凸塊)，連接至SATA連接埠、或PCIs連接埠。
本發明另一方面提供在多晶片封裝中的標準商業化邏輯驅動器，該標準商業化邏輯驅動器包括複數標準商業化FPGA/HBM CSPs封裝及一個(或多個)非揮發性IC晶片，用於需要通過現場編程進行邏輯、計算和/或處理功能的不同應用，其中該一個(或多個)非揮發性記憶體IC晶片，其包括裸晶片格式或多晶片格式之NAND快閃晶片，每一NAND可具有一標準記憶體密度、內量或尺寸大於或等於64Mb、512Mb、1Gb、4Gb、16Gb、64Gb、128Gb、256Gb或512Gb，其中”b”為位元，NAND快閃晶片可使用先進NAND快閃技術或下一世代製程技術或設計及製造，例如，技術先進於或等於45nm、28nm、20nm、16nm及(或)10nm，其中先進的NAND快閃技術可包括在平面快閃記憶體(2D-NAND)結構或立體快閃記憶體(3D NAND)結構中使用單一單層式儲存(Single Level Cells(SLC))技術或多層式儲存(multiple level cells(MLC))技術(例如，雙層儲存(Double Level Cells DLC)或三層儲存(triple Level cells TLC))。3D NAND結構可包括複數NAND記憶單元的堆疊層(或級)，例如大於或等於4、8、16、32、72個NAND記憶單元的堆疊層。
本發明另一方面提供在多晶片封裝中的標準商業化邏輯驅動器，該標準商業化邏輯驅動器包括複數標準商業化FPGA/HBM CSPs封裝及一個(或多個)非揮發性IC晶片，用於需要通過現場編程進行邏輯、計算和/或處理功能的不同應用，其中該一個(或多個)非揮發性記憶體IC晶片，其包括裸晶片格式或多晶片格式之NAND快閃晶片，該標準商業化邏輯驅動器可具有大於或等於8MB、64MB、128MB、512MB、1GB、4GB、16GB、64GB、256GB或512GB的標準非揮發性記憶體密度、容量或大小，其中“B”是字節，每個字節有8位元。
本發明另一方面揭露在多晶片封裝內的商業化標準邏輯驅動器，商業化標準邏輯驅動器包括複數標準商業化FPGA/HBM CSPs封裝、專用控制及I/O晶片及一個(或多個)非揮發性記憶體IC晶片，經由現場編程用在使用各種不同應用需要的邏輯、計算及(或)處理功能，邏輯驅動器內的複數晶片之間的通訊及邏輯驅動器內的每一晶片與邏輯驅動器之外的外部電路或外界電路之間的通訊如以下所示：(1)專用控制及I/O晶片直接與邏輯驅動器內的其它晶片或複數晶片通訊，也可與邏輯驅動器之外的外部電路或外界電路通訊，此專用控制及I/O晶片包括複數I/O電路的二種類型，一種類型具有大的驅動能力、大的負載、大的輸出電容或大的輸入電容作為與邏輯驅動器之外的外部電路或外界電路直接通訊，而另一類型具有小的驅動能力、小的負載、小的輸出電容或小的輸入電容可直接與邏輯驅動器內的其它晶片或複數晶片通訊；(2)每一FPGA IC晶片(在FPGA/HBM CSPs封裝中)可單一直接與邏輯驅動器內的其它晶片或複數晶片通訊，但是不與邏輯驅動器之外的外部電路或外界電路通訊，其中複數FPGA IC晶片 內的I/O電路可間接經由(或通過)專用控制及I/O晶片中的I/O電路與邏輯驅動器之外的外部電路或外界電路通訊，其中專用控制及I/O晶片中的I/O電路的驅動能力、負載、輸出電容或輸入電容明顯大於其中之一FPGA IC晶片中的I/O電路，其中之一FPGA IC晶片的I/O電路連接或耦接至專用I/O晶片的大型I/O電路(例如輸入或輸出的電容大於2pF)，用於與邏輯驅動器之外界電路通訊；(3)該專用控制晶片只與邏輯驅動器的其它晶片(或複數晶片)通訊，但不直接與外界電路通訊或不與外界電路通訊；其中專用控制晶片中的其中之一I/O電路不直接經由專用I/O晶片的一I/O電路與外界通訊；其中專用I/O晶片的I/O電路的驅動能力、負載、輸出電容或輸入電容明顯的大於專用控制晶片的I/O電路，其中專用控制晶片包括用於這二種通信小型及大型二個I/O電路；(4)每一非揮發性記憶體IC晶片與邏輯驅動器的其他一個(或多個)晶片直接通訊，但不與(邏輯驅動器的之外部)或外部直接通信，其中一個(或多個)非揮發性記憶體IC晶片的I/O電路可以通過專用I/O晶片的I/O電路與外部或外部(邏輯驅動器)進行間接通信；其中，專用I/O晶片的I/O電路的驅動能力、負載、輸出電容或輸入電容明顯大於一個(或多個)非揮發性記憶體IC晶片的I/O電路的驅動能力，另外，其中一個(或多個)非揮發性記憶體IC晶片可以與邏輯驅動器的另一個(或多個)晶片直接通信，並且還可以與邏輯驅動器的外部或外部直接通信，其中一個(或多個)非揮發性記憶體IC晶片分別包括用於這兩種通信的小型和大型I/O電路，另外，其中專用控制晶片可直接與邏輯驅動器的其它晶片通訊，也可直接與外界電路直接通訊。上文中”物件X直接與物件Y通訊”亦即為物件X(例如是邏輯驅動器中的第一晶片)直接與物件Y通訊或耦接不需要經由或通過邏輯驅動器中的任一晶片。上文中”物件X不直接與物件Y通訊”亦即為物件X(例如邏輯驅動器中的第一晶片)可不經由或通過邏輯驅動器中的任一晶片中複數晶片與物件Y間接地通訊或耦接，而”物件X不與物件Y不通訊”亦即為物件X(例如是邏輯驅動器中的第一晶片)不直接或間接與物件Y通訊或耦接。物件X不與物件Y通訊，亦即為物件X(例如邏輯驅動器中的第一晶片)不直接與物件Y通訊或耦接，物件X也不間接與物件Y通訊或耦接。
本發明另一方面揭露在多晶片封裝內的商業化標準邏輯驅動器，商業化標準邏輯驅動器包括專用控制及I/O晶片，該專用控制及I/O晶片提供如上述說明中之專用控制晶片及專用I/O晶片的功能在一晶片中。
本發明另一範例揭露一開發套件或工具，作為一使用者或開發者使用(經由)商業化標準邏輯驅動器實現一創新技術或應用技術，具有創新技術、新應用概念或想法的使用者或開發者可購買商業化標準邏輯驅動器及使用相對應開發套件或工具進行開發，或軟體原始碼或程式撰寫而加載至商業化標準邏輯驅動器中的複數非揮發性記憶體晶片中，以作為實現他(或她)的創新技術或應用概念想法。
本發明另一方面揭露在一多晶片封裝中的邏輯驅動器類型，邏輯驅動器類型更包括一創新的ASIC晶片或COT晶片(以下簡稱IAC)，作為知識產權(Intellectual Property(IP))電路、特殊應用(Application Specific(AS))電路、類比電路、混合訊號(mixed-mode signal)電路、射頻(RF)電路及(或)收發器、接收器、收發電路等。IAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於或大於20nm、30nm、40nm、50nm、90nm、130nm、250nm、350nm或500nm的技術。或者，IAC晶片可以使用先進的半導體的技術 節點或世代技術製造，例如比40nm、20nm或10nm更先進的技術節點的製造，此IAC晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯驅動器內標準商業化FPGA IC晶片封裝上。此IAC晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯驅動器內標準商業化FPGA IC晶片封裝上。使用在IAC晶片的電晶體可以是FINFET、FDSOI MOSFET、PDSOI MOSFET或常規的MOSFET。使用在IAC晶片的電晶體可以是從使用在同一邏輯運算器中的標準商業化FPGA IC晶片封裝不同的，例如IAC晶片係使用常規MOSFET，但在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET電晶體；或是IAC晶片係使用FDSOI MOSFET，但在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET。IAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於或大於30nm、40nm、50nm、90nm、130nm、250nm、350nm或500nm的技術，而且NRE成本係比現有或常規的ASIC或COT晶片使用先進IC製程或下一製程世代設計及製造上便宜，例如比30nm、20nm或10nm的技術更先進的技術便宜。使用先進IC製程或下一製程世代設計一現有或常規的ASIC晶片或COT晶片，例如，比30nm、20nm或10nm的技術設計，需超過美金伍佰萬元、美金一千萬元、美金二千萬元或甚至超過美金5千萬元或美金1億元。如ASIC晶片或COT IC晶片的16奈米技術或製程世代所需的光罩的成本就超過美金2百萬元、美金5百萬元或美金1千萬元，若使用邏輯驅動器(包括IAC晶片)設計實現相同或相似的創新或應用，及使用較舊的或較不先進的技術或製程世代可將此NRE成本費用降低小於美金1仟萬元、美金7百萬元、美金5百萬元、美金3百萬元或美金1百萬元。對於相同或類似的創新技術或應用，與現有常規邏輯運算ASIC IC晶片及COT IC晶片的開發比較，開發使用相同或相似的創意及/或應用之IAC晶片的NRE成本可被降低大於2倍、5倍、10倍、20倍或30倍。通過以下方式，創新者可以通過以下方式能節省成本、更輕鬆地實施創新：(i)使用較舊且更成熟的技術節點(例如40nm或大於或等於20nm的成熟節點)來設計IAC晶片；(ii)使用封裝在同一邏輯驅動器中的標準商業化FPGA IC晶片，其中，標準商業化FPGA IC晶片是使用先進技術節點所製造的，例如係7nm技術節點、或高於20nm技術或高於7nm技術製造。
本發明另外揭露一種將現有邏輯ASIC晶片或COT晶片硬體產業模式經由邏輯驅動器改變成一軟體產業模式。在同一創新及應用上，邏輯驅動器從效能、功耗、工程及製造成本應可比現有的常規ASIC晶片或常規COT IC晶片好或相同，現有的ASIC晶片或COT IC晶片的設計公司或供應商可變成主要的軟體開發商或供應商，而僅使用舊的或較不先進的半導體技術或製程世代設計如上述之IAC晶片，關於此方面的揭露，可能是(1)設計及擁有IAC晶片；(2)從第三方採購裸晶類型或封裝類型的複數商業化標準FPGA晶片及標準商業化非揮發性記憶體晶片；(3)設計及製造(可以外包此製造工作給製造提供者的一第三方)內含有自有擁有的IAC晶片的邏輯驅動器；(3)為了創新技術或新應用需求安裝內部開發軟體至邏輯驅動器內的及標準商業化非揮發性記憶體晶片內；及(或)(4)賣己安裝程式的邏輯驅動器給他們的客戶，在此情況下，他們仍可販賣硬體，此硬體不用使用先進半導體技術的設計及製造之傳統昂貴的ASIC IC晶片或COT IC晶片，例如比30nm、20nm或10nm的技術更先進的技術。他們可針對所期望的應用撰寫軟體原始碼進行邏輯驅動器中的複數商業化標準FPGA晶片編程，期望的應用例如是人工智能(Artificial Intelligence,AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯 網(Internet Of Things,IOT)、工業計算、虛擬實境(VR)、擴增實境(AR)、自動駕駛或無人駕駛車、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能。
本發明另一範例揭露在多晶片封裝中的邏輯驅動器型式可包括標準商業化FPGA/HBM CSPs封裝及一個(或多個)非揮發性IC晶片，以及更包括一運算IC晶片與(或)計算IC晶片，例如使用先進半導體技術或先進世代技術設計及製造的一個(或多個)中央處理器(CPU)晶片、一個(或多個)圖形處理器(GPU)晶片、一個(或多個)數位訊號處理(DSP)晶片、一個(或多個)張量處理器(Tensor Processing Unit(TPU))晶片及(或)一個(或多個)特殊應用處理器晶片(APU)，例如比50奈米(nm)、20nm、20nm或10nm更先進或相等，或尺寸更小或相同的半導體先進製程，或是比使用在相同邏輯驅動器中的FPGA IC晶片更先進的半導體先進製程。或者，該邏輯驅動器可包括以下數種運算及/或計算IC晶片的組合：(1)例如2、3、4或大於4個GPU晶片；(2)一或複數CPU晶片及(或)一或複數GPU晶片；(3)一或複數CPU晶片及(或)一或複數DSP晶片；(4)一或複數CPU晶片及(或)一或複數TPU晶片；或(5)一或複數CPU晶片、及(或)一或複數GPU晶片(或)一或複數TPU晶片，在上述所有的替代方案中，邏輯驅動器可包括一或處理IC晶片及計算IC晶片，及用於高速並聯運算及(或)計算功能的一或多個高速、寬頻寬及高頻寬快取SRAM晶片或DRAM IC晶片(HBM晶片)。例如邏輯驅動器可包括複數GPU晶片，例如2、3、4或大於4個GPU晶片，及高速、寬頻寬及高頻寬(high bandwidth)緩存SRAM晶片或DRAM IC晶片(HBM晶片)，其中之一GPU晶片與其中之一高速、寬頻寬及高頻寬的SRAM晶片或DRAM IC晶片(HBM晶片)之間的通訊的位元寬度可等或大於64、128、256、512、1024、2048、4096、8K或16K，另一例子，邏輯驅動器可包括複數TPU晶片，例如是2、3、4或大於4個TPU晶片，及多個高頻寬緩存SRAM晶片或DRAM IC晶片，其中之一TPU晶片與其中之一SRAM或DRAM IC晶片之間的通訊的位元寬度可等或大於64、128、256、512、1024、2048、4096、8K或16K。
在邏輯運算晶片、運算晶片及(或)計算晶片(例如FPGA、CPU、GPU、DSP、APU、TPU及(或)AS IC晶片)與高速高頻寬的SRAM、DRAM或NVM RAM(例如是MARM、RRAM)晶片之間的通訊、連接或耦接係透過(經由)以下所述之中介載板的FISIP及/或SISIP，其連接及通訊方式與在相同晶片中的內部電路相似或類式，另外，在一邏輯晶片、運算晶片及/或計算晶片(例如FPGA、CPU、GPU、DSP、APU、TPU及(或)AS IC晶片)及高速、高頻寬及高資料位元寬的SRAM、DRAM或NVM RAM晶片中的通訊、連接或耦接係透過(經由)以下所述之中介載板的FISIP及/或SISIP，並可使用位在邏輯、處理及/或計算晶片與SRAM、DRAM或NVM RAM晶片二者中之小型I/O驅動器及小型接收器連接或耦接，其中此小型I/O驅動器、小型接收器或I/O電路的驅動能力、負載、輸出電容或輸入電容可介於0.01pF與10pF之間、0.05pF與5pF之間、0.01pF與2pF、0.01pF與1pF之間或小於10pF、5pF、3pF、2pF、1pF、0.5pF或於0.1pF，例如，一雙向I/O(或三向)接墊、I/O電路可使用在小型I/O驅動器、接收器或I/O電路與邏輯驅動器中的高速、高頻寬及高資料位元寬邏輸運算晶片及記憶體晶片之間的通訊，及可包括一ESD電路、一接收器及一驅動器，且具有輸入電容或輸出電容可介於0.01pF與10pF之 間、0.05pF與5pF之間、0.01pF與2pF、0.01pF與1pF之間或小於10pF、5pF、3pF、2pF、1pF、0.5pF或於0.1pF。
運算IC晶片或計算IC晶片或在邏輯驅動器中的晶片提供使用在(可現場編程)功能、處理器及操作的一固定金屬交互線路(非現場編程)，此標準商業化FPGA IC晶片提供(1)使用(可現場編程)邏輯功能、處理器及操作的可編程金屬交互線路(可現場編程)及(2)用於(非現場編程)邏輯功能、處理器及操作的固定金屬交互線路。一旦FPGA IC晶片中的可現場編程金屬交互線路被編程，被編程的金屬交互線路與在FPGA晶片中的固定金屬交互線路一起提供針對一些應用的一些特定功能。一些操作的FPGA晶片可被操作與運算IC晶片與計算IC晶片或在同一邏輯驅動器中的晶片一起提供彈性的、可編程的及強大功能及應用程式中的操作，例如提供人工智能(Artificial Intelligence,AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、工業計算、虛擬實境(VR)、擴增實境(AR)、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能。
本發明另一方面提供在FPGA/HBM CSPs封裝中的標準商業化FPGA IC晶片，該FPGA/HBM CSPs封裝使用在多晶片封裝的邏輯驅動器中，該標準商業化FPGA IC晶片係使用先進的半導體技術節點或技術(例如，比20nm或10nm或更先進的技術)設計、實施和製造的。標準商業化FPGA IC晶片包括位在矽基板中之複數矽穿孔金屬栓塞(Through Silicon Vias(TSV)，具有複數TSV的該標準商業化FPGA IC晶片可經由以下步驟製造：
(1)提供一半導體基板(例如一矽基板)或一絕緣層上覆矽(Silicon-on-Insulator；SOI)基板，其中晶圓的形式及尺寸例如是8吋、12吋或18吋，複數TSV形成在該矽基板中，然後複數電晶體經由先進半導體技術或新世代技術晶圓製程技術形成在矽基板中或表面上，其中電晶體可使用先進的半導體技術世代之製程所製造形成，其電晶體可能是FINFET、FDSOI MOSFET、PDSOI MOSFET或常規的MOSFET，形成電晶體的製程可使用於MOSFET電晶體(例如用於邏輯閘、多工器、控制電路等)及使用於在FGCMOS NVM單元中的MOSFET電晶體。
TSVs可經由以下步驟形成金屬栓塞在矽基板內：(a)沉積一光罩絕緣層在晶圓上，例如，一熱生成氧化矽層(SiO2)及(或)一CVD氮化矽層(SiN4)；(b)沉積光阻層，圖案化及接著從光阻層的孔洞或開口中蝕刻光罩絕緣層；(c)利用光罩絕緣層作為一蝕刻光罩蝕刻矽晶圓，而在光罩絕緣層的孔洞或開口位置下矽晶圓形成複數孔洞，孔洞在矽基板中的深度係介於10μm至100μm之間或20μm至60μm之間，孔洞的直徑及尺寸係介於2μm至60μm之間、介於5μm至20μm之間，在此需注意此孔洞並沒有完全的穿過矽基板；它變成TSV是當矽基板的背面之一部分在之後的製程中被移除以曝露出TSV的底部表面；(d)去除剩餘的光罩絕緣層，然後形成一絕緣襯層在孔洞的側壁，此絕緣襯層例如可是一熱生成氧化矽層及(或)一CVD氮化矽層；(e)經由金屬填流填入孔洞內形成金屬栓塞。鑲嵌銅製程，如上述所述，被用來形成金屬栓塞在孔洞內，在鑲嵌銅製程形成金屬栓塞的步驟為沉積一金屬黏著層，接著沉積一銅種子層，接著電鍍一銅層，此電鍍銅層製程係在整晶圓上電鍍直到孔洞完整被填滿，而經由CMP之 步驟去除孔洞外的不需要的電鍍銅、種子層及黏著層，在鑲嵌製程中形成金屬栓塞的製程及材質與上述中說明及規範相同。
(2)經由晶圓製程在基板(或晶片)表面上或含有電晶體的層面上形成一第一交互連接線結構(First Interconnection Scheme in,on or of the Chip(FISC))，此FISC包括複數交互連接線金屬層，在複數交互連接線金屬層之間具有一金屬間介電層，此FISC結構可經由執行一單一鑲嵌銅製程及(或)一雙鑲嵌銅製程而形成及使用CMP製程，此FISC可包括4至15層或6至12層的交互連接線金屬層。
在FISC中的金屬線或跡線耦接或連接至位於下方的電晶體，FISC中經由單一鑲嵌製程或經由雙鑲嵌製程所形成的金屬線或跡線的厚度例如介於3nm至500nm之間或介於10nm至1000nm之間，或其厚度小於或等於5nm,10nm,30nm,50nm,100nm,200nm,300nm,500nm或1,000nm，該FISC的金屬線或跡線的寬度例如介於3nm至500nm之間或介於10nm至1000nm之間，或其寬度小於或等於5nm,10nm,30nm,50nm,100nm,200nm,300nm,500nm或1,000nm，而金屬間介電層的厚度例如介於3nm至500nm之間或介於10nm至1000nm之間，或是厚度小於或等於5nm,10nm,30nm,50nm,100nm,200nm,300nm,500nm或1,000nm，該FISC的金屬線或跡線可用作為可編程交互連接線。
(3)沉積一保護層(passivation layer)在整個晶圓上及在FISC結構上，此保護層係用於保護電晶體及FISC結構免於受到來自於外部環境中的水氣或污染，例如是鈉游離粒子。保護層包括一游離粒子捕捉層例如是SiN層、SiON層及(或)SiCN層，此游離粒子捕捉層的厚度係大於或等於100nm、150nm、200nm、300nm、450nm或500nm，形成開口在保護層內，曝露出FISC最頂層的上表面。
(4)形成一第二交互連接線結構(Second Interconnection Scheme in,on or of the Chip(SISC))在FISC結構上，此SISC包括複數交互連接線金屬層，及複數交互連接線金屬層每一層之間的一金屬間介電層，一聚合物材質可作為金屬間介電層之材質，此聚合物材質包括聚酰亞胺、苯並環丁烯(BenzoCycloButene(BCB))、聚對二甲苯、環氧樹脂基底材質或其化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，作為SISC之金屬間介電層之材質包括有機材質，例如是一聚合物、或是含有碳的材質或化合物，SISC可包括例如是2至6層的複數交互連接線金屬層或3至5層的複數交互連接線金屬層，SISC中複數交互連接線金屬層的金屬線或連接線具有黏著層(例如是Ti層或TiN層)及只位在金屬線或連接線底部的銅種子層，但沒有在金屬線或連接線的側壁，此FISC中複數交互連接線金屬層金屬線或連接線具有黏著層(例如是Ti層或TiN層)及位在金屬線或連接線底部及側壁的銅種子層。
在SISC中的金屬線或跡線耦接或連接至FISC的交互連接金屬線或經由位在保護層之開口內的金屬栓塞連接至在晶片中電晶體，SISC的金屬線或跡線的厚度例如介於0.3μm至20μm之間、介於0.5μm至10μm之間、介於1μm至5μm之間、介於1μm至10μm之間或介於2μm至10μm之間，或是厚度大於或等於0.3μm,0.5μm,0.7μm,1μm,1.5μm,2μm或3μm；SISC的金屬線或跡線的寬度例如介於0.3μm至20μm之間、介於0.5μm至10μm之間、介 於1μm至5μm之間、介於1μm至10μm之間或介於2μm至10μm之間；或是寬度大於或等於0.3μm,0.5μm,0.7μm,1μm,1.5μm,2μm或3μm；該金屬間介電層的厚度例如介於0.3μm至20μm之間、介於0.5μm至10μm之間、介於1μm至5μm之間或介於1μm至10μm之間；或是厚度大於或等於0.3μm,0.5μm,0.7μm,1μm,1.5μm,2μm或3μm，該SISC的金屬線或跡線可用作為可編程交互連接線。
(5)形成用於覆晶封裝之微型銅接墊，經由曝露SISC最頂層絕緣介電層的開口內之最頂層交互連接線金屬層的上表面，或者，微型銅接墊、金屬柱或凸塊可具有銲料層(solder)。
該微型金屬凸塊或金屬柱的高度例如係介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或是高度大於或等於30μm,20μm,15μm,5μm或3μm，此微型金屬凸塊或金屬柱剖面之最大橫向尺寸(例如是圓形中的直徑或是方形或長方形中的對角線)係介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或是其最大橫向尺寸小於或等於60μm,50μm,40μm,30μm,20μm,15μm或10μm，二相鄰微型金屬凸塊或金屬柱之間的空間之距離例如是介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或是距離小於或等於60μm,50μm,40μm,30μm,20μm,15μm或10μm。
本發明另一方面提供一HBM堆疊晶片級封裝(HBM SCSP)，該HBM SCSP包括ASIC或邏輯IC晶片及複數HBM IC晶片(例如是DRAM IC晶片)堆疊封裝在ASIC或邏輯IC晶片上，該ASIC或邏輯IC晶片及複數DRAM IC晶片，在矽基板中的一TSV係用於與其它晶片(或複數晶片堆疊封裝在HBM SCSP中)之間的電子通訊，一個HBM SCSP可包括2,4,8,16,24,32個HBM DRAM IC晶片或是數量大於2,4,8,16,24,32個HBM DRAM IC晶片，每一HBM DRAM IC晶片的記憶體密度為512Mb,1Gb,4Gb,8Gb,16Gb,32Gb,64Gb，或是大於或等於256Mb,1Gb,8Gb,16Gb，其中”b”是位元，該HBM DRAM IC晶片的資料元寬度大於或等於64,128,256,512,1024,2048,4096,8K或16K，該HBM DRAM IC晶片可設計成具有小型I/O驅動器或收接器，或是具有小型驅動能力之I/O電路，其中驅動能力、負載、輸出電容或輸入電容係介於0.05皮法(pF)至2pF之間或介於0.05pF至1pF之間，或小於2pf或1pF。該ASIC或邏輯IC晶片係用於緩衝器、DRAM記憶體控制或界面電路，且可位在HBM SCSP封裝的底部，該HBM SCSP封裝具有銲料凸塊或銅金屬柱位在其底部上，該HBM SCSP及HBM DRAM IC晶片按照標準通用規範進行設計，並且在物理和功能上均具有特徵。
本發明另一方面提供形成標準商業化FPGA/HBM CSPs封裝的方法以使用在邏輯驅動器中，其中每一FPGA/HBM CSPs封裝包括一標準商業化FPGA IC晶片及一個HBM晶片設置在該標準商業化FPGA IC晶片上，或是具有複數HBM晶片之堆疊封裝(HBM SCSP)設置在該標準商業化FPGA IC晶片上，該標準商業化FPGA IC晶片及HBM晶片或是HBM SCSP已揭露及說明在上面的說明中，形成FPGA/HBM CSPs封裝的步驟如下所示：
(1)進行覆晶組裝、接合及封裝：(a)第一提供上述說明中具有複數標準商業化FPGA IC晶片的晶圓，其中此標準商業化FPGA IC晶片包括TSVs、複數電晶體、FISC、SISC及微型銅接墊、金屬凸塊或金屬柱，並提供HBM DRAM IC晶片或HBM SCSP封裝，接著覆晶組裝、接合或封裝HBM DRAM IC晶片或HBM SCSP封裝至FPGA晶圓上，FPGA晶圓的形成方式如上述說明示，銲料迴銲接合(solder reflow bonding)方法可使該HBM DRAM IC晶片或HBM SCSP封裝組裝、接合或封裝至FPGA晶圓上，全部的HBM DRAM IC晶片或HBM SCSP封裝可以覆晶封裝方法設置在具有銲料凸塊或銅凸塊設置在表面的FPGA晶圓上，這裡，HBM SCSPs、ASIC或邏輯晶片係位在堆疊封裝的底部，用於覆晶封裝製程之該銅接墊可被提供及曝露在FPGA晶圓的上表面，或者是用於覆晶封裝製程之該銲料凸塊及微金屬凸塊或金屬柱可被提供及曝露在FPGA晶圓的上表面，焊料凸塊或微銅金屬凸塊或金屬柱的頂層表面具有一水平面位在複數晶片的最頂層絕緣介電層之上表面的水平面之上，其高度例如是介於3μm至120μm之間、介於5μm至75μm之間、介於5μm至50μm之間、介於5μm至25μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或大於或等於30μm、20μm、15μm或3μm；或者是熱壓式接合方法可使該HBM DRAM IC晶片或HBM SCSP封裝組裝、接合或封裝至FPGA晶圓上；或者是氧化物至氧化物及金屬至金屬(oxide-to-oxide metal-to-metal)直接接合方法可使該HBM DRAM IC晶片或HBM SCSP封裝組裝、接合或封裝至FPGA晶圓上，(b)複數HBM DRAM IC晶片或HBM SCSP封裝為覆晶組裝、接合或封裝在FPGA晶圓相對應的微銅凸塊或金屬柱上，其中具有電晶體的晶片表面或一側朝上，使用銲料迴銲接合、熱壓式接合或氧化物至氧化物及金屬至金屬直接接合等方式接合，HBM DRAM IC晶片或HBM SCSP封裝的矽基板的背面(也就是沒有電晶體的表面或一側)朝上；(c)對於銲料迴銲接合、熱壓式接合等方式，例如係以點膠機滴注方式填入底部填充材料(underfill)至FPGA晶圓、HBM DRAM IC晶片或HBM SCSP封裝(及IC晶片的微銅凸塊或銅柱及FPGA晶圓)之間的間隙中，此底部填充材料包括環氧樹脂或化合物，及此底部填充材料可在100℃、120℃或150℃被固化或這些溫度之上被固化。
(2)例如使用旋轉塗佈的方式、網版印刷方式或滴注方式或壓模方式將一材料、樹脂或化合物填入HBM DRAM IC晶片或HBM SCSP封裝之間的間隙或空間及覆蓋在HBM DRAM IC晶片或HBM SCSP封裝的背面，此壓模方式包括壓力壓模(使用上模及下模的方式)或澆注壓模(使用滴注方式)，此材料、樹脂或化合物可以是一聚合物材質，例如包括聚酰亞胺、苯並環丁烯、聚對二甲苯、環氧樹脂基底材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，此聚合物以是日本Asahi Kasei公司所提供的感光性聚酰亞胺/PBO PIMELTM、或是由日本Nagase ChemteX公司提供的以環氧樹脂為基底的壓模化合物、樹脂或密封膠，此材料、樹脂或化合物被使在(經由塗佈、印刷、滴注或壓模)中介載板之上及在HBM DRAM IC晶片或HBM SCSP封裝的背面上至一水平面，如(i)將HBM DRAM IC晶片或HBM SCSP封裝的間隙或空間填滿；(ii)將HBM DRAM IC晶片或HBM SCSP封裝的背面最頂端覆蓋，此材料、樹脂及化合物可經由溫度加熱至一特定溫度被固化或交聯(cross-linked)，此特定溫度例如是高於或等於50℃、70℃、90℃、100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，此材料可是聚合物或壓模材料，使用CMP拋光或研磨方式將使用的材料、樹脂或化合物的表面平整化，CMP或研磨程序被進行直到所有HBM DRAM IC晶片或HBM SCSP封裝的背面全部曝露。
(3)薄化FPGA晶圓以曝露在FPGA晶圓背面的TSVs的表面，一晶圓或面板的薄化程序，例如經由化學機械研磨方式、拋光方式或晶圓背面研磨方式進行去除部分晶圓或面板，而使晶圓或面板變薄，使TSVs的表面在FPGA晶圓的背面曝露。
用於邏輯驅動器的FPGA晶片的FISC及/或SISC的交互連接金屬線或跡線可以是：(a)包括位在FPGA IC晶片中用以連接或耦接至電晶體的FISC及/或SISC之第一交互連接線網或結構，FPGA IC晶片的金屬線或跡線及/或微型銅凸塊或金屬柱之一第二交互連接線網或結構，位在FPGA IC晶片中用以連接或耦接至電晶體的FISC及/或SISC之第一交互連接線網或結構可經由位在FPGA晶片之基板中的TSVs連接或耦接外界電路或元件至該邏輯驅動器，該第一交互連接線網或結構可連接或耦接至位在FPGA晶片上或上方的HBM DRAM IC晶片或HBM SCSP封裝，在FISC及/或SISC中的金屬線之該第一交互連接線網或結構可以是一連接網或連接結構，而用於訊號、電源供應或接地供應；(b)包括直接或垂直連接點位在FPGA晶片與HBM DRAMIC晶片或HBM SCSP封裝之間，該些連接點係經由使用在FISC及SISC中之堆疊的金屬栓塞/金屬層提供；HBM DRAM IC晶片或HBM SCSP封裝的銲料凸塊或銅金屬柱，以覆晶方式接合至FPGA IC晶片的銅接墊、銲料凸塊或銅金屬柱，其中該些銅接墊、銲料凸塊或銅金屬柱係直接地位在FPGA IC晶片的FISC及/或SISC之堆疊金屬栓塞/金屬層的上方，位在FPGA晶片與HBM DRAM IC晶片或HBM SCSP封裝之間的該些直接垂直連接點具有高頻寬、高速及寬位元寬，該HBM DRAM IC晶片或HBM SCSP封裝與FPGA晶片之間的通訊具有等於或大於64,128,256,512,1024,2048,4096,8K或16K的資料位元寬度，該HBM DRAM IC晶片或HBM SCSP封裝與FPGA晶片二者皆可設計具有小型I/O驅動器或接收器或具有小型驅動或接收能力，用於他們之間的高速通訊，其中驅動或接收能力的負載、輸出電容或輸入電容介於0.05pF至2pF之間或介於0.05pF至1pF之間，或小於2pF或1pF。
(4)形成金屬柱或凸塊位在FPGA晶圓的矽基板中，該TSVs位在該矽基板中，並且金屬柱或凸塊形成在TSV之曝露的底部表面上或下方。
該銅金屬柱或凸塊可形成在曝露的TSVs的底部表面上或下方，為了揭露的目的，該晶圓或面板翻轉過來，FPGA晶片位在頂部，而HBM DRAM IC晶片或HBM SCSP封裝在底部，FPGA晶片的正面(具有電晶體的那側)現在是朝下，該灌模化合物及HBM DRAM IC晶片或HBM SCSP封裝的背面現在是位在底部，該銅金屬柱或凸塊可經由一浮凸(emboss)銅製程而形成，該銅金屬柱或凸塊係使用在下一級封裝的中介載板上。
(5)切割己完成的FPGA晶圓，包括將二相鄰的HBM DRAM IC晶片或HBM SCSP封裝之間的材料或結構分開、切開，此材料(例如係聚合物)填在二相鄰HBM DRAM IC晶片或HBM SCSP封裝之間的複數晶片被分離或切割成單獨的FPGA/HBM CSPs單元。
本發明另一範例揭露一中介載板(中介載板)用於邏輯驅動器的多晶片封裝之覆晶組裝或封裝，此多晶片封裝係依據多晶片在中介載板(multiple-Chips-On-an-InterPoser(COIP))的覆晶封裝方法製造，COIP多晶片封裝內的中介載板或基板包括：(1)高密度的交互連 接線用於黏合或封裝在中介載板上的覆晶組裝中複數晶片之間的扇出(fan-out)繞線及交互連接線之用；(2)複數微金屬接墊及凸塊或金屬柱位在高密度的交互連接線上；(3)中介載板的深孔或淺孔。IC晶片或封裝可被覆晶組裝、黏合或封裝至中介載板，其中IC晶片或封裝包括上述提到的標準商業化FPGA/HBM CSP晶片、非揮發性晶片或封裝、專用控制晶片、專用I/O晶片、專用控制晶片及專用I/O晶片、IAC晶片及(或)運算IC晶片及(或)計算IC晶片，例如是CPU晶片、GPU晶片、DSP晶片、TPU晶片或APU晶片，形成非揮發性晶片的中介載板的步驟如下所示：
(1)提供一基板，此基板可以一晶圓型式(例如直徑是8吋、12吋或18吋的晶圓)，或正方形面板型式或長方形面板型式(例如是寬度或長度大於或等於20公分(cm)、30cm、50cm、75cm、100cm、150cm、200cm或300cm)，此基板的材質可以是矽材質、金屬材質、陶瓷材質、玻璃材質、鋼金屬材質、塑膠材質、聚合物材質、環氧樹脂基底聚合物材質或環氧樹脂基底化合物材質，以下可以矽晶圓作為一基板為例，形成矽材質中介載板。
(2)形成TSV在該基板中，在基板中形成TSV中，係以矽晶圓作為一例子，在矽晶圓中的金屬栓塞(metal vias)的底部表面會在邏輯驅動器最終產品結中被曝露，因此金屬栓塞會變成穿孔栓塞，穿孔栓塞也就是TSV。
(3)形成一第一交互連接金屬線在中介載板結構(First Interconnection Scheme on or of the Interposer(FISIP))，FISIP的金屬線或連接線及金屬栓塞經由上述說明中FPGA IC晶片中FISC中的金屬線或連接線及金屬栓塞的製程中的單一鑲嵌銅製程或雙鑲嵌銅製程所形成，該FISIP具有2至10層或3至6層的交互連接線金屬層，FISIP中交互連接線金屬層的金屬線或連接線具有黏著層(例如Ti層或TiN層)及銅種子層位在金屬線或連接線的底部及側壁上。
FISIP在係連接或耦接至邏輯驅動器內的IC晶片之微銅凸塊或銅柱，及連接或耦接至中介載板之基板內的TSVs，FISIP的金屬線或連接線的厚度(無論是單一鑲嵌製程製造或雙鑲嵌製程製造)例如係介於3nm至500nm之間、介於10nm至1000nm之間或介於10nm至2000nm之間，或厚度小於50nm、100nm、200nm、300nm、500nm、1000nm、1500nm或2000nm，FISIP的金屬線或連接線的寬度例如係小於或等於、50nm、100nm、150nm、200nm、300nm、500nm、1000nm、1500nm或2000nm，FISIP的金屬線或連接線的最小間距，例如小於或等於100nm、200nm、300nm、400nm、600nm、1000nm、1500nm或2000nm，而金屬間介電層的厚度例如係介於3nm至500nm之間、介於10nm至1000nm之間或介於10nm至2000nm之間，或厚度小於或等於50nm、100nm、200nm、300nm、500nm、1000nm或2000nm，FISIP的金屬線或連接線可被作為可編程交互連接線。
(4)形成中介載板上之第二交互連接線結構(SISIP)在FISIP結構上，SISIP包括交互連接線金屬層，其中交互連接線金屬層每一層之間具有金屬間介電層，金屬線或連接線及金屬栓塞被經由浮凸銅製程形成，此浮凸銅製程可參考上述FPGA IC晶片的SISC中形成金屬線或 連接線及金屬栓塞的說明，SISIP可包括1層至5層的交互連接線金屬層或1層至3層的交互連接線金屬層。或者，在中介載板上的SISIP可被省略，及COIP只具有FISIP交互連接線結構在中介載板之基板上。或者，在中介載板上的FISIP可被省略，COIP只具有SISIP交互連接線結構在中介載板之基板上。
SISIP的金屬線或連接線的厚度例如係介於0.3μm至20μm之間、介於0.5μm至10μm之間、介於1μm至10μm之間或介於2μm至10μm之間，或厚度大於或等於0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm或3μm，SISIP的金屬線或連接線的寬度例如係介於0.3μm至20μm之間、介於0.5μm至10μm之間、介於1μm至5μm之間、介於1μm至10μm之間或2μm至10μm之間，或寬度小於或等於0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm或3μm，金屬間介電層的厚度例如係介於0.3μm至20μm之間、介於0.5μm至10μm之間、介於1μm至5μm之間或介於1μm至10μm之間，或厚度大於或等於0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm或3μm，SISIP的金屬線或連接線可被作為可編程交互連接線。
(5)微銅柱或凸塊形成(i)在SISIP的頂端絕緣介電層開口曝露SISIP最頂端交互連接線金屬層的上表面；或(ii)在FISIP最頂端絕緣介電層的開口內曝露的FISIP的頂端交互連接線金屬層的上表面，在此範例中，SISIP可被省略。經由如上述說明的浮凸銅製程形成微銅柱或凸塊在中介載板上。
在中介載板上微金屬柱或凸塊的高度例如係介於1μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於1μm至15μm之間或介於2μm至10μm之間，或大於或等於60μm、50μm、40μm、30μm、20μm、15μm、10μm或5μm，微金屬柱或凸塊在剖面視圖中最大直徑(例如係圓形的直徑或是方形或長方形的對角線長度)例如係介於1μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於1μm至15μm之間或介於1μm至10μm之間，或小於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm，微金屬柱或凸塊中最相鄰近的金屬柱或凸塊之間的空間距離係介於1μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於1μm至15μm之間或介於1μm至10μm之間，或小於或等於60μm、50μm、40μm、30μm、20μm、15μm、10μm或5μm。
本發明另一範例提供一方法，依據覆晶組裝多晶片封裝技術及製程，使用具有FISIP、微銅接墊、凸塊或銅柱及TSVs的中介載板，可形成邏輯驅動器在COIP多晶片封裝中，形成COIP多晶片封裝邏輯驅動器的製程步驟如下所示：
(1)進行覆晶組裝、接合及封裝：(a)第一提供中介載板，此中介載板包括FISIP、SISIP、微銅接墊、凸塊或銅柱及TSVs、及IC晶片或封裝，接著覆晶組裝、接合或封裝IC晶片或封裝至中介載板上，中介載板的形成方式如上述說明示，IC晶片或封裝被組裝、接合或封裝至中介載板上，包含上述說明提到的複數晶片或封裝：標準商業化FPGA/HBM CSPs封裝、非揮發性晶片或封裝、專用控制晶片、專用I/O晶片、專用控制晶片及專用I/O晶 片、IAC晶片及(或)計算晶片及(或)複數運算晶片，例如是CPU晶片、GPU晶片、DSP晶片、TPU晶片或APU晶片，所有的複數晶片或封裝以覆晶封裝方式在複數邏輯驅動器中，其中包括具有銲料層的微銅柱或凸塊在晶片中位於最頂層的表面；(b)經由銲料層迴銲接合或熱壓式接合方式將複數晶片進行覆晶組裝、接合或封裝在中介載板相對應的微銅凸塊或金屬柱上，其中具有電晶體的晶片表面或一側朝下接合或CSP封裝的正面朝下，CSPs或晶片的矽基板的背面(也就是沒有電晶體的表面或一側)朝上；(c)例如係以點膠機滴注方式填入底部填充材料(underfill)至中介載板、IC晶片(及IC晶片的微銅凸塊或銅柱及中介載板)之間，此底部填充材料包括環氧樹脂或化合物。
(2)例如使用旋轉塗佈的方式、網版印刷方式或滴注方式或壓模方式將一材料、樹脂或化合物填入複數晶片之間的間隙或空間及覆蓋在複數晶片的背面，此壓模方式包括壓力壓模(使用上模及下模的方式)或澆注壓模(使用滴注方式)，此材料、樹脂或化合物可以是一聚合物材質，例如包括聚酰亞胺、苯並環丁烯、聚對二甲苯、環氧樹脂基底材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，此聚合物以是日本Asahi Kasei公司所提供的感光性聚酰亞胺/PBO PIMELTM、或是由日本Nagase ChemteX公司提供的以環氧樹脂為基底的壓模化合物、樹脂或密封膠，此材料、樹脂或化合物被使在(經由塗佈、印刷、滴注或壓模)中介載板之上及在複數晶片的背面上至一水平面，如(i)將複數晶片或封裝之間的間隙或空間填滿；(ii)將複數晶片或封裝的背面最頂端覆蓋，此材料、樹脂及化合物可經由溫度加熱至一特定溫度被固化或交聯(cross-linked)，此特定溫度例如是高於或等於50℃、70℃、90℃、100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，此材料可是聚合物或壓模材料，使用CMP拋光或研磨方式將使用的材料、樹脂或化合物的表面平整化，CMP或研磨程序被進行直到所有IC晶片或封裝的背面全部曝露。
(3)薄化中介載板以曝露在中介載板背面的TSVs的表面，一晶圓或面板的薄化程序，例如經由化學機械研磨方式、拋光方式或晶圓背面研磨方式進行去除部分晶圓或面板，而使晶圓或面板變薄，使TSVs的表面在中介載板的背面曝露。
FISIP的交互連接金屬線或連接線及(或)中介載板的SISIP對邏輯驅動器可能：(a)包括一金屬線或連接線的交互連接網或結構在FISIP及(或)邏輯驅動器的SISIP可連接或耦接至複數電晶體、FISC、SISC及(或)邏輯驅動器中的第一標準商業化FPGA/HBM CSPs封裝的第一FPGA IC晶片的微銅柱或凸塊連接至電晶體、FISC、SISC及(或)在同一邏輯驅動器內中的第二標準商業化FPGA/HBM CSPs封裝的第二FPGA IC晶片封裝的微銅柱或凸塊，FISIP的金屬線或連接線之交互連接網或結構及(或)SISIP可經由中介載板內的TSVs連接至在邏輯驅動器外的外界或外部複數電路或複數元件，FISIP的金屬線或連接線之交互連接網或結構及(或)SISIP可以是一網狀線路或結構，用於複數訊號、電源或接地供電；(b)包括在FISIP內金屬線或連接線的交互連接網或結構及(或)邏輯驅動器的SISIP連接至邏輯驅動器內的IC晶片或CSP封裝之微銅柱或凸塊，FISIP內的金屬線或連接線之交互連接網或結構及(或)SISIP可經由中介載板內的TSVs連接至在邏輯驅動器外的外界或外部複數電路或複數元件，FISIP的金屬線或連接線之交互連接網或結構及(或)SISIP可係網狀線路或結構，用於複數訊號、電源或接地供電；(c)包括在FISIP內交互連接金屬線或連接線及(或)邏輯驅動器的SISIP可 經由中介載板基板內的一或複數TSVs連接至在邏輯驅動器外的外界或外部複數電路或複數元件，在交互連接網或結構內的交互連接金屬線或連接線及SISIP可用於複數訊號、電源或接地供電。在這種情況下，例如在中介載板的基板內的一或複數TSVs例如可連接至邏輯驅動器的專用I/O晶片之I/O電路，I/O電路在此情況下可係一大型I/O電路，例如是一雙向I/O(或三向)接墊、I/O電路包括一ESD電路、接收器及驅動器，且具有輸入電容或輸出電容可介於2pF與100pF之間、2pF與50pF之間、2pF與30pF之間、2pF與20pF之間、2pF與15pF之間、2pF與10pF之間或2pF與5pF之間，或大於2pF、5pF、10pF、15pF或20pF；(d)包括在FISIP內的金屬線或連接線之交互連接網或結構及(或)邏輯驅動器的SISIP用於連接至複數電晶體、SISIP、SISC及(或)邏輯驅動器中的第一標準商業化FPGA/HBM CSPs封裝的第一FPGA IC晶片之微銅柱或凸塊連接至複數電晶體、SISIP、SISC及(或)在邏輯驅動器中的第一標準商業化FPGA/HBM CSPs封裝的第二FPGA IC晶片封裝的微銅柱或凸塊，但沒有連接至在邏輯驅動器外的外界或外部複數電路或複數元件，也就是說，邏輯驅動器的中介載板之基板內沒有TSV連接至FISIP的或SISIP的金屬線或連接線的交互連接網或結構，在此種情況下，FISIP內的及SISIP內的金屬線或連接線之交互連接網或結構可連接或耦接至邏輯驅動器中的第一標準商業化FPGA/HBM CSPs封裝的第一FPGA晶片封裝之片外(off-chip)I/O電路，I/O電路在此種情況可以是小型I/O電路，例如是一雙向I/O(或三向)接墊、I/O電路包括一ESD電路、接收器及驅動器，且具有輸入電容或輸出電容可介於0.05pF與2pF之間或介於0.05pF與1pF之間，或小於2pF或1pF。
(4)形成金屬凸塊或金屬柱(例如是銲料凸塊)在複數TSVs曝露的底部表面，銲料凸塊被設置在邏輯驅動器封裝的正面(背面，中介載板係位在邏輯驅動器的底部)，其正面具有球柵陣列(Ball-Grid-Array(BGA))的布局，其中在外圍區域的焊錫凸塊用於訊號I/Os，而中心區域附近的電源/接地(P/G)I/Os，訊號凸塊在外圍區域可圍成一環(圈)形區域在靠近邏輯驅動器封裝邊界，例如是1圈、2圈、3圈、4圈、5圈或6圈，複數訊號I/Os的間距在環形區域可小於中心區域附近的電源/接地(P/G)I/Os的間距。
(5)切割己完成的晶圓或面板，包括經由在二相鄰的邏輯驅動器之間的材料或結構分開、切開，此材料(例如係聚合物)填在二相鄰邏輯驅動器之間的間隙或空間中，並且將其分離或切割成單獨的邏輯驅動器單元。
本發明另一範例提供標準商業化coip複數晶片封裝邏輯驅動器，此標準商業化COIP邏輯驅動器可在可具有一定寬度、長度及厚度的正方形或長方形，一工業標準可設定邏輯驅動器的直徑(尺寸)或形狀，例如COIP多晶片封裝邏輯驅動器標準的形狀可以是正方形，其寬度係大於或等於4mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，及具有厚度大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。或者，COIP-多晶片封裝邏輯驅動器標準形狀可以是長方形，其寬度大於或等於3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，其長度大於或等於3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm、40mm、45mm或50mm，其厚度大於或等於0.03mm、0.05mm、0.1 mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm，另外，金屬凸塊或金屬柱在邏輯驅動器內的中介載板上可以係為標準尺寸，例如是一MxN的陣列區域，其二相鄰金屬凸塊或金屬柱之間具有標準間距尺寸或空間尺寸，每一金屬凸塊或金屬柱位置也在一標準位置上。
本發明另一範例提供邏輯驅動器包括複數單層封裝邏輯驅動器，及在多晶片封裝的每一單層封裝邏輯驅動器如上述說明揭露，複數單層封裝邏輯驅動器的數量例如是2、5、6、7、8或大於8，其型式例如是(1)覆晶封裝(在同一平面上)在印刷電路板(PCB)，高密度細金屬線PCB，BGA基板或軟性電路板；或(2)堆疊式封裝(Package-on-Package(POP))技術，此方式就一單層封裝邏輯驅動器封裝在其它單層封裝邏輯驅動器的頂端，此POP封裝技術例如可應用表面黏著技術(Surface Mount Technology(SMT))。
本發明另一範例提供一方法用於單層封裝邏輯驅動器適用於堆疊POP封裝技術，用於POP封裝的單層封裝邏輯驅動器的製程步驟及規格與上述段落中描述的COIP多晶片封裝邏輯驅動器相同，除了在形成封裝體金屬穿孔(Through-Package-metal-Vias,TPVs)、聚合物穿孔金屬柱(Through-Polymer-metal-posts or Through-Polymer-metal-pillars)或聚合物穿孔(Thought Polymer Vias,TPVs)在邏輯驅動器的複數晶片或封裝的間隙或空間之間、及(或)邏輯驅動器封裝的周邊區域及邏輯驅動器內的晶片邊界之外。TPVs用於連接或耦接在邏輯驅動器正面(底部)至邏輯驅動器封裝背面(頂部)，其中”邏輯驅動器正面”為中介載板或基板的一側面，該TPVs可用於電源供應或電源接地的連接，該TPVs可用作為熱傳導連接，具有TPVs的單層封裝邏輯驅動器可使用於堆疊邏輯驅動器，此單層封裝邏輯驅動器可是標準型式或標準尺寸，例如單層封裝邏輯驅動器可具有一定寬度、長度及厚度的正方型或長方型，一工業標準可設定單層封裝邏輯驅動器的直徑(尺寸)或形狀，例如單層封裝邏輯驅動器標準的形狀可以是正方形，其寬度係大於或等於4mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，及具有厚度大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。或者，單層封裝邏輯驅動器標準形狀可以是長方形，其寬度大於或等於3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，其長度大於或等於3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm、40mm、45mm或50mm，其厚度大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。具有TPVs的邏輯驅動器經由另一組銅柱或凸塊設置在中介載板上形成，其中係使用上述之浮凸電鍍銅(embossing copper electroplating)製程形成TPVs，其中銅凸塊或銅柱的高度比用於中介載板上的複晶封裝(複晶微銅柱或凸塊)的SISIP及(或)FISIP上之微銅凸塊或銅柱高。
中介載板的晶圓或面板具有FISIP、SISIP、複數覆晶微銅柱及高的銅柱或凸塊(TPVs)，然後用覆晶封裝或接合IC晶片或封裝至中介載板上的覆晶微銅柱或凸塊上以形成一邏輯驅動器，用TPVs形成邏輯驅動器的揭露及規格與上述段落說明相同，包括覆晶封裝或接合、底部填充材料、壓模、壓模材料平面化、矽中介載板薄化及金屬接墊、在中介載板上(或下)金屬柱或凸塊的結構(組成)。
本發明另一範例提供形成堆疊邏輯驅動器的方法，例如經由以下製程步 驟：(i)提供一第一單層封裝邏輯驅動器，第一單層封裝邏輯驅動器為分離或晶圓或面板型式，其具有銅柱或凸塊或焊料凸塊朝下，及其曝露的TPVs複數銅接墊朝上(中介載板位在邏輯驅動器的底部)；(ii)經由表面黏著或覆晶封裝方式形成POP堆疊封裝，一第二分離單層封裝邏輯驅動器設在所提供第一單層封裝邏輯驅動器的頂端，表面黏著製程係類似使用在複數元件封裝設置在PCB上的SMT技術，此製程係以印刷焊錫層或焊錫膏或焊劑(flux)在TPVs的銅接墊上(上表面)，接著以覆晶封裝製程將第二分離單層封裝邏輯驅動器的銅柱或凸塊或焊料凸塊連接或耦接至第一分離單層封裝邏輯驅動器上的銅柱或凸塊、或焊料凸塊。，此製程係類似於使用在IC堆疊技術的POP技術，連接或耦接至第二分離單層封裝邏輯驅動器上的銅柱或凸塊或或焊料凸塊至第一單層封裝邏輯驅動器的TPVs上的銅接墊，將底部填充材料填入第一分離單層封裝邏輯驅動器與第二分離單層封裝邏輯驅動器之間的間隙或空間中，將另一第三分離單層封裝邏輯驅動器以覆晶封裝方式連接或耦接至第二單層封裝邏輯驅動器的TPVs所曝露的複數銅接墊，可重覆此POP堆疊封裝製程，用於組裝更多分離的單層封裝邏輯驅動器(例如多於或等於n個分離單層封裝邏輯驅動器，其中n是大於或等於2、3、4、5、6、7、8)以形成完成堆疊邏輯驅動器，當第一單層封裝邏輯驅動器為分離型式，它們例如可以是第一覆晶封裝組裝至一載板或基板，例如是PCB、或BGA板，然後進行POP製程，而在載板或基板型式，形成複數堆疊邏輯驅動器，接著切割此載板或基板而產生複數分離完成堆疊邏輯驅動器，當第一單層封裝邏輯驅動器仍是晶圓或面板型式，對於進行POP堆疊製程形成複數堆疊邏輯驅動器時，晶圓或面板可被直接用作為載板或基板，接著將晶圓或面板切割分離，而產生複數分離的堆疊完成邏輯驅動器。
本發明另一範例提供適用於堆疊POP組裝技術的一單層封裝邏輯驅動器的方法，單層封裝邏輯驅動器用於POP封裝組裝係依照上述段落中描述的複數COIP多晶片封裝相同的製程步驟及規格，除了形成位在單層封裝邏輯驅動器背面的背面金屬交互連接線結構(以下簡稱BISD)及TPVs在邏輯驅動器中複數晶片之間的間隙或空間中，及(或)在邏輯驅動器封裝周圍區域及在邏輯驅動器內複數晶片邊界(中介載板位在邏輯驅動器的底部)，BISD可包括在交互連接線金屬層內的金屬線、連接線或金屬板，及BISD形成在(i)IC晶片或封裝(中介載板位在邏輯驅動器的底部)背面上，(ii)在壓模化合物平坦化處理步驟後，(iii)曝露TPVs上表面，BISD提供額外交互連接線金屬層或邏輯驅動器封裝背面的連接層，包括在邏輯驅動器(中介載板位在邏輯驅動器的底部)的IC晶片或封裝正上方且垂直的位置，TPVs被用於連接或耦接邏輯驅動器的中介載板上的電路或元件(例如FISIP及(或)SISIP)至邏輯驅動器封裝背面(例如是BISD)，具有TPVs及BISD的單層封裝邏輯驅動器可使用於堆疊邏輯驅動器，TPVs可用於電源供應台作為電源或接地連接，該TPVs也可作為熱傳導連接，此單層封裝邏輯驅動器可是標準型式或標準尺寸，例如單層封裝邏輯驅動器可具有一定寬度、長度及厚度的正方型或長方型，及(或)在BISD上的複數銅接墊、銅柱或焊料凸塊的位置具有標準布局，一工業標準可設定單層封裝邏輯驅動器的直徑(尺寸)或形狀，例如單層封裝邏輯驅動器標準的形狀可以是正方形，其寬度係大於或等於4mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，及具有厚度大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。或者，單層封裝邏輯驅動器標準形狀可以是長方形，其寬度大於或等於3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，其長度大於或等於3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35 mm、40mm、45mm或50mm，其厚度大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。具有BISD的邏輯驅動器形成，係經由形成金屬線、連接線或金屬板在IC晶片或封裝(中介載板位在邏輯驅動器的底部)背面上的交互連接線金屬層上、壓模化合物，及壓模化合物平坦化步驟後所曝露的TPVs之上表面，BISD中最頂層絕緣介電層覆蓋BISD之最頂層交互連接線金屬層，，形成複數銅接墊、焊料凸塊、銅柱在曝露在BISD的最頂端絕緣介電層內開口內金屬層上，銅接墊、銅柱或焊料凸塊的位置係在：(a)邏輯驅動器內的複數晶片或封裝之間的間隙或空間之上；(b)及(或)在邏輯驅動器封裝體周圍區域及邏輯驅動器內複數晶片或封裝的邊界外；(c)及/或垂直於在IC晶片或封裝背面上。BISD可包括1至6層的交互連接線金屬層或2至5層的交互連接線金屬層，BISD的金屬線、連接線或金屬板交互連接線具有黏著層(例如Ti層或TiN層)及銅種子層只位在底部，但沒有在金屬線或連接線的側壁，FISIP的及FISC的交互連接金屬線或連接線具有黏著層(例如Ti層或TiN層)及銅種子層位在金屬線或連接線側壁及底部。
BISD的金屬線、連接線或金屬板的厚度例如係介於0.3μm至40μm之間、介於0.5μm至30μm之間、介於1μm至20μm之間、介於1μm至15μm之間、介於1μm至10μm之間或介於0.5μm至5μm之間，或厚於(大於)或等於0.3μm、0.7μm、1μm、2μm、3μm、5μm、7μm或10μm，BISD的金屬線或連接線寬度例如係介於0.3μm至40μm之間、介於0.5μm至30μm之間、介於1μm至20μm之間、介於1μm至15μm之間、介於1μm至10μm之間或介於0.5μm至5μm之間，或寬於或等於0.3μm、0.7μm、1μm、2μm、3μm、5μm、7μm或10μm，BISD的金屬間介電層厚度例如係介於0.3μm至50μm之間、介於0.5μm至30μm之間、介於0.5μm至20μm之間、介於1μm至10μm之間或介於0.5μm至5μm之間，或厚於或等於0.3μm、0.7μm、1μm、2μm、3μm或5μm，金屬板在BISD的交互連接線金屬層之金屬層內，可被用作為電源供應的電源/接地面，及(或)作為散熱器或散熱的擴散器，其中此金屬的厚度更厚，例如係介於5μm至50μm之間、介於5μm至30μm之間、介於5μm至20μm之間或介於5μm至15μm之間，或厚度大於或等於5μm、10μm、20μm或30μm，電源/接地面，及(或)散熱器或散熱的擴散器在BISD的交互連接線金屬層中可被佈置設計成交錯或交叉型式，例如可佈置設計成叉形(fork shape)的型式。
單層封裝邏輯驅動器的BISD交互連接金屬線或連接線被使用在：(a)用於連接或耦接銅接墊、銅柱或焊料凸塊、位在單層封裝邏輯驅動器的背面(中介載板位在邏輯驅動器的底部)焊料凸塊的銅柱至相對應TPVs；及通過位在單層封裝邏輯驅動器背面的相對應TPVs、複數銅接墊、焊料凸塊或銅柱連接或耦接至中介載板的FISIP的及(或)SISIP的金屬線或連接線；及更通過微銅柱或凸塊、SISC及IC晶片的FISC連接或耦接至複數電晶體；(b)連接或耦接至位在單層封裝邏輯驅動器背面(中介載板位在邏輯驅動器的底部)的複數銅接墊、焊料凸塊或銅柱至相對應的TPVs，及及通過位在單層封裝邏輯驅動器背面的相對應單層封裝邏輯驅動器、複數銅接墊、焊料凸塊或銅柱連接或耦接至FISIP的金屬線或連接線及(或)中介載板的SISIP，及更通過TSVs連接或耦接至複數接墊、金屬凸塊或金屬柱，例如是位在單層封裝邏輯驅動器正面的(背面，中介載板位在邏輯驅動器的底部)焊料凸塊、複數銅柱或銅凸塊或金凸塊，因此，位在單層封裝邏輯驅動器背面(頂面，中介載板位在邏輯驅動器的底部)的複數銅接墊、焊料凸塊 或銅柱連接或耦接至位在單層封裝邏輯驅動器正面(底部，中介載板位在邏輯驅動器的底部)的複數銅接墊、金屬柱或凸塊；(c)經由使用BISD內的金屬線或連接線的一交互連接網或結構連接或耦接，且垂直位在第一FPGA/HBM CSP封裝的單層封裝邏輯驅動器的第一FPGA晶片(頂面，中介載板位在邏輯驅動器的底部)之背面的複數銅接墊、焊料凸塊或銅柱至直接地且垂直位在單層封裝邏輯驅動器的第二FPGA晶片(頂面具有複數電晶體的第二FPGA晶片朝下)的複數銅接墊、焊料凸塊或銅柱，交互連接網或結構可連接或耦接至單層封裝邏輯驅動器的TPVs；(d)經由使用BISD內金屬線或連接線的交互連接網或結構連接或耦接垂直位在單層封裝邏輯驅動器的FPGA/HBM CSP封裝上的一第一銅墊、焊料凸塊或複數銅柱至垂直位在FPGA/HBM CSP封裝上的第二銅接墊、焊料凸塊或銅柱、或其它複數銅墊、焊料凸塊或銅柱，此交互連接網或結構可連接至耦接至單層封裝邏輯驅動器的TPVs；(e)為電源或接地面及散熱器或散熱的擴散器。
本發明另一範例提供使用具有BISD及TPVs的單層封裝邏輯驅動器形成堆疊邏輯驅動器的方法，堆疊邏輯驅動器可使用如前述揭露相同或類似的製程步驟形成，例如經由以下製程步驟：(i)提供一具有TPVs及BISD的第一單層封裝邏輯驅動器，其中單層封裝邏輯驅動器是分離晶片型式或仍以晶圓或面板型式進行，其在TSVs上(或下方)具有銅柱或凸塊、焊料凸塊朝下，及其位在BISD上面曝露的複數銅接墊、銅柱、焊料凸塊或金凸塊；(ii)POP堆疊封裝，可經由表面黏著及(或)覆晶方去的方式將一第二分離單層封裝邏輯驅動器(也具有TPVs及BISD)設在提供第一單層封裝邏輯驅動器頂端，表面黏著製程係類似使用在複數元件封裝設置在PCB上的SMT技術，例如經由印刷焊錫層或焊錫膏、或曝露銅接墊表面上的助焊劑，接著以覆晶封裝製程將第二分離單層封裝邏輯驅動器上的銅柱或凸塊、焊料凸塊連接或耦接至第一單層封裝邏輯驅動器曝露複數銅接墊上的焊錫層、焊錫膏或助焊劑，以覆晶封裝製程連接或耦接在第一單層封裝邏輯驅動器的銅接墊的銅柱或凸塊、焊料凸塊表面，其中此覆晶封裝製程係類似使用在IC堆疊技術的POP封裝技術，這裡需注意，在第二分離單層封裝邏輯驅動器上的銅柱或凸塊、焊料凸塊或金凸塊接合至第一單層封裝邏輯驅動器的銅接墊表面可被設置垂直地在IC晶片位在第一單層封裝邏輯驅動器的位置上方；及第二分離單層封裝邏輯驅動器上的銅柱或凸塊、焊料凸塊或金凸塊接合至第一單層封裝邏輯驅動器的SRAM單元表面可被設置垂直地在IC晶片位在第二單層封裝邏輯驅動器的位置上方，一底部填充材料可被填入在第一單層封裝邏輯驅動器與第二單層封裝邏輯驅動器之間的間隙，第三分離單層封裝邏輯驅動器(也具有TPVs及BISD)可被覆晶封裝連接至耦接至第二單層封裝邏輯驅動器的TPVs銅接墊(在BISD上)，POP堆疊封裝製程可被重覆封裝複數分離單層封裝邏輯驅動器(數量例如是大於或等於n個分離單層封裝邏輯驅動器，其中n是大於或等於2、3、4、5、6、7或8)以形成完成型堆疊邏輯驅動器，當第一單層封裝邏輯驅動器是分離型式，它們例如可以是第一覆晶封裝組裝至一載板或基板，例如是PCB、或BGA板，然後進行POP製程，而在載板或基板型式，形成複數堆疊邏輯驅動器，接著切割此載板或基板而產生複數分離完成堆疊邏輯驅動器，當第一單層封裝邏輯驅動器仍是晶圓或面板型式，對於進行POP堆疊製程形成複數堆疊邏輯驅動器時，晶圓或面板可被直接用作為POP堆疊製程的載板或基板，接著將晶圓或面板切割分離，而產生複數分離的堆疊完成邏輯驅動器。
本發明另一範例提供單層封裝邏輯驅動器的TPVs的數種可替換的交互連接線：(a)TPV可被設計及形成作為一穿孔經由堆疊TPV直接在FISIP的及SISIP的堆疊金屬栓塞上，及直接在中介載板或基板內的TSV上，TSV用作為一穿孔連接單層封裝邏輯驅動器上方的另一單層封裝邏輯驅動器及下方的另一單層封裝邏輯驅動器，而不連接或耦接至單層封裝邏輯驅動器的任何IC晶片上的FISIP、SISIP或微銅柱或凸塊，在此種情況下，一堆疊結構的形成，從頂端至底端為：(i)銅接墊、銅柱、金凸塊或焊料凸塊；(ii)複數堆疊交互連接層及在FISIP的及(或)SISIP的介電層內的金屬栓塞；(iii)TPV層；(iv)複數堆疊交互連接層及在FISIP的及(或)SISIP的介電層內的金屬栓塞；(v)在中介載板或基板層內TSV；(vi)在TSV底部表面上的銅接墊、金屬凸塊、銅柱、金凸塊或焊料凸塊，或者，堆疊TPV/複數金屬層及金屬栓塞/TSV可使用作為一熱傳導穿孔；(b)TPV被堆疊作為在(a)結構中穿過FISIP的或SISIP的金屬線或連接線之直通的TPV(through TPV)，但連接或耦接至單層封裝邏輯驅動器的一或複數IC晶片或封裝上的FISIP、SISIP或微銅柱或凸塊；或者，該堆疊TPV/金屬層及金屬栓塞/TSV可用作電源供應、接地或熱傳導的通道/穿孔；(c)TPV只堆疊在頂部，而沒有堆疊在底部，在此種情況下，TPV連接結構的形成，從頂端至底端分別為：(i)銅接墊、銅柱或焊料凸塊；(ii)複數堆疊交互連接線層及在BISD的介電層的金屬栓塞；(iii)TPV；(iv)底端通過SISIP的及(或)FISIP中介電層內的交互連接線金屬層及金屬栓塞連接或耦接至單層封裝邏輯驅動器的一或複數IC晶片或封裝上的FISIP、SISIP或微銅柱或凸塊，其中(1)一銅接墊、金屬凸塊、銅柱、金凸塊或焊料凸塊直接地位在TPV的底部，且沒有連接或耦接至TPV；(2)在中介載板上(及下方)一銅接墊、金屬凸塊、銅柱、金凸塊或焊料凸塊連接或耦接至TPV的底端(通過FISIP(或)SISIP)，且其位置沒有垂直地在TPV底端下方；(d)TPV連接結構的形成，從頂端至底端分別為：(i)一銅接墊、銅柱、金凸塊或焊料凸塊(在BISD上)連接或耦接至TPV的上表面，及其位置可直接且垂直地在IC晶片或封裝背面的上方；(ii)銅接墊、銅柱、金凸塊或焊料凸塊(在BISD上)通過BISD中介電層內的交互連接線金屬層及金屬栓塞連接或耦接至TPV的上表面(其位在複數晶片之間的間隙或在沒有放置晶片的周邊區域)；(iii)TPV；(iv)TPV底端通過SISIP的及(或)FISIP的介電層內的交互連接線金屬層及金屬栓塞連接或耦接至單層封裝邏輯驅動器的一或複數IC晶片或封裝上的FISIP、SISIP或微銅柱或凸塊；(v)TSV(在中介載板或基板內的)及一金屬接墊、金屬柱或凸塊(在TSV上或下方)連接或耦接至TPV底端，其中TSV或金屬接墊、凸塊或金屬柱的位置沒有垂直地位在TPV底端的下方，其可垂直地位在IC晶片或封裝的正面下方；(e)TPV連接結構的形成，從頂端至底端分別為：(i)在BISD上的銅接墊、銅柱、金凸塊或焊料凸塊直接或垂直地位在單層封裝邏輯驅動器的IC晶片或封裝的背面；(ii)在BISD上銅接墊、銅柱、金凸塊或焊料凸塊通過BISD的介電層內的交互連接線金屬層及金屬栓塞連接或耦接至TPV上表面(其位在複數晶片或封裝之間的間隙或在沒有放置IC晶片或封裝的周邊區域)；(iii)TPV；(iv)TPV底端通過CISIP及(或)FISIP中介電層內的交互連接線金屬層及金屬栓塞連接或耦接至中介載板的FISIP及SISIP，及(或)單層封裝邏輯驅動器的一或複數IC晶片或封裝上的微銅柱或凸塊、SISC或FISC，其中沒有TSV(在中介載板或基板內)及沒有金屬接墊、柱或凸塊(在TSV上或下方)連接或耦接至TPV下端。
本發明另一範例揭露一位在FISIP內金屬線或連接線的交互連接網或結構，及(或)單層封裝邏輯驅動器的SISIP用於作為連接或耦接FISC、SISC、及(或)FPGA/HBM CSP封裝的FPGA IC晶片上的微銅柱或凸塊、或封裝在單層封裝邏輯驅動器內的FISIP，但交互連接網 或結構沒有連接或耦接至單層封裝邏輯驅動器之外的複數電路或元件，也就是說，在單層封裝邏輯驅動器的中介載板上或下方沒有複數金屬接墊、柱或凸塊(銅接墊、複數金屬柱或凸塊、焊料凸塊或金凸塊)連接至FISIP的及(或)SISIP內的金屬線或連接線之交互連接網或結構，以及BISD上(或上方)的複數銅接墊、銅柱或焊料凸塊沒有連接或耦接至SISIP的或FISIP的內金屬線或連接線的交互連接網或結構。
本發明另一範例揭露在多晶片封裝中的邏輯驅動器型式可更包括一或複數專用可編程交互連接線IC(Dedicated Programmable Interconnection IC(DPIIC))晶片，DPIIC晶片包括5T或6T SRAM單元及交叉點開關，及使用在FPGA/HBM CSP封裝中二個不同標準商業化FPGA IC晶片的複數電路或交互連接線之間的編程交互連接線，可編程交互連接線包括中介載板(FISIP的及(或)SISIP的)上或上方的，且在該些晶片(例如是FPGA/HBM CSP封裝中的標準商業化FPGA晶片)之間的交互連接金屬線或連接線，其具有FISIP的或SISIP的且位在交互連接金屬線或連接線中間之交叉點開關電路(位在DPIIC晶片)，例如FISIP的及(或)SISIP的n條金屬線或連接線輸入至一交叉點開關電路(位在DPIIC晶片)，及FISIP的及(或)SISIP的m條金屬線或連接線從開關電路輸出，交叉點開關電路被設計成FISIP的及(或)SISIP的n條金屬線或連接線中每一金屬線或連接線可被編程為連接至FISIP的及(或)SISIP的m條金屬線或連接線中的任一條金屬線或連接線，交叉點開關電路可經由例如儲存在例如是DPIIC晶片中之SRAM單元中的編程碼所控制，該SRAM單元可包括6個電晶體(6T)，其具有二個傳輸(寫入)電晶體及4個資料鎖存電晶體，該二個傳輸(寫入)電晶體係用於寫入該編程碼或資料至4個資料鎖存電晶體中的二個儲存或鎖存的節點中。或者，該SRAM單元可包括5個電晶體(5T)，其具有一個傳輸(寫入)電晶體及4個資料鎖存電晶體，此個傳輸(寫入)電晶體係用於寫入該編程碼或資料至4個資料鎖存電晶體中的二個儲存或鎖存的節點中。在5T或6T SRAM單元中的儲存(編程)資料可使用作為編程FISIP及/或SISIP中的金屬線或連接線之間的”連接”或”不連接”，而此部分中的交叉點開關係與上述揭露在FPGA/HBM CSP封裝中的標準商業化FPGA IC晶片內的交叉點開關相同，各型的交叉點開關的細節在上述PGA/HBM CSP封裝中的FPGA IC晶片的段落中揭露或說明，該DPIIC晶片包括5T或6T SRAM單元及交叉點開關用於邏輯驅動器內標準商業化FPGA晶片之間FISIP的及(或)SISIP的金屬線或連接線之可編程交互連接線。或者，該DPIIC晶片包括5T或6T SRAM單元及交叉點開關，其可用於編程FISIP及/或SISIP的金屬線中的可編程交互連接線，該些可編程交互連接線位在FPGA/HBM CSP封裝的標準商業化FPGA晶片與在邏輯驅動器中的TPVs(例如TPVs的底部表面)之間，此編程方法與上述之說明的方法相同或相似，儲存(編程)在5T或6T SRAM單元(位在DPIIC晶片中)中的資料用於編程以下二者之間的”連接”或”不連接”：(i)FISIP及/或SISIP的第一金屬線或網連接至邏輯驅動器中的一個(或多個)IC晶片上(或上方)的一個(或多個)微型銅金屬柱或凸塊，及/或中介載板上的一個(或多個)金屬接墊、金屬柱或凸塊，及(ii)FISIP及/或SISIP的第二金屬線或網連接或耦接至一TPV(例如，TPV的底部表面)，通過本發明所揭露的的這方面，TPV是可編程的。換句話說，本發明的此方面提供了可編程的TPV。或者，可編程TPV可包括5T或6T SRAM單元及交叉點開關位在邏輯驅動器中的FPGA/HBM CSP封裝的FPGA IC晶片上，或者該可編程TPV可使用在可編程交互連接線。
一可編程TSV可經由具有5T或6T SRAM單元及交叉點開關之DPIIC晶片實現， 該DPIIC晶片位在(i)一第一交互連接線、跡線或網(FISIP及SISIP)連接或耦接至一個(或多個)IC晶片或封裝上(在此是連接至SISC及/或FISC的金屬線，及/或連接至電晶體)之微型銅金屬柱或凸塊，及(ii)一第二交互連接線、跡線或網(FISIP及SISIP)連接或耦接至一個(或多個)邏輯驅動器的中介載板中之TSV上或下方的一金屬接墊、凸塊或金屬柱，該可編程TSVs可使用可編程交互連接線，此可編程交互連接線可包括邏輯驅動器中的FPGA/HBM CSP封裝的FPGA IC晶片上的5T或6T SRAM單元及交叉點開關，邏輯驅動器中的中介載板之TSVs上(或下方)的金屬接墊、凸塊或金屬柱經由使用可編程TSV而變成可編程。
當位在邏輯驅動器背面上的一銅接墊、銲料凸塊或銅柱(在BISD上或上方)連接至可編程TPV、銅接墊、銲料凸塊或銅柱(在BISD上或上方)可變成一可編程金屬凸塊或金屬柱(在BISD上或上方)，位在邏輯驅動器背面上的可編程的銅接墊、銲料凸塊或銅柱(在BISD上或上方)可經由編程連接或耦接至可編程TPV，其中可編程TPV可如上述之說明實現，當位在邏輯驅動器背面上的可編程金屬接墊、凸塊或金屬柱(位在BISD上或上方)可使用可編程交互連接線，此可編程交互連接線可包括邏輯驅動器中的FPGA/HBM CSP封裝的FPGA IC晶片上的5T或6T SRAM單元及交叉點開關。
DPIIC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於或大於35nm、40nm、50nm、90nm、130nm、250nm、350nm或500nm的技術。或者DPIIC晶片的技術製造包括使用先進於或等於30nm、20nm或10nm的技術製造。此DPIIC晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯驅動器內FPGA/HBM CSP封裝的複數標準商業化FPGA IC晶片上。使用在DPIIC晶片的電晶體可以是FINFET、FDSOI MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET，使用在DPIIC晶片的電晶體可以是從使用在同一邏輯運算器中FPGA/HBM CSP封裝的標準商業化FPGA IC晶片封裝不同的，例如DPIIC晶片係使用常規MOSFET，但在同一邏輯驅動器內FPGA/HBM CSP封裝的標準商業化FPGA IC晶片封裝可使用FINFET電晶體，或是DPIIC晶片係使用FDSOI MOSFET，而在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET。
本發明另一範例提供用於之後形成標準商業化邏輯驅動器製程中的一在庫存中或商品清單中的一晶圓型式、面板型式的標準化中介載板，如上述說明及揭露的內容，標準化中介載板包括在中介載板內的TSVs之一固定物理布局或設計，以及如果中介載板中包含，在中介載板上的TPVs之一固定設計及或布局，中介載板中或上的TPVs及TSVs的複數位置或坐標相同，或用於複數標準化中介載板的複數標準布局及設計的複數特定型式，例如在TSVs與TPVs之間的連接結構與每一標準商業化中介載板相同，另外FISIP的及(或)SISIP的設計或交互連接線，及FISIP上的及(或)SISIP上的微銅接墊、柱或凸塊的布局或坐標相同，或用於複數標準化中介載板的特定型式的標準化複數布局及設計，在庫存及商品清單中的標準商業化中介載板接著可經由上述揭露及說明內容形成標準商業化邏輯驅動器，包括的步驟包括：(1)複晶封裝或接合IC晶片或封裝在標準化中介載板上；(2)利用一材料、樹脂、或化合物填入複數晶片之間的間隙或空間，及例如在晶圓或面板型式下經由塗佈、印刷、滴注或壓模的方法覆蓋 在IC晶片或封裝的背面，使用CMP之步驟及研磨步驟平坦化應用材料、樹脂或化合物的表面至一水平面至複數中介載板上全部凸塊或金屬柱(TPVs)的上表面全部被曝露及IC晶片或封裝的背面全部曝露；(3)形成BISD；及(4)形成BISD上的複數金屬接墊、柱或凸塊，可經由軟體編碼或編程、或使用如上述揭露說明之中的中介載板的TSVs上或下方可編程TPVs及/或使用中介載板(編程TSVs)上或下方的可編程金屬接墊、金屬柱或金屬凸塊，用在不同的應用之中，而使用訂制化(客制化)的標準商業化中介載板(或基板)或具有固定佈局或設計的基板。如上述揭露說明，安裝或編程在DPIIC晶片中5T或6T SRAM單元的資料可用於中介載板的TSV(可編程TSV)下方的可編程TPVs及(或)可編程金屬接墊、柱或凸塊，安裝或編程在FPGA/HBM CSP封裝中FPGA晶片的5T或6T SRAM單元中的資料可選擇性地用於位在中介載板(具有可編程TSV)下方可編程金屬接墊、金屬柱或金屬凸塊。
本發明另一範例提供標準商品化邏輯驅動器，其中標準商品化邏輯驅動器具有固定設計、布局或腳位的：(i)在中介載板的TSVs上或下方的複數金屬接墊、柱或凸塊(銅柱或凸塊、銲料凸塊或金凸塊)，及(ii)在標準商業化邏輯驅動器的背面(上面，中介載板位在邏輯驅動器的底部)上的銅接墊、複數銅柱或銲料凸塊(在BISD上或上方)，標準商品化邏輯驅動器針對不同應用可經由軟體編碼或編程專門定製，中介載板的TSVs上或下方可編程的複數金屬接墊、柱或凸塊，及(或)如上所述之BISD(通過可編程TPVs)上的可編程銅接墊、銅柱或凸塊或銲料凸塊用於不同應用，如上所述，軟體編程的原始碼可被載入、安裝或編程在DPIIC晶片內，對於不同種類的應用時，用於控制標準商業化邏輯驅動器內同一DPIIC晶片的交叉點開關，或者，軟體編程的原始碼可被載入、安裝或編程在標準商業化邏輯驅動器內的FPGA/HBM CSP封裝中之其中之一FPGA IC晶片之5T或6T SRAM單元，對於不同種類的應用時，用於控制FPGA/HBM CSP封裝中之其中之一FPGA IC晶片內的交叉點開關，每一標準商業化邏輯驅動器具有相同的且在中介載板之TSVs上或下方的金屬接墊、柱或凸塊設計、布局或腳位，及BISD上或上方的銅接墊、銅柱或凸塊或銲料凸塊可經由使用軟體編碼或編程、使用在中介載板的TSVs上或下方的可編程的複數金屬接墊、柱或凸塊，及(或)在邏輯驅動器中BISD(通過可編程TPVs)上或上方的可編程銅接墊、銅柱或凸塊或銲料凸塊用於不同的應用、目的或功能。
本發明另一範例提供單層封裝或堆疊型式的邏輯驅動器，其包括IC晶片、邏輯區塊(包括LUTs、交叉點開關、多工器、開關緩衝器、複數邏輯運算電路、複數邏輯運算閘及(或)複數計算電路)及(或)記憶體單元或陣列，此邏輯驅動器沉浸在一具有超級豐富交互連接線的結構或環境內，邏輯區塊(包括LUTs，多工器、交叉點開關、複數邏輯運算電路、複數邏輯運算閘及(或)複數計算電路)及(或)FPGA/HBM CSP封裝中的標準商業化FPGA IC晶片(及(或)其它在單層封裝或堆疊型式的邏輯驅動器)內的記憶體單元或陣列沉浸在一可編程的3D沉浸式IC交互連接線環境(IIIE)，邏輯驅動器封裝中的可編程的3D IIIE提供超級豐富交互連接線結構或環境，包括：(1)IC晶片內的FISC、SISC及微銅柱或凸塊；(2)FISIP及/或SISIP、TPVs及微銅柱或凸塊及中介載板或基板的TSVs；(3)中介載板或基板的的TSVs上或下方的複數金屬接墊、柱或凸塊；(4)BISD；及(5)在BISD上或上方的銅接墊、銅柱或凸塊或銲料凸塊，可編程3D IIIE提供可編程3度空間超級豐富的交互連接線結構或系統，包括：(1)FISC、SISC、FISIP及/或SISIP及(或)BISD提供交互連接線結構或系統在x-y軸方向，用 於交互連接或耦接在FPGA/HBM CSP封裝中的同一FPGA IC晶片內的或在單層封裝邏輯驅動器內FPGA/HBM CSP封裝中的不同FPGA晶片的邏輯區塊及(或)記憶體單元或陣列，在x-y軸方向之金屬線或連接線的交互連接線在交互連接線結構或系統是可編程的；(2)複數金屬結構包括(i)位在FISC及SISC中的金屬栓塞、(ii)在SISC上的微金屬柱或凸塊；(iii)在FISIP及/或SISIP中的金屬栓塞；(iv)SISIP上的微金屬柱及凸塊；(v)TSVs；(vi)在中介載板中的TSVs上(或下方)的複數金屬接墊、柱或凸塊；(vi)TPVs；(viii)在BISD中的金屬栓塞；及/或(ix)在BISD上或上方的銅接墊、銅柱或凸塊或銲料凸塊提供交互連接線結構或系統在z軸方向，用於交互連接或耦接邏輯區塊，及(或)在FPGA/HBM CSP封裝中的不同FPGA晶片內的或在堆疊邏輯驅動器中不同單層封裝邏輯驅動器堆疊封裝內的記憶體單元或陣列，在z軸方向的交互連接線系統內的交互連接線結構也是可編程的，在極低的成本下，可編程3D IIIE提供了幾乎無限量的電晶體或邏輯區塊、交互連接金屬線或連接線及記憶體單元/開關，可編程3D IIIE相似或類似人類的頭腦：(i)複數電晶體及(或)邏輯區塊(包括複數邏輯運算閘、邏輯運算電路、計算操作單元、計算電路、LUTs及/或交叉點開關)及或交互連接線等係相似或類似神經元(複數細胞體)或複數神經細胞；(ii)FISC的或SISC的金屬線或連接線是相似或類似樹突(dendrities)連接至神經元(複數細胞體)或複數神經細胞，微金屬柱或凸塊連接至接收器係用於FPGA/HBM CSP封裝中的FPGA IC晶片內邏輯區塊(包括複數邏輯運算閘、邏輯運算電路、計算操作單元、計算電路、LUTs及(或)交叉點開關)的複數輸入係相似或類似突觸末端的突觸後細胞：(iii)長距離的複數連接經由FISC的金屬線或連接線、SISC、FISIP及/或SISIP、及(或)BISD、及TSVs、複數金屬接墊、柱或凸塊、包含在SISC上的微銅柱或凸塊、中介載板中的TSVs上或下方的複數金屬接墊、柱或凸塊、TPVs、及(或)銅接墊、複數金屬柱或凸塊或在BISD上或上方的銲料凸塊形成，其相似或類似軸突(axons)連接至神經元(複數細胞體)或複數神經細胞，微金屬柱或凸塊連接至複數驅動器或發射器用於FPGA/HBM CSP封裝中的FPGA IC晶片內的邏輯區塊(包括複數邏輯運算閘、邏輯運算電路、計算操作單元、計算電路、LUTs及(或)交叉點開關)的複數輸出，其相似或類似於在軸突末端的複數突觸前細胞(pre-synaptic cells)。
本發明另一方面提供依據多晶片封裝技術製造的該邏輯驅動器，其中該邏輯驅動器係為扇出交互連接線技術(Fan-Out Interconnection Technology(FOIT)型式，該FOIT是依據扇出交互連接線或重分佈(Re-Distribution Layer(RDL)的多晶片封裝技術，用於連接在邏輯驅動器中之晶片或封裝，該FOIT邏輯驅動器可經由三方法形成：(A)在製程中放置晶片或封裝為第一步驟(Chip-First)；(i)晶片朝上；(ii)晶片朝下，(B)在製程中形成重配置線線為第一步驟(RDL-first)，然後將晶片或封裝以覆晶封裝的方式接合在RDL上，三種方法的處理順序不同，但結構相似。方法(A)(i)的處理步驟如下所述：
(1)提供一晶片載板、支架、模具或基板，此晶片載板、支架、模具或基板可以一晶圓型式(例如直徑是8吋、12吋或18吋的晶圓)，或正方形面板型式或長方形面板型式(例如是寬度或長度大於或等於20公分(cm)、30cm、50cm、75cm、100cm、150cm、200cm或300cm)，此晶片載板、支架、模具或基板的材質可以是矽材質、金屬材質、陶瓷材質、玻璃材質、鋼金屬材質、塑膠材質、聚合物材質、環氧樹脂基底聚合物材質或環氧樹脂基底化合物材 質。該些晶片或封裝可被設置、固定或黏著在晶片載板、支架、模具或基板上，該些晶片或封裝包括：標準商業化DRAM IC晶片或FPGA/HBM CSP封裝、專用控制晶片、專用I/O晶片、專用控制晶片及專用I/O晶片、IAC、DCIAC、DCDI/OIAC晶片及(或)運算IC晶片及(或)計算IC晶片，例如是CPU晶片、GPU晶片、DSP晶片、TPU晶片或APU晶片，該些晶片或封裝可設置、固定或黏著在晶片載板、支架、模具或基板上，其中晶片具有電晶體的那側或表面朝上或是CSP封裝的正面朝上，該些晶片的矽基板的背面(也就是沒有電晶體的那側或是CSP封裝的背面)朝下，並且被設置、固定或黏著在晶片載板、支架、模具或基板上。
(2)例如使用旋轉塗佈的方式、網版印刷方式或滴注方式或灌模方式將一材料、樹脂或化合物填入複數晶片或封裝之間的間隙或空間及覆蓋在複數晶片的表面，此灌模方式包括壓力灌模(使用上模及下模的方式)或澆注灌模(使用滴注方式)，此材料、樹脂或化合物可以是一聚合物材質，例如包括聚酰亞胺、苯並環丁烯、聚對二甲苯、環氧樹脂基底材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，此聚合物以是日本Asahi Kasei公司所提供的感光性聚酰亞胺/PBO PIMELTM、或是由日本Nagase ChemteX公司提供的以環氧樹脂為基底的灌模化合物、樹脂或密封膠，此材料、樹脂或化合物被使在(經由塗佈、印刷、滴注或灌模)載板、支架、模具或基板之上及在複數晶片的背面上至一水平面，如(i)將複數晶片或封裝的間隙或空間填滿；(ii)將複數晶片或封裝的最頂端表面覆蓋，(iii)將位在晶片或封裝上微型銅凸塊或金屬柱之間的間隙或空間填滿；(iv)將位在晶片或封裝上的微型銅凸塊或金屬柱的上表面覆蓋，使用CMP拋光或研磨方式將、微型銅凸塊或金屬柱、使用的材料、樹脂或化合物的表面平整化，CMP或研磨程序被進行直到晶片上或封裝上全部微型銅凸塊或金屬柱的上表面曝露，然後載板、支架、模具或基板：(i)在CMP拋光或研磨製程之後移除，且在形成邏輯驅動器的頂部交互連接線結構(Top Interconnection Scheme in,on or of the logic drive(TISD)(將在以下說明中揭露)之前；(ii)在隨後的製造步驟中保留，並在完成以晶圓或面板格式下，完成製造邏輯驅動器的所有製程步驟後將其移除；或(iii)將其保留作為己切割或分割後最終邏輯驅動器結構中的一部分，執行例如CMP研磨程序或晶片背面研磨技術以去除載板、支架、模具或基板。另外，晶圓或面板的薄化製程，例如是CMP拋光或研磨方式或是晶片背面研磨技術可以執行，以移除部分的晶圓或面板，以使該晶圓或面板薄化，此薄化程序可在晶圓或面板製程中，在全部的晶圓或面板的製程結束後，及在晶圓或面板被分割、切割產生複數單獨的邏輯驅動器單元之前執行。
(3)以晶圓及或面板級的方式形成TISD在己平坦化後的材料、樹脂或化合物上或上方且位在微型金屬凸塊或金屬柱所曝露的上表面上，該TISD包括複數金屬層以及複數金屬間介電層，該金屬間介電層位在每二金屬層之間，且TISD可選擇性地包括一絕緣介電層位在平坦化後的材料、樹脂或化合物上，且位於TISD最底層交互連接線金屬層與平坦化後的材料、樹脂或化合物之間，TISD的交互連接線金屬層的金屬線係在該些晶片上方且水平延伸橫跨該晶片或封裝的邊界，換句話說，該金屬線穿過邏輯驅動器的晶片或封裝之間的間隙或空間，TISD的交互連接線金屬層的金屬線可連接或耦接邏輯驅動器中的二個(或多個)晶片或封裝之電路，該TISD包括由複數浮凸製程所形成之複數電鍍銅層及複數金屬間介電絕緣聚合物層，此聚合物材料可作為TISD的介電絕緣聚合物層的材料，例如是聚酰亞胺、苯並環丁烯、聚對二甲苯、環氧樹脂基底材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)。
TISD交互連接金屬線具有與COIP封裝中的中介載板之SISIP的相同之說明及規格且具有COIP封裝中的中介載板之FISIP/SISIP的功能。
(4)經由如上述之浮凸製程形成銅金屬柱或銲料凸塊位在TISD的最頂層絕緣介電層之上或上方，及位在TISD的最頂層絕緣介電層的開口中所曝露TISD的最頂層交互連接線金屬層之上表面上。
(5)分離、分割或切割己完成的晶圓或面板，其包括分離、分割或切割位在二相鄰邏輯驅動器之間的材料或結構，填充在二相鄰邏輯驅動器之間的該材料(例如是聚合物)被分離、分割或切割成單獨的邏輯驅動器單元。
經由FOIT多晶片封裝形成的邏輯驅動器可更包括TPV及/或BISD，這二者皆是相似於COIP邏輯驅動器中的TPVs或BISD，該FOIT邏輯驅動器的TPVs或BISD的功能及說明與COIP邏輯驅動器中的TPVs或BISD相同。
上述所揭露COIP邏輯驅動器中的結構及設計之全部說明、功能及目的可以應用至FOIT邏輯驅動器中的對應之結構與設計。
本發明另一方面提供使用一交互連接線基板(Interconnection Substrate(IS))在晶片在交互連接線基板(Chip-On-Interconnection-Substrate(COIS))封裝中形成邏輯驅動器，該IS包括PCB板或BGA基板的交互連接線結構及嵌入式細線橋接式交互連接線在矽基板上(silicon Fineline Interconnection Bridges,(FIB))，該FIB係在IS基板上的複數IC晶片之間或複數CSP封裝之間使用高速、高密度的交互連接線，該FIB包括第一交互連接線結構位在FIBs的基板上(First Interconnection Schemes on the substrates of FIBs(FISIB))及/或第二交互連接線結構位在FIBs的基板上(Second Interconnection Schemes on the substrates of FIBs(SISIB))，該FISIB的揭露、製造步驟、說明及特徵係為上述中介載板的FISIP的揭露及說明，該SISIB的揭露、製造步驟、說明及特徵係為上述中介載板的SISIP的揭露及說明，然後該FIBs嵌入在IS中，該IS經由PCB或BGA製程所形成，例如是係使用壓合介電絕緣層及銅箔之半加成製程(semi-additive copper process)，該介電絕緣層可包括FR4(包含環氧樹脂或)或三氮雜苯樹脂(Bismaleimide-Triazine Resin；BT樹脂)
COIS封裝與COIP封裝相同，除了係用IS來取代中介載板，該IS的交互連接結構包括PCB基板或BGA基板的交互連接線結構及嵌入在IS中的FIB，其中FIB包括FISIB及/或SISIB，該IS的交互連接線結構的目的及功能與中介載板的交互連接線結構(FISIP及/或SISIP)相同，該IC晶片或封裝可組裝、接合或封裝在IS上，該IC晶片或封裝如上述所揭露之說明，包括：標準商業化DRAM IC晶片或FPGA/HBM CSP封裝、專用控制晶片、專用I/O晶片、專用控制晶片及專用I/O晶片、IAC、DCIAC、DCDI/OIAC晶片及(或)運算IC晶片及(或)計算IC晶片，例如是CPU晶片、GPU晶片、DSP晶片、TPU晶片或APU晶片
該邏輯驅動器經由COIS多晶片封裝形成，其更可包括TPV及BISD，其類似於在COIP邏輯驅動器中的TPVs或BISD，此COIS邏輯驅動器的TPVs及BISD的說明及功能與COIP邏輯驅動器中的TPVs或BISD之說明及功能相同。
上述所揭露COIP邏輯驅動器中的結構及設計之全部說明、功能及目的可以應用至COIS邏輯驅動器中的對應之結構與設計。
將經由對說明性實施例、隨附圖式及申請專利範圍之以下詳細描述的評述，使本發明之此等以及其他組件、步驟、特徵、效益及優勢變得明朗。
當以下描述連同隨附圖式一起閱讀時，可更充分地理解本發明之配置，該等隨附圖式之性質應視為說明性而非限制性的。該等圖式未必按比例繪製，而是強調本發明之原理。
398:揮發性記憶體單元
446:記憶體單元
447:電晶體
448:電晶體
449:電晶體
451:字元線
452:位元線
453:位元條線
449:開關
258:通過/不通過開關
222:電晶體
223:電晶體
533:反相器
293:電晶體
294:電晶體
292:三態緩衝器
295:電晶體
296:電晶體
297:反相器
379:交叉點開關
211:多工器
217:開關緩衝器
218:開關緩衝器
207:反相器
273:ESD保護電路或裝置
275:接收器
274:驅動器
272:I/O連接墊
341:I/O電路
282:二極管
281:節點
283:二極管
285:電晶體
286:電晶體
287:與非閘
288:或非閘
289:反相器
374:驅動器
386:電晶體
389:反相器
291:反相器
290:NAND閘
372:I/O連接墊
373:ESD保護電路或裝置
375:接收器
203:I/O電路
382:二極管
381:節點
383:二極管
387:與非閘
385:電晶體
388:或非閘
390:NAND器
391:反相器
2014:可編程邏輯單元(LC)
490:記憶體單元
364:不可編程交互連接線
210:查找表(LUT)
201:可編程邏輯區塊(LB)
361:可編程交互連接線
362:記憶體單元
502:晶片內交互連接線
200:FPGA IC晶片
377:I/O連接埠
209:致能連接墊
231:輸入選擇(IS)接墊
232:輸出選擇(OS)連接墊
205:電源連接墊
206:接地連接墊
229:時脈連接墊(CLK)
2021:重覆電路矩陣
2020:重覆電路單元
277:I/O連接埠
2023:切割區域
2022:密封環
423:記憶體矩陣區塊
410:DPIIC晶片
190:操作模組
690:細線交互連接線橋接晶片(FIB)
250:非揮發性記憶體(NVM)IC晶片
300:邏輯驅動器
402:創新的ASIC或COT晶片
269:處理及計算IC晶片(PCIC)
371:晶片間交互連接線
265:專用控制及I/O晶片
269a:GPU晶片
269b:CPU晶片
251:HBM IC晶片
360:方塊
271:外部電路
416:控制匯流排
417:晶片致能(CE)線
315:資料匯流排
475:外部電路
471:緩衝區塊
2:半導體基板
4:半導體元件
6:交互連接線金屬層
12:絕緣介電層
14:保護層
20:第一晶片交互連接線結構(FISC)
29:第二晶片交互連接線結構(SISC)
14a:開口
42:聚合物層
27:交互連接線金屬層
34:微型金屬凸塊或微型金屬柱
24:銅層
18:黏著層
22:種子層
40:銅層
28a:黏著層
28b:種子層
26a:黏著層
42a:開口
100:半導體晶片
26b:種子層
32:銅層
33:銲料層
37:銅層
38:銲料層
49:銲料層
6b:金屬接墊
6c:金屬接墊
33:銲錫層
32:銅層
564:底部填充材料
159:記憶體模組
688:控制晶片
563:接合接點
48:銅層
49:金屬層(蓋)
157:矽穿孔栓塞
153:絕緣介電層
156:電鍍銅層
154:黏著層
155:種子層
2b:半導體基板背面
570:微型金屬凸塊或金屬柱
52:絕緣接合層
6a:金屬接墊
52a:開口
158:接合接點
100b:半導體晶圓
100c:半導體晶圓
565:聚合物層
551:中介載板
560:中介載板的一第一交互連接線結構(FISIP)
588:中介載板的第二交互連接線結構
582:封裝體貫穿通道(TPV)
581:銅層
561:交互連接線結構
583:微型金屬凸塊或金屬柱
311:堆疊封裝(POP)結構
112:銲料層
300:COIP封裝結構
113:基板單元
79:背面交互連接線結構(BISD)
27a:金屬接墊
684:交互連接線基板
191a:接合接點
191b:接合接點
661:芯層
668:金屬層
695:灌模材料
圖式揭示本發明之說明性實施例。其並未闡述所有實施例。可另外或替代使用其他實施例。為節省空間或更有效地說明，可省略顯而易見或不必要之細節。相反，可實施一些實施例而不揭示所有細節。當相同數字出現在不同圖式中時，其係指相同或類似組件或步驟。
當以下描述連同隨附圖式一起閱讀時，可更充分地理解本發明之態樣，該等隨附圖式之性質應視為說明性而非限制性的。該等圖式未必按比例繪製，而是強調本發明之原理。
第1A圖及第1B圖為本發明實施例第一型及第二型SRAM單元的電路示意圖。
第2A圖至第2C圖為本發明實施例第一型、第二型及第三型通過/不通過開關的電路示意圖。
第3A圖及第3B圖為本發明實施例複數通過/不通過開關之第一型及第二型交叉點開關的電路示意圖。
第4圖為本發明實施例之多工器的電路示意圖。
第5A圖係根據本申請案之實施例所繪示之大型I/O電路之電路圖。
第5B圖係根據本申請案之實施例所繪示之小型I/O電路之電路圖。
第6A圖係根據本申請案之實施例所繪示之可編程邏輯單元之方塊圖。
第6B圖為本發明實施例之計算運算器的方塊示意圖。
第6C圖揭露本發明之實施例的邏輯操作器的真值表。
第6D圖揭露本發明之實施例的標準商業化FPGA IC晶片之可編程邏輯區塊的方塊示意圖。
第7圖揭露本發明之實施例的由第三類型的交叉點開關編程的可編程交互連接線的電路圖。
第8A圖為本發明實施例的標準商業化FPGA IC晶片的方塊上視圖。
第8B圖為本發明實施例之標準商業化FPGA IC晶片的佈局上視圖。
第9圖係為根據本申請案之實施例所繪示之專用於可編程交互連接(dedicated programmable-interconnection,DPI)之積體電路(IC)晶片之上視圖。
第10A圖至第10D圖為本發明實施例各種型式標準商業化邏輯驅動器中封裝有各種晶片的多種佈置的上視圖。
第11圖係為本申請案之實施例所繪示之在標準商業化邏輯驅動器中交互連接線形式之示意圖。
第12圖為本發明實施例中依據一個(或多個)標準商業化FPGA IC晶片和HBM記憶體IC晶片所建構的一可擴展邏輯結構的複數資料匯流排及一個(或多個)標準商業化FPGA IC晶片的複數控制匯流排之方塊示意圖。
第13圖為本發明實施例在一標準商業化FPGA IC晶片內進行編程及操作之演算法方塊示意圖。
第14A圖至第14F圖為本發明實施例各種類型半導體晶片的剖面示意圖。
第15A圖或第15B圖為本發明實施例各種型式記憶體模組的剖面示意圖。
第16A圖及第16B圖為本發明實施例接合一熱壓式凸塊至一熱壓式接墊的製程剖面示意圖。
第16C圖及第16D圖為本發明實施例直接接合製程的剖面示意圖。
第17A圖至第17G圖為本發明實施例形成第一型及第二型操作模組(即是FPGA/HBM堆疊3D晶片級封裝)的製程示意圖。
第18A圖及第18B圖為本發明實施例之熱壓式凸塊接合至熱壓式接墊的接合製程剖面示意圖。
第19A圖至第19G圖為本發明實施例形成另一第一型及第二型操作模組(即是FPGA/HBM堆疊3D晶片級封裝)的製程剖面示意圖。
第20A圖及第20B圖為本發明實施例各種類型中介載板的剖面示意圖。
第21A圖至第21E圖為本發明實施例中第一型晶片/模組位在中介載 板(chip/module-on-interposer package,COIP)封裝的剖面示意圖。
第21F圖為本發明第一型COIP封裝的堆疊封裝(POP)封裝技術的堆疊結構之剖面示意圖。
第21G圖為本發明實施例第三型COIP封裝的剖示意圖。
第21H圖為本發明實施例第五型COIP封裝的剖示意圖。
第21I圖為本發明第五型COIP封裝的堆疊封裝(POP)封裝技術的堆疊結構之剖面示意圖。
第22A圖及第22B圖為本發明實施例之熱壓式凸塊接合至熱壓式接墊的接合製程剖面示意圖。
第22C圖及第22D圖為本發明實施例之熱壓式凸塊接合至熱壓式接墊的接合製程剖面示意圖。
第23A圖至第23E圖為本發明各種實施例中第二型COIP封裝的剖面示意圖。
第23F圖為第二型COIP封裝的堆疊封裝(package-on-package,POP)封裝技術的堆疊結構之剖面示意圖。
第23G圖為本發明實施例第四型COIP封裝的剖示意圖。
第23H圖為本發明實施例第六型COIP封裝的剖示意圖。
第23I圖為第六型COIP封裝的堆疊封裝(package-on-package,POP)封裝技術的堆疊結構之剖面示意圖。
第24圖繪示根據本發明另一實施例之標準商業化邏輯驅動器之剖面示意圖。
第25圖繪示根據本發明另一實施例之標準商業化邏輯驅動器之剖面示意圖。
雖然在圖式中已描繪某些實施例，但熟習此項技術者應瞭解，所描繪之實施例為說明性的，且可在本發明之範疇內構想並實施彼等所示實施例之變化以及本文所述之其他實施例。
靜態隨機存取記憶體(SRAM)單元的說明
(1)第一種類型的揮發性記憶體單元
揭露本發明之實施例的第一種型式之揮發性記憶體單元的電路圖。參照 第1A圖，第一類型的揮發性記憶體單元398，其具有一記憶體單元446，亦即是靜態隨機存取記憶體(SRAM)單元，其可以具有由4個資料鎖存電晶體447和448組成的記憶體單元446，即兩對P型MOS電晶體447和N型MOS電晶體448均具有彼此耦接的汲極端、彼此耦接的閘極端以及耦接至電源電壓Vcc和接地參考電壓Vss的源極端。在左邊那對中的P型和N型MOS電晶體447和448的閘極端耦接至右邊那對中的P型和N型MOS電晶體447和448的汲極端，用作為用於記憶體單元446的一第一資料輸出Out1之記憶體單元446的第一輸出點，右邊的那對中的P型和N型MOS電晶體447和448的閘極端耦接至左邊的那對中的P型及N型MOS電晶體447和448的汲極端，用作為用於記憶體單元446的一第二資料輸出Out2之記憶體單元446的第二輸出點。
參照第1A圖，第一類型的揮發性記憶體單元398可以進一步包括兩個開關或轉移(寫入)電晶體449(例如N型或P型MOS電晶體)，其中的第一個電晶體之閘極端連接到字元線451，其通道(channel)之一端子耦接到位元線452，而通道的另一端子耦接到左邊那對中的P型和N型MOS電晶體447和448的汲極端和右邊那對中的P型和N型MOS電晶體447和448的閘極端，第二個電晶體之閘極端耦接至字元線451，而其通道(channel)之一端耦接至一位元條線(bit-bar)453，而通道之另一端耦接至右邊那對中的P型和N型MOS電晶體447和448的汲極端及左邊那對中的P型和N型MOS電晶體447和448的閘極端。位元線452上的邏輯準位(level)與位條線453上的邏輯準位(level)相反。開關449可以被認為是用於將編程碼或資料寫入4個資料鎖存電晶體447和448的儲存節點(即在4個資料鎖存電晶體447和448的汲極端和閘極端)的一編程電晶體。可以通過字元線451控制開關449，以經由第一個開關449之通道開啟從字元線451至左邊那對中的P型和N型MOS電晶體447和448的汲極端和右邊那對中的P型和N型MOS電晶體447和448的閘極端之間的連接，進而將右邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線之邏輯準位及左邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線之邏輯準位重新加載到位元線452上的邏輯準位。此外，位元條線453可以經由第二個開關449的通道耦接到右邊那對中的P型和N型MOS電晶體447和448的汲極端以及左邊那對中的P型和N型MOS電晶體447和447的閘極端，進而將左邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線之邏輯準位及右邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線之邏輯準位重新加載到位元條線453上的邏輯準位。因此，位元線452上的邏輯準位(level)可以在右邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線中及在左邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線中被記錄或鎖存，位元條線453上的邏輯準位(level)可以在左邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線中及在右邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線中被記錄或鎖存。
(2)第二類揮發性記憶體單元
第1B圖揭露本發明之實施例的第二類型揮發性記憶體單元的電路圖。參照第1B圖，第二種類型的揮發性記憶體單元398，其具有記憶體單元446，亦即是靜態隨機存取記憶體(SRAM)單元，可以具有如第1A圖所示的記憶體單元446。第二類型的揮發性記憶體單元398可以進一步具有開關或轉移(寫入)電晶體449(例如N型或P型MOS電晶體)，其閘極端耦接 至字元線451和通道(channel)，該通道的一端子耦接至位元線452，且該通道另一端子耦接至左邊那對中的P型和N型MOS電晶體447和448的汲極端以及右邊那對中的P型和N型MOS電晶體447和448的閘極端。該開關449可被認為是用於將編程碼或資料寫入4個資料鎖存電晶體447和448的儲存節點中(即在4個資料鎖存電晶體447和448的汲極和閘極端)的一編程電晶體。可以通過字元線451控制開關449，以經由第一個開關449之通道開啟從字元線451至左邊那對中的P型和N型MOS電晶體447和448的汲極端和右邊那對中的P型和N型MOS電晶體447和448的閘極端之間的連接，進而將右邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線之邏輯準位及左邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線之邏輯準位重新加載到位元線452上的邏輯準位。因此，位元線452上的邏輯準位(level)可以在右邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線中及在左邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線中被記錄或鎖存，與位元線452上的邏輯準位(level)相反的邏輯準位(level)可以在左邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線中及在右邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線中被記錄或鎖存。
通過/不通過開關的說明內容
(1)第一類型的通過/不通過開關
第2A圖係為根據本申請案之實施例所繪示之第一型通過/不通過開關之電路圖。請參見第2A圖，第一型通過/不通過開關258包括N型金屬氧化物半導體(metal-oxide-semiconductor,MOS)電晶體222及P型MOS電晶體223，該N型MOS電晶體222與P型MOS電晶體223相互並聯耦接，該第一型通過/不通過開關258的每一該N型MOS電晶體222與P型MOS電晶體223可配置形成一通道，該通道的一端位在(耦接至)該通過/不通過開關258的節點N21上，而該通道相對的另一端位在(耦接至)該通過/不通過開關258的節點N22，因此節點N21與節點N22之間的連接可由該第一型通過/不通過開關258設定”導通”或”不導通”。第一型通過/不通過開關258包括一反相器533，其位在其輸入點上的資料輸入耦接於N型MOS電晶體222之閘極及節點SC-3，作為其輸出點以資料輸出耦接於P型MOS電晶體223之閘極，反相器533適於將其輸入反向而形成其輸出。
(2)第二種類型的通過/不通過開關
第2B圖係為根據本申請案之實施例所繪示之第二型通過/不通過開關之電路圖。請參見第2B圖，第二型通過/不通過開關258可以是多級三態緩衝器292或是開關緩衝器，在每一級中，均具有一對的P型MOS電晶體293及N型MOS電晶體294，兩者的汲極係相互地耦接在一起，而兩者的源極係分別地連接至電源端Vcc及接地端Vss。在本實施例中，多級三態緩衝器292係為二級三態緩衝器292，亦即為二級反向器，分別為第一級及第二級，分別具有一對的P型MOS電晶體293及N型MOS電晶體294。在該對之第一級之該對P型MOS電晶體293及N型MOS電晶體294的閘極端位在該通過/不通過開關258的節點N21上。第一級之該對P型MOS電晶體293及N型MOS電晶體294的汲極耦接至第二級(也就是輸出級)之該對P型MOS電晶體293及N型MOS電晶體294的閘極，第二級之該對P型MOS電晶 體293及N型MOS電晶體294的汲極端耦接至其它該通過/不通過開關258的節點N22。
請參見第2B圖，第二類型該通過/不通過開關258還包括一開關機制，此開關機制可使多級三態緩衝器292用以作為致能(enable)多級三態緩衝器292或禁能(disable)多級三態緩衝器292，其中該開關機制包括：(1)控制P型MOS電晶體295的源極端係耦接至電源端(Vcc)，而其汲極係耦接至第一級及第二級之P型MOS電晶體293的源極端；(2)控制N型MOS電晶體296的源極端係耦接至接地參考電壓(Vss)，而其汲極端係耦接至第一級及第二級之N型MOS電晶體294的源極端；以及(3)反相器297用以將耦接控制N型MOS電晶體296之閘極端之該通過/不通過開關258的一資料輸入SC-4(位在反相器297的輸入點上)反相，以作為耦接至控制P型MOS電晶體295之閘極端的反相器297資料輸出(位在反相器297之輸出點)。
例如，如第2B圖所示，當通過/不通過開關258具有邏輯準位“1”的資料輸入SC-4以開啟通過/不通過開關258時，通過/不通過開關258可以放大其資料輸入，並且將其資料輸入從節點N21的輸入點傳輸到節點N22的輸出點作為資料輸出。當通過/不通過開關258具有處於邏輯準位“0”的資料輸入SC-4以關閉通過/不通過開關258時，通過/不通過開關258可能既不傳遞來自其本身的資料，也不能將資料通過其開關258，且也不將資料從其節點N22傳輸到其節點N21。
(3)第三類型通過/不通過開關
第2C圖係為根據本申請案之實施例所繪示之第五型通過/不通過開關之電路圖。針對繪示於第2B圖及第2C圖中的相同標號所指示的元件，繪示於第2C圖中的該元件可以參考該元件於第2B圖中的說明。請參見第2C圖，第五型通過/不通過開關258可以包括一對的如第2B圖所繪示之多級三態緩衝器292或是開關緩衝器。位在左側之多級三態緩衝器292中第一級的P型及N型MOS電晶體293及294之閘極端(位在通過/不通過開關258的節點N21上)係耦接至位在右側之多級三態緩衝器292中第二級(即是輸出級)的P型及N型MOS電晶體293及294之汲極端。位在右側之多級三態緩衝器292中第一級的P型及N型MOS電晶體293及294之閘極端(位在通過/不通過開關258的節點N22上)係耦接至位在左側之多級三態緩衝器292中第二級(即是輸出級)的P型及N型MOS電晶體293及294之汲極端。針對位在左側之多級三態緩衝器292，其反相器297用以將耦接在其控制N型MOS電晶體296之閘極端的該通過/不通過開關258的一資料輸入SC-5(位在反相器297的輸入點上)反相，以作為耦接至控制P型MOS電晶體295之閘極端的反相器297資料輸出(位在反相器297之輸出點)。針對位在右側之多級三態緩衝器292，其反相器297用以將耦接在其控制N型MOS電晶體296之閘極端的該通過/不通過開關258的一資料輸入SC-6(位在反相器297的輸入點上)反相，以作為耦接至控制P型MOS電晶體295之閘極端的反相器297資料輸出(位在反相器297之輸出點)。
舉例而言，請參見第2C圖，當該通過/不通過開關258的一資料輸入SC-5的邏輯準位(值)為“1”時，會開啟位在左側之多級三態緩衝器292，且該通過/不通過開關258的一資料輸入SC-6的邏輯準位(值)為“0”時，會關閉位在右側之多級三態緩衝器292，第三類型通過/不通過開關258可放大其資料輸入並通過其資料從位在節點N21處的輸入點傳輸至位在節點N22處的輸 出點，當該通過/不通過開關258的一資料輸入SC-5的邏輯準位(值)為“0”時，會關閉位在左側之多級三態緩衝器292，且該通過/不通過開關258的一資料輸入SC-6的邏輯準位(值)為“1”時，會開啟位在右側之多級三態緩衝器292，該第三類型通過/不通過開關258可放大其資料輸入並通過其資料從位在節點N22處的輸入點傳輸至位在節點N21處的輸出點，以作為資料輸出，當該通過/不通過開關258的一資料輸入SC-5的邏輯準位(值)為“0”時，會關閉位在左側之多級三態緩衝器292，第三類型的通過/不通過開關258既不能將資料從其節點N21傳輸到其節點N22，也不能將資料從其節點N22傳輸到其節點N21，當該通過/不通過開關258的一資料輸入SC-5的邏輯準位(值)為“1”時，會開啟位在左側之多級三態緩衝器292，且該通過/不通過開關258的一資料輸入SC-6的邏輯準位(值)為“1”時，會開啟位在右側之多級三態緩衝器292，第三類型的通過/不通過開關258可以放大其資料輸入並將其資料輸入從其節點N21處的輸入點傳輸至其節點N22處的輸出點作為其資料輸出，或者放大其資料輸入並使其通過從其節點N22處的輸入點到其節點N21處的輸出點的資料輸入作為其資料輸出。
由通過/不通過開關構成的交叉點開關之說明
(1)第一種交叉點開關
第3A圖係為根據本申請案之實施例所繪示之由四個通過/不通過開關所組成之第一型交叉點開關之電路圖。請參見第3A圖，四個通過/不通過開關258可組成第一型交叉點開關379，其中每一通過/不通過開關258可以是如第2A圖至第2C圖所繪示之第一型至第三型通過/不通過開關258之任一型。第一型交叉點開關379可以包括四個接點N23至N26，四個接點N23至N26之每一個可以透過六個通過/不通過開關258之其中兩個耦接四個接點N23至N26之另一個。第一型交叉點開關379之中心節點適於透過其四個通過/不通過開關258分別耦接至其四個接點N23至N26，每一型通過/不通過開關258之節點N21及N22之其中一個係耦接至四個接點N23至N26之其中一個，其節點N21及N22之另一個係耦接至第一型交叉點開關379之中心節點。舉例而言，第一型交叉點開關379可開啟使資料經由其左側及上側的通過/不通過開關258從其節點N23傳輸至其節點N24、透過其上側及下側的通過/不通過開關258耦接至接點N25、以及/或者透過其上側及右側的通過/不通過開關258耦接至接點N26。
(2)第二類交叉點開關
第3B圖係為根據本申請案之實施例所繪示之由六個通過/不通過開關所組成之第二型交叉點開關之電路圖。請參見第3B圖，六個通過/不通過開關258可組成第一型交叉點開關379，其中每一通過/不通過開關258可以是如第2A圖至第2C圖所繪示之第一型至第三型通過/不通過開關之任一型。第二型交叉點開關379可以包括四個接點N23至N26，四個接點N23至N26之每一個可以透過六個通過/不通過開關258之其中一個耦接四個接點N23至N26之另一個。每一通過/不通過開關258之節點N21及節點N22之其中一個係耦接至四個接點N23至N26之其中一個，其節點N21及N22之另一個係耦接至四個接點N23至N26之另一個。舉例而言，第二型交叉點開關379可開啟使資料經由其該些六個通過/不通過開關258其中第一個從其節點N23傳輸至其節點N24，第一個之該些六個通過/不通過開關258係位在接點N23及接 點N24之間，以及/或者第二型交叉點開關379之接點N23適於透過其該些六個通過/不通過開關258其中第二個耦接至接點N25，第二個之該些六個通過/不通過開關258係位在接點N23及接點N25之間，以及/或者第二型交叉點開關379之接點N23適於透過其該些六個通過/不通過開關258其中第三個耦接至接點N26，第三個之該些六個通過/不通過開關258係位在接點N23及接點N26之間。
多工器(multiplexers(MUXER))說明
第4圖揭露本發明之實施例的多工器(multiplexers)的電路圖。參照第4圖所示，多工器(multiplexers(MUXER))211可具有針對第一輸入資料組(例如，A0和A1)平行排列設置的第一組的兩個輸入點，以及針對第二輸入資料組(例如，D0,D1,D2和D3)平行排列設置的第二組的四個輸入點。多工器(multiplexers,(MUXER))211可以依據位在第一組輸入點的其第一輸入資料組(即A0及A1)，從位在第二組輸入點之其第二輸入資料組中選擇一資料輸入(例如D0，D1，D2或D3)，作為其輸出點處的資料輸出Dout。
參照第4圖所示，多工器(multiplexers)211可以包括多級開關緩衝器(例如，兩級開關緩衝器217和218)，它們彼此耦接或逐級耦接。為了更詳細地說明，多工器(multiplexers)211可在第一級(即，輸入級)中以兩對的形式包括四個成對平行排列的開關緩衝器217，每個開關緩衝器217具有與輸入多工器211的第一輸入資料組中的資料A1相關聯之第一資料的一第一輸入點，及與輸入多工器211的第二輸入資料組的資料(D0,D1,D2或D3)相關聯之一第二資料的一第二輸入點。在第一級中的四個開關緩衝器217中的每一個可以根據在其第一輸入點處的第一資料輸入來接通或斷開，其第二資料輸入從其第二輸入點處至其輸出點。多工器(multiplexers)211可包括一反相器207，其具有用於多工器211之第一輸入資料組的資料A1之一輸入點，其中反相器207用以將多工器211的該第一輸入資料組的資料A1予以反相，以作為位在反相器207的一輸出點的資料輸出。在第一級中的每對中的兩個開關緩衝器217中的一個，其可以根據在其第一輸入點處耦接反相器207的輸入點和輸出點之一輸入的第一資料，來開啟從其第二輸入點至其輸出點通過該第二資料輸入，作為在第一級中該對開關緩衝器217的一資料輸出；可以根據位在第一輸入點處耦接至反相器207的輸入點和輸出點中的另一個的輸入的第一資料，來關閉第一級中每一對中的另一個開關緩衝器217，而不讓第二個資料從其第二輸入點傳輸到其輸出點通過。在第一級中的該每對中的兩個開關緩衝器217的輸出點可以彼此耦接。例如，在第一級中位在高處的一對兩個開關緩衝器217中的較高(頂部)之一個開關緩衝器的第一輸入點耦接至反相器207的輸出點，及耦接至與輸入多工器211的第二輸入資料組之資料D0相關聯之其第二資料的其第二輸入點；在第一級中位在高處的一對兩個開關緩衝器217中的較低(底部)之一個開關緩衝器的第一輸入點耦接至反相器207的輸出點，並耦接至輸入至與多工器211的第二輸入資料組之資料D1相關聯的第二資料之第二輸入點，可以根據位在其第一輸入點處所輸入的第一資料來開啟接通第一級中的位在最高處之該對的兩個開關緩衝器217中的較高一個，以使其所輸入第二資料從其第二輸入點通過至其輸出點，該輸出點係作為在該第一級中位在高處之該對開關緩衝器217的資料輸出；可以根據位在其第一輸入點處所輸入的第一資料來關閉第一級中的位在最高處之該對的兩個開關緩衝器217中的較低一個，以使其所輸入第二資料無法從其第二輸入 點通過至其輸出點。因此，可依據位在其二個第一輸入點處(其分別耦接至反相器207之輸入點及輸出點)來開關在第一級中該二對開關緩衝器217中的每一個，以從其二個第二輸入點中的一個輸入其第二資料中之一個至其輸出點，其中該輸出點耦接至在第二級(亦即是輸出級)中開關緩衝器218中的一個之一第二輸入點，作為在該第一級中二對之開關緩衝器217的每一個之資料輸出。
參照第4圖所示，多工器(multiplexers)211可以包括在第二級(亦即是輸出級)一對二平行二開關緩衝器218，每一個開關緩衝器218具有與輸入多工器211的第一輸入資料組之資料A0相關聯的一第一資料之第一輸入點，及與輸入在第一級中二對開關緩衝器217之一的資料輸出的一第二資料之一第二輸入點，在第二級(即輸出級)中該對二開關緩衝器218中的每一個可以根據在其第一輸入點處的第一資料輸入來接通或斷開，其第二資料輸入從其第二輸入點處至其輸出點。多工器(multiplexers)211可包括一反相器208，其具有用於多工器211之第一輸入資料組的資料A0之一輸入點，其中反相器208用以將多工器211的該第一輸入資料組的資料A0予以反相，以作為位在反相器208的其輸出點的資料輸出。在第二級(即輸出級)中的該對中的兩個開關緩衝器218中的一個，其可以根據在其第一輸入點處耦接反相器208的輸入點和輸出點之一輸入的第一資料，來開啟從其第二輸入點至其輸出點通過該第二資料輸入，作為在第二級中該對開關緩衝器218的一資料輸出；可以根據位在第一輸入點處耦接至反相器208的輸入點和輸出點中的另一個的輸入的第一資料，來關閉第二級(即輸出級)中該對中的另一個開關緩衝器218，而不讓第二個資料從其第二輸入點傳輸到其輸出點通過。在第二級(即輸出級)中的該該對中的兩個開關緩衝器218的輸出點可以彼此耦接。例如，在第二級(即輸出級)中位在高處的該對兩個開關緩衝器218中的較高(頂部)之一個開關緩衝器的第一輸入點耦接至反相器208的輸出點，及耦接至與輸入在第一級中二對開關緩衝器217中位在頂部那一個之資料輸出端的其第二資料相關聯的其第二輸入點；在第二級(即輸出級)中該對兩個開關緩衝器218中的較低(底部)之一個開關緩衝器的第一輸入點耦接至反相器208的輸出點，並耦接至在第一級中二對開關緩衝器218中底部的那一個之資料輸出相關聯的其第二資料之其第二輸入點。可根據位在其第一輸入點處所輸入的第一資料來開啟接通第二級(即輸出級)中該對的兩個開關緩衝器218中的較高一個，以使其所輸入第二資料從其第二輸入點通過至其輸出點，該輸出點係作為在該第二級中該對開關緩衝器218的資料輸出；可以根據位在其第一輸入點處所輸入的第一資料來關閉接通第二級(即輸出級)中之該對的兩個開關緩衝器218中的較低一個，以使其所輸入第二資料無法從其第二輸入點通過至其輸出點。因此，可依據位在其二個第一輸入點處(其分別耦接至反相器207之輸入點及輸出點)來開關在第二級(即輸出級)中該對開關緩衝器218，以從其二個第二輸入點中的一個輸入其第二資料中之一個至其輸出點，該輸出點作為在第二級(即輸出級)中該對開關緩衝器218之資料輸出。
參照第4圖，第2B圖所示的第二類型的通過/不通過開關或開關緩衝器292可供耦接至該多工器211之該對開關緩衝器218的輸出點。通過/不通過開關或開關緩衝器292可以在其節點N21處的輸入點在最後一級(例如，在這種情況下在第二級或輸出級)中耦接至一對開關緩衝器218的輸出點。對於由與第2B圖至第4圖所示相同的元件標號表示的元件，第4圖中所示的元件標號的說明/規格可以參考第2B圖中所示的元件標號的說明/規格。因此，如第4圖所示之多 工器(MUXER)211可以在其第二組四個輸入點處從其第二輸入資料組(例如，D0,D1,D2和D3)中選擇一資料輸入，在其輸出點處作為其資料輸出Dout，其中選擇係依據在其第一組二輸入點處之其第一輸資料組(例如是A0及A1)進行選擇。該第二類型通過/不通過開關292可放大與該多工器211之該對開關緩衝器218的資料輸出Dout相關聯的其資料輸入，以作為位在其節點N22(輸出點)的其資料輸出。
大型I/O電路說明
第5A圖揭露本發明之實施例的大型I/O電路的電路圖。參照第5A圖，半導體晶片可以包括多個I/O連接墊272，每個I/O連接墊272耦接至其大型ESD保護電路或裝置273、其大型驅動器274和其大型接收器275。大型驅動器274、大型接收器275和大型ESD保護電路或裝置273可以組成一個大型I/O電路341。大型ESD保護電路或裝置273可以包括一個二極管282，該二極管282的陰極耦接至電源電壓Vcc，陽極耦接至節點281，且二極管283具有陰極和耦接至節點281及一陽極耦接至接地參考電壓Vss，節點281耦接至I/O連接墊272之一。
參照第5A圖，大型驅動器274可以具有用於啟用大型驅動器274的第一資料輸入L_Enable的第一輸入點和用於第二資料輸入L_Data_out的第二輸入點，並且可以被配置以放大或驅動第二資料輸入L_Data_out作為其在節點281的輸出點處的資料輸出，以通過該I/O連接墊272傳輸到半導體晶片外部的電路。大型驅動器274可以包括P-N型MOS電晶體285和N型MOS電晶體286各自具有在節點281處彼此耦接作為其輸出點的汲極端，以及分別耦接至電源電壓Vcc和接地基準電壓Vss的源極端。大型驅動器274可以具有：“與非”閘287，其具有在與P型MOS電晶體285的閘極端耦接的“與非”閘287的輸出點處輸出的資料；以及“或非”閘288，其具有在P型MOS電晶體285的輸出端處輸出的資料。或非閘288耦接至N型MOS電晶體286的閘極端。與非閘287可在其第一輸入點具有與在反相器289的輸出點處與其反相器289的資料輸出相關聯的第一資料輸入。大型驅動器274的輸出和與大型驅動器274的第二資料輸入L_Data_out相關聯的第二資料輸入處的第二資料輸入，以對其第一和第二資料輸入執行與非運算，作為其資料輸出耦接至輸出它的P型MOS電晶體285的閘極端。或非閘288可以在與大型驅動器274的第二資料輸入L_Data_out相關聯的其第一輸入點處具有第一資料輸入，並且在與第一資料輸入S_Enable相關聯的第二輸入點處具有第二資料輸入。小型驅動器374的第一資料輸入S_Enable以對其第一和第二資料輸入執行NOR運算，作為其在與N型MOS電晶體386的閘極端耦接的輸出點處的資料輸出。反相器389可以用以在與小型驅動器374的第一資料輸入S_Enable相關聯的其輸入點處將其資料輸入反相，作為在其與NAND閘387的第一輸入點耦接的輸出點處的資料輸出。
參照第5A圖，當大型驅動器274具有邏輯準位(level)“1”的第一資料輸入L_Enable時，與非閘287的資料輸出始終處於邏輯準位(level)“1”以關閉P型MOS電晶體285，並且或非閘288的資料輸出總是處於邏輯準位(level)“0”，以關閉N型MOS電晶體286。由此，大型驅動器274可以通過以下方式禁用：它的第一資料輸入L_Enable和大型驅動器274可能不會將第二資料輸入L_Data_out從其第二輸入點傳輸到節點281的輸出點。
參照第5A圖，當大型驅動器274具有處於邏輯準位(level)“0”的第一資料輸入L_Enable時，可以啟用大型驅動器274，同時，如果大型驅動器274具有處於邏輯準位(level)“0”的第二資料輸入L_Data_out，則NAND閘287及NOR閘288的資料輸出處於邏輯準位(level)“1”，以關閉P型MOS電晶體285和N型MOS電晶體286，進而大型驅動器274在節點281處的資料輸出處於邏輯準位(level)“0”，以傳輸給該I/O連接墊272中的一個。如果大型驅動器274具有第二資料輸入L_Data_out為邏輯準位(level)“1”，則NAND閘287及NOR閘288的資料輸出的邏輯準位(level)“0”，以開通P型MOS電晶體285和關閉N型MOS電晶體286，進而使大型驅動器274在節點281的資料輸出處於邏輯準位(level)“1”，以傳輸給該I/O連接墊272中的一個。因此，大型驅動器274可以通過其第一資料輸入L_Enable而啟用，以將位在其第二輸入點的其第二資料輸入L_Data_out放大或驅動，作為位在節點281且位在其輸出點的資料輸出，以通過I/O連接墊272中的一個傳輸到半導體晶片外部的電路。
參照第5A圖，大型接收器275在其第一輸入點處具有第一資料輸入L_Inhibit，並且在其第二輸入點處具有第二資料輸入，該第二資料輸入耦接至該I/O連接墊272之其中之一，以經由大型接收器275將其放大或驅動作為其資料輸出L_Data_in。大型接收器275可經由從其資料輸出L_Data_in(其與其第二資料輸入相關聯)產生的其第一資料輸入L_Inhibit所禁止/抑制。大型接收器275可以包括NAND閘290和反相器291，該反相器291具有在反相器291的輸入點處與NAND閘290的一資料輸出相關聯的資料輸入。該NAND閘290具有用於其第一資料輸入的第一輸入點(與大型接收器275的第二資料輸入相關聯)以及具有用於其第二資料輸的一第二輸入點(與該大型接收器275的第一資料輸入L_Inhibit相關聯)，以在其第一資料輸入及第二資料輸作執行一NAND操作，作為位在其輸出點處(其耦接至其反相器291的輸入點)的資料輸出，該反相器291可以用以將與NAND閘290的資料輸出相關聯的其資料輸入反相以作為在其輸出點處的資料輸出，並作為大型接收器275在大型接收器275的輸出點處之其資料輸出L_Data_in。
參照第5A圖，當大型接收器275的第一資料輸入L_Inhibit的邏輯準位(level)為“0”時，NAND290的資料輸出的邏輯準位(level)總是為“1”，且大型接收器275的資料輸出L_Data_in之邏輯準位(level)總是為“0”。進而，禁止大型接收器275從與在節點281處之其第二資料輸入相關聯所產生其資料輸出L_Data_in．
參照第5A圖，當大型接收器275具有邏輯準位(level)“1”的第一資料輸入L_Inhibit時，大型接收器275可以被激活。同時，如果大型接收器275通過其中之一該I/O連接墊272從半導體晶片外部電路以邏輯準位(level)“1”輸入第二資料，則NAND閘290的資料輸出位在邏輯準位(level)“0”。進而大型接收器275之其資料輸出L_Data_in位在邏輯準位(level)“1”。如果大型接收器275通過其中之一該I/O連接墊272從半導體晶片之外部電路以邏輯準位(level)“0”輸入第二資料，則NAND閘290的資料輸出位在邏輯準位(level)“1”。因此，大型接收器275可經由其第一資料輸入L_Inhibit信號激活，以通過其中之一該I/O連接墊272放大或驅動從半導體晶片外部的電路輸入的第二資料，以作為其資料輸出L_Data_in。
參照第5A圖，大型I/O電路274可經由一大型驅動器274提供其輸出電容或驅動能力(或負載)，例如是在2pF與100pF之間、2pF與50pF之間、2pF與30pF之間、介於2pF和20 pF之間、2pF和15pF之間、2pF和10pF之間、或2pF和5pF之間、或大於2pF、3pF、5pF、10pF、15pF或20pF。另外，該大型I/O電路274具有經由其大型接收器275及/或大型ESD保護電路273提供之輸入電容，例如係介於2pF與100pF之間、2pF與50pF之間、2pF與30pF之間、介於2pF和20pF之間、2pF和15pF之間、2pF和10pF之間或2pF和5pF之間、或大於2pF、3pF、5pF、10pF、15pF或20pF。該大型ESD保護電路或裝置273的尺寸可以介於0.5pF至20pF之間、介於5pF至15pF之間、0.5pF至10pF之間、0.5pF至5pF之間或在0.5pF至2pF之間、或者大於0.5pF、1pF、2pF、3pF、5pF或10pF。
小型I/O電路說明
第5B圖揭露本發明之實施例的小型I/O電路的電路圖。參照第5B圖，半導體晶片可以包括多個I/O連接墊372，每個I/O連接墊372耦接至其小型ESD保護電路或裝置373、其小型驅動器374和其小型接收器375。小型驅動器374、小型接收器375和小型ESD保護電路或裝置373可以組成一個小型I/O電路203。小型ESD保護電路或裝置373可以包括一個二極管382，該二極管382的陰極耦接至電源電壓Vcc，陽極耦接至節點381，且二極管383具有陰極和耦接至節點381及一陽極耦接至接地參考電壓Vss，節點381耦接至I/O連接墊372之一。
參照第5B圖，小型驅動器374可以具有用於啟用小型驅動器374的第一資料輸入S_Enable的第一輸入點和用於第二資料輸入S_Data_out的第二輸入點，並且可以被配置以放大或驅動第二資料輸入S_Data_out作為其在節點381的輸出點處的資料輸出，以通過該I/O連接墊372傳輸到半導體晶片外部的電路。小型驅動器374可以包括P-N型MOS電晶體385和N型MOS電晶體386各自具有在節點381處彼此耦接作為其輸出點的汲極端，以及分別耦接至電源電壓Vcc和接地基準電壓Vss的源極端。小型驅動器374可以具有：“與非”閘387，其具有在與P型MOS電晶體385的閘極端耦接的“與非”閘387的輸出點處輸出的資料；以及“或非”閘388，其具有在P型MOS電晶體385的輸出端處輸出的資料。或非閘388耦接至N型MOS電晶體386的閘極端。與非閘387可在其第一輸入點具有與在反相器389的輸出點處與其反相器389的資料輸出相關聯的第一資料輸入。小型驅動器374的輸出和與小型驅動器374的第二資料輸入S_Data_out相關聯的第二資料輸入處的第二資料輸入，以對其第一和第二資料輸入執行與非運算，作為其資料輸出耦接至輸出它的P型MOS電晶體385的閘極端。或非閘388可以在與小型驅動器374的第二資料輸入S_Data_out相關聯的其第一輸入點處具有第一資料輸入，並且在與噪聲相關聯的第二輸入點處具有第二資料輸入。冷杉小型驅動器374的st資料輸入S_Enable以對其第一和第二資料輸入執行NOR運算，作為其在與N型MOS電晶體386的閘極端耦接的輸出點處的資料輸出。反相器389可以用以在與小型驅動器374的第一資料輸入S_Enable相關聯的其輸入點處將其資料輸入反相，作為在其與NAND閘387的第一輸入點耦接的輸出點處的資料輸出。
參照第5B圖，當小型驅動器374具有邏輯準位(level)“1”的第一資料輸入S_Enable時，與非閘387的資料輸出始終處於邏輯準位(level)“1”以關閉P型MOS電晶體385，並且或非閘388的資料輸出總是處於邏輯準位(level)“0”，以關閉N型MOS電晶體386。由此，小 型驅動器374可以通過以下方式禁用：它的第一資料輸入S_Enable和小型驅動器374可能不會將第二資料輸入S_Data_out從其第二輸入點傳輸到節點381的輸出點。
參照第5B圖，當小型驅動器374具有處於邏輯準位(level)“0”的第一資料輸入S_Enable時，可以啟用小型驅動器374，同時，如果小型驅動器374具有處於邏輯準位(level)“0”的第二資料輸入S_Data_out，則NAND閘387及NOR閘388的資料輸出處於邏輯準位(level)“1”，以關閉P型MOS電晶體385和N型MOS電晶體386，進而小型驅動器374在節點381處的資料輸出處於邏輯準位(level)“0”，以傳輸給該I/O連接墊372中的一個。如果小型驅動器374具有第二資料輸入S_Data_out為邏輯準位(level)“1”，則NAND閘387及NOR閘388的資料輸出的邏輯準位(level)“0”，以開通P型MOS電晶體385和關閉N型MOS電晶體386，進而使小型驅動器374在節點381的資料輸出處於邏輯準位(level)“1”，以傳輸給該I/O連接墊372中的一個。因此，小型驅動器374可以通過其第一資料輸入S_Enable而啟用，以將位在其第二輸入點的其第二資料輸入S_Data_out放大或驅動，作為位在節點381且位在其輸出點的資料輸出，以通過I/O連接墊372中的一個傳輸到半導體晶片外部的電路。
參照第5B圖，小型接收器375在其第一輸入點處具有第一資料輸入S_Inhibit，並且在其第二輸入點處具有第二資料輸入，該第二資料輸入耦接至該I/O連接墊372之其中之一，以經由小型接收器375將其放大或驅動作為其資料輸出L_Data_in。小型接收器375可經由從其資料輸出L_Data_in(其與其第二資料輸入相關聯)產生的其第一資料輸入S_Inhibit所禁止/抑制。小型接收器375可以包括NAND器390和反相器391，該反相器391具有在反相器391的輸入點處與NAND器390的一資料輸出相關聯的資料輸入。該NAND器390具有用於其第一資料輸入的第一輸入點(與小型接收器375的第二資料輸入相關聯)以及具有用於其第二資料輸的一第二輸入點(與該小型接收器375的第一資料輸入S_Inhibit相關聯)，以在其第一資料輸入及第二資料輸作執行一NAND操作，作為位在其輸出點處(其耦接至其反相器391的輸入點)的資料輸出，該反相器391可以用以將與NAND器390的資料輸出相關聯的其資料輸入反相以作為在其輸出點處的資料輸出，並作為小型接收器375在小型接收器375的輸出點處之其資料輸出L_Data_in。
參照第5B圖，當小型接收器375的第一資料輸入S_Inhibit的邏輯準位(level)為“0”時，NAND290的資料輸出的邏輯準位(level)總是為“1”，且小型接收器375的資料輸出L_Data_in之邏輯準位(level)總是為“0”。進而，禁止小型接收器375從與在節點381處之其第二資料輸入相關聯所產生其資料輸出L_Data_in．
參照第5B圖，當小型接收器375具有邏輯準位(level)“1”的第一資料輸入S_Inhibit時，小型接收器375可以被激活。同時，如果小型接收器375通過其中之一該I/O連接墊372從半導體晶片外部電路以邏輯準位(level)“1”輸入第二資料，則NAND器390的資料輸出位在邏輯準位(level)“0”。進而小型接收器375之其資料輸出L_Data_in位在邏輯準位(level)“1”。如果小型接收器375通過其中之一該I/O連接墊372從半導體晶片之外部電路以邏輯準位(level)“0”輸入第二資料，則NAND器390的資料輸出位在邏輯準位(level)“1”。因此，小型接收器375可經由其第一資料輸入S_Inhibit信號激活，以通過其中之一該I/O連接墊372放大或驅動從半導體晶片外部的電路輸入的第二資料，以作為其資料輸出L_Data_in。
參照第5B圖，該小型I/O電路203可經由一小型驅動器374提供其輸出電容或驅動能力(或負載)，例如是在0.05pF與2pF之間或0.1pF與1pF之間、或小於2pF或1pF。另外，該小型I/O電路374具有經由其小型接收器375及/或小型ESD保護電路373提供之輸入電容，例如係介於0.05pF與2pF之間或介於0.1pF與1pF之間、或小於2pF或1pF。
可編程邏輯區塊的說明/規範
第6A圖揭露本發明之實施例的可編程邏輯單元的方塊圖的示意圖。參照第6A圖，可編程邏輯區塊(LB)(或元件)可以包括一個(或多個)可編程邏輯單元(LC)2014，每個可編程邏輯單元(LC)2014用以在其輸入點處對其輸入資料組執行邏輯運算。每個可編程邏輯單元(LC)2014可以包括多個記憶體單元(即配置編程記憶體(CPM)單元)，每個記憶體單元2014用以保存或儲存查找表(LUT)210的結果值(或資料)之其中之一和具有如第4圖中所示用於一第一輸入資料組之平行排列第一組的兩個輸入點(例如是A0和A1)及具有如第4圖中所示用於一第二輸入資料組之平行排列第二組的四個輸入點(例如是D0、D1、D2和D3)的多工器(MUXER)211，其中每一個記憶體單元2014與該查找表(LUT)210中之儲存值或結果值(或資料)之其中之一相關聯，該多工器(MUXER)211可配置用從其第二輸入資料組中選擇一資料輸入(亦即是如第4圖中之D0,D1,D2或D3)，此選擇係依據與每一該可編程邏輯單元(LC)2014的輸入資料組相關聯的第一輸入資料組進行選擇，所選擇之該資料輸入作為位在每一該可編程邏輯單元(LC)2014的一輸出點處的一資料輸出Dout。
參照第6A圖，每個記憶體單元490(即配置編程記憶體(CPM)單元)可以參考如第1A圖或第1B圖所示的記憶體單元446。多工器(multiplexers,(MUXER))211可以具有其第二輸入資料組(例如，如第4圖所示的D0、D1、D2和D3)，其每一個輸入資料與其中之一記憶體單元490(亦即是如第1A圖或第1B圖中的記憶體單元446的第一資料輸出Out1及第二資料輸出Out2)的資料輸出(亦即是配置編程記憶體(CPM)資料)相關聯，其中該資料輸出係經由不可編程之交互連接線364(其係為無法被編程的交互連接線)傳輸。或者，每一可編程邏輯單元(LC)2014更可包括如第2B圖及第4圖中第二類型通過/不通過開關或開關緩衝器292，其具有輸入點耦接至其多工器(MUXER)211的輸出點，以放大其多工器211的資料輸出Dout，作為每一可編程邏輯單元(LC)2014之一資料輸出(位在每一該可編程邏輯單元(LC)2014的一輸出點上)，其中第二類型通過/不通過開關或開關緩衝器292可具有與另一個記憶體單元490(亦即是如第1A圖或第1B圖中的記憶體單元446的第一資料輸出Out1及第二資料輸出Out2)的資料輸出(亦即是配置編程記憶體(CPM)資料)相關聯的資料輸入SC-4。
參照第6A圖，每個可編程邏輯單元(LC)2014可以具有記憶體單元490(即配置編程記憶體(CPM)單元)，其配置為可被編程為儲存或保存查找表(LUT)210的結果值或編程碼以執行邏輯運算，例如是AND運算、NAND運算、OR運算、NOR運算、EXOR運算或其他布爾(Boolean)運算，或組合兩個(或多個)以上運算操作的運算操作。對於這種情況，每一該可編程邏輯單元(LC)2014可以在其輸入點處對其輸入資料組(例如，A0和A1)執行邏輯操作運算，作為在其輸出點處的資料輸出Dout。
更詳細解說，該每個可編程邏輯單元(LC)2014可以包括數量為2n的記憶體單元490(即配置編程記憶體(CPM)單元)，每個記憶體單元用以保存或儲存查找表(LUT)210的其中之一結果值、及具有平行排列設置之第一輸入資料組(例如A0-A1)的多工器(multiplexers,(MUXER))211，及數量為2n個且平行排列的第二組輸入點的第二輸入資料組(例如D0-D3)，每個輸入點與查找表(LUT)210中的結果值或編程碼之一相關聯，其中對於這種情況，數字n可介於2至8之間，在此例中為2。多工器(MUXER)211可被配置從其第二輸入資料組中選擇一資料輸入(亦即是D0-D3的其中之一個)，以作為在每一可編程邏輯單元(LC)2014的輸出點處充當該每個可編程邏輯單元(LC)2014的資料輸出，其中選擇係依據與該每個可編程邏輯單元(LC)2014的輸入資料組相關聯的第一輸入資料組進行選擇。
可替代地，第6A圖所示，多個可編程邏輯單元(LC)2014可被配置被編程整合成為如第6B圖之一可編程邏輯區塊(LB)或元件201作為計算操作器，以執行計算操作(例如加法、減法、乘法或除法運算)。計算操作器可以是加法器、乘法器、多工器(multiplexers)、移位寄存器、浮點電路和/或除法電路。第6B圖揭露本發明之實施例的計算操作器的方塊圖。例如，如第6B圖所示，計算操作器可將二個二進位之資料輸入(即[A1,A0]和[A3,A2])乘以如第1C圖所示之一個四進位輸出資料集(即[C3,C2,C1,C0])，第6C圖為第6B圖所示的邏輯運算操作的真值表。
參照第6B圖及第6C圖所示，四個可編程邏輯單元(LC)2014(每個可編程邏輯單元可以參考如第6A圖所示的中一個)可被編程整合至計算操作器中。四個可編程邏輯單元(LC)2014中的每一個可以在其四個輸入點處具有其輸入資料組，該四個輸入點分別與計算操作器的輸入資料組[A1,A0,A3,A2]相關聯。計算操作器的每個可編程邏輯單元(LC)2014可依據其輸入資料組[A1,A0,A3,A2]生成計算操作器的四進位資料輸出的一資料輸出(例如，C0，C1，C2或C3)。在二進位制位元數(即[A1,A0])與二進位制位元數(即[A3,A2])相乘時，可編程邏輯區塊(LB)201可依據其輸入資料組[A1,A0,A3,A2]產生其四進位元數輸出資料組(即[C3,C2,C1,C0])。四個可編程邏輯單元(LC)2014的每個可具有其記憶體單元490，每個記憶體單元可稱為如第1A圖或第1B圖所示的記憶體單元446，以進行編程以保存或儲存查找表210(即Table-0,Table-1,Table-2或Table-3)之結果值或編程碼。
例如，參照第6B圖及第6C圖，四個可編程邏輯單元(LC)2014中的第一個可以具有其記憶體單元490(即配置編程記憶體(CPM)單元)，其用以保存或儲存結果值或編程碼。Table-0的查找表(LUT)210及其多工器(multiplexers,(MUXER))211用以根據與計算操作器之輸入資料組[A1,A0,A3,A2]相關聯的多工器(multiplexers,(MUXER))211的第一輸入資料組，分別從其多工器(multiplexers,(MUXER))211的第二輸入資料組D0-D15資料輸入分別來選擇一資料輸入，其中第二輸入資料組D0-D15資料輸入的每一個係與其記憶體單元490的其中之一個的資料輸出相關聯，亦即是在第1A圖或第1B圖中記憶體單元446之第一資料輸出Out1及第二資料輸出Out2的其中之一個，而記憶體單元490的其中之一個的資料輸出與Table-0的查找表(LUT)210之結果值或編程碼的其中之一個相關聯，所選擇該資料輸入作為可編程邏輯區塊(LB)201之四進位輸出資料集(即[C3,C2,C1,C0])的一二進位資料輸出。四個可編程邏輯單元(LC)2014中的第二個可 以具有其記憶體單元490(即配置編程記憶體(CPM)單元)及其多工器211，記憶體單元490用以保存或儲存表格-2(Table-2)的其查找表(LUT)210的結果值或編程碼，及多工器211係根據分別地與計算操作器中的輸入資料組[A1,A0,A3,A2]相關聯之其多工器211的第一輸入資料組，從其多工器211中的第二輸入資料組D0-D15中選擇一資料輸入，每個資料輸入與其記憶體單元490中的一個之資料輸出相關聯(亦即是在第1A圖或第1B圖中記憶體單元446的第一資料輸出Out1及第二資料輸出Out2中的一個)，該資料輸入與表格-1(Table-1)的其查找表(LUT)210的結果值或編程碼之一個相關聯，所選擇之資料輸入作為編程邏輯區塊(LB)201之四二進制位輸出資料組(亦即是[C3,C2,C1,C0])的一二進制資料輸出之其資料輸出C1。四個可編程邏輯單元(LC)2014中的第三個可以具有其記憶體單元490(即配置編程記憶體(CPM)單元)及其多工器211，記憶體單元490用以保存或儲存表格-1(Table-1)的其查找表(LUT)210的結果值或編程碼，及多工器211係根據分別地與計算操作器中的輸入資料組[A1,A0,A3,A2]相關聯之其多工器211的第一輸入資料組，從其多工器211中的第二輸入資料組D0-D15中選擇一資料輸入，每個資料輸入與其記憶體單元490中的一個之資料輸出相關聯(亦即是在第1A圖或第1B圖中記憶體單元446的第一資料輸出Out1及第二資料輸出Out2中的一個)，該資料輸入與表格-2(Table-2)的其查找表(LUT)210的結果值或編程碼之一個相關聯，所選擇之資料輸入作為編程邏輯區塊(LB)201之四二進制位輸出資料組(亦即是[C3,C2,C1,C0])的一二進制資料輸出之其資料輸出C2。四個可編程邏輯單元(LC)2014中的第四個可以具有其記憶體單元490(即配置編程記憶體(CPM)單元)及其多工器211，記憶體單元490用以保存或儲存表格-3(Table-3)的其查找表(LUT)210的結果值或編程碼，及多工器211係根據分別地與計算操作器中的輸入資料組[A1,A0,A3,A2]相關聯之其多工器211的第一輸入資料組，從其多工器211中的第二輸入資料組D0-D15中選擇一資料輸入，每個資料輸入與其記憶體單元490中的一個之資料輸出相關聯(亦即是在第1A圖或第1B圖中記憶體單元398的第一資料輸出Out1及第二資料輸出Out2中的一個)，該資料輸入與表格-3(Table-3)的其查找表(LUT)210的結果值或編程碼之一個相關聯，所選擇之資料輸入作為編程邏輯區塊201之四二進制位輸出資料組(亦即是[C3,C2,C1,C0])的一二進制資料輸出之其資料輸出C3。
進而，參照第6B圖及第6C圖，用作計算操作器的可編程邏輯區塊(LB)201可以由四個可編程邏輯單元(LC)2014組成，依據其輸入資料組[A1,A0,A3,A2]以生成其四進位輸出資料集，即[C3,C2,C1,C0]。
參照第6B圖和第6C圖，在3乘3的特定情況下，四個可編程邏輯單元(LC)2014中的每一個可以具有其多工器(MUXER)211，該多工器211可從其多工器(MUXER)211的D0-D15中選擇一資料輸入，其選擇係分別依據與運算操作器之輸入資料組(即[A1,A0,A3,A2]=[1,1,1,1])相關聯之多工器(MUXER)211的第一輸入資料組進行選擇，每一個與其查找表(LUT)210(Table-0,Table-1,Table-2及Table-3的其中之一個)之結果值或編程碼之其中之一個相關聯資料輸入為其資料輸出(亦即C0,C1,C2及C3其中之一)，並作為該可編程邏輯區塊(LB)201的四個二進制位輸出資料集(亦即[C3,C2,C1,C0]=[1,0,0,1])的一個二進制位資料輸出。四個可編程邏輯單元(LC)2014中的第一個可依據其輸入資料組以“1”的邏輯準位(level)生成其資料輸出C0(即[A1,A0,A3,A2]=[1、1、11])；四個可編程邏輯單元(LC)2014中的第二個可以依據其輸入資料組以邏輯準位(level)“0”生成其資料輸出C1(即[A1,A0,A3,A2]=[1、1 ，1，1])；四個可編程邏輯單元(LC)2014中的第三個可以依據其輸入資料組以邏輯準位(level)“0”生成其資料輸出C2(即[A1,A0,A3,A2]=[1、1，1，1])；四個可編程邏輯單元(LC)2014中的第四個可以依據其輸入資料組(即[A1,A0,A3,A2]=[1,1,1,1])。
可替代地，第6D圖揭露本發明之實施例的標準商業化FPGA IC晶片的可編程邏輯區塊之方塊圖。參照第6D圖，可編程邏輯區塊(LB)201可以包括(1)用於固定線路加法器中的一個(或多個)單元(A)2011，其數量例如在1至16個之間；(2)高速緩存和寄存器之一個(或多個)單元(C/R)2013，每個高速緩存和寄存器具有例如在256到2048位元之間的容量，以及(3)如第6A圖至第6C圖中的可編程邏輯單元(LC)2014，其數量介於64到2048之間。可編程邏輯區塊(LB)201可以進一步包括多個區塊內交互連接線2015，每個區塊內交互連接線2015在其陣列中的相鄰兩個單元2011、2013和2014之間的空間上延伸。對於可編程邏輯區塊(LB)201，其區塊內交互連接線2015可以被劃分為可編程交互連接線361，可編程交互連接線361可經由其記憶體單元362(如第3A圖、第3B圖和第7圖所示)和不可編程之交互連接線364(如第6A圖和第7圖中所示，不可編程之交互連接線364無法被編程)被編程用於交互連接線。
參考第6D圖，每個可編程邏輯單元(LC)2014可以具有其記憶體單元490(即配置編程記憶體(CPM)單元)，其數量範圍為4到256之間，每個記憶體單元490可用於保存或儲存其查找表210的結果值或編程碼之一，及其多工器(multiplexers,(MUXER))211可從具有位元寬度介於4至256之間的多工器(MUXER)211之第二輸入資料組中選擇一資料輸入作為其資料輸出，其選擇係依據具有位元寬度介於2至8之間的多工器(MUXER)211的第一輸入資料組進行選擇，其中位在多工器(MUXER)211的輸入點處係耦接至該區塊內交互連接線2015的可編程交互連接線361和不可編程之交互連接線364中至少一個，且位在其輸出點處係耦接至該區塊內交互連接線2015的可編程交互連接線361和不可編程之交互連接線364中至少一個。
可編程交互連接線之說明
第7圖揭露本發明之實施例的由第三類型的交叉點開關編程的可編程交互連接線的電路圖。除了如第3A圖和第3B圖之第一和第二類型的交叉點開關379之外，如第7圖所示之第三類型的交叉點開關379還包括如第4圖所示的四個多工器(MUXER)211。四個多工器(MUXER)211中的每一個可根據其第一輸入資料組(例如A0和A1)在其第一組輸入點處的資料，從其第二輸入資料組(例如D0-D2)中在其第二組輸入點處選擇一資料輸入，作為其資料輸出。四個多工器(multiplexers,(MUXER))211中的一個的第二組三個輸入點中的每一個可以耦接至四個多工器(multiplexers,(MUXER))211中的另二個中的一個的第二組三個輸入點之一，及耦接至四個多工器(multiplexers,(MUXER))211中的其它個之輸出點。因此，四個多工器(multiplexers,(MUXER))211中的每一個可依據其第一輸入資料組(即A0及A1)從其第二輸入資料組(亦即D0-D2)中選擇一資料輸入，在其第二組三個輸入點處耦接至在三個不同方向上延伸的三個相對應的可編程交互連接線361，並耦接至四個多工器(multiplexers,(MUXER))211中的另一個相對應的三個作為其資料輸出(例如，Dout)，在第三類型交叉點開關379的四個節點N23-N26之一的輸出點處耦接至在除三個不同方向以外的方向上延伸的的另一可編程交互連接線。例如，四個多工器(multiplexers,(MUXER))211中的最高的多工器可以根據其第一輸入資料組(例如A0和A1)從其第 二輸入資料組(例如D0-D2)中選擇資料選擇一資料輸入。分別位在第三組交叉點開關379的節點N24、N25和N26處(亦即是分別位在四個多工器(multiplexers)211的左側、下側和右側兩個輸出點處)的第二組三個輸入點分別作為其資料輸出位在第三類型交叉點開關379的節點N23處在其輸出點處。
參照第7圖，四個可編程交互連接線361可以耦接至第三類型交叉點開關379的相應四個節點N23-N26。進而，來自四個可編程交互連接線361之一的資料可以由第三類型交叉點開關379切換是否要傳輸給四個可編程交互連接線361中的另一個、兩個或三個。對於第三類型交叉點開關379，每一如第4圖中的四個多工器(multiplexers,(MUXER))211中的每一個具有其第一輸入資料組的資料輸入(例如A0和A1)，其與記憶體單元362(即配置編程記憶體(CPM)之一個的一資料輸出相關聯，該記憶體單元362例如是第1A圖或第1B圖中記憶體單元398的第一資料輸出Out1及第二資料輸出Out2中的一個。如第4圖所示之每個多工器(multiplexers,(MUXER))211具有資料輸入SC-4，該資料輸入SC-4與其另一個記憶體單元362(即配置編程記憶體(CPM)單元)的一資料輸出相關聯，該記憶體單元362例如是第1A圖或第1B圖中記憶體單元446的第一資料輸出Out1及第二資料輸出Out2中的一個。或者，參閱第7圖所示，第三類型交叉點開關379更包括四個第二類型通過/不通過開關或開關緩衝器258，其每一個具有輸入點耦接至如第4圖中的四個多工器(MUXERs)的其中之一個的輸出點。對於第三類型交叉點開關379，四個通過/不通過開關或開關緩衝器258的每一個用以依據四個通過/不通過開關或開關緩衝器258的每一個的資料輸入SC-4開啟導通或關閉通道至四個多工器(MUXERs)211其中之一個的資料輸出，亦即是Dout，作為在其輸出點處(亦即是節點23,24,25或26)的其資料輸出，此資料輸出(亦即是Dou)耦接至四條可編程交互連接線361的其中之一。例如，對於第三類型交叉點開關379，四個多工器(MUXERs)211中位在頂部的一個可耦接至四個通過/不通過開關或開關緩衝器258之頂部一個，用以依據四個通過/不通過開關或開關緩衝器258中位在頂部的一個的資料輸入SC-4來開啟導通或關閉四個多工器(MUXERs)211中位在頂部的一個的資料輸出(亦即Dout)，作為四個通過/不通過開關或開關緩衝器258中位在頂部的一個的資料輸出，亦即是節點23，該輸料輸出耦接至四條可編程交互連接線361中頂部的一條。對於第三類型交叉點開關379，每一通過/不通過開關或開關緩衝器258的資料輸入SC-4，其與第1A圖或第1B圖中的記憶體單元446之第一資料輸出Out1及第二資料輸出Out2的其中之一個之另一其記憶體單元362(亦即是配置編程記憶體(CPM)單元)的一資料輸出相關聯。
進而，對於第三類型交叉點開關379，每一記憶體單元362(即配置編程記憶體(CPM)單元)可被編程成為保存或儲存一編程碼之功能，以控制耦接至其第二組三個輸入點之四個可編程交互連接線361中的三條的每一條分別與耦接至其四個多工器(MUXERs)211的其中之一個之第二組三個輸入點，以及其它四條可編程交互連接線361中的其它條(其耦接至四個多工器(MUXERs)211的其中之一個的輸出點)之間的資料傳輸，也就是控制通過或不通過位在四個多工器(MUXERs)211的其中之一個之第二組對應的三個輸入點處之第二輸入資料組的資料輸入之其中之一(例如D0、D1或D2)，其中該第二輸入資料組三個輸入點(位在四個多工器(MUXERs)211的其中之一個之輸出點)分別係耦接至四個可編程交互連接線361中的三條作為四個多工器(MUXERs)211的其中之一個之資料輸出(即Dout)，而位在其輸出點處的該資料輸 出(即Dout)耦接至四個可編程交互連接線361中的其它條。
例如，參考第7圖，對於第三類型交叉點開關379，如第4圖所示中的四個多工器(multiplexers,(MUXER))211中之上面的那一個的第一輸入資料組的資料輸入(例如A0和A1)，其分別與它的三個記憶體單元362-1中的二個的資料輸出(即配置編程記憶體(CPM)資料)相關聯，每個記憶體單元都可參考如第1A圖或第1B圖所示的記憶體單元446之資料輸出Out1和Out2之一，以及在第4圖中第二類型通過/不通過開關或開關緩衝器258中頂部的那一個之資料輸入SC-4(其與其它三個記憶體單元362-1之資料輸出(亦即是配置編程記憶體(CPM)資料)相關聯)可參考如第1A圖或第1B圖所示的記憶體單元446之資料輸出Out1和Out2之一；如第4圖所示中的四個多工器(multiplexers,(MUXER))211中之左邊的那一個的第一輸入資料組的資料輸入(例如A0和A1)，其分別與它的三個記憶體單元362-2中的二個的資料輸出(即配置編程記憶體(CPM)資料)相關聯，每個記憶體單元都可參考如第1A圖或第1B圖所示的記憶體單元446之資料輸出Out1和Out2之一，以及在第4圖中第二類型通過/不通過開關或開關緩衝器258中左邊的那一個之資料輸入SC-4(其與其它三個記憶體單元362-2之資料輸出(亦即是配置編程記憶體(CPM)資料)相關聯)可參考如第1A圖或第1B圖所示的記憶體單元446之資料輸出Out1和Out2之一；如第4圖所示，四個多工器(multiplexers,(MUXER))211中的底部一個的第一輸入資料組的資料輸入(例如A0和A1)，其分別與其三個記憶體單元362-3中的二個的資料輸出相關(即配置編程記憶體(CPM)資料)，每個記憶體單元可參考如第1A圖或第1B圖所示之記憶體單元446的資料輸出Out1和Out2之一；在第4圖中第二類型通過/不通過開關或開關緩衝器258中底部的那一個之資料輸入SC-4(其與其它三個記憶體單元362-3之資料輸出(亦即是配置編程記憶體(CPM)資料)相關聯)可參考如第1A圖或第1B圖所示的記憶體單元446之資料輸出Out1和Out2之一；如第4圖所示，四個多工器(multiplexers,(MUXER))211中的右邊的一個的第一輸入資料組的資料輸入(例如A0和A1)其分別與其三個記憶體單元362-4中的二個之資料輸出相關(即配置編程記憶體(CPM)資料)，每個記憶體單元可以參考如第1A圖或第1B圖所示之記憶體單元446的資料輸出Out1和Out2之一。在第4圖中第二類型通過/不通過開關或開關緩衝器258中右邊的那一個之資料輸入SC-4(其與其它三個記憶體單元362-4之資料輸出(亦即是配置編程記憶體(CPM)資料)相關聯)可參考如第1A圖或第1B圖所示的記憶體單元446之資料輸出Out1和Out2之一；如第7圖所示，對於第三類型交叉點開關379，在對記憶體單元362-1、362-2、362-3和362-4(即配置編程記憶體(CPM)單元)編程之前或者在對記憶體單元362-1、362-2、362-3編程前，四個可編程交互連接線361可以不用於信號傳輸。對記憶體單元362-1、362-2、362-3和362-4(即配置編程記憶體(CPM)單元)被編程以儲存或保存編程碼(即是配置編程記憶體(CPM)資料)以從四個可編程交互連接線361之一傳輸資料至另一個，而四個可編程交互連接線361的另外兩個或其它三個，即從節點N23-N26之一傳輸資料到另一個，而該節點N23-N26中的另外二個或其它三個可在操作時用於信號傳輸。
可替代地，兩個可編程交互連接線361可以由如第2A圖至第2C圖所示之第一至第三類型中的任一種的通過/不通過開關258來控制，在該些可編程交互連接線361之間可傳輸或不傳輸資料。可編程交互連接線361中的一個可以耦接至第一類型至第三類型通過/不通過開關258之任一種的節點N21，並且可編程交互連接線361中的另一個可以耦接至通過/不通過開 關258的節點N22。通過/不通過開關258可以被接通以將資料從該可編程交互連接線361中的一個傳輸到該可編程交互連接線361中的另一個；也可關閉第一類型至第三類型通過/不通過開關258之任一種，使資料不從該可編程交互連接線361中的一個傳輸到該可編程交互連接線361中的另一個。
如第2A圖所示，第一類型的通過/不通過開關258具有與記憶體單元362(即配置編程記憶體(CPM)單元)的且經由不可編程之交互連接線364傳輸之一資料輸出(即配置編程記憶體(CPM)資料)相關聯的其資料輸出SC-3，其可參考如第1A圖或第1B圖中記憶體單元446的資料輸出Out1和Out2之一。因此，可以對記憶體單元362進行編程以保存或儲存編程碼以接通或斷開第一類型的通過/不通過開關258，以控制該可編程交互連接線361中的一個與該可編程交互連接線361中的另一個之間的資料傳輸，亦即是從第一類型通過/不通過開關258的節點N21通過或不通過資料至第一類型通過/不通過開關258的節點N22，或是從第一類型通過/不通過開關258的節點N22通過或不通過資料至第一類型通過/不通過開關258的節點N21。
如第2B圖所示，第二類型的通過/不通過開關258具有與記憶體單元362(即配置編程記憶體(CPM)單元)的且經由不可編程之交互連接線364傳輸之一資料輸出(即配置編程記憶體(CPM)資料)相關聯的其資料輸出SC-4，其可參考如第1A圖或第1B圖中記憶體單元446的資料輸出Out1和Out2之一。因此，可以對記憶體單元362進行編程以保存或儲存編程碼以接通或斷開第二類型的通過/不通過開關258，以控制該可編程交互連接線361中的一個與該可編程交互連接線361中的另一個之間的資料傳輸，亦即是從第二類型通過/不通過開關258的節點N21通過或不通過資料至第二類型通過/不通過開關258的節點N22。
如第2C圖所示，第三類型的通過/不通過開關258具有與記憶體單元362(即配置編程記憶體(CPM)單元)的且經由不可編程之交互連接線364傳輸之一資料輸出(即配置編程記憶體(CPM)資料)相關聯的其資料輸出SC-5，其可參考如第1A圖或第1B圖中記憶體單元446的資料輸出Out1和Out2之一。因此，可以對記憶體單元362進行編程以保存或儲存編程碼以接通或斷開第二類型的通過/不通過開關258，以控制該可編程交互連接線361中的一個與該可編程交互連接線361中的另一個之間的資料傳輸，亦即是從第三類型通過/不通過開關258的節點N21通過或不通過資料至第三類型通過/不通過開關258的節點N22，或是從第三類型通過/不通過開關258的節點N22通過或不通過資料至第三類型通過/不通過開關258的節點N21。
類似地，如第3A圖和第3B圖中的第一類型的交叉點開關379和第二類型的交叉點開關379中的每一個可由多個第一、第二或第三類型的通過/不通過開關258組成，其中每個第一、第二或第三類型的通過/不通過開關258可以具有其資料輸入SC-3、SC-4或(SC-5和SC-6)，其分別與上述之記憶體單元362(即配置程序記憶體(CPM)單元)的資料輸出(即配置程序記憶體(CPM)資料)相關聯。每個記憶體單元362可以被編程為保存或儲存編程碼，以切換每一第一類型及第二類型交叉點開關379，在操作時該資料可從第一類型及第二類型交叉點開關379之節點N23-N26之一傳輸到另一節點，而第一類型及第二類型交叉點開關379之節點N23-N26的另外兩個或另外三個節點可進行信號傳輸。四個可編程交互連接線361可以分別耦接至每一第一及第二類型的交叉點開關379的節點N23-N26，而因此可由每一第一及第二類型的交叉點開 關379控制以傳輸來自四個可編程交互連接線361中的一個至四個可編程交互連接線361中的另一個、兩個或三個。
標準商業化FPGA IC晶片的規格說明
第8A圖為本發明實施例的一標準商業化FPGA IC晶片的方塊上視圖，如第8A圖所示，該標準商業化FPGA IC晶片包括：(1)如第6A圖至第6D圖排列設置在中心區域一矩陣中複數可編程的邏輯區塊(LB)201；(2)排列設置在每一可編程邏輯區塊(LB)201周圍如第3A圖、第3B圖及第7圖的複數交叉點開關379；(3)在第3A圖、第3B圖及第7圖中複數記憶體單元362，其用以被編程以控制其交叉點開關379；(4)複數晶片內交互連接線502中的一條橫跨位二相鄰可編程邏輯區塊(LB)201之間的空間，其中晶片內交互連接線502可包括如第3A圖、第3B圖及第7圖中的可編程交互連接線361，用以由其記憶體單元362來進行交互連接線的編程，以及不可編程之交互連接線364用於編程其記憶體單元362；(5)如第5B圖中複數小型輸入/輸出(I/O)電路203的每一個具有該第二資料輸入S_Data_out的小型驅動器374(位在其小型驅動器374的第二輸入端)，其用以耦接其可編程交互連接線361或不可編程之交互連接線364，且複數小型輸入/輸出(I/O)電路203的每一個具有該第二資料輸出S_Data_in的小型接數器375(位在其小型接收器375的輸出端)，其用以耦接其可編程交互連接線361或不可編程之交互連接線364。
參照第8A圖，晶片內交互連接線502的可編程交互連接線361可以耦接至如第6D圖中所示之每個可編程邏輯區塊(LB)201的區塊內交互連接線2015的可編程交互連接線361。晶片內交互連接線502的不可編程之交互連接線364可耦接至如第6D圖所示之每個可編程邏輯區塊(LB)201的區塊內交互連接線2015的不可編程之交互連接線364。
參照第8A圖，每個可編程邏輯區塊(LB)201可以包括一個(或多個)如第6A圖至第6D圖所示之可編程邏輯單元(LC)2014，一個(或多個)可編程邏輯單元(LC)2014中的每一個可以在其輸入點處具有輸入資料組，每個輸入點耦接至晶片內交互連接線502的可編程和固定交互連接線361和364之一，並且可用以執行在其輸入資料組上的邏輯操作或邏輯計算操作作為其資料輸出，其資料輸出耦接至晶片內交互連接線502的可編程和固定交互連接線361和364中的另一個，其中計算操作可包括加法、減法、乘法或除法運算，並且邏輯運算可以包括諸如AND、NAND、OR或NOR運算之類的布爾運算(Boolean operation)。
參照第8A圖，標準商業化FPGA IC晶片200可以包括如第5B圖所示之多個I/O連接墊372，每個I/O連接墊372垂直位在其小型輸入輸出(I/O)電路203上方，例如，在第一時脈週期中，對於標準商業化FPGA IC晶片200的小型輸入/輸出(I/O)電路203中的一個，其小型驅動器374可以通過其小型驅動器374的第一資料輸入S_Enable來使能/啟用(enabled)以及其小型接收器375可以被其小型接收器375的第一資料輸入S_Inhibit而禁止/停止使用(Inhibit)。因此，其小型驅動器374可放大其小型驅動器374的第二資料輸入S_Data_out，作為其小型驅動器374的資料輸出，以傳輸至用於連接標準商業化FPGA IC晶片200之外部連接且垂直位在其小型輸入/輸出(I/O)電路203上方的其中之一I/O連接墊372，例如是傳輸至在外部的非揮發性記憶體IC晶片上，該第二資料輸入S_Data_out係與如第6A圖至第6D圖所示的標準商業化FPGA IC晶片200之其 中之一個可編程邏輯單元(LC)2014的資料輸出相關聯，例如是通過標準商業化FPGA IC晶片200的第一個(或多個)可編程交互連接線361和/或標準商業化FPGA IC晶片200的一個(或多個)交叉點開關379將第二資料輸入S_Data_out放大，其中每一個交叉點開關379耦接在第一個(或多個)可編程交互連接線361之間。
在第二時脈週期中，對於標準商業化FPGA IC晶片200的該小型輸入輸出(I/O)電路203中的一個，其小型驅動器374可以通過第一資料輸入S_Enable禁用(disabled)，其小型接收器375可以通過小型接收器375的第一資料輸入S_Inhibit激活。因此，小型接收器375可經由其中之一該I/O連接墊372放大從標準商業化FPGA IC外部電路所傳輸的小型接收器375的第二資料輸入，作為小型接收器375的資料輸出S_Data_in，該資料輸出S_Data_in與如第6A圖至第6D圖所示的標準商業化FPGA IC晶片200之其中之一個可編程邏輯單元(LC)2014的輸入資料組之一資料輸入相關聯，例如是通過標準商業化FPGA IC晶片200的第一個(或多個)可編程交互連接線361和/或標準商業化FPGA IC晶片200的一個(或多個)交叉點開關379將第二資料輸入放大，其中每一個交叉點開關379耦接在第一個(或多個)可編程交互連接線361之間。
參照第8A圖，標準的商業化FPGA IC晶片200可以包括多個I/O連接埠(I/O PORT)377，其數量例如在2到64之間，例如I/O連接埠(I/O PORT)1、I/O連接埠2、I/O連接埠3及I/O連接埠4，在這種情況下，每個I/O連接埠377可以包括(1)如第5B圖所示的小型I/O電路203，其數量介於4到256之間(例如是為64個的情況)，並平行排列設置在位元寬度介於4至256之間的資料輸輸中；及(2)如第5B圖所示的I/O連接墊372，其數目在4到256(例如是64個)的情況下平行排列，且分別垂直地位在小型I/O電路203上。
參照第8A圖，標準商業化FPGA IC晶片200可以進一步包括晶片致能(CE)連接墊209，該晶片致能連接墊209用以啟用或禁用標準商業化FPGA IC晶片200。例如，當啟用(CE)連接墊209的邏輯準位(level)為“0”時，則可使標準商業化FPGA IC晶片200處理標準商業化FPGA IC晶片200之外的電路之外部電路的資料及/或操作；當晶片致能(CE)連接墊209處於邏輯準位(level)“1”時，可以禁止處理標準商業化FPGA IC晶片200之外的電路之外部電路的資料及/或操作。
參照第8A圖，標準商業化FPGA IC晶片200可以包括複數輸入選擇(IS)接墊231，亦即是IS1,IS2,IS3及IS4接墊，其每一IS接墊用以接收與其I/O連接埠377(亦即是I/O連接埠1,I/O連接埠2,I/O連接埠3及I/O連接埠4中的一個的每一小型I/O電路203之小型接收器375的第一資料輸入S_Inhibit相關連聯的資料。為了更詳細地說明，該IS1接墊231可接收與I/O連接埠1的每一小型I/O電路203之小型接收器375的第一資料輸入S_Inhibit相關聯的資料，而該IS2接墊231可接收與I/O連接埠2的每一小型I/O電路203之小型接收器375的第一資料輸入S_Inhibit相關聯的資料，而該IS3接墊231可接收與I/O連接埠3的每一小型I/O電路203之小型接收器375的第一資料輸入S_Inhibit相關聯的資料，而該IS4接墊231可接收與I/O連接埠4的每一小型I/O電路203之小型接收器375的第一資料輸入S_Inhibit相關聯的資料。該標準商業化FPGA IC晶片200可依據位在IS接墊231(亦即是IS1接墊，IS2接墊，IS3接墊及IS4接墊)的邏輯值，從 其I/O連接埠377(亦即是I/O Port 1,I/O Port 2,I/O Port 3及I/O Port 4)中選擇一個(或多個)，以通過用於輸入操作的資料，一個(或多個)I/O連接埠377的每一小型I/O電路203依據位在IS接墊231處的邏輯值來選擇，其小型接收器375可經由小型接收器375的第一資料輸入S_Inhibit(其與一個(或多個)IS接墊231處的邏輯值相關聯)來激活，以放大或通過其小型接收器375的第二資料輸入，該第一資料輸入S_Inhibit係從標準商業化FPGA IC晶片200的外部電路經由標準商業化FPGA IC晶片200的輸入致能(IE)連接墊231傳輸，該I/O連接埠377中的一個之每該小型I/O電路203可從該標準商業化FPGA IC晶片200之外部電路通過I/O連接埠377的其中之一該I/O連接墊372傳輸，該I/O連接墊372係依據輸入選擇(IS)連接墊231中的一個(或多個)處的邏輯值選擇，放大或所通過的第二資料輸入作為其小型接收器375的該資料輸出S_Data_in，其與標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014(如第6A圖至第6D圖中所示)的輸入資料組之一資料輸入相關聯，其”放大或通過”例如係通過標準商業化FPGA IC晶片200之一個(或多個)如第3A圖、第3B圖及第7圖所示之交互連接線361傳輸。對於未依據輸入選擇(IS)連接墊231處的邏輯值選擇的標準商業化FPGA IC晶片200之其它個(或其它多個)I/O連接埠377的每個小型I/O電路203，其小型接收器375可以由其小型接收器375的第一資料輸入S_Inhibit(其與一個(或多個)IS接墊231處的邏輯值相關聯)來禁止/禁用。
例如，參考第8A圖，標準商業化FPGA IC晶片200可以具有(1)邏輯準位(level)為“0”的晶片致能(CE)連接墊209，(2)處於邏輯準位(level)“1”的IS1連接墊231，(3)處於邏輯準位(level)“0”之IS2連接墊231，以及(4)處於邏輯準位(level)“0”的IS3連接墊231；及(5)處於邏輯準位(level)“1”的IS4連接墊231，標準商業化FPGA IC晶片200可以根據其晶片致能(CE)連接墊209上的邏輯準位(level)來啟用，並且可以根據其IS1,IS2,IS3及IS4接墊231上的邏輯準位(level)來從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)選擇I/O連接埠(即I/O連接埠1)，以傳入用於輸入操作的資料。對於標準商業化FPGA IC晶片200的所選I/O連接埠377(即I/O連接埠1)的每個小型I/O電路203，其小型接收器375可以通過小型接收器375之第一個資料輸入S_Inhibit激活，其中該第一個資料輸入S_Inhibit與標準商業化FPGA IC晶片200的IS1墊231的邏輯準位相關聯，對於在標準商業化FPGA IC晶片200的未選擇的I/O連接埠(即I/O連接埠2、I/O連接埠3和I/O連接埠4)的每個小型I/O電路203中，其小型接收器375可以被其小型接收器375的第一資料輸入S_Inhibit(其與標準商業化FPGA IC晶片200的IS2,IS3及IS4接墊231處的邏輯值相關聯)禁止。
例如，參考第8A圖，標準商業化FPGA IC晶片200可以具有(1)邏輯準位(level)為“0”的晶片致能(CE)連接墊209，(2)處於邏輯準位(level)“1”之IS1連接墊231，(3)處於邏輯準位(level)“1”之IS2連接墊231；(4)處於邏輯準位(level)“1”之IS3連接墊231；以及(4)處於邏輯準位(level)“1”之IS4連接墊231，標準商業化FPGA IC晶片200可以根據其晶片致能(CE)連接墊209上的邏輯準位(level)來啟用，並且可以根據其IS2,IS3及IS4連接墊231上的邏輯準位(level)來從其全部I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)在同一時脈週期下，選擇I/O連接埠，對於標準商業化FPGA IC晶片200的所選I/O連接埠377((即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4))的每個小型I/O電路203，其小型接收器375可以通過小型接收器375之第一個資料輸入S_Inhibit激活，其中該第一個資料輸入S_Inhibit分別與標 準商業化FPGA IC晶片200的IS2,IS3及IS4連接墊231的邏輯準位相關聯。
例如，參照第8A圖，標準商業化FPGA IC晶片200可以包括(1)複數輸出選擇(OS)連接墊232(亦即是OS1,OS2,OS3及OS4連接墊)，其每一OS連接墊232用以接收與其I/O連接埠377中的一個之每一小型I/O電路203的小型驅動器之第一資料輸入S_Enable相關聯的資料，為了更詳細地說明，該OS1接墊232可接收與I/O連接埠1的每一小型I/O電路203之小型接收器374的第一資料輸入S_Enable相關聯的資料，而該OS2接墊232可接收與I/O連接埠2的每一小型I/O電路203之小型接收器374的第一資料輸入S_Enable相關聯的資料，而該OS3接墊232可接收與I/O連接埠3的每一小型I/O電路203之小型接收器374的第一資料輸入S_Enable相關聯的資料，而該OS4接墊232可接收與I/O連接埠4的每一小型I/O電路203之小型接收器374的第一資料輸入S_Enable相關聯的資料。該標準商業化FPGA IC晶片200可依據位在OS連接墊232(亦即是OS1接墊，OS2接墊，OS3接墊及OS4接墊)的邏輯值，從其I/O連接埠377(亦即是I/O Port 1,I/O Port 2,I/O Port 3及I/O Port 4)中選擇一個(或多個)，以通過用於輸出操作的資料，一個(或多個)I/O連接埠377的每一小型I/O電路203依據位在OS連接墊232處的邏輯值來選擇，其小型接收器374可經由小型接收器374的第一資料輸入S_Enable(其與一個(或多個)OS連接墊232處的邏輯值相關聯)來啟用，以放大或通過其小型接收器374的第二資料輸入S_Data_out，此第二資料輸入S_Data_out與標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014(如第6A圖至第6D圖中所示)的資料輸出相關聯，其”放大或通過”例如係通過標準商業化FPGA IC晶片200之一個(或多個)如第3A圖、第3B圖及第7圖所示之交互連接線361傳輸，產生其小型驅動器374的資料輸出可經由一個(或多個)I/O連接埠377中的每一個之I/O連接墊372中的一個傳輸至標準商業化FPGA IC晶片200之外的外部電路中，例如對於未依據輸出選擇(OS)連接墊232處的邏輯值選擇的標準商業化FPGA IC晶片200之其它個(或其它多個)I/O連接埠377的每個小型I/O電路203，其小型接收器374可以由其小型接收器374的第一資料輸入S_Enable(其與一個(或多個)OS連接墊232處的邏輯值相關聯)來禁用。
例如，參考第8A圖，標準商業化FPGA IC晶片200可以具有(1)邏輯準位(level)為“0”的晶片致能(CE)連接墊209，(2)邏輯準位(level)為“0”的OS1連接墊232，(3)邏輯準位(level)為“1”的OS2連接墊232，(4)邏輯準位(level)為“1”的OS3連接墊232，和(5)邏輯準位(level)為“1”的OS4連接墊232，標準商業化FPGA IC晶片200可以根據其晶片致能(CE)連接墊209上的邏輯準位(level)來啟用，並且可以根據其，OS2,OS3及OS4連接墊232上的邏輯準位(level)來從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)選擇I/O連接埠(即I/O連接埠1)通過輸出操作的資料。對於標準商業化FPGA IC晶片200的所選I/O連接埠377(即I/O連接埠1)的每個小型I/O電路203，其小型驅動器374可以通過小型驅動器374之第一個資料輸入S_Enable啟用，其中該第一個資料輸入S_Enable與標準商業化FPGA IC晶片200的OS1連接墊232的邏輯準位相關聯，對於在標準商業化FPGA IC晶片200的未選擇的I/O連接埠(即I/O連接埠2、I/O連接埠3和I/O連接埠4)的小型I/O電路203中，其小型驅動器374可以被其小型驅動器374的第一資料輸入S_Enable禁用，其中第一資料輸入S_Enable係分別與標準商業化FPGA IC晶片200的OS2,OS3及OS4連接墊232處的邏輯值相關聯。
例如，參考第8A圖，所提供之標準商業化FPGA IC晶片200可以具有(1)邏輯準位(level)為“0”的晶片致能(CE)連接墊209，(2)邏輯準位(level)為“0”的OS1連接墊232，(3)邏輯準位(level)為“0”的OS2連接墊232，(4)邏輯準位(level)為“0”的OS3連接墊232，及(5)邏輯準位(level)為“0”的OS4連接墊232，標準商業化FPGA IC晶片200可以根據其晶片致能(CE)連接墊209上的邏輯準位(level)來啟用，並且可以根據其OS1,OS2,OS3及OS4連接墊232上的邏輯準位(level)來從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)選擇I/O連接埠(即I/O連接埠2)通過輸出操作的資料。對於標準商業化FPGA IC晶片200的所選I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)的每個小型I/O電路203，其小型驅動器374可以通過小型驅動器374之第一個資料輸入S_Enable啟用，其中該第一個資料輸入S_Enable與標準商業化FPGA IC晶片200的OS1,OS2,OS3及OS4連接墊232的邏輯準位相關聯。
因此，參考第8A圖，在一個時脈週期中，一個(或多個)I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)的其中之一，可以根據IS1,1S2,IS3及IS4連接墊231上的邏輯準位(level)來選擇，以通過輸入操作的資料，而另一個(或多個)I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)，可以根據OS1,OS2,OS3及OS4連接墊232的邏輯準位(level)來選擇，以通過輸出操作的資料。輸入選擇(IS)墊231和輸出選擇(OS)墊232可提供作為I/O連接埠選擇連接墊。
參照第8A圖，標準商業化FPGA IC晶片200還可包括(1)多個電源連接墊205，用於將電源電壓Vcc經由一個(或多個)其不可編程之交互連接線364施加至如第6A圖至第6D圖中的可編程邏輯單元(LC)2014的查找表(LUT)210之其記憶體單元490、可編程邏輯單元(LC)2014的的多工器(MUXERs)211、如第3A圖、第3B圖和第7圖所示之交叉點開關379的記憶體單元362及/或如第5B圖中其小型I/O電路203的小型驅動器374及小型接收器375，其中電壓Vcc電源電壓可能介於0.2V和2.5V之間、0.2V和2V之間、0.2V和1.5V之間、0.1V和1V之間、或0.2V和1V之間，或者小於或等於2.5V、2V、1.8V、1.5V或1V，以及(2)多個接地連接墊206，用於將接地參考電壓Vss經由一個(或多個)其不可編程之交互連接線364施加至如第6A圖至第6D圖中的可編程邏輯單元(LC)2014的查找表(LUT)210之其記憶體單元490、可編程邏輯單元(LC)2014的的多工器(MUXERs)211、如第3A圖、第3B圖和第7圖所示之交叉點開關379的記憶體單元362及/或如第5B圖中其小型I/O電路203的小型驅動器374及小型接收器375。
參照第8A圖，標準商業化FPGA IC晶片200還可以包括時脈連接墊(CLK)229，該時脈連接墊229用以從標準商業化FPGA IC晶片200之外部電路及多個控制連接墊接收時脈信號，用以接收控制命令以控制標準商業化FPGA IC晶片200。
參照第8A圖，對於標準商業化FPGA IC晶片200，如第6A圖至第6D圖所示其可編程邏輯單元(LC)2014，對於人造智能(AI)應用上係可以重新配置的。例如，在時脈週期中，標準商業化FPGA IC晶片200的可編程邏輯單元(LC)2014中的一個可以使其記憶體單元490被編程以執行“或(OR)”操作；然而，在一個(或多個)事件發生之後，在另一時脈週期中，該標準商業化FPGA IC晶片200的其可編程邏輯單元(LC)2014之一可以使其記憶體單元490被編程為執 行NAND操作以獲得更好的AI性能。
如第8A圖所示，可以使用例如先進於或等於(或尺寸小於或等於)30nm,20nm或10nm的先進半導體技術節點或世代來設計、實現和製造之標準商業化FPGA IC晶片200，該標準商業化FPGA IC晶片200的面積介於400mm2與9mm2之間，介於225mm2與9mm2之間，介於144mm2與16mm2之間，介於100mm2與16mm2之間，介於75mm2與16mm2之間或介於50mm2與16mm2之間，使用先進半導體技術節點或世代所製造之標準商業化FPGA IC晶片200之電晶體或半導體裝置可以是鰭式場效電晶體(FIN Field-Effect-Transistor(FINFET))、矽晶片在絕緣體上(Silicon-On-Insulator(FINFET SOI))、薄膜全耗盡之矽晶片在絕緣體上((FDSOI)MOSFET)、薄膜部分耗盡之矽晶片在絕緣體上(Partially Depleted Silicon-On-Insulator(PDSOI))、金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor(MOSFET))或常規MOSFET。
第8B圖為本發明實施例之標準商業化FPGA IC晶片的佈局上視圖，如第8B圖所示，該標準商業化FPGA IC晶片200可包括複數重覆電路矩陣2021排列設置於其中，每一重覆電路矩陣2021可包括複數重覆電路單元2020排列設置成一矩陣於其中。每一重覆電路單元2020可包括第6A圖中的一可編程邏輯單元(LC)2014及/或在第2A圖至第2C圖、第3A圖、第3B圖及第7圖中用於可編程交互連接線的記憶體單元362，該可編程邏輯單元(LC)2014可例如被編程成或配置成為數位訊號處理器(digital-signal processor(DSP))功能、微控制器功能及/或多工器(multipliers)功能。對於標準商業化FPGA IC晶片200，其可編程交互連接線361可耦接二相鄰的重覆電路單元2020及耦接在二相鄰重覆電路單元2020中的重覆電路單元2020。該標準商業化FPGA IC晶片200可包括一密封環2022位在四邊，將重覆電路矩陣2021、其I/O連接埠277及位在第8A圖中各種電路包圍起，及一切痕(scribe line)、切痕或晶片切割區域2023位在其邊界並位在密封環2022周圍。例如，對於標準商業化FPGA IC晶片200，具有超過85%,90%,95%或99%的面積(未計算其密封環2022及切割區域，也就是只包括在其密封環2022的一內部邊界2022a中的區域)係使用在其重覆電路矩陣2021；或者，全部或大部分的電晶體係使用在重覆電路矩陣2021。可替代方案，對該標準商業化FPGA IC晶片200，沒有或很少的區域或面積提供用在其控制電路、I/O電路或硬核(hard macros)，例如少於15%,10%,5%,2%或1%的面積(未計算其密封環2022及切割區域，也就是只包括在其密封環2022的一內部邊界2022a中的區域)係使用在其控制電路、I/O電路或硬核上；或者，沒有或很少的區域或面積提供用在其控制電路、I/O電路或硬核上，例如少於全部電晶體的15%,10%,5%,2%或1%的數量使用在其控制電路、I/O電路或硬核上。
標準商業化FPGA IC晶片200可具有標準共同的特徵、數量或規格：(1)常規重複邏輯陣列的可編程邏輯陣列或段的數量可以等於或大於2、4、8、10或16，其中常規重複邏輯陣列可包括其數量等於或大於128K,512K,1M,4M,8M,16M,32M或80M如第6A圖至第6D圖中的可編程邏輯區塊或元件201；(2)常規記憶體矩陣的記憶體區(memory banks)數量可等於或大於2、4、8、10或16個，其中常規重複邏輯陣列可包括等於或大於1M,10M,50M,100M,200M或500M位元的記憶體單元；(3)資料輸入至每一可編程邏輯區塊或元件201的數量可大於 或等於4,8,16,32,64,128或256個：(4)其施加電壓可介於0.1V與1.5V之間，介於0.1V與1.0V之間，介於0.1V與0.7V之間或介於0.1V與0.5V之間；及(4)如第8A圖中的I/O連接墊372可按照佈局、位置、數量和功能來排列設置。
專用編程交互連接線(Dedicated Programmable Interconnection(DPI)IC晶片的規格說明
第9圖係為根據本申請案之實施例所繪示之專用於可編程交互連接(dedicated programmable-interconnection,DPI)之積體電路(IC)晶片之上視圖。
請參見第9圖，專用於可編程交互連接(DPI)之積體電路(IC)晶片410包括：(1)多個記憶體矩陣區塊423，係以陣列的方式排列於其中間區域，其中每一記憶體矩陣區塊423可包括如第3A圖、第3B圖及第7圖中的複數記憶體單元362排列設置成一矩陣；(2)多組的交叉點開關379，如第3A圖、第3B圖及第7圖所描述之內容，其中每一組係在記憶體矩陣區塊423其中一個的周圍環繞成一環或多環的樣式，其中在其中之一記憶體區塊423中的每一記憶體單元362用以被編程為控制在該其中之一記憶體區塊423周圍的交叉點開關379；(4)複數晶片內交互連接線，包括如第3A圖、第3B圖及第7圖中的可編程交互連接線361，及複數不可編程之交互連接線364，其可被其記憶體單元362編程用於交互連接線；以及(6)多個小型I/O電路203，如第5B圖所描述之內容，其中每一個的輸出S_Data_in係由具有與如第3A圖、第3B圖及第7圖所繪示之交叉點開關379之節點N23-N26其中一個的一資料輸入相關聯的小型接收器375經由可編程交互連接線361其中一條(或多條)提供，及由具有與如第3A圖、第3B圖及第7圖所繪示之交叉點開關379之節點N23-N26其中一個的一資料輸出相關聯的小型驅動器374經由可編程交互連接線361其中一條(或多條)提供。
如第9圖所示，每一個的記憶體單元362可參考第1A圖及第1B圖中的一記憶體單元446，該DPIIC晶片410可提供如第3A圖及第3B圖所示的其第一型或第二型的交叉點開關379的第一類型的通過/不通過開關258(靠近在其中之一記憶體矩陣區塊423)，每一DPIIC410的其記憶體矩陣區塊423的每一個其記憶體單元362(即配置編程記憶體(configuration-programming-memory,CPM)單元)的其中之一個之一資料輸出(即CPM資料)相關聯的資料輸入SC-3(如第2A圖所示)，其可參考至如第1A圖及第1B圖中所示記憶體單元446的資料輸出Out1及Out2的其中之一。或者，該DPIIC晶片410可提供如第3A圖及第3B圖所示的其第一型或第二型的交叉點開關379的第三類型的通過/不通過開關258(靠近在其中之一個記憶體矩陣區塊423)，每一DPIIC410具有其記憶體矩陣區塊423的每一個其記憶體單元362(即配置編程記憶體(configuration-programming-memory,CPM)單元)的其中之一個之一資料輸出(即CPM資料)相關聯的資料輸入SC-5及SC-6(如第2C圖所示)，其可參考至如第1A圖及第1B圖中所示記憶體單元446的資料輸出Out1及Out2的其中之一。或者，DPIIC晶片410可提供如第7圖所示的其第三型的交叉點開關379的多工器211(靠近在其中之一個記憶體矩陣區塊423)，每一DPIIC410具有其記憶體矩陣區塊423中的每一個其記憶體單元362(即配置編程記憶體(configuration-programming-memory,CPM)單元)的其中之一個之一資料輸出(即CPM資料)相關聯的，用於多工器211的每一個之第一輸入資料組的複數資料輸入之第一組輸入點，其可參考至如第1A圖及第1B圖中所示 記憶體單元446的資料輸出Out1及Out2的其中之一。
請參見第9圖，DPIIC晶片410包括多條晶片內交互連接線(未繪示)，其中每一條晶片內交互連接線可以在相鄰兩個記憶體矩陣區塊423之間的上方空間延伸且耦接例如第3A圖、第3B圖及第7圖中的其中之一交叉點開關379的節點N23至節點N26的其中之一，其中晶片內交互連接線可以是如第3A圖、第3B圖及第7圖所描述之可編程交互連接線361。DPIIC晶片410之如第5B圖所描述之小型I/O電路203其具有資料輸出S_Data_in的小型接收器375可經由一條(或多條)可編程交互連接線361通過及提供具有第一資料輸入S_Enable的小型驅動器374經由另一條(或多條)可編程交互連接線361通過，及經由另外另一條(或多條)可編程交互連接線通過該第二資料輸入S_Data_out。
請參見第9圖，DPIIC晶片410可以包括多個金屬(I/O)接墊372，如第3B圖所描述的內容，其每一個係垂直地設在其中一小型I/O電路203上方，並連接該其中一小型I/O電路203之節點381。該DPIIC晶片410在第一時脈週期時，來自如第3A圖、第3B圖及第7圖所繪示之交叉點開關379之節點N23-N26其中之一的資料，其係與其小型I/O電路203的其中之一個的小型驅動器374之第二資料輸入S_Data_out相關聯且經由其第一組記憶體單元362通過一條(或多條)可編程交互連接線361進行編程，該其中一小型I/O電路203之小型驅動器374可以放大或通過小型I/O電路203的其中之一個的小型驅動器374之第二資料輸入S_Data_out作為小型I/O電路203的其中之一個的小型驅動器374之資料輸出，以傳輸至其I/O連接墊372的其中之一個，該I/O連接墊372垂直地位在該其中一小型I/O電路203之上方的金屬(I/O)接墊372以傳送至DPIIC晶片410之外部的電路。在第二時脈週期中，來自DPIIC晶片410之外部的電路之資料，其與該其中一小型I/O電路203之小型接收器375的第二資料輸入相關聯且通過金屬(I/O)接墊372其中之一傳輸，該其中一小型I/O電路203之小型接收器375可以放大或通過其中之一小型I/O電路203之小型接收器375的第二資料輸入，以作為其中之一小型I/O電路203之小型接收器375的資料輸出output S_Data_in，該資料輸出output S_Data與如第3A圖、第3B圖及第7圖所繪示之交叉點開關379之節點N23-N26其中之一相關聯，通過另一條(或多條)可編程交互連接線361經由一第二組其記憶體單元362將另一個(或多個)可編程交互連接線361編程。
請參見第9圖，DPIIC晶片410還包括(1)多個電源接墊205，可以經由一或多條之不可編程之交互連接線364施加電源供應電壓Vcc至如第3A圖、第3B圖及第7圖所描述之用於交叉點開關379之記憶體單元362及/或其交叉點開關379，其中電源供應電壓Vcc可以是介於0.2伏特至2.5伏特之間、介於0.2伏特至2伏特之間、介於0.2伏特至1.5伏特之間、介於0.1伏特至1伏特之間、介於0.2伏特至1伏特之間或是小於或等於2.5伏特、2伏特、1.8伏特、1.5伏特或1伏特；以及(2)多個接地接墊206，可以經由一或多條之不可編程之交互連接線364傳送接地參考電壓Vss至如第3A圖、第3B圖及第7圖所描述之用於交叉點開關379之記憶體單元362及/或其交叉點開關379。
如第9圖所示，DPIIC晶片410更包括如第1A圖中用於資料鎖存或儲存的緩存記憶體(cache memory)之第一型揮發性記憶體單元398。每一揮發性記憶體單元398可包括二開 關449(例如是N型或P型MOS電晶體)用於位元資料傳輸及位元條資料傳輸，及包括二對P型MOS電晶體447及N型MOS電晶體448用於資料鎖存或儲存節點，每一揮揮發性記憶體單元398用作為DPIIC晶片410之緩存記憶體，其二開關449可執行寫入資料的控制至每一該記憶體單元446中，及讀取儲存在每一記憶體單元446中的資料，該DPIIC晶片410更包括用於從作為緩存記憶體的其揮發性記憶體單元398的記憶體單元446中讀取資料的感應放大器。
如第9圖所示，可以使用例如先進於或等於(或尺寸小於或等於)30nm,20nm或10nm的先進半導體技術節點或世代來設計、實現和製造之專用可編程交互連接線(dedicated programmable interconnection(DPI))IC晶片410的面積介於400mm2與9mm2之間，介於225mm2與9mm2之間，介於144mm2與16mm2之間，介於100mm2與16mm2之間，介於75mm2與16mm2之間或介於50mm2與16mm2之間，使用先進半導體技術節點或世代所製造之DPI IC晶片410之電晶體或半導體裝置可以是鰭式場效電晶體(FIN Field-Effect-Transistor(FINFET))、矽晶片在絕緣體上(Silicon-On-Insulator(FINFET SOI))、薄膜全耗盡之矽晶片在絕緣體上((FDSOI)MOSFET)、薄膜部分耗盡之矽晶片在絕緣體上(Partially Depleted Silicon-On-Insulator(PDSOI))、金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor(MOSFET))或常規MOSFET。
標準商業化邏輯驅動器的規格說明
I.第一型標準商業化邏輯驅動器
第10A圖為本發明實施例第一型標準商業化邏輯驅動器中封裝有各種晶片的上視圖，如第10A圖所示，第一型標準商業化邏輯驅動器300可封裝有矩陣排列之複數處理及/或計算(processing and/or computing(PC))IC晶片269、一非揮發性記憶體(non-volatile memory(NVM))IC晶片250、複數第一高速、高頻寬記憶體(high speed,high bandwidth memory(HBM))IC晶片251-1、一創新特定應用IC電路(innovated application-specific integrated circuit(ASIC))晶片或客戶自有工具IC晶片(Customer-Owned Tooling(COT)IC晶片)402，以下簡稱IAC晶片，如第15A圖或第15B圖中的第一記憶體模組159-1及在第17E圖、第17G圖、第19E圖或第19G圖中之複數操作模組190，對於第一型標準商業化邏輯驅動器中之每一操作模組190，在第8A圖及第8B圖中之標準商業化FPGA IC晶片200位在其底部及一第二HBM IC晶片251-2或第15A圖或第15B圖中的第二記憶體模組159-2可設置位在其標準商業化FPGA IC晶片200上方，因此該標準商業化FPGA IC晶片200可與該第二HBM IC晶片251-2或第二記憶體模組159-2之複數第三HBM IC晶片251-3一起操作運行，而用於高速、高頻寬、寬位元寬的平行處理及/或平行計算，標準商業化FPGA IC晶片200與其第二HBM IC晶片251-2之間，或是與第二HBM IC晶片251-2之第三HBM IC晶片251-3之間的資料位元寬度等於或大於64,128,256,512,1024,2048,4096,8K或16K。
如第10A圖所示，對於第一型標準商業化邏輯驅動器300，其NVM IC晶片250用以以非揮發性的方式儲存該結果值及編程碼，以編程該可編程邏輯單元(LC)2014及在第6A圖至第6D圖、第7圖、第8A圖及第8B圖中每一操作模組190的標準商業化FPGA IC晶片200的交叉點開關379，儲存NVM IC晶片250中的結果值及編程碼可被通過及儲存在每一操作模組190的標準 商業化FPGA IC晶片200之記憶體單元490及362中，對於第一型標準商業化邏輯驅動器300，每一PCIC晶片269可以是中央處理器(CPU)晶片、圖像處理器(GPU)晶片、數位訊號處理(DSP)晶片、張量處理器(TPU)晶片或神經處理單元(neural-processing-unit(NPU))晶片，第一HBM IC晶片251-1、第二HBM IC晶片251-2及第三HBM IC晶片251-3的每一個可以是高速、高頻寬、寬位元寬的動態隨機存取記憶體(dynamic-random-access-memory(DRAM))晶片、高速、高頻寬、寬位元寬的動靜態隨機存取記憶體(static-random-access-memory(SRAM))晶片、高速、高頻寬、寬位元寬的NVM晶片、高速、高頻寬、寬位元寬的電阻式隨機存取記憶體(resistive random-access-memory(RRAM))晶片或高速、高頻寬、寬位元寬的磁阻式隨機存取記憶體(magnetoresistive random-access-memory(MRAM))晶片，其中之一PCIC晶片269可與位在其旁邊的其中之一第一型HBM IC晶片251-1一起運作平行進行處理及/或計算，其中之一PCIC晶片269可與位在其旁邊的其中之一第三型HBM IC晶片251-1一起運作平行進行處理及/或計算。
如第10A圖所示，第一型標準商業化邏輯驅動器300可包括複數晶片間交互連接線371，每一晶片間交互連接線371延伸位在二相鄰NVM IC晶片250、PCIC晶片269、第一型HBM IC晶片251-1、操作模組190及第一型記憶體模組159-1之間空間的下方，該第一型標準商業化邏輯驅動器300可包括如第9圖中之複數專用可編程交互連接線(dedicated-programmable-interconnection(DPI))IC晶片410，其每一DPIIC晶片410分別排列在與其晶片間交互連接線371的垂直束和其晶片間交互連接線371的水平束的交叉處。
如第10A圖所示，對於第一型標準商業化邏輯驅動器300，每一晶片間交互連接線371可以是不可編程交互連接線364用於編程其中之一操作模組190的標準商業化FPGA IC晶片200的其中之一(或多個)記憶體單元362及490或其中之一DPIIC晶片410的其中之一(或多個)記憶體單元362，或可以是可編程交互連接線361用以經由其中之一操作模組190之標準商業化FPGA IC晶片200的其中之一(或多個)記憶體單元362進行編程或是經由其中之一DPIIC晶片410的其中之一(或多個)記憶體單元362進行編程，其中訊號傳輸可經由以下途徑建立：(1)訊號經由其中之一操作模組190之標準商業化FPGA IC晶片200的其中之一小型輸入/輸出(I/O)電路203傳輸在該晶片間交互連接線371中的其中之一可編程交互連接線361與其中之一操作模組190之標準商業化FPGA IC晶片200的晶片內交互連接線502的其中之一可編程交互連接線361之間，或(2)訊號經由其中之一DPIIC晶片410的其中之一小型輸入/輸出(I/O)電路203傳輸在該晶片間交互連接線371中的其中之一可編程交互連接線361與其中之一DPIIC晶片410的晶片內交互連接線之其中之一可編程交互連接線之間；訊號傳輸可經由以下途徑建立：(1)訊號經由其中之一操作模組190之標準商業化FPGA IC晶片200的其中之一小型輸入/輸出(I/O)電路203傳輸在該晶片間交互連接線371中的其中之一不可編程交互連接線364與其中之一操作模組190之標準商業化FPGA IC晶片200的晶片內交互連接線502的其中之一不可編程交互連接線361之間，或(2)訊號經由其中之一DPIIC晶片410的其中之一小型輸入/輸出(I/O)電路203傳輸在該晶片間交互連接線371中的其中之一不可編程交互連接線361與其中之一DPIIC晶片410的晶片內交互連接線之其中之一不可編程交互連接線之間。對於第一型標準商業化邏輯驅動器300，其NVM IC晶片250用以以非揮發性方式儲存編程碼，用以編程在第7圖及第9圖中的DPIIC晶片410中的交叉點開關379，儲存在NVM IC晶片250內的編程碼可通過及儲存在DPIIC晶片410的記憶體單 元362。
如第10A圖所示，對於第一型標準商業化邏輯驅動器300，晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一操作模組190的標準商業化FPGA IC晶片200耦接至全部的DPIIC晶片410；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一操作模組190的標準商業化FPGA IC晶片200耦接至IAC晶片402；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一操作模組190的標準商業化FPGA IC晶片200耦接至NVM IC晶片250；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一操作模組190的標準商業化FPGA IC晶片200耦接至PCIC晶片269；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一操作模組190的標準商業化FPGA IC晶片200耦接至操作模組190旁邊的其中之一第一型HBM IC晶片251-1，以構成操作模組190的標準商業化FPGA IC晶片200與其中之一第一型HBM IC晶片251-1之間的一資料匯流排，該匯流排具有資料位元寬度等於或大於64,128,256,512,1024,2048,4096,8K或16K；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一操作模組190的標準商業化FPGA IC晶片200耦接至操作模組190旁邊的第一型記憶體模組159-1中的每一第三型HBM IC晶片251-1，以構成操作模組190的標準商業化FPGA IC晶片200與第一型記憶體模組159-1中的每一第三型HBM IC晶片251-1之間的一資料匯流排，該匯流排具有資料位元寬度等於或大於64,128,256,512,1024,2048,4096,8K或16K；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至IAC晶片402；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至NVM IC晶片250；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至二個PCIC晶片269；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至二個第一型HBM IC晶片251-1；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至第一記憶體模組159-1的全部第三型HBM IC晶片251-3；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至二個第一型HBM IC晶片251-1；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至每一操作模組190的第二型HBM IC晶片251-2；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至每一操作模組190之第二記憶體模組159-2的第三型HBM IC晶片251-3；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至其它的DPIIC晶片410；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一PCIC晶片269耦接至全部第一型HBM IC晶片251-1、第二型HBM IC晶片251-2及第三型HBM IC晶片251-3；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從其中之一PCIC晶片269耦接至PCIC晶片269旁邊的其中之一第一型HBM IC晶片251- 1，以構成其中之一PCIC晶片269與其中之一第一型HBM IC晶片251-1之間的一資料匯流排，該匯流排具有資料位元寬度等於或大於64,128,256,512,1024,2048,4096,8K或16K；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從其中之一PCIC晶片269耦接至PCIC晶片269旁邊的第一記憶體模組159-1的每一第三型HBM IC晶片251-3，以構成其中之一PCIC晶片269與第一記憶體模組159-1的每一第三型HBM IC晶片251-3之間的一資料匯流排，該匯流排具有資料位元寬度等於或大於64,128,256,512,1024,2048,4096,8K或16K；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一PCIC晶片269耦接至IAC晶片402；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一PCIC晶片269耦接至NVM IC晶片250；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從NVM IC晶片250耦接至IAC晶片402；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從IAC晶片402耦接至全部第一型HBM IC晶片251-1、第二型HBM IC晶片251-2、第三型HBM IC晶片251-3；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從IAC晶片402耦接至第一記憶體模組159-1及/或第二記憶體模組159-2；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從第一型HBM IC晶片251-1、第二型HBM IC晶片251-2、第三型HBM IC晶片251-3耦接至其它的第一型HBM IC晶片251-1、第二型HBM IC晶片251-2、第三型HBM IC晶片251-3；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從其中之一PCIC晶片269至其它的PCIC晶片269。
因此，如第10A圖所示，對於第一型標準商業化邏輯驅動器300，第一個操作模組190的標準商業化FPGA IC晶片200的第一個可編程邏輯單元(LC)2014(如第6A圖所示)，以經由其中之一DPIIC晶片410的其中之一交叉點開關379傳輸第一個可編程邏輯單元(LC)2014之輸出Dout至一第二個操作模組190的標準商業化FPGA IC晶片200之如第6A圖中的第二個可編程邏輯單元(LC)2014的輸入A0-A1中的其中之一個，該第一個可編程邏輯單元(LC)2014的輸出Dout可通過以下路徑傳輸至第二個可編程邏輯單元(LC)2014的輸入A0-A1中的其中之一個，其路徑順序為：(1)第一個操作模組190的標準商業化FPGA IC晶片200之晶片內交互連接線502之可編程交互連接線361；(2)晶片間交互連接線371中的第一組可編程交互連接線361；(3)其中之一DPIIC晶片410中的晶片內交互連接線371之第一組交互連接線361；(4)其中之一DPIIC晶片410的其中之一該交叉點開關379；(5)該其中之一DPIIC晶片410的晶片內交互連接線之第二組可編程交互連接線361；(6)該晶片間交互連接線371的一第二組可編程交互連接線361；及(7)第二操作模組190中的標準商業化FPGA IC晶片200之晶片內交互連接線502的可編程交互連接線361。
或者，如第10A圖所示，對於第一型標準商業化邏輯驅動器300，其中之一操作模組190的標準商業化FPGA IC晶片200的第一個可編程邏輯單元(LC)2014(如第6A圖所示)，以經由其中之一DPIIC晶片410的其中之一交叉點開關379傳輸第一個可編程邏輯單元(LC)2014之輸出Dout至該其中之一操作模組190的標準商業化FPGA IC晶片200之如第6A圖中的第二個可編程邏輯單元(LC)2014的輸入A0-A1中的其中之一個，該第一個可編程邏輯單元(LC)2014的輸 出Dout可通過以下路徑傳輸至第二個可編程邏輯單元(LC)2014的輸入A0-A1中的其中之一個，其路徑順序為：(1)該其中之一操作模組190的標準商業化FPGA IC晶片200之晶片內交互連接線502之第一組可編程交互連接線361；(2)晶片間交互連接線371中的第一組可編程交互連接線361；(3)其中之一DPIIC晶片410中的晶片內交互連接線371之第一組交互連接線361；(4)其中之一DPIIC晶片410的其中之一該交叉點開關379；(5)該其中之一DPIIC晶片410的晶片內交互連接線之第二組可編程交互連接線361；(6)該晶片間交互連接線371的一第二組可編程交互連接線361；及(7)該其中之一操作模組190中的標準商業化FPGA IC晶片200之晶片內交互連接線502的第二組可編程交互連接線361。
如第10A圖所示，第一型標準商業化邏輯驅動器300可包括複數專用控制及輸入/輸出(input/output(I/O))晶片265位在圍繞在NVM IC晶片250、IAC晶片402、PCIC晶片269、第一HBM IC晶片251-1、DPIIC晶片410、第一記憶體模組159-1及操作模組190中心位置四周的週邊區域，對於第一型標準商業化邏輯驅動器300，其晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一操作模組190的標準商業化FPGA IC晶片200耦接至全部的專用控制及I/O晶片265；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一DPIIC晶片410耦接至全部的專用控制及I/O晶片265；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從其NVM IC晶片250耦接至全部的專用控制及I/O晶片265；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從其IAC晶片402耦接至全部的專用控制及I/O晶片265；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一PCIC晶片269耦接至全部的專用控制及I/O晶片265；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一第一HBM IC晶片251-1、第二HBM IC晶片251-2及第三HBM IC晶片251-3耦接至全部的專用控制及I/O晶片265；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一專用控制及I/O晶片265耦接至其它的專用控制及I/O晶片265；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從第一記憶體模組159-1及第二記憶體模組159-2中的每一個耦接至全部的專用控制及I/O晶片265。
如第10A圖所示，對於第一型標準商業化邏輯驅動器300，每一操作模組190的該標準商業化FPGA IC晶片200可參考如第8A圖及第8B圖中的規範說明，及每一DPIIC晶片410可參考至第9圖中的規範說明，其IAC晶片402可包括以包括知識產權(IP)電路，專用(AS)電路、模擬電路、混合模式信號電路、射頻(RF)電路和/或發射器、接收器、收發器等電路，其NVM C晶片250可以是NAND快閃晶片，儲存在NVM IC晶片250中的資料可在第一型標準商業化邏輯驅動器300電源關閉時被保存/持有，或者該NVM IC晶片250可以係非揮發性隨機存取記憶體(Non-Volatile Radom-Access-Memory(NVRAM))IC晶片，該NVRAM可以係鐵電隨機存取記憶體(Ferroelectric RAM(FRAM))、磁阻式隨機存取記憶體(Magnetoresistive RAM(MRAM))或相變化記憶體(Phase-change RAM(PRAM))，其NVM IC晶片250具有大於或等於64Mb、512Mb、1Gb、4Gb、16Gb、64Gb、128Gb、256Gb或512Gb的標準儲存密度、容量 或大小，其中”b”為位元。
如第10A圖所示，對於第一型標準商業化邏輯驅動器300，在每一專用控制和I/O晶片265中的電源供應電壓Vcc可大於或等於1.5V,2.0V,2.5V,3V,3.5V,4V或5V(伏特)，而在每一操作模組190中的標準商業化FPGA IC晶片200及用於其DPIIC晶片410的電源供應電壓Vcc可介於0.2V至2.5V之間、介於0.2V至2V之間、介於0.2V至1.5V之間、介於0.1V至1V之間或介於0.2V至1V之間，或小於(或低於)或等於2.5V,2V,1.8V,1.5V或1V，在每一專用控制和I/O晶片265中的場效應電晶體(Field-Effect-Transistors(FETs))的閘極氧化層(物性)的厚度可厚於(或大於)或等於5nm,6nm,7.5nm,10nm,12.5nm或15nm，而每一標準商業化FPGA IC晶片200及DPIIC晶片410之FETs的閘極氧化層(物性)的厚度可厚於(或大於)或等於4.5nm,4nm,3nm或2nm。
如第10A圖所示，對於第一型標準商業化邏輯驅動器300，每一專用控制及I/O晶片265可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於或大於40nm、50nm、90nm、130nm、250nm、350nm或500nm的技術。或者DPNVM包括使用先進於或等於、以下或等於30nm、20nm或10nm。此每一專用控制及I/O晶片265可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯驅動器內每一操作模組190中的複數標準商業化FPGA IC晶片及DPIIC晶片410上。使用在每一專用控制及I/O晶片265的電晶體或半導體元件可以是FINFET、FDSOI MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET。
如第10A圖所示，對於第一型標準商業化邏輯驅動器300，每一PCIC晶片269可使用一先進半導體技術設計用來實現及製造，例如先進於、等於或大於30nm、20nm或10nm，或是例如使用28nm,22nm,16nm,14nm,12nm,10nm,7nm,5nm或3nm等半導體技術來實現及製造，其技術先進於或等於每一操作模組190的標準商業化FPGA IC晶片200及每一DPIIC晶片410的半導體技術，使用在PCIC晶片269的電晶體或半導體元件可以是FINFET、FINFET SOI、FDSOI MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET。
請參見第10A圖，對於第一型標準商業化邏輯驅動器300，每一專用控制及I/O晶片265可設置具有如第5A圖所揭露之複數個大型I/O電路341及I/O連接墊272，以用於一或多個(2個、3個、4個或多於4個)的通用序列匯流排(USB)連接埠、一或多個IEEE 1394連接埠、一或多個乙太網路連接埠、一或多個HDMI連接埠、一或多個VGA連接埠、一或多個音源連接端或串行連接埠(例如RS-232或通訊(COM)連接埠)、無線收發I/O連接埠及/或藍芽收發器I/O連接埠等。另外，每一個的專用控制及I/O晶片265可以包括如第5A圖中的複數個大型I/O電路341及I/O連接墊272，以用於串行高級技術附件接介面(SATA)連接埠或周邊零件連接介面(PCIe)連接埠，以連結一記憶體驅動器。
II.第二型標準商業化邏輯驅動器
第10B圖為本發明實施例第二型標準商業化邏輯驅動器中封裝有各種晶片的上 視圖，對於由第10A圖和第10B圖中相同元件可以使用相同的標號，在第10B圖中所示的相同元件標號的規格及其形成方法可以參考上述第10A圖中所述的規格及其形成方法。
如第10B圖所示，第二型標準商業化邏輯驅動器300可封裝有上述PCIC晶片269中的複數GPU晶片269a及CPU晶片269b，另外，該第二型標準商業化邏輯驅動器300可封裝有複數第一HBM IC晶片251-1，且每一第一HBM IC晶片251-1位在其中之一GPU晶片269a旁邊，用於與其中之一該GPU晶片269a以高速、高頻寬及高位元寬的通訊/傳輸，該第二型標準商業化邏輯驅動器300更可封裝有如第18H圖中之操作模組190於其中，對於第二型標準商業化邏輯驅動器300中之該操作模組190，在第8A圖及第8B圖中之標準商業化FPGA IC晶片200位在其底部及一第二HBM IC晶片251-2或第15A圖或第15B圖中的第二記憶體模組159-2可設置位在其標準商業化FPGA IC晶片200上方，因此該標準商業化FPGA IC晶片200可與該第二HBM IC晶片251-2或第二記憶體模組159-2之複數第三HBM IC晶片251-3一起操作運行，而用於高速、高頻寬、寬位元寬的平行處理及或平行計算，標準商業化FPGA IC晶片200與其第二HBM IC晶片251-2之間，或是與第二HBM IC晶片251-2之第三HBM IC晶片251-3之間的資料位元寬度等於或大於64,128,256,512,1024,2048,4096,8K或16K。
如第10B圖所示，第二型標準商業化邏輯驅動器300更可封裝複數個NVM IC晶片250，用以以非揮發性的方式儲存結果值或編程碼，用以編程可編程邏輯單元(LC 2014)或如第6A圖至第6D圖、第7圖、第8A圖及第8B圖中之每一操作模組190的標準商業化FPGA IC晶片200的交叉點開關379，儲存在NVM IC晶片250中的該結果值及編程碼可被通過及儲存在每一操作模組190的標準商業化FPGA IC晶片200的記憶體單元490及362中，該第二型標準商業化邏輯驅動器300更可封裝有如第15A圖或第15B圖中的一第一記憶體模組159-1，用以被GPU晶片269a、CPU269b的其中之一進行存取，以及位在第一記憶體模組159-1旁的其中之一操作模組190中的標準商業化FPGA IC晶片200用於以高頻寬或高位元寬的方式傳輸訊號。
如第10B圖所示，第二型標準商業化邏輯驅動器300可包括複數晶片間交互連接線371，每一晶片間交互連接線371延伸位在二相鄰NVM IC晶片250、IAC晶片402、GPU晶片269a、CPU晶片269b、第一型HBM IC晶片251-1、操作模組190及第一型記憶體模組159-1之間空間的下方，該第二型標準商業化邏輯驅動器300可包括如第9圖中之複數DPIIC晶片410，其每一DPIIC晶片410分別排列在與其晶片間交互連接線371的垂直束和其晶片間交互連接線371的水平束的交叉處。
如第10B圖所示，對於第二型標準商業化邏輯驅動器300，每一晶片間交互連接線371可以是不可編程交互連接線364用於編程其中之一操作模組190的標準商業化FPGA IC晶片200的其中之一(或多個)記憶體單元362及490或其中之一DPIIC晶片410的其中之一(或多個)記憶體單元362，或可以是可編程交互連接線361用以經由其中之一操作模組190之標準商業化FPGA IC晶片200的其中之一(或多個)記憶體單元362進行編程或是經由其中之一DPIIC晶片410的其中之一(或多個)記憶體單元362進行編程，其中訊號傳輸可經由以下途徑建立：(1)訊號經由其中之一操作模組190之標準商業化FPGA IC晶片200的其中之一小型輸入/輸出(I/O)電路203傳輸在該晶片間交互連接線371中的其中之一可編程交互連接線361與其中之一操作模 組190之標準商業化FPGA IC晶片200的晶片內交互連接線371的其中之一可編程交互連接線361之間，及(2)訊號經由其中之一DPIIC晶片410的其中之一小型輸入/輸出(I/O)電路203傳輸在該晶片間交互連接線371中的其中之一可編程交互連接線361與其中之一DPIIC晶片410的晶片內交互連接線之其中之一可編程交互連接線361之間；訊號傳輸可經由以下途徑建立：(1)訊號經由其中之一操作模組190之標準商業化FPGA IC晶片200的其中之一小型輸入/輸出(I/O)電路203傳輸在該晶片間交互連接線371中的其中之一不可編程交互連接線364與其中之一操作模組190之標準商業化FPGA IC晶片200的晶片內交互連接線502的其中之一不可編程交互連接線361之間，及(2)訊號經由其中之一DPIIC晶片410的其中之一小型輸入/輸出(I/O)電路203傳輸在該晶片間交互連接線371中的其中之一不可編程交互連接線361與其中之一DPIIC晶片410的晶片內交互連接線之其中之一不可編程交互連接線364之間。對於第二型標準商業化邏輯驅動器300，其NVM IC晶片250用以以非揮發性方式儲存編程碼，用以編程在第7圖及第9圖中的DPIIC晶片410中的交叉點開關379，儲存在NVM IC晶片250內的編程碼可通過及儲存在DPIIC晶片410的記憶體單元362。
如第10B圖所示，對於第二型標準商業化邏輯驅動器300，晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一操作模組190的標準商業化FPGA IC晶片200耦接至全部的DPIIC晶片410；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一操作模組190的標準商業化FPGA IC晶片200耦接至IAC晶片402；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一操作模組190的標準商業化FPGA IC晶片200耦接至全部的NVM IC晶片250；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一操作模組190的標準商業化FPGA IC晶片200耦接至全部的GPU晶片269a；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一操作模組190的標準商業化FPGA IC晶片200耦接至CPU晶片269b；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一操作模組190的標準商業化FPGA IC晶片200耦接至操作模組190之標準商業化FPGA IC晶片200旁邊的其中之一第一型HBM IC晶片251-1，以構成操作模組190的標準商業化FPGA IC晶片200與其中之一第一型HBM IC晶片251-1之間的一資料匯流排，該匯流排具有資料位元寬度等於或大於64,128,256,512,1024,2048,4096,8K或16K；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一操作模組190的標準商業化FPGA IC晶片200耦接至操作模組190旁邊的第一型記憶體模組159-1中的每一第三型HBM IC晶片251-1，以構成操作模組190的標準商業化FPGA IC晶片200與第一型記憶體模組159-1中的每一第三型HBM IC晶片251-1之間的一資料匯流排，該匯流排具有資料位元寬度等於或大於64,128,256,512,1024,2048,4096,8K或16K；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一操作模組190的標準商業化FPGA IC晶片200耦接至其它每一操作模組190之標準商業化FPGA IC晶片200；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至IAC晶片402；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶 片410耦接至全部的NVM IC晶片250；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至二個全部的GPU晶片269a；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至CPU晶片269b；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至二個第一型HBM IC晶片251-1；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至第一記憶體模組159-1的每一第三型HBM IC晶片251-3；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至二個第一型HBM IC晶片251-1；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至每一操作模組190的第二型HBM IC晶片251-2；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至每一操作模組190之第二記憶體模組159-2的全部的第三型HBM IC晶片251-3；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一DPIIC晶片410耦接至其它的DPIIC晶片410；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從CPU晶片269b耦接至全部的GPU晶片269a；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從CPU晶片269b耦接至全部的NVM IC晶片250；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從CPU晶片269b耦接至全部的第一型HBM IC晶片251-1、第二型HBM IC晶片251-2及第三型HBM IC晶片251-3；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從CPU晶片269b耦接至CPU晶片269b旁邊的其中之一第一型HBM IC晶片251-1，以構成CPU晶片269b與其中之一第一型HBM IC晶片251-1之間的一資料匯流排，該匯流排具有資料位元寬度等於或大於64,128,256,512,1024,2048,4096,8K或16K；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從CPU晶片269b耦接至CPU晶片269b旁邊的第一記憶體模組159-1的每一第三型HBM IC晶片251-3，以構成CPU晶片269b與第一記憶體模組159-1的每一第三型HBM IC晶片251-3之間的一資料匯流排，該匯流排具有資料位元寬度等於或大於64,128,256,512,1024,2048,4096,8K或16K；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從GPU晶片269a耦接至全部的第一型HBM IC晶片251-1、第二型HBM IC晶片251-2及第三型HBM IC晶片251-3；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從GPU晶片269a耦接至GPU晶片269a旁邊的其中之一第一型HBM IC晶片251-1，以構成GPU晶片269a與其中之一第一型HBM IC晶片251-1之間的一資料匯流排，該匯流排具有資料位元寬度等於或大於64,128,256,512,1024,2048,4096,8K或16K；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從GPU晶片269a耦接至GPU晶片269a旁邊的第一記憶體模組159-1的每一第三型HBM IC晶片251-3，以構成GPU晶片269a與第一記憶體模組159-1的每一第三型HBM IC晶片251-3之間的一資料匯流排，該匯流排具有資料位元寬度等於或大於64,128,256,512,1024,2048,4096,8K或16K；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從GPU晶片269a耦接至全部的NVM IC晶片250；晶片間交互 連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從GPU晶片269a耦接至其它的GPU晶片269a；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一NVM IC晶片250耦接至其IAC晶片402；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從IAC晶片402耦接至全部的第一型HBM IC晶片251-1、第二型HBM IC晶片251-2及第三型HBM IC晶片251-3；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一第一記憶體模組159-1及/或第二記憶體模組159-2耦接至IAC晶片402；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一GPU晶片269a耦接至IAC晶片402；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一CPU晶片269b耦接至IAC晶片402；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一NVM IC晶片250耦接至全部的第一型HBM IC晶片251-1、第二型HBM IC晶片251-2及第三型HBM IC晶片251-3；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可從每一NVM IC晶片250耦接至每一第一記憶體模組159-1及/或第二記憶體模組159-2；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可使每一NVM IC晶片250相互耦接；晶片間交互連接線371中的一個(或多個)可編程交互連接線361或不可編程交互連接線364可使第一型HBM IC晶片251-1、第二型HBM IC晶片251-2及第三型HBM IC晶片251-3相互耦接。
如第10B圖所示，第二型標準商業化邏輯驅動器300可包括複數專用控制及輸入/輸出(input/output(I/O))晶片265位在圍繞在NVM IC晶片250、IAC晶片402、GPU晶片269a、CPU晶片269b、第一HBM IC晶片251-1、DPIIC晶片410、第一記憶體模組159-1及操作模組190中心位置四周的週邊區域，對於第二型標準商業化邏輯驅動器300，其晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一操作模組190的標準商業化FPGA IC晶片200耦接至全部的專用控制及I/O晶片265；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一DPIIC晶片410耦接至全部的專用控制及I/O晶片265；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從其每一NVM IC晶片250耦接至全部的專用控制及I/O晶片265；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從其IAC晶片402耦接至全部的專用控制及I/O晶片265；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一GPU晶片269a耦接至全部的專用控制及I/O晶片265；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一CPU晶片269b耦接至全部的專用控制及I/O晶片265；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一第一HBM IC晶片251-1、第二HBM IC晶片251-2及第三HBM IC晶片251-3耦接至全部的專用控制及I/O晶片265；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一第一記憶體模組159-1及第二記憶體模組159-2中的每一個耦接至全部的專用控制及I/O晶片265。
如第10B圖所示，對於第二型標準商業化邏輯驅動器300，每一操作模組190的該標準商業化FPGA IC晶片200可參考如第8A圖及第8B圖中的規範說明，及每一DPIIC晶片410可參考至第9圖中的規範說明，其IAC晶片402可包括以包括知識產權(IP)電路，專用(AS)電路、模擬電路、混合模式信號電路、射頻(RF)電路和/或發射器、接收器、收發器等電路，其每一NVM C晶片250可以是NAND快閃晶片，儲存在NVM IC晶片250中的資料可在第二型標準商業化邏輯驅動器300電源關閉時被保存/持有，或者每一該NVM IC晶片250可以係非揮發性隨機存取記憶體(Non-Volatile Radom-Access-Memory(NVRAM))IC晶片，該NVRAM可以係鐵電隨機存取記憶體(Ferroelectric RAM(FRAM))、磁阻式隨機存取記憶體(Magnetoresistive RAM(MRAM))或相變化記憶體(Phase-change RAM(PRAM))，其每一NVM IC晶片250具有大於或等於64Mb、512Mb、1Gb、4Gb、16Gb、64Gb、128Gb、256Gb或512Gb的標準儲存密度、容量或大小，其中”b”為位元。
III.第三型標準商業化邏輯驅動器
第10C圖為本發明實施例第三型標準商業化邏輯驅動器中封裝有各種晶片的上視圖，對於由第10A圖至第10C圖中相同元件可以使用相同的標號，在第10C圖中所示的相同元件標號的規格及其形成方法可以參考上述第10A圖及第10B圖中所述的規格及其形成方法。
如第10C圖所示，第三型標準商業化邏輯驅動器300可封裝有上述PCIC晶片269中的複數GPU晶片269a及CPU晶片269b，另外，該第三型標準商業化邏輯驅動器300可封裝有一NVM IC晶片250及排列成矩陣之複數如第18H圖中之操作模組190，其中該NVM IC晶片250被其操作模組190圍繞，對於第三型標準商業化邏輯驅動器300中之該操作模組190，在第8A圖及第8B圖中之標準商業化FPGA IC晶片200位在其底部及一第二HBM IC晶片251-2或第15A圖或第15B圖中的第二記憶體模組159-2可設置位在其標準商業化FPGA IC晶片200上方，因此該標準商業化FPGA IC晶片200可與該第二HBM IC晶片251-2或第二記憶體模組159-2之複數第三HBM IC晶片251-3一起操作運行，而用於高速、高頻寬、寬位元寬的平行處理及/或平行計算，標準商業化FPGA IC晶片200與其第二HBM IC晶片251-2之間，或是與第二HBM IC晶片251-2之第三HBM IC晶片251-3之間的資料位元寬度等於或大於64,128,256,512,1024,2048,4096,8K或16K。
如第10C圖所示，對於第三型標準商業化邏輯驅動器300，其NVM IC晶片250可用以以非揮發性的方式儲存結果值及編程碼，用以編程可編程邏輯單元(LC 2014)及如第6A圖至第6D圖、第7圖、第8A圖及第8B圖中之每一操作模組190的標準商業化FPGA IC晶片200的交叉點開關379，儲存在NVM IC晶片250中的該結果值及編程碼可被通過及儲存在每一操作模組190的標準商業化FPGA IC晶片200的記憶體單元490及362中。
如第10C圖所示，第三型標準商業化邏輯驅動器300可包括複數晶片間交互連接線371，每一條晶片間交互連接線371可延伸位在二相鄰的操作模組190之間的空間下方，對於第三型標準商業化邏輯驅動器300，每一晶片間交互連接線371可以是不可編程交互連接線364用於編程其中之一操作模組190的標準商業化FPGA IC晶片200的其中之一(或多個)記憶體 單元362及490，或可以是可編程交互連接線361用以經由其中之一操作模組190之標準商業化FPGA IC晶片200的其中之一(或多個)記憶體單元362進行編程，其中訊號傳輸可經由以下途徑建立：(1)訊號經由其中之一操作模組190之標準商業化FPGA IC晶片200的其中之一小型輸入/輸出(I/O)電路203傳輸在該晶片間交互連接線371中的其中之一可編程交互連接線361與其中之一操作模組190之標準商業化FPGA IC晶片200的晶片內交互連接線371的其中之一可編程交互連接線361之間；訊號傳輸可經由以下途徑建立：(1)訊號經由其中之一操作模組190之標準商業化FPGA IC晶片200的其中之一小型輸入/輸出(I/O)電路203傳輸在該晶片間交互連接線371中的其中之一不可編程交互連接線364與其中之一操作模組190之標準商業化FPGA IC晶片200的晶片內交互連接線502的其中之一不可編程交互連接線361之間。
如第10C圖所示，對於第三型標準商業化邏輯驅動器300，晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從其中之一操作模組190的標準商業化FPGA IC晶片200耦接至其它的操作模組190的標準商業化FPGA IC晶片200；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從其中之一操作模組190的標準商業化FPGA IC晶片200耦接至其它操作模組190之第二記憶體模組159-2的全部之第三HBM IC晶片251-3，或耦接至第二HBM IC晶片251-2；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從其中之一操作模組190的第二記憶體模組159-2之每一第三HBM IC晶片251-3耦接至其它操作模組190之第二記憶體模組159-2的全部之第三HBM IC晶片251-3，或耦接至第二HBM IC晶片251-2；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一操作模組190之標準商業化FPGA IC晶片200耦接至NVM IC晶片250；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一操作模組190之第二記憶體模組159-2的全部之第三HBM IC晶片251-3耦接至其NVM IC晶片250。
如第10C圖所示，第三型標準商業化邏輯驅動器300可包括複數專用控制及輸入/輸出(input/output(I/O))晶片265位在圍繞在NVM IC晶片250及操作模組190中心位置四周的週邊區域，對於第三型標準商業化邏輯驅動器300，其晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一操作模組190的標準商業化FPGA IC晶片200耦接至全部的專用控制及I/O晶片265；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一操作模組190的第二記憶體模組159-2之第三HBM IC晶片251-3或第二HBM IC晶片251-2耦接至全部的專用控制及I/O晶片265。
如第10C圖所示，對於第三型標準商業化邏輯驅動器300，每一操作模組190的該標準商業化FPGA IC晶片200可參考如第8A圖及第8B圖中的規範說明，其NVM IC晶片250可以是NAND快閃晶片，儲存在NVM IC晶片250中的資料可在第三型標準商業化邏輯驅動器300電源關閉時被保存/持有，或者每一該NVM IC晶片250可以係非揮發性隨機存取記憶體(Non-Volatile Radom-Access-Memory(NVRAM))IC晶片，該NVRAM可以係鐵電隨機存取記憶體(Ferroelectric RAM(FRAM))、磁阻式隨機存取記憶體(Magnetoresistive RAM(MRAM))或相變化記憶體(Phase-change RAM(PRAM))。
如第10C圖所示，其晶片間交互連接線371的一個(或多個)可編程交互連接線361可耦接每一專用控制及I/O晶片265的一個(或多個)小型I/O電路203至每一操作模組190的標準商業化FPGA IC晶片200的一個(或多個)小型I/O電路203；晶片間交互連接線371的一個(或多個)不可編程交互連接線364可耦接每一專用控制及I/O晶片265的一個(或多個)小型I/O電路203至每一操作模組190的標準商業化FPGA IC晶片200的一個(或多個)小型I/O電路203；晶片間交互連接線371的一個(或多個)可編程交互連接線361可耦接每一操作模組190的標準商業化FPGA IC晶片200的一個(或多個)小型I/O電路203至另一個操作模組190的標準商業化FPGA IC晶片200的一個(或多個)小型I/O電路203；晶片間交互連接線371的一個(或多個)不可編程交互連接線364可耦接每一操作模組190的標準商業化FPGA IC晶片200的一個(或多個)小型I/O電路203至另一其它的操作模組190的標準商業化FPGA IC晶片200的一個(或多個)小型I/O電路203；晶片間交互連接線371的一個(或多個)不可編程交互連接線364可耦接每一操作模組190的專用控制及I/O晶片265的一個(或多個)大型I/O電路341至另一個專用控制及I/O晶片265的一個(或多個)大型I/O電路341，每一專用控制及I/O晶片265的一個(或多個)大型I/O電路341可耦接第三型標準商業化邏輯驅動器300之外的外部電路。
IV.第四型標準商業化邏輯驅動器
第10D圖為本發明實施例第四型標準商業化邏輯驅動器中封裝有各種晶片的上視圖，對於由第10A圖至第10D圖中相同元件可以使用相同的標號，在第10D圖中所示的相同元件標號的規格及其形成方法可以參考上述第10A圖、第10B圖或第10C圖中所述的規格及其形成方法。在第10C圖及第10圖中的第三型及第四型標準商業化邏輯驅動器300彼此是很相似的，其第四型標準商業化邏輯驅動器300的規格及其形成方法可參考至第三型標準商業化邏輯驅動器300之規格及其形成方法，其中在第10C圖及第10圖中的第三型及第四型標準商業化邏輯驅動器300之間的不同處為第四型標準商業化邏輯驅動器300更包括複數如第9圖中之專用可編程交互連接線IC晶片410，其每一個DPIIC晶片410排列在與其晶片間交互連接線371的垂直束和其晶片間交互連接線371的水平束的交叉處。
如第10A圖所示，對於第四型標準商業化邏輯驅動器300，每一晶片間交互連接線371可以是不可編程交互連接線364用於編程其中之一操作模組190的標準商業化FPGA IC晶片200的其中之一(或多個)記憶體單元362及490或其中之一DPIIC晶片410的其中之一(或多個)記憶體單元362，或可以是可編程交互連接線361用以經由其中之一操作模組190之標準商業化FPGA IC晶片200的其中之一(或多個)記憶體單元362進行編程或是經由其中之一DPIIC晶片410的其中之一(或多個)記憶體單元362進行編程，其中訊號傳輸更可經由以下途徑建立：訊號經由其中之一DPIIC晶片410的其中之一小型輸入/輸出(I/O)電路203傳輸在該晶片間交互連接線371中的其中之一可編程交互連接線361與其中之一DPIIC晶片410的晶片內交互連接線中的其中之一可編程交互連接線之間；訊號傳輸更可經由以下途徑建立：訊號經由其中之一DPIIC晶片410的其中之一小型輸入/輸出(I/O)電路203傳輸在該晶片間交互連接線371中的其中之一不可編程交互連接線364與其中之一DPIIC晶片410的晶片內交互連接線中的其中之一不可編程交互連接線364之間。對於第四型標準商業化邏輯驅動器300，其NVM IC晶片250用以以非揮發性方 式儲存編程碼，用以編程在第7圖及第9圖中的DPIIC晶片410中的交叉點開關379，儲存在NVM IC晶片250內的編程碼可通過及儲存在DPIIC晶片410的記憶體單元362。
如第10D圖所示，對於第四型標準商業化邏輯驅動器300，其晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一操作模組190的標準商業化FPGA IC晶片200耦接至DPIIC晶片410；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一DPIIC晶片410耦接至NVM IC晶片250；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一DPIIC晶片410耦接至每一操作模組190的第二記憶體模組159-2之第三HBM IC晶片251-3或第二HBM IC晶片251-2；晶片間交互連接線371中的可編程交互連接線361或不可編程交互連接線364中的一個(或多個)可從每一DPIIC晶片410耦接至全部的專用控制及I/O晶片265。
如第10D圖所示，對於第四型標準商業化邏輯驅動器300，每一操作模組190的該標準商業化FPGA IC晶片200可參考如第8A圖及第8B圖中的規範說明及每一DPIIC晶片410可參考如第9圖中的規範說明，其NVM IC晶片250可以是NAND快閃晶片，儲存在NVM IC晶片250中的資料可在第一型標準商業化邏輯驅動器300電源關閉時被保存/持有，或者每一該NVM IC晶片250可以係非揮發性隨機存取記憶體(Non-Volatile Radom-Access-Memory(NVRAM))IC晶片，該NVRAM可以係鐵電隨機存取記憶體(Ferroelectric RAM(FRAM))、磁阻式隨機存取記憶體(Magnetoresistive RAM(MRAM))或相變化記憶體(Phase-change RAM(PRAM))。
標準商業化邏輯驅動器的交互連接線
第11圖係為根據本申請案之實施例所繪示之在標準商業化邏輯驅動器中交互連接線形式之示意圖。如第11圖所示，二方塊200(或FPGA IC晶片200組合)中的每一個係代表在第10A圖、第10B圖或第10D圖中之第一型、第二型或第四型標準商業化邏輯驅動器300之一個(或多個)操作模組190的標準商業化FPGA IC晶片200的組合，方塊410可為DPIIC晶片410係代表第10A圖、第10B圖或第10D圖中之第一型、第二型或第四型標準商業化邏輯驅動器300中的DPIIC晶片410的組合；方塊360係代表在第10A圖、第10B圖或第10D圖中之第一型、第二型或第四型標準商業化邏輯驅動器300中的中專用控制及I/O晶片265之組合。
請參見第11圖，對於第10A圖、第10B圖或第10D圖中之第一型、第二型及第四型標準商業化邏輯驅動器300，在該方塊360中之每一個的專用控制及I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至操作模組190中之其中之一的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的專用控制及I/O晶片265之小型I/O電路203可以經由在該方塊360中之一或多條晶片間交互連接線371之可編程交互連接線361耦接至其中之一DPIIC晶片410之小型I/O電路203，在該方塊360中之每一個的專用控制及I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之不可編程交互連接線364耦接至其中之一操作模組190之標準商業化FPGA IC晶片200之小型I/O電路203，每一個的專用控制及I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之不可編程 交互連接線364耦接至全部的DPIIC晶片410之小型I/O電路203，在該方塊360中之每一個的專用控制及I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之不可編程交互連接線364耦接至DPIIC晶片410的其中之一個的小型I/O電路203。
請參見第第11圖，對於第10A圖、第10B圖或第10D圖中中之該第一型、第二型及第四型標準商業化邏輯驅動器300，一或多條晶片間交互連接線371之可編程交互連接線361可耦接每一DPIC晶片410的小型I/O電路203至其中之一操作模組190之標準商業化FPGA IC晶片200的其中之一的小型I/O電路203，一或多條晶片間交互連接線371之可編程交互連接線361可耦接每一DPIC晶片410的小型I/O電路203至另一DPIC晶片410的小型I/O電路203。晶片間交互連接線371之一條(或多條)不可編程交互連接線364可耦接至每一該DPIIC晶片410之一個(或多個)小型I/O電路203至其中之一操作模組190之標準商業化FPGA IC晶片200的其中之一的小型I/O電路203；晶片間交互連接線371之一條(或多條)不可編程交互連接線364可耦接至每一該DPIIC晶片410之一個(或多個)小型I/O電路203至另一DPIIC晶片410之一個(或多個)小型I/O電路203。
請參見第11圖，對於第10A圖、第10B圖或第10D圖中之該第一型、第二型及第四型標準商業化邏輯驅動器300，每一個操作模組190之標準商業化FPGA IC晶片200之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至另外的操作模組190之標準商業化FPGA IC晶片200之小型I/O電路203，每一個操作模組190之的標準商業化FPGA IC晶片200之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之不可編程交互連接線364耦接至另外的操作模組190之標準商業化FPGA IC晶片200之小型I/O電路203。
請參見第11圖，對於第10A圖、第10B圖或第10D圖中之該第一型、第二型及第四型標準商業化邏輯驅動器300，該晶片間交互連接線371的一個(或多個)不可編程交互連接線364可耦接在方塊360中的每一專用控制及I/O晶片265之一個(或多個)大型I/O電路341至另一專用控制及I/O晶片265之一個(或多個)大型I/O電路341，在方塊360中的每一專用控制及I/O晶片265之一個(或多個)大型I/O電路341可耦接至該第一型、第二型及第四型標準商業化邏輯驅動器300之外的外部電路271。
(1)用於操作的交互連接線
如第11圖所示，對於第10A圖、第10B圖或第10D圖中之第一型、第二型及第四型標準商業化邏輯驅動器300，每一操作模組190之該標準商業化FPGA IC晶片200可經由其晶片內交互連接線502的一或多條不可編程交互連接線364從其非揮發性記憶體IC晶片250中重新加載該結果值或第一個編程碼至每一操作模組190之標準商業化FPGA IC晶片200的記憶體單元490中，因而該結果值或第一編程碼可被儲存或鎖在用於編程如第6A圖至第6D圖、第8A圖及第8B圖中每一該操作模組190之標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014的其中之一記憶體單元490。每一該操作模組190之標準商業化FPGA IC晶片200可經由其晶片內交互連接線502的一或多條不可編程交互連接線364從非揮發性記憶體IC晶片250中 重新加載該第二個編程碼至每一該操作模組190之標準商業化FPGA IC晶片200之記憶體單元362，以編程如第2A圖至第2C圖、第3A圖、第3B圖、第7圖、第8A圖及第8B圖中所示的每一該操作模組190之標準商業化FPGA IC晶片200之通過/不通過開關258或交叉點開關379，每一該DPIIC晶片410可從其非揮發性記憶體IC晶片250中重新加載該第三個編程碼至每一該DPIIC晶片410的記憶體單元362，因此該第三編程碼可被儲存或鎖在用於編程如第2A圖至第2C圖、第3A圖、第3B圖、第7圖及第9圖中DPIIC晶片410的通過/不通過開關258或交叉點開關379的記憶體單元362。
因此，請參見第11圖，在一實施例中，在第10A圖、第10B圖或第10D圖中之第一型、第二型及第四型標準商業化邏輯驅動器300的其中之一個的專用控制及I/O晶片265之大型I/O電路341可以驅動來自第一型、第二型及第四型標準商業化邏輯驅動器300之外的外部電路271之資料至其小型I/O電路203，該其中之一個的專用控制及I/O晶片265之小型I/O電路203可以驅動該資料經由第一型、第二型及第四型標準商業化邏輯驅動器300中的一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至第一型、第二型及第四型標準商業化邏輯驅動器300的其中之一個的DPIIC晶片410之第一個的小型I/O電路203。針對該其中之一個的DPIIC晶片410，其第一個的小型I/O電路203可以驅動該資料經由其晶片內交互連接線之第一個的可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該資料由其晶片內交互連接線之第一個的可編程交互連接線361通過至其晶片內交互連接線之第二個的可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該資料經由第一型、第二型及第四型標準商業化邏輯驅動器300的一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至第一型、第二型及第四型標準商業化邏輯驅動器300的其中之一個的標準商業化FPGA IC晶片200之小型I/O電路203。針對該其中之一個操作模組190的標準商業化FPGA IC晶片200，其小型I/O電路203可以驅動該資料經由如第2A圖至第2C圖、第3A圖、第3B圖、第7圖、第8A圖及第8B圖所繪示之其晶片內交互連接線502之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可將該資料經由其晶片內交互連接線502之第一組之可編程交互連接線361通過至其晶片內交互連接線502之第二組之可編程交互連接線361進行傳送，以與其可編程邏輯單元(LC)2014(如第6A圖至第6D圖及第8A圖及第8B圖中所示)的其中之一個之輸入資料組(例如是A0及A1)的一資料輸入相關聯。
請參見第11圖，在另一實施例中，第一型、第二型及第四型標準商業化邏輯驅動器300中的第一個操作模組190之標準商業化FPGA IC晶片200之可編程邏輯單元(LC)2014(如第6A圖至第6D圖及第8A圖及第8B圖所示)具有資料輸出(例如是第6A圖中的輸出Dout)，以通過其晶片內交互連接線502之第一組之可編程交互連接線361可以傳送至其交叉點開關379，其交叉點開關379可通過與其中之一可編程邏輯單元(LC)2014相關聯的其中之一的該資料輸出(例如是Dout)，經由其晶片內交互連接線502之第一組之可編程交互連接線361通過至其晶片內交互連接線502之第二組之可編程交互連接線361進行傳送，以傳送至其小型I/O電路203，其小型I/O電路203可以驅動該資料輸出經由第一型、第二型及第四型標準商業化邏輯驅動器300中的一或多條之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361，傳輸至第一型、第二型及第 四型標準商業化邏輯驅動器300中的其中之一DPIIC晶片410的該小型I/O電路203的第一個，針對該其中之一個的DPIIC晶片410，其第一個的小型I/O電路203可以驅動該資料輸出經由其晶片內交互連接線之第一組之可編程交互連接線361傳送至其交叉點開關379的其中之一個，其交叉點開關379可以將該資料輸出經由其晶片內交互連接線之第一組之可編程交互連接線361通過至其晶片內交互連接線之第二組之可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該資料輸出經由第一型、第二型及第四型標準商業化邏輯驅動器300的一或多條之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至第一型、第二型及第四型標準商業化邏輯驅動器300之第二個操作模組190的標準商業化FPGA IC晶片200之小型I/O電路203。針對第二個操作模組190的標準商業化FPGA IC晶片200，其小型I/O電路203可以驅動該資料輸出經由晶片內交互連接線502之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將其中之一該編程邏輯單元(LC)2014的資料輸出經由其晶片內交互連接線502之第一組之可編程交互連接線361及通過至其晶片內交互連接線502之第二組之可編程交互連接線361進行傳送，以與其可編程邏輯單元(LC)2014(如第6至第6D圖中所示)的其中之一個之輸入資料組(例如是第6A圖中的A0及A1)的一資料輸入相關聯。
請參見第11圖，在另一實施例中，第一型、第二型及第四型標準商業化邏輯驅動器300的其中之一之標準商業化FPGA IC晶片200之可編程邏輯單元(LC)2014(如第6A圖至第6D圖及第8A圖及第8B圖中所示)具有一資料輸出(例如是第6A圖中的輸出Dout)，以經由其晶片內交互連接線502之第一組之可編程交互連接線361通過傳送至其交叉點開關379，其交叉點開關379可以將與其中之一該編程邏輯單元(LC)2014的相關聯的資料(例如是Dout)輸出經由其晶片內交互連接線502之第一組之可編程交互連接線361通過資料至其晶片內交互連接線502之第二組之可編程交互連接線361進行傳送，以傳送至其小型I/O電路203，其小型I/O電路203可以驅動該資料輸出經由該第一型、第二型及第四型標準商業化邏輯驅動器300的一或多條之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送資料至第一型、第二型及第四型標準商業化邏輯驅動器300的其中之一個的DPIIC晶片410之第一個的小型I/O電路203。針對該其中之一個的DPIIC晶片410，其第一個的小型I/O電路203可以驅動該資料輸出經由其晶片內交互連接線之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該資料輸出經由其晶片內交互連接線之第一組之可編程交互連接線361切換至其晶片內交互連接線之第二組之可編程交互連接線361進行資料傳送，以傳送資料至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該資料輸出經由第一型、第二型及第四型標準商業化邏輯驅動器300的一或多條之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至第一型、第二型及第四型標準商業化邏輯驅動器300中的其中之一個的專用控制及I/O晶片265之小型I/O電路203。針對該其中之一個的專用控制及I/O晶片265，其小型I/O電路203可以驅動該資料輸出傳送至其大型I/O電路341，以傳送至位在第一型、第二型及第四型標準商業化邏輯驅動器300之外的外部電路271。
(3)可存取性
請參見第11圖，第一型、第二型及第四型標準商業化邏輯驅動器300之外部電路271不被允許從在該第一型、第二型及第四型標準商業化邏輯驅動器300中任一NVM IC晶片250及DPIIC晶片410重新加載該結果值及第一、第二及第三編程碼，或者是，第一型、第二型及第四型標準商業化邏輯驅動器300之外部電路271也可被允許從在該第一型、第二型及第四型標準商業化邏輯驅動器300中任一NVM IC晶片250重新加載該結果值及第一、第二及第三編程碼。
依據標準商業化FPGA IC晶片和/或HBM IC晶片的可擴展邏輯結構的資料和控制匯流排
第12圖為本發明實施例中依據一個(或多個)標準商業化FPGA IC晶片和HBM記憶體IC晶片所建構的一可擴展邏輯結構的複數資料匯流排及一個(或多個)標準商業化FPGA IC晶片的複數控制匯流排，參照第12圖，第10A圖至第10C圖中之第一型至第三型標準商業化邏輯驅動器300可以設置有多個控制匯流排416，每個控制匯流排由其晶片間交互連接線371的多個可編程交互連接線361或其晶片間交互連接線371的多個不可編程交互連接線364構成。
例如，在如第8A圖及第8B圖所示的排列設置中，對於第10A圖至第10D圖中之第一型至第四型標準商業化邏輯驅動器300，其控制匯流排416之一可以將其所有的操作模組190之標準商業化FPGA IC晶片200的IS1連接墊231彼此耦接及耦接至其中之一專用控制I/O電路265的另一其中之一小型I/O電路203，其控制匯流排416中的另一個可以將其所有的操作模組190之標準商業化FPGA IC晶片200的IS2連接墊231彼此耦接及耦接至其中之一專用控制I/O電路265的另一其中之一小型I/O電路203。另一個控制匯流排416可以將其所有的操作模組190之標準商業化FPGA IC晶片200的IS3連接墊231彼此耦接及耦接至其中之一專用控制I/O電路265的另一其中之一小型I/O電路203。其控制匯流排416中的另一個可以將其所有的操作模組190之標準商業化FPGA IC晶片200的IS4連接墊231彼此耦接及耦接至其中之一專用控制I/O電路265的另一其中之一小型I/O電路203。其控制匯流排416中的另一個可以將其所有的操作模組190之標準商業化FPGA IC晶片200的OS1連接墊232彼此耦接及耦接至其中之一專用控制I/O電路265的另一其中之一小型I/O電路203。其控制匯流排416中的另一個可以將其所有的操作模組190之標準商業化FPGA IC晶片200的OS2連接墊232彼此耦接及耦接至其中之一專用控制I/O電路265的另一其中之一小型I/O電路203。其控制匯流排416中的另一個可以將其所有的操作模組190之標準商業化FPGA IC晶片200的OS3連接墊232彼此耦接及耦接至其中之一專用控制I/O電路265的另一其中之一小型I/O電路203。其控制匯流排416中的另一個可以將其所有的操作模組190之標準商業化FPGA IC晶片200的OS4連接墊232彼此耦接及耦接至其中之一專用控制I/O電路265的另一其中之一小型I/O電路203，每一控制匯流排416可耦接如第5A圖中之其中之一專用控制I/O電路265的其中之一大型I/O電路341的I/O連接墊272，用於經由其中之一專用控制I/O電路265的另一其中之一小型I/O電路203連接至第一型至第四型標準商業化邏輯驅動器300之外的外部電路。
參照第12圖，在第10A圖至第10D圖中之第一型至第四型標準商業化邏輯驅動器300可以設置有多個晶片致能(CE)線417，每條線由其晶片間交互連接線371的一個(或多個)可 編程交互連接線361或一個(或多個)晶片間交互連接線371的不可編程交互連接線364耦接至如第8A圖及第8B圖中的操作模組190之標準商業化FPGA IC晶片200之晶片致能(CE)連接墊209及耦接至耦接至其中之一專用控制I/O電路265的另一其中之一小型I/O電路203，每一晶片致能線417可經由其中之一專用控制I/O電路265的另一其中之一小型I/O電路203耦接在第5A圖中其中之一專用控制I/O電路265的其中之一大型I/O電路341的I/O連接墊272，用於連接至第一型至第四型標準商業化邏輯驅動器300之外的外部電路。
此外，參照第12圖，在第10A圖至第10D圖中之第一型至第四型標準商業化邏輯驅動器300可以設置有一組資料匯流排(data buses)315，以用於可擴展的交互連接線結構中。在這種情況下，對於第10A圖至第10D圖中之第一型至第四型標準商業化邏輯驅動器300中的每一個，其資料匯流排(data buses)315的組/集合中可以包括四個資料匯流排(data buses)子集或資料匯流排(data buses)(例如是315A,315B,315C及315D)，每個都耦接至在第8A圖及第8B圖中每一操作模組190的標準商業化FPGA IC晶片200之該I/O連接埠377(即I/O Port 1,I/O Port 2,I/O Port 3及I/O Port 4)的小型I/O電路203，或者耦接至每一第一HBM IC晶片251-1的其中之一I/O連接埠之小型I/O電路203及耦接至其中之一專用控制I/O電路265的之一組小型I/O電路203，也就是其資料匯流排315A耦接至及與每一操作模組190的標準商業化FPGA IC晶片200之該I/O連接埠377(即I/O Port 1)的小型I/O電路203相關聯，或是與第一記憶體模組159-1的每一第一HBM IC晶片251-1或每一第三HBM IC晶片251-3的第一個I/O連接埠的小型I/O電路203相關聯及耦接至其中之一專用控制及I/O電路265的第一組小型I/O電路203相關聯；其資料匯流排(data buses)315B耦接至及與每一操作模組190的標準商業化FPGA IC晶片200之該I/O連接埠377(即I/O Port 2)的小型I/O電路203相關聯，及或者與每一第一HBM IC晶片251-1的第二I/O連接埠之小型I/O電路203相關聯，或與第一記憶體模組159-1之每一第一HBM IC晶片251-1或每一第三HBM IC晶片251-3的第二I/O連接埠之小型I/O電路203相關聯；及耦接至其中之一專用控制及I/O電路265的第二組小型I/O電路203；資料匯流排315C耦接至及與每一操作模組190的標準商業化FPGA IC晶片200之該I/O連接埠377(即I/O Port3)的小型I/O電路203相關聯，或是與第一記憶體模組159-1的每一第一HBM IC晶片251-1或每一第三HBM IC晶片251-3的第三個I/O連接埠的小型I/O電路203相關聯及耦接至其中之一專用控制及I/O電路265的第四組小型I/O電路203相關聯；其資料匯流排(data buses)315D耦接至及與每一操作模組190的標準商業化FPGA IC晶片200之該I/O連接埠377(即I/O Port 4)的小型I/O電路203相關聯，及或者與每一第一HBM IC晶片251-1的第四I/O連接埠之小型I/O電路203相關聯，或與第一記憶體模組159-1之每一第一HBM IC晶片251-1或每一第三HBM IC晶片251-3的第二I/O連接埠之小型I/O電路203相關聯；及耦接至其中之一專用控制及I/O電路265的第四組小型I/O電路203；其資料匯流排315A可耦接至如第5A圖中其中之一專用控制及I/O電路265的第一組大型I/O電路341的I/O連接墊272，分別經由其中之一專用控制及I/O電路265的第一組小型I/O電路203連接至第一型至第四型標準商業化邏輯驅動器300之外的外部電路；其資料匯流排315B可耦接至如第5A圖中其中之一專用控制及I/O電路265的第二組大型I/O電路341的I/O連接墊272，分別經由其中之一專用控制及I/O電路265的第二組小型I/O電路203連接至第一型至第四型標準商業化邏輯驅動器300之外的外部電路；其資料匯流排315C可耦接至如第5A圖中其中之一專用控制及I/O電路265的第三組大 型I/O電路341的I/O連接墊272，分別經由其中之一專用控制及I/O電路265的第三組小型I/O電路203連接至第一型至第四型標準商業化邏輯驅動器300之外的外部電路；其資料匯流排315D可耦接至如第5A圖中其中之一專用控制及I/O電路265的第四組大型I/O電路341的I/O連接墊272，分別經由其中之一專用控制及I/O電路265的第四組小型I/O電路203連接至第一型至第四型標準商業化邏輯驅動器300之外的外部電路。
四個資料匯流排(例如是315A,315B,315C及315D)中的每一個可提供資料傳輸的位元寬度範圍介於4至256，例如是64為一例子，在此案例中，對於第一型至第四型標準商業化邏輯驅動器300，四個資料匯流排(例如是315A,315B,315C及315D)中的每一個可由複數資料路徑(64條平行排列)分別耦接至每一操作模組190的標準商業化FPGA IC晶片200之其中之一I/O連接埠377(例如是I/O Port 1,I/O Port 2,I/O Port 3及I/O Port 4)的I/O連接墊372(64個平行排列)，其中每一資料匯流排(例如是315A,315B,315C及315D)的每一資料路徑可由晶片間交互連接線371之複數可編程交互連接線361或是由晶片間交互連接線371之複數不可編程交互連接線364所建構。
此外，參照第12圖，對於水第10A圖至第10D圖中之第一型至第四型標準商業化邏輯驅動器300，其每個資料匯流排(data buses)315可以傳輸用於其每個每一操作模組190的標準商業化FPGA IC晶片200和每個其第一HBM記憶體(HBM)IC晶片251-1的資料(僅一個如第12圖所示)。例如，在一第三時脈週期中，對於第一型至第四型標準商業化邏輯驅動器300，可以根據第一個操作模組190的標準商業化FPGA IC晶片200中的晶片致能連接墊209處的邏輯準位(level)來選擇而啟用，以通過第一個操作模組190的標準商業化FPGA IC晶片200的輸入操作的資料，及第二個操作模組190的標準商業化FPGA IC晶片200可依據第二個操作模組190的標準商業化FPGA IC晶片200中的晶片致能連接墊209處的邏輯準位(level)來選擇而啟用，以通過第二個操作模組190的標準商業化FPGA IC晶片200的輸出操作的資料。如第8A圖及第8B圖所示，對於第一型至第四型標準商業化邏輯驅動器300的每一個的第一個操作模組190之標準商業化FPGA IC晶片200，I/O連接埠(例如為I/O連接埠1)可以從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇，以激活與其輸入選擇(IS)連接墊231(即是IS1、IS2、IS3及IS4連接墊)之邏輯準位相關聯的I/O連接埠377(即I/O連接埠1)的小型I/O電路203之小型接收器375，及使所選擇的I/O連接埠377(即I/O連接埠1)的小型I/O電路203的小型驅動器禁用，其係依據輸出選擇I/O連接墊232(即是OS1,OS2,OS3及OS4連接墊)的邏輯準位而禁用；對於第一型至第四型標準商業化邏輯驅動器300的每一個的第二個操作模組190之標準商業化FPGA IC晶片200，同一I/O連接埠(例如為I/O連接埠1)可以從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇，以依據其輸出選擇(OS)連接墊228(即OS1、OS2、OS3、OS4連接墊)的邏輯準位來選擇，以啟用其選擇I/O連接埠377(即I/O連接埠1)的小型I/O電路203的小型驅動器374，以及依據其輸入選擇(IS)連接墊231(即是IS1、IS2、IS3及IS4連接墊)的邏輯準位將選擇I/O連接埠377(即I/O連接埠1)的小型I/O電路203的小型接收器375禁用。
進而，在如第8A圖及第8B圖所示的排列設置中，在該第三時脈週期中，對於第 一型至第四型標準商業化邏輯驅動器300，其第二個操作模組190之標準商業化FPGA IC晶片200的所選I/O連接埠(例如，I/O連接埠1)，可以具有小的驅動器374來驅動或傳輸與其第二個操作模組190之標準商業化FPGA IC晶片200的一個可編程邏輯單元(LC)2014的資料輸出(例如在第6A圖中的Dout)相關聯的第一資料，例如，將其傳輸到其資料流排315中的第一個匯流排(亦即是315A)，第一個操作模組190之標準商業化FPGA IC晶片200中的選擇I/O連接埠的小型接收器375可接收與第一個操作模組190之標準商業化FPGA IC晶片200中的可編程邏輯單元(LC)2014中的一個輸入資料集(例如在第6A圖中A0及A1)的資料輸入相關聯的第一資料，例如從第一資料匯排315(亦即是315A)接收。資料匯流排(data buses)315的第一個匯流排(即是315A)的複數資料路徑，每一資料路徑耦接第二個操作模組190之標準商業化FPGA IC晶片200中的所選擇I/O埠(即I/O Port 1)的其中之一小型I/O電路203之小型驅動器374至第一個操作模組190之標準商業化FPGA IC晶片200中的選擇I/O埠(即I/O Port 1)的其中之一小型I/O電路203之小型接收器375。
此外，參照第12圖，在第三時脈週期中，對於第10B圖、第10C圖或第10D圖中之第二型、第三型或第四型標準商業化邏輯驅動器300，第三個操作模組190之標準商業化FPGA IC晶片200可以根據在第三個操作模組190之標準商業化FPGA IC晶片200的晶片致能連接墊209處的邏輯準位(level)來選擇啟用，以通過用於第三個操作模組190之標準商業化FPGA IC晶片200輸入操作的資料，在如第8A圖及第8B圖所示的配置中，對於第二型、第三型或第四型標準商業化邏輯驅動器300的第三個操作模組190之標準商業化FPGA IC晶片200，可以從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇I/O連接埠(即I/O連接埠1)，以依據在輸入選擇(IS)接墊231(亦即IS1,1S2,IS3及IS4接墊)處的邏輯值來激活所選擇I/O連接埠377(即I/O連接埠1)的小型I/O電路203的小型接收器375，並且依據位在輸出選擇(OS)接墊232(例如OS1,OS2,OS3及OS4接墊)處的邏輯值來禁止其選擇I/O連接埠377的小型I/O電路203的小型驅動器374。因此，在第8A圖及第8B圖中的排列設置中，在該第三時脈週期時，對於第二型、第三型或第四型標準商業化邏輯驅動器300的第三個操作模組190之標準商業化FPGA IC晶片200中所選擇的I/O連接埠(即I/O連接埠1)的小型接收器375可以從其資料匯流排315中的第一個中接收與第三個操作模組190之標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014的輸入資料集(例如是第6A圖中A0及A1)之一資料輸入相關聯的第一資料，該資料匯流排(data buses)315的第一個(即315A)可具有複數資料路徑，每個資料路徑耦接至第三個操作模組190之標準商業化FPGA IC晶片200所選擇的I/O連接埠(即I/O連接埠1)之其中之一小型I/O電路203的小型接收器375。對於第二型、第三型或第四型標準商業化邏輯驅動器300的其它的操作模組190的其他標準商業化FPGA IC晶片200，耦接至資料匯流排(data buses)315中的第一個匯流排(即315A)的I/O連接埠377(即I/O連接埠1)的每一小型I/O電路203的小型驅動器374及小型接收器375可被禁用和禁止。對於第二型至第四型標準商業化邏輯驅動器300之第三個操作模組190的全部的HBM IC晶片251，耦接至該第二型、第三型或第四型標準商業化邏輯驅動器300的匯流排315中的第一個匯流排(即315A)的其中之一I/O連接埠的每一小型I/O電路203的小型驅動器374及小型接收器375可被禁用和禁止。
如第12圖所示，在第三週期時，對於該第一或第二型標準商業化邏輯驅動 器300之每一第一HBM IC晶片251-1，耦接至第一或第二型標準商業化邏輯驅動器300的第一個資料匯流排315(例如315A)其中之一I/O連接埠(第一I/O連接埠)的每一小型I/O電路203的小型驅動器374及小型接收器375可被禁用和禁止。
此外，參照第12圖，在第三時脈週期、在第8A圖及第8B圖中的排列設置中，對於在第10A圖至第10C圖中之第一型至第四型標準商業化邏輯驅動器300的第一個操作模組190之標準商業化FPGA IC晶片200，I/O連接埠例如是I/O連接埠。可以從其I/O連接埠377(例如，I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇I/O連接埠2，以使能I/O連接埠2的小型驅動器374。例如，其所選I/O連接埠377的小型I/O電路203根據其輸出選擇(OS)連接墊232(例如，OS1、OS2、OS3和OS4連接墊)上的邏輯準位(level)，I/O連接埠2禁止其小型I/O電路203的小型接收器375選擇的I/O連接埠377，例如I/O連接埠2，根據其輸入選擇(IS)連接墊231的邏輯準位(level)，例如IS1、IS2、IS3和IS4連接墊；對於第二個操作模組190之標準商業化FPGA IC晶片200，它具有相同的I/O連接埠，例如可以從其I/O連接埠377(例如，I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇I/O連接埠2，以激活I/O連接埠2的小型接收器375。例如，其所選I/O連接埠377的小型I/O電路203 I/O連接埠2，根據其輸入選擇(IS)連接墊231(例如，IS1、IS2、IS3和IS4連接墊)上的邏輯準位(level)，並禁用其小型I/O電路203的小型驅動器374選擇的I/O連接埠377，例如I/O連接埠2，根據其輸出選擇(OS)連接墊232(例如OS1、OS2、OS3和OS4連接墊)上的邏輯準位(level)。進而，在第8A圖及第8B圖中的排列設置中，在該第三時脈週期中，對於第10A圖至第10C圖中第一型至第四型標準商業化邏輯驅動器300中的每一個，其第一個操作模組190之標準商業化FPGA IC晶片200中的第一個的所選I/O連接埠，例如，I/O連接埠2，可以具有小的驅動器374來驅動或傳輸與第一操作模組190之標準商業化FPGA IC晶片200中的其中一該可編程邏輯單元(LC)2014的資料輸出(例如第6A圖中之Dout)相關聯的第二資料，傳輸至其資料匯流排315中的第二個匯流排(即315B)中，第二操作模組190之標準商業化FPGA IC晶片200中所選擇I/O連接埠(即I/O連接埠2)之小型接收器375可從其資料匯流排315的第二個匯流排(即315B)中接收該第二資料，此第二資料與第二操作模組190之標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014之輸入資料集的一資料輸入(例如第6A圖中的A0及A1)相關聯，其資料匯流排315的第二個匯流排(即315B)的每一資料路徑耦接第一操作模組190之標準商業化FPGA IC晶片200之所選擇I/O連接埠(即I/O連接埠2)的其中之一小型I/O電路203的小型驅動器374至第二操作模組190之標準商業化FPGA IC晶片200之所選擇I/O連接埠(即I/O連接埠2)的其中之一小型I/O電路203的小型接收器375中，例如第一個操作模組190之標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014可被編程以執行乘法的邏輯運算。
此外，參照第12圖所示，在第四時脈週期時，對於在第10A圖或第10B圖中之第一型或第二型標準商業化邏輯驅動器300，第一操作模組190之標準商業化FPGA IC晶片200可根據在第一操作模組190之標準商業化FPGA IC晶片200中的晶片致能連接墊209處的邏輯準位(level)來選擇啟用以傳輸用於第一操作模組190之標準商業化FPGA IC晶片200之該輸入操作的資料。在如第8A圖及第8B圖所示的配置中，對於第一型或第二型準商業化邏輯驅動器300的第一個操作模組190之標準商業化FPGA IC晶片200，I/O連接埠(例如是I/O連接埠1)可 從其I/O連接埠377(例如，I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇I/O連接埠，以激活其所選擇I/O連接埠377(例如I/O連接埠1)中小型I/O電路203的小型接收器375，其中此選擇係依據位在其輸入選擇(IS)接墊231(例如，IS1、IS2、IS3和IS4連接墊)處的邏輯值來選擇，並且依據位在其輸出選擇(OS)接墊232(例如，OS1、OS2、OS3和OS4連接墊)處的邏輯值來禁用其所選擇I/O連接埠377(例如I/O連接埠1)中小型I/O電路203的小型驅動器374。另外，在該第四時脈週期時，對於第一型或第二型標準商業化邏輯驅動器300，第一個第一HBM IC晶片251-1可被選擇啟用，以通過用於第一個第一HBM IC晶片251-1的一輸出操作的資料，對於第一型或第二型標準商業化邏輯驅動器300的第一個第一HBM記憶體(HBM)IC晶片251-1，可以從其I/O連接埠(例如，第一、第二、第三和第四I/O連接埠)中選擇其第一I/O連接埠，以啟用其所選I/O連接埠的小型I/O電路203的小型驅動器374，此選擇例如係根據其I/O連接埠的輸入選擇接墊處的邏輯值(level)來選擇，並且依據位在其連接埠的選擇接墊處的邏輯值來禁止其所選擇的I/O連接埠的小型I/O電路203的小型接收器375。因此，在第8A圖及第8B圖中的排列設置中，在第四時脈週期中，對於第一型或第二型標準商業化邏輯驅動器300，第一個第一HBM IC晶片251中所選擇的I/O連接埠(例如第一I/O連接埠)可以具有小型驅動器374驅動第二資料至其資料匯流排315中的第一個匯流排(例如315A)，及該第一操作模組190之標準商業化FPGA IC晶片200中所選擇的I/O連接埠之小型接收器375可接收與第一操作模組190之標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014之輸入資料集的一資料輸入(例如第6A圖中的A0及A1)相關聯的第三資料，該第三資料例如是來自其資料匯流排315中的第一個匯流排(例如315A)的資料，資料匯流排315中的第一個匯流排(例如315A)的每一資料路徑可耦接第一個第一HBM IC晶片251-1中所選擇I/O連接埠(例如第一I/O連接埠)的其中之一小型I/O電路203的小型驅動器374至第一操作模組190之標準商業化FPGA IC晶片200中所選擇I/O連接埠(例如I/O連接埠1)的其中之一小型I/O電路203的小型接收器375。
此外，參照第12圖，在第四時脈週期中，對於第一型或第二型標準商業化邏輯驅動器300，第二操作模組190之標準商業化FPGA IC晶片200可以根據在第二操作模組190之標準商業化FPGA IC晶片200的晶片致能連接墊209處的邏輯準位(level)來選擇啟用，以通過用於第二操作模組190之標準商業化FPGA IC晶片200輸入操作的資料，在如第8A圖及第8B圖所示的配置中，對於第一型或第二型標準商業化邏輯驅動器300的第二操作模組190之標準商業化FPGA IC晶片200，可以從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇相同I/O連接埠(即I/O連接埠1)，以依據在輸入選擇(IS)接墊231(亦即IS1,IS2,IS3及IS4接墊)處的邏輯值來激活所選擇I/O連接埠377(即I/O連接埠1)的小型I/O電路203的小型接收器375，並且依據位在輸出選擇(OS)接墊232(例如OS1,OS2,OS3及OS4接墊)處的邏輯值來禁止其選擇I/O連接埠377的小型I/O電路203的小型驅動器374。因此，在第8A圖及第8B圖中的排列設置中，在該第四時脈週期時，對於第一型或第二型標準商業化邏輯驅動器300，其第二操作模組190之標準商業化FPGA IC晶片200中所選擇的I/O連接埠(即I/O連接埠1)的小型接收器375可以從其資料匯流排315中的第一個中接收與第二操作模組190之標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014的輸入資料集(例如第6A圖中的A0及A1)之一資料輸入相關聯的第三資料，該資料匯流排(data buses)315的第一個(即315A)可 具有複數資料路徑，每個資料路徑耦接至第二操作模組190之標準商業化FPGA IC晶片200所選擇的I/O連接埠(即I/O連接埠1)之其中之一小型I/O電路203的小型接收器375。
如第12圖所示，對於第二型標準商業化邏輯驅動器300的其他操作模組190之標準商業化FPGA IC晶片200，耦接至第二型標準商業化邏輯驅動器300的資料匯流排(data buses)315中的第一個匯流排(即315A)的I/O連接埠377的其中之一(即I/O連接埠1)的每一小型I/O電路203的小型驅動器374及小型接收器375可被禁用和禁止。
如第12圖所示，對於第一型或第二型標準商業化邏輯驅動器300的其它的第一HBM IC晶片251-1，耦接至該第一型或第二型標準商業化邏輯驅動器300的匯流排315中的第一個匯流排(即315A)之的其中之一I/O連接埠的每一小型I/O電路203的小型驅動器374及小型接收器375可被禁用和禁止。
此外，參照第12圖所示，在第五時脈週期時，對於在第10A圖或第10B圖中之第一型或第二型標準商業化邏輯驅動器300，第一操作模組190之標準商業化FPGA IC晶片200可根據在第一操作模組190之標準商業化FPGA IC晶片200中的晶片致能連接墊209處的邏輯準位(level)來選擇啟用以傳輸用於第一操作模組190之準商業化FPGA IC晶片200之該輸出操作的資料。在如第8A圖及第8B圖所示的配置中，對於第一型或第二型標準商業化邏輯驅動器300的第一個操作模組190之標準商業化FPGA IC晶片200，I/O連接埠(例如是I/O連接埠1)可從其I/O連接埠377(例如，I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇I/O連接埠，以依據在其輸出選擇(OS)接墊232(例如OS1,OS2,OS3及OS4接墊)處的邏輯值來啟用選擇I/O連接埠(即I/O連接埠1)的小型I/O電路203之小型驅動器374，及依據位在其輸入選擇(IS)接墊231(例如，IS1、IS2、IS3和IS4連接墊)處的邏輯值來禁止所選擇I/O連接埠377(例如I/O連接埠1)中小型I/O電路203的小型接收器375。另外，在該第五時脈週期時，對於第一型或第二型標準商業化邏輯驅動器300，第一個第一HBM IC晶片251-1可被選擇啟用，以通過用於第一個第一HBM IC晶片251的一輸入操作的資料，對於第一型或第二型標準商業化邏輯驅動器300的第一個第一HBM記憶體(HBM)IC晶片251-1，可以從其I/O連接埠(例如，第一、第二、第三和第四I/O連接埠)中選擇其第一I/O連接埠，以激活其所選I/O連接埠的小型I/O電路203的小型接收器375，此選擇例如係根據其I/O連接埠的選擇輸入接墊處的邏輯值(level)來選擇，並且依據位在其連接埠的選擇接墊處的邏輯值來禁用其所選擇的I/O連接埠的小型I/O電路203的小型驅動器374。因此，在第第8A圖及第8B圖圖中的排列設置中，在第五時脈週期中，對於第一型或第二型標準商業化邏輯驅動器300，第一個第一HBM IC晶片251中所選擇的I/O連接埠(例如第一I/O連接埠)可以具有小型接收器375接收來自資料匯流排315中的第一個匯流排(例如315A)的第四資料，及該第一操作模組190之標準商業化FPGA IC晶片200中所選擇的I/O連接埠之小型驅動器374可驅動或通過與第一操作模組190之標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014之該資料輸出(如第6A圖中的Dout)相關聯的該第四資料至資料匯流排315中的第一個匯流排(例如315A)，資料匯流排315中的第一個匯流排(例如315A)的每一資料路徑可耦接第一操作模組190之標準商業化FPGA IC晶片200中所選擇I/O連接埠(例如I/O連接埠1)的其中之一小型I/O電路203的小型驅動器374至第一個第一HBM IC晶片251-1中所選擇I/O連接埠(例如第 一I/O連接埠)的其中之一小型I/O電路203的小型接收器375。
此外，參照第12圖，在第五時脈週期中，對於在第10A圖至第10B圖中之第一型或第二型標準商業化邏輯驅動器300，第二操作模組190之標準商業化FPGA IC晶片200可以根據在第二操作模組190之標準商業化FPGA IC晶片200的晶片致能連接墊209處的邏輯準位(level)來選擇啟用，以通過用於第二操作模組190之標準商業化FPGA IC晶片200輸入操作的資料，在如第8A圖及第8B圖所示的配置中，對於第一型或第二型標準商業化邏輯驅動器300的第二操作模組190之標準商業化FPGA IC晶片200，可以從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇相同之I/O連接埠(即I/O連接埠1)，以依據在輸入選擇(IS)接墊231(亦即IS1,IS2,IS3及IS4接墊)處的邏輯值來激活所選擇I/O連接埠377(即I/O連接埠1)的小型I/O電路203的小型接收器375，並且依據位在輸出選擇(OS)接墊232(例如OS1,OS2,OS3及OS4接墊)處的邏輯值來禁止其選擇I/O連接埠377的小型I/O電路203的小型驅動器374。因此，在第8A圖及第8B圖中的排列設置中，在該第五時脈週期時，對於第一型或第二型標準商業化邏輯驅動器300，其第二操作模組190之標準商業化FPGA IC晶片200中所選擇的I/O連接埠(即I/O連接埠1)的小型接收器375可以從其資料匯流排315中的第一個中接收與第二操作模組190之標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014的輸入資料集之一資料輸入(例如第6A圖中的A0及A1)相關聯的第四資料，該資料匯流排(data buses)315的第一個(即315A)可具有複數資料路徑，每個資料路徑耦接至第二操作模組190之標準商業化FPGA IC晶片200所選擇的I/O連接埠(即I/O連接埠1)之其中之一小型I/O電路203的小型接收器375。
對於第二型標準商業化邏輯驅動器300的其他操作模組190之標準商業化FPGA IC晶片200，耦接至資料匯流排(data buses)315中的第一個匯流排(即315A)的其中之一I/O連接埠377(即I/O連接埠1)的每一小型I/O電路203的小型驅動器374及小型接收器375可被禁用和禁止。對於第一型至第四型標準商業化邏輯驅動器300的其它的HBM IC晶片251，耦接至該第二型標準商業化邏輯驅動器300的匯流排315中的第一個匯流排(即315A)之他們的I/O連接埠的每一小型I/O電路203的小型驅動器374及小型接收器375可被禁用和禁止。
對於第一型或第二型標準商業化邏輯驅動器300的其它的第一HBM IC晶片251-1，其中之一I/O連接埠的每一小型I/O電路203的小型驅動器374及小型接收器375耦接至第一型或第二型標準商業化邏輯驅動器300的第一個資料匯流排315(即315A)可被禁用和禁止。
另外，參照第12圖所示，在該第六時脈週期時，對於在第10A圖或第10B圖中之第一型或第二型標準商業化邏輯驅動器300，第一個第一HBM IC晶片251-1可被選擇啟用，以通過用於第一個第一HBM IC晶片251-1的一輸入操作的資料，對於第一型或第二型標準商業化邏輯驅動器300的第一個第一HBM記憶體(HBM)IC晶片251-1，可以從其I/O連接埠(例如，第一、第二、第三和第四I/O連接埠)中依據在I/O連接埠輸入選擇接墊處的邏輯值激活所選擇I/O連接埠(即第一I/O連接埠)的小型I/O電路203的小型接收器375，並且依據I/O連接埠選擇輸出接墊處的邏輯值禁用所選擇I/O連接埠(即第一I/O連接埠)的小型I/O電路203的小型驅動器374，另外，在第六時脈週期中，對於第一型或第二型標準商業化邏輯驅動器300，第二個第一HBM IC晶片251-1可被選擇被啟用，以通過用於第二個第一HBM IC晶片251-1的一輸出操作 的資料，對於第一型或第二型標準商業化邏輯驅動器300中的第二個第一HBM IC晶片251-1，可從其I/O連接埠(第一、第二、第三及第四I/O連接埠)中選擇其第一I/O連接埠，依據位在I/O連接埠輸出選擇接墊的邏輯值來啟用其I/O連接埠選擇接墊(即第一I/O連接埠)的小型I/O電路203的小型驅動器374，並且依據位在I/O連接埠輸入選擇接墊的邏輯值來禁止其I/O連接埠選擇接墊(即第一I/O連接埠)的小型I/O電路203的小型接收器375。因此，在第六時脈週期中，對於第一型或第二型標準商業化邏輯驅動器300，第一個第一HBM IC晶片251-1中所選擇的I/O連接埠(例如第一I/O連接埠)可以具有小型接收器375接收來自於資料匯流排315中的第一個匯流排(例如315A)傳輸來的第五資料至其匯流排315中的第一個(即315A)，第二HBM IC晶片251中所選擇的I/O連接埠(例如第一I/O連接埠)的小型驅動器374驅動該第四資料傳輸至資料匯流排315中的第一個匯流排(例如315A)，資料匯流排315中的第一個匯流排(例如315A)的每一資料路徑可耦接第二個第一HBM IC晶片251-1中所選擇I/O連接埠(例如第一I/O連接埠)的其中之一小型I/O電路203的小型驅動器374至第一個第一HBM IC晶片251-1中所選擇I/O連接埠(例如第一I/O連接埠)的其中之一小型I/O電路203的小型接收器375。對於第一型或第二型標準商業化邏輯驅動器300中操作模組190之的標準商業化FPGA IC晶片200，其中之一I/O連接埠377(即I/O連接埠1)的每一小型I/O電路203中的小型驅動器374及小型接收器375耦接至其資料匯流排315的第一匯流排(即315A)以執行啟用或禁用。
在標準商業化FPGA IC晶片中編程及操作之架構
第13圖為本發明實施例在一標準商業化FPGA IC晶片內進行編程及操作之演算法方塊示意圖，如第13圖所示，在第10A圖至第10D圖中所繪示的第一型至第四型標準商業化邏輯驅動器300中之每一NVM IC晶片250可包括三個非揮發性記憶體方塊，每一非揮發性記憶體方塊由複數非揮發性記憶體單元排列成矩陣所構成，該NVM IC晶片250的三個非揮發性記憶體方塊中的第一個非揮發性記憶體方塊中的非揮發性記憶體單元(亦即是配置編程記憶體(configuration programming memory,CPM))單元用以儲存或保留配置編程記憶體(configuration programming memory(CPM))資料，此CPM資料包括如第6A圖至第6D圖中每一操作模組190之標準商業化FPGA IC晶片200的查找表(LUT)210中之原始結果值或編程碼，及儲存如第3A圖、第3B圖及第7圖中每一DPIIC晶片410中及每一操作模組190的標準商業化FPGA IC晶片200之用於交叉點開關379的原始編程碼；每一該NVM IC晶片250的三個非揮發性記憶體方塊中的第二個非揮發性記憶體方塊中的非揮發性記憶體單元(亦即是配置編程記憶體(configuration programming memory,CPM))單元用以儲存及保留CPM資料，其CPM資料包括如第6A圖至第6D圖中每一操作模組190之標準商業化FPGA IC晶片200的LUT 210的”立即-預先自我配置結果值(immediately-previously self-configured resulting values)或編程碼”及儲存如第3A圖、第3B圖及第7圖中每一DPIIC晶片410中及每一操作模組190的標準商業化FPGA IC晶片200之用於交叉點開關379的立即-預先自我配置編程碼；每一該NVM IC晶片250的三個非揮發性記憶體方塊中的第一個非揮發性記憶體方塊中的非揮發性記憶體單元(亦即是配置編程記憶體(configuration programming memory,CPM))單元用以儲存及保留CPM資料，此CPM資料包括如第6A圖至第6D圖中每一操作模組190的標準商業化FPGA IC晶片200之查找表(LUT)210中之”立即-現有自我配置結果值(immediately-currently self-configured resulting values)或編程碼”或用於第3A圖、第3B圖或 第7圖中每一DPIIC晶片410中及每一操作模組190的標準商業化FPGA IC晶片200之交叉點開關379的立即-現有自我配置編程碼。
如第13圖所示，在第10A圖至第10D圖中第一型至第四型標準商業化邏輯驅動器300，儲存在每一NVM IC晶片250中的三個非揮發性記憶體方塊的其中之一個中之該LUT 210中的該立即-預先自我配置結果值或編程碼、立即-現有自我配置結果值或編程碼及用於交叉點開關379的原始編程碼、立即-預先自我配置編程碼或立即-現有自我配置編程碼可經由第5B圖中每一操作模組190之標準商業化FPGA IC晶片200的複數小型I/O電路203傳輸通過及儲存至如第6A圖至第6D圖中每一操作模組190之標準商業化FPGA IC晶片200的可編程邏輯單元(LC)2014的記憶體單元490(亦即是配置可編程記憶體(CPM)單元)及傳輸通過至如第3A圖、第3B圖及第7圖中的每一操作模組190之標準商業化FPGA IC晶片200的交叉點開關379的記憶體單元362(亦即是配置編程單元362)，其中該複數小型I/O電路203係定義在每一操作模組190之標準商業化FPGA IC晶片200的一I/O緩衝區塊469中，因此，每一操作模組190之標準商業化FPGA IC晶片200的可編程邏輯單元(LC)2014可經由該LUT 210中的該原始立即-預先自我配置結果值或編程碼或現有自我配置結果值或編程碼被編程，及每一操作模組190之標準商業化FPGA IC晶片200的交叉點開關379可經由原始編程碼、立即-預先自我配置編程碼或現有自我配置編程碼被編程。
如第13圖所示，對於在第10A圖至第10D圖中的第一型至第四型標準商業化邏輯驅動器300，每一操作模組190之標準商業化FPGA IC晶片200之外部電路475的複數第一資料資訊記憶體(data information memory(DIM))單元(例如是第二型標準商業化邏輯驅動器300的第一HBM IC晶片251-1、第二HBM IC晶片251-2及第三HBM IC晶片251-3的其中之一SRAM單元或DRAM單元)可傳輸(或通過)與其中之一標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014的多工器211中的第一輸入資料組(集)(例如是如第4圖及第6A圖中之A0及A1)相關聯的一資料資訊記憶體(DIM)資料組，其中係經由在第5B圖中每一操作模組190之標準商業化FPGA IC晶片200的第一個小型I/O電路203進行傳輸，每一操作模組190之標準商業化FPGA IC晶片200的該小型I/O電路203係定義在每一操作模組190之標準商業化FPGA IC晶片200的一I/O緩衝區塊471中，每一操作模組190之標準商業化FPGA IC晶片200之第一個交叉點開關379可從每一操作模組190之標準商業化FPGA IC晶片200的第一個小型I/O電路203通過第一DIM資料組，該第一DIM資料組與母一操作模組190的標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014之多工器211的第一輸入資料組的資料輸入相關聯，每一操作模組190的標準商業化FPGA IC晶片200之外部電路475的第二DIM單元(例如是第一HBM IC晶片251-1、第二HBM IC晶片251-2及第三HBM IC晶片251-3的其中之一的SRAM或DRAM單元)可經由如第5B圖中每一操作模組190的標準商業化FPGA IC晶片200之一第二個小型I/O電路203接收與每一操作模組190的標準商業化FPGA IC晶片200之其中之一可編程邏輯單元(LC)2014的多工器211之一資料輸出(例如第4圖及第6A圖中的Dout)相關聯的一第二DIM資料組。每一操作模組190的標準商業化FPGA IC晶片200之第二個交叉點開關379可通過與每一操作模組190的標準商業化FPGA IC晶片200之其中之一可編程邏輯單元(LC)2014的多工器211之資料輸出相關聯的第二DIM資料組至每一操作模組190的標準商業化FPGA IC晶片200之第二個小型I/O電路203。
如第13圖所示，對於在第10A圖至第10D圖中之第一型至第四型標準商業化邏輯驅動器300，儲存及保留在第一HBM IC晶片251-1、第二HBM IC晶片251-2及第三HBM IC晶片251-3的其中之一的SRAM單元或DRAM單元(即是DIM單元)之DIM資料組可備份或儲存在其中之一NVM IC晶片中或是備份或儲存在每一第一至第四型標準商業化邏輯驅動器300之外的外部電路中，因此，當每一第一至第四型標準商業化邏輯驅動器300的電源關閉時，被儲存在其中之一NVM IC晶片250中的該DIM資料組可被保存。
在第10A圖至第10D圖中之第一型至第四型標準商業化邏輯驅動器300的每一個標準商業化邏輯驅動器300之每一操作模組190的標準商業化FPGA IC晶片200，用於入工智能(AI)、機器學習或深度學習的重新配置時，其中之一可編程邏輯單元(LC)2014現有的運算操作(current operation)(“現有的邏輯運算操作”例如是AND邏輯操作)的重構(或重新配置)可經由重構(或重新配置)中用於該其中之一可編程邏輯單元(LC)2014中的記憶體單元490中的該結果值或編程碼(亦即是配置編程記憶體(CPM)資料)進行自我重構(或重新配置)至另一邏輯運算操作(例如是NAND操作)，交叉點開關379的現有開關狀態可經由重構(或重新配置)在用於該其中之交叉點開關379的記憶體單元362中的該編程碼(亦即是配置編程記憶體(CPM)資料)進行自我重構(或重新配置)至另一開關狀態。該其中之一可編程邏輯單元(LC)2014中的記憶體單元490中的及該其中之交叉點開關379的記憶體單元362中的該現有自我重配置結果值或編程碼(亦即是配置編程記憶體(CPM)資料)可經由如第5B圖中的複數小型I/O電路203傳輸通過及儲存至第一型至第四型標準商業化邏輯驅動器300的每一個邏輯驅動器300中每一NVM IC晶片250中的三個非揮發記憶體區塊的第三個，其中該小型I/O電路203可定義在其I/O緩衝區塊469中。
因此，如第13圖所示，對於第一型至第四型標準商業化邏輯驅動器300，當將電源啟動時，儲存或保存在該其中之一NVM IC晶片250的三個非揮發記憶體區塊的第三個區塊中之非揮發記憶體單元中之該現有自我配置CPM資料可重新加載至每一操作模組190的標準商業化FPGA IC晶片200的記憶體單元490中，在操作期間，其每一操作模組190的標準商業化FPGA IC晶片200可被重置，以從該其中之一NVM IC晶片250的三個非揮發記憶體區塊的第三個區塊中之第一個或第二個區塊中的非揮發性記憶體單元傳輸通該原始或立即-預先自我配置COM資料至每一操作模組190的標準商業化FPGA IC晶片200的記憶體單元490及362，以儲存在每一操作模組190的標準商業化FPGA IC晶片200的記憶體單元490及362中。
半導體晶片的製程說明
第一型半導體晶片
第14A圖為本發明實施例第一類型半導體晶片的剖面示意圖。如第14A圖所示，此第一類型半導體晶片100包括(1)一半導體基板2，例如是矽基板或矽晶圓、砷化鎵(GaAs)基板、砷化鎵基板、矽鍺(SiGe)基板、矽鍺基板、絕緣層上覆矽基板(SOI)；(2)複數半導體元件4位在半導體基板2上；(3)一第一晶片交互連接線結構(First Interconnection Scheme in,on or of the Chip(FISC))20位在半導體基板2(或晶片)表面上或含有電晶體層表面上，其中第一交互連接線結構20具有一或複數交互連接線金屬層6及一或複數絕緣介電層12，該交互連接線金屬層6耦接至半導體元件4且位在二層相鄰的絕緣介電層12之間或是該絕緣介電層12位在二層交互連接線金屬層6之間，其中每一交互連接線金屬層6的厚度介於01微米至2微米之間；(4)一保護層14位在第一晶片交互連接線結構(FISC)20上方，其中複數開口14a位在其保護層14內，該些開口14a可對齊其晶片的最頂層之第一交互連接線結構(first interconnection scheme for a chip,FISC)20的複數金屬接墊；(5)第二晶片交互連接線結構(second interconnection scheme for a chip(SISC))29可選擇性地位在保護層14上，該第二晶片交互連接線結構(SISC)29具有一或複數交互連接線金屬層27及一或複數聚合物層42，其中該聚合物層42位在二層交互連接線金屬層27之間，其中每一交互連接線金屬層27的厚度介於3微米至5微米之間，該交互連接線金屬層27經由在保護層14內的該些開口14a耦接至FISC 20的最頂層交互連接線金屬層6，該聚合物層42可位在最底層的一交互連接線金屬層27的下方或是位在最底層的一交互連接線金屬層27的上方，其中位在最頂層聚合物層42中的該些開口42a可對齊其晶片的最頂層之第二交互連接線結構(second interconnection scheme for a chip(SISC))29的複數金屬接墊，其中SISC 29之每一交互連接線金屬層27的厚度介於3至5微米之間；及(6)複數微型金屬凸塊或微型金屬柱34在SISC 29的最頂層交互連接線金屬層27上，或者，若半導體晶片100上沒有SISC 29時，該些微型金屬凸塊或微型金屬柱34則位在FISC 20的最頂層交互連接線金屬層6上。
如第14A圖所示，對於第一型半導體晶片100，該半導體元件4可包括一記憶體單元、一邏輯運算電路、一被動元件(例如是一電阻、一電容、一電感或一過濾器或一主動元件，其中主動元件例如是p-通道金屬氧化物半導體(MOS)元件、n-通道MOS元件，半導體元件4可組成用於如第10A圖、第10B圖或第10D圖中所繪示的第一型、第二型或第四型標準商業化邏輯驅動器300之如第1A圖至第5B圖、第7圖及第9圖中用於的交叉點開關379之記憶體單元362及多工器211及用於DPIIC晶片410之小型I/O電路203，半導體元件4可組成用於如第10A圖至第10D圖中所繪示的第一型至第四型標準商業化邏輯驅動器300的每一個驅動器中的電路，例如是如第5A圖至第5B圖中的大型I/O電路341及小型I/O電路203。
如第14A圖所示，對於第一型半導體晶片100，該第一晶片交互連接線結構(FISC)20的每一交互連接線金屬層6可包括：(1)一銅層24，此銅層24低的部分位在其中之一低的絕緣介電層12的開口內，此絕緣介電層12例如是厚度介於2奈米(nm)至200nm之間的氧化碳矽(SiOC)層，絕緣介電層12高的部分位在其中之一低的絕緣介電層12上且絕緣介電層12高的部分的厚度介於3nm至500nm之間，而且銅層24也位在其中之一高的絕緣介電層12中的開口內；(2)一黏著層18位在該銅層24每一低的部分的側壁及底部上，以及位在該銅層24每一高的部分的側壁及底部上，此黏著層18的材質例如是鈦或氮化鈦且其厚度介於1nm至50nm之間；及(3)一種子層22位在該銅層24與該黏著層18之間，該其中種子層22的材質例如是銅。該銅層24具有一上表面大致上與其中之一高的絕緣介電層12的上表面共平面。該FISC 20的每一交互連接線金屬層6可圖案為金屬線或跡線，其厚度例如介於0.1至2μm之間、介於3nm至1000nm之間或介於10nm至500nm之間，或厚度薄於5nm,10nm,30nm,50nm,100nm,200nm,300nm,500nm或1,000nm，且其寬度例如介於3nm至1000nm之間或介於10nm至500nm之間，或寬度窄於5 nm,10nm,20nm,30nm,70nm,100nm,300nm,500nm或1,000nm。FISC 20的每一絕緣介電層12之厚度例如介於0.1至2μm之間、介於3nm至1000nm之間或介於10nm至500nm之間，或厚度小於5nm,10nm,30nm,50nm,100nm,200nm,300nm,500nm或1,000nm。
如第14A圖所示，對於第一型半導體晶片100，該保護層14包括/包括一氮化矽層、一氮氧化矽(SiON)層或一碳氧化矽(SiCN)層，此保護層14的厚度例如是大於0.3微米(μm)，或是聚合物層的厚度介於1μm至10μm之間，保護層14用於保護半導體元件4及交互連接線金屬層6免於受到來自於外部環境中的水氣或污染，例如是鈉游離粒子。在該保護層14內的每一開口14a的橫向尺寸(由上視圖量測)介於0.5μm至20μm之間。
如第14A圖所示，對於第一型半導體晶片100，該SISC 29的每一交互連接線金屬層27可包括：(1)厚度介於0.3μm至20μm之間的銅層40，此銅層40之低的部分位在其中之一聚合物層42的複數開口內，而銅層40之高的部分位在其中之一聚合物層42上，此銅層40之高的部分的厚度介於0.3μm至20μm之間；(2)厚度介於1nm至50nm之間的一黏著層28a位在每一銅層40之低的部分的側壁及底部及位在每一銅層40之高的部分的底部，其中該黏著層28a的材質例如是鈦或氮化鈦；及(3)材質例如是銅的一種子層28b位在該銅層40與該黏著層28a之間，其中該銅層40之高的部分之側壁未被該黏著層28a覆蓋。該SISC 29的每一交互連接線金屬層27可圖案為金屬線或跡線，其厚度例如介於0.3至20μm之間、介於0.5nm至10μm之間、介於1μm至5μm之間、介於1μm至10μm之間或介於2μm至10μm之間，或厚度大於0.3μm,0.5μm,0.7μm,1μm,1.5μm,2μm或3μm，且其寬度例如介於0.3μm至20μm之間、介於0.5μm至10μm之間、介於1μm至5μm之間、介於1μm至10μm之間或介於2μm至10μm之間，或寬度寬於或等於0.3μm,0.5μm,0.7μm,1μm,1.5μm,2μm或3μm，SISC 29的每一聚合物層42的厚度介於0.3至20μm之間、介於0.5nm至10μm之間、介於1μm至5μm之間或介於1μm至10μm之間，或厚度大於0.3μm,0.5μm,0.7μm,1μm,1.5μm,2μm或3μm。
如第14A圖所示，對於第一型半導體晶片100，每一微型金屬凸塊或微型金屬柱34具有數種型式，如第14A圖所示之第一種型式的微型金屬凸塊或微型金屬柱34可包括：(1)厚度介於1nm至50nm之間且材質為鈦或氮化鈦的一黏著層26a位在SISC 29的最頂層交互連接線金屬層27上，或者，若半導體晶片100上沒有第二晶片交互連接線結構(SISC)29時，該黏著層26a則會位在FISC 20的最頂層交互連接線金屬層6上；(2)材質例如是銅的一種子層26b位在該黏著層26a上；以及(3)厚度介於1μm至60μm之間的一銅層32位在該種子層26b上。
或者，第二種型式的微型金屬凸塊或微型金屬柱34可包括如上述的該黏著層26a、種子層26b及銅層32，以及更包括一含錫金屬的銲料頂層位在該銅層32上，此銲料層33的材質例如是錫-銀合金且其厚度介於1μm至50μm之間。或者，第三種型式的微型金屬凸塊或微型金屬柱34可以是一種熱壓合凸塊，其包括如上述的該黏著層26a及該種子層26b，另外還包括如第16A圖、第16B圖、第18A圖、第18B圖、第22A圖及第22B圖所示的一銅層37位在該種子層26b上、及一銲料層38位在該銅層37上，其中該銅層37的厚度t3係介於2微米至20微米之間，例如為3微米，而該銅層37的最大橫向(例如為圓形的直徑)尺寸w3係介於1微米至15微米之間，例如為3微米；該銲料層38係由錫-銀合金、錫-金合金、錫-銅合金、錫-銦合金、銦或錫所 構成，且其厚度係介於1微米至15微米之間，例如為2微米，而該銲料層38的最大橫向(例如為圓形的直徑)尺寸係介於1微米至15微米之間，例如為3微米。該些第三種型式的微型金屬凸塊或微型金屬柱34係分別地形成在如第16A圖、第16B圖、第18A圖、第18B圖、第22A圖及第22B圖所示之多個金屬接墊6b上，其中該些金屬接墊6b係由第二晶片交互連接線結構(SISC)29之最上層的交互連接線金屬層27所構成，當未形成第二晶片交互連接線結構(SISC)29時，該些金屬接墊6b係由第一晶片交互連接線結構(FISC)20之最上層的交互連接線金屬層6所構成，每一該些金屬接墊6c的厚度t1係介於1微米至10微米之間，或是介於2微米至10微米之間，而其最大橫向(例如為圓形的直徑)尺寸w1係介於1微米至15微米之間，例如為5微米。二相鄰第三型微型金屬凸塊或微型金屬柱34之間的間距介於3μm至20μm之間。
或者，第四型微型金屬凸塊或微型金屬柱34可以是熱壓式接墊，其包括如上述之黏著層26a及種子層26b，及更包括如第18A圖、第18B圖及第22A圖至第22D圖所示的銅層48位在種子層26b上，銅層48之厚度t2介於1μm至10μm之間或介於2μm至10μm之間，其第四型微型金屬凸塊或微型金屬柱34的最大橫向尺寸(例如是圓形中的直徑)w2介於1μm及15μm之間，例如是5μm，且由錫-銀合金、錫-金合金、錫-銅合金、錫-銦合金、銦、錫或金所形成的金屬層(蓋)49位在該銅層48上，其金屬層(蓋)49厚度介於0.1μm至5μm之間，例如是1μm，二相鄰第四型微型金屬凸塊或微型金屬柱34的間距介於3μm至20μm之間。
2.第二型半導體晶片
第14B圖為本發明實施例第二型半導體晶片結構之剖面示意圖，如第14B圖所示，第二型半導體晶片與第14A圖中的第一型半導體晶片具有相似的結構，第14A圖與第14B圖中所示的相同圖表示的元件，可以使用相同的元件號碼，第14B圖中所示的元件的規格可以參考第14A圖中所示的元件的規格，其中第一型半導體晶片與第二型半導體晶片的結構不同點在於第二型半導體晶片更包括複數矽穿孔栓塞(through silicon vias(TSV))157位在其半導體基板2中，其中每一TSV 157可經由FISC 20的一個(或多個)交互連接線金屬層6耦接一個(或多個)半導體元件4。
如第14B圖示，每一TSV 157可包括(1)位在第二型半導體晶片100之半導體基板2中的一電鍍銅層，其深度例如介於10nm至3000nm之間、介於10nm至1000nm之間或介於10nm至500nm之間，(2)一絕緣介電層153位在該電鍍銅層156的底部及側壁上，該絕緣介電層153例如是熱生成的氧化矽(SiO2)層及/或CVD形成的氮化矽(Si3N4)層，(3)一黏著層154位在電鍍銅層156的底部及側壁上，且位在電鍍銅層156與該絕緣介電層153之間，該黏著層154的材質例如是鈦層或氮化鈦(TiN)層，其厚度介於1nm至50nm之間，及(4)一種子層155(例如是銅層)位在電鍍銅層156的底部及側壁上，且位在電鍍銅層156與該黏著層154之間，該種子層155厚度介於3nm至200nm之間。
3.第三型半導體晶片
第14C圖為本發明實施例第三型半導體晶片結構之剖面示意圖，如第14B圖所 示，第三型半導體晶片與第14A圖中的第一型半導體晶片具有相似的結構，第14A圖與第14C圖中所示的相同圖表示的元件，可以使用相同的元件號碼，第14C圖中所示的元件的規格可以參考第14A圖中所示的元件的規格，其中第一型半導體晶片與第三型半導體晶片的結構不同點在於第三型半導體晶片更包括複數矽穿孔栓塞(through silicon vias(TSV))157位在其半導體基板2中，其中每一TSV 157可經由FISC 20的一個(或多個)交互連接線金屬層6耦接一個(或多個)半導體元件4。
如第14C圖所示，每一TSV 157可包括(1)位在第三型半導體晶片100之半導體基板2中的一電鍍銅層，其深度例如介於10nm至3000nm之間、介於10nm至1000nm之間或介於10nm至500nm之間，(2)一絕緣介電層153位在該電鍍銅層156的側壁上，該絕緣介電層153例如是熱生成的氧化矽(SiO2)層及/或CVD形成的氮化矽(Si3N4)層，(3)一黏著層154位在電鍍銅層156的側壁上，且位在電鍍銅層156與該絕緣介電層153之間，該黏著層154的材質例如是鈦層或氮化鈦(TiN)層，其厚度介於1nm至50nm之間，及(4)一種子層155(例如是銅層)位在電鍍銅層156的側壁上，且位在電鍍銅層156與該黏著層154之間，該種子層155厚度介於3nm至200nm之間。對於第三型半導體晶片100，每一TSV 157的電鍍銅層156的背部表面與半導體基板的背面2b共平面，每一TSV 157的絕緣介電層153環繞著黏著層154、種子層155及每一TSV 157的電鍍銅層156，第三型半導體晶片100更可包括一保護層14位在半導體基板2的背面2b，其中位在半導體基板2之背面2b的保護層14中的複數開口14a可對齊TSV 157的電鍍銅層156的背面下方，位在半導體基板2之背面2b的保護層14可包括具有厚度例如大於0.3μm一氮化矽層、氮氧化矽(SiON)層或氮化碳化矽(SiCN)層，或者具有厚度介於1μm至10μm之間的聚合物層，第三型半導體晶片100更可包括複數微型金屬凸塊或金屬柱570位在TSV 157的電鍍銅層156之背面上。該微型金屬凸塊或金屬柱570可具有數種型式，如第14C圖中之第一型微型金屬凸塊或金屬柱570可包括(1)一黏著層26a位在第三型半導體晶片100的TSV 157之電鍍銅層156下方上，其黏著層26a例如是鈦或氮化鈦且厚度介於1nm至50nm之間，(2)一種子層26b位在該黏著層26a上，例如是銅層，及(3)厚度介於1μm至60μm之間的一銅層32位在其種子層26b上。或者，一第二型微型金屬凸塊或金屬柱570可包括上述之黏著層26a、種子層26b及銅層32，且更可包括由錫或錫-銀合金所形成的含錫銲料層位在其銅層32上，此含錫銲料層厚度介於1μm至50μm之間。或者，第三型微型金屬凸塊或金屬柱570可以是熱壓式凸塊，其包括上述之黏著層26a及種子層26b，及更可包括如第22C圖及第22D圖中的一銅層37位在種子層26b上，其厚度t3介於2μm至20μm之間，例如是3μm，且其最大橫向尺寸w3(例如是圓形的直徑)介於1μm至15μm之間(例如是3μm)，由錫-銀合金、錫-金合金、錫-銅合金、錫-銦合金、銦、錫或金所形成的一含錫銲料層38位在其銅層37上，此含錫銲料層38的厚度介於1μm至15μm之間，例如是2μm，且具有最大橫向尺寸(例如是圓形的直徑)，其最大橫向尺寸介於1μm至15μm之間，例如是3μm。二相鄰第三型微型金屬凸塊或金屬柱570之間的間距可介於3μm至20μm之間；或者是，一第四型微型金屬凸塊或金屬柱570可以是熱壓式接墊，其包括上述之黏著層26a及種子層26b，且更可包括如第16A圖及第16B圖中的一銅層48位在其種子層26b上，其銅層48具有厚度t2介於1μm至10μm之間或介於2μm至10μm之間，且其最大橫向尺寸w2(例如是圓形中的直徑)μm至15μm之間，例如是5μm，由錫-銀合金、錫-金合金、錫-銅合金、錫-銦合金、銦、錫或金 所形成的一含錫銲料層49位在其銅層48上，此含錫銲料層49的厚度介於0.1μm至5μm之間，例如是1μm，二相鄰第四型微型金屬凸塊或金屬柱570之間的間距可介於3μm至20μm之間。
4.第四型半導體晶片
第14D圖為本發明實施例第四型半導體晶片結構之剖面示意圖，如第14D圖所示，第四型半導體晶片與第14A圖中的第一型半導體晶片具有相似的結構，第14A圖與第14D圖中所示的相同圖表示的元件，可以使用相同的元件號碼，第14D圖中所示的元件的規格可以參考第14A圖中所示的元件的規格，其中第一型半導體晶片與第四型半導體晶片的結構不同點在於第四型半導體晶片更具有(1)一絕緣接合層52位在主動側(active side)及位在FISC 20最頂層的絕緣介電層12上，及(2)複數金屬接墊6a位在主動側且位在FISC 20的最頂層交互連接線6上(而不是在SISC 29上)之絕緣接合層52內的複數開口52a中，在第14A圖中之該保護層14及微型金屬凸塊或金屬柱34，用於第四型半導體晶片100，其絕緣接合層52可包括厚度介於0.1μm至2μm之間的氧化矽層，每一金屬接墊6a可包括：(1)厚度介於3nm至500nm之間的銅層24位在絕緣接合層52中的其中之一開口52a中，(2)厚度介於1nm至20nm之間的黏著層18(例如是鈦或氮化鈦)，其位在每一金屬接墊6a的銅層24的底部及側壁上及位在FISC 20的最頂層交互連接線金屬層6上，及(3)位在銅層24與每一金屬接墊6a的黏著層18之間的種子層22(例如銅)，其中每一金屬接墊6a的銅層24的上表面與絕緣接合層52的氧化矽層之上表面共平面。
5.第五型半導體晶片
第14E圖為本發明實施例第五型半導體晶片結構之剖面示意圖，如第14E圖所示，第五型半導體晶片與第14D圖中的第四型半導體晶片具有相似的結構，第14E圖與第14D圖中所示的相同圖表示的元件，可以使用相同的元件號碼，第14E圖中所示的元件的規格可以參考第14D圖中所示的元件的規格，其中第四型半導體晶片與第五型半導體晶片的結構不同點在於第五型半導體晶片更包括複數矽穿孔栓塞(through silicon vias(TSV))157位在其半導體基板2中，其中每一TSV 157可經由FISC 20的一個(或多個)交互連接線金屬層6耦接一個(或多個)半導體元件4。
如第14E圖示，每一TSV 157可包括(1)位在第五型半導體晶片100之半導體基板2中的一電鍍銅層，其深度例如介於10nm至3000nm之間、介於10nm至1000nm之間或介於10nm至500nm之間，(2)一絕緣介電層153位在該電鍍銅層156的底部及側壁上，該絕緣介電層153例如是熱生成的氧化矽(SiO2)層及/或CVD形成的氮化矽(Si3N4)層，(3)一黏著層154位在電鍍銅層156的底部及側壁上，且位在電鍍銅層156與該絕緣介電層153之間，該黏著層154的材質例如是鈦層或氮化鈦(TiN)層，其厚度介於1nm至50nm之間，及(4)一種子層155(例如是銅層)位在電鍍銅層156的底部及側壁上，且位在電鍍銅層156與該黏著層154之間，該種子層155厚度介於3nm至200nm之間。
6.第六型半導體晶片
第14F圖為本發明實施例第六型半導體晶片結構之剖面示意圖，如第14F圖所示，第六型半導體晶片與第14D圖中的第四型半導體晶片具有相似的結構，第14D圖與第14F圖中所示的相同圖表示的元件，可以使用相同的元件號碼，第14F圖中所示的元件的規格可以參考第14D圖中所示的元件的規格，其中第六型半導體晶片與第四型半導體晶片的結構不同點在於第六型半導體晶片更包括複數矽穿孔栓塞(through silicon vias(TSV))157位在其半導體基板2中，其中每一TSV 157可經由FISC 20的一個(或多個)交互連接線金屬層6耦接一個(或多個)半導體元件4。
如第14F圖所示，每一TSV 157可包括(1)位在第六型半導體晶片100之半導體基板2中的一電鍍銅層，其深度例如介於10nm至3000nm之間、介於10nm至1000nm之間或介於10nm至500nm之間，(2)一絕緣介電層153位在該電鍍銅層156的側壁上，該絕緣介電層153例如是熱生成的氧化矽(SiO2)層及/或CVD形成的氮化矽(Si3N4)層，(3)一黏著層154位在電鍍銅層156的側壁上，且位在電鍍銅層156與該絕緣介電層153之間，該黏著層154的材質例如是鈦層或氮化鈦(TiN)層，其厚度介於1rim至50nm之間，及(4)一種子層155(例如是銅層)位在電鍍銅層156的側壁上，且位在電鍍銅層156與該黏著層154之間，該種子層155厚度介於3nm至200nm之間。對於第六型半導體晶片100，每一TSV 157的電鍍銅層156的背部表面與半導體基板的背面2b共平面，每一TSV 157的絕緣介電層153環繞著黏著層154、種子層155及每一TSV 157的電鍍銅層156，該第六型半導體晶片100更可包括：(1)位在半導體基板2的背面2b上的絕緣接合層52，及(2)位在背面的複數金屬接墊6a且位在TSV的電鍍銅的背面上的之絕緣接合層52內的複數開口52a中，用於第六型半導體晶片100，其位背面上的絕緣接合層52可包括厚度介於0.1μm至2μm之間的氧化矽層，其位背面上的每一金屬接墊6a可包括：(1)厚度介於3nm至500nm之間的銅層24位在其位背面上的絕緣接合層52中的其中之一開口52a中，(2)厚度介於1nm至20nm之間的黏著層18(例如是鈦或氮化鈦)，其位在背面上每一金屬接墊6a的銅層24的頂部及側壁上，及(3)位在銅層24與其位背面上的每一金屬接墊6a的黏著層18之間的種子層22(例如銅)，其中其位背面上的每一金屬接墊6a的銅層24的底部表面與其位背面上的絕緣接合層52的氧化矽層之上表面共平面。
記憶體模組(HBM堆疊3D晶片級封裝)的規格說明
第一型記憶體模組
第15A圖為本發明實施例之第一型記憶體模組的剖面示意圖，對於第10A圖至第10C圖中的第一型至第四型標準商業化邏輯驅動器300，每一第一型及/或第二型記憶體模組159-1及/或159-2可以是第15A圖中的第一型記憶體模組159，其包括(1)複數堆疊在一起的第三HBM IC晶片251-3，此第三HBM IC晶片251-3例如是用於VM模組之揮發性(volatile-memory(VM))IC晶片、用於高頻寬記憶體(high-bitwidth memory,HBM膜組的DRAM IC模組、用於SRAM模組的SRAM IC晶片、用於NVM模組的NVM IC晶片、用於MRAM模組的MRAM IC晶片、用於RRAM模組的RRAM IC晶片或用於PCM模組的PCM晶片，其中在第一型記憶體模組159中的HBM IC晶片251-3的數量可大於或等於2,4,8,16,32；(2)一控制晶片688(亦即是ASIC或邏輯晶片)位在其堆疊HBM IC晶片251-3的下方，(3)位在二相鄰第三HBM IC晶片251- 3及位在最底部第三HBM IC晶片251-3與控制晶片688之間的複數接合接點158，及(4)如第14A圖中的複數第一、第二或第三型微型金屬凸塊34位在控制晶片688的主動側。
如第15A圖所示，第一型記憶體模組159之每一第三HBM IC晶片251-3可具有如第14C圖中的結構，其結構包括TSV 157位在半導體基板2中，每一個TSV 157對準及連接至位在其背面的其中之一接合接點158。
第16A圖及第16B圖為本發明實施例接合一熱壓式凸塊至一熱壓式接墊的製程剖面示意圖，對於第一型記憶體模組159，如第15A圖、第16A圖及第16B圖所示，在第一案例中，一高的第三HBM IC晶片251-3具有第三型微型金屬凸塊或金屬柱34接合至低的那個第四型微型金屬凸塊或金屬柱570，例如，高的第三HBM IC晶片251-3之第三型微型金屬凸塊或金屬柱34的銲料錫層38可以熱壓方式(其溫度介於240至300℃之間且壓力介於0.3至3MPa之間，其壓合時間約3至15秒之間)接合至低的第三HBM IC晶片251-3的第四型微型金屬凸塊或金屬柱570的金屬層(蓋)570上，形成複數接合接點158位在高的第三HBM IC晶片251-3與低的第三HBM IC晶片251-3之間，高的第三HBM IC晶片251-3之每一第三型微型金屬凸塊或金屬柱570的銅層37之厚度t3大於低的第三HBM IC晶片251-3的第四型微型金屬凸塊或金屬柱570的銅層48之厚度t2，且高的第三HBM IC晶片251-3之每一第三型微型金屬凸塊或金屬柱570的銅層37最大橫向尺寸w3等於低的第三HBM IC晶片251-3的第四型微型金屬凸塊或金屬柱570之銅層48的最大橫向尺寸w2的0.7至0.1倍，或者是，每一高的第三HBM IC晶片251-3之每一第三型微型金屬凸塊或金屬柱570的銅層37的剖面之面積等於低的第三HBM IC晶片251-3的每一第四型微型金屬凸塊或金屬柱570之銅層48的剖面之面積的0.5至0.01倍。
例如，如第15A圖、第16A圖及第16B圖所示，對於第一型記憶體模組159的上面之第三HBM IC晶片251-3，其第三型微型金屬凸塊或金屬柱34可分別形成在金屬接墊6b之正面上，其中金屬接墊6b係經由SISC 29的最高的交互連接線金屬層27所提供，或在沒有SISC 29的情況下，可經由經由FISC 20的最高的交互連接線金屬層6所提供，其中每一金屬接墊6b的厚度t1介於1μm至10μm之間或介於2μm至10μm之間，且其最大橫向尺寸w1(例如是圓形的直徑)介於1μm至15μm之間，例如是5μm，每一第三型微型金屬凸塊或金屬柱34之銅層37的厚度t3大於金屬接墊6b的厚度t1，且其最大橫向尺寸w3等於金屬接墊6b的最大橫向尺寸w1的0.7至0.1倍，或者，每一第三型微型金屬凸塊或金屬柱34的銅層37的剖面之面積等於金屬接墊6b的剖面之面積的0.5至0.01倍。
如第15A圖、第16A圖及第16B圖所示，對於第一型記憶體模組159，位在其接合接點158的銅層37與銅層48之間的接合銲料可大部分的被保留在低的第三HBM IC晶片251-3的其中之一第四型微型金屬凸塊或金屬柱570的銅層48的上表面且延伸超過低的第三HBM IC晶片251-3的其中之一第四型微型金屬凸塊或金屬柱570的銅層48之邊界小於0.5μm，因此，二相鄰的接合接點158即使是細間距的方式，也可以避免二相鄰的接合接點158之間的短路。
或者，對於第一型記憶體模組159，如第15A圖所示，在第二案例中，高的第三HBM IC晶片251-3具有第二型微型金屬凸塊或金屬柱34接合至低的第三HBM IC晶片251-3的 第一型微型金屬凸塊或金屬柱570，例如高的第三HBM IC晶片251-3之第二型微型金屬凸塊或金屬柱34的銲料層33接合至低的第三HBM IC晶片251-3的第一型微型金屬凸塊或金屬柱570之電鍍銅層32上，以形成複數接合接點158位在高的及低的二個第三HBM IC晶片251-3之間，高的第三HBM IC晶片251-3之每一第二型微型金屬凸塊或金屬柱34的銅層32之厚度大於低的第三HBM IC晶片251-3的第一型微型金屬凸塊或金屬柱570之電鍍銅層32的厚度。
或者，對於第一型記憶體模組159，如第15A圖所示，在第三案例中，高的第三HBM IC晶片251-3可具有第一型微型金屬凸塊或金屬柱34接合至低的第三HBM IC晶片251-3的第二型微型金屬凸塊或金屬柱570，例如，高的第三HBM IC晶片251-3可具有第一型微型金屬凸塊或金屬柱34之電鍍金屬層(例如是銅層)接合至低的第三HBM IC晶片251-3的第二型微型金屬凸塊或金屬柱570之銲料層33上，以形成複數接合接點158位在高的及低的二個第三HBM IC晶片251-3之間，高的第三HBM IC晶片251-3的每一第一型微型金屬凸塊或金屬柱34的電鍍銅層32之厚度大於低的第三HBM IC晶片251-3的每一第二型微型金屬凸塊或金屬柱570之電鍍銅層32的厚度。
或者，對於第一型記憶體模組159，如第15A圖所示，在第四案例中，高的第三HBM IC晶片251-3可具有第二型微型金屬凸塊或金屬柱34接合至低的第三HBM IC晶片251-3的第二型微型金屬凸塊或金屬柱570，例如，高的第三HBM IC晶片251-3可具有第二型微型金屬凸塊或金屬柱34之銲料層33接合至低的第三HBM IC晶片251-3的第二型微型金屬凸塊或金屬柱570之銲料層33，，以形成複數接合接點158位在高的及低的二個第三HBM IC晶片251-3之間，高的第三HBM IC晶片251-3之第二型微型金屬凸塊或金屬柱34的電鍍銅層32的厚度大於低的第三HBM IC晶片251-3的第二型微型金屬凸塊或金屬柱570之電鍍銅層32的厚度。
如第15A圖所示，對於第一型記憶體模組159，最高的第三HBM IC晶片251-3之每一TSV 157的側壁及底部表面被最高的第三HBM IC晶片251-3的半導體基板2包圍，如第14B圖所示，最底部的第三HBM IC晶片251-3可設有微型金屬凸塊或金屬柱34位在其底部表面，以接合至位在控制晶片688之上表面的微型金屬凸塊或金屬柱570，以產生複數接合接點158位在其控制晶片688與最底部第三HBM IC晶片251-3之間，位在其控制晶片688與最底部第三HBM IC晶片251-3之間的接合接點158的說明及其製程可參考如第15A圖、第16A圖及第16B圖中那些位在上面的及下面的第三HBM IC晶片251-3之間的接合接點158的說明及其製程。
如第15A圖所示，對於第一型記憶體模組159，在第三HBM IC晶片251-3中的TSV 157，其排列成一垂直方向，該些TSV 157可經由位在垂直方向且相互對齊的接合接點158相互耦接，每一第三HBM IC晶片251-3及控制晶片688可包括由每一第三HBM IC晶片251-3及控制晶片688中的FISC 20及/或SISC 29的交互連接線金屬層6及/或27所提供的複數交互連接線696接合一個(或多個)TSV 157至位在每一第三HBM IC晶片251-3及控制晶片688的底部表面的一個(或多個)接合接點158，底部填充材料(underfill)694(例如是聚合物)可填入每二相鄰第三HBM IC晶片251-3之間以包圍位在之間的該些接合接點158，及填入最底部的第三HBM IC晶片251-3與控制晶片688之間以包圍位在之間的該些接合接點158，一灌模材料695(例如是聚合物)可形 成圍繞在第三HBM IC晶片251-3及位在控制晶片688上方，其中最頂層的第三HBM IC晶片251-3的頂部表面可與灌模材料695的上表面共平面。
如第15A圖所示，對於第一型記憶體模組159，每一第三HBM IC晶片251-3經由其微型金屬凸塊或金屬柱34之記憶體模組159的外部電路(對外連接)，其中此外部電路的資料位元寬度大於或等於64,128,256,512,1024,2048,4096,8K或16K，第一型記憶體模組159可包括複數垂直交互連接線699，每一條垂直交互連接線699可由位在每一第三HBM IC晶片251-3中的其中之一TSV 157所組成。
如第15A圖所示，對於第一型記憶體模組159的每一垂直交互連接線699，在第一型記憶體模組159之第三HBM IC晶片251-3中的複數TSV 157相互對齊且連接至一個(或多個)第一型記憶體模組159的第三HBM IC晶片251-3中之半導體元件4的一個(或多個)電晶體。
如第15A圖所示，對於第一型記憶體模組159，每一第三HBM IC晶片251-3及控制晶片688可具有一個(或多個)小型I/O電路耦接至其中之一垂直交互連接線699，每一小型I/O電路具有輸出電容或驅動能力(或負載)或輸入電容，例如，在0.05pF與2pF之間、0.05pF與1pF之間，或小於2pF或1pF。
如第15A圖所示，，對於第一型記憶體模組159，其控制晶片688可用以控制其第三HBM IC晶片251-3的資料存取，此控制晶片688可用在緩衝及控制該第三HBM IC晶劃51-3，此控制晶片688可包括位在控制晶片688的半導體基板2之中的複數TSV 157，每一TSV 157對齊且連接位在控制晶片688底部表面上的其中之一微型金屬凸塊或金屬柱34。
第二型記憶體模組
或者，第15B圖為本發明實施例第二型記憶體模組的剖面示意圖，對於在第10A圖至第10C圖中之每一第一型至第三型標準商業化邏輯驅動器300，每一第一型及/或第二型記憶體模組159-1及/或159-2可以是如第15B圖中的第二型記憶體模組159，第二型記憶體模組159的結構與第15A圖中之第一記憶體模組159的結構相似，第15A圖與第15B圖中所示的相同圖表示的元件，可以使用相同的元件號碼，第15B圖中所示的元件的規格可以參考第15A圖中所示的元件的規格，其中第二型記憶體模組159與第一記憶體模組159的結構不同點在於執行一直接接合製程(direct bonding process)用於第15B圖中的第二型記憶體模組159，第16C圖及第16D圖為本發明實施例中一直接接合製程的剖面示意圖，如第15B圖、第16C圖及第16D圖所示，第二型記憶體模組159之每一第三HBM IC晶片251-3及控制晶片688具有如第14F圖中的結構，其包括複數TSV 157位在其半導體晶片2中，每一TSV 157對齊位在主動側及背面上的金屬接墊6a。
如第15B圖、第16C圖及第16D圖所示，對於第二型記憶體模組159，一上面的第三HBM IC晶片251-3可接合至一低的第三HBM IC晶片251-3及控制晶片688上，經由(1)以氮等離子體激活位在上面的第三HBM IC晶片251-3的主動側之絕緣接合層52的一接合表面(氧化 矽)，及激活位在下面的第三HBM IC晶片251-3及控制晶片688的背面之絕緣接合層52的一接合表面(氧化矽)以提高其親水性，(2)接著用去離子水吸收和清潔水沖洗上面的第三HBM IC晶片251-3的主動側之絕緣接合層52的一接合表面及下面的第三HBM IC晶片251-3及控制晶片688的背面之絕緣接合層52的一接合表面；(3)接著，將上面的第三HBM IC晶片251-3放置在下面的第三HBM IC晶片251-3和控制晶片688之上，其中位在上面的第三HBM IC晶片251-3主動側的每一金屬接墊6a與位在下面的第三HBM IC晶片251-3及控制晶片688的背面上的其中之一金屬接墊6a接觸，以及位在上面的第三HBM IC晶片251-3主動側的絕緣接合層52的接合表面與位在下面的第三HBM IC晶片251-3及控制晶片688的背面上的絕緣接合層52的接合表面接觸，及(4)接著，執行一直接接合製程，其包括：(a)溫度在100至200℃下且在5至20分鐘的條件下，執行氧化物至氧化物接合(oxide-to-oxide bonding)製程，以使上面的第三HBM IC晶片251-3主動側的絕緣接合層52的接合表面接合至下面的第三HBM IC晶片251-3及控制晶片688的背面上的絕緣接合層52的接合表面，及(b)溫度在300至350℃下且在10至60分鐘的條件下，執行銅至銅接合(copper-to-copper bonding)製程，使上面的第三HBM IC晶片251-3主動側的每一金屬接墊6a的銅層24接合至下面的第三HBM IC晶片251-3及控制晶片688的背面上的每一金屬接墊6a的銅層24，其中該氧化物至氧化物接合可能是因為上面的第三HBM IC晶片251-3主動側的絕緣接合層52的接合表面與下面的第三HBM IC晶片251-3及控制晶片688的背面上的絕緣接合層52的接合表面之間的脫附水反應所造成，而銅至銅接合製程係因為上面的第三HBM IC晶片251-3主動側的每一金屬接墊6a的銅層24與下面的第三HBM IC晶片251-3及控制晶片688的背面上的每一金屬接墊6a的銅層24之間的金屬擴散所造成。
操作模組(FPGA/HBM堆疊3D晶片級封裝(Chip-Scale-Package(CSP))的製程
第17A圖至第17G圖為本發明實施例形成第一型及第二型操作模組(即是FPGA/HBM堆疊3D晶片級封裝)的製程示意圖，如第17A圖，提供一半導體晶圓100b，其具有(1)一半導體基板2，例如是矽基板，(2)用於標準商業化FPGA IC晶片200之複數半導體元件4(例如是電晶體或被動元件)位在其半導體基板2上，其中該半導體元件4可構成可編程邏輯單元(LC)2014的多工器211、可編程邏輯單元(LC)2014的的記憶體單元490、用於交叉點開關379的記憶體單元362及小型I/O電路203，如第1A圖至第8B圖中，(3)位在半導體基板2上的一交互連接線結構561，該交互連接線結構561是由類似於第14A圖中FISC 20中的複數交互連接線金屬層6及絕緣介電層12及類似於第14A圖中SISC 29的複數交互連接線金屬層27及聚合物層6所構成，其中半導體元件4可耦接至FISC 20中的複數交互連接線金屬層6及/或SISC 29的複數交互連接線金屬層27，及(4)在第14A圖中複數的第一型、第二型或第四型微型金屬凸塊或金屬柱34位在FISC 20中的交互連接線金屬層6及/或SISC 29的交互連接線金屬層27上。另外，該半導體晶圓100b具有複數TSV 157位在半導體基板2中，其每一TSV 157可經由FISC 20中的一個(或多個)交互連接線金屬層6耦接至一個(或多個)半導體元件4，每一TSV 157可包括(1)位在半導體晶圓100b之半導體基板2中的一電鍍銅層，其深度例如介於10nm至3000nm之間、介於10nm至1000nm之間或介於10nm至500nm之間，(2)一絕緣介電層153位在該電鍍銅層156的底部及側壁上，該絕緣介電層153例如是熱生成的氧化矽(SiO2)層及/或CVD形成的氮化矽(Si3N4)層，(3)一黏著層154位在電鍍銅層156的底部及側壁上，且位在電鍍銅層156與該絕緣 介電層153之間，該黏著層154的材質例如是鈦層或氮化鈦(TiN)層，其厚度介於1nm至50nm之間，及(4)一種子層155(例如是銅層)位在電鍍銅層156的底部及側壁上，且位在電鍍銅層156與該黏著層154之間，該種子層155厚度介於3nm至200nm之間。
如第17A圖及第17B圖所示，提供如第15A圖中之複數第一型第二記憶體模組159-2(在圖中只繪示一個)的結構，每一個結構具有第一型、第二型或第三型的微型金屬凸塊或金屬柱34接合至位在半導體晶圓100b的主動側上的第一型、第二型或第四型的微型金屬凸塊或金屬柱34，以形成複數接合接點在二者之間。或者，每一第一型第二記憶體模組159-2可被已知良好的(known-good)的記憶體晶片所替換，例如是如第14A圖或第14B圖中第二HBM IC晶片251-2的結構，每一已知良好的第二HBM IC晶片可具有第一型、第二型或第三型的微型金屬凸塊或金屬柱34，接合至位在半導體晶圓100b的主動側上的第一型、第二型或第四型的微型金屬凸塊或金屬柱34，以形成複數接合接點在二者之間。
第18A圖及第18B圖為本發明實施例之熱壓式凸塊接合至熱壓式接墊的接合製程剖面示意圖，對於第一案例，如第17A圖、第17B圖、第18A圖及第18B圖所示，每一第一型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2可具有第三型微型金屬凸塊或金屬柱34可接合至半導體晶圓100b的第四型金屬凸塊或金屬柱34。例如，每一第一型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2之第三型金屬凸塊或金屬柱34的銲料層38可用熱壓的方式接合至半導體晶圓100b之第四型微型金屬凸塊或金屬柱34的金屬層(蓋)49上，以形成複數接合接點563位在每一第一型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2與半導體晶圓100b之間，其中熱壓接合的條件為溫度介於240至300℃之間且壓力介於0.3至3MPa之間，其壓合時間約3至15秒之間，每一第一型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2的第三型金屬凸塊或金屬柱34的銅層37之厚度t3大於半導體晶圓100b之第四型微型金屬凸塊或金屬柱34的銅層48厚度t2，且每一第一型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2的第三型金屬凸塊或金屬柱34的銅層37之最大橫向尺寸w3等於半導體晶圓100b之第四型微型金屬凸塊或金屬柱34的銅層48之最大橫向尺寸w2的0.7至0.1倍，或者每一第一型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2的第三型金屬凸塊或金屬柱34的銅層37之剖面面積等於導體晶圓100b之第四型微型金屬凸塊或金屬柱34的銅層48之剖面面積的0.5至0.01倍。
例如，如第17A圖、第17B圖、第18A圖及第18B圖所示，對於每一第一型第二記憶體模組159-2接合至半導體晶圓100b，其第三型微型金屬凸塊或金屬柱34可分別形成在金屬接墊6b之正面上，其中金屬接墊6b係經由其控制晶片688之SISC 29的最高的交互連接線金屬層27所提供，或在沒有控制晶片688之SISC 29的情況下，可經由經由控制晶片688之FISC 20的最高的交互連接線金屬層6所提供，其中每一第三型微型金屬凸塊或金屬柱34之銅層37的厚度t3大於其控制晶片688之每一金屬接墊6b的厚度t1，且其最大橫向尺寸w3等於其控制晶片688之每一金屬接墊6b的最大橫向尺寸w1的0.7至0.1倍，或者，每一第三型微型金屬凸塊或金屬柱34的銅層37的剖面之面積等於其控制晶片688之每一金屬接墊6b的剖面之面積的0.5至0.01倍，其控制晶片688之每一金屬接墊6b的厚度t1介於1μm至10μm之間或介於2μm至10μm之間，及其最大橫向尺寸w1(例如是圓形中的直徑)介於1μm至15μm之間，例如 是5μm。
如第17A圖、第17B圖、第18A圖及第18B圖所示，對於每一己知良好第二HBM IC晶片251-2接合至半導體晶圓100b，其第三型微型金屬凸塊或金屬柱34可分別形成在金屬接墊6b之正面上，其中金屬接墊6b係經由其SISC 29的最高的交互連接線金屬層27所提供，或在沒有SISC 29的情況下，可經由經由FISC 20的最高的交互連接線金屬層6所提供，其中第三型微型金屬凸塊或金屬柱34之銅層37的厚度t3大於其金屬接墊6b的厚度t1，且其最大橫向尺寸w3等於其金屬接墊6b的最大橫向尺寸w1的0.7至0.1倍，或者，第三型微型金屬凸塊或金屬柱34的銅層37的剖面之面積等於其金屬接墊6b的剖面之面積的0.5至0.01倍，其金屬接墊6b的厚度t1介於1μm至10μm之間或介於2μm至10μm之間，及其最大橫向尺寸w1(例如是圓形中的直徑)介於1μm至15μm之間，例如是5μm。
如第17A圖、第17B圖、第18A圖及第18B圖，位在其接合接點563的銅層37與銅層48之間的接合銲料可大部分的被保留在半導體晶圓100b的其中之一第四型微型金屬凸塊或金屬柱34的銅層48的上表面且延伸超過低的半導體晶圓100b的其中之一第四型微型金屬凸塊或金屬柱34的銅層48之邊界小於0.5μm，因此，二相鄰的接合接點563即使是細間距的方式，也可以避免二相鄰的接合接點563之間的短路。
或者，對於第二案例，如第17A圖及第17B圖所示，每一第一型第二記憶體模組159-2或己知良好的第二HBM IC晶片251-2具有第二型微型金屬凸塊或金屬柱34接合至半導體晶圓100b的第一型微型金屬凸塊或金屬柱34，例如第一型第二記憶體模組159-2或己知良好的第二HBM IC晶片251-2之第二型微型金屬凸塊或金屬柱34的銲料層33接合至半導體晶圓100b的第一型微型金屬凸塊或金屬柱34之電鍍銅層32上，以形成複數接合接點158位在第一型第二記憶體模組159-2或己知良好的第二HBM IC晶片251-2與半導體晶圓100b之間，第一型第二記憶體模組159-2或己知良好的第二HBM IC晶片251-2之每一第二型微型金屬凸塊或金屬柱34的銅層32之厚度大於半導體晶圓100b的第一型微型金屬凸塊或金屬柱34之電鍍銅層32的厚度。
或者，對於第三案例，如第17A圖及第17B圖所示，每一第一型第二記憶體模組159-2或己知良好的第二HBM IC晶片251-2具有第一型微型金屬凸塊或金屬柱34接合至半導體晶圓100b的第二型微型金屬凸塊或金屬柱34，例如第一型第二記憶體模組159-2或己知良好的第二HBM IC晶片251-2之第一型微型金屬凸塊或金屬柱34的電鍍金屬層32(例如是銅層)接合至半導體晶圓100b的第二型微型金屬凸塊或金屬柱34之銲料層33上，以形成複數接合接點158位在第一型第二記憶體模組159-2或己知良好的第二HBM IC晶片251-2與半導體晶圓100b之間，第一型第二記憶體模組159-2或己知良好的第二HBM IC晶片251-2之每一第一型微型金屬凸塊或金屬柱34的銅層32之厚度大於半導體晶圓100b的第二型微型金屬凸塊或金屬柱34之電鍍銅層32的厚度。
或者，對於第四案例，如第17A圖及第17B圖所示，每一第一型第二記憶體模組159-2或己知良好的第二HBM IC晶片251-2具有水第二型微型金屬凸塊或金屬柱34接合至半導體晶圓100b的第二型微型金屬凸塊或金屬柱34，例如第一型第二記憶體模組159-2或己知良好 的第二HBM IC晶片251-2之第一型微型金屬凸塊或金屬柱34的銲料層33接合至半導體晶圓100b的第二型微型金屬凸塊或金屬柱34之銲料層33上，以形成複數接合接點158位在第一型第二記憶體模組159-2或己知良好的第二HBM IC晶片251-2與半導體晶圓100b之間，第一型第二記憶體模組159-2或己知良好的第二HBM IC晶片251-2之每一第二型微型金屬凸塊或金屬柱34的銅層32之厚度大於半導體晶圓100b的第二型微型金屬凸塊或金屬柱34之電鍍銅層32的厚度。
接著，如第17B圖所示，一底部填充材料564(例如是環氧樹脂或化合物)可填入位在每一第一型第二記憶體模組159-2或己知良好的第二HBM IC晶片251-2與半導體晶圓100b之間的間隙中，以包圍位在其中的接合接點563，該底部填充材料564可在溫度等或大於100、120或150℃下硬化(反應)。
第19A圖至第19G圖為本發明實施例形成另一第一型及第二型操作模組(即是FPGA/HBM堆疊3D晶片級封裝)的製程剖面示意圖，如第19A圖及第19B圖所示，提供一半導體晶圓100c，其具有(1)一半導體基板2，例如是矽基板，(2)用於標準商業化FPGA IC晶片200之複數半導體元件4(例如是電晶體或被動元件)位在其半導體基板2上(3)由類似於第14A圖中複數交互連接線金屬層6及絕緣介電層12所構成之FISC 20，位在其半導體基板2上方，其中其中半導體元件4可耦接至FISC 20中的複數交互連接線金屬層6，(4)一絕緣接合層52位在主動側及位在FISC 20的最頂層絕緣介電層12上，(5)複數金屬接墊6a位在其主動側、位在其絕緣接合層52中的複數開口52a內及位在FISC 20的最頂層交互連接線金屬層6上，該絕緣接合層52、金屬接墊6a的規格說明可參考第14C圖中的說明所述，另外，該半導體晶圓100c具有複數TSV 157位在半導體基板2中，其每一TSV 157可經由FISC 20中的一個(或多個)交互連接線金屬層6耦接至一個(或多個)半導體元件4，每一TSV 157可具有如第17A圖中的結構。
如第19A圖及第19B圖所示，複數第二型第二記憶體模組159-2(只繪製一個)中的每一個具有如第15B圖中的結構，每一結構具有絕緣接合層52位在他們的底部以接合至位在半導體晶圓100c主動側的絕緣接合層52，及位在他們底部的該些金屬接墊6a接合至半導體晶圓100c主動側的金屬接墊6a，或者，每一第二型第二記憶體模組159-2可被己知良好的記憶體晶片(例如是第二HBM IC晶片251-2)所替換，該己知良好的記憶體晶片可參考如第14D圖或第14E圖中的結構，每一己知良好的第二HBM IC晶片251-2具有絕緣接合層52位在他們底部以接合至位在半導體晶圓100c主動側的絕緣接合層52，及位在他們底部的該些金屬接墊6a接合至半導體晶圓100c主動側的金屬接墊6a。在該第二型第二記憶體模組159-2或己知良好的第二HBM IC晶片251-2接合至半導體晶圓100c上之前，位在半導體晶圓100c主動側上的絕緣接合層52(例如是氧化矽)之接合表面可經由氮等離子體活化以增加其親水性，然後用去離子水吸收和清潔水沖洗位在半導體晶圓100c主動側上的絕緣接合層52之該接合表面，另外，位在每一該第二型第二記憶體模組159-2的控制晶片688之主動側上的絕緣接合層52(例如是氧化矽)的接合表面，或是位在每一該己知良好的第二HBM IC晶片251-2的主動側可經由氮等離子體活化己知良好的第二HBM IC晶片251-2以增加其親水性，然後每一該第二型第二記憶體模組159-2的控制晶片688之主動側上的絕緣接合層52(例如是氧化矽)的接合表面，或是每一該己知良好的第二HBM IC晶片251-2的主動側可用去離子水沖洗以吸水和清潔。
接著，如第19A圖及第19B圖所示，第二型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2可經以下步驟接合至該半導體晶圓100c：(1)拿取每一第二型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2放置在該半導體晶圓100c上，每一第二型第二記憶體模組159-2的控制晶片688的主動側上的每一金屬接墊6a，或每一己知良好第二HBM IC晶片251-2的主動側上的每一金屬接墊6a接觸至位在該半導體晶圓100c主動側上的其中之一金屬接墊6a及每一第二型第二記憶體模組159-2的控制晶片688的主動側上的絕緣接合層52的接合表面，或每一己知良好第二HBM IC晶片251-2的主動側上的絕緣接合層52的接合表面接觸至位在該半導體晶圓100c主動側上的絕緣接合層52的接合表面，及(2)接著執行一直接接合製程，包括：(a)溫度在100至200℃下且在5至20分鐘的條件下，執行氧化物至氧化物接合(oxide-to-oxide bonding)製程，以使每一第二型第二記憶體模組159-2的控制晶片688或每一己知良好第二HBM IC晶片251-2主動側的絕緣接合層52的接合表面接合至半導體晶圓100c的主動側的絕緣接合層52的接合表面，及(b)溫度在300至350℃下且在10至60分鐘的條件下，執行銅至銅接合(copper-to-copper bonding)製程，使每一第二型第二記憶體模組159-2的控制晶片688或每一己知良好第二HBM IC晶片251-2主動側的每一金屬接墊6a的銅層24接合至半導體晶圓100c的主動側的每一金屬接墊6a的銅層24，其中該氧化物至氧化物接合可能是因為每一第二型第二記憶體模組159-2的控制晶片688或每一己知良好第二HBM IC晶片251-2主動側的絕緣接合層52的接合表面與半導體晶圓100c的主動側的絕緣接合層52的接合表面之間的脫附水反應所造成，而銅至銅接合製程係因為每一第二型第二記憶體模組159-2的控制晶片688或每一己知良好第二HBM IC晶片251-2主動側的每一金屬接墊6a的銅層24與半導體晶圓100c的主動側的每一金屬接墊6a的銅層24之間的金屬擴散所造成。
接著，如第17B圖及第19B圖所示，一聚合物層565(例如是樹脂或化合物)可填入二相鄰第一型或第二型的第二記憶體模組159-2或己知良好第二HBM IC晶片251-2之間的間隙中，且經由例如旋塗塗佈、網版印刷、滴注或灌模等方式覆蓋每一第一型或第二型的第二記憶體模組159-2的背面或己知良好第二HBM IC晶片251-2，該聚合物層565可例如是聚酰亞胺、苯並環丁烯(BCB)、聚對二甲苯、環氧基材料或化合物、光環氧SU-8、彈性體或矽樹脂，該聚合物層565可在溫度等於或高於50,70,90,100,125,150,175,200,225,250,275或300℃的條件下固化或交聯。
接著，如第17C圖及第19C圖所示，一化學機械研磨(chemical mechanical polishing(CMP))、拋光製程可被執行，以去除該聚合物層565的頂部部分、每一第一型或第二型的第二記憶體模組159-2或己知良好第二HBM IC晶片251-2的一頂部部分，以平坦化該聚合物層565的頂部表面、每一第一型或第二型的第二記憶體模組159-2或己知良好第二HBM IC晶片251-2的頂部表面，及曝露出每一第一型或第二型的第二記憶體模組159-2的最上面的第三HBM IC晶片251-3的一頂部表面，或每一己知良好第二HBM IC晶片251-2的頂部表面，接著，再執行一CMP製程，以移除半導體晶圓100b或100c之半導體基板2的底部部分，以曝露出半導體晶圓100b或100c的每一TSV 157之電鍍銅層156的背面，對於半導體晶圓100b或100c的每一TSV 157，位在其底部的絕緣襯裡層153、黏著層154和電鍍種子層155可被移除，以曝露出其電鍍銅層156的背面。
接著，如第17D圖及第19D圖所示，一保護層14包括一氮化矽、氮氧化矽或碳氧化矽層，其厚度例如大於0.3μm，或者具有厚度介於1μm至10μm之間的聚合物層可形成在半導體晶圓100b或100c的半導體基板2的背面上，此保護層14定義為半導體晶圓100b或100c的一部分，位在半導體晶圓100b或100c的半導基板2背面上的保護層14中的複數開口可對齊位在半導體晶圓100b或100c的TSV 157之電鍍銅層156的背面下方，接著，複數微型金屬凸塊或金屬柱570可形成在半導體晶圓100b或100c的TSV 157之電鍍銅層156的背面上，位在半導體晶圓100b或100c背面的該微型金屬凸塊或金屬柱570可以是第一型至第三四型的微型金屬凸塊或金屬柱，其具有如上述第14C圖中第三型半導體晶片100之第一型至第三四型的微型金屬凸塊或金屬柱的規格說明。
或者，如第17F圖及19F圖所示，在執行如第17C圖及第19C圖中之CMP研磨、拋光的製程後，以移除半導體晶圓100b或100c的半導體基板2之底部部分之後，包括一氧化矽層且厚度介於0.1μm至2μm之間的一絕緣接合層52可形成在半導體晶圓100b或100c的半導體基板2之背面上，該絕緣接合層52定義成半導體晶圓100b或100c的一部分，在半導體晶圓100b或100c之絕緣接合層52中形成複數開口52a以曝露出半導體晶圓100b或100c的TSV 157的電鍍銅層156的背面，接著複數金屬接墊6a可形成在位在半導體晶圓100b或100c背面上之絕緣接合層52中的複數開口52a內並且形成位在半導體晶圓100b或100c的TSV 157的電鍍銅層156的背面上，該些金屬接墊6a定義成半導體晶圓100b或100c的一部分，對於半導體晶圓100b或100c，位在其背面上的每一金屬接墊6a包括：(1)厚度介於3nm至500nm之間的銅層位在絕緣接合層52中的其中之一開口52a內，(2)一黏著層18，例如是厚度介於1nm至20nm之間的鈦層或氮化鈦層，其位在其背面上的每一金屬接墊6a的銅層24的頂部及側壁上，並且位在其TSV 157的電鍍銅層156的背面下方的表面上，及(3)一種子層(例如是銅層)位在其背面上之每一金屬接墊6a的該銅層24與黏著層18之間，其中位在背面上的每一金屬接墊6a的銅層24的底部表面幾乎與位在其背面的絕緣接合層52之氧化矽層的底部表面共平面。
接著，在第17D圖或第19D圖中半導體晶圓100b或100c及聚合物層565，可經由雷射切割製程或機械切割製程切割或分割成如第17E圖或19E圖中之複數獨立第一型操作模組190或FPGA/HBM堆疊3D晶片級封裝(CSP)，該第17F圖或第19F圖中半導體晶圓100b或100c及聚合物層565，可經由雷射切割製程或機械切割製程切割或分割成如第17F圖或19F圖中之複數獨立第二型操作模組190或FPGA/HBM堆疊3D晶片級封裝(CSP)，此時，該半導體晶圓100b或100c可被切割或分割成複數半導體晶片，例如是FPGA IC晶片200。
對於在第17E圖或第19E圖中的第一型操作模組190及在第17G圖或第19G圖中的第二型操作模組190，位在第一型或第二型第二記憶體模組159-2或己知良好的第二HBM IC晶片251-2與其FPGA IC晶片200之間的資料匯流排的一資料位元寬度等於或大於64,128,256,512,1024,2048,4096,8K或16K，第一型或第二型第二記憶體模組159-2或己知良好的第二HBM IC晶片251-2的每一第三HBM IC晶片251-2可具有第5B圖及第12圖中的複數小型I/O電路203，每一小型I/O電路203經由如第17E圖或第7G圖中的位在其FPGA IC晶片與第一型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2之間的其中之一接合接點563或經由如第19E圖或 第19G圖中其中之一接合結構(此接合結構係從其FPGA IC晶片200的其中之一金屬接墊6a與其第二型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2的其中之一金屬接墊6a之間的接合而來)耦接至FPGA IC晶片的其中之一小型I/O電路203。
對於在第17E圖或第19E圖中之每一第一型操作模組190，其其第一型或第二型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2可耦接至位在其FPGA IC晶片200背面的其中之一微型金屬凸塊或金屬柱570，經由FPGA IC晶片200的FISC 20及/或SISC 29的交互連接線金屬層6及/或27及FPGA IC晶片200的其中之一TSV 157而用於訊號傳輸或電源或地面傳輸。
對於在17G圖或第19G圖中的每一第二型操作模組190，其第一型或第二型的第二記憶模組159-2或己知第二HBM IC晶片251-2可耦接至位在其FPGA IC晶片200背面的其中之一金屬接墊6a，經由FPGA IC晶片200的FISC 20及/或SISC 29的交互連接線金屬層6及/或27及FPGA IC晶片200的其中之一TSV 157而用於訊號傳輸或電源或地面傳輸。
中介載板的實施例
第一型中介載板
第20A圖為本發明實施例第一型中介載板的剖面示意圖，在第14A圖或第14B圖中一個(或多個)第一型或第二型半導體晶片100、在第15A圖中第一型第一記憶體模組159-1及第17E圖或第19E圖中第一型操作模組190可與如第20A圖中之一第一型中介載板551封裝在一起，如第20A圖所示，第一型中介載板551可具有高密度交互連接線用於第一型或第二型半導體晶片100、第一型第一記憶體模組159-1及第一型操作模組190之扇出(fan-out)連接，第一型中介載板551可包括：(1)一半導體基板2，例如是矽晶圓，(2)位在其半導體基板2中的複數金屬栓塞157，其中該TSV 157的規格說明及製程可參考上述第17A圖中的TSV 157的規格說明及製程；(3)用於中介載板的一第一交互連接線結構(first interconnection scheme for an interposer(FISIP))560位在其半導體基板2上方，該FISIP 560具有一個(或多個)交互連接線金屬層6耦接至其TSV 157及一個(或多個)絕緣介電層12位在二相鄰交互連接線金屬層6之間，其中用於FISIP 560中的該交互連接線金屬層6及絕緣介電層12的說明及規格可參考至第14A圖中FISC 20中的說明；(4)一保護層14位在其FISIP 560上方，其中位在該保護層14中的複數開口可分別對齊FISIP 560的最頂層交互連接線金屬層6之複數金屬接墊，其中保護層14的說明及製程可參考第14A圖中的保護層14的說明；(5)用於中介載板的第二交互連接線結構(second interconnection scheme for an interposer(SISIP)588可選擇性地提供在該保護層14上，該SISIP 588具有一個(或多個)交互連接線金屬層27經由在保護層14中的一個(或多個)開口及經由位在二相鄰交互連接線金屬層27之間的一層(或多層)聚合物層42中的開口耦接至用於FISIP 560的交互連接線金屬層6，該聚合物層42位在最底層交互連接線金屬層27的下方或位在最頂層交互連接線金屬層27的上方，其中位在最頂層聚合物層42中之複數開口42a可對齊sisip 588的最頂層交互連接線金屬層27的複數金屬接墊，其中SISIP 588的交互連接線金屬層27及聚合物層42的說明及規格可參考第14A圖中的SISC 29中的說明；(6)如第14A圖中之複數第一、第二或第四型微型金屬凸塊或金屬柱34位 在SISIP 588的最頂層交互連接線金屬層27上，或是假設沒有SISIP 588時，則微型金屬凸塊或金屬柱34位在FISIP 560的最頂層交互連接線金屬層6上；及(7)複數封裝體貫穿通道(through package vias,TPV)582個中只繪示一個)位在SISIP 588的最頂層交互連接線金屬層27上，或是假設沒有SISIP 588時，則TPV 582位在FISIP 560的最頂層交互連接線金屬層6上，其中每一TPVs 582可包括厚度介於1nm至50nm之間的一黏著層26a(例如是鈦層或氮化鈦層)位在在SISIP 588的最頂層交互連接線金屬層27上，或是假設沒有SISIP 588時，則黏著層26a位在FISIP 560的最頂層交互連接線金屬層6上，一種子層26b(例如是銅)位在該黏著層26a上及厚度介於5μm至300μm之間的銅層581位在該種子層26b上。
第二型中介載板
第20B圖為本發明實施例第二型中介載板的剖面示意圖，如第14D圖或第14E圖中一個(或多個)第四或第五型半導體晶片100、在第15B圖中之第二型第一記憶體模組159-1及在第17G圖或第19G圖中第二型操作模組190可與如第20B圖中之第二型中介載板551封裝在一起，如第20B圖所示，第二型中介載板551具有高密度的交互連接線用於第四或第五型半導體晶片100、第二型第一記憶體模組159-1及第二型操作模組190的扇出連接，該第二中介載板551可包括如第20A圖中之半導體基板2、TSV 157及用於FISIP 560的第一交互連接線結構。另外，第二型中介載板551可包括一絕緣接合層52位在FISIP 560的最頂層絕緣介電層12上，及(2)複數金屬接墊6a位在其絕緣接合層52中的複數開口52a中及位在FISIP 560的最頂層交互連接線金屬層6上，該絕緣接合層52可包括厚度介於0.1μm至2μm之間的氧化矽層位在FISIP 560的最頂層絕緣介電層12上，每一金屬接墊6a可包括：(1)具有厚度介於3nm至500nm之間的銅層24位在其絕緣接合層52中的其中之一開口52a中，(2)一黏著層18，例如是厚度介於1nm至50nm之間的鈦層或氮化鈦層，其位在每一金屬接墊6a的銅層24的底部及側壁上並位在FISIP 560的最頂層交互連接線金屬層6上及(3)一種子層(例如是銅層)位在每一金屬接墊6a的該銅層24與黏著層18之間，其中位在每一金屬接墊6a的銅層24的頂部表面幾乎與絕緣接合層52之氧化矽層的頂部表面共平面。另外該第二型中介載板551可包括複數TPVs 582(只繪示一個)位在其金屬接墊6a上，其中每一TPVs 82可包括厚度介於1nm至50nm之間的一黏著層26a(例如是鈦層或氮化鈦層)位在其金屬接墊6a的銅層24上，一種子層26b(例如是銅)位在黏著層26a上及厚度介於5μm至300μm之間的銅層581位在該種子層26b上。
晶片/模組位在中介載板(COIP)封裝
第21A圖至第21E圖為本發明實施例中第一型COIP封裝的剖面示意圖，第一型COIP封裝可形成為如第10A圖、第10B圖、第10C圖或第10D圖中的標準商業化邏輯驅動器300，如第21A圖及第21B圖所示，如第14A圖及第14B圖中的一個(或多個)第一及/或第二型半導體晶片100及在第15A圖中的第一型第一記憶體模組159-1(只繪示一個)可被提供，每一個具有第一、第二或第三型微型金屬凸塊或金屬柱34可被接合至在第一型中介載板551上的第一、第二或第四型微型金屬凸塊或金屬柱34，以產生複數接合接點563在其中，每一第一及/或第二型半導體晶片100可以是用於第一、第二、第三或第四型標準商業化邏輯驅動器300之DPIIC晶片410、IAC晶片402、專用控制及I/O晶片265、NVM IC晶片250、第一HBM IC晶片251- 1、PCIC晶片269、GPU晶片269a或CPU晶片269b，第一型中介載板551中所繪示之一交互連接線結構561係由第20A圖中的FISIP 560的交互連接線金屬層6及絕緣介電層12及/或SISIP 588的交互連接線金屬層27及聚合物層42所構成。
第22A圖及第22B圖為本發明實施例之熱壓式凸塊接合至熱壓式接墊的接合製程剖面示意圖，對於第一案例，如第21A圖、第21B圖、第22A圖及第22B圖所示，每一第一及/或第二型半導體晶片100及第一型第一記憶體模組159-1可具有第三型微型金屬凸塊或金屬柱34可接合至第一型中介載板551的第四型金屬凸塊或金屬柱34。例如，每一第一及/或第二型半導體晶片100及第一型第一記憶體模組159-1之第三型金屬凸塊或金屬柱34的銲料層38可用熱壓的方式接合至第一型中介載板551之第四型微型金屬凸塊或金屬柱34的金屬層(蓋)49上，以形成複數接合接點563位在每一第一及/或第二型半導體晶片100及第一型第一記憶體模組159-1與如第20A圖中的第一型中介載板551之間，其中熱壓接合的條件為溫度介於240至300℃之間且壓力介於0.3至3MPa之間，其壓合時間約3至15秒之間，每一第一及/或第二型半導體晶片100及第一型第一記憶體模組159-1的第三型金屬凸塊或金屬柱34的銅層37之厚度t3大於第一型中介載板551之第四型微型金屬凸塊或金屬柱34的銅層48厚度t2，且每一第一及/或第二型半導體晶片100及第一型第一記憶體模組159-1的第三型金屬凸塊或金屬柱34的銅層37之最大橫向尺寸w3等於第一型中介載板551之第四型微型金屬凸塊或金屬柱34的銅層48之最大橫向尺寸w2的0.7至0.1倍，或者每一第一及/或第二型半導體晶片100及第一型第一記憶體模組159-1的第三型金屬凸塊或金屬柱34的銅層37之剖面面積等於第一型中介載板551之第四型微型金屬凸塊或金屬柱34的銅層48之剖面面積的0.5至0.01倍。
例如，如第21A圖、第21B圖、第22A圖及第22B圖所示，對於每一第一及/或第二型半導體晶片100接合至第一型中介載板551，其第三型微型金屬凸塊或金屬柱34可分別形成在金屬接墊6b之正面上，其中金屬接墊6b係經由其SISC 29的最高的交互連接線金屬層27所提供，或在沒有控制晶片688之SISC 29的情況下，可經由經由FISC 20的最高的交互連接線金屬層6所提供，其中每一第三型微型金屬凸塊或金屬柱34之銅層37的厚度t3大於每一金屬接墊6b的厚度t1，且其最大橫向尺寸w3等於每一金屬接墊6b的最大橫向尺寸w1的0.7至0.1倍，或者，每一第三型微型金屬凸塊或金屬柱34的銅層37的剖面之面積等於其控制晶片688之每一金屬接墊6b的剖面之面積的0.5至0.01倍，其每一金屬接墊6b的厚度t1介於1μm至10μm之間或介於2μm至10μm之間，及其最大橫向尺寸w1(例如是圓形中的直徑)介於1μm至15μm之間，例如是5μm。
如第21A圖、第21B圖、第22A圖及第22B圖所示，對於第一型第一記憶體模組159-1接合至第一型中介載板551，其第三型微型金屬凸塊或金屬柱34可分別形成在金屬接墊6b之正面上，其中金屬接墊6b係經由其控制晶片688之SISC 29的最高的交互連接線金屬層27所提供，或在沒有控制晶片688之SISC 29的情況下，可經由經由控制晶片688之FISC 20的最高的交互連接線金屬層6所提供，其中每一第三型微型金屬凸塊或金屬柱34之銅層37的厚度t3大於其控制晶片688之每一金屬接墊6b的厚度t1，且其最大橫向尺寸w3等於其控制晶片688之每一金屬接墊6b的最大橫向尺寸w1的0.7至0.1倍，或者，每一第三型微型金屬凸塊或金 屬柱34的銅層37的剖面之面積等於其控制晶片688之每一金屬接墊6b的剖面之面積的0.5至0.01倍，其控制晶片688之每一金屬接墊6b的厚度t1介於1μm至10μm之間或介於2μm至10μm之間，及其最大橫向尺寸w1(例如是圓形中的直徑)介於1μm至15μm之間，例如是5μm。
如第21A圖、第21B圖、第22A圖及第22B圖，位在其接合接點563的銅層37與銅層48之間的接合銲料可大部分的被保留在第一型中介載板551的其中之一第四型微型金屬凸塊或金屬柱34的銅層48的上表面且延伸超過低的第一型中介載板551的其中之一第四型微型金屬凸塊或金屬柱34的銅層48之邊界小於0.5μm，因此，二相鄰的接合接點563即使是細間距的方式，也可以避免二相鄰的接合接點563之間的短路。
或者，對於第二案例，如第21A圖及第21B圖所示，每一第一及/或第二型半導體晶片100及第一型記憶體模組159-1具有第二型微型金屬凸塊或金屬柱34接合至第一型中介載板551的第一型微型金屬凸塊或金屬柱34，例如第一及/或第二型半導體晶片100及第一型記憶體模組159-1之第二型微型金屬凸塊或金屬柱34的銲料層33接合至第一型中介載板551的第一型微型金屬凸塊或金屬柱34之電鍍銅層32上，以形成複數接合接點158位在第一及/或第二型半導體晶片100及第一型記憶體模組159-1與第一型中介載板551之間，第一及/或第二型半導體晶片100及第一型記憶體模組159-1之每一第二型微型金屬凸塊或金屬柱34的銅層32之厚度大於第一型中介載板551的第一型微型金屬凸塊或金屬柱34之電鍍銅層32的厚度。
或者，對於第三案例，如第21A圖及第21B圖所示，每一第一及/或第二型半導體晶片100及第一型記憶體模組159-1具有第一型微型金屬凸塊或金屬柱34接合至第一型中介載板551的第二型微型金屬凸塊或金屬柱34，例如第一及/或第二型半導體晶片100及第一型記憶體模組159-1之第二型微型金屬凸塊或金屬柱34的電鍍金屬層32(例如是銅層)接合至第一型中介載板551的第二型微型金屬凸塊或金屬柱34之銲料層33上，以形成複數接合接點158位在第一及/或第二型半導體晶片100及第一型記憶體模組159-1與第一型中介載板551之間，第一及/或第二型半導體晶片100及第一型記憶體模組159-1之每一第一型微型金屬凸塊或金屬柱34的銅層32之厚度大於第一型中介載板551的第二型微型金屬凸塊或金屬柱34之電鍍銅層32的厚度。
或者，對於第四案例，如第21A圖及第21B圖所示，每一第一及/或第二型半導體晶片100及第一型記憶體模組159-1具有第二型微型金屬凸塊或金屬柱34接合至第一型中介載板551的第二型微型金屬凸塊或金屬柱34，例如第一及/或第二型半導體晶片100及第一型記憶體模組159-1之第二型微型金屬凸塊或金屬柱34的銲料層33接合至第一型中介載板551的第二型微型金屬凸塊或金屬柱34之銲料層33上，以形成複數接合接點158位在第一及/或第二型半導體晶片100及第一型記憶體模組159-1與第一型中介載板551之間，第一及/或第二型半導體晶片100及第一型記憶體模組159-1之每一第二型微型金屬凸塊或金屬柱34的銅層32之厚度大於第一型中介載板551的第二型微型金屬凸塊或金屬柱34之電鍍銅層32的厚度。
第22C圖及第22D圖為本發明實施例之熱壓式凸塊接合至熱壓式接墊的接合製程剖面示意圖，對於第一案例，如第21A圖、第21B圖、第22C圖及第22D圖所示，如第17E圖或 第19E圖中之複數第一型操作模組190(只繪示一個)可具有第三型微型金屬凸塊或金屬柱34可接合至第一型中介載板551的第四型金屬凸塊或金屬柱34。例如，每一第一型操作模組190之第三型金屬凸塊或金屬柱570的銲料層38可用熱壓的方式接合至第一型中介載板551之第四型微型金屬凸塊或金屬柱34的金屬層(蓋)49上，以形成複數接合接點563位在每一第一型操作模組190與如第20A圖中的第一型中介載板551之間，其中熱壓接合的條件為溫度介於240至300℃之間且壓力介於0.3至3MPa之間，其壓合時間約3至15秒之間，每一第一型操作模組190的第三型金屬凸塊或金屬柱570的銅層37之厚度t3大於第一型中介載板551之第四型微型金屬凸塊或金屬柱34的銅層48厚度t2，且每一第一型操作模組190的第三型金屬凸塊或金屬柱34的銅層37之最大橫向尺寸w3等於第一型中介載板551之第四型微型金屬凸塊或金屬柱34的銅層48之最大橫向尺寸w2的0.7至0.1倍，或者每一第一型操作模組190的第三型金屬凸塊或金屬柱570的銅層37之剖面面積等於第一型中介載板551之第四型微型金屬凸塊或金屬柱34的銅層48之剖面面積的0.5至0.01倍。位在其接合接點563的銅層37與銅層48之間的接合銲料可大部分的被保留在第一型中介載板551的其中之一第四型微型金屬凸塊或金屬柱34的銅層48的上表面且延伸超過低的第一型中介載板551的其中之一第四型微型金屬凸塊或金屬柱34的銅層48之邊界小於0.5μm，因此，二相鄰的接合接點563即使是細間距的方式，也可以避免二相鄰的接合接點563之間的短路。
或者，對於第二案例，如第21A圖及第21B圖所示，每一第一型操作模組190具有第二型微型金屬凸塊或金屬柱34接合至第一型中介載板551的第一型微型金屬凸塊或金屬柱570，例如第一型操作模組190之第二型微型金屬凸塊或金屬柱34的銲料層33接合至第一型中介載板551的第一型微型金屬凸塊或金屬柱34之電鍍銅層32上，以形成複數接合接點158位在第一型操作模組190與第一型中介載板551之間，第一型操作模組190之每一第二型微型金屬凸塊或金屬柱570的銅層32之厚度大於第一型中介載板551的第一型微型金屬凸塊或金屬柱34之電鍍銅層32的厚度。
或者，對於第三案例，如第21A圖及第21B圖所示，每一第一型操作模組190具有第一型微型金屬凸塊或金屬柱570接合至第一型中介載板551的第一型微型金屬凸塊或金屬柱570，例如第一型操作模組190之第一型微型金屬凸塊或金屬柱570的電鍍金層32(例如是銅層)接合至第一型中介載板551的第二型微型金屬凸塊或金屬柱34之銲料層33上，以形成複數接合接點158位在第一型操作模組190與第一型中介載板551之間，第一型操作模組190之每一第一型微型金屬凸塊或金屬柱570的銅層32之厚度大於第一型中介載板551的第二型微型金屬凸塊或金屬柱34之電鍍銅層32的厚度。
或者，對於第四案例，如第21A圖及第21B圖所示，每一第一型操作模組190具有第二型微型金屬凸塊或金屬柱34接合至第二型中介載板551的第一型微型金屬凸塊或金屬柱570，例如第一型操作模組190之第二型微型金屬凸塊或金屬柱34的銲料層33接合至第一型中介載板551的第二型微型金屬凸塊或金屬柱34之銲料層33上，以形成複數接合接點158位在第一型操作模組190與第一型中介載板551之間，第一型操作模組190之每一第二型微型金屬凸塊或金屬柱34的銅層32之厚度大於第一型中介載板551的第二型微型金屬凸塊或金屬柱34之電鍍銅 層32的厚度。
接著，如第21B圖所示，一底部填充材料564(例如是環氧樹脂或化合物)可填入位在每一第一及/或第二型半導體晶片100及第一型記憶體模組159-1與第一型中介載板551之間的間隙中，以包圍位在其中的接合接點563，該底部填充材料564可在溫度等或大於100、120或150℃下硬化(反應)。
或者，第23A圖至第23E圖為本發明各種實施例中第二型COIP封裝的剖面示意圖，第二型COIP封裝可形成為如第10A圖、第10B圖、第10C圖或第10D圖中的標準商業化邏輯驅動器300，如第21A圖及第21B圖所示，如第14E圖及第14F圖中的一個(或多個)第四及/或第五型半導體晶片100及在第15B圖中的第二型第一記憶體模組159-1及第17G圖或第19G圖中第二型操作模組190可被提供，每一個具有絕緣接合層52位在其底部，且可被接合至在如第20B圖所示之第二型中介載板551上的絕緣接合層52上及接合至位在第二型中介載板551上的金屬接墊6A，以產生複數接合接點563在其中，每一第四及/或第五型半導體晶片100可以是用於第一、第二、第三或第四型標準商業化邏輯驅動器300中之FPG日IC晶片、DPIIC晶片410、IAC晶片402、專用控制及I/O晶片265、NVM IC晶片250、第一HBM IC晶片251-1、PCIC晶片269、GPU晶片269a或CPU晶片269b。
如第23A圖及第23B圖所示，在該第四及/或第五型半導體晶片100、第二型第一記憶體模組159-1及第二型操作模組190接合至第二型中介載板551上之前，位在第二型中介載板551的絕緣接合層52(例如是氧化矽)之接合表面可經由氮等離子體活化以增加其親水性，然後用去離子水吸收和清潔水沖洗位在第二型中介載板551的絕緣接合層52之該接合表面，另外，位在每一第四及/或第五型半導體晶片100之主動側上的絕緣接合層52(例如是氧化矽)的接合表面、第二型第一記憶體模組159-1的控制晶片688之主動測上的絕緣接合層52(例如是氧化矽)的接合表面、位在每一該第二型操作模組190的FPGA IC晶片200之背面上的絕緣接合層52(例如是氧化矽)的接合表面，可經由氮等離子體活化己知良好的第二HBM IC晶片251-2以增加其親水性，然後每一第四及/或第五型半導體晶片100之主動側上的絕緣接合層52的接合表面、第二型第一記憶體模組159-1的控制晶片688之主動測上的絕緣接合層52的接合表面及第二型操作模組190的FPGA IC晶片200之背面上的絕緣接合層52的接合表面可用去離子水沖洗以吸水和清潔。
接著如第23A圖及第23B圖所示，第四及/或第五型半導體晶片100、第二型第一記憶體模組159-1及第二型操作模組190可經由以下步驟接合至第二型中介載板551：(1)拿取每一第四及/或第五型半導體晶片100放置在第二型中介載板551上，位在每一第四及/或第五型半導體晶片100主動側上的每一個金屬接墊6a接觸第二型中介載板551的其中之一金屬接墊6a，及每一第四及/或第五型半導體晶片100主動側上的絕緣接合層52的接合表面接觸第二型中介載板551的絕緣接合層52的接合表面，拿取每一第二型第一記憶體模組159-1放置在第二型中介載板551上，位在每一第二型第一記憶體模組159-1之控制晶片688的主動側上的每一個金屬接墊6a接觸第二型中介載板551的其中之一金屬接墊6a，及每一第二型第一記憶體模組159-1之控制晶片688主動側上的絕緣接合層52的接合表面接觸第二型中介載板551的絕緣接合層52的接合 表面，拿取每一第二型操作模組190放置在第二型中介載板551上，位在每一第二型操作模組190之FPGA IC晶片200的背面上的每一個金屬接墊6a接觸第二型中介載板551的其中之一金屬接墊6a，及每一第二型操作模組190之FPGA IC晶片200背面上的絕緣接合層52的接合表面接觸第二型中介載板551的絕緣接合層52的接合表面，及(2)接著執行一直接接合製程，包括：(a)溫度在100至200℃下且在5至20分鐘的條件下，執行氧化物至氧化物接合(oxide-to-oxide bonding)製程，以使每一第四及/或第五型半導體晶片100主動側上的絕緣接合層52的接合表面接合至第二型中介載板551的絕緣接合層52的接合表面、使第二型第一記憶體模組159-1之控制晶片688主動側上的絕緣接合層52的接合表面接合至第二型中介載板551的絕緣接合層52的接合表面，及使每一第二型操作模組190之FPGA IC晶片200背面上的絕緣接合層52的接合表面接合至第二型中介載板551的絕緣接合層52的接合表面，及(b)溫度在300至350℃下且在10至60分鐘的條件下，執行銅至銅接合(copper-to-copper bonding)製程，使每一第四及/或第五型半導體晶片100主動側上的每一金屬接墊6a之銅層24接合至第二型中介載板551的其中之一金屬接墊6a的銅層24、使每一第二型第一記憶體模組159-1之控制晶片688的主動側上的每一個金屬接墊6a之銅層24接合至第二型中介載板551的其中之一金屬接墊6a的銅層24，以及使第二型操作模組190之FPGA IC晶片200的背面上的每一個金屬接墊6a之銅層24接合至第二型中介載板551的其中之一金屬接墊6a的銅層24，其中該氧化物至氧化物接合可能是因為每一第四及/或第五型半導體晶片100主動側上的絕緣接合層52的接合表面與第二型中介載板551的絕緣接合層52之間的脫附水反應、第二型第一記憶體模組159-1之控制晶片688主動側上的絕緣接合層52的接合表面與第二型中介載板551的絕緣接合層52之間的脫附水反應、及每一第二型操作模組190之FPGA IC晶片200背面上的絕緣接合層52的接合表面與第二型中介載板551的絕緣接合層52之間的脫附水反應所造成，而銅至銅接合製程係因為每一第四及/或第五型半導體晶片100主動側上的每一金屬接墊6a之銅層24與第二型中介載板551的其中之一金屬接墊6a的銅層24之間的金屬擴散、第二型第一記憶體模組159-1之控制晶片688的主動側上的每一個金屬接墊6a之銅層24與第二型中介載板551的其中之一金屬接墊6a的銅層24之間的金屬擴散，及使第二型操作模組190之FPGA IC晶片200的背面上的每一個金屬接墊6a之銅層24與第二型中介載板551的其中之一金屬接墊6a的銅層24之間的金屬擴散所造成。
接著，如第21B圖及第21B圖所示，將一聚合物層565(例如是樹脂或化合物)例如以旋塗方式、網版印刷、滴注或灌模方式填入二相鄰第一及/或第二型或是第四及/或第五型半導體晶片100、第二型第一記憶體模組159-1及第一或第二型操作模組190之間的間隙中，並且覆蓋第四及/或第五型半導體晶片100的背面、第二型第一記憶體模組159-1的背面及第一或第二型操作模組190的背面，該聚合物層565可例如是聚酰亞胺、苯並環丁烯(BCB)、聚對二甲苯、環氧基材料或化合物、光環氧SU-8、彈性體或矽樹脂，該聚合物層565可在溫度等於或高於50,70,90,100,125,150,175,200,225,250,275或300℃的條件下固化或交聯。
接著，如第21C圖及第23C圖所示，在執行如第17C圖及第19C圖中之CMP研磨、拋光的製程，以去除聚合物層565的頂部部分、去除第一及/或第二型或是第四及/或第五型半導體晶片100頂部的一部分、去除第二型第一記憶體模組159-1頂部的一部分及去除第一或第二型操作模組190頂部的一部分，以曝露出每一第一及/或第二型或是第四及/或第五型半導體晶 片100頂部、曝露出第二型第一記憶體模組159-1頂部、曝露出第一或第二型操作模組190頂部及曝露出每一TPVs 582的上表面，並且平坦化該聚合物層565、第一及/或第二型或是第四及/或第五型半導體晶片100頂部、第二型第一記憶體模組159-1頂部、第一或第二型操作模組190頂部及每一TPVs 582的上表面。
接著，再執行一CMP製程，以移除第一或第二型中介載板551之半導體基板2的底部部分，以曝露出第一或第二型中介載板551中的每一TSV 157之電鍍銅層156的背面，對於第一或第二型中介載板551的每一TSV 157，位在其底部的絕緣襯裡層153、黏著層154和電鍍種子層155可被移除，以曝露出其電鍍銅層156的背面。
接著，如第21D圖及第23D圖所示，一保護層14包括一氮化矽、氮氧化矽或碳氧化矽層，其厚度例如大於0.3μm，或者具有厚度介於1μm至10μm之間的聚合物層可形成在第一或第二型中介載板551的半導體基板2的背面上，此保護層14定義為第一或第二型中介載板551的一部分，位在第一或第二型中介載板551的半導基板2背面上的保護層14中的複數開口可對齊位在第一或第二型中介載板551的TSV 157之電鍍銅層156的背面下方，接著，複數微型金屬凸塊或金屬柱583可形成在第一或第二型中介載板551的TSV 157之電鍍銅層156的背面上。每一金屬凸塊或金屬柱583可包括：(1)一黏著層26a位在第一或第二型水中介載板551的TSV 157之電鍍銅層156下方上，其黏著層26a例如是鈦或氮化鈦且厚度介於1nm至50nm之間，(2)一種子層26b位在該黏著層26a上，例如是銅層，(3)厚度介於1μm至60μm之間的一銅層32位在其種子層26b上，(4)由錫或錫-銀合金所形成之一含錫的銲料層33位在其銅層32下方表面上，其厚度介於1μm至50μm之間。
接著，如第21D圖或第23D圖中的第一或第二型中介載板551及聚合物層565可經由雷射切割製程或機械切割製程切割或分割成如第21E圖或23E圖中之複數第一或第二型晶片/模組位在中介載板上(chip/module-on-interposer(COIP))，用於如第10A圖、第10B圖、第10C圖或第10D圖中的第一型、第二型、第三型或第四型的標準商業化邏輯驅動器300。
第21F圖為本發明第一型COIP封裝的堆疊封裝(POP)封裝技術的堆疊結構之剖面示意圖，第23F圖為第二型COIP封裝的堆疊封裝(package-on-package,POP)封裝技術的堆疊結構之剖面示意圖，如第21F圖所示，複數如第21E圖中的第一型COIP封裝結構可被提供堆疊在一起，以形成第一型POP結構311，如第23F圖所示，數如第23E圖中的第二型COIP封裝結構可被提供堆疊在一起，以形成第二型POP結構311。
用於形成如第21F圖或第23F圖中的第一型或第二型POP封裝結構311，可先提供一電路載板(circuit carrier substrate)，接著，最底部的第一型或第二型COIP封裝結構300的金屬凸塊或金屬柱583可接合至電路載板，接著將一底部填充材料填入最底部的第一型或第二型COIP封裝結構300與電路載板之間的間隙中，以將位於該間隙之中的金屬凸塊或金屬柱583包覆。
接著，如第21F圖或第23F圖所示，在第一步驟，一含錫銲料層112可形成在低 的第一型或第二型COIP封裝結構300之TPVs 582的上表面上，接著第二步驟，上面的第一型或第二型COIP封裝結構300的金屬凸塊或金屬柱583接合至該含錫銲料層112，接著第三步驟，該含錫銲料層112可進行迴銲製程，以使上面的第一型或第二型COIP封裝結構300的金屬凸塊或金屬柱583接合低的第一型或第二型COIP封裝結構300之TPVs 582其中之一個上，接著第四步驟，一底部填充材料可填入上面的及下面的第一型或第二型COIP封裝結構300二個之間的間隙中，以將上面的第一型或第二型COIP封裝結構300的金屬凸塊或金屬柱583包覆。
接著，如第21F圖或第23F圖所示，上述第一至第四步驟可依序地重複多次以堆疊多個第一型或第二型COIP封裝結構300，其堆疊的數量大於或等於2，例如4個或8個，對於案例而言，如第21F圖或第23F圖所示，堆疊的所有第一型或第二型COIP封裝結構300都可以相同。
接著，如第21F圖或第23F圖所示，複數銲料球(solder balls)325可殖球設置在其電路載板的底部表面，接著該電路載板可經由雷射切割或經由機械切割的方式被切割或分割成複數獨立的基板單元113，該電路載板例如是印刷電路板(PCBs)、球柵陣列(BGA)基板、軟性電路板(或帶)或陶瓷電路基板。
或者，第21G圖為本發明實施例第三型COIP封裝的剖示意圖，第23G圖為本發明實施例第四型COIP封裝的剖示意圖，為了形成如第21G圖或第23G圖中之第三型或第四型COIP封裝300，在執行如第21C圖及第23C圖中之CMP研磨、拋光的製程後，以移除如第21C圖及第23C圖中所示聚合物層565的頂部的一部分、每一第一及/或第二型或是第四及/或第五型半導體晶片100頂部的一部分、第二型第一記憶體模組159-1頂部的一部分及第一或第二型操作模組190頂部的一部分，如第21G圖或第23G圖中之用於邏輯驅動器一背面交互連接線結構(backside interconnection scheme for a logic drive(BISD))79可形成在每一第一及/或第二型或是第四及/或第五型半導體晶片100頂部、曝露出第二型第一記憶體模組159-1頂部、曝露出第一或第二型操作模組190頂部及曝露出每一TPVs 582的上表面上方，該BISD 79可包括一個(或多個)交互連接線金屬層27耦接至每一TPVs 582及一個(或多個)聚合物層42中的每一層位在二相鄰交互連接線金屬層27之間，且位在最底層的交互連接線金屬層27下方或位在最頂層交互連接線金屬層27的上方，其中最頂層交互連接線金屬層27可經由位在上面的與下面的交互連接線金屬層27之間的其中之一聚合物層42中的一開口耦接至低的最頂層交互連接線金屬層27，最底部的聚合物層42可位在最底部交互連接線金屬層27與最底部的聚合物層565之間、及位在最底部交互連接線金屬層27與每一第一及/或第二型或是第四及/或第五型半導體晶片100、第二型第一記憶體模組159-1及第一或第二型操作模組190上表面之間，位在最底部的聚合物層42中的每一開口可位在其中之一TPVs 582的上表面上方，也就是，一些或全部的每一該TPVs 582的電鍍銅層之上表面可位在最底部的聚合物層42中的其中之一開口的底部，每一交互連接線金屬層27可延伸橫越每一第一及/或第二型或是第四及/或第五型半導體晶片100、第二型第一記憶體模組159-1及第一或第二型操作模組190的邊界，最頂層的交互連接線金屬層27具有複數金屬接墊27a分別位在最頂層聚合物層42的所對應的複數開口42a的底部。
如第21G圖或第23G圖所示，對於BISD 79，每一聚合物層42可以是聚醯亞胺、 苯基環丁烯(BenzoCycloButene(BCB))、聚對二甲苯、以環氧樹脂為基底之材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，其厚度例如是介於0.3μm至30μm之間、介於0.5μm至20μm之間、介於1μm至10μm之間、介於0.5μm至5μm之間、或是厚度大於0.3μm,0.5μm,0.7μm,1μm,1.5μm,2μm,3μm或5μm，每一交互連接線金屬層27具有複數金屬線或跡線，其包括：(1)銅層40，其具有一個(或多個)低的部分位在其中之一聚合物層42中的開口中，其厚度介於0.3μm至20μm之間，及具有厚度介於0.3μm至20μm之間的高的部分位在其中之一聚合物層42上，(2)厚度介於1nm至50nm之間的黏著層28a(例如是鈦層或氮化鈦層)位在每一金屬線或跡線的銅層40之一個(或多個)低的部分之底部及側壁上，以及位在每一金屬線或跡線的銅層40之高的部分之底部，及(3)一種子層28a(例如是銅)位在每一金屬線或跡線的該銅層40與黏著層28a之間，其中該金屬線或跡線的銅層40之高的部分的側壁沒有被金屬線或跡線的黏著層28a所覆蓋，每一交互連接線金屬層27可具有厚度例如介於0.3μm至30μm之間、介於0.5μm至20μm之間、介於1μm至10μm之間、介於0.5μm至5μm之間，或是厚度大於0.3μm,0.5μm,0.7μm,1μm,1.5μm,2μm,3μm或5μm複數金屬線或跡線，且其寬度例如是介於0.3μm至30μm之間、介於0.5μm至20μm之間、介於1μm至10μm之間、介於0.5μm至5μm之間，或是寬度大於0.3μm,0.5μm,0.7μm,1μm,1.5μm,2μm,3μm或5μm。
如第21G圖或第23G圖所示，在BISD 79形成後，執行一CMP研磨及拋光程序以移除第一型或第二型中介載板551的半導體基板2的底部部分，如第21C圖或第23C圖所示，接著一保層層14可形成在第一型或第二型中介載板551之半導體基板2的背面上，如第21D圖或第23D圖所示，接著，該金屬凸塊或金屬柱583可形成在第一型或第二型中介載板551的TSVs的電銅銅層156的背面上，如第21D圖或第23D圖所示，接著第一型或第二型中介載板551、聚合物層565及BISD 79可經由雷射切割或經由機械切割而被切割、分割成如第21G圖或第23G圖中之複數第三或第四型COIP封裝，而用於第10A圖、第10B圖、第10C圖或第10D圖中的第一型、第二型、第三型或第四型標準商業化邏輯驅動器300。
或者，第21H圖為本發明實施例第五型COIP封裝的剖示意圖，第23H圖為本發明實施例第六型COIP封裝的剖示意圖，為了形成如第21H圖或第23H圖中之第五型或第六型COIP封裝300，在執行如第21B圖或第23B圖中之聚合物層565、執行如第21H圖及第23H圖中之CMP研磨、拋光的製程後，(1)以移除聚合物層565的頂部的一部分、每一第一及/或第二型或是第四及/或第五型半導體晶片100頂部的一部分、第一型或第二型第一記憶體模組159-1頂部的一部分及第一或第二型操作模組190頂部的一部分，(2)以曝露出每一第一及/或第二型或是第四及/或第五型半導體晶片100頂部表面、曝露出第一型或第二型第一記憶體模組159-1頂部表面、曝露出第一或第二型操作模組190頂部表面及曝露出每一TPVs 582的上表面上方，(3)曝露每一第二型或第五型半導體晶片100之每一TSVs157的電鍍銅層156的背面、第一型或第二型第一記憶體模組159-1的最頂層第三HBM IC晶片251-3之每一TSVs 157的電鍍銅層156的背面及每一第一型或第二型操作模組190的第一型或第二型第一記憶體模組159-2或己知良好第二HBM IC晶片251-2的最頂層第三HBM IC晶片251-3之每一TSVs 157的電鍍銅層156的背面，及(4)平坦化聚合物層565層的上表面、每一第一及/或第二型或是第四及/或第五型半導體晶片100頂部表面、第一型或第二型第一記憶體模組159-1頂部表面、第一或第二型操作模組190頂部表面、每 一TPVs的上表面、每一TPVs的上表面、每一第二型或第五型半導體晶片的每一TSVs 157之電鍍銅層156的背面、第一型或第二型第一記憶體模組159-1之最頂層第三HBM IC晶片251-3的每一TSV 157之電鍍銅層156的背面及每一第一型或第二型操作模組190之第一型或第二型第一記憶體模組159-2或己知良好第二HBM IC晶片251-2之最頂層第三HBM IC晶片251-3的每一TSV 157之電鍍銅層156的背面。
接著，如第21H圖或第23H圖所示，如第21G圖或第23G圖中的BISD 79可形成在聚合物層565的上表面、每一第一及/或第二型或是第四及/或第五型半導體晶片100上表面、第一型或第二型第一記憶體模組159-1的上表面、第一或第二型操作模組190的上表面及每一TPVs 582的上表面上，除了第21G圖或第23G中的BISD 79的說明書外，位在最底層之聚合物層42的每一開口可位在：(1)第二型或第五型半導體晶片100的其中之一個的其中之一TSV 157的電鍍銅層156的背面，(2)第一型或第二型第一記憶體模組159-1的最頂層第三HBM IC晶片251-3的其中之一TSV 157的電鍍銅層156的背面，(3)第一型或第二型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2的的最頂層第三HBM IC晶片251-3的其中之一TSV 157的電鍍銅層156的背面，或(4)其中之一TPVs 582的電鍍銅層上表面上，也就是，每一第二型或第五型半導體晶片100的一些或全部的TSV 157的電鍍銅層156的背面可位在最底層聚合物層42中的其中之一開口的底部上，第一型或第二型第一記憶體模組159-1的最頂層第三HBM IC晶片251-3的一些或全部的TSV 157的電鍍銅層156的背面可位在最底層聚合物層42中的其中之一開口的底部上，第一型或第二型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2的的最頂層第三HBM IC晶片251-3的一些或全部的TSV 157的電鍍銅層156的背面可位在最底層聚合物層42中的其中之一開口的底部上，一些或全部的TPVs 582的電鍍銅層上表面可位在最底層聚合物層42中的其中之一開口的底部上，該最底部交互連接線金屬層27可耦接至每一第二型或第五型半導體晶片100的其中之一個的TSV 157、耦接至第一型或第二型第一記憶體模組159-1的最頂層第三HBM IC晶片251-3的TSV 157、耦接至每一第一型或第二型操作模組190之第一型或第二型第二記憶體模組159-2或己知良好第二HBM IC晶片251-2的的最頂層第三HBM IC晶片251-3的TSV 157，以及經由在最底層聚合物層42中的開口耦接TPVs 582。
如第21H圖或第23H圖所示，在BISD 79形成後，執行CMP研磨、拋光製程，以移除第一或第二型中介載板551的半導體基板2的底部部分，如第21C圖或第23C圖所示，接著該保護層14可形成在第一或第二型中介載板551的半導體基板2的背面，如第21D圖及第23D圖所示，接著該金屬凸塊或金屬柱583可形成在第一或第二型中介載板551的TSVs 157的電鍍銅層156的背面，如第21D圖或第23D圖所示。接著，第一或第二型中介載板551、聚合物層565及BISD 79可經由雷射切割或機械切割而切割、分割成複數如第21H圖或第23H圖中之第五或第六型COIP封裝，而用於第10A圖、第10B圖、第10C圖或第10D圖中的第一型、第二型、第三型或第四型標準商業化邏輯驅動器300。
第21I圖為本發明第五型COIP封裝的堆疊封裝(POP)封裝技術的堆疊結構之剖面示意圖，第23I圖為第六型COIP封裝的堆疊封裝(package-on-package,POP)封裝技術的堆疊結構之剖面示意圖，如第21I圖所示，複數如第21E圖中的第三型COIP封裝結構可被提供堆疊在一 起，以形成第三型POP結構311，如第23I圖所示，數如第23E圖中的第六型COIP封裝結構可被提供堆疊在一起，以形成第四型POP結構311。
用於形成如第21I圖或第23I圖中的第三型或第四型POP封裝結構311，可先提供一電路載板(circuit carrier substrate)，接著，最底部的第五型或第六型COIP封裝結構300的金屬凸塊或金屬柱583可接合至電路載板，接著將一底部填充材料填入最底部的第四型或第六型COIP封裝結構300與電路載板之間的間隙中，以將位於該間隙之中的金屬凸塊或金屬柱583包覆。
接著，如第21I圖或第23I圖所示，在第一步驟，一含錫銲料層112可形成在低的第五型或第六型COIP封裝結構300之TPVs 582的上表面上，接著第二步驟，上面的第五型或第六型COIP封裝結構300的金屬凸塊或金屬柱583接合至該含錫銲料層112，接著第三步驟，該含錫銲料層112可進行迴銲製程，以使上面的第五型或第六型COIP封裝結構300的金屬凸塊或金屬柱583接合低的第五型或第六型COIP封裝結構300之TPVs 582其中之一個上，接著第四步驟，一底部填充材料可填入上面的及下面的第五型或第六型COIP封裝結構300二個之間的間隙中，以將上面的第五型或第六型COIP封裝結構300的金屬凸塊或金屬柱583包覆。
接著，如第21I圖或第23I圖所示，上述第一至第四步驟可依序地重複多次以堆疊多個第五型或第六型COIP封裝結構300，其堆疊的數量大於或等於2，例如4個或8個，對於案例而言，如第21I圖或第23I圖所示，堆疊的所有第五型或第六型COIP封裝結構300都可以相同。
接著，如第21I圖或第23I圖所示，複數銲料球(solder balls)325可殖球設置在其電路載板的底部表面，接著該電路載板可經由雷射切割或經由機械切割的方式被切割或分割成複數獨立的基板單元113，該電路載板例如是印刷電路板(PCBs)、球柵陣列(BGA)基板、軟性電路板(或帶)或陶瓷電路基板。
對於在第21E圖、第23E圖、第21G圖、第23G圖、第21H圖及第23H圖中的每一第一至第六型COIP 300，其每一TPV可耦接至電源傳輸的電源電壓(Vcc)、用於接地傳輸的接地參考電壓(Vss)或用於信號傳輸的信號源。
第24圖繪示根據本發明另一實施例之標準商業化邏輯驅動器之剖面示意圖。請參見第24圖，就形成第一型、第二型、第三型或第四型標準商業化邏輯驅動器300而言，邏輯驅動器背面交互連接線結構(BISD)79可以先形成如第21G圖所述的說明及規格。接著，可以形成封裝體貫穿通道(TPV)582於邏輯驅動器背面交互連接線結構(BISD)79之最上層之交互連接線金屬層27上，封裝體貫穿通道(TPV)582之說明及規格可以參考如第20A圖所繪示之內容。接著，將如第14A圖及第14B圖所繪示之第一型及/或第二型半導體晶片100之背側貼附於邏輯驅動器背面交互連接線結構(BISD)79之上表面上，其第一型微型金屬凸塊或微型金屬柱34係為朝上設置；將如第15A圖所繪示之第一型第一記憶體模組159-1之背側貼附於邏輯驅動器背面交互連接線結構(BISD)79之上表面上，位在其控制晶片688之主動側上之其第一型微型金屬凸塊或微 型金屬柱34係為朝上設置；以及/或者將如第17E圖或第19E圖所繪示之第一型操作模組190之背側貼附於邏輯驅動器背面交互連接線結構(BISD)79之上表面上，位在其FPGA IC晶片200之背側上之其第一型微型金屬凸塊或微型金屬柱570係為朝上設置。每一個之第一型及/或第二型半導體晶片100可以是用於第一型、第二型、第三型或第四型標準商業化邏輯驅動器300之DPIIC晶片410、IAC晶片402、專用之控制及輸入/輸出(I/O)晶片265、NVM IC晶片250、第一HBM IC晶片251-1、PCIC晶片269、GPU晶片269a或CPU晶片269b。接著，可以形成聚合物層565於邏輯驅動器背面交互連接線結構(BISD)79之上表面之上方及其中相鄰兩個之第一型及/或第二型半導體晶片100、第一型第一記憶體模組159-1及/或第一型操作模組190之間，以覆蓋每一個之第一型及/或第二型半導體晶片100、第一型第一記憶體模組159-1及/或第一型操作模組190及覆蓋每一個之第一型及/或第二型半導體晶片100之第一型微型金屬凸塊或微型金屬柱34、位在第一型第一記憶體模組159-1之控制晶片688之主動側上之第一型微型金屬凸塊或微型金屬柱34及/或位在每一個之第一型操作模組190之FPGA IC晶片200之背面上之第一型微型金屬凸塊或微型金屬柱570。接著，利用拋光或研磨的方式去除聚合物層565之上部分，以暴露出封裝體貫穿通道(TPV)582之上表面及暴露出每一個之第一型及/或第二型半導體晶片100之每一個之第一型微型金屬凸塊或微型金屬柱34之上表面、位在第一型第一記憶體模組159-1之控制晶片688之主動側上之每一個之第一型微型金屬凸塊或微型金屬柱34之上表面及/或位在每一個之第一型操作模組190之FPGA IC晶片200之背面上之每一個之第一型微型金屬凸塊或微型金屬柱570之上表面。接著，形成一邏輯驅動器前面交互連接線結構(FISD)101於聚合物層565之上方及第一型及/或第二型半導體晶片100、第一型第一記憶體模組159-1及/或第一型操作模組190之上方。邏輯驅動器前面交互連接線結構(FISD)101可以包括一或多層之交互連接線金屬層27，耦接至封裝體貫穿通道(TPV)582、每一個之第一型及/或第二型半導體晶片100之第一型微型金屬凸塊或微型金屬柱34、位在第一型第一記憶體模組159-1之控制晶片688之主動側上之第一型微型金屬凸塊或微型金屬柱34及位在每一個之第一型操作模組190之FPGA IC晶片200之背面上之第一型微型金屬凸塊或微型金屬柱570。邏輯驅動器前面交互連接線結構(FISD)101可以包括一或多層之聚合物層42，其中每一層係位在相鄰兩層之其交互連接線金屬層27之間、最下層之其交互連接線金屬層27之下方或是最上層之其交互連接線金屬層27之上方，其中較上層之其交互連接線金屬層27係經由位在較上層及較下層之其交互連接線金屬層27之間的其中一層之其聚合物層42之開口耦接至較下層之其交互連接線金屬層27；最下層之其聚合物層42係位在最下層之其交互連接線金屬層27與聚合物層565之間，位在最下層之其聚合物層42中之每一開口可以位在其中一封裝體貫穿通道(TPV)582之上表面之上方、其中一個之第一型及/或第二型半導體晶片100之其中一個之第一型微型金屬凸塊或微型金屬柱34之上表面之上方、位在第一型第一記憶體模組159-1之控制晶片688之主動側上之其中一個之第一型微型金屬凸塊或微型金屬柱34之上表面之上方或位在其中一個之第一型操作模組190之FPGA IC晶片200之背面上之其中一個之第一型微型金屬凸塊或微型金屬柱570之上表面之上方，藉此耦接至最下層之其交互連接線金屬層27。每一層之其交互連接線金屬層27可以水平地延伸橫跨每一個之第一型及/或第二型半導體晶片100、第一型第一記憶體模組159-1及第一型操作模組190之邊緣。最上層之其交互連接線金屬層27可以具有多個金屬接墊，分別地位於在最上層之其聚合物層42內之多個開口42a之下側處。接著，金屬凸塊或金屬柱583可以形成 在邏輯驅動器前面交互連接線結構(FISD)101之最上層之交互連接線金屬層27上，相關說明及規格係相同於如第22D圖所繪示之內容。接著，可以切割邏輯驅動器背面交互連接線結構(BISD)79、邏輯驅動器前面交互連接線結構(FISD)101及聚合物層565，以形成如第10A圖、第10B圖、第10C圖或第10D圖所繪示之多個第一型、第二型、第三型或第四型標準商業化邏輯驅動器300。
在其他的替代方案中，第25圖繪示根據本發明另一實施例之標準商業化邏輯驅動器之剖面示意圖。請參見第25圖，就如第10A圖、第10B圖、第10C圖或第10D圖所繪示之第一型、第二型、第三型或第四型標準商業化邏輯驅動器300而言，可以提供一交互連接線基板684以取代如第21A圖至第211圖所繪示之中介載板，交互連接線基板684可以承載如第14A圖及第14B圖所繪示之第一型及/或第二型半導體晶片100、如第15A圖所繪示之第一型第一記憶體模組159-1及/或如第17E圖或第19E圖所繪示之第一型操作模組190。交互連接線基板684可以形成有第一型、第二型或第四型微型金屬凸塊或微型金屬柱34，可分成兩組分別是高密度且小尺寸的銅接墊(HDP)及低密度且大尺寸的銅接墊(LDP)，利用如第21A圖、第21B圖及第22A圖至第22D圖所述之方法分別地接合至(1)每一個之第一型及/或第二型半導體晶片100之分成兩組之第一型、第二型或第三型微型金屬凸塊或微型金屬柱34，亦即為高密度且小尺寸的微型金屬凸塊(HDB)及低密度且大尺寸的微型金屬凸塊(HDB)，以在其間形成分成兩組之接合接點563a及563b，亦即為高密度且小尺寸的接合接點563a及低密度且大尺寸的接合接點563b、(2)位在第一型第一記憶體模組159-1之控制晶片688之主動側上之分成兩組之第一型、第二型或第三型微型金屬凸塊或微型金屬柱34，亦即為高密度且小尺寸的微型金屬凸塊(HDB)及低密度且大尺寸的微型金屬凸塊(HDB)，以在其間形成分成兩組之接合接點563a及563b，亦即為高密度且小尺寸的接合接點563a及低密度且大尺寸的接合接點563b、及/或(3)位在每一個之第一型操作模組190之FPGA IC晶片200之背面上之分成兩組之第一型、第二型或第三型微型金屬凸塊或微型金屬柱34，亦即為高密度且小尺寸的微型金屬凸塊(HDB)及低密度且大尺寸的微型金屬凸塊(HDB)，以在其間形成分成兩組之接合接點191a及191b，亦即為高密度且小尺寸的接合接點191a及低密度且大尺寸的接合接點191b。請參見第25圖，每一個的接合接點563a及191a之水平截面最大尺寸(例如為圓形的直徑或是正方形或長方形之對角線長度)可以是介於3微米至60微米之間、5微米至50微米之間、5微米至40微米之間、5微米至30微米之間、5微米至20微米之間、5微米至15微米之間或3微米至10微米之間，或是小於或等於60微米、50微米、40微米、30微米、20微米、15微米或10微米；相鄰兩個之接合接點563a及191a之最小間距可以例如是介於3微米至60微米之間、5微米至50微米之間、5微米至40微米之間、5微米至30微米之間、5微米至20微米之間、5微米至15微米之間或3微米至10微米之間，或是小於或等於60微米、50微米、40微米、30微米、20微米、15微米或10微米。每一個的接合接點563b及191b之水平截面最大尺寸(例如為圓形的直徑或是正方形或長方形之對角線長度)可以是介於20微米至200微米之間、20微米至150微米之間、20微米至100微米之間、20微米至75微米之間或20微米至50微米之間，或是大於或等於20微米、30微米、40微米或50微米；相鄰兩個之接合接點563b及191b之最小間距可以例如是介於20微米至200微米之間、20微米至150微米之間、20微米至100微米之間、20微米至75微米之間或20微米至50微米之 間，或是大於或等於20微米、30微米、40微米或50微米。
請參見第25圖，每一個之第一型及/或第二型半導體晶片100可以是用於第一型、第二型、第三型或第四型標準商業化邏輯驅動器300之DPIIC晶片410、專用之控制及輸入/輸出(I/O)晶片265、NVM IC晶片250、第一HBM IC晶片251-1、PCIC晶片269、GPU晶片269a或CPU晶片269b。交互連接線基板684可以包括：(1)一芯層661，例如是FR4，其包含環氧樹脂或或三氮雜苯樹脂(bismaleimide-triazine resin)，其中FR4可是由玻璃纖維編織布和環氧樹脂粘合劑組成的複合材料；(2)多層的交互連接線金屬層668，其係由銅所製成，位在芯層661之上方及下方；(3)多層的聚合物層676，位在芯層661之上方及下方，其中每一層之聚合物層676係為在相鄰兩層之交互連接線金屬層668之間；以及(4)二阻焊層683，位在交互連接線基板684之上側處及下側處，分別地覆蓋最上層及最下層之交互連接線金屬層668，其中最上層及最下層之交互連接線金屬層668可以包括多個金屬接墊，分別地位於在最上層及最下層之阻焊層683中之多個開口之下側處及上側處。接合接點563a、563b、191a及191b係形成在最上層之交互連接線金屬層668之金屬接墊上。利用網版印刷或植上焊料球之方式，接著再利用迴焊之方式，以形成多個例如是焊料凸塊之金屬凸塊572於最下層之交互連接線金屬層668之該些金屬接墊上。金屬凸塊572可以是包括錫、銅、銀、鉍、銦、鋅、銻或其它金屬的無铅銲料，例如是錫-銀-銅(SAC)銲料、錫-銀銲料或是錫-銀-鋅銲料。交互連接線基板684還包括多個細交互連接線橋接晶片(FIB)690，埋設在交互連接線基板684中。每一個之細交互連接線橋接晶片(FIB)690包括：多層之交互連接線金屬層，其中每一層之說明及規格係相同於如第14A圖所繪示之第一晶片交互連接線結構(FISC)20之交互連接線金屬層6；以及多層之絕緣介電層，其中每一層之說明及規格係相同於如第14A圖所繪示之第一晶片交互連接線結構(FISC)20之絕緣介電層12，且位在相鄰兩層之其交互連接線金屬層之間。其中一個之細交互連接線橋接晶片(FIB)690之該些交互連接線金屬層可以經由接合接點563a連接至其中一個之第一型及/或第二型半導體晶片100及/或第一型第一記憶體模組159-1，作為訊號傳輸之用；其中一個之細交互連接線橋接晶片(FIB)690之該些交互連接線金屬層可以經由接合接點191a連接至其中一個之第一型操作模組190，作為訊號傳輸之用。細交互連接線橋接晶片(FIB)690之該些交互連接線金屬層可以包括多條之金屬線路，連接相鄰兩個之第一型及/或第二型半導體晶片100、第一型第一記憶體模組159-1及/或第一型操作模組190。每一個之細交互連接線橋接晶片(FIB)690可以延伸到相鄰兩個之第一型及/或第二型半導體晶片100、第一型第一記憶體模組159-1及/或第一型操作模組190之下方。
請參見第25圖，針對在第20A圖、第21A圖至第21I圖及第25圖中以相同號碼所標明之元件，該元件在第25圖中之說明及規格可參考如第20A圖及第21A圖至第21I圖中對該元件所闡述之內容。
保護範圍之限制係僅由申請專利範圍所定義，保護範圍係意圖及應該以在申請專利範圍中所使用之用語之一般意義來做成寬廣之解釋，並可根據說明書及之後的審查過程對申請專利範圍做出解釋，在解釋時亦會包含其全部結構上及功能上之均等物件。
除非另有述及，否則經敘述於本專利說明書中之所有度量值、數值、等級、位 置、程度、大小及其他規格，包括在下文請求項中，係為近似或額定值，而未必精確；其係意欲具有合理範圍其係與其有關聯之功能及與此項技藝中所習用與其相關者一致。
已被陳述或說明者之中全無意欲或應被解釋為會造成任何組件、步驟、特徵、目的、利益、優點或公開之相當事物之專用，而不管其是否被敘述於請求項中。
582:封裝體貫穿通道(TPV)
565:聚合物層
564:底部填充材料
563:接合接點
561:交互連接線結構
14:保護層
100:半導體晶片
159-1:記憶體模組
300:COIP封裝結構
583:微型金屬凸塊或金屬柱
2:半導體基板
157:矽穿孔栓塞
563:接合接點
200:FPGA IC晶片
190:操作模組
565:聚合物層
159-2:記憶體模組
251-3:HBM IC晶片
695:灌模材料
688:控制晶片

Claims (25)

  1. 一種多晶片封裝結構，包括：一第一半導體積體電路(IC)晶片，其包括一第一矽基板、多個第一矽穿孔垂直地位在該第一矽基板中、一絕緣層位在該矽基板的一底部表面上、多個第一金屬凸塊位在該第一半導體積體電路(IC)晶片的底部，其中之一該第一金屬凸塊耦接至其中之一該第一矽穿孔，且該第一金屬凸塊位在該絕緣層的一底部表面下方並以一水平方向延伸，其中該第一金屬凸塊包括厚度介於1微米至60微米之間的一第一銅層且凸出於該絕緣層的該底部表面，多個第一電晶體位在該第一矽基板的一上表面處，以及一第一交互連接線結構位在該第一矽基板上方，其中該第一交互連接線結構耦接至該些第一矽穿孔及該些第一電晶體，其中該第一交互連接線結構包括一第一含氧化物層及多個第一銅接墊位在該第一半導體積體電路(IC)晶片的頂部處，其中每一第一銅接墊係位在該第一含氧化物層中；一第二半導體積體電路(IC)晶片，位在該第一半導體積體電路(IC)晶片上方且接合該第一半導體積體電路(IC)晶片，其中該第二半導體積體電路(IC)晶片包括一第二矽基板位在該第二半導體積體電路(IC)晶片的一頂部處、多個第二電晶體位在該第二矽基板的一底部表面處及一第二交互連接線結構位在該第二矽基板的下方，其中該第二交互連接線結構包括一第二含氧化物層及多個第二銅接墊位在該第二半導體積體電路(IC)晶片的一底部處，其中每一該第二銅接墊位在該第二含氧化物層中，其中該第二含氧化物層的一底部表面接合且接觸該第一含氧化物層的一頂部表面且該第二銅接墊的一底部表面接合且接觸該第一銅接墊的一上表面，其中該第二半導體積體電路(IC)晶片經由該些第二銅接墊及該些第一銅接墊耦接至該第一半導體積體電路(IC)晶片；一密封層位在該第一半導體積體電路(IC)晶片上且覆蓋該第二半導體積體電路(IC)晶片的一側壁；一交互連接線基板位在該第一半導體積體電路(IC)晶片下方且接合該些第一金屬凸塊，其中該交互連接線基板橫跨該第一半導體積體電路(IC)晶片的一邊界；以及一底部填充材料位在該第一半導體積體電路(IC)晶片與該交互連接線基板之間，其中該底部填充材料接合該第一半導體積體電路(IC)晶片的該底部處、該交互連接線基板的一頂部處及該第一銅層的一側壁。
  2. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一半導體積體電路(IC)晶片被用以配置來編程執行一邏輯操作，該第一半導體積體電路(IC)晶片包括一記憶體單元及一選擇電路，其中該選擇電路包括用於該邏輯操作的一第一輸入資料組之一第一組輸入點及用於該邏輯操作的一第二輸入資料組之一第二組輸入點，其中該選擇電路用以配置依據該第一輸入資料組從該第二輸入資料組中選擇輸入資料作為用於該邏輯操作的輸出資料，其中該記憶體單元耦接該選擇電路且該第二輸 入資料組具有與儲存在該記憶體單元中的資料相關聯之資料。
  3. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一半導體積體電路(IC)晶片包括一開關、一記憶體單元耦接該開關、一第一交互連接線及一第二交互連接線耦接至該開關，其中該開關用以配置依據位於該開關的一輸入點處的輸入資料來控制該第一交互連接線與該第二交互連接線之間的耦接關係，其中位於該開關的該輸入點處的該輸入資料係與儲存在該記憶體單元中的資料相關聯。
  4. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一半導體積體電路(IC)晶片包括一第一輸入/輸出(I/O)電路，其用以配置通過資料至該第二半導體積體電路(IC)晶片的一第二輸入/輸出(I/O)電路，其中該第一輸入/輸出(I/O)電路包括具有一驅動能加小於1皮法(pF)的一驅動器。
  5. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該金屬凸塊包括一黏著層位在該金屬凸塊之頂部處且位在該第一銅層的上方。
  6. 如申請專利範圍第5項所請求之多晶片封裝結構，其中該黏著層位於該第一矽穿孔的一底部表面與該第一銅層之間。
  7. 如申請專利範圍第6項所請求之多晶片封裝結構，其中該黏著層包括鈦。
  8. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該金屬凸塊包括一含錫金屬層位在該第一銅層的下方且接合至該交互連接線基板。
  9. 如申請專利範圍第1項所請求之多晶片封裝結構，其中每一該第一矽穿孔包括一第二銅層在該第一矽基板中，但沒以沿著一水平方向延伸位在該第一矽基板的該底部表面下方。
  10. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該絕緣層包括一氧化物。
  11. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該絕緣層包括一聚合物。
  12. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該交互連接線基板包括一第三矽基板、多個第二矽穿孔垂直地位在該第三矽基板中及一第三交互連接線結構位在該第三矽基板的上方，其中該第三交互連接線結構耦接該些第二矽穿孔，其中該第三交互連接線結構包括一第一交互連接線金屬層位在該第三矽基板的上方、一第二交互連接線金屬層位在該第一交互連接線金屬層上方及一絕緣介電層位在該第一交互連接線金屬層與該第二交互連接線金屬層之間。
  13. 如申請專利範圍第1項所請求之多晶片封裝結構，更包括多個第二金屬凸塊位在該交互連接線基板下方，其中該些第二金屬凸塊耦接該交互連接線基板。
  14. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一半導體積體電路(IC)晶片為一邏輯晶片，而該第二半導體積體電路(IC)晶片為一記憶體晶片。
  15. 如申請專利範圍第14項所請求之多晶片封裝結構，其中該記憶體晶片為一動態隨機存取記憶體(DRAM)積體電路(IC)晶片。
  16. 如申請專利範圍第14項所請求之多晶片封裝結構，其中該記憶體晶片為一靜態隨機存取記憶體(SRAM)積體電路(IC)晶片。
  17. 如申請專利範圍第14項所請求之多晶片封裝結構，其中該記憶體晶片為一非揮發性記憶體(NVM)晶片。
  18. 如申請專利範圍第14項所請求之多晶片封裝結構，其中該記憶體晶片為一電阻式隨機存取記憶體(RRAM)晶片。
  19. 如申請專利範圍第14項所請求之多晶片封裝結構，其中該記憶體晶片為一磁阻式隨機存取記憶體(MRAM)晶片。
  20. 如申請專利範圍第14項所請求之多晶片封裝結構，其中該邏輯晶片為一現場可編程邏輯閘陣列(FPGA)積體電路(IC)晶片。
  21. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一交互連接線結構更包括一交互連接線金屬層位在該些第一銅接墊下方，其中該交互連接線金屬層包括一第二銅層及一黏著層位在該第二銅層的一底部及一側壁上。
  22. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該金屬凸塊垂直地位在該第一矽穿孔的下方。
  23. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該密封層的一側壁在垂直方向上與該第一半導體積體電路(IC)晶片的一側壁共平面。
  24. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該密封層包括一聚合物。
  25. 如申請專利範圍第1項所請求之多晶片封裝結構，其中每一該第一銅接墊的厚度介於3奈料至500奈米之間。
TW108139782A 2018-11-02 2019-11-01 由具有標準商業化可編程邏輯ic晶片及記憶體晶片之晶片級封裝所建構之邏輯驅動器 TWI809218B (zh)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
US201862755415P 2018-11-02 2018-11-02
US62/755415 2018-11-02
US201962882941P 2019-08-05 2019-08-05
US62/882941 2019-08-05
US201962891386P 2019-08-25 2019-08-25
US62/891386 2019-08-25
US16/671126 2019-10-31
US16/671,126 US11616046B2 (en) 2018-11-02 2019-10-31 Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip

Publications (2)

Publication Number Publication Date
TW202042097A TW202042097A (zh) 2020-11-16
TWI809218B true TWI809218B (zh) 2023-07-21

Family

ID=70460112

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108139782A TWI809218B (zh) 2018-11-02 2019-11-01 由具有標準商業化可編程邏輯ic晶片及記憶體晶片之晶片級封裝所建構之邏輯驅動器

Country Status (2)

Country Link
US (2) US11616046B2 (zh)
TW (1) TWI809218B (zh)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI735439B (zh) * 2015-04-14 2021-08-11 美商安芬諾股份有限公司 電連接器
CN108288616B (zh) 2016-12-14 2023-04-07 成真股份有限公司 芯片封装
US11625523B2 (en) 2016-12-14 2023-04-11 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips
US10957679B2 (en) 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
US10630296B2 (en) 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
US10608642B2 (en) * 2018-02-01 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells
US11101260B2 (en) * 2018-02-01 2021-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a dummy die of an integrated circuit having an embedded annular structure
US10623000B2 (en) 2018-02-14 2020-04-14 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US10608638B2 (en) 2018-05-24 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US11309334B2 (en) 2018-09-11 2022-04-19 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US11616046B2 (en) 2018-11-02 2023-03-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11211334B2 (en) 2018-11-18 2021-12-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11728278B2 (en) * 2019-03-25 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Board substrates, three-dimensional integrated circuit structures and methods of forming the same
CN112151516A (zh) * 2019-06-28 2020-12-29 台湾积体电路制造股份有限公司 封装
US11227838B2 (en) 2019-07-02 2022-01-18 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cooperating or supporting circuits
US11887930B2 (en) 2019-08-05 2024-01-30 iCometrue Company Ltd. Vertical interconnect elevator based on through silicon vias
US11410902B2 (en) * 2019-09-16 2022-08-09 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US11637056B2 (en) 2019-09-20 2023-04-25 iCometrue Company Ltd. 3D chip package based on through-silicon-via interconnection elevator
US11984403B2 (en) * 2019-11-15 2024-05-14 Dyi-chung Hu Integrated substrate structure, redistribution structure, and manufacturing method thereof
US20230413586A1 (en) * 2020-01-20 2023-12-21 Monolithic 3D Inc. 3d semiconductor devices and structures with electronic circuit units
US11600526B2 (en) 2020-01-22 2023-03-07 iCometrue Company Ltd. Chip package based on through-silicon-via connector and silicon interconnection bridge
KR20210145413A (ko) * 2020-05-25 2021-12-02 에스케이하이닉스 주식회사 메모리 장치
US11676957B2 (en) * 2020-05-28 2023-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device, system and method
DE102021105450B4 (de) * 2020-05-28 2023-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte Schaltungsvorrichtung, System und Verfahren
US20210391303A1 (en) * 2020-06-12 2021-12-16 Macronix International Co., Ltd. Semiconductor device
US20220285316A1 (en) * 2021-03-04 2022-09-08 Western Digital Technologies, Inc. Packaged memory device with flip chip and wire bond dies
US11705343B2 (en) * 2021-03-18 2023-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method of forming thereof
US20230070119A1 (en) * 2021-09-07 2023-03-09 Macronix International Co., Ltd. Three-dimensional semiconductor structures
CN114883301B (zh) * 2022-04-29 2023-03-21 西安电子科技大学 基于Chiplet的微系统可重构网络拓扑结构及实现方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130082399A1 (en) * 2011-10-04 2013-04-04 Won-keun Kim Semiconductor package and method of manufacturing the same
US20130285253A1 (en) * 2012-04-25 2013-10-31 Hitachi, Ltd. Semiconductor device and method of manufacturing the same
US20150061102A1 (en) * 2013-08-30 2015-03-05 Xintec Inc. Electronic device package and fabrication method thereof
TW201824509A (zh) * 2016-12-30 2018-07-01 日月光半導體製造股份有限公司 半導體封裝裝置及製造半導體封裝裝置之方法

Family Cites Families (214)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4870302A (en) 1984-03-12 1989-09-26 Xilinx, Inc. Configurable electrical circuit having configurable logic elements and configurable interconnects
US5272368A (en) 1991-05-10 1993-12-21 Altera Corporation Complementary low power non-volatile reconfigurable EEcell
US5689195A (en) 1995-05-17 1997-11-18 Altera Corporation Programmable logic array integrated circuit devices
US5587603A (en) 1995-01-06 1996-12-24 Actel Corporation Two-transistor zero-power electrically-alterable non-volatile latch
US5592102A (en) 1995-10-19 1997-01-07 Altera Corporation Means and apparatus to minimize the effects of silicon processing defects in programmable logic devices
US5796662A (en) 1996-11-26 1998-08-18 International Business Machines Corporation Integrated circuit chip with a wide I/O memory array and redundant data lines
US6167558A (en) 1998-02-20 2000-12-26 Xilinx, Inc. Method for tolerating defective logic blocks in programmable logic devices
US6020633A (en) 1998-03-24 2000-02-01 Xilinx, Inc. Integrated circuit packaged for receiving another integrated circuit
US6081473A (en) 1998-12-15 2000-06-27 Lattice Semiconductor Corporation FPGA integrated circuit having embedded sram memory blocks each with statically and dynamically controllable read mode
US6396302B2 (en) 1999-02-25 2002-05-28 Xilinx, Inc. Configurable logic element with expander structures
US6404226B1 (en) 1999-09-21 2002-06-11 Lattice Semiconductor Corporation Integrated circuit with standard cell logic and spare gates
US6803302B2 (en) * 1999-11-22 2004-10-12 Freescale Semiconductor, Inc. Method for forming a semiconductor device having a mechanically robust pad interface
US6356478B1 (en) 2000-12-21 2002-03-12 Actel Corporation Flash based control for field programmable gate array
US6388466B1 (en) 2001-04-27 2002-05-14 Xilinx, Inc. FPGA logic element with variable-length shift register capability
ITRM20010525A1 (it) 2001-08-30 2003-02-28 St Microelectronics Srl Memoria eeprom flash cancellabile per righe.
EP1324495B1 (en) 2001-12-28 2011-03-30 Fujitsu Semiconductor Limited Programmable logic device with ferrroelectric configuration memories
US7162644B1 (en) 2002-03-29 2007-01-09 Xilinx, Inc. Methods and circuits for protecting proprietary configuration data for programmable logic devices
US7064579B2 (en) 2002-07-08 2006-06-20 Viciciv Technology Alterable application specific integrated circuit (ASIC)
US6812086B2 (en) 2002-07-16 2004-11-02 Intel Corporation Method of making a semiconductor transistor
JP4148507B2 (ja) 2002-08-28 2008-09-10 インターナショナル・ビジネス・マシーンズ・コーポレーション フィールドプログラマブルゲートアレイ
US7394626B2 (en) 2002-11-01 2008-07-01 Nec Corporation Magnetoresistance device with a diffusion barrier between a conductor and a magnetoresistance element and method of fabricating the same
US6798240B1 (en) 2003-01-24 2004-09-28 Altera Corporation Logic circuitry with shared lookup table
US6943580B2 (en) 2003-02-10 2005-09-13 Altera Corporation Fracturable lookup table and logic element
US6828823B1 (en) 2003-05-16 2004-12-07 Lattice Semiconductor Corporation Non-volatile and reconfigurable programmable logic devices
US7095253B1 (en) 2003-07-21 2006-08-22 Xilinx, Inc. Programmable multi-chip module
US7598555B1 (en) 2003-08-22 2009-10-06 International Business Machines Corporation MgO tunnel barriers and method of formation
KR100537892B1 (ko) * 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
US7656190B2 (en) 2003-12-24 2010-02-02 Tier Logic, Inc Incrementer based on carry chain compression
US7190190B1 (en) 2004-01-09 2007-03-13 Altera Corporation Programmable logic device with on-chip nonvolatile user memory
KR100634501B1 (ko) 2004-01-29 2006-10-13 삼성전자주식회사 자기 메모리 소자 및 그 제조방법
US7167025B1 (en) 2004-02-14 2007-01-23 Herman Schmit Non-sequentially configurable IC
US20050218929A1 (en) 2004-04-02 2005-10-06 Man Wang Field programmable gate array logic cell and its derivatives
US7030652B1 (en) 2004-04-23 2006-04-18 Altera Corporation LUT-based logic element with support for Shannon decomposition and associated method
US6998872B1 (en) 2004-06-02 2006-02-14 Xilinx, Inc. Lookup table circuit optionally configurable as two or more smaller lookup tables with independent inputs
US7061271B1 (en) 2004-06-08 2006-06-13 Xilinx, Inc. Six-input look-up table for use in a field programmable gate array
US7853799B1 (en) 2004-06-24 2010-12-14 Xilinx, Inc. Microcontroller-configurable programmable device with downloadable decryption
TWI278989B (en) 2004-12-29 2007-04-11 Ind Tech Res Inst Magnetic random access memory with lower switching field through indirect exchange coupling
US7193433B1 (en) 2005-06-14 2007-03-20 Xilinx, Inc. Programmable logic block having lookup table with partial output signal driving carry multiplexer
US7747025B1 (en) 2005-11-22 2010-06-29 Xilinx, Inc. Method and apparatus for maintaining privacy of data decryption keys in configuration bitstream decryption
US7947978B2 (en) * 2005-12-05 2011-05-24 Megica Corporation Semiconductor chip with bond area
US7671396B2 (en) 2006-01-04 2010-03-02 Tower Semiconductor Ltd. Three-dimensional control-gate architecture for single poly EPROM memory devices fabricated in planar CMOS technology
US7420390B1 (en) 2006-01-09 2008-09-02 Altera Corporation Method and apparatus for implementing additional registers in field programmable gate arrays to reduce design size
US7382658B2 (en) 2006-01-26 2008-06-03 Mosys, Inc. Non-volatile memory embedded in a conventional logic process and methods for operating same
US7486111B2 (en) 2006-03-08 2009-02-03 Tier Logic, Inc. Programmable logic devices comprising time multiplexed programmable interconnect
US7385417B1 (en) 2006-06-02 2008-06-10 Lattice Semiconductor Corporation Dual slice architectures for programmable logic devices
US7569422B2 (en) 2006-08-11 2009-08-04 Megica Corporation Chip package and method for fabricating the same
US8378407B2 (en) 2006-12-07 2013-02-19 Tower Semiconductor, Ltd. Floating gate inverter type memory cell and array
US7653891B1 (en) 2007-02-23 2010-01-26 Xilinx, Inc. Method of reducing power of a circuit
FR2914132B1 (fr) 2007-03-23 2012-11-02 Commissariat Energie Atomique Dispositif electronique pour le transport d'informations numeriques.
US7700993B2 (en) 2007-11-05 2010-04-20 International Business Machines Corporation CMOS EPROM and EEPROM devices and programmable CMOS inverters
FR2930386B1 (fr) 2008-04-16 2011-10-14 Commissariat Energie Atomique Dispositif magnetique pour la realisation d'une "fonction logique".
US8008764B2 (en) 2008-04-28 2011-08-30 International Business Machines Corporation Bridges for interconnecting interposers in multi-chip integrated circuits
US8081079B1 (en) 2008-06-06 2011-12-20 Altera Corporation PLD package with coordinated RFID TAG
US8295082B2 (en) 2008-08-15 2012-10-23 Qualcomm Incorporated Gate level reconfigurable magnetic logic
US7933140B2 (en) 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7973556B1 (en) 2009-03-05 2011-07-05 Xilinx, Inc. System and method for using reconfiguration ports for power management in integrated circuits
US8000131B2 (en) 2009-04-29 2011-08-16 Taiwan Semiconductor Manufacturing Company, Ltd Non-volatile field programmable gate array
US8390035B2 (en) 2009-05-06 2013-03-05 Majid Bemanian Massively parallel interconnect fabric for complex semiconductor devices
US8503186B2 (en) 2009-07-30 2013-08-06 Megica Corporation System-in packages
SG10201700467UA (en) 2010-02-07 2017-02-27 Zeno Semiconductor Inc Semiconductor memory device having electrically floating body transistor, and having both volatile and non-volatile functionality and method
US8426961B2 (en) 2010-06-25 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded 3D interposer structure
US8159268B1 (en) 2010-11-16 2012-04-17 Raminda Udaya Madurawe Interconnect structures for metal configurable integrated circuits
TWI418269B (zh) 2010-12-14 2013-12-01 Unimicron Technology Corp 嵌埋穿孔中介層之封裝基板及其製法
US20120193785A1 (en) 2011-02-01 2012-08-02 Megica Corporation Multichip Packages
US8885334B1 (en) 2011-03-10 2014-11-11 Xilinx, Inc. Computing system with network attached processors
US8957458B2 (en) 2011-03-24 2015-02-17 Zeno Semiconductor, Inc. Asymmetric semiconductor memory device having electrically floating body transistor
US10056907B1 (en) 2011-07-29 2018-08-21 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US8531032B2 (en) 2011-09-02 2013-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally enhanced structure for multi-chip device
US8822265B2 (en) 2011-10-06 2014-09-02 Intermolecular, Inc. Method for reducing forming voltage in resistive random access memory
US9647668B2 (en) 2012-01-13 2017-05-09 Altera Corporation Apparatus for flexible electronic interfaces and associated methods
US8685813B2 (en) 2012-02-15 2014-04-01 Cypress Semiconductor Corporation Method of integrating a charge-trapping gate stack into a CMOS flow
JP5639612B2 (ja) 2012-03-27 2014-12-10 株式会社東芝 半導体集積回路
FR2990089B1 (fr) 2012-04-27 2014-04-11 Commissariat Energie Atomique Dispositif logique reprogrammable resistant aux rayonnements.
US8859397B2 (en) 2012-07-13 2014-10-14 Applied Materials, Inc. Method of coating water soluble mask for laser scribing and plasma etch
US9059107B2 (en) 2012-09-12 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and packaged devices
JP6152254B2 (ja) 2012-09-12 2017-06-21 新光電気工業株式会社 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
SG2013077375A (en) 2012-10-18 2014-05-29 Agency Science Tech & Res Circuit arrangement and method of forming the same
US8952521B2 (en) 2012-10-19 2015-02-10 Infineon Technologies Ag Semiconductor packages with integrated antenna and method of forming thereof
US9583431B1 (en) 2012-11-28 2017-02-28 Altera Corporation 2.5D electronic package
US9135185B2 (en) 2012-12-23 2015-09-15 Advanced Micro Devices, Inc. Die-stacked memory device providing data translation
US9368438B2 (en) 2012-12-28 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package (PoP) bonding structures
US9478474B2 (en) 2012-12-28 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for forming package-on-packages
US8841751B2 (en) 2013-01-23 2014-09-23 Advanced Semiconductor Engineering, Inc. Through silicon vias for semiconductor devices and manufacturing method thereof
US9633872B2 (en) 2013-01-29 2017-04-25 Altera Corporation Integrated circuit package with active interposer
US9153292B2 (en) 2013-03-07 2015-10-06 Xilinx, Inc. Integrated circuit devices having memory and methods of implementing memory in an integrated circuit device
US9106229B1 (en) 2013-03-14 2015-08-11 Altera Corporation Programmable interposer circuitry
US9455218B2 (en) 2013-03-28 2016-09-27 Intel Corporation Embedded die-down package-on-package device
US9225512B1 (en) 2013-05-01 2015-12-29 Xilinx, Inc. Encryption and decryption using a physically unclonable function
US20150012903A1 (en) 2013-07-04 2015-01-08 Tabula, Inc. Non-intrusive monitoring and control of integrated circuits
US9368458B2 (en) 2013-07-10 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Die-on-interposer assembly with dam structure and method of manufacturing the same
FR3011117A1 (fr) 2013-09-24 2015-03-27 St Microelectronics Sa Procede et dispositif de commande d'une memoire reram
US9349703B2 (en) 2013-09-25 2016-05-24 Intel Corporation Method for making high density substrate interconnect using inkjet printing
US9263370B2 (en) 2013-09-27 2016-02-16 Qualcomm Mems Technologies, Inc. Semiconductor device with via bar
US9236453B2 (en) 2013-09-27 2016-01-12 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
US9642259B2 (en) 2013-10-30 2017-05-02 Qualcomm Incorporated Embedded bridge structure in a substrate
US9524942B2 (en) 2013-12-18 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-substrate packaging on carrier
US9904749B2 (en) 2014-02-13 2018-02-27 Synopsys, Inc. Configurable FPGA sockets
US10056267B2 (en) 2014-02-14 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9257439B2 (en) 2014-02-27 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET SRAM
JP6259737B2 (ja) 2014-03-14 2018-01-10 東芝メモリ株式会社 半導体装置及びその製造方法
US9601463B2 (en) 2014-04-17 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out stacked system in package (SIP) and the methods of making the same
US9666520B2 (en) 2014-04-30 2017-05-30 Taiwan Semiconductor Manufactuing Company, Ltd. 3D stacked-chip package
US9402312B2 (en) 2014-05-12 2016-07-26 Invensas Corporation Circuit assemblies with multiple interposer substrates, and methods of fabrication
US10490521B2 (en) 2014-06-26 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Advanced structure for info wafer warpage reduction
US9252127B1 (en) * 2014-07-10 2016-02-02 Invensas Corporation Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture
KR102198858B1 (ko) 2014-07-24 2021-01-05 삼성전자 주식회사 인터포저 기판을 갖는 반도체 패키지 적층 구조체
US9601353B2 (en) 2014-07-30 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with molding structures and methods of forming the same
KR102308568B1 (ko) 2014-08-12 2021-10-06 삼성전자주식회사 필라를 포함하는 반도체 소자 및 패키지 기판, 및 그것을 포함하는 반도체 패키지 및 패키지 적층 구조체
KR102287754B1 (ko) 2014-08-22 2021-08-09 삼성전자주식회사 칩 적층 반도체 패키지
US9595496B2 (en) 2014-11-07 2017-03-14 Qualcomm Incorporated Integrated device package comprising silicon bridge in an encapsulation layer
US9899248B2 (en) 2014-12-03 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor packages having through package vias
US9812337B2 (en) 2014-12-03 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package pad and methods of forming
US9954533B2 (en) 2014-12-16 2018-04-24 Samsung Electronics Co., Ltd. DRAM-based reconfigurable logic
BR112015029238A2 (pt) 2014-12-24 2017-07-25 Intel Corp componentes passivos integrados em um encapsulamento de circuito integrado empilhado
US10236209B2 (en) 2014-12-24 2019-03-19 Intel Corporation Passive components in vias in a stacked integrated circuit package
US9711194B2 (en) 2015-01-28 2017-07-18 Xilinx, Inc. Circuits for and methods of controlling the operation of a hybrid memory system
WO2016144434A1 (en) 2015-03-12 2016-09-15 Microsemi SoC Corporation COMPACT ReRAM BASED FPGA
US9634018B2 (en) 2015-03-17 2017-04-25 Silicon Storage Technology, Inc. Split gate non-volatile memory cell with 3D finFET structure, and method of making same
US9607948B2 (en) 2015-03-31 2017-03-28 Xilinx, Inc. Method and circuits for communication in multi-die packages
US10109588B2 (en) 2015-05-15 2018-10-23 Samsung Electro-Mechanics Co., Ltd. Electronic component package and package-on-package structure including the same
US9806058B2 (en) 2015-07-02 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package having die structures of different heights and method of forming same
US9818720B2 (en) 2015-07-02 2017-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method for chip package
US9859896B1 (en) 2015-09-11 2018-01-02 Xilinx, Inc. Distributed multi-die routing in a multi-chip module
US11096629B2 (en) * 2015-09-14 2021-08-24 Stichting Imec Nederland Bio-impedance spectroscopy system and method for bio-impedance measurement
US9881850B2 (en) 2015-09-18 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and method of forming the same
US9899355B2 (en) 2015-09-30 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional integrated circuit structure
EP3435545B1 (en) 2015-10-15 2023-06-07 Menta System and method for testing and configuration of an fpga
US10304700B2 (en) 2015-10-20 2019-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US9607967B1 (en) 2015-11-04 2017-03-28 Inotera Memories, Inc. Multi-chip semiconductor package with via components and method for manufacturing the same
US9524959B1 (en) 2015-11-04 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. System on integrated chips and methods of forming same
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US9735118B2 (en) 2015-12-04 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Antennas and waveguides in InFO structures
TWI641087B (zh) 2015-12-28 2018-11-11 矽品精密工業股份有限公司 電子封裝件及封裝用之基板
US9773757B2 (en) 2016-01-19 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Devices, packaged semiconductor devices, and semiconductor device packaging methods
US9875388B2 (en) 2016-02-26 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fingerprint sensor device and method
US10062648B2 (en) 2016-02-26 2018-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of forming the same
US9763329B1 (en) 2016-03-11 2017-09-12 Apple Inc. Techniques for observing an entire communication bus in operation
US9831148B2 (en) 2016-03-11 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package including voltage regulators and methods forming same
US10026716B2 (en) 2016-04-15 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC formation with dies bonded to formed RDLs
US9722584B1 (en) 2016-04-20 2017-08-01 National Tsing Hua University Non-volatile latch
US9997464B2 (en) 2016-04-29 2018-06-12 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy features in redistribution layers (RDLS) and methods of forming same
US10038647B1 (en) 2016-05-13 2018-07-31 Xilinx, Inc. Circuit for and method of routing data between die of an integrated circuit
US10090027B2 (en) 2016-05-25 2018-10-02 Ememory Technology Inc. Memory system with low read power
US10032722B2 (en) 2016-05-31 2018-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package structure having am antenna pattern and manufacturing method thereof
US9793230B1 (en) 2016-07-08 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of forming
US10332841B2 (en) 2016-07-20 2019-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. System on integrated chips and methods of forming the same
US10109617B2 (en) 2016-07-21 2018-10-23 Samsung Electronics Co., Ltd. Solid state drive package
KR102544782B1 (ko) 2016-08-04 2023-06-20 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US10672741B2 (en) 2016-08-18 2020-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages with thermal-electrical-mechanical chips and methods of forming the same
US9997467B2 (en) 2016-08-19 2018-06-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
DE102016115848B4 (de) 2016-08-25 2024-02-01 Infineon Technologies Ag Halbleiterbauelemente und Verfahren zum Bilden eines Halbleiterbauelements
EP3288076B1 (en) 2016-08-25 2021-06-23 IMEC vzw A semiconductor die package and method of producing the package
US20180076179A1 (en) 2016-09-09 2018-03-15 Powertech Technology Inc. Stacked type chip package structure and manufacturing method thereof
US10157828B2 (en) 2016-09-09 2018-12-18 Powertech Technology Inc. Chip package structure with conductive pillar and a manufacturing method thereof
US10026681B2 (en) 2016-09-21 2018-07-17 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US20180102776A1 (en) 2016-10-07 2018-04-12 Altera Corporation Methods and apparatus for managing application-specific power gating on multichip packages
KR102537528B1 (ko) 2016-10-19 2023-05-26 삼성전자 주식회사 반도체 패키지 제조 방법
US10153222B2 (en) 2016-11-14 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
US10177078B2 (en) 2016-11-28 2019-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming chip package structure
US10529666B2 (en) 2016-11-29 2020-01-07 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10037963B2 (en) 2016-11-29 2018-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of forming the same
US10163802B2 (en) 2016-11-29 2018-12-25 Taiwan Semicondcutor Manufacturing Company, Ltd. Fan-out package having a main die and a dummy die, and method of forming
CN108288616B (zh) 2016-12-14 2023-04-07 成真股份有限公司 芯片封装
US11625523B2 (en) 2016-12-14 2023-04-11 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips
US10297471B2 (en) 2016-12-15 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out structure and method of fabricating the same
CN113407122B (zh) 2016-12-21 2023-08-25 伊姆西Ip控股有限责任公司 Raid重建的方法和设备
US9893732B1 (en) 2016-12-22 2018-02-13 Intel Corporation Techniques for bypassing defects in rows of circuits
US10741537B2 (en) 2017-01-18 2020-08-11 Taiwan Semiconductor Manufacturing Coompany Ltd. Semiconductor structure and manufacturing method thereof
US10319683B2 (en) 2017-02-08 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stacked package-on-package structures
US10354964B2 (en) 2017-02-24 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated devices in semiconductor packages and methods of forming same
US10529698B2 (en) 2017-03-15 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming same
US10033383B1 (en) 2017-03-20 2018-07-24 Globalfoundries Inc. Programmable logic elements and methods of operating the same
KR102245385B1 (ko) 2017-03-28 2021-04-27 에스케이하이닉스 주식회사 자기 소자를 포함하는 lut, 이를 포함하는 fpga 및 기술 매핑 방법
US10157808B2 (en) 2017-03-30 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming package structure
US10317459B2 (en) 2017-04-03 2019-06-11 Nvidia Corporation Multi-chip package with selection logic and debug ports for testing inter-chip communications
US10522449B2 (en) 2017-04-10 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with Si-substrate-free interposer and method forming same
US10438896B2 (en) 2017-04-11 2019-10-08 Apple Inc. Interconnecting dies by stitch routing
KR102406573B1 (ko) 2017-04-28 2022-06-09 삼성전자주식회사 반도체 소자 및 그 제조 방법
US10242967B2 (en) 2017-05-16 2019-03-26 Raytheon Company Die encapsulation in oxide bonded wafer stack
US10943869B2 (en) 2017-06-09 2021-03-09 Apple Inc. High density interconnection using fanout interposer chiplet
US10541228B2 (en) 2017-06-15 2020-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Packages formed using RDL-last process
US10447274B2 (en) 2017-07-11 2019-10-15 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips using non-volatile memory cells
US10290611B2 (en) 2017-07-27 2019-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming same
US10162139B1 (en) 2017-07-27 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semicondcutor package
US10957679B2 (en) 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
US10461022B2 (en) 2017-08-21 2019-10-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure and manufacturing method thereof
US10630296B2 (en) 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
US10276920B2 (en) 2017-09-28 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure, electronic device and method of fabricating package structure
CN109725822B (zh) 2017-10-27 2022-03-11 伊姆西Ip控股有限责任公司 用于管理存储系统的方法、设备和计算机程序产品
US10510634B2 (en) 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method
US10163798B1 (en) 2017-12-22 2018-12-25 Intel Corporation Embedded multi-die interconnect bridge packages with lithotgraphically formed bumps and methods of assembling same
KR102397905B1 (ko) 2017-12-27 2022-05-13 삼성전자주식회사 인터포저 기판 및 반도체 패키지
US10608642B2 (en) 2018-02-01 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells
US10510650B2 (en) 2018-02-02 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor device packaging structure having through interposer vias and through substrate vias
US10623000B2 (en) 2018-02-14 2020-04-14 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US11062915B2 (en) 2018-03-29 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution structures for semiconductor packages and methods of forming the same
TW202001804A (zh) 2018-04-20 2020-01-01 成真股份有限公司 用精細解析進行資料管理和機器學習的方法
US10937743B2 (en) 2018-04-30 2021-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Mixing organic materials into hybrid packages
US10608638B2 (en) 2018-05-24 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US10622321B2 (en) 2018-05-30 2020-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structures and methods of forming the same
US10333623B1 (en) 2018-06-25 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Optical transceiver
US10340249B1 (en) 2018-06-25 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10504835B1 (en) 2018-07-16 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure, semiconductor chip and method of fabricating the same
US10727205B2 (en) 2018-08-15 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonding technology for stacking integrated circuits
US10892011B2 (en) 2018-09-11 2021-01-12 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US10797031B2 (en) * 2018-09-20 2020-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package
US10937762B2 (en) 2018-10-04 2021-03-02 iCometrue Company Ltd. Logic drive based on multichip package using interconnection bridge
US11616046B2 (en) 2018-11-02 2023-03-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11211334B2 (en) 2018-11-18 2021-12-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11158607B2 (en) 2018-11-29 2021-10-26 Apple Inc. Wafer reconstitution and die-stitching
US10985154B2 (en) 2019-07-02 2021-04-20 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cryptography circuits
US11227838B2 (en) 2019-07-02 2022-01-18 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cooperating or supporting circuits
US11887930B2 (en) 2019-08-05 2024-01-30 iCometrue Company Ltd. Vertical interconnect elevator based on through silicon vias
US11637056B2 (en) 2019-09-20 2023-04-25 iCometrue Company Ltd. 3D chip package based on through-silicon-via interconnection elevator

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130082399A1 (en) * 2011-10-04 2013-04-04 Won-keun Kim Semiconductor package and method of manufacturing the same
US20130285253A1 (en) * 2012-04-25 2013-10-31 Hitachi, Ltd. Semiconductor device and method of manufacturing the same
US20150061102A1 (en) * 2013-08-30 2015-03-05 Xintec Inc. Electronic device package and fabrication method thereof
TW201824509A (zh) * 2016-12-30 2018-07-01 日月光半導體製造股份有限公司 半導體封裝裝置及製造半導體封裝裝置之方法

Also Published As

Publication number Publication date
TW202042097A (zh) 2020-11-16
US20200144224A1 (en) 2020-05-07
US20230215839A1 (en) 2023-07-06
US11616046B2 (en) 2023-03-28
TW202340995A (zh) 2023-10-16

Similar Documents

Publication Publication Date Title
TWI809218B (zh) 由具有標準商業化可編程邏輯ic晶片及記憶體晶片之晶片級封裝所建構之邏輯驅動器
TWI819141B (zh) 由具有標準商業化可編程邏輯ic晶片及記憶體晶片之晶片級封裝所建構之邏輯驅動器
CN109391260B (zh) 根据标准商业化可编程逻辑半导体ic芯片的逻辑驱动器
TWI824467B (zh) 標準大宗商品化現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯驅動器
TWI833679B (zh) 使用交互連接線穚之多晶片封裝的邏輯驅動器
TWI782054B (zh) 使用非揮發性記憶體單元之商業化標準現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯運算驅動器
US11625523B2 (en) Logic drive based on standard commodity FPGA IC chips
CN109616463B (zh) 芯片封装结构
TW202145463A (zh) 依據多晶片封裝結構所建構之非揮發性可編程邏輯驅動器
US20230187365A1 (en) Field Programmable Multichip Package Based on Field-Programmable-Gate-Array (FPGA) Integrated-Circuit (IC) Chip
TWI838281B (zh) 由具有標準商業化可編程邏輯ic晶片及記憶體晶片之晶片級封裝所建構之邏輯驅動器
TW202418543A (zh) 由具有標準商業化可編程邏輯ic晶片及記憶體晶片之晶片級封裝所建構之邏輯驅動器
TWI835796B (zh) 使用標準商業化可編程邏輯ic晶片之邏輯驅動器
US20230244842A1 (en) Logic drive based on standard commodity fpga ic chips
TW202414730A (zh) 由具有標準商業化可編程邏輯ic晶片及記憶體晶片之晶片級封裝所建構之邏輯驅動器
TWI837001B (zh) 使用非揮發性記憶體單元之商業化標準現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯運算驅動器
TW202018901A (zh) 使用標準商業化可編程邏輯ic晶片之邏輯驅動器
TW202418483A (zh) 使用交互連接線穚之多晶片封裝的邏輯驅動器
TW202418536A (zh) 使用標準商業化可編程邏輯ic晶片之邏輯驅動器