TW202418536A - 使用標準商業化可編程邏輯ic晶片之邏輯驅動器 - Google Patents
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Abstract
一種利用晶片封裝結構所構成之可擴展的邏輯架構，包括：一互連基板，具有用於可擴展交互連接線結構的一組資料匯流排，其中該組資料匯流排係分成多個資料子匯流排；以及一第一現場可編程閘陣列集成電路晶片，包括耦接至該組資料匯流排之多個第一輸入/輸出連接埠及至少一第一輸入/輸出連接埠選擇接墊，該至少一第一輸入/輸出連接埠選擇接墊係適於在一第一時脈週期內從該些第一輸入/輸出連接埠中選擇一第一連接埠，以在該些資料子匯流排之一第一資料子匯流排與該第一現場可編程閘陣列集成電路晶片之間傳輸一第一資料。
Description
本申請案主張於2018年2月1日申請之美國暫時申請案案號62/675,785，該案的發明名稱為”具有類似腦部彈性及整體性的邏輯驅動器”， 本申請案另主張2018年9月11日申請之美國暫時申請案案號62/729,527，該案的發明名稱為”使用標準商業化可編程邏輯IC晶片並具有類似腦部彈性及整體性的邏輯驅動器”，本申請案另主張2018年10月4日申請之美國暫時申請案案號62/741,513，該案的發明名稱為” 依據標準商業化可編程邏輯半導體IC晶片所建構的邏輯驅動器”，依據標準商業化可編程邏輯/記憶體半導體IC晶片級封裝所建構的邏輯驅動器，本申請案另主張2018年11月18日申請之美國暫時申請案案號62/768,978，該案的發明名稱為” 依據標準商業化可編程邏輯/記憶體半導體IC晶片級封裝所建構的邏輯驅動器”，依據標準商業化可編程邏輯/記憶體半導體IC晶片級封裝所建構的邏輯驅動器。
[0002] 本發明係有關一邏輯運算晶片封裝、一邏輯驅動器封裝、一邏輯運算晶片裝置、一邏輯運算晶片模組、一邏輯驅動器、一邏輯運算硬碟、邏輯記憶體、邏輯記憶體驅動器、一邏輯驅動器硬碟、一邏輯驅動器固態硬碟、一現場可編程邏輯閘陣列(Field Programmable Gate Array (FPGA))邏輯運算硬碟或一現場可編程邏輯閘陣列邏輯運算器(以下簡稱邏輯驅動器或邏輯記憶體，亦即為以下說明書提到邏輯運算晶片封裝、一邏輯驅動器封裝、一邏輯運算晶片裝置、一邏輯運算晶片模組、一邏輯運算硬碟、邏輯記憶體、邏輯記憶體驅動器、一邏輯驅動器硬碟、一邏輯驅動器固態硬碟、一現場可編程邏輯閘陣列(Field Programmable Gate Array (FPGA))邏輯運算硬碟或一現場可編程邏輯閘陣列邏輯運算器，皆簡稱邏輯驅動器)，本發明之邏輯驅動器包括用於現場編程為目的複數FPGA積體電路(IC)晶片，更具體而言，使用複數商業化標準FPGA IC 晶片所組成標準商業化邏輯驅動器包括非揮發性隨機存取記憶體單元並且當進行現場程式編程操作時可被使用在不同應用上。
FPGA半導體IC晶片己被用來發展一創新的應用或一小批量應用或業務需求。當一應用或業務需求擴展至一定數量或一段時間時，半導體IC供應商通常會將此應用視為一特殊應用IC晶片(Application Specific IC (ASIC) chip)或視為一客戶自有工具IC晶片(Customer-Owned Tooling (COT) IC 晶片)。對於一特定應用及相較於一ASIC晶片或COT晶片下，會因為以下因素將FPGA晶片設計為ASIC晶片或COT晶片設計， (1)需較大尺寸的半導體晶片、較低的製造良率及較高製造成本；(2)需消耗較高的功率；(3)較低的性能。當半導體技術依照摩爾定律(Moore’s Law)發展至下一製程世代技術時(例如發展至小於30奈米(nm)或20奈米(nm))，針對設計一ASIC晶片或一COT晶片的一次性工程費用(Non-Recurring Engineering (NRE))的成本是十分昂貴的，請參閱第28圖所示，其成本例如大於5百萬元美金，或甚至超過1千萬元美金、2千萬元美金、5千萬元美金或1億元美金。例如以16nm技術世代或製造技術的且用於ASIC或COT晶片一組光罩的成本就高於1百萬美金、2百萬美金、3百萬美金或5百萬美金。如此昂貴的NRE成本，降低或甚至停止先進IC技術或新一製程世代技術應用在創新或應用上，因此需要發展一種能持續的創新並降低障礙(製造成本)的新方法或技術，並且可使用先進且強大的半導體技術節點或世代來實現半導體IC晶片上的創新。
本發明揭露一商業化標準邏輯驅動器，此商業化標準邏輯驅動器為一多晶片封裝用經由現場編程(field programming)方式使用在在計算及(或)處理等功能上，此晶片封裝包括複數可應用在需現場編程的邏輯、計算及/或處理應用的FPGA IC晶片，此商業化標準邏輯驅動器所使用的非揮發性記憶體IC晶片是類似使用一商業化標準固態儲存硬碟(或驅動器)、一資料儲存硬碟、一資料儲存軟碟、一通用序列匯流排(Universal Serial Bus (USB))快閃記憶體碟(或驅動器)、一USB驅動器、一USB記憶棒、一快閃記憶碟或一USB記憶體。
本發明更揭露一降低NRE成本方法，請參閱第25圖，此方法係經由標準商業化邏輯驅動器實現 (i)創新及應用；(ii)創新製程(程序)或應用；及/或(iii)加速半導體IC 晶片的工作處理或應用能力。具有創新想法或創新應用的人、使用者、開發者或用於加速工作量處理的目的使用者需要購買此商業化標準邏輯驅動器及可寫入(或載入)此商業化標準邏輯驅動器的一開發或撰寫軟體原始碼或程式，用以實現他/她的創新想法或創新應用，其中該創新想法或創新應用包括(i)創新演算法及/或計算結構，處理方法、學習及/或推理，及/或(ii)創新及/或特定應用，其中標準商業化邏輯驅動器包括由先進技術節點或世代(先進於20nm或10nm的技術節點或世代)所製造的複數FPGA IC晶片，申請人的創新可經由改變其中的編程交互連接線和LUT以改變FPGA IC晶片的硬體而在邏輯驅動器中實現。本發明所提供的方法與經由開發邏輯ASIC或COT IC晶片在實現發明相比較下，使用邏輯驅動器實現相同或類似的創新和/或應用，可經由開發軟體並將其安裝在購買或租用的標準商業化邏輯驅動器中實現，以將NRE成本降低至小於一百萬美金。本發明可激勵創新及降低實現IC晶片設計在創新上的障礙以及使用先進IC製程或下一製程世代上的障礙，例如使用比20奈米或10奈米更先進的IC製程技術。
本發明另一方面提供一個”公開創新平台”，此平台可使創作者輕易地且低成本下在半導體晶片上使用先進於20nm或10nm的IC技術世代之技術，執行或實現他們的創意或發明(演算法、結構及/或應用)，其先進的技術世代例如是先進於20nm、16 nm、10 nm、7 nm、5 nm或3 nm的技術世代，如第28圖中所示，在早期1990年代時，創作者或發明人可經由設計IC晶片並在幾十萬美元的成本之下，在半導體製造代工廠使用1μm、0.8μm、0.5μm、0.35μm、0.18μm或0.13μm的技術世代之技術實現他們的創意或發明(演算法、結構及/或應用)，此半導體製造工廠在當時是所謂的”公共創新平台”，然而，當技術世代遷移並進步至比20nm或10nm更先進的技術世代時，例如是先進於20nm、16 nm、10 nm、7 nm、5 nm或3 nm的技術世代之技術，只有少數大的系統商或IC設計公司(非公共的創新者或發明人)可以負擔得起半導體IC製造代工廠所需的開發費用，其中使用這些先進世代的開發及實現的費用成本大約是高於1000萬美元，現今的半導體IC代工廠現在己不是” 公共創新平台”，而只變成俱樂部創新者或發明人的”俱樂部創新平台”，而本發明所提出的邏輯驅動器概念 (包括標準商業化現場可編程邏輯閘陣列(FPGA)積體電路晶片(標準商業化FPGA IC晶片s))可提供公共創作者再次的回到1990年代一樣的半導體IC產業的”公共創新平台”，創作者可經由使用邏輯運算器(包括由先進於20nm或10nm技術節點所製造的複數FPGA IC晶片)及撰寫軟體程式執行或實現他們的創作或發明，其成本係低於500K或300K美元，其中軟體程式係常見的軟體語，例如是C, Java, C++, C#, Scala, Swift, Matlab, Assembly Language, Pascal, Python, Visual Basic, PL/SQL或JavaScript等程式語言，其中創作者可安裝他們發展的軟體至他們自己擁有的邏輯運算器中或他們可以經由網路在資料中心或雲端租用邏輯運算器進行開發或實現他們的創作或發明。
本發明另外揭露一種商業模式，此商業模式係將現有邏輯ASIC晶片或COT晶片的商業模式經由使用標準商業化邏輯驅動器轉變成一商業邏輯IC晶片商業模式，例如像是現在商業化DRAM或商業化NAND快閃記憶體IC晶片商業模式，其中對於同一創新(演算法、結構及/或應用)或以加速工作負載處理能力上，此邏輯驅動器從效能、功耗、工程及製造成本上比現有常規ASIC晶片或常規COT IC晶片更好或相同。現有邏輯ASIC晶片及COT IC晶片設計、製造及/或生產的公司(包括無晶圓廠IC設計和產品公司，IC代工廠或合同製造商(可能是無產品)，和/或垂直集成IC設計、製造和產品的公司)可變成類似DRAM或商業化快閃記憶體IC晶片設計、製造及/或生產公司，或是變成類似現有快閃記憶體模組、快閃USB記憶棒或驅動器，或閃存固態驅動器或磁盤驅動器設計、製造和/或產品公司。
本發明另一方面揭露標準商業化邏輯驅動器，其中使用者、客戶或軟體開發者可購買此標準商業化邏輯驅動器及撰寫軟體之程式碼編程該邏輯驅動器，例如係用在人工智能(Artificial Intelligence, AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、虛擬實境(VR)、擴增實境(AR)、車用電子、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能的程式，此邏輯驅動器是一可現場編程的加速器，可用在用戶端、資料中心或雲端中，或是用在AI功能中的訓練/推測的應用程式中進行現場編程。
本發明另外揭露一種產業模式，此產業模式係將現有邏輯ASIC晶片或COT晶片硬體產業模式經由本發明邏輯驅動器改變成一軟體產業模式。現有的ASIC晶片或COT IC晶片的設計公司或供應商可變成軟體開發商或供應商，他們可能調整變成以下商業模式：(1)變成軟體公司，針對他們的發明或應用可發展成軟體及販賣/或租用軟體為主的商業模式，可讓他們的客戶或使用者安裝軟體至客戶的或使用者所擁有的商業化標準邏輯運算器中，其中該軟體可安裝在雲端及租給使用者或客戶；及/或 (2) 硬體公司仍是販賣硬體的商業模式，沒有ASIC晶片或COT IC晶片的設計及生產，客戶或使用者可安裝自我研發的軟體安裝在所販賣(或購買)的標準商業邏輯驅動器內的一或複數非揮發性記憶體IC晶片內，然後再賣給他們的客戶或使用者。客戶/用戶或開發商/公司他們也可針對所期望寫軟體原始碼在標準商業邏輯驅動器內(也就是將軟體原始碼加載至邏輯驅動器的非揮發性IC晶片內用於他們創新的演算法、結構及/或應用上。
本發明另外揭露一種將現有系統設計、系統製造及(或)系統產品的產業經由標準商業化邏輯運算器改變成一標準商業化系統/產品產業，例如像是現在的商業DRAM產業或NAND快閃記憶體產業。現有的系統、電腦、處理器、智慧型手機或電子儀器或裝置可變成一標準商業化硬體公司，硬體以標準商業化記憶體驅動器及標準商業化邏輯驅動器為主要硬體。記憶體驅動器可以是硬碟、閃存驅動器(隨身碟)、(或)固態驅動器(solid-state drive)或在本發明中記憶體封裝在一多晶片封裝中作為邏輯驅動器，用以支持(支援)所有或大部分程式、演算法及/或應用的編程的I/Os部分。例如執行以下程式、演算法及/或應用：人工智能(Artificial Intelligence, AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、虛擬實境(VR)、擴增實境(AR)、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等其它功能。
本發明另一方面提供具有複數邏輯區塊之標準商業化FPGA IC晶片，該些邏輯區塊包括(i)邏輯閘陣列，其包括布爾邏輯運算器(Boolean logic operators)，例如是NAND, OR, AND, 及/或OR電路；(ii)運算單元，其例如包括加法器、乘法器、移位寄存器(shift register)、浮點電路(floating point circuits)和/或除法電路；(iii)查找表(LUT)和多工器。布爾邏輯運算器之邏輯閘的功能、某些計算、操作或過程可以使用硬連線電路執行(例如，硬核(例如，DSP片段(DSP slices)、微控制器核、固定連線加法器和/或固定接線乘法器)。可替代地，布爾邏輯運算器之邏輯閘的功能或某些計算、操作或過程可以使用例如查找表(LUT)和/或多工器(multiplexers)來執行，可以將查找表(LUT)和/或多工器(multiplexers)以編程或配置例如為DSP、微控制器、加法器和/或乘法器的功能。 LUT儲存或記憶邏輯閘的處理或計算之結果、計算的結果、決策過程的決定或運算、事件或活動的結果，例如DSP、GPU、TPU(張量流處理單元(Tensor flow Processing Unit))的功能、微控制器、加法器和/或乘法器。根據真值表(truth table)LUT可用於執行邏輯功能。LUT可在(例如)SRAM單元中儲存或記憶數據或結果，一個(或多個)LUT可以形成邏輯單元。
本發明另外揭露一種使用在商業化標準邏輯運算器中的標準商業化FPGA IC晶片。此標準商業化FPGA IC晶片係採用先進的半導體技術或新世代製程設計及製造，使其在最小製造成本下仍能具有小晶片尺寸及高的製造良率，其半導體技術例如是比20nm或10nm更先進或相等之技術或是晶片尺寸更小或相同的半導體先進製程技術，例如使用16nm、14 nm、12 nm、10 nm、7 nm、5 nm或3nm技術節點的技術，標準商業化FPGA IC晶片製造的成本可被縮減，其原因為(i) 晶片尺寸優化：由於FPGA功能可在邏輯驅動器中被劃分為數個FPGA IC晶片封裝，該FPGA IC晶片尺寸可被優化以獲得最大的製造效率，進而最大限度地降低製造成本，該標準商業化FPGA IC晶片可具有介於400 mm2至9 mm2的面積, 介於144 mm2至16 mm2的面積, 介於75 mm2至16 mm2的面積, 或介於50 mm2至16 mm2的面積；(ii)常規的(固定的)電路陣列設計。全部或大部分的控制電路、輸入/輸出(I/O)電路或單元及/或硬核(例如, DSP片段、微控制器核、固定連線加法器和/或固定接線乘法器)位外部或不包括在標準商業化FPGA IC晶片內 (例如，關閉-邏輯-驅動器輸入/輸出電路(off-logic-drive I/O電路)，但包括在同一邏輯驅動器封裝體內之另一專用控制晶片、專用I/O晶片、專用控制及I/O晶片、ASIC晶片、CPU晶片及/或DSP晶片中。此驅動器或接收器之輸出電容、輸入電容、驅動能力或負荷能力例如是介於0.1pF與2 pF之間或介於0.1pF與1 pF之間，而靜電放電(ESD)保護電路之尺寸例如是介於0.05pF與2pF之間或0.05pF與1pF之間。例如，雙向(或三態)I/O接墊或電路可包括ESD電路、接收器和驅動器，並具有0.1 pF至2 pF或者0.1 pF和1 pF的輸入電容、輸出電容(或負載)電容，較低的供應電壓可用在標準的商業化FPGA晶片，其供應電壓可以小於或等於1.5 V, 1.0 V, 0.7 V或0.5V。具有低功耗和高性能的標準商業化FPGA IC晶片是由於其中的I/O電路較小、較低供應電壓。標準商業化FPGA IC晶片的最小面積使用作為控制電路、I/O電路或硬核，其面積例如，小於15％、10％、5％、2％或1％的晶片面積(不計算封圈結構(seal-ring)和劃片槽(scribe line)(切口處或模切區域)；這意味著，其面僅包括封圈結構(seal-ring)內部邊界的區域)使用在控制電路、I/O電路或硬核。或者，不使用標準商業化FPGA IC晶片的電晶體用作為控制電路、I/O電路或硬核，例如，其電晶體少於總數的15％、10％、5％、2％或1％之電晶體用作為控制電路、I O電路或硬核。標準商業化FPGA IC晶片的全部(或大部分)區域都用於重複電路陣列，其中每個重複電路陣列都包含多個重複電路單元，每個重複單元包括：(i)包含查找表(LUT)的邏輯單元和/或多工器，和/或(ii)用於可編程互連的SRAM單元，邏輯單元可被編程或配置為例如DSP、微控制器、加法器和/或乘法器的功能，例如，大於85％、90％、95％或99％的面積(不包括晶片的封圈結構(seal-ring)和劃片槽(scribe line)(切口處或模切區域))；這意味著，其面積僅包括晶片封圈結構(seal-ring)內部邊界的面積)用於包含可編程電路交互連接線之邏輯單元和/或SRAM單元的重複電路陣列；或者，標準商業化FPGA IC晶片的所有(或大多數)電晶體用於包含邏輯單元和/或SRAM單元的可編程交互連接線的重複電路陣列。對於具有較高製造良率常規重複電路陣列調整或優化其製造程序，進而降低製造成本。
本發明另一方面提供標準商業化FPGA IC晶片的電路修復的方法，用於標準商業化邏輯驅動器，其中該電路修復的方法可提高FPGA IC晶片的產量，進而降低了FPGA IC晶片的製造成本。
本發明另一方面揭露標準商業化邏輯驅動器在一多晶片封裝內，此多晶片封裝包括商業化標準複數FPGA IC晶片，該標準商業化邏輯驅動器可經由現場編程而用於不同演算法、架構及/或應用所需要的邏輯、計算及/或處理功能，其中複數該標準商業化FPGA IC晶片中，每一個晶片都採用裸晶格式(或單晶片)或多晶片的封裝方式，每一商業化標準複數FPGA IC晶片可具有共同標準特徵或規格：(1)具有邏輯陣列或片段的數目等於或大於2, 4, 8, 10或16個之常規重覆邏輯陣列，其中該常規重覆邏輯陣列包括具有數目等於或大於128K, 512K, 1M, 4M, 8M, 16M, 32M或80M的邏輯區塊(或元件)；(2)具有記憶體插槽(memory banks)的數目等於或大於2, 4, 8, 10或16個的一常規記憶體陣列，其中該常規記憶體陣列包括位元數量大於或等於於1M、10M、50M、100M、200M或500M位元；(2)每一邏輯區塊或操作器的輸入端數目可等於或大於4, 8, 16, 32, 64, 128或256個；(3)電源供應電壓：該電壓可介於0.1V至1.5V之間、介於0.1V至1V之間、介於0.1V至0.7V之間或介於0.1V至0.5V之間；(4)I/O接墊、晶片的佈局、位元、數目及功能。由於FPGA晶片是商業化標準IC晶片，FPGA晶片對於每一技術世代或節點上的設計或產品數量上可大幅減少，因此，使用在先進半導體技術製造時所需的昂貴光罩或光罩組可大幅減少。例如，針對一特定技術可減少至3至20組光罩、3至10組光罩、3至5組光罩或1至3組光罩，因此NRE及製造的支出可大幅的降低。針對少量的晶片設計或產品，可經由少量的設計及產品使製造程序可被調整或優化，使其達到非常高的晶片製造良率。這樣的方式類似現在的先進商業化標準DRAM、或NAND快閃記憶體設計及製造程序。此外，晶片庫存管理變得簡單、高效率，因此可使FPGA晶片交貨時間變得更短，成本效益更高。
本發明另一方面揭露商業化標準邏輯驅動器在一多晶片封裝內，此多晶片封裝包括複數標準商業化FPGA IC晶片或一或複數非揮發性記憶體IC晶片，用於不同演算法、架構及/或應用所需要的邏輯、計算及/或處理功能，其中複數該標準商業化FPGA IC晶片中，每一個晶片都採用裸晶格式(或單晶片)或多晶片的封裝方式，每一商業化標準複數FPGA IC晶片可具有共同標準特徵或規格：(1)邏輯區塊包括：(i)系統閘的數量大於或等於2M、10M、20M、50M或100M；(ii)邏輯區塊(或元件)的數目大於或等於64K、128K、512K、1M、4M或8M；(iii)硬核(hard macros)，例如是DSP片段(DSP slices)、微控制器硬核、多工器硬核、固定線加法器(fixed-wired adders)及/或固定線乘法器(fixed-wired multipliers)；及/或(iv)記憶體區塊具有的位元大於或等於1M、10M、50M、100M、200M或500M位元。(2)輸入至每一邏輯區塊或操作器的數量大於或等於4、8、16、32、64、128或256個；(3)電源供應電壓：該電壓可介於0.1V至2.5V之間、介於0.1V至2V之間、介於0.1V至1.5V之間或介於0.1V至1V之間；(4)I/O接墊、晶片的佈局、位元、數目及功能。由於FPGA晶片是商業化標準IC晶片，FPGA晶片對於每一技術世代或節點上的設計或產品數量上可大幅減少，因此，使用在先進半導體技術製造時所需的昂貴光罩或光罩組可大幅減少。例如，針對一特定技術可減少至3至20組光罩、3至10組光罩、3至5組光罩或1至3組光罩，因此NRE及製造的支出可大幅的降低。針對少量的晶片設計或產品，可經由少量的設計及產品使製造程序可被調整或優化，使其達到非常高的晶片製造良率。這樣的方式類似現在的先進商業化標準DRAM、或NAND快閃記憶體設計及製造程序。此外，晶片庫存管理變得簡單、高效率，因此可使FPGA晶片交貨時間變得更短，成本效益更高。
本發明另一方面揭露商業化標準邏輯驅動器在一多晶片封裝內，此多晶片封裝包括商業化標準複數FPGA IC晶片及一或複數非揮發性記憶體晶片，更包括一專用控制晶片及/或一專用I/O晶片，其中專用控制晶片及/或專用I/O晶片係使用各種半導體技術節點或世代所設計、實現和製造，例如包括舊的或成熟的技術節點或世代低於或等於，或者比20nm或30nm更成熟，例如使用22nm、28nm、40nm、90nm、130nm、180nm、250nm、350nm或500nm的技術。該專用I/O晶片包括用於通訊或耦接至該邏輯驅動器之外的外部電路的大型I/O電路(輸出電容大於2 pF)，且該專用I/O晶片另包括用於通訊或耦接至該邏輯驅動器內FPGA IC晶片的小型I/O電路(輸出電容大於2 pF)。
本發明另一方面揭露商業化標準邏輯驅動器在一多晶片封裝內，此多晶片封裝包括商業化標準複數FPGA IC晶片，更包括一運算及/或計算IC晶片，例如為中央處理器(CP)單元晶片、圖形處理(GP)單元晶片、數位訊號處理(DSP)單元晶片、張量處理單元(Tensor Processing Unit (TPU))晶片、一ASIC晶片及/或應用處理單元(Application Processing Unit (APU))晶片。
本發明另一方面揭露商業化標準邏輯驅動器在一多晶片封裝內，此多晶片封裝包括商業化標準複數FPGA IC晶片，更包括高速、寬位元寬、HBM記憶體(HBM) SRAM或DRAM IC晶片，此HBM IC晶片的資料位元寬等於或大於64、128、256、512、1024、2048、4096、8K或16K。
本發明另一方面提供揭露標準商業化邏輯驅動器在一多晶片封裝內，此多晶片封裝包括商業化標準複數FPGA IC晶片及一或複數非揮發性IC晶片，經由現場編程的方式使用在不同的應用所需要的邏輯、計算及/或運算，其中該一或複數非揮發性記憶體IC晶片包括一扇出型NAND快閃記憶體晶片(裸晶格式或多晶片快閃記憶體封裝型式)，該標準商業化邏輯驅動器具有一標準商業化記憶體密度、內量或尺寸大於或等於8MB、64Mb、128GB、512 GB、1 GB、4 GB、16 GB、64 GB或256 GB，其中”B”為字節單元，每一字節為8位元。
本發明另一方面提供揭露標準商業化邏輯驅動器在一多晶片封裝內，此多晶片封裝更包括一創新的ASIC或COT(以下簡稱IAC)晶片，作為知識產權(Intellectual Property (IP))電路、特殊應用(Application Specific (AS))電路、類比電路、混合訊號(mixed-mode signal)電路、射頻(RF)電路及(或)收發器、接收器、收發電路等。IAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於或大於20nm、30nm、40nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm的技術。此IAC晶片另一方面因使用舊的或成熟的技術設計及製造，所以它NRE成本會比現有的或常規的使用先進於20nm或10nm(例如)所設計及製造的ASIC或COT晶片便宜，使用相同或相似的技術節點或世代所設計及製造的IAC晶片可將NRE成本減少至小於美金3百萬元或美金1百萬元。對於相同或類似的創新技術或應用，與現有常規邏輯運算ASIC IC 晶片及COT IC 晶片的開發比較，開發IAC晶片的NRE成本可被降低大於2倍、5倍、10倍、20倍或30倍。
本發明另一方面提供使用在該邏輯驅動器內的標準商業化FPGA IC晶片，該標準商業化FPGA IC晶片係使用先進半導體技術節點或世代所設計及製造，例如是進行20nm或10nm的半導體技術，該標準商業化FPGA IC晶片包括位在晶片內(或上)的一第一交互連接線結構(First Interconnection Scheme in, on or of the Chip (FISC))及位在內(或上)的一第二交互連接線結構(Second Interconnection Scheme in, on or of the Chip (SISC))，該SISC位在該FISC上或上方，該FISC經由一鑲嵌電鍍銅(damascene copper electroplating)製程形成，而該SISC經由一浮凸電鍍銅(embossing copper electroplating)製程所形成。
本發明另一方面提供在形成該邏輯驅動器多晶片封裝中用於覆晶封裝的一中介載板(Interposer)，該多晶片封裝係基於多晶片位在一中介載板上的覆晶封裝(multiple-Chips-On-an-Interposer (COIP))方法形成，在該COIP多晶片封裝內的該中介載板(或基板)包括：(1)用於扇出連接或是覆晶封裝接合在該中介載板上複數IC晶片之間的交互連接線之高密度交互連接線，此高密度交互連接線包括位在該中介載板上的一第一交互連接線結構(First Interconnection Scheme on or of the Interposer (FISIP))及/或該中介載板上的一第二交互連接線結構(Second Interconnection Scheme on or of the Interposer (SISIP))，該FISIP經由一鑲嵌電鍍銅(damascene copper electroplating)製程形成，而該SISIP經由一浮凸電鍍銅(embossing copper electroplating)製程所形成；(2)微型金屬接墊、凸塊或金屬柱位在該高密度交互連接線上；(3)在中介載板內的矽穿孔金屬栓塞(Trough-Silicon-Vias (TSVs))，該IC晶片經由覆晶封裝方式與該中介載板接合或封裝，其中該些IC晶片包括標準商業化FPGA IC晶片、該非揮發性晶片或封裝、專用控制晶片、專用I/O晶片、運算處理IC晶片及/或計算IC晶片(例如是CPU晶片、GPU晶片、DSP晶片、TPU晶片或APU晶片)。
本發明另一方面提供以COIP多晶片封裝形成該邏輯驅動器的方法，其係使用具有FISIP、SISIP、微型銅凸塊或金屬柱及矽穿孔金屬栓塞(TSV)的一中介載板，並使用覆晶式多晶片封裝技術及製程所形成。
本發明另一方面提供在一COIP多晶片封裝中使用熱壓(thermal compression)封裝方式形成該邏輯驅動器的方法，具有細小間距熱壓型凸塊係覆晶封裝方式接合在COIP基板上的熱壓接墊上該標準商業化FPGA晶片，其熱壓接合之溫度介於240°C至300°C之間及其壓力介於0.3至3 MPa之間，該熱壓接合方式提供了非常細小間距之交互連接線位在FPGA晶片及COIP基板之間，該熱壓接合二相鄰凸塊之間的間距(二相鄰熱壓接合凸塊之中心之間的距離)介於3µm至20µm之間。本發明另一方面提供標準商業化COIP多晶片封裝之邏輯驅動器，該標準商業化COIP多晶片封裝之邏輯驅動器的形式可以是正方形或矩形，其具有一定的標準寬度、長度及厚度，可以為邏輯驅動器的形狀和尺寸設置工業標準，此外，在邏輯驅動器中的中介載板上方或下方的金屬凸塊或金屬柱可以位在一標準設計、布局或腳位中，例如，在MxN的區域陣列中，在相鄰的兩個金屬凸塊或金屬柱之間具有標準尺寸的間距和間隔。 每個金屬凸塊或金屬柱的位置也在標準位置。
本發明另一方面提供用於單層封裝邏輯驅動器的方法，適用於堆疊POP(Package-On-Package)封裝技術，該單層封裝邏輯驅動器包括一背面金屬交互連接線結構(Backside metal Interconnection Scheme, (BISD))位在單層封裝邏輯驅動器、封裝穿孔金屬(Through-Package-Vias)或聚合物穿孔金屬(Thought Polymer Vias (TPVs))的背面，其中封裝穿孔金屬或聚合物穿孔金屬(TPV)係位在邏輯驅動器內晶片之間，及/或位在邏輯驅動器封裝的外圍及在邏輯驅動器內的晶片的邊界外(IC晶片具有電晶體的一側朝下)。
本發明另一方面提供用於形成堆疊邏輯驅動器的方法，此方法係使用具有BISD及TPVs的單層封裝邏輯驅動器。
本發明另一方面提供在多晶片封裝型式的邏輯驅動器包括一或多個專用可編程交互連接線IC(DPIIC)晶片，該DPIIC晶片包括5T或6T SRAM單元及交叉點開關，其係使用於編程位於該標準商業化FPGA IC晶片的交互連接線或電路之間的交互連接線，在DPIIC晶片上的該5T或6T SRAM單元及交叉點開關用作為編程在該中介載板上SISIP及/或SISIP的編程交互連接線，該可編程交互連接線包括FISIP及/或SISIP的交互連接線金屬線或連接線、位於標準商業化FPGA IC晶片之間的交互連接線及具有交叉點開關的FISIP及/或SISIP的交互連接線，其中交叉點開關位在FISIP及/或SISIP的交互連接線之間(或中間)。
本發明另一範例提供標準商業化化邏輯驅動器，其中標準商業化化邏輯驅動器具有固定設計、布局或腳位的：(i)在中介載板的TSVs上或下方的複數金屬接墊、柱或凸塊(銅柱或凸塊、焊錫凸塊或金凸塊)，及(ii) 在標準商業化邏輯驅動器的背面(IC 晶片具有複數電晶體的那一側(頂面)朝下)上的銅接墊、複數銅柱或焊錫凸塊(在BISD上或上方)，標準商業化化邏輯驅動器針對不同應用可經由軟體編碼或編程專門定製，中介載板的TSVs上或下方可編程的複數金屬接墊、柱或凸塊，及(或) 如上該之BISD(通過可編程TPVs)上的可編程銅接墊、銅柱或凸塊或焊錫凸塊用於不同應用。
本發明另一範例提供單層封裝或堆疊型式的邏輯驅動器，其包括IC 晶片、邏輯區塊(包括LUTs、 多工器、交叉點開關、開關緩衝器、複數邏輯運算電路、複數邏輯運算閘及(或)複數計算電路)及(或)記憶體單元或陣列，此邏輯驅動器沉浸在一具有超級豐富交互連接線的結構或環境內，邏輯區塊(包括LUTs, 多工器、交叉點開關、複數邏輯運算電路、複數邏輯運算閘及(或)複數計算電路)及(或)標準商業化FPGA IC晶片(及(或)其它在單層封裝或堆疊型式的邏輯驅動器)內的記憶體單元或陣列沉浸在一可編程的3D沉浸式IC交互連接線環境(IIIE)，邏輯驅動器封裝中的可編程的3D IIIE提供超級豐富交互連接線結構或環境，其係是基於以下結構所提供：(1)IC 晶片內的可編程的FISC、SISC及微銅柱或凸塊；(2)中介載板或基板上可編程的TSVs，及FISIP及SISIP、TPVs及微銅柱或凸塊；(3)中介載板上可編程的TSVs上或下方的複數金屬接墊、柱或凸塊；(4) 可編程的BISD；及(5)在BISD上或上方可編程的的銅接墊、銅柱或凸塊或焊錫凸塊，上述的交互連接線、金屬栓塞及金屬凸塊的可編程能力係經由位在邏輯驅動器內的DPIIC晶片及/或FPGA IC晶片所提供。
本發明另一方提揭露提供一依據使用COIP多晶片封裝的邏輯驅動器的可擴展邏輯實施例。多個標準商業化FPGA IC晶片和/或HBM IC晶片以覆晶方式封裝在COIP基板上。COIP基板包括用於可擴展交互連接線結構中的一組資料匯流排(data buses)，其中該組資料匯流排被劃分為多個資料匯流排子集(subsets)。該組資料匯流排連接到多個標準商業化FPGA IC晶片和/或HBM IC晶片中的每個晶片之多個I/O連接埠(port)。多個標準商業化FPGA IC晶片和/或HBM IC晶片中的每一個晶片之多個I/O連接埠提供邏輯驅動器的高平行/並聯計算或處理能力。在某個時脈週期中，通過打開與晶片I/O連接埠相對應的晶片致能(chip-enable)連接墊和輸入選擇連接墊(input selection pad)，由一FPGA IC晶片選取在資料匯流排子集內運行的資料或訊息或資料匯流排子集內運行的資料或訊息輸入至一FPGA IC晶片。在另一個時脈週期中，可以通過打開對應於該I/O連接埠的晶片致能(chip-enable)連接墊和輸出選擇連接墊，從FPGA IC晶片上的I/O連接埠將資料或訊息輸出到資料匯流排子集之一。晶片晶片致能(chip-enable)連接墊在不使用時可關閉，以使FPGA IC晶片節省功耗。
本發明另一範例提供一在多晶片封裝中的標準商業化記憶體驅動器、封裝或封裝驅動器、裝置、模組、硬碟、硬碟驅動器、固態硬碟或固態硬碟驅動器(以下簡稱驅動器)，包括複數標準商業化記憶體IC晶片用於資料儲存。複數記憶體IC晶片包括一祼晶型式或一封裝型式的複數NAND快閃晶片或DRAM晶片。該標準商業化記憶體驅動器可經由與邏輯驅動器相同的製程而形成。或者，複數非揮發性記憶體IC晶片可包括裸晶型式的或封裝型式的NVRAMIC晶片，NVRAM可以是鐵電隨機存取記憶體(Ferroelectric RAM (FRAM))，磁阻式隨機存取記憶體(Magnetoresistive RAM (MRAM))、可變電阻式隨機存取記憶體(RRAM)、相變化記憶體(Phase-change RAM (PRAM))。
將經由對說明性實施例、隨附圖式及申請專利範圍之以下詳細描述的評述，使本發明之此等以及其他組件、步驟、特徵、效益及優勢變得明朗。
當以下描述連同隨附圖式一起閱讀時，可更充分地理解本發明之配置，該等隨附圖式之性質應視為說明性而非限制性的。該等圖式未必按比例繪製，而是強調本發明之原理。
圖式揭示本發明之說明性應用電路、晶片結構及封裝結構。其並未闡述所有應用電路、晶片結構及封裝結構。可另外或替代使用其他應用電路、晶片結構及封裝結構。為節省空間或更有效地說明，可省略顯而易見或不必要之細節。相反，可實施一些應用電路而不揭示所有細節。當相同數字出現在不同圖式中時，其係指相同或類似組件或步驟。
靜態隨機存取記憶體(SRAM)單元的說明
(1)第一種類型的SRAM單元(6T SRAM單元)
第1A圖揭露本發明之實施例的6T SRAM單元的電路圖。參照第1A圖，第一類型的靜態隨機存取記憶體(SRAM)單元398(即6T SRAM單元)可以具有由4個資料鎖存電晶體447和448組成的記憶體單元446，即兩對P型MOS電晶體447和N型MOS電晶體448均具有彼此耦接的汲極端、彼此耦接的閘極端以及耦接至電源電壓Vcc和接地參考電壓Vss的源極端。在左邊那對中的P型和N型MOS電晶體447和448的閘極端耦接至右邊那對中的P型和N型MOS電晶體447和448的汲極端，用作為用於記憶體單元446的一第一資料輸出Out1之記憶體單元446的第一輸出點，右邊的那對中的P型和N型MOS電晶體447和448的閘極端耦接至左邊的那對中的P型及N型MOS電晶體447和448的汲極端，用作為用於記憶體單元446的一第二資料輸出Out2之記憶體單元446的第二輸出點。
參照第1A圖，第一類型的SRAM單元398可以進一步包括兩個開關或轉移(寫入)電晶體449(例如N型或P型MOS電晶體)，其中的第一個電晶體之閘極端連接到字元線451，其通道(channel)之一端子耦接到位元線452，而通道的另一端子耦接到左邊那對中的P型和N型MOS電晶體447和448的汲極端和右邊那對中的P型和N型MOS電晶體447和448的閘極端，第二個電晶體之閘極端耦接至字元線451，而其通道(channel)之一端耦接至一位元條線(bit-bar)453，而通道之另一端耦接至右邊那對中的P型和N型MOS電晶體447和448的汲極端及左邊那對中的P型和N型MOS電晶體447和448的閘極端。位元線452上的邏輯準位(level)與位條線453上的邏輯準位(level)相反。開關449可以被認為是用於將編程碼或資料寫入4個資料鎖存電晶體447和448的儲存節點(即在4個資料鎖存電晶體447和448的汲極端和閘極端)的一編程電晶體。可以通過字元線451控制開關449，以經由第一個開關449之通道開啟從字元線452至左邊那對中的P型和N型MOS電晶體447和448的汲極端和右邊那對中的P型和N型MOS電晶體447和448的閘極端之間的連接，進而將右邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線之邏輯準位及左邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線之邏輯準位重新加載到位元線452上的邏輯準位。此外，位元條線453可以經由第二個開關449的通道耦接到右邊那對中的P型和N型MOS電晶體447和448的汲極端以及左邊那對中的P型和N型MOS電晶體447和447的閘極端，進而將左邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線之邏輯準位及右邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線之邏輯準位重新加載到位元條線453上的邏輯準位。因此，位元線452上的邏輯準位(level)可以在右邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線中及在左邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線中被記錄或鎖存，位元條線453上的邏輯準位(level)可以在左邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線中及在右邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線中被記錄或鎖存。
(2)第二類SRAM單元(5T SRAM單元)
第1B圖揭露本發明之實施例的5T SRAM單元的電路圖。參照第1B圖，第二種類型的靜態隨機存取記憶體(SRAM)單元398(即5T SRAM單元)，可以具有如第1A圖所示的記憶體單元446。第二類型的靜態隨機存取記憶體(SRAM)單元398可以進一步具有開關或轉移(寫入)電晶體449(例如N型或P型MOS電晶體)，其閘極端耦接至字元線451和通道(channel)，該通道的一端子耦接至位元線452，且該通道另一端子耦接至左邊那對中的P型和N型MOS電晶體447和448的汲極端以及右邊那對中的P型和N型MOS電晶體447和448的閘極端。該開關449可被認為是用於將編程碼或資料寫入4個資料鎖存電晶體447和448的儲存節點中(即在4個資料鎖存電晶體447和448的汲極和閘極端)的一編程電晶體。可以通過字元線451控制開關449，以經由第一個開關449之通道開啟從字元線452至左邊那對中的P型和N型MOS電晶體447和448的汲極端和右邊那對中的P型和N型MOS電晶體447和448的閘極端之間的連接，進而將右邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線之邏輯準位及左邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線之邏輯準位重新加載到位元線452上的邏輯準位。因此，位元線452上的邏輯準位(level)可以在右邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線中及在左邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線中被記錄或鎖存，與位元線452上的邏輯準位(level)相反的邏輯準位(level)可以在左邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線中及在右邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線中被記錄或鎖存。
通過/不通過開關的說明內容
(1)第一類型的通過/不通過開關
第2A圖係為根據本申請案之實施例所繪示之第一型通過/不通過開關之電路圖。請參見第2A圖，第一型通過/不通過開關258包括N型金屬氧化物半導體(metal-oxide-semiconductor, MOS)電晶體222及P型MOS電晶體223，該N型MOS電晶體222與P型MOS電晶體223相互並聯耦接，該第一型通過/不通過開關的每一該N型MOS電晶體222與P型MOS電晶體223具有一通道，該通道的一端位在(耦接至)該通過/不通過開關258的節點N21上，而該通道相對的另一端位在(耦接至)該通過/不通過開關258的節點N22，因此節點N21與節點N22之間的連接可由該第一型通過/不通過開關258設定”導通”或”不導通”。第一型通過/不通過開關258包括一反相器533，其位在其輸入點上的資料輸入耦接於N型MOS電晶體222之閘極及節點SC-3，作為其輸出點以資料輸出耦接於P型MOS電晶體223之閘極，反相器533適於將其輸入反向而形成其輸出。
(2)第二種類型的通過/不通過開關
第2B圖係為根據本申請案之實施例所繪示之第二型通過/不通過開關之電路圖。請參見第2B圖，第二型通過/不通過開關258可以是多級三態緩衝器292或是開關緩衝器，在每一級中，均具有一對的P型MOS電晶體293及N型MOS電晶體294，兩者的汲極係相互地耦接在一起，而兩者的源極係分別地連接至電源端Vcc及接地端Vss。在本實施例中，多級三態緩衝器292係為二級三態緩衝器292，亦即為二級反向器，分別為第一級及第二級，分別具有一對的P型MOS電晶體293及N型MOS電晶體294。在該對之第一級之該對P型MOS電晶體293及N型MOS電晶體294的閘極端位在該通過/不通過開關258的節點N21上。第一級之該對P型MOS電晶體293及N型MOS電晶體294的汲極耦接至第二級(也就是輸出級)之該對P型MOS電晶體293及N型MOS電晶體294的閘極，第二級之該對P型MOS電晶體293及N型MOS電晶體294的汲極端耦接至其它該通過/不通過開關258的節點N22。
請參見第2B圖，第二類型該通過/不通過開關258還包括一開關機制，此開關機制可使多級三態緩衝器292用以作為致能(enable)多級三態緩衝器292或禁能(disable)多級三態緩衝器292，其中該開關機制包括：(1)控制P型MOS電晶體295的源極端係耦接至電源端(Vcc)，而其汲極係耦接至第一級及第二級之P型MOS電晶體293的源極端；(2)控制N型MOS電晶體296的源極端係耦接至接地參考電壓(Vss)，而其汲極端係耦接至第一級及第二級之N型MOS電晶體294的源極端；以及(3)反相器297用以將耦接控制N型MOS電晶體296之閘極端之該通過/不通過開關258的一資料輸入SC-4(位在反相器297的輸入點上)反相，以作為耦接至控制P型MOS電晶體295之閘極端的反相器297資料輸出(位在反相器297之輸出點)。
例如，如第2B圖所示， 當通過/不通過開關258具有邏輯準位“ 1”的資料輸入SC-4以開啟通過/不通過開關258時，通過/不通過開關258可以放大其資料輸入，並且將其資料輸入從節點N21的輸入點傳輸到節點N22的輸出點作為資料輸出。 當通過/不通過開關258具有處於邏輯準位“ 0”的資料輸入SC-4以關閉通過/不通過開關258時，通過/不通過開關258可能既不傳遞來自其本身的資料，也不能將資料通過其開關258，且也不將資料從其節點N22傳輸到其節點N21。
(3)第三類型通過/不通過開關
第2C圖係為根據本申請案之實施例所繪示之第五型通過/不通過開關之電路圖。針對繪示於第2B圖及第2C圖中的相同標號所指示的元件，繪示於第2C圖中的該元件可以參考該元件於第2B圖中的說明。請參見第2C圖，第五型通過/不通過開關258可以包括一對的如第2B圖所繪示之多級三態緩衝器292或是開關緩衝器。位在左側之多級三態緩衝器292中第一級的P型及N型MOS電晶體293及294之閘極端(位在通過/不通過開關258的節點N21上)係耦接至位在右側之多級三態緩衝器292中第二級(即是輸出級)的P型及N型MOS電晶體293及294之汲極端。位在右側之多級三態緩衝器292中第一級的P型及N型MOS電晶體293及294之閘極端(位在通過/不通過開關258的節點N22上)係耦接至位在左側之多級三態緩衝器292中第二級(即是輸出級)的P型及N型MOS電晶體293及294之汲極端。針對位在左側之多級三態緩衝器292，其反相器297用以將耦接在其控制N型MOS電晶體296之閘極端的該通過/不通過開關258的一資料輸入SC-5(位在反相器297的輸入點上)反相，以作為耦接至控制P型MOS電晶體295之閘極端的反相器297資料輸出(位在反相器297之輸出點)。針對位在右側之多級三態緩衝器292，其反相器297用以將耦接在其控制N型MOS電晶體296之閘極端的該通過/不通過開關258的一資料輸入SC-6(位在反相器297的輸入點上)反相，以作為耦接至控制P型MOS電晶體295之閘極端的反相器297資料輸出(位在反相器297之輸出點)。
舉例而言，請參見第2C圖，當該通過/不通過開關258的一資料輸入SC-5的邏輯準位(值)為“1”時，會開啟位在左側之多級三態緩衝器292，且該通過/不通過開關258的一資料輸入SC-6的邏輯準位(值)為“0”時，會關閉位在右側之多級三態緩衝器292，第三類型通過/不通過開關258可放大其資料輸入並通過其資料從位在節點N21處的輸入點傳輸至位在節點N22處的輸出點，當該通過/不通過開關258的一資料輸入SC-5的邏輯準位(值)為“0”時，會關閉位在左側之多級三態緩衝器292，且該通過/不通過開關258的一資料輸入SC-6的邏輯準位(值)為“1”時，會開啟位在右側之多級三態緩衝器292，該第三類型通過/不通過開關258可放大其資料輸入並通過其資料從位在節點N22處的輸入點傳輸至位在節點N21處的輸出點，以作為資料輸出，當該通過/不通過開關258的一資料輸入SC-5的邏輯準位(值)為“0”時，會關閉位在左側之多級三態緩衝器292，第三類型的通過/不通過開關258既不能將資料從其節點N21傳輸到其節點N22，也不能將資料從其節點N22傳輸到其節點N21，當該通過/不通過開關258的一資料輸入SC-5的邏輯準位(值)為“1”時，會開啟位在左側之多級三態緩衝器292，且該通過/不通過開關258的一資料輸入SC-6的邏輯準位(值)為“1”時，會開啟位在右側之多級三態緩衝器292，第三類型的通過/不通過開關258可以放大其資料輸入並將其資料輸入從其節點N21處的輸入點傳輸至其節點N22處的輸出點作為其資料輸出，或者放大其資料輸入並使其通過 從其節點N22處的輸入點到其節點N21處的輸出點的資料輸入作為其資料輸出。
由通過/不通過開關構成的交叉點開關之說明
(1)第一種交叉點開關
第3A圖係為根據本申請案之實施例所繪示之由四個通過/不通過開關所組成之第一型交叉點開關之電路圖。請參見第3A圖，四個通過/不通過開關258可組成第一型交叉點開關379，其中每一通過/不通過開關258可以是如第2A圖至第2C圖所繪示之第一型至第三型通過/不通過開關258之任一型。第一型交叉點開關379可以包括四個接點N23至N26，四個接點N23至N26之每一個可以透過六個通過/不通過開關258之其中兩個耦接四個接點N23至N26之另一個。第一型交叉點開關379之中心節點適於透過其四個通過/不通過開關258分別耦接至其四個接點N23至N26，每一型通過/不通過開關258之節點N21及N22之其中一個係耦接至四個接點N23至N26之其中一個，其節點N21及N22之另一個係耦接至第一型交叉點開關379之中心節點。舉例而言，第一型交叉點開關379可開啟使資料經由其左側及上側的通過/不通過開關258從其節點N23傳輸至其節點N24、透過其上側及下側的通過/不通過開關258耦接至接點N25、以及/或者透過其上側及右側的通過/不通過開關258耦接至接點N26。
(2)第二類交叉點開關
第3B圖係為根據本申請案之實施例所繪示之由六個通過/不通過開關所組成之第二型交叉點開關之電路圖。請參見第3B圖，六個通過/不通過開關258可組成第一型交叉點開關379，其中每一通過/不通過開關258可以是如第2A圖至第2C圖所繪示之第一型至第三型通過/不通過開關之任一型。第二型交叉點開關379可以包括四個接點N23至N26，四個接點N23至N26之每一個可以透過六個通過/不通過開關258之其中一個耦接四個接點N23至N26之另一個。每一通過/不通過開關258之節點N21及節點N22之其中一個係耦接至四個接點N23至N26之其中一個，其節點N21及N22之另一個係耦接至四個接點N23至N26之另一個。舉例而言，第二型交叉點開關379可開啟使資料經由其該些六個通過/不通過開關258其中第一個從其節點N23傳輸至其節點N24，第一個之該些六個通過/不通過開關258係位在接點N23及接點N24之間，以及/或者第二型交叉點開關379之接點N23適於透過其該些六個通過/不通過開關258其中第二個耦接至接點N25，第二個之該些六個通過/不通過開關258係位在接點N23及接點N25之間，以及/或者第二型交叉點開關379之接點N23適於透過其該些六個通過/不通過開關258其中第三個耦接至接點N26，第三個之該些六個通過/不通過開關258係位在接點N23及接點N26之間。
多工器(multiplexers(MUXER))說明
第4圖揭露本發明之實施例的多工器(multiplexers)的電路圖。 參照第4圖所示，多工器(multiplexers(MUXER)) 211可具有針對第一輸入資料組(例如，A0和A1)平行排列設置的第一組的兩個輸入點，以及針對第二輸入資料組(例如，D0, D1, D2和D3)平行排列設置的第二組的四個輸入點。多工器(multiplexers, (MUXER))211可以依據其第一輸入資料組，從其第二輸入資料組中選擇一資料輸入(例如D0，D1，D2或D3)，作為其輸出點處的資料輸出Dout。
參照第4圖所示，多工器(multiplexers)211可以包括多級開關緩衝器(例如，兩級開關緩衝器217和218)，它們彼此耦接或逐級耦接。為了更詳細地說明，多工器(multiplexers)211可在第一級(即，輸入級)中以兩對的形式包括四個成對平行排列的開關緩衝器217，每個開關緩衝器217具有與輸入多工器211的第一輸入資料組中的資料A1相關聯之第一資料的一第一輸入點，及與輸入多工器211的第二輸入資料組的資料(D0, D1, D2或D3)相關聯之一第二資料的一第二輸入點。在第一級中的四個開關緩衝器217中的每一個可以根據在其第一輸入點處的第一資料輸入來接通或斷開，其第二資料輸入從其第二輸入點處至其輸出點。多工器(multiplexers)211可包括一反相器207，其具有用於多工器211之第一輸入資料組的資料A1之一輸入點，其中反相器207用以將多工器211的該第一輸入資料組的資料A1予以反相，以作為位在反相器207的一輸出點的資料輸出。在第一級中的每對中的兩個開關緩衝器217中的一個，其可以根據在其第一輸入點處耦接反相器207的輸入點和輸出點之一輸入的第一資料，來開啟從其第二輸入點至其輸出點通過該第二資料輸入，作為在第一級中該對開關緩衝器217的一資料輸出；可以根據位在第一輸入點處耦接至反相器207的輸入點和輸出點中的另一個的輸入的第一資料，來關閉第一級中每一對中的另一個開關緩衝器217，而不讓第二個資料從其第二輸入點傳輸到其輸出點通過。在第一級中的該每對中的兩個開關緩衝器217的輸出點可以彼此耦接。例如，在第一級中位在高處的一對兩個開關緩衝器217中的較高(頂部)之一個開關緩衝器的第一輸入點耦接至反相器207的輸出點，及耦接至與輸入多工器211的第二輸入資料組之資料D0相關聯之其第二資料的其第二輸入點；在第一級中位在高處的一對兩個開關緩衝器217中的較低(底部)之一個開關緩衝器的第一輸入點耦接至反相器207的輸出點，並耦接至輸入至與多工器211的第二輸入資料組之資料D1相關聯的第二資料之第二輸入點，可以根據位在其第一輸入點處所輸入的第一資料來開啟接通第一級中的位在最高處之該對的兩個開關緩衝器217中的較高一個，以使其所輸入第二資料從其第二輸入點通過至其輸出點，該輸出點係作為在該第一級中位在高處之該對開關緩衝器217的資料輸出；可以根據位在其第一輸入點處所輸入的第一資料來關閉第一級中的位在最高處之該對的兩個開關緩衝器217中的較低一個，以使其所輸入第二資料無法從其第二輸入點通過至其輸出點。因此，可依據位在其二個第一輸入點處(其分別耦接至反相器207之輸入點及輸出點)來開關在第一級中該二對開關緩衝器217中的每一個，以從其二個第二輸入點中的一個輸入其第二資料中之一個至其輸出點，其中該輸出點耦接至在第二級(亦即是輸出級)中開關緩衝器218中的一個之一第二輸入點，作為在該第一級中二對之開關緩衝器217的每一個之資料輸出。
參照第4圖所示，多工器(multiplexers)211可以包括在第二級(亦即是輸出級)一對二平行二開關緩衝器218，每一個開關緩衝器218具有與輸入多工器211的第一輸入資料組之資料A0相關聯的一第一資料之第一輸入點，及與輸入在第一級中二對開關緩衝器217之一的資料輸出的一第二資料之一第二輸入點，在第二級(即輸出級)中該對二開關緩衝器218中的每一個可以根據在其第一輸入點處的第一資料輸入來接通或斷開，其第二資料輸入從其第二輸入點處至其輸出點。多工器(multiplexers)211可包括一反相器208，其具有用於多工器211之第一輸入資料組的資料A0之一輸入點，其中反相器208用以將多工器211的該第一輸入資料組的資料A0予以反相，以作為位在反相器208的其輸出點的資料輸出。在第二級(即輸出級)中的該對中的兩個開關緩衝器218中的一個，其可以根據在其第一輸入點處耦接反相器208的輸入點和輸出點之一輸入的第一資料，來開啟從其第二輸入點至其輸出點通過該第二資料輸入，作為在第二級中該對開關緩衝器218的一資料輸出；可以根據位在第一輸入點處耦接至反相器208的輸入點和輸出點中的另一個的輸入的第一資料，來關閉第二級(即輸出級)中該對中的另一個開關緩衝器218，而不讓第二個資料從其第二輸入點傳輸到其輸出點通過。在第二級(即輸出級)中的該該對中的兩個開關緩衝器218的輸出點可以彼此耦接。例如，在第二級(即輸出級)中位在高處的該對兩個開關緩衝器218中的較高(頂部)之一個開關緩衝器的第一輸入點耦接至反相器208的輸出點，及耦接至與輸入在第一級中二對開關緩衝器217中位在頂部那一個之資料輸出端的其第二資料相關聯的其第二輸入點；在第二級(即輸出級)中該對兩個開關緩衝器218中的較低(底部)之一個開關緩衝器的第一輸入點耦接至反相器208的輸出點，並耦接至在第一級中二對開關緩衝器218中底部的那一個之資料輸出相關聯的其第二資料之其第二輸入點。可根據位在其第一輸入點處所輸入的第一資料來開啟接通第二級(即輸出級)中該對的兩個開關緩衝器218中的較高一個，以使其所輸入第二資料從其第二輸入點通過至其輸出點，該輸出點係作為在該第二級中該對開關緩衝器218的資料輸出；可以根據位在其第一輸入點處所輸入的第一資料來關閉接通第二級(即輸出級)中之該對的兩個開關緩衝器218中的較低一個，以使其所輸入第二資料無法從其第二輸入點通過至其輸出點。因此，可依據位在其二個第一輸入點處(其分別耦接至反相器207之輸入點及輸出點)來開關在第二級(即輸出級)中該對開關緩衝器218，以從其二個第二輸入點中的一個輸入其第二資料中之一個至其輸出點，該輸出點作為在第二級(即輸出級)中該對開關緩衝器218之資料輸出。
參照第4圖，多工器(multiplexers)211還可包括如第2B圖所示的第二類型的通過/不通過開關或開關緩衝器292。通過/不通過開關或開關緩衝器292可以在其節點N21處的輸入點在最後一級(例如，在這種情況下在第二級或輸出級)中耦接至一對開關緩衝器218的輸出點。對於由與第2B圖至第4圖所示相同的元件標號表示的元件，第4圖中所示的元件標號的說明/規格可以參考第2B圖中所示的元件標號的說明/規格。因此，如第4圖所示之第二類型的通過/不通過開關292可以將與一對開關緩衝器218的資料輸出相關聯的其資料輸入放大，作為在其節點N22處的其輸出點處的其資料輸出，並作為多工器(MUXER)211的一資料輸出Dout。多工器(MUXER)211可以在其第二組四個輸入點處從其第二輸入資料組(例如，D0, D1, D2和D3)中選擇一資料輸入，在其輸出點處作為其資料輸出Dout，其中選擇係依據在其第一組二輸入點處之其第一輸資料組(例如是A0及A1)進行選擇。
大型I/O電路說明
第5A圖揭露本發明之實施例的大型I/O電路的電路圖。 參照第5A圖，半導體晶片可以包括多個I/O連接墊272，每個I/O連接墊272耦接至其大型ESD保護電路或裝置273、其大型驅動器274和其大型接收器275。大型驅動器274、大型接收器275和大型ESD保護電路或裝置273可以組成一個大型I/O電路341。大型ESD保護電路或裝置273可以包括一個二極管282，該二極管282的陰極耦接至電源電壓Vcc，陽極耦接至節點281，且二極管283具有陰極和耦接至節點281及一陽極耦接至接地參考電壓Vss，節點281耦接至I/O連接墊272之一。
參照第5A圖，大型驅動器274可以具有用於啟用大型驅動器274的第一資料輸入L_Enable的第一輸入點和用於第二資料輸入L_Data_out的第二輸入點，並且可以被配置以放大或驅動第二資料輸入L_Data_out作為其在節點281的輸出點處的資料輸出，以通過該I/O連接墊272傳輸到半導體晶片外部的電路。大型驅動器274可以包括P- N型MOS電晶體285和N型MOS電晶體286各自具有在節點281處彼此耦接作為其輸出點的汲極端，以及分別耦接至電源電壓Vcc和接地基準電壓Vss的源極端。大型驅動器274可以具有：“與非”閘287，其具有在與P型MOS電晶體285的閘極端耦接的“與非”閘287的輸出點處輸出的資料；以及“或非”閘288，其具有在P型MOS電晶體285的輸出端處輸出的資料。或非閘288耦接至N型MOS電晶體286的閘極端。與非閘287可在其第一輸入點具有與在反相器289的輸出點處與其反相器289的資料輸出相關聯的第一資料輸入。大型驅動器274的輸出和與大型驅動器274的第二資料輸入L_Data_out相關聯的第二資料輸入處的第二資料輸入，以對其第一和第二資料輸入執行與非運算，作為其資料輸出耦接至輸出它的P型MOS電晶體285的閘極端。或非閘288可以在與大型驅動器274的第二資料輸入L_Data_out相關聯的其第一輸入點處具有第一資料輸入，並且在與噪聲相關聯的第二輸入點處具有第二資料輸入。冷杉大型驅動器274的st資料輸入L_Enable以對其第一和第二資料輸入執行NOR運算，作為其在與N型MOS電晶體286的閘極端耦接的輸出點處的資料輸出。反相器289可以用以在與大型驅動器274的第一資料輸入L_Enable相關聯的其輸入點處將其資料輸入反相，作為在其與NAND閘287的第一輸入點耦接的輸出點處的資料輸出。
參照第5A圖，當大型驅動器274具有邏輯準位(level)“ 1”的第一資料輸入L_Enable時，與非閘287的資料輸出始終處於邏輯準位(level)“ 1” 以關閉P型MOS電晶體285，並且或非閘288的資料輸出總是處於邏輯準位(level)“ 0”，以關閉N型MOS電晶體286。由此，大型驅動器274可以通過以下方式禁用： 它的第一資料輸入L_Enable和大型驅動器274可能不會將第二資料輸入L_Data_out從其第二輸入點傳輸到節點281的輸出點。
參照第5A圖，當大型驅動器274具有處於邏輯準位(level)“ 0”的第一資料輸入L_Enable時，可以啟用大型驅動器274，同時，如果大型驅動器274具有處於邏輯準位(level)“ 0”的第二資料輸入L_Data_out，則NAND閘287及NOR閘288的資料輸出處於邏輯準位(level)“ 1”，以關閉P型MOS電晶體285和N型MOS電晶體286，進而大型驅動器274在節點281處的資料輸出處於邏輯準位(level)“ 0”，以傳輸給該I/O連接墊272中的一個。如果大型驅動器274具有第二資料輸入L_Data_out為邏輯準位(level)“ 1”，則NAND閘287及NOR閘288的資料輸出的邏輯準位(level)“ 0”，以開通P型MOS電晶體285和關閉N型MOS電晶體286，進而使大型驅動器274在節點281的資料輸出處於邏輯準位(level)“ 1”，以傳輸給該I/O連接墊272中的一個。因此，大型驅動器274可以通過其第一資料輸入L_Enable而啟用，以將位在其第二輸入點的其第二資料輸入L_Data_out放大或驅動，作為位在節點281且位在其輸出點的資料輸出，以通過I/O連接墊272中的一個傳輸到半導體晶片外部的電路。
參照第5A圖，大型接收器275在其第一輸入點處具有第一資料輸入L_Inhibit，並且在其第二輸入點處具有第二資料輸入，該第二資料輸入耦接至該I/O連接墊272之其中之一，以經由大型接收器275將其放大或驅動作為其資料輸出L_Data_in。大型接收器275可經由從其資料輸出L_Data_in(其與其第二資料輸入相關聯)產生的其第一資料輸入L_Inhibit所禁止/抑制。大型接收器275可以包括NAND閘290和反相器291，該反相器291具有在反相器291的輸入點處與NAND閘290的一資料輸出相關聯的資料輸入。該NAND閘290具有用於其第一資料輸入的第一輸入點(與大型接收器275的第二資料輸入相關聯)以及具有用於其第二資料輸的一第二輸入點(與該大型接收器275的第一資料輸入L_Inhibit相關聯)，以在其第一資料輸入及第二資料輸作執行一NAND操作，作為位在其輸出點處(其耦接至其反相器291的輸入點)的資料輸出，該反相器291可以用以將與NAND閘290的資料輸出相關聯的其資料輸入反相以作為在其輸出點處的資料輸出，並作為大型接收器275在大型接收器275的輸出點處之其資料輸出L_Data_in。
參照第5A圖，當大型接收器275的第一資料輸入L_Inhibit的邏輯準位(level)為“ 0”時，NAND290的資料輸出的邏輯準位(level)總是為“ 1”，且大型接收器275的資料輸出L_Data_in之邏輯準位(level)總是為“ 0”。進而，禁止大型接收器275從與在節點281處之其第二資料輸入相關聯所產生其資料輸出L_Data_in‧
參照第5A圖，當大型接收器275具有邏輯準位(level)“1”的第一資料輸入L_Inhibit時，大型接收器275可以被激活。同時，如果大型接收器275通過其中之一該I/O連接墊272從半導體晶片外部電路以邏輯準位(level)“1”輸入第二資料，則NAND閘290的資料輸出位在邏輯準位(level)“ 0”。進而大型接收器275之其資料輸出L_Data_in位在邏輯準位(level)“1”。如果大型接收器275通過其中之一該I/O連接墊272從半導體晶片之外部電路以邏輯準位(level)“0”輸入第二資料，則NAND閘290的資料輸出位在邏輯準位(level)“1”。因此，大型接收器275可經由其第一資料輸入L_Inhibit信號激活，以通過其中之一該I/O連接墊272放大或驅動從半導體晶片外部的電路輸入的第二資料，以作為其資料輸出L_Data_in。
參照第5A圖，大型驅動器274可具有輸出電容或驅動能力(或負載)，例如，在2 pF與100 pF之間、2 pF與50pF之間、2 pF與30 pF之間、介於2 pF和20 pF之間、2 pF和15 pF之間、2 pF和10 pF之間、或2 pF和5 pF之間、或大於2 pF、5 pF、10 pF、15 pF或20 pF。大型驅動器274的輸出電容可以用作大型驅動器274的驅動能力，其是從I/O連接墊272中的一個至其中之一該I/O接墊272的外部加載電路進行測量。大型ESD保護電路或裝置273的尺寸可以在0.1pF至3pF之間或在0.1pF至1pF之間、或者大於0.1pF。該I/O連接墊272之一可以具有由大型ESD保護電路(或設備)273和大型接收器275提供的輸入電容，例如，在0.15pF至4pF之間或在0.15pF至2pF之間、或者大於0.15 pF，其中係從該I/O連接墊272中的一個至該I/O連接墊272中的一個的內部電路測量輸入電容大小。
小型I/O電路說明
第5B圖揭露本發明之實施例的小型I/O電路的電路圖。 參照第5B圖，半導體晶片可以包括多個I/O連接墊372，每個I/O連接墊372耦接至其小型ESD保護電路或裝置373、其小型驅動器374和其小型接收器375。小型驅動器374、小型接收器375和小型ESD保護電路或裝置373可以組成一個小型I/O電路203。小型ESD保護電路或裝置373可以包括一個二極管382，該二極管382的陰極耦接至電源電壓Vcc，陽極耦接至節點381，且二極管383具有陰極和耦接至節點381及一陽極耦接至接地參考電壓Vss，節點381耦接至I/O連接墊372之一。
參照第5B圖，小型驅動器374可以具有用於啟用小型驅動器374的第一資料輸入S_Enable的第一輸入點和用於第二資料輸入S_Data_out的第二輸入點，並且可以被配置以放大或驅動第二資料輸入S_Data_out作為其在節點381的輸出點處的資料輸出，以通過該I/O連接墊372傳輸到半導體晶片外部的電路。小型驅動器374可以包括P- N型MOS電晶體385和N型MOS電晶體386各自具有在節點381處彼此耦接作為其輸出點的汲極端，以及分別耦接至電源電壓Vcc和接地基準電壓Vss的源極端。小型驅動器374可以具有：“與非”閘387，其具有在與P型MOS電晶體385的閘極端耦接的“與非”閘387的輸出點處輸出的資料；以及“或非”閘388，其具有在P型MOS電晶體385的輸出端處輸出的資料。或非閘388耦接至N型MOS電晶體386的閘極端。與非閘387可在其第一輸入點具有與在反相器389的輸出點處與其反相器389的資料輸出相關聯的第一資料輸入。小型驅動器374的輸出和與小型驅動器374的第二資料輸入S_Data_out相關聯的第二資料輸入處的第二資料輸入，以對其第一和第二資料輸入執行與非運算，作為其資料輸出耦接至輸出它的P型MOS電晶體385的閘極端。或非閘388可以在與小型驅動器374的第二資料輸入S_Data_out相關聯的其第一輸入點處具有第一資料輸入，並且在與噪聲相關聯的第二輸入點處具有第二資料輸入。冷杉小型驅動器374的st資料輸入S_Enable以對其第一和第二資料輸入執行NOR運算，作為其在與N型MOS電晶體386的閘極端耦接的輸出點處的資料輸出。反相器389可以用以在與小型驅動器374的第一資料輸入S_Enable相關聯的其輸入點處將其資料輸入反相，作為在其與NAND閘387的第一輸入點耦接的輸出點處的資料輸出。
參照第5B圖，當小型驅動器374具有邏輯準位(level)“ 1”的第一資料輸入S_Enable時，與非閘387的資料輸出始終處於邏輯準位(level)“ 1” 以關閉P型MOS電晶體385，並且或非閘388的資料輸出總是處於邏輯準位(level)“ 0”，以關閉N型MOS電晶體386。由此，小型驅動器374可以通過以下方式禁用： 它的第一資料輸入S_Enable和小型驅動器374可能不會將第二資料輸入S_Data_out從其第二輸入點傳輸到節點381的輸出點。
參照第5B圖，當小型驅動器374具有處於邏輯準位(level)“ 0”的第一資料輸入S_Enable時，可以啟用小型驅動器374，同時，如果小型驅動器374具有處於邏輯準位(level)“ 0”的第二資料輸入S_Data_out，則NAND閘387及NOR閘388的資料輸出處於邏輯準位(level)“ 1”，以關閉P型MOS電晶體385和N型MOS電晶體386，進而小型驅動器374在節點381處的資料輸出處於邏輯準位(level)“ 0”，以傳輸給該I/O連接墊372中的一個。如果小型驅動器374具有第二資料輸入S_Data_out為邏輯準位(level)“ 1”，則NAND閘387及NOR閘388的資料輸出的邏輯準位(level)“ 0”，以開通P型MOS電晶體385和關閉N型MOS電晶體386，進而使小型驅動器374在節點381的資料輸出處於邏輯準位(level)“ 1”，以傳輸給該I/O連接墊372中的一個。因此，小型驅動器374可以通過其第一資料輸入S_Enable而啟用，以將位在其第二輸入點的其第二資料輸入S_Data_out放大或驅動，作為位在節點381且位在其輸出點的資料輸出，以通過I/O連接墊372中的一個傳輸到半導體晶片外部的電路。
參照第5B圖，小型接收器375在其第一輸入點處具有第一資料輸入S_Inhibit，並且在其第二輸入點處具有第二資料輸入，該第二資料輸入耦接至該I/O連接墊372之其中之一，以經由小型接收器375將其放大或驅動作為其資料輸出L_Data_in。小型接收器375可經由從其資料輸出L_Data_in(其與其第二資料輸入相關聯)產生的其第一資料輸入S_Inhibit所禁止/抑制。小型接收器375可以包括NAND器390和反相器391，該反相器391具有在反相器391的輸入點處與NAND器390的一資料輸出相關聯的資料輸入。該NAND器390具有用於其第一資料輸入的第一輸入點(與小型接收器375的第二資料輸入相關聯)以及具有用於其第二資料輸的一第二輸入點(與該小型接收器375的第一資料輸入S_Inhibit相關聯)，以在其第一資料輸入及第二資料輸作執行一NAND操作，作為位在其輸出點處(其耦接至其反相器391的輸入點)的資料輸出，該反相器391可以用以將與NAND器390的資料輸出相關聯的其資料輸入反相以作為在其輸出點處的資料輸出，並作為小型接收器375在小型接收器375的輸出點處之其資料輸出L_Data_in。
參照第5B圖，當小型接收器375的第一資料輸入S_Inhibit的邏輯準位(level)為“ 0”時，NAND290的資料輸出的邏輯準位(level)總是為“ 1”，且小型接收器375的資料輸出L_Data_in之邏輯準位(level)總是為“ 0”。進而，禁止小型接收器375從與在節點381處之其第二資料輸入相關聯所產生其資料輸出L_Data_in‧
參照第5B圖，當小型接收器375具有邏輯準位(level)“1”的第一資料輸入S_Inhibit時，小型接收器375可以被激活。同時，如果小型接收器375通過其中之一該I/O連接墊372從半導體晶片外部電路以邏輯準位(level)“1”輸入第二資料，則NAND器390的資料輸出位在邏輯準位(level)“ 0”。進而小型接收器375之其資料輸出L_Data_in位在邏輯準位(level)“1”。如果小型接收器375通過其中之一該I/O連接墊372從半導體晶片之外部電路以邏輯準位(level)“0”輸入第二資料，則NAND器390的資料輸出位在邏輯準位(level)“1”。因此，小型接收器375可經由其第一資料輸入S_Inhibit信號激活，以通過其中之一該I/O連接墊372放大或驅動從半導體晶片外部的電路輸入的第二資料，以作為其資料輸出L_Data_in。
參照第5B圖，小型驅動器374可具有輸出電容或驅動能力(或負載)，例如，在0.05 pF與2 pF之間或在0.05 pF與1pF之間或小於2 pF或1pF之間。小型驅動器374的輸出電容可以用作小型驅動器374的驅動能力，其是從I/O連接墊372中的一個至其中之一該I/O連接墊372的外部加載電路進行測量。小型ESD保護電路或裝置373的尺寸可以在0.1pF至3pF之間或在0.01pF至0.1pF之間或者小於0.1pF。在某些情況下，在小型I/O電路203中沒有提供小型ESD保護電路或設備373。在某些情況下，可以在第5B圖中的小型I/O電路203的小型驅動器374或接收器375可設計像是例如內部驅動器或接收器，其中沒有小的ESD保護電路或器件373，並且具有與內部驅動器或接收器相同的輸入和輸出電容。該I/O連接墊372之一可以具有由小型ESD保護電路(或設備)373和小型接收器375提供的輸入電容，例如，在0.15pF至4pF之間或在0.15pF至2pF之間、或者大於0.15 pF，其中係從該I/O連接墊372中的一個至該I/O連接墊372中的一個的內部加載電路測量輸入電容大小。
可編程邏輯區塊的說明/規範
第6圖揭露本發明之實施例的可編程邏輯單元的方塊圖的示意圖。參照第6圖，可編程邏輯區塊(LB)(或元件)可以包括一個(或多個)可編程邏輯單元(LC)1014，每個可編程邏輯單元(LC)1014用以在其輸入點處對其輸入資料組執行邏輯運算。每個可編程邏輯單元(LC)1014可以包括多個記憶體單元490(即配置編程記憶體(CPM)單元)，每個記憶體單元2014用以保存或儲存查找表(LUT)210的結果值之一和具有如第4圖中所示用於一第一輸入資料組之平行排列第一組的兩個輸入點(例如是A0和A1)及具有如第4圖中所示用於一第二輸入資料組之平行排列第二組的四個輸入點(例如是D0、D1、D2和D3) 的多工器(MUXER)211，其中每一個記憶體單元2014與該查找表(LUT)210中之儲存值或編程碼的其中之一相關聯，該多工器(MUXER)211可配置用從其第二輸入資料組中選擇一資料輸入(亦即是如第4圖中之D0, D1, D2或D3)，此選擇係依據與每一該可編程邏輯單元(LC)1014的輸入資料組相關聯的第一輸入資料組進行選擇，所選擇之該資料輸入作為位在每一該可編程邏輯單元(LC)1014的一輸出點處的一資料輸出Dout。
參照第6圖，每個記憶體單元490(即配置編程記憶體(CPM)單元)可以參考如第1A圖或第1B圖所示的記憶體單元398，記憶體單元490配置為保存或儲存查找表(LUT)210的結果值之一。多工器(multiplexers, (MUXER))211可以具有其第二輸入資料組(例如，如第4圖所示的D0、D1、D2和D3)，其每一個輸入資料與記憶體單元490(亦即是如第1A圖或第1B圖中的記憶體單元398的第一資料輸出Out1及第二資料輸出Out2)的資料輸出(亦即是配置編程記憶體(CPM)資料)相關聯。此外，多工器(multiplexers, (MUXER))211可以具有如第2B圖和第4圖所示的另一資料輸入SC-4，其與另一個記憶體單元490(亦即是如第1A圖或第1B圖中的記憶體單元398的第一資料輸出Out1及第二資料輸出Out2)的資料輸出(亦即是配置編程記憶體(CPM)資料)相關聯。
參照第6圖，每個可編程邏輯單元(LC)2014可以具有記憶體單元490(即配置編程記憶體(CPM)單元)，其配置為可被編程為儲存或保存查找表(LUT)210的結果值或編程碼以執行邏輯運算，例如是AND運算、NAND運算、OR運算、NOR運算、EXOR運算或其他布爾(Boolean)運算，或組合兩個(或多個)以上運算操作的運算操作。例如，可編程邏輯單元(LC)2014之一可以具有記憶體單元490(即配置編程記憶體(CPM)單元)，其可配置為被編程為儲存或保存查找表(LUT)210之結果值或編程碼，以執行如基本邏輯運算操作(例如，如第7A圖所示之NAND運算操作或閘)相同的邏輯運算。對於這種情況，該可編程邏輯單元(LC)2014之一可以在其輸入點處對其輸入資料組(例如，A0和A1)執行NAND運算，作為在其輸出點處的資料輸出Dout。第7B圖揭示NAND運算器的真值表(truth table)。參照第6圖、第7A圖和第7B圖，該可編程邏輯單元(LC)2014之一可以基於真值表執行邏輯功能。
可替代地，每個可編程邏輯單元(LC)2014可以具有記憶體單元490(即配置編程記憶體(CPM)單元)，其可配置為被編程為儲存或保存查找表(LUT)210的結果值或編程碼，以執行如第7C圖所示的邏輯運算操作相同的邏輯運算。第7D圖為第7C圖所示的邏輯運算操作的真值表。參照第6圖、第7C圖和第7D圖，該每個可編程邏輯單元(LC)1014可以包括數量為2n的記憶體單元490(即配置編程記憶體(CPM)單元)，每個記憶體單元用以保存或儲存查找表(LUT)210的其中之一結果值、及具有平行排列設置之第一輸入資料組(例如，如第7C圖所示的A0-A3)的多工器(multiplexers, (MUXER))211，及數量為2n個且平行排列的第二組輸入點的第二輸入資料組(例如為第7D圖中所示之D0-D15)，每個輸入點與查找表(LUT) 210中的結果值或編程碼之一相關聯，其中對於這種情況，數字n等於4。多工器(MUXER)211可被配置從其第二輸入資料組中選擇一資料輸入(亦即是如第7D圖中的D0-D15的其中之一個)，以作為在每一可編程邏輯單元(LC)1014的輸出點處充當該每個可編程邏輯單元(LC)1014的資料輸出，其中選擇係依據與該每個可編程邏輯單元(LC)1014的輸入資料組相關聯的第一輸入資料組進行選擇。
可替代地，第6圖、第7A圖和第7D圖所示，多個可編程邏輯單元(LC)2014可被配置被編程整合成為可編程邏輯區塊(LB)或元件201作為計算操作器，以執行計算操作(例如加法、減法、乘法或除法運算)。 計算操作器可以是加法器、乘法器、多工器(multiplexers)、移位寄存器、浮點電路和/或除法電路。 第7E圖揭露本發明之實施例的計算操作器的方塊圖。 例如，如第7E圖所示，計算操作器可將二個二進位之資料輸入(即[A1, A0]和[A3, A2])乘以如第7F圖所示之一個四進位輸出資料集(即[C3, C2, C1, C0])，第7F圖為第7E圖所示的邏輯運算操作的真值表。
參照第6圖、第7E圖和第7F圖所示，四個可編程邏輯單元(LC)2014(每個可編程邏輯單元可以參考如第6圖和第7A圖至第7D圖所示的中一個)可被編程整合至計算操作器中。四個可編程邏輯單元(LC)2014中的每一個可以在其四個輸入點處具有其輸入資料組，該四個輸入點分別與計算操作器的輸入資料組[A1, A0, A3, A2]相關聯。計算操作器的每個可編程邏輯單元(LC)2014可依據其輸入資料組[A1, A0, A3, A2]生成計算操作器的四進位資料輸出的輸出數據(例如，C0，C1，C2或C3)。在二進位制位元數(即[A1, A0])與二進位制位元數(即[A3, A2])相乘時，四個可編程邏輯區塊201可依據其輸入資料組[A1, A0, A3, A2]產生其四進位元數輸出資料組(即[C3, C2, C1, C0] )。四個可編程邏輯單元(LC)2014的每個可具有其記憶體單元490，每個記憶體單元可稱為如第1A圖或第1B圖所示的記憶體單元398，以進行編程以保存或儲存查找表210(即Table-0, Table-1, Table-2或Table-3)之結果值或編程碼。
例如，參照第6圖，第7E圖和第7F圖，四個可編程邏輯單元(LC)2014中的第一個可以具有其記憶體單元490(即配置編程記憶體(CPM)單元)，其用以保存或儲存結果值或編程碼。表0的查找表(LUT)210及其多工器(multiplexers, (MUXER))211用以根據與輸入資料組[A1，A0相關聯的多工器(multiplexers, (MUXER))211的第一輸入資料組來選擇，計算操作器的A3，A2]分別從其多工器(multiplexers, (MUXER))211的第二輸入資料組D0-D15資料輸入，每個數據與其記憶體單元490中一個記憶體單元，例如第一記憶體單元490的資料輸出相關聯如第1A圖或第1B圖所示，與表0的其查找表(LUT)210的結果值或編程碼之一相關聯的記憶體單元398的第二資料輸出Out1和第二資料輸出Out2作為其資料輸出C0用作t的四進位輸出資料集(即[C3，C2，C1，C0])的一位元數字資料輸出可編程邏輯區塊201。
四個可編程邏輯單元(LC)2014中的第二個可以具有其記憶體單元490(即配置編程記憶體(CPM)單元)及其多工器211，記憶體單元490用以保存或儲存表格-2(Table-2)的其查找表(LUT)210的結果值或編程碼，及多工器211係根據分別地與計算操作器中的輸入資料組[A1, A0, A3, A2]相關聯之其多工器211的第一輸入資料組，從其多工器211中的第二輸入資料組D0-D15中選擇一資料輸入，每個資料輸入與其記憶體單元490中的一個之資料輸出相關聯(亦即是在第1A圖或第1B圖中記憶體單元398的第一資料輸出Out1及第二資料輸出Out2中的一個)，該資料輸入與表格-1(Table-1)的其查找表(LUT)210的結果值或編程碼之一個相關聯，所選擇之資料輸入作為編程邏輯區塊201之四二進制位輸出資料組(亦即是[C3, C2, C1, C0])的一二進制資料輸出之其資料輸出C1。四個可編程邏輯單元(LC)2014中的第三個可以具有其記憶體單元490(即配置編程記憶體(CPM)單元)及其多工器211，記憶體單元490用以保存或儲存表格-1(Table-1)的其查找表(LUT)210的結果值或編程碼，及多工器211係根據分別地與計算操作器中的輸入資料組[A1, A0, A3, A2]相關聯之其多工器211的第一輸入資料組，從其多工器211中的第二輸入資料組D0-D15中選擇一資料輸入，每個資料輸入與其記憶體單元490中的一個之資料輸出相關聯(亦即是在第1A圖或第1B圖中記憶體單元398的第一資料輸出Out1及第二資料輸出Out2中的一個)，該資料輸入與表格-2(Table-2)的其查找表(LUT)210的結果值或編程碼之一個相關聯，所選擇之資料輸入作為編程邏輯區塊201之四二進制位輸出資料組(亦即是[C3, C2, C1, C0])的一二進制資料輸出之其資料輸出C2。四個可編程邏輯單元(LC)2014中的第四個可以具有其記憶體單元490(即配置編程記憶體(CPM)單元)及其多工器211，記憶體單元490用以保存或儲存表格-3(Table-3)的其查找表(LUT)210的結果值或編程碼，及多工器211係根據分別地與計算操作器中的輸入資料組[A1, A0, A3, A2]相關聯之其多工器211的第一輸入資料組，從其多工器211中的第二輸入資料組D0-D15中選擇一資料輸入，每個資料輸入與其記憶體單元490中的一個之資料輸出相關聯(亦即是在第1A圖或第1B圖中記憶體單元398的第一資料輸出Out1及第二資料輸出Out2中的一個)，該資料輸入與表格-3(Table-3)的其查找表(LUT)210的結果值或編程碼之一個相關聯，所選擇之資料輸入作為編程邏輯區塊201之四二進制位輸出資料組(亦即是[C3, C2, C1, C0])的一二進制資料輸出之其資料輸出C3。
進而， 參照第6圖以及第7E圖和第7F圖，用作計算操作器的可編程邏輯區塊201可以由四個可編程邏輯單元(LC)2014組成，依據其輸入資料組[A1, A0, A3, A2]以生成其四進位輸出資料集，即[C3, C2, C1, C0]。
參照第6圖和第7E圖以及第7F圖，在3乘3的特定情況下，四個可編程邏輯單元(LC)2014中的每一個可以具有其多工器(MUXER)211，該多工器211可從其多工器(MUXER)211的D0-D15中選擇一資料輸入，其選擇係分別依據與運算操作器之輸入資料組(即[A1, A0, A3, A2] = [1, 1, 1, 1])相關聯之多工器(MUXER) 211的第一輸入資料組進行選擇，每一個與其查找表(LUT)210(Table-0, Table-1, Table-2及Table-3的其中之一個)之結果值或編程碼之其中之一個相關聯資料輸入為其資料輸出(亦即C0, C1, C2及C3其中之一)，並作為該可編程邏輯區塊201的四個二進制位輸出資料集(亦即[C3, C2, C1, C0] = [1, 0, 0, 1])的一個二進制位資料輸出。四個可編程邏輯單元(LC)2014中的第一個可依據其輸入資料組以“ 1”的邏輯準位(level)生成其資料輸出C0(即[A1, A0, A3, A2] = [1、1、1 1])；四個可編程邏輯單元(LC)2014中的第二個可以依據其輸入資料組以邏輯準位(level)“ 0”生成其資料輸出C1(即[A1, A0, A3, A2] = [1、1 ，1，1])；四個可編程邏輯單元(LC)2014中的第三個可以依據其輸入資料組以邏輯準位(level)“ 0”生成其資料輸出C2(即[A1, A0, A3, A2] = [1、1 ，1，1])；四個可編程邏輯單元(LC)2014中的第四個可以依據其輸入資料組(即[A1, A0, A3, A2] = [1, 1, 1, 1])。
參照第6圖、第7E圖和第7F圖，可編程邏輯區塊(LB)201可以用以被編程為執行與如第7G圖所示的計算操作器(即與乘法器相同的計算操作)。
可替代地，第7H圖揭露本發明之實施例的標準商業化FPGA IC晶片的可編程邏輯區塊之方塊圖。參照第7H圖，可編程邏輯區塊201可以包括(1)用於固定線路加法器中的一個(或多個)單元(A)2011，其數量例如在1至16個之間；(2) 高速緩存和寄存器之一個(或多個)單元(C /R)2013，每個高速緩存和寄存器具有例如在256到2048位元之間的容量，以及(3)如第6圖及第7A圖至第7G圖中的可編程邏輯單元(LC)2014，其數量介於64到2048之間。可編程邏輯區塊201可以進一步包括多個區塊內交互連接線2015，每個區塊內交互連接線2015在其陣列中的相鄰兩個單元2011、2013和2014之間的空間上延伸。對於可編程邏輯區塊(LB)201，其區塊內交互連接線2015可以被劃分為可編程交互連接線361(如第3A圖、第3B圖和第8圖所示)，可編程交互連接線361可經由其記憶體單元362和固定交互連接線364(如第6圖和第8圖中所示, 固定交互連接線364無法被編程)被編程用於交互連接線。
參考第7H圖，每個可編程邏輯單元(LC)2014可以具有其記憶體單元490(即配置編程記憶體(CPM)單元)，其數量範圍為4到256之間，每個記憶體單元490可用於保存或儲存其查找表210的結果值或編程碼之一，及其多工器(multiplexers, (MUXER))211可從具有位元寬度介於4至256之間的多工器(MUXER) 211之第二輸入資料組中選擇一資料輸入作為其資料輸出，其選擇係依據具有位元寬度介於2至8之間的多工器(MUXER) 211的第一輸入資料組進行選擇，其中位在多工器(MUXER) 211的輸入點處係耦接至該區塊內交互連接線2015的可編程交互連接線361和固定交互連接線364中至少一個，且位在其輸出點處係耦接至該區塊內交互連接線2015的可編程交互連接線361和固定交互連接線364中至少一個。
第7I圖為本發明實施例的一加法器的一單元之電路示意圖，第7J圖為本發明實施例用於一加法器的一單元的一增加單元(adding unit)的電路示意圖，如第7H圖、第7I圖及第7J圖，固定連接線加法器的每一單元(A)2011可包括經由級性的串聯及逐級相互耦接之複數加法單元2016級，例如第7H圖中固定連接線加法器的每一該單元(A)2011包括如第7I圖及第7J圖中經由級性的串聯及逐級相互耦接之8級的加法單元2016，以在其8個第一輸入點處添加其8個第一位元資料輸入(A7, A6, A5, A4, A3, A2, A1, A0)， 8個第一輸入點處係耦接至區塊內交互連接線2015的8個可編程交互連接線361及固定交互連接線364，其中此耦接係經由耦接至區塊內交互連接線2015的另外8個可編程交互連接線361及固定交互連接線364之位在其8個第二輸入點處之其第二8位元資料輸入(B7, B6, B5, B4, B3, B2, B1, B0)，作為位在其輸出點處的其9位元資料輸出(Cout, S7, S6, S5, S4, S3, S2, S1, S0)，其中該9位元資料輸出係耦接至區塊內交互連接線2015的另外9個可編程交互連接線361及固定交互連接線364。如第7I圖及第7J圖所示，第一級加法單元2016可將用於固定連接線加法器的每一單元(A)2011的資料輸入A0相關聯的第一資料輸入In1與每一單元(A)2011的資料輸入B0相關聯的第二資料輸入In2相加，同時需考慮來自於上次計算的結果(previous computation result)，即是進位資料輸入(carry-in input)Cin，而其中上次計算的結果(即是，進位資料輸入Cin)，以獲得其二輸出，其中之一資料輸出Out作為用於固定連接線加法器的每一單元(A)2011的輸出S0，而其它的一輸出為一進位資料輸出(carry- out Output)Cout耦接至第二級的加法單元2016之一進位資料輸入(carry-in input)Cin，第二到第七級的每個加法單元2016可以從前一級的第一到第六級的加法單元2016中的一個的進位資料輸出Cout取得其進位資料輸入Cin至每一該加法單元2016，以經由與每一該單元(A)2011的資料輸入(B1, B2, B3, B4, B5及B6)中的一個相關聯的其第二資料輸入In2將與固定線路加法器的每一單元(A)2011之資料輸入A1, A2, A3, A4, A5的其中之一個相關聯第一資料輸入In1相加，作為其二個資料輸出，其中一資料輸出Out作為固定線路加法器的每一單元(A)2011之資料輸出S1, S2, S3, S4, S5及S6中的一個，而另一個資料輸出作為位在其後級(subsequent stage)處第三級到第八級的加法單元2016中的一個進位資料輸入Cin相關聯的進位資料輸出Cout。例如，第七級的加法單元2016可將用於固定連接線加法器中耦接至每一單元(A)2011的資料輸入A6的第一資料輸入In1與相關聯的每一單元(A)2011的資料輸入B6的第二資料輸入In2相加而獲得其二輸出，其中之一輸出相關聯的作為固定線路加法器的每一單元(A)2011的資料輸出S6，及另一輸作為與第8級加法單元2016之一進位資料輸入Cin相關聯的一進位資料輸出。第八級的加法單元2016可將從第七級的加法單元2016中的一個的進位資料輸出Cout取得其進位資料輸入Cin加上與固定線路加法器之每一該單元(A)2011的資料輸A7相關聯的第一資料輸入In1(其係是經由與每一該單元(A)2011的資料輸入B7相關聯的其第二資料輸入In2)，作為其二資料輸出，其中一資料輸出Out作為用於固定連接線加法器的每一單元(A)2011的輸出S7，及其它一個輸出為一進位輸出Cout作為用於固定連接線加法器的每一單元(A)2011的進位輸出Cout。
參照第7H圖和第7I圖，第一至第八級的每個加法單元2016可以包括(1)ExOR閘342，該ExOR閘342用以對分別與其第一資料輸入In1和第二資料輸入In2相關聯的ExOR閘342的第一資料輸入和第二資料輸入上執行異或(Exclusive-OR)運算；(2)ExOR閘343，用以對與該ExOR閘342的資料輸出相關聯的ExOR閘343之第一資料輸入上執行異或(Exclusive-OR)運算；(3) AND閘344，對與該與進位資料輸入Cin相關聯的的AND閘344的該第一資料輸入上及對與ExOR閘342的資料輸出相關聯的AND閘344的該第二資料輸入上執行AND運算，作為AND閘344的該資料輸出；(4) AND閘345，分別對與第一資料輸入In1及第一資料輸入In2相關聯的AND閘345的第一資料輸入及第二資料輸入上執行執行AND運算，作為AND閘345的該資料輸出；及(5) OR閘346，對與AND閘344的資料輸出相關聯的OR閘346的第一資料輸入上及對與與AND閘345的資料輸出相關聯的OR閘346的第二資料輸入上執行OR運算，作為OR閘346的資料輸出，亦即為其進位資料輸出Cout。
可編程交互連接線之說明
第8圖揭露本發明之實施例的由第三類型的交叉點開關編程的可編程交互連接線的電路圖。除了如第3A圖和第3B圖之第一和第二類型的交叉點開關379之外，如第8圖所示之第三類型的交叉點開關379還包括如第4圖所示的四個多工器(MUXER)211。四個多工器(MUXER)211中的每一個可根據其第一輸入資料組(例如A0和A1)在其第一組輸入點處的資料，從其第二輸入資料組(例如D0-D2)中在其第二組輸入點處選擇一資料輸入，作為其資料輸出。四個多工器(multiplexers, (MUXER))211中的一個的第二組三個輸入點中的每一個可以耦接至四個多工器(multiplexers, (MUXER))211中的另二個中的一個的第二組三個輸入點之一，及耦接至四個多工器(multiplexers, (MUXER))211中的其它個之輸出點。因此，四個多工器(multiplexers, (MUXER))211中的每一個可依據其第一輸入資料組(即A0及A1)從其第二輸入資料組(亦即D0-D2)中選擇一資料輸入，在其第二組三個輸入點處耦接至在三個不同方向上延伸的三個相對應的金屬線，並耦接至四個多工器(multiplexers, (MUXER))211中的另一個相對應的三個作為其資料輸出(例如，Dout)，在第三類型交叉點開關379的四個節點N23-N26之一的輸出點處耦接至在除三個不同方向以外的方向上延伸的另一金屬線。如第4圖所示之四個多工器(multiplexers, (MUXER))211中的每一個還可以包括通過/不通過開關或開關緩衝器258，其可根據其資料輸入SC-4而被接通或斷開以通過或不通過從其第二輸入資料組(即D0-D2)依據其第一輸入資料組(例如A0和A1)選擇該資料輸入作為其資料輸出(即Dout)。例如，四個多工器(multiplexers, (MUXER))211中的最高的多工器可以根據其第一輸入資料組(例如A0和A1)從其第二輸入資料組(例如D0-D2)中選擇資料選擇一資料輸入。分別位在第三組交叉點開關379的節點N24、N25和N26處(亦即是分別位在四個多工器(multiplexers)211的左側、下側和右側兩個輸出點處)的第二組三個輸入點分別作為其資料輸出位在第三類型交叉點開關379的節點N23處在其輸出點處。可替代地，四個多工器(multiplexers, (MUXER))211中的最高一個還可以包括通過/不通過開關或開關。緩衝器258，其可根據其資料輸入SC-4來接通或斷開，以根據其第一輸入資料組(例如A0和A1)通過或不通過從其第二輸入資料組(例如，D0-D2)中選擇的資料輸入作為其資料輸出(例如Dout)，位在第三種交叉點節點N23的輸出點上。
參照第8圖，四個可編程交互連接線361可以耦接至交叉點開關379的相應四個節點N23-N26。進而，來自四個可編程交互連接線361之一的資料可以由交叉點開關379切換是否要傳輸給四個可編程交互連接線361中的另一個、兩個或三個。如第4圖所示，四個多工器(multiplexers, (MUXER))211中的每一個具有其第一輸入資料組的資料輸入(例如A0和A1)，其與記憶體單元362(即配置編程記憶體(CPM)之一個的一資料輸出相關聯，該記憶體單元362例如是第1A圖或第1B圖中記憶體單元398的第一資料輸出Out1及第二資料輸出Out2中的一個。如第4圖所示之每個多工器(multiplexers, (MUXER))211具有資料輸入SC-4，該資料輸入SC-4與其另一個記憶體單元362(即配置編程記憶體(CPM)單元)的一資料輸出相關聯，該記憶體單元362例如是第1A圖或第1B圖中記憶體單元398的第一資料輸出Out1及第二資料輸出Out2中的一個。進而，四個多工器(multiplexers, (MUXER))211中的每一個都可具有其記憶體單元362(即配置編程記憶體(CPM)單元)，該記憶體單元可被編程成為保存或儲存編程碼之功能，以控制耦接至其第二組三個輸入點之四個可編程交互連接線361中的三條的每一條與耦接至其輸出點之四個可編程交互連接線361中的其它條之間的資料傳輸，也就是控制通過或不通過位在其第二組三個輸入點的第二輸入資料組之一資料輸入(例如D0、D1或D2)，其中該第二組三個輸入點係耦接至四個可編程交互連接線361中的三條作為其資料輸出(即Dout)，而位在其輸出點處的該資料輸出(即Dout)耦接至四個可編程交互連接線361中的其它條。
例如，參考第8圖，如第4圖所示中的四個多工器(multiplexers, (MUXER))211中之上面的那一個的第一輸入資料組的資料輸入(例如A0和A1)以及它的資料輸入SC-4，其分別與它的三個記憶體單元362-1的資料輸出(即配置編程記憶體(CPM)資料)相關聯，每個記憶體單元都可參考如第1A圖或第1B圖所示的記憶體單元398之資料輸出Out1和Out2之一。如第4圖所示，四個多工器(multiplexers, (MUXER))211中的左邊的一個的第一輸入資料組的資料輸入(例如A0和A1)以及其資料輸入SC-4，其分別與三個記憶體單元362-2的資料輸出相關(即其配置編程記憶體(CPM)資料)，每個記憶體單元都可參考如第1A圖或第1B圖所示的記憶體單元398之資料輸出Out1和Out2之一；如第4圖所示，四個多工器(multiplexers, (MUXER))211中的底部一個的第一輸入資料組的資料輸入(例如A0和A1)以及其資料輸入SC-4，其分別與其三個記憶體單元362-3的資料輸出相關(即配置編程記憶體(CPM)資料)，每個記憶體單元可參考如第1A圖或第1B圖所示之記憶體單元398的資料輸出Out1和Out2之一；如第4圖所示，四個多工器(multiplexers, (MUXER))211中的右邊的一個的第一輸入資料組的資料輸入(例如A0和A1)以及其資料輸入SC-4，其分別與其三個記憶體單元362-4的資料輸出相關(即配置編程記憶體(CPM)資料)，每個記憶體單元可以參考如第1A圖或第1B圖所示之記憶體單元398的資料輸出Out1和Out2之一。在對記憶體單元362-1、362-2、362-3和362-4(即配置編程記憶體(CPM)單元)編程之前或者在對記憶體單元362-1、362-2、362-3進行編程時，四個可編程交互連接線361可以不用於信號傳輸。對記憶體單元362-1、362-2、362-3和362-4(即配置編程記憶體(CPM)單元)被編程以儲存或保存編程碼(即是配置編程記憶體(CPM)資料)以從四個可編程交互連接線361之一傳輸資料至另一個，而四個可編程交互連接線361的另外兩個或另外三個，即從節點N23-N26之一傳輸資料到另一個，而該節點N23-N26中的另外二個或另外三個可在操作時用於信號傳輸。
可替代地，參考如第2A圖至第2C圖所示，兩個可編程交互連接線361可以由如第2A圖至第2C圖所示之第一至第三類型中的任一種的通過/不通過開關258來控制，在該些可編程交互連接線361之間可傳輸或不傳輸資料。 可編程交互連接線361中的一個可以耦接至通過/不通過開關258的節點N21，並且可編程交互連接線361中的另一個可以耦接至通過/不通過開關258的節點N22。 通過/不通過開關258可以被接通以將資料從該可編程交互連接線361中的一個傳輸到該可編程交互連接線361中的另一個； 也可關閉通過/不通過開關258，使資料不從該可編程交互連接線361中的一個傳輸到該可編程交互連接線361中的另一個。
對於如第2A圖所示的第一類型的通過/不通過開關258，第一類型的通過/不通過開關258具有與記憶體單元362(即配置編程記憶體(CPM)單元)的一資料輸出(即配置編程記憶體(CPM)資料)相關聯的其資料輸出SC-3，其可參考如第1A圖或第1B圖中記憶體單元398的資料輸出Out1和Out2之一。因此，可以對記憶體單元進行編程以保存或儲存編程碼以接通或斷開第一類型的通過/不通過開關258，以控制該可編程交互連接線361中的一個與該可編程交互連接線361中的另一個之間的資料傳輸，亦即是從通過/不通過開關258的節點N21通過或不通過資料至通過/不通過開關258的節點N22，或是從通過/不通過開關258的節點N22通過或不通過資料至通過/不通過開關258的節點N21。
對於如第2B圖所示的第二類型的通過/不通過開關258，第二類型的通過/不通過開關258具有與記憶體單元362(即配置編程記憶體(CPM)單元)的一資料輸出(即配置編程記憶體(CPM)資料)相關聯的其資料輸出SC-4，其可參考如第1A圖或第1B圖中記憶體單元398的資料輸出Out1和Out2之一。因此，可以對記憶體單元進行編程以保存或儲存編程碼以接通或斷開第二類型的通過/不通過開關258，以控制該可編程交互連接線361中的一個與該可編程交互連接線361中的另一個之間的資料傳輸，亦即是從通過/不通過開關258的節點N21通過或不通過資料至通過/不通過開關258的節點N22。
對於如第2C圖所示的第三類型的通過/不通過開關258，第三類型的通過/不通過開關258具有與記憶體單元362(即配置編程記憶體(CPM)單元)的一資料輸出(即配置編程記憶體(CPM)資料)相關聯的其資料輸出SC-5，其可參考如第1A圖或第1B圖中記憶體單元398的資料輸出Out1和Out2之一。因此，可以對記憶體單元進行編程以保存或儲存編程碼以接通或斷開第二類型的通過/不通過開關258，以控制該可編程交互連接線361中的一個與該可編程交互連接線361中的另一個之間的資料傳輸，亦即是從通過/不通過開關258的節點N21通過或不通過資料至通過/不通過開關258的節點N22，或是從通過/不通過開關258的節點N22通過或不通過資料至通過/不通過開關258的節點N21。
類似地，如第3A圖和第3B圖中的第一類型的交叉點開關379和第二類型的交叉點開關379中的每一個可由多個第一，第二或第三類型的通過/不通過開關258組成，
其中每個通過/不通過開關258可以具有其資料輸入SC-3、SC-4或(SC-5和SC-6)，其分別與上述之記憶體單元(即配置程序記憶體(CPM)單元)的資料輸出(即配置程序記憶體(CPM)資料)相關聯。每個記憶體單元可以被編程為保存或儲存編程碼，以切換交叉點開關379，在操作時該資料可從其節點N23-N26之一傳輸到另一節點，而節點N23-N26的另外兩個或另外三個節點可進行信號傳輸。四個可編程交互連接線361可以分別耦接至第一或第二類型的交叉點開關379的節點N23-N26，而因此可由第一或第二類型的交叉點開關379控制以傳輸來自四個可編程交互連接線361中的一個至四個可編程交互連接線361中的另一個、兩個或三個。
修復標準商業化現場可編程閘陣列(FPGA)集成電路(IC)晶片的方法
第9A圖及第9B圖為本發明實施例用於修復標準商業化FPGA IC晶片之方法架構示意圖。如第9A圖及第9B圖所示，該標準商業化FPGA IC晶片200可包括：(1)一可編程邏輯矩陣、資料庫或段，其包括如第6圖及第7A圖至第7J圖中複數可編程邏輯單元(LC)2014排列成具有(N+1)欄(columns)及M行(rows)之矩陣；(2)如第8圖、第3A圖及第3B圖所示之交叉點開關379排列在每一可編程邏輯單元(LC)2014；以及(3)複數晶片內交互連接線，且每一晶片內交互連接線橫跨二相鄰該可編程邏輯區塊201之間的空間。可編程邏輯單元(LC)2014可編程邏輯單元(LC)2014最右邊那欄之第一組邏輯區塊(LB)201用於備用，其配置用在其它欄第二組邏輯區塊(LB)201的備份。在此案例中，第二組邏輯區塊(LB)201可以是在欄位(N-1)的那些邏輯段280中、某些或全部的該些可編程邏輯單元(LC)2014(如第6圖及第7A圖至第7J圖中所示)可被偵測或判定為一損壞狀態。
第9A圖及第9B圖所示，該交叉點開關379可包括：(1)如第8圖中的一第一組交叉點開關379(圖中以實心菱形顯示)；及(2)如第3A圖或第3B圖中第二組交叉點開關379(圖中以虛線輪廓線所繪示之的空心圓環)，該晶片內交互連接線可包括：(1)一第一組可編程交互連接線361可作為繞道交互連接線279，每一繞道交互連接線279耦接第二組交叉點開關379其中之一交叉點開關379的節點N23至第二組交叉點開關379中的另一個交叉點開關379的節點N25，以繞道連接至第一組中一或複數交叉點開關379；(2)一第二組可編程交互連接線361，其中該第二組中的每一可編程交互連接線361耦接第一組交叉點開關379其中之一交叉點開關379的節點N26至第一組交叉點開關379中右邊相鄰之一交叉點開關379耦接第一組交叉點開關379之其中之一交叉點開關379的節點的節點N24；(3)第三組的可編程交互連接線361中的每一可編程交互連接線361耦接第一組其中之一交叉點開關379的節點N23至第一組交叉點開關379之相鄰上面那一個交叉點開關379的節點N26；(4) 第四組的可編程交互連接線361中的每一可編程交互連接線361耦接第一組交叉點開關379其中之一交叉點開關379的節點N26至第二組交叉點開關379之相鄰右邊那一個交叉點開關379的節點N24；及(5)第五組的可編程交互連接線361中的每一可編程交互連接線361耦接第一組交叉點開關379其中之一交叉點開關379的節點N24至第二組交叉點開關379之相鄰左邊那一個交叉點開關379的節點N26。在一特定欄位中的每一繞道交互連接線279可延伸至水平方向並且位在該特定欄位中二相鄰可編程邏輯區塊201之間，以繞開在該特定欄位中第一組中的該交叉點開關379。
如第9A圖所示，在該可編程邏輯區塊201修復之前，在該欄位(N-1)位中第二組的該交叉點開關可被編程耦接節點N24至其節點N26，但是在S欄位中第二組的交叉點開關379可被編程成不耦接節點N24至節點N23、N25及N26中任一節點。
如第9B圖所示，在該可編程邏輯區塊(LB)201修復後，亦即是在欄位(N-1)位中可編程邏輯區塊(LB)201被忽略(跳過)，在該欄位(N-1)位中第二組中該交叉點開關379可被編程耦接其節點N24至節點N23，而在該欄位(N-2)中第二組中的該交叉點開關379可被編程耦接其節點N25至其節點N26，如此在欄位(N-1)位中的每一繞道交互連接線279可耦接該欄位(N-1)位中第二組中其中之一交叉點開關379至在該欄位(N-2)中第二組中其中之一交叉點開關379。另外，在該S欄位中第二組的該交叉點開關379可被編程耦接至其節點N24至其節點N26，接著該S欄位中該邏輯區塊(LB)201被重新編號(例如定義為在可編程邏輯區塊(LB)201修復前的欄位S)變成欄位1，而在可編程邏輯區塊(LB)201修復前的該n欄位被重新編號變成(n+1)欄位，其中該”n”可等於1至(N-2)的整數，在重新編號的特定欄位及特定行數中每一可編程邏輯區塊(LB)201修復後，可執行如修復之前特定欄位及特定行數中該可編程邏輯區塊(LB)201相同邏輯或計算操作。例如，在重新編號欄位(N-1)及行位(M-1)中的每一該可編程邏輯區塊(LB)201在修復後，可執行在欄位(N-1)及行位(M-1)中的其中之一可編程邏輯區塊(LB)201修復前相同的邏輯或計算操作。對於FPGA IC晶片200，在每一該1-M行及每一該1-N欄位之交叉處的第二組的交叉點開關379的其中之一可通過與位在交叉處的其中之一編程邏輯區塊(LB)201的該可編程邏輯單元2014(如第6圖及第7A圖至第7J圖所示)的輸入資料組之一資料輸入相關聯的資料，經由位在交叉處的第一組交叉點開關379的其中之一(或多個)通過至其中之一可編程邏輯單元2014的其中之一輸入點。對於FPGA IC晶片200，在每一該1-M行及每一該1-N欄位之交叉處的第二組的交叉點開關379的其中之一可通過與位在交叉處的編程邏輯區塊(LB)201的其中之一該可編程邏輯單元2014(如第6圖及第7A圖至第7J圖所示)的資料輸出相關聯的資料，經由位在交叉處的第一組交叉點開關379的其中之一(或多個)從其中之一可編程邏輯單元2014的輸出點通過。
第10A圖及第10B圖為本發明另一實施例用於修復標準商業化FPGA IC晶片之方法架構示意圖。如第10A圖及第10B圖所示，該標準商業化FPGA IC晶片可包括：(1)由(N+1)欄位及M行排列成矩陣的一可編程邏輯矩陣、庫或段包括有複數可編程邏輯區塊(LB)201；(2)在M行的每一組中用於輸入用匯流排370的複數可編程交互連接線361，可經由一個(或多個)記憶體單元362編程為從至少一個路徑上通過資料至其中之一該M行中的該可編程邏輯區塊(LB)201；(3) 在M行的每一組中用於輸出用匯流排370的複數可編程交互連接線361，可經由一個(或多個)記憶體單元362編程為從至少一個路徑上通過來自於其中之一該M行中的該可編程邏輯區塊(LB)201的資料；(4)一寄存器(register)284用於寄存或保留其資料並通過(經由)其中之一組中的輸入用匯流排370之該可編程交互連接線361傳輸至每一可編程邏輯區塊(LB)201，以及將每一可編程邏輯區塊(LB)201來的且經由其中之一組中的輸出用匯流排380之該可編程交互連接線361傳輸的資料寄存或保存；(5)用於每一可編程邏輯區塊(LB)201的資料輸入的通過/不通過開關258(如第2A圖至第2C圖中所示)，且每一通過/不通過開關258的節點N21耦接用於其中之一組輸入用匯流排370的其中之一可編程交互連接線361，而每一通過/不通過開關258的節點N22耦接至如第6圖及第7A圖至第7J圖中每一可編程邏輯區塊(LB)201的複數輸入點中的一個，，該通過/不通過開關258切換輸出用匯流排370的可編程交互連接線361與每一該可編程邏輯區塊(LB)201的輸入點之間連接的導通或關閉；及(6) 用於每個可編程邏輯區塊(LB)201的資料輸出之一個(或多個)通過/不通過開關258(如第2A圖至第2C圖所示)具有節點N22耦接至複數組之其中一組內，用於輸出匯流排380之其中之一的可編程交互連接線361之一個，而節點N21則耦接至每一可編程邏輯區塊(LB)201(如第6圖及第7A圖至第7J圖中所示)的其中之一輸出點，用以切換輸出用匯流排380的可編程交互連接線361與每一該可編程邏輯區塊(LB)201的輸出點之間連接的導通或關閉。參照第10A圖及第10B圖，在第1-M行的每一行中，可編程邏輯區塊(LB)201可以在最右邊的列(column)中具有一個備用區塊，其用以配置為在另一列中對其進行備份。在這種情況下，行(row)M和列(N-1)以及行1和列1中的可編程邏輯區塊(LB)201可以具有一個、一些或全部可編程邏輯單元(LC)2014(如第6圖和第7A圖至第7J圖所示)，可被檢測或判定為一損壞狀態。
如第10A圖所示，在該可編程邏輯區塊(LB)201修復之前，排列在1-N欄中且用於該可編程邏輯區塊(LB)201資料輸入及資料輸出的每一通過/不通過開關258可編程切換開通，使從節點N21通過資料至節點N22，及每一排列在S欄中且用於該可編程邏輯區塊(LB)201資料輸入及資料輸出的每一通過/不通過開關258可編程切換成斷開，使資料不從其節點N21傳輸至節點N22。
如第10B圖所示，在該可編程邏輯區塊(LB)201修復後，在第1-M行中的一個被偵測或判定為損壞狀態的可編程邏輯區塊(LB)201之資料輸入及資料輸出的，每一通過/不通過開關258被編程切換成斷開，使從每一第1-M行中的一個的輸入匯流排370的可編程交互連接線361不通過(傳輸)資料至損壞狀態的那一個可編程邏輯區塊(LB)201，及不將資料從損壞狀態的那一個可編程邏輯區塊(LB)201傳輸/通過至在第1-M行中的一個輸出匯流排380之可編程交互連接線361，且在第S欄且在第1-M行中備用的一用於資料輸入及資料輸出可編程邏輯區塊(LB)201的每一通過/不通過開關258可被編程切換成開啟從在第1-M行中的一個輸入匯流排之可編程交互連接線361的其中之一傳輸資料至可編程邏輯區塊(LB)201之備用的那個或是從可編程邏輯區塊(LB)201之備用的那個傳輸資料至在第1-M行中一個的輸出匯流排380之可編程交互連接線361的其中之一。例如在第M行中且在第欄位(N-1)的該可編程邏輯區塊(LB)201被偵測或判定為一損壞狀態，因此在第欄位(N-1)用於資料輸入及資料輸出的該可編程邏輯區塊(LB)201之每一該通過/不通過開關258可被編程成斷開，使在第M行中用於輸入用匯流排370的每一可編程交互連接線361切換成不傳輸資料至在第欄位(N-1)的該可編程邏輯區塊(LB)201，以及不從在第欄位(N-1)的該可編程邏輯區塊(LB)201傳輸資料至第M行中用於輸出用匯流排380的每一可編程交互連接線361，且在第S欄中用於可編程邏輯區塊(LB)201之資料輸入及資料輸出的每一通過/不通過開關258可被編程為開啟，使在M行中用於輸入用匯流排370的每一可編程交互連接線361傳輸資料至第S欄中的可編程邏輯區塊(LB)201，或是從第S欄中的可編程邏輯區塊(LB)201傳輸資料至在M行中用於輸出用匯流排380的每一可編程交互連接線361。在第(M-1)行中，每一該可編程邏輯區塊(LB)201沒有被偵測或判定為一損壞狀態，因此在第(M-1)行中的通過/不通過開關258可保持在該可編程邏輯區塊(LB)201修復之前的狀態，在第1行中，在第1欄中的可編程邏輯區塊(LB)201被偵測或判定為一損壞狀態，因此在第1欄中的可編程邏輯區塊(LB)201之資料輸入及資料輸出的每一通過/不通過開關258可被編程為關閉，使在第1行中的輸入用匯流排370之可編程交互連接線361無法傳輸資料至在第1欄中的可編程邏輯區塊(LB)201及無法從在第1欄中的可編程邏輯區塊(LB)201傳輸資料至第1行中輸出用匯流排380之可編程交互連接線361，以及在第S欄中的可編程邏輯區塊(LB)201的資料輸入及資料輸出之每一通過/不通過開關258可被編程為開啟狀態，使資料從第1行中輸入用匯流排370之可編程交互連接線361其中之一條傳輸至在第S欄中的可編程邏輯區塊(LB)201及從在第S欄中的可編程邏輯區塊(LB)201傳輸資料至在第1行中輸出用匯流排380的可編程交互連接線361其中之一條。
在一時脈週期中操作時，如第10B圖所示，在每一第1-M行中的該可編程邏輯區塊(LB)201可平行處理來自於每一第1-M行該輸入用匯流排370之輸入資料，並產生輸出資料經由在每一該第1-M行中的輸出用匯流排380傳輸至該寄存器284並且儲存及寄存(registered)在寄存器284中。在以下的時脈週期中，該寄存器284可再經由在每一該第1-M行中該輸入用匯流排370寄送來自於在每一第1-M行中該可編程邏輯區塊(LB)201的該輸出資料傳輸至在每一第1-M行中該可編程邏輯區塊(LB)201中，或是經由另外第1-M行中該輸入用匯流排370傳輸至另外第1-M行中的該可編程邏輯區塊(LB)201中以經由在另一該第1-M行的可編程邏輯區塊(LB)201平行處理。換一種說法，該可編程邏輯區塊(LB)201的架構提供在一時脈週期中平行處理且可在不同的時脈週期中依序地進行串聯處理。
參照第10B圖，當標準商業化FPGA IC晶片200在操作時， 第1-M行中的每一個中的用於輸出匯流排380的一個(或多個)可編程交互連接線361可以由如第3A圖、第3B圖和第8圖所示的一個(或多個)記憶體單元362編程，以形成路徑從在每一該第1-M行中的複數可編程邏輯區塊(LB)201之其中之一個的其中之一輸出點(s)傳輸與其中之一小型驅動器374的第二資料輸入S_Data_out相關聯的資料至其中之一小型驅動器374的第二輸入點，而在每個該第1-M行的輸入用匯流排370的一個(或多個)可編程交互連接線361可經由如第3A圖、第3B圖及第8圖中的一個(或多個)記憶體單元362被編程，以形成另一路徑以將與如第5B圖所示的小型接收器375之一的資料輸出S_Data_in相關聯的資料從該小型接收器375中的一個的輸出點傳輸至在每一該第1-M行中的每個可編程邏輯區塊(LB)之一個輸入點。
另外，用於一資料匯流排420的雙向(bi-directional)可編程交互連接線361，如第11A圖及第11B圖所示，該雙向可編程交互連接線361可取代第10A圖及第10B圖中用於輸入用匯流排370及輸出用匯流排380的單向可編程交互連接線361，第11A圖及第11B圖為本發明另一實施例用於修復標準商業化FPGA IC晶片之方法架構示意圖，如第11A圖及第11B圖所示，該標準商業化FPGA IC晶片可包括：(1)由(N+1)欄位及M行之複數可編程邏輯區塊(LB)201排列成的可編程矩陣、庫或段；(2)在M行的每一組中用於資料匯流排420的複數可編程交互連接線361可經由一個(或多個)的記憶體單元362形成的至少一路徑以通過資料或傳輸從其中之一該第M行的該可編程邏輯區塊(LB)201傳來的資料；及(3)一寄存器(register)284用於寄存或保留其資料並通過(經由)其中之一組用於資料匯流排420的該可編程交互連接線361傳輸至每一可編程邏輯區塊(LB)201，以及將每一可編程邏輯區塊(LB)201來的且經由其中之一組用於輸出用匯流排380的該可編程交互連接線361傳輸的資料寄存或保存；及(4)用於每一可編程邏輯區塊(LB)201的複數資料輸入/資料輸出的通過/不通過開關258(如第2A圖或第2C圖中所示)，且每一通過/不通過開關258的節點N21耦接用於其中之一組資料匯流排420的其中之一可編程交互連接線361，而每一通過/不通過開關258的節點N22耦接至其中之一可編程區塊(LB)201之其中之一可編程邏輯單元2014(如第6圖、第7A圖至第7J圖所示)的輸入點及輸出點的其中之一點，在第一時脈中，每一該可編程邏輯區塊(LB)201的資料輸入之每一通過/不通過開關258可開啟，以從該資料匯流排420之其中之一可編程交互連接線361傳輸資料至每一該可編程區塊(LB)201；在第二時脈中，每一該可編程邏輯區塊(LB)201的資料輸出(s)之每一通過/不通過開關258可開啟，以從每一該可編程區塊(LB)201傳輸資料至該資料匯流排420之其中之一可編程交互連接線361。
如第11A圖及第11B圖所示，在每一第1-M行且在最右邊那欄中的一段邏輯區塊(LB)201可用於備用，其配置用在其它欄另一欄位中邏輯區塊(LB)201的備份。在此案例中，在該第M行且在第欄位(N-1)中的可編程邏輯區塊(LB)201及在該第1行且在第1欄中的可編程邏輯區塊(LB)201中的一個、某些或全部的該可編程邏輯單元(LC)2014可被偵測或判定為一損壞狀態。
如第11A圖所示，在該可編程邏輯區塊(LB)201修復之前，排列在1-N欄中且用於該可編程邏輯區塊(LB)201資料輸入/資料輸出的每一通過/不通過開關258可編程為開啟，使資料通過節點N21至節點N22之間，及每一排列在S欄中且用於該可編程邏輯區塊(LB)201資料輸入/資料輸出的每一通過/不通過開關258可編程為關閉，使其節點N21無法通過資料至節點N22。
例如在第M行中且在第欄位(N-1)的該可編程邏輯區塊(LB)201被偵測或判定為一損壞狀態，因此在第欄位(N-1)用於可編程邏輯區塊(LB)201之資料輸入及資料輸出的之每一該通過/不通過開關258可被編程成斷開/關閉，使在每一第M行中用於資料匯流排420的每一可編程交互連接線361不通過資料至在第欄位(N-1)的該可編程邏輯區塊(LB)201，在第S欄中該可編程邏輯區塊(LB)201之資料輸入及資料輸出的每一該通過/不通過開關258可被編程成開啟，使在第M行中資料匯流排420的每一可編程交互連接線361通過資料至第S欄中的可編程邏輯區塊(LB)201，在該第M-1行中，沒有被偵測或判定為損壞狀態的全部該可編程邏輯區塊(LB)201，在第M-1行中該通過/不通過開關258保持在修復該可編程邏輯區塊(LB)201之前的狀態。在第1行且在第1欄中的該可編程邏輯區塊(LB)201被偵測或判定為損壞狀態，因此在第1欄用於資料輸入及資料輸出的該可編程邏輯區塊(LB)201之每一該通過/不通過開關258可被編程成斷開，使在每一第1行中用於資料匯流排420的每一可編程交互連接線361不通過資料至在第1欄的該可編程邏輯區塊(LB)201，且在第S欄中用於該可編程邏輯區塊(LB)201之資料輸入及資料輸出的每一該通過/不通過開關258切換成導通/開啟，使在第1行中用於資料匯流排420的每一可編程交互連接線361通過資料至在第S欄中該可編程邏輯區塊(LB)201。
在一時脈週期中操作時，如第11B圖所示，在每一第1-M行中的該可編程邏輯區塊(LB)201可平行處理來自於每一第1-M行該資料匯流排420之輸入資料並作為其資料輸出，在後續的時脈週期中經由在每一該第1-M行中的資料匯流排420傳輸至該寄存器284並儲存或寄存在該寄存器284中。在接續另一時脈週期中，該寄存器284可再經由在每一該第1-M行中該資料匯流排420寄送來自於在每一第1-M行中該可編程邏輯區塊(LB)201的該輸出資料傳輸至在每一第1-M行中該可編程邏輯區塊(LB)201中，以經由在第1-M行中的每一個之可編程邏輯區塊(LB)201平行處理，或是經由另外第1-M行中該資料匯流排420傳輸至另外第1-M行中的該可編程邏輯區塊(LB)201中，以經由在另外第1-M行中的每一個之可編程邏輯區塊(LB)201平行處理，。換一種說法，該可編程邏輯區塊(LB)201的架構提供在一週期中平行處理且可在不同的週期中依序地進行串聯處理。
參照第11B圖，當標準商業化FPGA IC晶片200在操作中時，在第一時脈週期中，第1-M行中的每一個中的用於資料匯流排(data buses)420的一個(或多個)可編程交互連接線361可以被如第3A圖、第3B圖和第8圖所示的記憶體單元362中的一個(或多個)編程形成路徑，以通過與第5B圖中其中之一小型驅動器374的第二資料輸出S_Data_out相關聯的資料，從每一第1-M行中可編程邏輯區塊(LB)之一的輸出點之一傳輸至至小型驅動器374中的該一個的第二輸入點；在第二時脈週期中，在每一第1-M行中的資料匯流排的一個(或多個)可編程交互連接線361可被如第3A圖、第3B圖和第8圖所示的記憶體單元362中的一個(或多個)編程形成路徑，以通過與第5B圖中其中之一小型驅動器374的第二資料輸入S_Data_in相關聯的資料，從該小型接收器375中的一個的輸出點傳輸到每一第1-M行中的每個可編程邏輯區塊(LB) 的一個輸入點。在這種情況下，該小型接收器375之一的輸出點可以耦接至該小型驅動器374之一的第二輸入點。
標準商業化現場可編程閘極陣列(FPGA)集成電路(IC)晶片的說明
第12A圖揭露本發明之實施例的標準商業化FPGA IC晶片的方塊圖的示意性上視圖。參照第12A圖，標準商業化FPGA IC晶片200可以包括(1)多個如第6圖和第7A圖至第7J圖所示之可編程邏輯區塊(LB)201，在其中心區域中以陣列形式排列排列設置；(2) 如第3A圖、第3B圖和第8圖所示之多個交叉點開關379排列設置在每個可編程邏輯區塊(LB)201周圍，(3)周圍排列設置有如第3A圖、第3B圖和第8圖所示之多個記憶體單元362，其用以被編程為控制其交叉點開關379；(4)多個晶片內交互連接線502，每個晶片內交互連接線502在相鄰的兩個可編程邏輯區塊201之間的空間上延伸，其中晶片內交互連接線502包括如第3A圖、第3B圖和第8圖所示之複數可編程交互連接線361及複數不能被編程的固定交互連接線364，其中可編程交互連接線361可經由其記憶體單元362編程，及(5)如第5B圖所示的多個小型輸入/輸出(I/O)電路203，每個在第二驅動器374第二輸入點處向小型驅動器374提供第二資料輸入S_Data_out，小型驅動器374的第二輸入點耦接至晶片內交互連接線502的一個(或多個)可編程交互連接線361或固定交互連接線364，並在小型接收器375的輸出點向小型接收器375提供資料輸出S_Data_in並耦接至晶片內交互連接線502中的另一個(或多個)可編程或固定交互連接線361或364。對於該小型輸入/輸出(I/O)電路203中的每一個，其小型驅動器374在小型驅動器374的第一輸入點處的第一資料輸入S_Enable耦接至晶片內交互連接線502中的另一個(或多個)可編程或固定交互連接線361或364，及其小型接收器375在小型接收器375的第一輸入點處的第一資料輸入S_Inhibit耦接至晶片內交互連接線502中的另一個(或多個)可編程或固定交互連接線361。
參照第12A圖，晶片內交互連接線502的可編程交互連接線361可以耦接至如第7H圖中所示之每個可編程邏輯區塊(LB)201的區塊內交互連接線2015的可編程交互連接線361。 晶片內交互連接線502的固定交互連接線364可耦接至如第7H圖所示之每個可編程邏輯區塊(LB)201的區塊內交互連接線2015的固定交互連接線364。
參照第12A圖，每個可編程邏輯區塊(LB)201可以包括一個(或多個)如第6圖及第7A圖至第7J圖所示之可編程邏輯單元(LC)2014，一個(或多個)可編程邏輯單元(LC)2014中的每一個可以在其輸入點處具有輸入資料組，每個輸入點耦接至晶片內交互連接線502的可編程和固定交互連接線361和364之一，並且可用以執行在其第一輸入資料組上的邏輯操作或邏輯計算操作作為其資料輸出，其資料輸出耦接至晶片內交互連接線502的可編程和固定交互連接線361和364中的另一個，其中計算操作可包括加法、減法、乘法或除法運算， 並且邏輯運算可以包括諸如AND、NAND、OR或NOR運算之類的布爾運算(Boolean operation)。
參照第12A圖，標準商業化FPGA IC晶片200可以包括如第5B圖所示之多個I/O連接墊372，每個I/O連接墊372垂直位在其小型輸入/輸出(I/O)電路203上方，在第一時脈週期中，對於標準商業化FPGA IC晶片200的小型輸入/輸出(I/O)電路203中的一個，其小型驅動器374可以通過其小型驅動器374的第一資料輸入S_Enable來使能/啟用(enabled)以及其小型接收器375可以被其小型接收器375的第一資料輸入S_Inhibit而禁止/停止使用(Inhibit)。因此，其小型驅動器374可放大其小型驅動器374的第二資料輸入S_Data_out，作為其小型驅動器374的資料輸出，以傳輸至用於連接標準商業化FPGA IC晶片200之外部連接且垂直位在其小型輸入/輸出(I/O)電路203上方的其中之一I/O連接墊372，該第二資料輸入S_Data_out係與如第6圖和第7A圖至第7J圖所示的標準商業化FPGA IC晶片200之其中之一個可編程邏輯單元2014的資料輸出相關聯，例如是通過標準商業化FPGA IC晶片200的第一個(或多個)可編程交互連接線361和/或標準商業化FPGA IC晶片200的一個(或多個)交叉點開關379將第二資料輸入S_Data_out放大，其中每一個交叉點開關379耦接在第一個(或多個)可編程交互連接線361之間。
在第二時脈中，對於標準商業化FPGA IC晶片200的該小型輸入/輸出(I/O)電路203中的一個，其小型驅動器374可以通過第一資料輸入S_Enable禁用(disabled)，其小型接收器375可以通過小型接收器375的第一資料輸入S_Inhibit激活。因此，小型接收器375可經由其中之一該I/O連接墊372放大從標準商業化FPGA IC外部電路所傳輸的小型接收器375的第二資料輸入，作為小型接收器375的資料輸出S_Data_in，該資料輸出S_Data_in與如第6圖和第7A圖至第7J圖所示的標準商業化FPGA IC晶片200之其中之一個可編程邏輯單元2014的輸入資料組之一資料輸入相關聯，例如是通過標準商業化FPGA IC晶片200的第一個(或多個)可編程交互連接線361和/或標準商業化FPGA IC晶片200的一個(或多個)交叉點開關379將第二資料輸入放大，其中每一個交叉點開關379耦接在第一個(或多個)可編程交互連接線361之間。
參照第12A圖，標準的商業化FPGA IC晶片200可以包括多個I/O連接埠(I/O PORT)377，其數量例如在2到64之間，例如I/O連接埠(I/O PORT)1、I/O連接埠2、I/O連接埠3及I/O連接埠4，在這種情況下，每個I/O連接埠377可以包括(1)如第5B圖所示的小型I/O電路203，其數量介於4到256之間(例如是為64個的情況)，並平行排列設置在位元寬度介於4至256之間的資料輸輸中；及(2)如第5B圖所示的I/O連接墊372，其數目在4到256(例如是64個)的情況下平行排列， 且分別垂直地位在小型I/O電路203上。 為了更詳細地說明，每個I/O連接埠377可包括數量大於4個的平行排列的小型驅動器374，數量大於4個的平行排列的小型接收器375和具有數量大於4個的平行排列的I/O連接墊372。
參照第12A圖，標準商業化FPGA IC晶片200可以進一步包括晶片致能(CE)連接墊209，該晶片致能連接墊209用以啟用或禁用標準商業化FPGA IC晶片200。例如，當啟用(CE)連接墊209的邏輯準位(level)為“ 0”時，則可使標準商業化FPGA IC晶片200處理標準商業化FPGA IC晶片200之外的電路之外部電路的資料及/或操作；當晶片致能(CE)連接墊209處於邏輯準位(level)“ 1”時，可以禁止處理標準商業化FPGA IC晶片200之外的電路之外部電路的資料及/或操作。
參照第12A圖，標準商業化FPGA IC晶片200可以包括(1)至少一個輸入選擇(IS)連接墊226(例如IS1和IS2連接墊)，其用以從其I/O連接埠377(例如I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇一個，以傳輸用於其輸入操作的資料，以及(2)輸入使能(IE)連接墊221用以接收與I/O連接埠377之每個小型輸入/輸出(I/O)電路203(如第5B圖所示)的小型接收器375的第一資料輸入S_Inhibit相關聯的第一資料輸入，其係依據從標準商業化FPGA IC晶片200的至少一個輸入選擇(IS)連接墊226中選擇，以激活或禁止每一該小型輸入/輸出(I/O)電路203之小型接收器375，對於該標準商業化FPGA IC晶片200之I/O連接埠377的每該小型I/O電路203，其係依據其中之一輸入選擇(IS)連接墊226進行選擇，其小型接收器375可經由其小型接收器375的該第一資料輸入S_Inhibit激活，該第一資料輸入S_Inhibit係從標準商業化FPGA IC晶片200的外部電路經由標準商業化FPGA IC晶片200的輸入致能(IE)連接墊221傳輸，以放大或通過其小型接收器375的第二資料輸入，該I/O連接埠377的每該小型I/O電路203可從該標準商業化FPGA IC晶片200之外部電路通過I/O連接埠377的其中之一該I/O連接墊372傳輸，該I/O連接墊372係依據至少一輸入選擇(IS)連接墊226選擇，放大或所通過的第二資料輸入作為其小型接收器375的該資料輸出S_Data_in，其與標準商業化FPGA IC晶片200的其中之一可編程邏輯單元2014(如第6圖及第7A圖至第7J圖中所示)的輸入資料組之一資料輸入相關聯，其”放大或通過”例如係通過標準商業化FPGA IC晶片200之一個(或多個)如第3A圖、第3B圖及第8圖所示之交互連接線361傳輸。對於未依據至少一個輸入選擇(IS)連接墊226選擇的標準商業化FPGA IC晶片200之每個I/O連接埠377的每個小型I/O電路203，其小型接收器375可以由其小型接收器375的第一資料輸入S_Inhibit來禁止/禁用。
例如，參考第12A圖，標準商業化FPGA IC晶片200可以具有(1)邏輯準位(level)為“ 0”的晶片致能(CE)連接墊209，(2) 處於邏輯準位(level)“ 1”的輸入使能(IE)連接墊221，(3)處於邏輯準位(level)“ 0”之IS1連接墊226，以及(4) 處於邏輯準位(level)“ 0”的IS2連接墊226，標準商業化FPGA IC晶片200可以根據其晶片致能(CE)連接墊209上的邏輯準位(level)來啟用，並且可以根據其IS1和IS2連接墊226上的邏輯準位(level)來從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)選擇I/O連接埠(即I/O連接埠1)，以傳入用於輸入操作的資料。對於標準商業化FPGA IC晶片200的所選I/O連接埠377(即I/O連接埠1)的每個小型I/O電路203，其小型接收器375可以通過小型接收器375之第一個資料輸入S_Inhibit激活，其中該第一個資料輸入S_Inhibit與標準商業化FPGA IC晶片200的輸入致能(IE)接墊221的邏輯準位相關聯，對於在標準商業化FPGA IC晶片200的未選擇的I/O連接埠(即I/O連接埠2、I/O連接埠3和I/O連接埠4)的每個小型I/O電路203中，其小型接收器375可以被其小型接收器375的第一資料輸入S_Inhibit禁止。
例如，參考第12A圖，標準商業化FPGA IC晶片200可以具有(1)邏輯準位(level)為“ 0”的晶片致能(CE)連接墊209，(2)處於邏輯準位(level)“ 1”之輸入使能(IE)連接墊221，(3)處於邏輯準位(level)“ 1”之IS1連接墊226，以及(4)處於邏輯準位(level)“ 0”之IS2連接墊226，標準商業化FPGA IC晶片200可以根據其晶片致能(CE)連接墊209上的邏輯準位(level)來啟用，並且可以根據其IS1和IS2連接墊226上的邏輯準位(level)來從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)選擇I/O連接埠(即I/O連接埠2)，對於標準商業化FPGA IC晶片200的所選I/O連接埠377(即I/O連接埠2)的每個小型I/O電路203，其小型接收器375可以通過小型接收器375之第一個資料輸入S_Inhibit激活，其中該第一個資料輸入S_Inhibit與標準商業化FPGA IC晶片200的輸入致能(IE)接墊221的邏輯準位相關聯，對於在標準商業化FPGA IC晶片200的未選擇的I/O連接埠(即I/O連接埠1、I/O連接埠3和I/O連接埠4)的每個小型I/O電路203中，其小型接收器375可以被其小型接收器375的第一資料輸入S_Inhibit禁止。
例如，參考第12A圖，標準商業化FPGA IC晶片200可以具有(1)邏輯準位(level)為“ 0”的晶片致能(CE)連接墊209，(2)處於邏輯準位(level)“ 1”之輸入使能(IE)連接墊221，(3)處於邏輯準位(level)“ 0”之IS1連接墊226，以及(4)處於邏輯準位(level)“ 1”之IS2連接墊226，標準商業化FPGA IC晶片200可以根據其晶片致能(CE)連接墊209上的邏輯準位(level)來啟用，並且可以根據其IS1和IS2連接墊226上的邏輯準位(level)來從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)選擇I/O連接埠(即I/O連接埠3)，對於標準商業化FPGA IC晶片200的所選I/O連接埠377(即I/O連接埠3)的每個小型I/O電路203，其小型接收器375可以通過小型接收器375之第一個資料輸入S_Inhibit激活，其中該第一個資料輸入S_Inhibit與標準商業化FPGA IC晶片200的輸入致能(IE)接墊221的邏輯準位相關聯，對於在標準商業化FPGA IC晶片200的未選擇的I/O連接埠(即I/O連接埠1、I/O連接埠2和I/O連接埠4)的每個小型I/O電路203中，其小型接收器375可以被其小型接收器375的第一資料輸入S_Inhibit禁止。
例如，參考第12A圖，標準商業化FPGA IC晶片200可以具有(1)邏輯準位(level)為“ 0”的晶片致能(CE)連接墊209，(2)處於邏輯準位(level)“ 0”之輸入使能(IE)連接墊221，(3)處於邏輯準位(level)“ 1”之IS1連接墊226，以及(4)處於邏輯準位(level)“ 1”之IS2連接墊226，標準商業化FPGA IC晶片200可以根據其晶片致能(CE)連接墊209上的邏輯準位(level)來啟用，並且可以根據其IS1和IS2連接墊226上的邏輯準位(level)來從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)選擇I/O連接埠(即I/O連接埠4)，對於標準商業化FPGA IC晶片200的所選I/O連接埠377(即I/O連接埠4)的每個小型I/O電路203，其小型接收器375可以通過小型接收器375之第一個資料輸入S_Inhibit激活，其中該第一個資料輸入S_Inhibit與標準商業化FPGA IC晶片200的輸入致能(IE)接墊221的邏輯準位相關聯，對於在標準商業化FPGA IC晶片200的未選擇的I/O連接埠(即I/O連接埠1、I/O連接埠2和I/O連接埠3)的每個小型I/O電路203中，其小型接收器375可以被其小型接收器375的第一資料輸入S_Inhibit禁止。
參照第12A圖，標準商業化FPGA IC晶片200可以包括(1)至少一個輸出選擇(OS)連接墊228，例如OS1連接墊和OS2連接墊，用以從其I/O埠377中選擇一個(例如I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)以通過用於其輸出操作的資料；以及(2)輸出使能(OE)連接墊227用以接收與I/O連接埠377的每一該小型輸入/輸出(I/O)電路203(如第5B圖中所示)之小型驅動器374的第一資料輸入S_Enable，依據從標準商業化FPGA IC晶片200外部的電路中之至少一輸出選擇(OS)連接墊228選擇，以啟用或禁用每個小型輸入/輸出(I/O)電路203的小型驅動器374。對於標準商業化FPGA IC晶片200之I/O連接埠377的每一該小型I/O電路203依據至少一輸出選擇(OS)連接墊228選擇，其小型驅動器374可經由其小型驅動器374的第一資料輸入S_Enable而啟用，從標準商業化FPGA IC晶片200的外部電路通過標準商業化FPGA IC晶片200的輸出致能(OE)連接墊227傳輸，以放大或通過其小型驅動器374的第二資料輸入S_Data_out，其與標準商業化FPGA IC晶片200中如第6圖及第7A圖至第7J圖的其中之一可編程邏輯單元2014之資料輸出相關聯，且係通過例如標準商業化FPGA IC晶片200中如第3A圖、第3B圖及第8圖一個(或多個)可編程交互連接線361，該第二資料輸入S_Data_out作為其小型驅動器374的資料輸出，以通過該I/O連接埠377的其中之一I/O連接墊372傳輸至標準商業化FPGA IC晶片200之外的外部電路。對於標準商業化FPGA IC晶片200的每個I/O連接埠377之每個小型I/O電路203，依據至少一個輸出選擇(OS)連接墊228沒有被選擇的I/O連接埠，可經由小型驅動器374的該第一資料輸入S_Enable禁用其小型驅動器374。
例如，參考第12A圖，標準商業化FPGA IC晶片200可以具有(1)邏輯準位(level)為“ 0”的晶片致能(CE)連接墊209，(2)邏輯準位(level)為“ 0”的輸出使能(OE)連接墊227，(3)邏輯準位(level)為“ 0”的OS1連接墊228和(4)邏輯準位(level)為“ 0”的OS2連接墊228，標準商業化FPGA IC晶片200可以根據其晶片致能(CE)連接墊209上的邏輯準位(level)來啟用，並且可以根據其OS1和OS2連接墊228上的邏輯準位(level)來從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)選擇I/O連接埠(即I/O連接埠1)通過輸出操作的資料。對於標準商業化FPGA IC晶片200的所選I/O連接埠377(即I/O連接埠1)的每個小型I/O電路203，其小型驅動器374可以通過小型驅動器374之第一個資料輸入S_Enable啟用，其中該第一個資料輸入S_Enable與標準商業化FPGA IC晶片200的輸出致能(OE)接墊227的邏輯準位相關聯，對於在標準商業化FPGA IC晶片200的未選擇的I/O連接埠(即I/O連接埠2、I/O連接埠3和I/O連接埠4)的每個小型I/O電路203中，其小型驅動器374可以被其小型驅動器374的第一資料輸入S_Enable禁用。
例如，參考第12A圖，標準商業化FPGA IC晶片200可以具有(1)邏輯準位(level)為“ 0”的晶片致能(CE)連接墊209，(2)邏輯準位(level)為“ 0”的輸出使能(OE)連接墊227，(3)邏輯準位(level)為“ 1”的OS1連接墊228和(4)邏輯準位(level)為“ 0”的OS2連接墊228，標準商業化FPGA IC晶片200可以根據其晶片致能(CE)連接墊209上的邏輯準位(level)來啟用，並且可以根據其OS1和OS2連接墊228上的邏輯準位(level)來從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)選擇I/O連接埠(即I/O連接埠2)通過輸出操作的資料。對於標準商業化FPGA IC晶片200的所選I/O連接埠377(即I/O連接埠2)的每個小型I/O電路203，其小型驅動器374可以通過小型驅動器374之第一個資料輸入S_Enable啟用，其中該第一個資料輸入S_Enable與標準商業化FPGA IC晶片200的輸出致能(OE)接墊227的邏輯準位相關聯，對於在標準商業化FPGA IC晶片200的未選擇的I/O連接埠(即I/O連接埠1、I/O連接埠3和I/O連接埠4)的每個小型I/O電路203中，其小型驅動器374可以被其小型驅動器374的第一資料輸入S_Enable禁用。
例如，參考第12A圖，標準商業化FPGA IC晶片200可以具有(1)邏輯準位(level)為“ 0”的晶片致能(CE)連接墊209，(2)邏輯準位(level)為“ 0”的輸出使能(OE)連接墊227，(3)邏輯準位(level)為“ 0”的OS1連接墊228和(4)邏輯準位(level)為“ 1”的OS2連接墊228，標準商業化FPGA IC晶片200可以根據其晶片致能(CE)連接墊209上的邏輯準位(level)來啟用，並且可以根據其OS1和OS2連接墊228上的邏輯準位(level)來從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)選擇I/O連接埠(即I/O連接埠3)通過輸出操作的資料。對於標準商業化FPGA IC晶片200的所選I/O連接埠377(即I/O連接埠3)的每個小型I/O電路203，其小型驅動器374可以通過小型驅動器374之第一個資料輸入S_Enable啟用，其中該第一個資料輸入S_Enable與標準商業化FPGA IC晶片200的輸出致能(OE)接墊227的邏輯準位相關聯，對於在標準商業化FPGA IC晶片200的未選擇的I/O連接埠(即I/O連接埠1、I/O連接埠2和I/O連接埠4)的每個小型I/O電路203中，其小型驅動器374可以被其小型驅動器374的第一資料輸入S_Enable禁用(disabled)。
例如，參考第12A圖，標準商業化FPGA IC晶片200可以具有(1)邏輯準位(level)為“ 0”的晶片致能(CE)連接墊209，(2)邏輯準位(level)為“ 1”的輸出使能(OE)連接墊227，(3)邏輯準位(level)為“ 1”的OS1連接墊228和(4)邏輯準位(level)為“ 1”的OS2連接墊228，標準商業化FPGA IC晶片200可以根據其晶片致能(CE)連接墊209上的邏輯準位(level)來啟用，並且可以根據其OS1和OS2連接墊228上的邏輯準位(level)來從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)選擇I/O連接埠(即I/O連接埠4)通過輸出操作的資料。對於標準商業化FPGA IC晶片200的所選I/O連接埠377(即I/O連接埠4)的每個小型I/O電路203，其小型驅動器374可以通過小型驅動器374之第一個資料輸入S_Enable啟用，其中該第一個資料輸入S_Enable與標準商業化FPGA IC晶片200的輸出致能(OE)接墊227的邏輯準位相關聯，對於在標準商業化FPGA IC晶片200的未選擇的I/O連接埠(即I/O連接埠1、I/O連接埠2和I/O連接埠3)的每個小型I/O電路203中，其小型驅動器374可以被其小型驅動器374的第一資料輸入S_Enable禁用(disabled)。
因此，參考第12A圖，在一個時脈週期中，I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)的其中之一，可以根據IS1和IS2連接墊226上的邏輯準位(level)來選擇，以通過輸入操作的資料，而另一個I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)，可以根據OS1和OS2連接墊228的邏輯準位(level)來選擇，以通過輸出操作的資料。輸入選擇(IS)墊226和輸出選擇(OS)墊228可提供作為I/O連接埠選擇連接墊。
參照第12A圖，標準商業化FPGA IC晶片200還可包括(1)多個電源連接墊205，用於將電源電壓Vcc經由一個(或多個)其固定交互連接線364施加至如第6圖及第7A圖至第7J圖中的可編程邏輯單元(LC)2014的查找表(LUT)210之其記憶體單元490、可編程邏輯單元(LC)2014的的多工器(MUXERs) 211、如第3A圖、第3B圖和第8圖所示之交叉點開關379的記憶體單元362及/或如第5B圖中其小型I/O電路203的小型驅動器374及小型接收器375，其中電壓Vcc電源電壓可能介於0.2V和2.5V之間、0.2V和2V之間、0.2V和1.5V之間、0.1V和1V之間、或0.2V和1V之間，或者小於或等於2.5V、2V、1.8V、1.5V或1V，以及(2)多個接地連接墊206，用於將接地參考電壓Vss經由一個(或多個)其固定交互連接線364施加至如第6圖及第7A圖至第7J圖中的可編程邏輯單元(LC)2014的查找表(LUT)210之其記憶體單元490、可編程邏輯單元(LC)2014的的多工器(MUXERs) 211、如第3A圖、第3B圖和第8圖所示之交叉點開關379的記憶體單元362及/或如第5B圖中其小型I/O電路203的小型驅動器374及小型接收器375。
參照第12A圖，標準商業化FPGA IC晶片200還可以包括時脈連接墊(CLK)229，該時脈連接墊229用以從標準商業化FPGA IC晶片200之外部電路及多個控制連接墊接收時脈信號，用以接收控制命令以控制標準商業化FPGA IC晶片200。
參照第12A圖，對於標準商業化FPGA IC晶片200，如第6圖和第7A圖至第7J圖所示其可編程邏輯單元(LC)2014，對於人造智能(AI)應用上係可以重新配置的。例如，在第一時脈中，標準商業化FPGA IC晶片200的可編程邏輯單元(LC)2014中的一個可以使其記憶體單元490被編程以執行“或(OR)”操作； 然而，在一個(或多個)事件發生之後，在第二時脈中，該標準商業化FPGA IC晶片200的其可編程邏輯單元(LC)2014之一可以使其記憶體單元490被編程為執行NAND操作以獲得更好的AI性能。
可替代地，第12B圖揭露本發明之另一實施例的標準商業化FPGA IC晶片的方塊圖的示意性上視圖。除了以下描述之外，第12B圖所示的標準商業化FPGA IC晶片200可以具有與第12A圖所示的相同的架構。對於由與圖1至第4圖所示相同的元件標號表示的元件，可以使用相同的標號。在第12A圖和第12B圖中，可以將第12B圖中所示的元件標號的說明/規格參考第12A圖中所示的元件標號的說明/規格。參照第12B圖，標準商業化FPGA IC晶片200可以包括多個輸入選擇(IS)連接墊231(例如，IS1、IS2、IS3和IS4連接墊)，每個連接墊用以接收分別與I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)的每個小型I/O電路203的小型接收器375之第一資料輸入S_Inhibit相關聯的資料輸入，為了更詳細地說明，IS1連接墊231可以接收與I/O連接埠1的每個小型I/O電路203的小型接收器375的第一資料輸入S_Inhibit相關聯的資料輸入； IS2連接墊231可以接收與I/O連接埠2的每個小型I/O電路203的小型接收器375的第一資料輸入S_Inhibit相關聯的資料輸入； IS3連接墊231可以接收與I/O連接埠3的每個小型I/O電路203的小型接收器375的第一資料輸入S_Inhibit相關聯的資料輸入； IS4連接墊231可以接收與I/O連接埠4的每個小型I/O電路203的小型接收器375的第一資料輸入S_Inhibit相關聯的資料輸入。標準商業化FPGA IC晶片200可以選擇以下形式：根據輸入選擇(IS)連接墊231(例如IS1、IS2、IS3和IS4連接墊)處的邏輯準位(level)，從其I/O連接埠377(例如I/O連接埠(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇一個(或多個)傳輸資料以進行其輸入操作。對於根據輸入選擇(IS)連接墊231處的邏輯準位(level)選擇的一個(或多個)I/O連接埠377中的每一個的每個小型I/O電路203，其小型接收器375可由小型接收器375之第一資料輸入S_Inhibit激活，第一資料輸入S_Inhibit係從標準商業化FPGA IC晶片200之外部電路通過其中之一輸入選擇(IS)連接墊231傳輸，以放大或通過小型接收器375的第二資料輸入，從標準商業化FPGA IC晶片200之外部電路通過一個(或多個)I/O連接埠377的每一個的其中之一I/O連接墊372傳輸，其係依據位在選擇(IS)連接墊231處的邏輯準位選擇，以作為小型接收器375的該資料輸出S_Data_in，其與商業化FPGA IC晶片200中如第6圖、第7A圖至第7J圖所示的其中之一可編程邏輯單元2014的輸入資料組之一資料輸入相關聯，例如經由商業化FPGA IC晶片200中如第3A圖、第3B圖和第8圖所示的一個(或多個)可編程交互連接線361傳輸。對於未依據標準商業化FPGA IC晶片200的輸入選擇(IS)連接墊231處的邏輯準位(level)選擇的每個I/O連接埠377的每個小型I/O電路203，其小型接收器375可以被其小型接收器375的第一資料輸入S_Inhibit禁止，該第一資料輸入S_Inhibit與在輸入選擇(IS)連接墊231之一處的邏輯準位(level)相關聯。
例如，參考第12B圖，標準商業化FPGA IC晶片200可以具有(1)邏輯準位(level)為“ 0”的晶片致能(CE)連接墊209，(2) 處於邏輯準位(level)“ 1”之IS1連接墊231，(3) 處於邏輯準位(level)“ 0”之IS2連接墊231，(4) 處於邏輯準位(level)“ 0”之IS3連接墊231，以及(5) 邏輯準位(level)為“ 0”的IS4連接墊231，標準商業化FPGA IC晶片200可以根據其晶片致能(CE)連接墊209的邏輯準位(level)來啟用，並且可以根據位在IS1、IS2、IS3和IS4連接墊231處的邏輯準位從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇一個(或多個)I/O連接埠(即I/O連接埠1)通過輸入操作的資料，對於標準商業化FPGA IC晶片200之所選擇的I/O連接埠(即I/O連接埠1)之該小型I/O電路203，其小型接收器375可經由小型接收器375的第一資料輸入S_Inhibit激活，其中該第一資料輸入S_Inhibit與標準商業化FPGA IC晶片200之位在IS1連接墊231處的邏輯準位相關聯。對於未選擇的I/O連接埠(即I/O連接埠2、I/O連接埠3和I/O連接埠4)的每個小型I/O電路203，其小型接收器375可被其小型接收器375的第一資料輸入S_Inhibit禁止，該一資料輸入S_Inhibit分別與位在標準商業化FPGA IC晶片200之IS2、IS3和IS2連接墊231處的邏輯準位(level)相關聯。
例如，參考第12B圖，標準商業化FPGA IC晶片200可以具有(1)邏輯準位(level)為“ 0”的晶片致能(CE)連接墊209，(2) 處於邏輯準位(level)“ 1”之IS1連接墊231，(3) 處於邏輯準位(level)“ 1”之IS2連接墊231，(4) 處於邏輯準位(level)“ 1”之IS3連接墊231，以及(5) 邏輯準位(level)為“ 1”的IS4連接墊231，標準商業化FPGA IC晶片200可以根據其晶片致能(CE)連接墊209的邏輯準位(level)來啟用，並且可以根據位在IS1、IS2、IS3和IS4連接墊231處的邏輯準位從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇一個(或多個)I/O連接埠(即I/O連接埠1) 在同時脈週期下通過輸入操作的資料，對於標準商業化FPGA IC晶片200之所選擇的I/O連接埠(即I/O連接埠1、I/O連接埠2、I/O連接埠3及I/O連接埠4)之該小型I/O電路203，其小型接收器375可經由小型接收器375的第一資料輸入S_Inhibit激活，其中該第一資料輸入S_Inhibit與標準商業化FPGA IC晶片200之位在IS1、IS2、IS3及IS4連接墊231處的邏輯準位相關聯。
參照第12B圖，標準商業化FPGA IC晶片200可以包括多個輸出選擇(OS)連接墊232，例如OS1、OS2、OS3和OS4連接墊，每個連接墊用以接收與I/O連接埠377的其中之一的每個小型I/O電路203的小型驅動器374的第一資料輸入S_Enable分別相關聯的一資料輸入，為了更詳細地說明，OS1連接墊232可以接收與I/O連接埠1的每個小型I/O電路203的小型驅動器374的第一資料輸入S_Enable相關聯的資料輸入；OS2連接墊232可以接收與I/O連接埠2的每個小型I/O電路203的小型驅動器374的第一資料輸入S_Enable相關聯的資料輸入； OS3墊232可以接收與I/O連接埠3的每個小型I/O電路203的小型驅動器374的第一資料輸入S_Enable相關聯的資料輸入； OS4連接墊232可以接收與I/O連接埠4的每個小型I/O電路203的小型驅動器374的第一資料輸入S_Enable相關聯的資料輸入。標準商業化FPGA IC晶片200可以根據輸出選擇(OS)連接墊232(例如，OS1、OS2、OS3和OS4連接墊)處具有邏輯準位(level)來選擇一個(或多個)I/O連接埠377(即是I/O連接埠1、I/O連接埠2、I/O連接埠3及I/O連接埠4)，以通過其輸出操作的資料，依據輸出選擇(OS)連接墊所處的邏輯準位所選擇的一個(或多個)I/O連接埠377中的每一個的每個小型I/O電路203，其小型驅動器374可以通過第一資料獲得，其係是從標準商業化FPGA IC晶片200之外部電路通過該輸出選擇(OS)連接墊232的其中一個放大或通過其小型驅動器374的第二資料輸入S_Data_out而獲得，該第二資料輸入S_Data_out係與標準商業化FPGA IC晶片200中如第6圖及第7A圖至第7J圖所示之可編程邏輯單元2014的其中之一的資料輸出相關聯並通過標準商業化FPGA IC晶片200中如第3A圖、第3B圖和第8圖所示的一個(或多個)可編程交互連接線361傳輸，該第二資料輸入S_Data_out作為小型驅動器374的資料輸出，以經由一個(或多個) I/O連接埠377的每一個之I/O連接墊372的其中之一輸出至標準商業化FPGA IC晶片200之外部電路，而I/O連接墊372的其中之一係依據輸出選擇(OS)連接墊232的邏輯準位來選擇。對於未依據標準商業化FPGA IC晶片200的輸出選擇(OS)連接墊232的邏輯準位(level)所選擇的每個I/O連接埠377的每個小型I/O電路203，其小型驅動器374可以被其小型驅動器374的第一資料輸入S_Enable禁用，該第一資料輸入S_Enable與在輸出選擇(OS)連接墊232之其中之一處的邏輯準位(level)相關聯。
例如，參考第12B圖，假設標準商業化FPGA IC晶片200可以具有(1)邏輯準位(level)為“ 0”的晶片致能(CE)連接墊209，(2)邏輯準位(level)為“ 0”的OS1連接墊232，(3)邏輯準位(level)為“ 1”的OS2連接墊232，(4)邏輯準位(level)為“ 1”的OS3連接墊232，以及(5) 邏輯準位(level)為“ 1”的OS4連接墊232，標準商業化FPGA IC晶片200可以根據其晶片致能(CE)連接墊209的邏輯準位(level)來啟用，並且可以根據其OS1、OS2、OS3和OS4連接墊232的邏輯準位(level)從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O3和I/O連接埠4)選擇一個(或多個)I/O連接埠(即I/O連接埠1)，用於通過該輸出操作的資料。對於標準商業化FPGA IC晶片200的所選I/O連接埠377(即I/O連接埠1)的每個小型I/O電路203，其小型驅動器374可以通過小型驅動器374之第一資料輸入S_Enable啟用。第一資料輸入S_Enable與標準商業化FPGA IC晶片200的OS1連接墊232上的邏輯準位(level)相關聯。對於標準商業化FPGA IC晶片200的中未選擇的I/O連接埠(即I/O連接埠2、I/ O連接埠3和I/O連接埠4)，可以通過其小型驅動器374的第一資料輸入S_Enable來禁用其小型驅動器374，該第一資料輸入S_Enable分別與OS2、OS3和OS4連接墊232的邏輯準位(level)相關聯。
例如，參考第12B圖，假設標準商業化FPGA IC晶片200可以具有(1)邏輯準位(level)為“ 0”的晶片致能(CE)連接墊209，(2)邏輯準位(level)為“ 0”的OS1連接墊232，(3)邏輯準位(level)為“0”的OS2連接墊232，(4)邏輯準位(level)為“0”的OS3連接墊232，以及(5) 邏輯準位(level)為“ 0”的OS4連接墊232，標準商業化FPGA IC晶片200可以根據其晶片致能(CE)連接墊209的邏輯準位(level)來啟用，並且可以根據其OS1、OS2、OS3和OS4連接墊232的邏輯準位(level)從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O3和I/O連接埠4)選擇全部I/O連接埠377，用於通過該輸出操作的資料。對於標準商業化FPGA IC晶片200的所選I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O3和I/O連接埠4)的每個小型I/O電路203，其小型驅動器374可以通過小型驅動器374之第一資料輸入S_Enable啟用，第一資料輸入S_Enable與標準商業化FPGA IC晶片200的OS1連接墊232上的邏輯準位(level)相關聯。對於標準商業化FPGA IC晶片200的中未選擇的I/O連接埠(即I/O連接埠2、I/ O連接埠3和I/O連接埠4)，可以通過其小型驅動器374的第一資料輸入S_Enable來禁用其小型驅動器374，該第一資料輸入S_Enable分別與OS1、OS2、OS3和OS4連接墊232的邏輯準位(level)相關聯。
因此，參考第12B圖，在一個時脈週期中，一個(或多個)I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O3和I/O連接埠4)可以根據在IS1、IS2、IS3和IS4連接墊231處的邏輯準位(level)來選擇，以傳輸用於輸入操作的資料，而另外一個(或多個)I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O3和I/O連接埠4)可根據OS1、OS2、OS3和OS4連接墊232上的邏輯準位(level)，來選擇，以傳輸用於輸出操作之資料。輸入選擇(IS)墊231和輸出選擇(OS)墊232可以被提供作為I/O連接埠選擇連接墊。
第12C圖揭露本發明之實施例的標準商業化FPGA IC晶片的佈局的上視圖。參照第12C圖，標準商業化FPGA IC晶片200可以包括以陣列排列設置的多個重複電路陣列(repetitive circuit arrays)2021，並且每個重複電路陣列2021可以包括以陣列排列設置的多個重複電路單元2020。每個重複電路單元2020可以包括如第6圖所示的可編程邏輯單元(LC)2014和/或如第2A圖至第2C圖、第3A圖及第3B圖和第8圖所示的用於可編程交互連接線的記憶體單元362。可編程邏輯單元(LC)2014可以被編程或配置為例如數位訊號處理器(DSP)、微控制器、加法器和/或乘法器的功能，如第2A圖至第2C圖，第3A圖、第3B圖和第8圖所示。對於標準商業化FPGA IC晶片200，其可編程交互連接線361可以將其重複電路單元2020中的相鄰兩個重複電路與鄰近的重複電路單元2020中的兩個中的重複電路2020耦接。標準商業化FPGA IC晶片200可以包括密封件環形電路2022在其四個邊緣處，將其重複電路陣列2021、其I/O連接埠277及其如第12A圖和第12B圖中各種電路包圍起來，以及在其邊界處以及密封環2022外部和周圍的劃線、切痕或晶片切割區域2023。例如，對於標準商業化FPGA IC晶片200，大於85％、90％、95％或99％的面積(不包括其密封環2022和劃線2023，即僅包括其密封環2022的內邊界2022a內的區域)用於其重複電路陣列2021；可替代地，其全部或大部分電晶體被用於其重複電路陣列2021。可替代地，對於標準商業化FPGA IC晶片200，沒有或極少區域提供作為其控制電路、I/O電路或硬宏(hard macros)，例如是少於15%, 10%, 5%, 2%或1%的面積(不包括其密封環2022和劃線2023，即僅包括其密封環2022的內邊界2022a內的區域)用於作為其控制電路、I/O電路或硬宏；可替代地，沒有或極少的電晶體提供作為其控制電路、I/O電路或硬宏(hard macros)，例如是數量少於15%, 10%, 5%, 2%或1%的全部電晶體的數量用於作為其控制電路、I/O電路或硬宏。
標準商業化複數FPGA IC晶片200可以具有標準的共同特徵、數量或規格：(1)其常規重複邏輯陣列的可編程邏輯陣列或部分的數量可以等於或大於2, 4, 8, 10或16，其中其常規重複邏輯陣列可包括如第7A圖至第7J圖所示的可編程邏輯區塊(或元件)201，其計數等於或大於128K, 512K, 1M, 4M, 8M, 16M, 32M或80M； (2)其常規記憶體陣列可以具有等於或大於2、4、8、10或16的記憶體庫(banks)的數量，其中其常規記憶體陣列可以包括位元數等於或大於1M, 10M, 50M, 100M, 200M或500M的記憶體單元； (3)輸入到其每個可編程邏輯區塊(或元件)201的資料的數量可以大於或等於4、8、16、32、64、128或256； (4)其施加的電壓可以在0.1V至1.5V之間、0.1V至1.0V之間、0.1V至0.7V之間或0.1V至0.5V之間； (4)如第12A圖及第12B圖的其I/O墊372，可以在佈局、位置、數量和功能方面的考量下排列設置。
專用於可編程交互連接(dedicated programmable-interconnection, DPI)之積體電路(IC)晶片之說明
第13圖係為根據本申請案之實施例所繪示之專用於可編程交互連接(dedicated programmable-interconnection, DPI)之積體電路(IC)晶片之上視圖。
請參見第13圖，專用於可編程交互連接(DPI)之積體電路(IC)晶片410包括：(1)多個記憶體矩陣區塊423，係以陣列的方式排列於其中間區域；(2)多組的交叉點開關379，如第3A圖、第3B圖及第8圖所描述之內容，其中每一組係在記憶體矩陣區塊423其中一個的周圍環繞成一環或多環的樣式；以及(3)多個小型I/O電路203，如第5B圖所描述之內容，其中每一個的輸出S_Data_in係由具有與如第3A圖、第3B圖及第8圖所繪示之交叉點開關379之節點N23-N26其中一個的一資料輸入相關聯的小型接收器375經由可編程交互連接線361其中一條(或多條)提供，及由具有與如第3A圖、第3B圖及第8圖所繪示之交叉點開關379之節點N23-N26其中一個的一資料輸出相關聯的小型驅動器374經由可編程交互連接線361其中一條(或多條)提供，。在每一個的記憶體矩陣區塊423中，設有多個的記憶體單元362，其每一個記憶體單元362可以是如第1A圖或第1B圖所繪示之記憶單元398，其中DPIIC晶片410可提供如第3A圖或第3B圖所示的其第一型或第二型的交叉點開關379的第一類型的通過/不通過開關258(靠近在每一記憶體矩陣區塊423)，每一DPIIC410的其記憶體矩陣區塊423的每一個其記憶體單元362(即配置編程記憶體(configuration-programming-memory, CPM)單元)的其中之一個之一資料輸出(即CPM資料)相關聯的資料輸入SC-3(如第2A圖所示)，其可參考至如第1A圖或第1B圖中所示記憶體單元398的資料輸出Out1及Out2的其中之一。或者，在每一個的記憶體矩陣區塊423中，設有多個的記憶體單元362，其每一個記憶體單元362可以是如第1A圖或第1B圖所繪示之記憶單元398，其中DPIIC晶片410可提供如第3A圖或第3B圖所示的其第一型或第二型的交叉點開關379的第三類型的通過/不通過開關258(靠近在每一記憶體矩陣區塊423)，每一DPIIC410具有其記憶體矩陣區塊423的每一個其記憶體單元362(即配置編程記憶體(configuration-programming-memory, CPM)單元)的其中之一個之一資料輸出(即CPM資料)相關聯的資料輸入SC-5及SC-6(如第2C圖所示)，其可參考至如第1A圖或第1B圖中所示記憶體單元398的資料輸出Out1及Out2的其中之一。或者，在每一個的記憶體矩陣區塊423中，設有多個的記憶體單元362，其每一個記憶體單元362可以是如第1A圖或第1B圖所繪示之記憶單元398，其中DPIIC晶片410可提供如第8圖所示的其第三型的交叉點開關379的多工器211(靠近在每一記憶體矩陣區塊423)，每一DPIIC410具有其記憶體矩陣區塊423中的每一個其記憶體單元362(即配置編程記憶體(configuration-programming-memory, CPM)單元)的其中之一個之一資料輸出(即CPM資料)相關聯的，用於多工器211的每一個之第一輸入資料組的複數資料輸入之第一組輸入點，其可參考至如第1A圖或第1B圖中所示記憶體單元398的資料輸出Out1及Out2的其中之一。
請參見第13圖，DPIIC晶片410包括多條晶片內交互連接線(未繪示)，其中每一條晶片內交互連接線可以在相鄰兩個記憶體矩陣區塊423之間的上方空間延伸且耦接例如第3A圖、第3B圖及第8圖中的其中之一交叉點開關379的節點N23至節點N26的其中之一，其中晶片內交互連接線可以是如第3A圖、第3B圖及第8圖所描述之可編程交互連接線361。DPIIC晶片410之如第5B圖所描述之小型I/O電路203其具有資料輸出S_Data_in的小型接收器375可經由一條(或多條)可編程交互連接線361通過及提供具有第一資料輸入S_Enable的小型驅動器374經由另一條(或多條)可編程交互連接線361通過，及經由另外另一條(或多條)可編程交互連接線通過該第二資料輸入S_Data_out。
請參見第13圖，DPIIC晶片410可以包括多個金屬(I/O)接墊372，如第3B圖所描述的內容，其每一個係垂直地設在其中一小型I/O電路203上方，並連接該其中一小型I/O電路203之節點381。該DPIIC晶片410在第一時脈週期時，來自如第3A圖、第3B圖或第8圖所繪示之交叉點開關379之節點N23-N26其中之一的資料，其係與其小型I/O電路203的其中之一個的小型驅動器374之第二資料輸入S_Data_out相關聯且經由其第一組記憶體單元362通過一條(或多條)可編程交互連接線361進行編程，該其中一小型I/O電路203之小型驅動器374可以放大或通過小型I/O電路203的其中之一個的小型驅動器374之第二資料輸入S_Data_out作為小型I/O電路203的其中之一個的小型驅動器374之資料輸出，以傳輸至其I/O連接墊372的其中之一個，該I/O連接墊372垂直地位在該其中一小型I/O電路203之上方的金屬(I/O)接墊372以傳送至DPIIC晶片410之外部的電路。在第二時脈週期中，來自DPIIC晶片410之外部的電路之資料，其與該其中一小型I/O電路203之小型接收器375的第二資料輸入相關聯且通過金屬(I/O)接墊372其中之一傳輸，該其中一小型I/O電路203之小型接收器375可以放大或通過其中之一小型I/O電路203之小型接收器375的第二資料輸入，以作為其中之一小型I/O電路203之小型接收器375的資料輸出output S_Data_in，該資料輸出output S_Data與如第3A圖、第3B圖或第8圖所繪示之交叉點開關379之節點N23-N26其中之一相關聯，通過另一條(或多條)可編程交互連接線361經由一第二組其記憶體單元362將另一個(或多個)可編程交互連接線361編程。
請參見第13圖，DPIIC晶片410還包括(1)多個電源接墊205，可以經由一或多條之固定交互連接線364施加電源供應電壓Vcc至如第3A圖、第3B圖或第8圖所描述之用於交叉點開關379之記憶體單元362及/或其交叉點開關379，其中電源供應電壓Vcc可以是介於0.2伏特至2.5伏特之間、介於0.2伏特至2伏特之間、介於0.2伏特至1.5伏特之間、介於0.1伏特至1伏特之間、介於0.2伏特至1伏特之間或是小於或等於2.5伏特、2伏特、1.8伏特、1.5伏特或1伏特；以及(2)多個接地接墊206，可以經由一或多條之固定交互連接線364傳送接地參考電壓Vss至如第3A圖、第3B圖或第8圖所描述之用於交叉點開關379之記憶體單元362及/或其交叉點開關379。
如第13圖所示，DPIIC晶片410更包括如第1A圖中用於資料鎖存或儲存的緩存記憶體(cache memory)之複數6T SRAM單元。每一6T SRAM單元398可包括二開關449(例如是N型或P型MOS電晶體)用於位元資料傳輸及位元條資料傳輸，及包括二對P型MOS電晶體447及N型MOS電晶體448用於資料鎖存或儲存節點，用作為DPIIC晶片410之緩存記憶體的每一6T SRAM單元398，其二開關449可執行寫入資料的控制至每一該6T SRAM單元398中，及讀取儲存在每一6T SRAM單元398中的資料，該DPIIC晶片410更包括用於從作為緩存記憶體的6T SRAM單元398中讀取資料的感應放大器。
邏輯驅動器說明
第14圖係為根據本申請案之實施例所繪示之標準商業化邏輯驅動器之上視示意圖。請參見第14圖，標準商業化邏輯驅動器300封裝有如上所述的PC IC晶片269，例如是多個的圖形處理晶片(GPU)晶片269a、一個的中央處理晶片(CPU)晶片269b及數位訊號處理器(DSP)晶片270。再者，標準商業化邏輯驅動器300還封裝有多個的高速高頻寬的記憶體(HBM) IC晶片251，其每一個係相鄰於其中一個的GPU晶片269a，用於與該其中一個的GPU晶片269a進行高速與高頻寬的資料傳輸。在標準商業化邏輯驅動器300中，每一個的高速高頻寬的記憶體(HBM) IC晶片251可以是高速高頻寬的動態隨機存取記憶體(DRAM)晶片、高速高頻寬的靜態隨機存取記憶體(SRAM)晶片、磁阻式隨機存取記憶體(MRAM)晶片或電阻式隨機存取記憶體(RRAM)晶片。標準商業化邏輯驅動器300還封裝有複數個標準商業化FPGA IC晶片200及一或多個的非揮發性記憶體(NVM) IC晶片250，非揮發性記憶體(NVM) IC晶片250用以儲存從HBM IC晶片251的資料資訊記憶體(data information memory (DIM))單元來的資料。該邏輯驅動器300還包括創新的應用特定IC(application-specific-IC, ASIC)或客戶自有工具(customer-owned-tooling (COT))晶片402(以下簡稱IAC)的封裝，而用於智慧財產(IP)電路、特定應用(application-specific (AS))電路、類比電路、混合模式信號電路、射頻（RF）電路和/或發射器電路、傳送電路、接收電路或收發器電路等。CPU晶片269b、專用控制晶片260、標準商業化FPGA IC晶片200、GPU晶片269a、非揮發性記憶體(NVM) IC晶片250、IAC晶片402及高速高頻寬的記憶體(HBM) IC晶片251係在邏輯驅動器300中排列成矩陣的形式，邏輯驅動器300可以進一步封裝有專用控制和輸入/輸出t (I/O)晶片260，以控制其CPU晶片269b、DSP晶片270、標準商品FPGA IC晶片200、GPU晶片269a、NVM IC晶片250、IAC晶片402和HBMIC晶片251中的任何兩個之間的數據傳輸。專用控制和輸入/輸出(I/O)晶片260可以替換為專用控制晶片。該CPU晶片269b、DSP晶片270、專用控制和輸入/輸出(I/O)晶片260、標準商業化FPGA IC晶片200、GPU晶片269a、非揮發性記憶體(NVM) IC晶片250、IAC晶片402及高速高頻寬的記憶體(HBM) IC晶片251可排列設置為一矩陣，其中該CPU晶片269b及專用控制及I/O晶片260可設置在一中間區域，此中間區域被具有標準商業化FPGA IC晶片200、GPU晶片269a、非揮發性記憶體(NVM) IC晶片250、IAC晶片402及高速高頻寬的記憶體(HBM) IC晶片251之周邊地區包圍。
請參見第14圖，標準商業化邏輯驅動器300包括晶片間交互連接線371，可以在標準商業化FPGA IC晶片200、非揮發性記憶體(NVM) IC晶片250、專用控制及I/O晶片260、GPU晶片269a、CPU晶片269b。DSP晶片270、IAC晶片402及高速高頻寬的記憶體(HBM) IC晶片251其中相鄰的兩個之間。標準商業化邏輯驅動器300可以包括複數個DPIIC晶片410，對準於垂直延伸之一束晶片間交互連接線371及水平延伸之一束晶片間交互連接線371之交叉點處。每一DPIIC晶片410係設在標準商業化FPGA IC晶片200、非揮發性記憶體(NVM) IC晶片250、專用控制及I/O晶片260、GPU晶片269a、CPU晶片269b、DSP晶片270、IAC晶片402及高速高頻寬的記憶體(HBM) IC晶片251其中四個的周圍及該其中四個的角落處。該晶片間交互連接線371可由可編程交互連接線361形成。資料之傳輸可以(1)經由標準商業化FPGA IC晶片200之小型I/O電路203，在晶片間交互連接線371之可編程交互連接線361與標準商業化FPGA IC晶片200之可編程交互連接線361之間進行；以及(2)經由DPIIC晶片410之小型I/O電路203，在晶片間交互連接線371之可編程交互連接線361與DPIIC晶片410之可編程交互連接線361之間進行。
請參見第14圖，每一個的標準商業化商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至全部的DPIIC晶片410，每一個的標準商業化商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至專用控制及I/O晶片260，每一個的標準商業化商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至二個非揮發性記憶體(NVM) IC晶片250，每一個的標準商業化商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至全部的PCIC晶片(例如是GPU)269a，每一個的標準商業化商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至PCIC晶片(例如是CPU)269b，一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361可耦接標準商業化商業化FPGA IC晶片200其中之一至HBMIC晶片251的其中之一，每一個的標準商業化商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至其中之一HBM IC晶片251，其係相鄰於其中之一標準商業化FPGA IC晶片200且用於與該其中一個的標準商業化FPGA IC晶片200進行資料傳輸/通訊，其中之一HBM IC晶片251的資料位元寬度等或大於64、128、256、512、1024、2048、4096、8K、或16K。每一標準商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至其它的標準商業化FPGA IC晶片200。每一標準商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至該IAC晶片402，每一個的DPIIC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至專用控制及I/O晶片260，每一個的DPIIC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至全部的非揮發性記憶體(NVM) IC晶片250，每一個的DPIIC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至全部的PCIC晶片(例如是GPU)269a，每一個的DPIIC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至PCIC晶片(例如是CPU)269b，一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361可耦接每一DPIIC晶片410至DSP晶片270，每一個的DPIIC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至全部的高速高頻寬的記憶體(HBM) IC晶片251，每一個的DPIIC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至其它的DPIIC晶片410，每一個的DPIIC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至該IAC晶片410。PCIC晶片(例如是CPU)269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至全部的PCIC晶片(例如是GPU)269a，一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361可耦接DSP晶片270至GPU晶片269a，PCIC晶片(例如是CPU)269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至二個非揮發性記憶體(NVM) IC晶片250，PCIC晶片(例如是CPU)269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至其中之一HBM IC晶片251，其係相鄰於其中之一PCIC晶片(例如是CPU)269b，用於與該其中一個的PCIC晶片(例如是CPU)269b進行資料傳輸/通訊，其中之一HBM IC晶片251的資料位元寬度等或大於64、128、256、512、1024、2048、4096、8K、或16K。CPU晶片269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至該IAC晶片402，一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361可耦接DSP晶片270至IAC晶片402，一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361可耦接CPU晶片269b至DSP晶片270。其中一個的PCIC晶片(例如是GPU)269a可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至其中一個的高速高頻寬的記憶體(HBM) IC晶片251，其係相鄰於其中之一PCIC晶片(例如是GPU)269a，且在該其中一個的PCIC晶片(例如是GPU)269a與該其中一個的高速高頻寬的記憶體(HBM) IC晶片251之間所進行傳輸的資料位元寬度可以是大於或等於64、128、256、512、1024、2048、4096、8K或16K，每一個的PCIC晶片(例如是GPU)269a可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至二個非揮發性記憶體(NVM) IC晶片250，每一個的PCIC晶片(例如是GPU)269a可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至其它的PCIC晶片(例如是GPU)269a，每一個的PCIC晶片(例如是GPU)269a可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至該IAC晶片402。每一個的非揮發性記憶體(NVM) IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至專用控制及I/O晶片260，每一個的高速高頻寬的記憶體(HBM) IC晶片251可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至專用控制及I/O晶片260，每一個的PCIC晶片(例如是GPU)269a可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至專用控制及I/O晶片260，PCIC晶片(例如是CPU)269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至專用控制及I/O晶片260，一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361可耦接DSP晶片270至專用控制及I/O晶片260，每一個的非揮發性記憶體(NVM) IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至全部的高速高頻寬的記憶體(HBM) IC晶片251，每一個的非揮發性記憶體(NVM) IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至該IAC晶片402。每一高速高頻寬的記憶體(HBM) IC晶片251可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至該IAC晶片402。每一該IAC晶片402可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至該專用控制及I/O晶片260。每一個的非揮發性記憶體(NVM) IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至其它的非揮發性記憶體(NVM) IC晶片250，每一個的高速高頻寬的記憶體(HBM) IC晶片251可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至其它的高速高頻寬的記憶體(HBM) IC晶片251。
請參見第14圖，邏輯驅動器300可以包括多個專用I/O晶片265，位在邏輯驅動器300之周圍區域，其係環繞邏輯驅動器300之中間區域，其中邏輯驅動器300之中間區域係容置有標準商業化FPGA IC晶片200、NVMIC晶片250、專用控制及I/O晶片260、GPU晶片269a、CPU晶片269b、DSP晶片270、高速高頻寬的記憶體(HBM) IC晶片251、該IAC晶片402及DPIIC晶片410。每一個的標準商業化FPGA IC晶片200可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的專用I/O晶片265，每一個的DPIIC晶片410可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的專用I/O晶片265，每一個的NVMIC晶片250可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的專用I/O晶片265，專用控制及I/O晶片260可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的專用I/O晶片265，每一個的GPU晶片269a可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的專用I/O晶片265，CPU晶片269b可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的專用I/O晶片265，DSP晶片270可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的專用I/O晶片265，高速高頻寬的記憶體(HBM) IC晶片251可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的專用I/O晶片265，。該IAC晶片402可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的專用I/O晶片265。對於標準商業化邏輯驅動器300，其專用控制及I/O晶片260用以控制每一專用控制及I/O晶片260與其CPU晶片269b、DSP晶片270、標準商業化FPGA IC晶片200、GPU晶片269a、NVM IC晶片250、IAC晶片402及HBM IC晶片251其中之一個之間的資料傳輸。
如第14圖所示，該標準商業化邏輯驅動器300在操作時，與每一DPIIC晶片410排列設置之第1A圖中的該6T SRAM單元398作為存取記憶體，以儲存來自於任一CPU晶片269b、DSP晶片270、專用控制及I/O晶片及I/O260、標準商業化FPGA IC晶片200、GPU晶片269a、NVM IC晶片250、IAC晶片402及HBM IC晶片251所傳來的資料。
邏輯驅動器的交互連接線
第15圖係為根據本申請案之實施例所繪示之在標準商業化邏輯驅動器中交互連接線形式之示意圖。如第15圖所示，二方塊200係代表在如第14圖所繪示之標準商業化邏輯驅動器300中二不同群組之標準商業化FPGA IC 晶片200，DPI IC晶片410係代表在如第14圖所繪示之標準商業化邏輯驅動器300中DPI IC晶片410之組合，方塊360係代表在如第14圖所繪示之標準商業化邏輯驅動器300中專用I/O晶片265、專用控制及I/O晶片260之組合。
請參見第14圖及第15圖，對於標準商業化邏輯驅動器300，在該方塊360中之每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至其中之一的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由在該方塊360中之一或多條晶片間交互連接線371之可編程交互連接線361耦接至其中之一DPI IC晶片410之小型I/O電路203，在該方塊360中之每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的DPI IC晶片410之小型I/O電路203，在該方塊360中之每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至DPIIC晶片410的其中之一個的小型I/O電路203。
請參見第14圖及第15圖，對於該標準商業化邏輯驅動器300，一或多條晶片間交互連接線371之可編程交互連接線361可耦接每一DPIC晶片410的小型I/O電路203至標準商業化FPGA IC晶片200的其中之一的小型I/O電路203，一或多條晶片間交互連接線371之可編程交互連接線361可耦接每一DPIC晶片410的小型I/O電路203至另一DPIC晶片410的小型I/O電路203。晶片間交互連接線371之一條(或多條)固定交互連接線364可耦接至每一該DPIIC晶片410之一個(或多個) 小型I/O電路203至標準商業化FPGA IC晶片200的其中之一的小型I/O電路203；晶片間交互連接線371之一條(或多條)固定交互連接線364可耦接至每一該DPIIC晶片410之一個(或多個)小型I/O電路203至另一DPIIC晶片410之一個(或多個)小型I/O電路203。
請參見第14圖及第5圖，對於該標準商業化邏輯驅動器300，每一個的標準商業化FPGA IC 晶片200之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至其他全部的標準商業化FPGA IC 晶片200之小型I/O電路203，每一個的標準商業化FPGA IC 晶片200之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364耦接至另外的標準商業化FPGA IC 晶片200之小型I/O電路203。
請參見第14圖及第15圖，對於該標準商業化邏輯驅動器300，在方塊360中的專用控制及I/O晶片260之一個(或多個)小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至每一標準商業化FPGA IC 晶片200之小型I/O電路203，在方塊360中的專用控制及I/O晶片260之一個(或多個)小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至DPIIC晶片410的一個(或多個)小型I/O電路203；在方塊360中的專用控制及I/O晶片之一個(或多個)小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364耦接至DPIIC晶片410的一個(或多個)小型I/O電路203；在方塊360中的專用控制及I/O晶片260之一個(或多個)大型I/O電路341可以經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364耦接至每一專用I/O晶片265的大型I/O電路341；在方塊360中的專用控制及I/O晶片260之一個(或多個)大型I/O電路341可以經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364可耦接至位在標準商業化邏輯驅動器300之外的外部電路271。
請參見第14圖及第15圖，對於該標準商業化邏輯驅動器300，在方塊360中的每一專用I/O晶片265之一個(或多個)大型I/O電路341可以耦接至位在標準商業化邏輯驅動器300之外的外部電路271。
(1)用於操作的交互連接線
如第14圖及第15圖所示，對於標準商業化邏輯驅動器300，每一該標準商業化FPGA IC晶片200可經由其晶片內交互連接線502的一或多條固定交互連接線364從其非揮發性記憶體IC晶片250中重新加載該結果值或第一個編程碼至每一標準商業化FPGA IC晶片200的記憶體單元490中，因而該結果值或第一編程碼可被儲存或鎖在用於編程如第6圖、第7A圖至第7J圖中其中之一可編程邏輯單元2014的其中之一記憶體單元490。每一該標準商業化FPGA IC晶片200可經由其晶片內交互連接線502的一或多條固定交互連接線364從\非揮發性記憶體IC晶片250中重新加載該第二個編程碼至每一該標準商業化FPGA IC晶片200之記憶體單元362，以編程如第2A圖至第2C圖、第3A圖、第3B圖及第8圖中所示的每一該標準商業化FPGA IC晶片200之通過/不通過開關258或交叉點開關379，每一該DPIIC晶片410可從其非揮發性記憶體IC晶片250中重新加載該第三個編程碼至每一該DPIIC晶片410的記憶體單元362，因此該第三編程碼可被儲存或鎖在用於編程如第2A圖至第2C圖、第3A圖、第3B圖、第8圖及第13圖中DPIIC晶片410的通過/不通過開關258或交叉點開關379的記憶體單元362。
因此，請參見第14圖及第15圖，在一實施例中，標準商業化邏輯驅動器300的其中之一個的專用I/O晶片265之大型I/O電路341可以驅動來自標準商業化邏輯驅動器300之外的外部電路271之資料至其小型I/O電路203，該其中之一個的專用I/O晶片265之小型I/O電路203可以驅動該資料經由標準商業化邏輯驅動器300中的一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至標準商業化邏輯驅動器300的其中之一個的DPIIC晶片410之第一個的小型I/O電路203。針對該其中之一個的DPIIC晶片410，其第一個的小型I/O電路203可以驅動該資料經由其晶片內交互連接線之第一個的可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該資料由其晶片內交互連接線之第一個的可編程交互連接線361通過至其晶片內交互連接線之第二個的可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該資料經由標準商業化邏輯驅動器300的一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至標準商業化邏輯驅動器300的其中之一個的標準商業化FPGA IC 晶片200之小型I/O電路203。針對該其中之一個的標準商業化FPGA IC 晶片200，其小型I/O電路203可以驅動該資料經由如第12A圖及第12B圖所繪示之其晶片內交互連接線502之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可將該資料經由其晶片內交互連接線502之第一組之可編程交互連接線361通過至其晶片內交互連接線502之第二組之可編程交互連接線361進行傳送，以與其可編程邏輯單元(LC)2014(如第6圖及第7A圖至第7H圖中所示)的其中之一個之第一輸入組的一資料輸入相關聯。
請參見第14圖及第15圖，在另一實施例中，標準商業化邏輯驅動器300中的第一個的標準商業化FPGA IC 晶片200之可編程邏輯單元(LC)2014(如第66圖及第7A圖至第7J圖所示)具有資料輸出，以通過其晶片內交互連接線502之第一組之可編程交互連接線361可以傳送至其交叉點開關379，其交叉點開關379可通過其中之一可編程邏輯單元(LC)2014的其中之一的該資料輸出，經由其晶片內交互連接線502之第一組之可編程交互連接線361通過至其晶片內交互連接線502之第二組之可編程交互連接線361進行傳送，以傳送至其小型I/O電路203，其小型I/O電路203可以驅動該編程邏輯單元(LC)2014的資料輸出經由標準商業化邏輯驅動器300中的一或多條之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361，傳輸至標準商業化邏輯驅動器300中的其中之一DPIIC晶片410的該小型I/O電路203的第一個，針對該其中之一個的DPIIC晶片410，其第一個的小型I/O電路203可以驅動其中之一該編程邏輯單元(LC)2014的資料輸出經由其晶片內交互連接線之第一組之可編程交互連接線361傳送至其交叉點開關379的其中之一個，其交叉點開關379可以將其中之一該編程邏輯單元(LC)2014的資料輸出經由其晶片內交互連接線之第一組之可編程交互連接線361通過至其晶片內交互連接線之第二組之可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動其中之一該編程邏輯單元(LC)2014的資料輸出經由標準商業化邏輯驅動器300的一或多條之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至標準商業化邏輯驅動器300之第二個的標準商業化FPGA IC 晶片200之小型I/O電路203。針對第二個的標準商業化FPGA IC 晶片200，其小型I/O電路203可以驅動其中之一該編程邏輯單元(LC)2014的資料輸出經由晶片內交互連接線502之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將其中之一該編程邏輯單元(LC)2014的資料輸出經由其晶片內交互連接線502之第一組之可編程交互連接線361及通過至其晶片內交互連接線502之第二組之可編程交互連接線361進行傳送，以與其可編程邏輯單元(LC)2014(如第6圖及第7A圖至第7H圖中所示)的其中之一個之輸入資料組的一資料輸入相關聯。
請參見第14圖及第5圖，在另一實施例中，標準商業化邏輯驅動器300之標準商業化FPGA IC 晶片200之可編程邏輯單元(LC)2014 (如第6圖及第7A圖至第7J圖中所示)具有一資料輸出，以經由其晶片內交互連接線502之第一組之可編程交互連接線361通過傳送至其交叉點開關379，其交叉點開關379可以將其中之一該編程邏輯單元(LC)2014的資料輸出經由其晶片內交互連接線502之第一組之可編程交互連接線361通過資料至其晶片內交互連接線502之第二組之可編程交互連接線361進行傳送，以傳送至其小型I/O電路203，其小型I/O電路203可以驅動其中之一該編程邏輯單元(LC)2014的資料輸出經由該標準商業化FPGA IC晶片的一或多條之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送資料至該標準商業化FPGA IC晶片200的其中之一個的DPIIC晶片410之第一個的小型I/O電路203。針對該其中之一個的DPIIC晶片410，其第一個的小型I/O電路203可以驅動其中之一該編程邏輯單元(LC)2014的資料輸出經由其晶片內交互連接線之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將其中之一該編程邏輯單元(LC)2014的資料輸出經由其晶片內交互連接線之第一組之可編程交互連接線361切換至其晶片內交互連接線之第二組之可編程交互連接線361進行資料傳送，以傳送資料至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動其中之一該編程邏輯單元(LC)2014的資料輸出經由該標準商業化FPGA IC晶片200的一或多條之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至其中之一個的專用I/O晶片265之小型I/O電路203。針對該其中之一個的專用I/O晶片265，其小型I/O電路203可以驅動其中之一該編程邏輯單元(LC)2014的資料輸出傳送至其大型I/O電路341，以傳送至位在標準商業化邏輯驅動器300之外的外部電路271。
(3) 可存取性
請參見第14圖及第15圖，標準商業化邏輯驅動器300之外部電路271不被允許從在該標準商業化邏輯驅動器300中任一NVM IC晶片250及DPIIC晶片410重新加載該結果值及第一、第二及第三編程碼，或者是，標準商業化邏輯驅動器300之外部電路271也可被允許從在該標準商業化邏輯驅動器300中任一NVM IC晶片250重新加載該結果值及第一、第二及第三編程碼。
依據標準商業化FPGA IC晶片和/或HBM IC晶片的可擴展邏輯結構的資料和控制匯流排
第16圖為本發明實施例中依據一個(或多個)標準商業化FPGA IC晶片和HBM記憶體IC晶片所建構的一可擴展邏輯結構的複數資料匯流排及一個(或多個)標準商業化FPGA IC晶片的複數控制匯流排，參照第12A圖、第12B圖、第14圖及第16圖，標準商業化邏輯驅動器300可以設置有多個控制匯流排416，每個控制匯流排由其晶片間交互連接線371的多個可編程交互連接線361或其晶片間交互連接線371的多個固定交互連接線364構成。
例如，在如第12A圖所示的排列設置中，對於標準商業化邏輯驅動器300，其控制匯流排416之一可以耦接其所有標準商業化FPGA IC晶片200彼此間的輸入使能(IE)連接墊221。它的另一個控制匯流排416可以將其所有標準商業化FPGA IC晶片200的IS1連接墊226彼此耦接，其控制匯流排416中的另一個可以將其所有標準商業化FPGA IC晶片200的IS2連接墊226彼此耦接，其控制匯流排416中的另一個可以將其所有標準商業化FPGA IC晶片200的輸出使能(OE)連接墊227彼此耦接，其控制匯流排416中的另一個可以將其所有標準商業化FPGA IC晶片200的OS1連接墊228彼此耦接，其控制匯流排416中的另一個可以將其所有標準商業化FPGA IC晶片200的OS2連接墊228彼此耦接。
例如，在如第12B圖所示的排列設置中，對於標準商業化邏輯驅動器300，其控制匯流排416之一可以將其所有標準商業化FPGA IC晶片200的IS1連接墊231彼此耦接。其控制匯流排416中的另一個可以將其所有標準商業化FPGA IC晶片200的IS2連接墊231彼此耦接。另一個控制匯流排416可以將其所有標準商業化FPGA IC晶片200的IS3連接墊231彼此耦接。其控制匯流排416中的另一個可以將其所有標準商業化FPGA IC晶片200的IS4連接墊231彼此耦接。其控制匯流排416中的另一個可以將其所有標準商業化FPGA IC晶片200的OS1連接墊232彼此耦接。其控制匯流排416中的另一個可以將其所有標準商業化FPGA IC晶片200的OS2連接墊232彼此耦接。其控制匯流排416中的另一個可以將其所有標準商業化FPGA IC晶片200的OS3連接墊232彼此耦接。其控制匯流排416中的另一個可以將其所有標準商業化FPGA IC晶片200的OS4連接墊232彼此耦接。
參照第12A圖、第12B圖、第14圖圖和第16圖，標準商業化邏輯驅動器300可以設置有多個晶片致能(CE)線417，每條線由其晶片間交互連接線371的一個(或多個)可編程交互連接線361或一個(或多個)晶片間交互連接線371的固定交互連接線364耦接至其標準商業化FPGA IC晶片200之一的晶片致能(CE)連接墊209。
此外，參照第12A圖、第12B圖、第14圖及第16圖，標準商業化邏輯驅動器300可以設置有一組資料匯流排(data buses)315，以用於可擴展的交互連接線結構中。在這種情況下，對於標準商業化邏輯驅動器300，其資料匯流排(data buses)315的組/集合中可以包括四個資料匯流排(data buses)子集或資料匯流排(data buses)(例如是315A, 315B, 315C及315D)，每個都耦接至或與每一標準商業化FPGA IC晶片200之該I/O連接埠377(即I/O Port 1, I/O Port 2, I/O Port 3 及I/O Port 4)的其中之一相關聯及每一HBM IC晶片251的複數I/O連接埠中的第一個，資料匯流排(data buses)315A耦接至及與每個標準商業化FPGA的I/O連接埠377(例如I/O連接埠1)相關聯，及每一HBM IC晶片251的複數I/O連接埠中的一個；資料匯流排(data buses)315B耦接至及與每個標準商業化FPGA的I/O連接埠377(例如I/O連接埠2)相關聯，及每一HBM IC晶片251的複數I/O連接埠中的第二個；資料匯流排(data buses)315C耦接至及與每個標準商業化FPGA的I/O連接埠377(例如I/O連接埠3)相關聯，及每一HBM IC晶片251的複數I/O連接埠中的第三個；資料匯流排(data buses)315D耦接至及與每個標準商業化FPGA的I/O連接埠377(例如I/O連接埠4)相關聯，及每一HBM IC晶片251的複數I/O連接埠中的第四個；四個資料匯流排(data buses)(例如315A、315B、315C和315D)中的每條資料匯流排(data buses)都可以提供其位元寬度範圍為4到256(例如是64)的資料傳輸。在這種情況下，對於標準的商業化邏輯驅動器300，其四個資料匯流排(data buses)(例如315A、315B、315C和315D)中的每一個資料匯流排(data buses)可以由多個資料路徑組成，其平行排列的數量為64個資料路徑，分別耦接至每一標準的商業化FPGA IC晶片200的I/O連接埠377(例如，I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)的其中之一個之I/O連接墊372(其具有平行排列的64個I/O連接墊372)，其中其四個資料匯流排(data buses)(例如315A、315B、315C和315D)中的每個資料匯流排(data buses)的每個資料路徑可以由其晶片間交互連接線371的多個可編程交互連接線361或由晶片間交互連接線371的多個固定交互連接線364構成。
此外，參照第12A圖、第12B圖、第14圖及第16圖，對於標準商業化邏輯驅動器300，其每個資料匯流排(data buses)315可以傳輸用於其每個標準商業化FPGA IC晶片200和每個其HBM記憶體(HBM)IC晶片251的資料(僅一個如第16圖所示)。例如，在第一時脈週期中，對於標準商業化邏輯驅動器300，可以根據第一個標準商業化FPGA IC晶片200中的晶片致能連接墊209處的邏輯準位(level)來選擇而啟用，以通過第一個標準商業化FPGA IC晶片200的輸入操作的資料，及第二個標準商業化FPGA IC晶片200可依據第二個標準商業化FPGA IC晶片200中的晶片致能連接墊209處的邏輯準位(level)來選擇而啟用，以通過第二個標準商業化FPGA IC晶片200的輸出操作的資料。如第12A圖所示，對於標準商業化邏輯驅動器300的第一個標準商業化FPGA IC晶片200，I/O連接埠(例如為I/O連接埠1)可以從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇，以激活與其輸入使能(IE)連接墊221及其輸入選擇(IS)連接墊226(即是IS1及IS2連接墊)之邏輯準位相關聯的I/O連接埠377(即I/O連接埠1)的小型I/O電路203之小型接收器375，及使所選擇的I/O連接埠377(即I/O連接埠 1)的小型I/O電路203的小型驅動器禁用；如第12A圖所示，對於標準商業化邏輯驅動器300的第二個標準商業化FPGA IC晶片200，同一I/O連接埠(例如為I/O連接埠1)可以從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇，以依據其輸出使能(OE)連接墊227及輸出選擇(OS)連接墊228(即OS1及OS2連接墊)的邏輯準位來選擇，以啟用其選擇I/O連接埠377(即I/O連接埠1)的小型I/O電路203的小型驅動器374，以及將選擇I/O連接埠377(即I/O連接埠1)的小型I/O電路203的小型接收器375禁用。如第12B圖所示，對於標準商業化邏輯驅動器300的第一個標準商業化FPGA IC晶片200，I/O連接埠(例如為I/O連接埠1)可以從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇，以激活與其輸入選擇(IS)連接墊231(即是IS1、IS2、IS3及IS4連接墊)之邏輯準位相關聯的I/O連接埠377(即I/O連接埠1)的小型I/O電路203之小型接收器375，及使所選擇的I/O連接埠377(即I/O連接埠 1)的小型I/O電路203的小型驅動器禁用，其係依據輸出選擇I/O連接墊232(即是OS1, OS2, OS3及OS4連接墊)的邏輯準位而禁用；如第12A圖所示，對於標準商業化邏輯驅動器300的第二個標準商業化FPGA IC晶片200，同一I/O連接埠(例如為I/O連接埠1)可以從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇，以依據其輸出選擇(OS)連接墊228(即OS1、OS2、OS3、OS4連接墊)的邏輯準位來選擇，以啟用其選擇I/O連接埠377(即I/O連接埠1)的小型I/O電路203的小型驅動器374，以及依據其輸入選擇(IS)連接墊231(即是IS1、IS2、IS3及IS4連接墊)的邏輯準位將選擇I/O連接埠377(即I/O連接埠1)的小型I/O電路203的小型接收器375禁用。進而，在如第12A圖和第12B圖所示的排列設置中，在第一時脈週期中，對於標準商業化邏輯驅動器300，其第二標準商業化FPGA IC晶片200的所選I/O連接埠(例如，I/O連接埠1)，可以具有小的驅動器374來驅動或傳輸與其第二標準商業化FPGA IC晶片200的一個可編程邏輯單元(LC)2014的資料輸出相關聯的第一資料，例如，或將其傳輸到其315A的第一邏輯數據。它的標準商業化FPGA IC晶片200中的第一個的選定I/O連接埠(例如I/O連接埠1)的資料匯流排(data buses)315和小型接收器375可以接收與資料輸入的資料相關聯的第一資料。從其資料匯流排(data buses)315的第一個(例如315A)中輸入其標準商業化FPGA IC晶片200的第一個的可編程邏輯單元(LC)2014中的一個的資料集。資料匯流排(data buses)315的第一個匯流排(即是315A)可以具有各自的資料路徑。將其標準商業化FPGA IC晶片200的第二個選擇的I/O連接埠(例如I/O連接埠1)連接到例如第一個標準商業化FPGA IC晶片200選擇的I/O連接埠(即I/O連接埠1)的小型I/O電路203之一的小型接收器375。
此外，參照第12A圖、第12B圖、第14圖及第16圖，在第一時脈週期中，對於標準商業化邏輯驅動器300，可以根據在第3A圖的晶片致能連接墊209處的邏輯準位(level)來選擇其第三標準商業化FPGA IC晶片200。其第三標準商業化FPGA IC晶片200的第三者將能夠傳輸資料，以用於第三標準商業化FPGA IC晶片200的輸入操作。在如第12A圖所示的配置中，第三標準商業化邏輯驅動器300的標準商業化FPGA IC晶片200，例如可以從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇I/O連接埠(即I/O連接埠1)，以激活I/O連接埠1的小型接收器375。例如，其所選I/O連接埠377的小型I/O電路203 I/O連接埠1，根據其輸入使能(IE)連接墊221和其輸入選擇(IS)連接墊226(例如IS1和IS2連接墊)的邏輯準位(level)，並禁用小I的小型驅動器374例如，其選定的I/O連接埠377的/ O電路203 I/O連接埠1。可替換地，在如第12B圖所示的排列設置中，對於標準商業化邏輯驅動器300的第三標準商業化FPGA IC晶片200，I/O連接埠例如是I/O連接埠。可以從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇I/O連接埠(即I/O連接埠1)，以激活I/O連接埠1的小型接收器375。例如，其所選I/O連接埠377的小型I/O電路203 I/O連接埠1根據其輸入選擇(IS)連接墊231(例如，IS1、IS2、IS3和IS4連接墊)處的邏輯準位(level)，並禁用其小型I/O電路203的小型驅動器374選擇的I/O連接埠377(例如I/O連接埠1)，根據其輸出選擇(OS)連接墊232(例如，OS1、OS2、OS3和OS4連接墊)上的邏輯準位(level)。進而，在的排列設置中，參照第12A圖和第12B圖，在第一時脈週期中，對於標準商業化邏輯驅動器300，其標準商業化FPGA IC晶片200中的第三者的所選I/O連接埠(例如，I/O連接埠1)的小型接收器375可以從例如第一標準FPGA FPGA晶片200的第三標準FPGA晶片200的第三可編程邏輯單元(LC)2014的一個的可編程邏輯單元(LC)2014中的一個的輸入資料組的資料輸入中接收第一資料，例如資料匯流排(data buses)315的第一個，例如315A。其資料匯流排(data buses)315的第一個，例如315A，可以具有資料路徑，每個資料路徑耦接至所選I/O的一個小型I/O電路203的小型接收器375。其第三標準商業化FPGA IC晶片200的連接埠，例如I/O連接埠1。對於標準商業化邏輯驅動器300的其他標準商業化FPGA IC晶片200的其他連接埠，小型驅動器和接收器374和375 I/O連接埠377的每個小型I/O電路203中的每個耦接至其資料匯流排(data buses)315中的第一個，例如315A的I/O連接埠1可以被禁用和禁止。對於標準商業化邏輯驅動器300的所有HBM記憶體(HBM)IC晶片251、耦接至標準商業化邏輯驅動器300的的資料匯流排(data buses)315中的第一個(例如315A)的I/O連接埠(即第一I/O連接埠)之每一小型I/O電路203的小型驅動器和接收器374和375可被禁用和禁止。
此外，參照第12A圖、第12B圖、第14圖及第16圖，在如第12A圖所示的排列設置的第一時脈週期中，對於標準商業化邏輯驅動器300的第一個標準商業化FPGA IC晶片200，另一個I/O連接埠，例如可以從其I/O連接埠377(例如，I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇I/O連接埠2，以使能I/O連接埠2的小型驅動器374。例如，其所選I/O連接埠377的小型I/O電路203 I/O連接埠2，根據其輸出使能(OE)連接墊227和其輸出選擇(OS)連接墊228(例如OS1和OS2連接墊)的邏輯準位(level)，並禁止小型接收器375(例如，其選定的I/O連接埠377的I/ O電路203 I/O連接埠2;對於第二個標準商業化FPGA IC晶片200，它具有相同的I/O連接埠，例如可以從其I/O連接埠377(例如，I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇I/O連接埠2，以激活I/O連接埠2的小型接收器375。例如，其所選I/O連接埠377的小型I/O電路203 I/O連接埠2，根據其輸入使能(IE)連接墊221和其輸入選擇(IS)連接墊226(例如IS1和IS2連接墊)的邏輯準位(level)，並禁用小I的小型驅動器374例如，其選定的I/O連接埠377的/ O電路203 I/O連接埠2。可替換地，在如第12B圖所示的排列設置中，對於標準商業化邏輯驅動器300的第一個標準商業化FPGA IC晶片200，I/O連接埠例如是I/O連接埠。可以從其I/O連接埠377(例如，I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇I/O連接埠2，以使能I/O連接埠2的小型驅動器374。例如，其所選I/O連接埠377的小型I/O電路203根據其輸出選擇(OS)連接墊232(例如，OS1、OS2、OS3和OS4連接墊)上的邏輯準位(level)，I/O連接埠2禁止其小型I/O電路203的小型接收器375選擇的I/O連接埠377，例如I/O連接埠2，根據其輸入選擇(IS)連接墊231的邏輯準位(level)，例如IS1、IS2、IS3和IS4連接墊；對於第二個標準商業化FPGA IC晶片200，它具有相同的I/O連接埠，例如可以從其I/O連接埠377(例如，I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇I/O連接埠2，以激活I/O連接埠2的小型接收器375。例如，其所選I/O連接埠377的小型I/O電路203 I/O連接埠2，根據其輸入選擇(IS)連接墊231(例如，IS1、IS2、IS3和IS4連接墊)上的邏輯準位(level)，並禁用其小型I/O電路203的小型驅動器374選擇的I/O連接埠377，例如I/O連接埠2，根據其輸出選擇(OS)連接墊232(例如OS1、OS2、OS3和OS4連接墊)上的邏輯準位(level)。進而，在的排列設置中，如第12A圖和第12B圖所示，在第一時脈週期中，對於標準商業化邏輯驅動器300，其標準商業化FPGA IC晶片200中的第一個的所選I/O連接埠，例如，I/O連接埠2，可以具有小的驅動器374來驅動或傳輸與其標準商業化FPGA IC晶片中第一個晶片200的該可編程邏輯單元(LC)2014的該一個的資料輸出相關聯的附加數據，例如，傳輸給第二個，例如315B。它的標準商業化FPGA IC晶片200的第二個其選定的I/O連接埠(例如I/O連接埠2)的資料匯流排(data buses)315和小型接收器375可以接收與資料輸入相關聯的附加數據。其第二標準商業化FPGA IC晶片200的該可編程邏輯單元(LC)2014中的一個的輸入資料組，例如來自其資料匯流排(data buses)315的第二個，例如315B。第二個例如，其資料匯流排(data buses)315的315B，可以具有資料路徑，每個資料路徑耦接小型驅動器之一的小型驅動器374。選定的I/O連接埠(例如，其標準商業化FPGA IC晶片200的第一個)的I/O連接埠203的I/O電路203到I/O電路的一個小型I/O電路203的小型接收器375選擇其第二標準商業化FPGA IC晶片200的I/O連接埠，例如I/O連接埠2。例如，其第一標準商業化FPGA IC的可編程邏輯單元(LC)2014中的一個IC晶片200可以被編程為執行用於乘法的邏輯運算。
此外，參照第12A圖、第12B圖、第14圖及第16圖，在第二時脈週期中，對於標準商業化邏輯驅動器300，可以根據在第3A圖的晶片致能連接墊209處的邏輯準位(level)來選擇其標準商業化FPGA IC晶片200中的第一個。其第一標準商業化FPGA IC晶片200中的第一個被啟用以傳輸資料，以用於其第一標準商業化FPGA IC晶片200中的第一個的輸入操作。在如第12A圖所示的配置中，標準商業化邏輯驅動器300的標準商業化FPGA IC晶片200，I/O連接埠，例如可以從其I/O連接埠377中選擇I/O連接埠1(例如，I/O連接埠1)、I/O連接埠2、I/O連接埠3和I/O連接埠4，以激活I/O連接埠1的小型接收器375。例如，其所選I/O連接埠377的小型I/O電路203 I/O連接埠1，根據其輸入使能(IE)連接墊221和其輸入選擇(IS)連接墊226(例如IS1和IS2連接墊)的邏輯準位(level)，並禁用小I的小型驅動器374例如，其選定的I/O連接埠377的/ O電路203可選地，在第12B圖所示的排列設置中，對於標準商業化邏輯驅動器300的第一個標準商業化FPGA IC晶片200，I/O連接埠例如是I/O連接埠。可以從其I/O連接埠377中選擇I/O連接埠1(例如，I/O連接埠1)、I/O連接埠2、I/O連接埠3和I/O連接埠4，以激活I/O連接埠1的小型接收器375。例如，其所選I/O連接埠377的小型I/O電路203 I/O連接埠1根據其輸入選擇(IS)連接墊231(例如，IS1、IS2、IS3和IS4連接墊)處的邏輯準位(level)，並禁用其小型I/O電路203的小型驅動器374選擇的I/O連接埠377，例如I/O連接埠1，根據其輸出選擇(OS)連接墊232(例如，OS1、OS2、OS3和OS4連接墊)上的邏輯準位(level)。此外，在第二時脈週期中，對於標準商業化邏輯驅動器300，可以選擇其HBM記憶體(HBM)IC晶片中的第一個使它能夠傳輸資料以用於其高準位(level)記憶體中的第一個的輸出操作。帶寬記憶體(HBM)IC晶片251。對於標準商業化邏輯驅動器300的第一個HBM記憶體(HBM)IC晶片251，可以從其I/O連接埠中選擇其第一I/O連接埠，例如，第一，第二，第三和第四I/O連接埠，以啟用其所選I/O連接埠的小型I/O電路203的小型驅動器374，例如根據其I/O連接埠選擇連接墊處的邏輯準位(level)，第一I/O連接埠被禁止，並禁止其所選擇的I/O連接埠的小型I/O電路203的小型接收器375，例如第一I/O連接埠。根據其I/O連接埠選擇板上的邏輯準位(level)，第一個I/O連接埠。進而，在的排列設置中，如第12A圖和第12B圖所示，在第二時脈週期中，對於標準商業化邏輯驅動器300，其HBM記憶體(HBM)IC晶片251中的第一個的選定I/O連接埠(例如，第一I/O連接埠)可以具有小型驅動器374驅動第二資料或將第二資料傳輸到其資料匯流排(data buses)315的第一個，例如315A，以及選定的I/O連接埠(例如，第一個)的I/O連接埠1的小型接收器375。其標準商業化FPGA IC晶片200可以接收第二資料，該第二資料與其標準商業化FPGA IC晶片200的第一個的該可編程邏輯單元(LC)2014的輸入資料組的資料輸入相關聯，以便例如，從其資料匯流排(data buses)315的第一個，例如315A開始。例如，其資料匯流排(data buses)315的第一個，例如315A，可以具有每個耦接小型I/O電路之一的小型驅動器374的資料路徑。選定的I/O連接埠203的第一個HBM記憶體(HBM)IC晶片251的第一個I/O連接埠到一個的小型接收器375所選I/O連接埠(例如其標準商業化FPGA IC晶片200的第一個)的I/O連接埠1的小型I/O電路203中的一部分。
此外，如第12A圖、第12B圖、第14圖及第16圖所示，在第二時脈週期中，對於標準商業化邏輯驅動器300，可以根據在第3A圖的晶片致能連接墊209處的邏輯準位(level)來選擇其第二標準商業化FPGA IC晶片200。其第二標準商業化FPGA IC晶片200中的第二個被啟用以傳輸資料以用於其第三標準商業化FPGA IC晶片200中的一個的輸入操作。在如第12A圖所示的配置中，第二個標準商業化FPGA IC晶片200標準商業化邏輯驅動器300的標準商業化FPGA IC晶片200，I/O連接埠，例如可以從其I/O連接埠377中選擇I/O連接埠1(例如，I/O連接埠1)、I/O連接埠2、I/O連接埠3和I/O連接埠4，以激活I/O連接埠1的小型接收器375。例如，其所選I/O連接埠377的小型I/O電路203 I/O連接埠1，根據其輸入使能(IE)連接墊221和其輸入選擇(IS)連接墊226(例如IS1和IS2連接墊)的邏輯準位(level)，並禁用小I的小型驅動器374例如，其選定的I/O連接埠377的/ O電路203 I/O連接埠1。可替換地，在如第12B圖所示的排列設置中，對於標準商業化邏輯驅動器300的第二個標準商業化FPGA IC晶片200，I/O連接埠例如是I/O連接埠。可以從其I/O連接埠377中選擇I/O連接埠1(例如，I/O連接埠1)、I/O連接埠2、I/O連接埠3和I/O連接埠4，以激活I/O連接埠1的小型接收器375。例如，其所選I/O連接埠377的小型I/O電路203 I/O連接埠1根據其輸入選擇(IS)連接墊231(例如，IS1、IS2、IS3和IS4連接墊)處的邏輯準位(level)，並禁用其小型I/O電路203的小型驅動器374選擇的I/O連接埠377，例如I/O連接埠1，根據其輸出選擇(OS)連接墊232(例如，OS1、OS2、OS3和OS4連接墊)上的邏輯準位(level)。進而，在的排列設置中，如第12A圖和第12B圖所示，在第二時脈週期中，對於標準商業化邏輯驅動器300，其第二標準商業化FPGA IC晶片200的所選I/O連接埠(例如，I/O連接埠1)的小型接收器375可以從例如第一標準FPGA FPGA晶片200的第二個標準邏輯FPGA晶片200接收與第二個可編程邏輯單元(LC)2014的該輸入邏輯集的輸入資料組的資料輸入相關聯的第二資料，例如，其資料匯流排(data buses)315的315A。其資料匯流排(data buses)315的第一個，例如315A，可以具有資料路徑，每個資料路徑耦接至所選I/O的一個小型I/O電路203的小型接收器375。其標準商業化FPGA IC晶片200的第二個的O連接埠，例如I/O連接埠1。對於標準商業化邏輯驅動器300的其他標準商業化FPGA IC晶片200的其他連接埠，小型驅動器和接收器374和I/O連接埠377的每個小型I/O電路203的375，例如可以禁用和禁止耦接至標準商業化邏輯驅動器300的資料匯流排(data buses)315中的第一個，例如315A的I/O連接埠1。對於標準商業化邏輯驅動器300的其它的HBM記憶體(HBM)IC晶片251、耦接至標準商業化邏輯驅動器300的的資料匯流排(data buses)315中的第一個(例如315A)的I/O連接埠(即第一I/O連接埠)之每一小型I/O電路203的小型驅動器和接收器374和375可被禁用和禁止。
此外，參照第12A圖、第12B圖、第14圖及第16圖，在第三時脈週期中，對於標準商業化邏輯驅動器300，可以根據在第3A圖的晶片致能連接墊209處的邏輯準位(level)來選擇其標準商業化FPGA IC晶片200中的第一個。其第一標準商業化FPGA IC晶片200中的第一個被啟用以傳輸用於其第一標準商業化FPGA IC晶片200中的第一個的輸出操作的資料。在如第12A圖所示的配置中，對於第一個標準商業化邏輯驅動器300的標準商業化FPGA IC晶片200，I/O連接埠，例如可以從其I/O連接埠377(例如，I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇I/O連接埠1，以啟用I/O連接埠1的小型驅動器374。例如，其所選I/O連接埠377的小型I/O電路203 I/O連接埠1，根據其輸出使能(OE)連接墊227和其輸出選擇(OS)連接墊228(例如OS1和OS2連接墊)的邏輯準位(level)，並禁止小I的小型接收器375例如，其選定的I/O連接埠377的/ O電路203可選地，在第12B圖所示的排列設置中，對於標準商業化邏輯驅動器300的第一個標準商業化FPGA IC晶片200，I/O連接埠例如是I/O連接埠。可以從其I/O連接埠377(例如，I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇I/O連接埠1，以啟用I/O連接埠1的小型驅動器374。例如，其所選I/O連接埠377的小型I/O電路203 I/O連接埠1根據其輸出選擇(OS)連接墊232(例如，OS1、OS2、OS3和OS4連接墊)處的邏輯準位(level)，並禁止其小型I/O電路203的小型接收器375選擇的I/O連接埠377，例如I/O連接埠1，根據其輸入選擇(IS)連接墊231的邏輯準位(level)，例如IS1、IS2、IS3和IS4連接墊。此外，在第三時脈週期中，對於標準商業化邏輯驅動器300，可以選擇其HBM記憶體(HBM)IC晶片中的第一個251以使其能夠傳輸資料以用於其高準位(level)記憶體中的第一個的輸入操作。帶寬記憶體(HBM)IC晶片251。對於標準商業化邏輯驅動器300的第一個HBM記憶體(HBM)IC晶片251，可以從其I/O連接埠中選擇其第一I/O連接埠，例如，第一，第二，第三和第四I/O連接埠，以激活其選擇的I/O連接埠的小型I/O電路203的小型接收器375，例如根據其I/O連接埠選擇連接墊處的邏輯準位(level)，第一I/O連接埠被禁用，並且禁用其所選擇的I/O連接埠的小型I/O電路203的小型驅動器374，例如第一I/O連接埠。根據其I/O連接埠選擇板上的邏輯準位(level)，第一個I/O連接埠。進而，在的排列設置中，參照第12A圖和第12B圖，在第三時脈週期中，對於標準商業化邏輯驅動器300，其HBM記憶體(HBM)IC晶片251中的第一個的所選I/O連接埠(例如，第一I/O連接埠)可以具有小型接收器375從其資料匯流排(data buses)315的第一個(例如315A)和其標準的第一個中的選定I/O連接埠(例如I/O連接埠1)的小型驅動器374接收第三資料商業化FPGA IC晶片200可以將與其標準商業化FPGA IC晶片200的第一個的可編程邏輯單元(LC)2014的該一個輸出的資料輸出相關聯的第三資料驅動或傳輸給例如第一個，例如，其資料匯流排(data buses)315的315A。其資料匯流排(data buses)315的第一個，例如315A，可以具有資料路徑，每個資料路徑耦接選定I/O的一個小型I/O電路203的小型驅動器374。其標準商業化FPGA IC晶片200的第一個的連接埠(例如I/O連接埠1)連接到該設備的一個小型I/O電路203的小型接收器375。它的HBM記憶體(HBM)IC晶片251中的第一個選擇的I/O連接埠，例如第一個I/O連接埠。
此外，參照第12A圖、第12B圖、第14圖圖和第16圖，在第三時脈週期中，對於標準商業化邏輯驅動器300，可以根據在第3A圖的晶片致能連接墊209處的邏輯準位(level)來選擇其第二標準商業化FPGA IC晶片200。其第二標準商業化FPGA IC晶片200中的第二個被啟用以傳輸資料以用於其第二標準商業化FPGA IC晶片200中的第二個輸入操作。在如第12A圖所示的配置中，標準商業化邏輯驅動器300的標準商業化FPGA IC晶片200，I/O連接埠，例如可以從其I/O連接埠377中選擇I/O連接埠1(例如，I/O連接埠1)、I/O連接埠2、I/O連接埠3和I/O連接埠4，以激活I/O連接埠1的小型接收器375。例如，其所選I/O連接埠377的小型I/O電路203 I/O連接埠1，根據其輸入使能(IE)連接墊221和其輸入選擇(IS)連接墊226(例如IS1和IS2連接墊)的邏輯準位(level)，並禁用小I的小型驅動器374例如，其選定的I/O連接埠377的/ O電路203 I/O連接埠1。可替換地，在如第12B圖所示的排列設置中，對於標準商業化邏輯驅動器300的第二個標準商業化FPGA IC晶片200，I/O連接埠例如是I/O連接埠。可以從其I/O連接埠377中選擇I/O連接埠1(例如，I/O連接埠1)、I/O連接埠2、I/O連接埠3和I/O連接埠4，以激活I/O連接埠1的小型接收器375。例如，其所選I/O連接埠377的小型I/O電路203 I/O連接埠1根據其輸入選擇(IS)連接墊231(例如，IS1、IS2、IS3和IS4連接墊)處的邏輯準位(level)，並禁用其小型I/O電路203的小型驅動器374選擇的I/O連接埠377，例如I/O連接埠1，根據其輸出選擇(OS)連接墊232(例如，OS1、OS2、OS3和OS4連接墊)上的邏輯準位(level)。進而，在的排列設置中，如第12A圖和第12B圖所示，在第三時脈週期中，對於標準商業化邏輯驅動器300，其第二標準商業化FPGA IC晶片200的所選I/O連接埠(例如，I/O連接埠1)的小型接收器375可以從例如第一標準FPGA FPGA晶片200的第二個標準邏輯FPGA晶片200接收與該一個可編程邏輯單元(LC)2014的該輸入邏輯集的輸入資料組的資料輸入相關聯的第三資料，例如，其資料匯流排(data buses)315的315A。其資料匯流排(data buses)315的第一個，例如315A，可以具有資料路徑，每個資料路徑耦接至所選I/O的一個小型I/O電路203的小型接收器375。其標準商業化FPGA IC晶片200的第二個的O連接埠，例如I/O連接埠1。對於標準商業化邏輯驅動器300的其他標準商業化FPGA IC晶片200的其他連接埠，小型驅動器和接收器374和I/O連接埠377的每個小型I/O電路203的375，例如耦接至其資料匯流排(data buses)315中的第一個，例如315A的I/O連接埠1可以被禁用和禁止。對於標準商業化邏輯驅動器300的其它的HBM記憶體(HBM)IC晶片251、耦接至標準商業化邏輯驅動器300的的資料匯流排(data buses)315中的第一個(例如315A)的I/O連接埠(即第一I/O連接埠)之每一小型I/O電路203的小型驅動器和接收器374和375可被禁用和禁止。
此外，如第12A圖、第12B圖、第14圖及第16圖所示，在第四時脈週期中，對於標準商業化邏輯驅動器300，可以選擇其HBM記憶體(HBM)IC晶片251中的第一個使其能夠傳輸資料以用於輸入操作。其第一HBM記憶體(HBM)IC晶片251。對於標準商業化邏輯驅動器300的第一HBM記憶體(HBM)IC晶片251，可以從其I中選擇其第一I/O連接埠。 / O連接埠，例如第一，第二，第三和第四I/O連接埠，以激活其選定I/O連接埠(例如，小型I/O電路203)的小型接收器375。根據其I/O連接埠選擇連接墊處的邏輯準位(level)，第一I/O連接埠被禁用，並且禁用其所選擇的I/O連接埠的小型I/O電路203的小型驅動器374，例如第一I/O連接埠。根據其I/O連接埠選擇板上的邏輯準位(level)，第一個I/O連接埠。此外，在第四時脈週期中，對於標準商業化邏輯驅動器300，可以選擇其HBM記憶體(HBM)IC晶片中的第二晶片251以使其能夠傳輸資料以用於其高邏輯記憶體中的第二高晶片的輸出操作。帶寬記憶體(HBM)IC晶片251。對於標準商業化邏輯驅動器300的第二個HBM記憶體(HBM)IC晶片251，可以從其I/O連接埠中選擇其第一I/O連接埠，例如，第一，第二，第三和第四I/O連接埠，以啟用其所選I/O連接埠的小型I/O電路203的小型驅動器374，例如根據其I/O連接埠選擇連接墊處的邏輯準位(level)，第一I/O連接埠被禁止，並禁止其所選擇的I/O連接埠的小型I/O電路203的小型接收器375，例如第一I/O連接埠。根據其I/O連接埠選擇板上的邏輯準位(level)，第一個I/O連接埠。進而，在第四時脈週期中，對於標準商業化邏輯驅動器300，其HBM記憶體(HBM)IC晶片251中的第一個的選定I/O連接埠(例如，第一I/O連接埠)可以具有較小的接收器375從其資料匯流排(data buses)315的第一個，例如315A和其HBM記憶體(HBM)IC晶片中的第二個選擇的I/O連接埠，例如第一I/O連接埠，接收第四數據251可以具有小的驅動器374，以驅動將第四數據傳輸到其資料匯流排(data buses)315的第一個，例如315A。其資料匯流排(data buses)315的第一個數據，例如315A，可以具有各自耦接數據的資料路徑。選定的I/O連接埠的第二個HBM記憶體(HBM)IC晶片251的選定I/O連接埠(例如，第一I/O連接埠)的小型I/O電路203的小型驅動器374到小型接收器375所選I/O連接埠(例如，其HBM記憶體(HBM)IC晶片中的第一個)的I/O連接埠的一個小型I/O電路203(例如，第一I/O連接埠)。對於所有標準commod標準商業化邏輯驅動器300的FPGA IC晶片200，它們的I/O連接埠377的每個小型I/O電路203的小型驅動器和接收器374和375，例如：耦接至其資料匯流排(data buses)315中的第一個，例如315A的I/O連接埠1可以被禁用和禁止。對於標準商業化邏輯驅動器300的其它的HBM記憶體(HBM)IC晶片251、耦接至標準商業化邏輯驅動器300的的資料匯流排(data buses)315中的第一個(例如315A)的I/O連接埠(即第一I/O連接埠)之每一小型I/O電路203的小型驅動器和接收器374和375可被禁用和禁止。
標準商業化FPGA IC晶片中的操作架構
第17圖揭露本發明之標準商業化FPGA IC晶片中的編程和操作的架構的方塊圖。參照第17圖，標準商業化邏輯驅動器300中的非揮發性記憶體(NVM)IC晶片250之一。第15圖的記憶體可以包括三個非揮發性儲存區塊，每個非揮發性儲存區塊由以陣列排列設置的多個非揮發性記憶體單元組成。對於標準商業化邏輯驅動器300，其非揮發性記憶體(NVM)IC的其中一個的三個非揮發性記憶體塊中的第一個的非揮發性記憶體單元，即配置編程記憶體(CPM)單元晶片250用以保存或儲存查找表(LUT)210的原始結果值或編程碼，如第6圖和第7A圖至第7J圖所示，如第3A圖、第3B圖和第8圖之交叉點開關379的原始編程碼，即配置編程記憶體(CPM)資料；非揮發性記憶體(NVM)IC晶片之一的三個非揮發性儲存區塊中的第二個非揮發性記憶體單元(即配置編程記憶體(CPM))用以保存或儲存查找表(LUT)210的直接先前自配置的結果值或編程碼，如圖2和圖3所示。如第6圖和第7A圖至第7J圖中所示，以及用於如第3A圖、第3B圖和第8圖之交叉點開關379的先前先前自配置的編程碼，即配置編程記憶體(CPM)資料；非揮發性記憶體(NVM)IC晶片之一的三個非揮發性記憶體塊中的第三個非揮發性記憶體塊的非揮發性記憶體單元(即配置編程記憶體(CPM))用以保存或儲存如第6圖和第7A圖至第7J圖中所示之查找表(LUT)210的當前當前自行配置的結果值或編程碼，以及用於如第3A圖、第3B圖和第8圖所示之交叉點開關379的當前自配置的編程碼，即配置編程記憶體(CPM)資料。
參照第17圖，對於標準商業化邏輯驅動器300，查找表(LUT)210的原始，立即先前自配置或當前自配置的結果值或編程碼儲存在其非揮發性記憶體(NVM)IC晶片之一的三個非揮發性儲存區塊之一中的交叉點開關379的原始的，先前先前自配置的或當前自配置的編程碼可以如圖1和2所示，記憶體單元490被傳輸到其標準商業化FPGA IC晶片200的可編程邏輯單元(LC)2014的記憶體單元490，即配置編程記憶體(CPM)單元。如第6圖和第7A圖至第7J圖所示，其記憶體單元362即配置編程儲存(CPM)單元，用於其標準商業化FPGA IC晶片200的交叉點開關379(如第3A圖、第3B圖和第8圖所示)，如第5B圖所示，通過其標準商業化FPGA IC晶片200的多個小型I/O電路203的多個，它們在其標準商業化FPGA IC晶片200的I/O緩衝方塊469中定義，被儲存在其標準商業化FPGA IC晶片200的可編程邏輯單元(LC)2014的記憶體單元490和用於其標準商業化FPGA IC晶片200的交叉點開關379的記憶體單元362中，進而可編程它的標準商業化FPGA IC晶片200的邏輯單元(LC)2014可以通過查找表(LUT)210和叉號的原始，立即先前自配置或當前自配置的結果值或編程碼進行編程其標準商業化FPGA IC晶片200的點開關379可以通過交叉點開關379的原始，立即先前自配置或當前自配置的編程碼進行編程。
參照第17圖，對於如第15圖所示的標準商業化邏輯驅動器300，其標準商業化FPGA IC晶片200外部的電路475的多個數據信息儲存(DIM)單元，例如SRAM或DRAM單元HBM IC晶片251之一的資料流可以傳輸資料信息記憶體(DIM)流，以與其標準商業化FPGA之一的可編程邏輯單元(LC)2014之一的多工器(multiplexers)211的第一輸入資料組相關聯如第5B圖所示，IC晶片200通過其一個標準商業化FPGA IC晶片200的該小商業化的一個(或多個)小型I/O電路203，這些小型I/O電路在其標準之一的I/O緩衝方塊471中定義商業化FPGA IC晶片200。在其標準商業化FPGA IC晶片200外部的電路475的資料信息記憶體(DIM)單元，例如其HBM IC晶片251中的該SRAM或DRAM單元，可以接收數據信息記憶體( DIM)流與多工器(multiplexers)211的資料輸出相關聯f，如圖1中所示，其標準商業化FPGA IC晶片200之一的可編程邏輯單元(LC)2014經由其標準商業化FPGA IC晶片200之一的一個(或多個)小型I/O電路203中的一個(或多個)5B。該標準商業化FPGA IC晶片之一的該交叉點開關379之一可以傳輸資料信息記憶體(DIM)流，以用於邏輯閘或邏輯操作的資料輸入，例如輸入資料組的資料輸入該標準商業化FPGA IC晶片200之一的可編程邏輯單元(LC)2014的其中之一與來自其標準商業化FPGA IC晶片200外部的電路475的資料信息記憶體(DIM)單元的資料相關聯如第5B圖所示，通過其標準商業化FPGA IC晶片200中的該一個的一個(或多個)小型I/O電路203，通過其一個HBM IC晶片251中的一個的SRAM或DRAM單元，來通過其一個(或多個)小型I/O電路203。該標準商業化FPGA IC晶片之一的該交叉點開關379之一可以傳輸資料信息記憶體(DIM)流，以用於邏輯閘或邏輯操作的資料輸出，例如邏輯閘之一的資料輸出。該標準商業化FPGA IC晶片200之一的可編程邏輯單元(LC)2014，其與到其標準商業化FPGA IC晶片200外部的電路475的資料信息記憶體(DIM)單元相關聯的資料，例如SRAM如第5B圖所示，通過其一個標準商業化FPGA IC晶片200的一個(或多個)小型I/O電路203，通過其一個HBM IC晶片251的一個(或多個)DRAM單元。
參照第17圖，對於如第15圖所示的標準商業化邏輯驅動器300，用於在SRAM或DRAM單元中保存或儲存的資料信息記憶體(DIM)流的資料，即數據 可以將其HBM IC晶片251之一的信息儲存(DIM)單元備份或儲存在其NVM IC晶片250之一或標準商業化邏輯驅動器300外部的電路中。進而，當標準商業化邏輯驅動器300通電時 如果關閉，則可以保留用於儲存在標準商業化邏輯驅動器300的該NVM IC晶片250之一中的資料信息記憶體(DIM)流的資料。
為了針對人工智能(AI)，機器學習或深度學習進行重新配置，對於如第15圖所示的標準商業化邏輯驅動器300的每個標準商業化FPGA IC晶片200，當前邏輯操作，通過重新配置結果值或編程碼，即配置編程記憶體(CPM)，可以將其可編程邏輯單元(LC)2014中的一個的諸如AND邏輯運算的自身重新配置為另一邏輯運算，例如NAND邏輯運算數據在其可編程邏輯單元(LC)2014之一的記憶體單元490中。交叉點開關379之一的當前開關狀態可以通過重新配置編程碼(即，配置程序記憶體(CPM)資料)，用於其交叉點開關379之一的記憶體單元362中。當前自我重新配置的結果值或編程碼，即配置程序記憶體(C可將其可編程邏輯單元(LC)2014的其中之一的記憶體單元490中以及交叉點開關379的該交叉點開關379的記憶體單元362中的PM)資料傳輸到三個非揮發性記憶體中的第三個如第5B圖所示，標準商業化邏輯驅動器300的該非揮發性記憶體(NVM)IC晶片250之一通過多個小型I/O電路203的儲存區塊定義在其I/O緩衝中塊469，儲存在該非揮發性記憶體(NVM)IC晶片之一的三個非揮發性記憶體塊中的第三個非揮發性記憶體單元中，即配置編程記憶體(CPM)單元中250個標準商業化邏輯驅動器300。
相應地，參考第17圖，對於標準商業化邏輯驅動器300，當其通電時，當前自配置的配置編程記憶體(CPM)資料儲存或保存在非揮發性記憶體單元中 可以將其非揮發性記憶體(NVM)IC晶片之一的三個非揮發性記憶體塊中的第三塊重新加載到其標準商業化FPGA IC晶片200的記憶體單元490和362中。 可以重置標準商業化FPGA IC晶片200，以傳輸來自該三個非揮發性儲存區塊中的第一個或第二個非揮發性儲存區塊中的非揮發性記憶體單元的原始或之前自配置的配置編程記憶體(CPM)資料 非揮發性記憶體(NVM)IC晶片250中的一個到其標準商業化FPGA IC晶片200的記憶體單元490和362，以儲存在其標準商業化FPGA IC晶片200的記憶體單元490和362中。
半導體晶片製程的規格說明
第18圖為本發明實施例半導體晶片的剖面示意圖。如第18圖所示，如第14圖所繪示之標準商業化FPGA IC晶片200、DPI IC晶片410、專用I/O晶片265、專用控制晶片260、NVM IC晶片250、DRAM IC晶片321、IAC晶片402、HBM IC晶片251、GPU晶片269a及CPU晶片269b皆具有半導體晶片100結構，其結構如下說明，此半導體晶片100包括(1)一半導體基板2，例如是矽基板或矽晶圓、砷化鎵(GaAs)基板、砷化鎵基板、矽鍺(SiGe)基板、矽鍺基板、絕緣層上覆矽基板(SOI)；(2)複數半導體元件4位在半導體基板2的半導體元件區域上；(3)一第一晶片交互連接線結構(First Interconnection Scheme in, on or of the Chip (FISC))20位在半導體基板2 (或晶片)表面上或含有電晶體層表面上，其中第一交互連接線結構20具有一或複數交互連接線金屬層6及一或複數絕緣介電層12，該交互連接線金屬層6耦接至半導體元件4且位在二層相鄰的絕緣介電層12之間或是該絕緣介電層12位在二層交互連接線金屬層6之間；(4)一保護層14位在第一晶片交互連接線結構(FISC) 20上方，其中第一晶片交互連接線結構(FISC) 20的複數第一金屬接墊分別位在保護層14的複數開口14a的底部；(5)第二晶片交互連接線結構(second interconnection scheme for a chip (SISC))29可選擇性地位在保護層14上，該第二晶片交互連接線結構(SISC) 29具有一或複數交互連接線金屬層27及一或複數聚合物層42，其中該聚合物層42位在二層交互連接線金屬層27之間，該交互連接線金屬層27經由該開口14a耦接至第一晶片交互連接線結構(FISC) 20的該第一金屬接墊，該聚合物層42可位在最底層的一交互連接線金屬層27的下方或是位在最底層的一交互連接線金屬層27的上方，其中該第二晶片交互連接線結構(SISC) 29的複數第二金屬接墊位在最頂層聚合物層42內的複數開口42a的底部；及(6)複數微型金屬凸塊或微型金屬柱34在第二晶片交互連接線結構(SISC) 29的第二金屬接墊上，或者，若半導體晶片100上沒有第二晶片交互連接線結構(SISC) 29時，該些微型金屬凸塊或微型金屬柱34則位在第一晶片交互連接線結構(FISC) 20的該些第一金屬接墊上。
如第18圖所示，該半導體元件4可包括一記憶體單元、一邏輯運算電路、一被動元件(例如是一電阻、一電容、一電感或一過濾器或一主動元件，其中主動元件例如是p-通道金屬氧化物半導體(MOS)元件、n-通道MOS元件，半導體元件4可組成如第1A圖至第11B圖中所繪示之可編程邏輯單元(LC) 2014的多工器211、可編程邏輯單元(LC) 2014之記憶體單元490、用於交叉點開關及小型I/O電路203之記憶體單元362，該半導體元件4組成的電子元件(多工器211、記憶體單元490、記憶體單元362)可用於第14圖所繪示的每一標準商業化FPGA IC晶片200。該半導體元件4可組成如第1A圖至第5B圖及第8圖中所繪示之用於小型I/O電路203及交叉點開關379的記憶體單元362，該半導體元件4組成的電子元件(記憶體單元362)可用於如第13圖及第14圖中所繪示的DPI IC晶片410，該半導體元件4可組成如第14圖中所繪示之用於每一專用I/O晶片265的大型I/O電路341及小型I/O電路203(如第5A圖及第5B圖中所示)。構成大和小型I/O電路341和203。 對於第14圖中所示的每個專用I/O晶片265，如第5A圖和5B所示。
如第18圖所示，該第一晶片交互連接線結構(FISC) 20的每一交互連接線金屬層6可包括：(1)一銅層24，此銅層24低的部分位在其中之一低的絕緣介電層12的開口內，此絕緣介電層12例如是厚度介於2奈米(nm)至200nm之間的氧化碳矽(SiOC)層，絕緣介電層12高的部分位在其中之一低的絕緣介電層12上且絕緣介電層12高的部分的厚度介於3nm至500nm之間，而且銅層24也位在其中之一高的絕緣介電層12中的開口內；(2)一黏著層18位在該銅層24每一低的部分的側壁及底部上，以及位在該銅層24每一高的部分的側壁及底部上，此黏著層18的材質例如是鈦或氮化鈦且其厚度介於1nm至50nm之間；及(3)一種子層22位在該銅層24與該黏著層18之間，該其中種子層22的材質例如是銅。該銅層24具有一上表面大致上與其中之一高的絕緣介電層12的上表面共平面。
如第18圖所示，該保護層14包含/包括一氮化矽層、一氮氧化矽(SiON)層或一碳氧化矽(SiCN)層，此保護層14的厚度例如是大於0.3微米(μm)，保護層14用於保護半導體元件4及交互連接線金屬層6免於受到來自於外部環境中的水氣或污染，例如是鈉游離粒子。在該保護層14內的每一開口14a的橫向尺寸(由上視圖量測)介於0.5μm至20μm之間。
如第18圖所示，該第二晶片交互連接線結構(SISC) 29的每一交互連接線金屬層27可包括：(1)厚度介於0.3μm至20μm之間的銅層40，此銅層40之低的部分位在其中之一聚合物層42的複數開口內，而銅層40之高的部分位在其中之一聚合物層42上，此銅層40之高的部分的厚度介於0.3μm至20μm之間；(2)厚度介於1nm至50nm之間的一黏著層28a位在每一銅層40之低的部分的側壁及底部及位在每一銅層40之高的部分的底部，其中該黏著層28a的材質例如是鈦或氮化鈦；及(3)材質例如是銅的一種子層28b位在該銅層40與該黏著層28a之間，其中該銅層40之高的部分之側壁未被該黏著層28a覆蓋。
如第18圖所示，在第二晶片交互連接線結構(SISC)上或第一晶片交互連接線結構(FISC)上之每一微型金屬凸塊或微型金屬柱34具有數種型式，如第18圖所示之第一種型式的微型金屬凸塊或微型金屬柱34可包括：(1)厚度介於1nm至50nm之間且材質為鈦或氮化鈦的一黏著層26a位在第二晶片交互連接線結構(SISC) 29的第二金屬接墊上，或者，若半導體晶片100上沒有第二晶片交互連接線結構(SISC) 29時，該黏著層26a則會位在第一晶片交互連接線結構(FISC) 20的第一金屬接墊上；(2)材質例如是銅的一種子層26b位在該黏著層26a上；以及(3)厚度介於1µm至60µm之間的一銅層32位在該種子層26b上。或者，第二種型式的微型金屬凸塊或微型金屬柱34可包括如上述的該黏著層26a、種子層26b及銅層32，以及更包括如第20A圖所繪示之一含錫金屬的銲料頂層33位在該銅層32上，此銲料頂層33的材質例如是錫-銀合金且其厚度介於1µm至50µm之間。或者，第三種型式的微型金屬凸塊或微型金屬柱34可以是一種熱壓合凸塊，其包括如上述的該黏著層26a及該種子層26b，另外還包括如第21A圖所示的一銅層37位在該種子層26b上、及一銲料頂層38位在該銅層37上，其中該銅層37的厚度t3係介於2微米至20微米之間，例如為3微米，而該銅層37的最大橫向(例如為圓形的直徑)尺寸w3係介於1微米至15微米之間，例如為3微米；該銲料頂層38係由錫-銀合金、錫-金合金、錫-銅合金、錫-銦合金、銦或錫所構成，且其厚度係介於1微米至15微米之間，例如為2微米，而該銲料頂層38的最大橫向(例如為圓形的直徑)尺寸係介於1微米至15微米之間，例如為3微米。該些第三種型式的微型金屬凸塊或微型金屬柱34係分別地形成在如第18圖所示之多個金屬接墊6b上，其中該些金屬接墊6b係由第二晶片交互連接線結構(SISC) 29之最上層的交互連接線金屬層27所構成，當未形成第二晶片交互連接線結構(SISC) 29時，該些金屬接墊6b係由第一晶片交互連接線結構(FISC) 20之最上層的交互連接線金屬層6所構成，每一該些金屬接墊6b的厚度t1係介於1微米至10微米之間，或是介於2微米至10微米之間，而其最大橫向(例如為圓形的直徑)尺寸w1係介於1微米至15微米之間，例如為5微米。
中介載板之實施例
如第18圖中一或複數半導體晶片100可經由使用一中介載板封裝，該中介載板具有用於半導體晶片100的扇出型高密度交互連接線及位於二半導體晶片100之間的交互連接線。
第19圖為本發明實施例中介載板的剖面示意圖，如第19圖所示，一中介載板551可包括：(1)一半導體基板552，例如是矽晶圓；(2)在半導體基板552內的複數金屬栓塞558；(3)位在半導體基板552上之一第一中介載板交互連接線架構(FISIP) 560，其中該第一中介載板交互連接線架構(FISIP) 560係由一或複數交互連接線金屬層6及一或複數絕緣介電層12所組成，其中該些交互連接線金屬層6耦接至該些金屬栓塞558，且每一絕緣介電層12位在二相鄰交互連接線金屬層6之間，其中該交互連接線金屬層6及絕緣介電層12的規格及製程可參考上述第14圖之說明；(4)一保護層14位在該第一中介載板交互連接線架構(FISIP) 560上方，其中該保護層14內具有複數開口14a，該些開口14a的底部曝露該第一中介載板交互連接線架構(FISIP) 560之複數第三金屬接墊，其中位在該第一中介載板交互連接線架構(FISIP) 560上方的保護層14可參考第18圖中位在第一晶片交互連接線架構(FISIP) 20上方之保護層14之說明；(5)一第二中介載板交互連接線結構(SISIP) 588 (可選擇性地)位在該保護層14上，該第二中介載板交互連接線結構(SISIP) 588具有一或複數交互連接線金屬層27及一或複數聚合物層42，其中該交互連接線金屬層27經由該開口14a耦接至第一交互連接線架構560的該第三金屬接墊，而每一該聚合物層42位在二相鄰交互連接線金屬層27之間、且位在最底部一交互連接線金屬層27下方或是位在最頂端該交互連接線金屬層27的上方，其中該第二中介載板交互連接線結構(SISIP) 588具有複數第四金屬接墊位在最頂層聚合物層42中複數開口42a的底部，其中第二中介載板交互連接線結構(SISIP) 588的該交互連接線金屬層27及聚合物層42可參考第18圖中第二晶片交互連接線結構(SISC) 29的說明及揭露；(6)複數微型連接墊48位在該第二中介載板交互連接線架構(SISIP) 588的第四金屬接墊上，或是若沒有形成第二中介載板交互連接線架構(SISIP) 588在保護層14上時，則該些微型連接墊48係位在該第一中介載板交互連接線架構(FISIP) 560的該第三金屬接墊上；(7)多個封裝體穿孔柱體(through package vias (TPVs)) 582，每一封裝體穿孔柱體(TPV) 582具有厚度介於5µm至300µm之間的銅層，位在該中介載板551之一部份該些微型連接墊48之該銅層32上。
在第二中介載板交互連接線結構(SISIP) 588上或第一中介載板交互連接線結構(FISIP) 560上之每一微型連接墊48具有數種型式，如第19圖所示之第一種型式的微型連接墊48可包括：(1)厚度介於1nm至50nm之間且材質為鈦或氮化鈦的一黏著層26a位在第二中介載板交互連接線結構(SISIP) 588的第四金屬接墊上，或者，若沒有第二中介載板交互連接線結構(SISIP) 588時，該黏著層26a則會位在第一中介載板交互連接線結構(FISIP) 560的第三金屬接墊上；(2)材質例如是銅的一種子層26b位在該黏著層26a上；以及(3)厚度介於1µm至60µm之間的一銅層32位在該種子層26b上。或者，第二種型式的微型連接墊48可以是一種熱壓合接墊，其包括如上述的該黏著層26a及該種子層26b，另外還包括如第21A圖所示的一銅層39位在該種子層26b上、及一金屬頂層49位在該銅層37上，其中該銅層39的厚度t2係介於1微米至10微米之間，或是介於2微米至10微米之間，而該銅層39的最大橫向(例如為圓形的直徑)尺寸w2係介於1微米至15微米之間，例如為5微米；該銲料頂層49係由錫-銀合金、錫-金合金、錫-銅合金、錫-銦合金、銦、錫或金所構成，且其厚度係介於0.1微米至5微米之間，例如為1微米。相鄰兩個之該第二種型式之微型連接墊48的間距(位在其相鄰兩個之中心點之間)係介於3微米至20微米之間。
如第19圖所示，每一金屬栓塞558可包括：(1)在該半導基板552內的一銅層557；(2)位在該半導體基板552且位在該銅層557側壁及底部的一絕緣層555；以及(3)位在該銅層557側壁及底部且位在該銅層557及該絕緣層555之間的一黏著/種子層556，每一金屬栓塞588或該銅層577具有一深度介於30µm至150µm之間，或介於50µm至100µm之間，以及其直徑或最大橫向尺寸介於5µm至50µm之間或介於5µm至150µm之間。該黏著/種子層556可包括：(1)用於黏著層的一鈦層或一氮化鈦層，其厚度介於1nm至50nm之間，且該黏著層位在銅層557的側壁及底部；及(2)一種子層(例如是銅層)位在該銅層557的側壁及底部且位在該銅層557及該鈦層或氮化鈦層之間，該種子層之厚度介於3nm至200nm之間。該絕緣層555可例如包括熱生成氧化矽層(SiO2)及/或一CVD氮化矽(Si3N4)。
晶片組裝至中介載板之結構
第20A圖至第20B圖為本發明實施例用於邏輯驅動器之晶片封裝製程剖面示意圖。第21A圖至第21B圖為本發明另一實施例用於邏輯驅動器之晶片封裝製程剖面示意圖。首先，如第20A圖所示，每一如第18圖中所繪示之半導體晶片100的第二型微型金屬凸塊或微型金屬柱34可接合至預先形成在中介載板551上的第一型微型連接墊48上。例如，就每一該些半導體晶片100而言，其第二型微型金屬凸塊或微型金屬柱34之含錫銲料層33可接合至位在中介載板551上之第一型微型連接墊48之銅層32上，以形成如第20B圖中的多個接合接點563，其中每一其第二型微型金屬凸塊或微型金屬柱34之銅層32的厚度係大於預先形成在中介載板551上之第一型微型連接墊48之銅層32的厚度。如第20A圖至第20B圖所示之交互連接線結構561係代表如第19圖所示之第一中介載板交互連接線結構(FISIP) 560及第二中介載板交互連接線結構(SISIP) 588，或是當第二中介載板交互連接線結構(SISIP) 588被選擇性地省略時，交互連接線結構561係代表如第19圖所示之第一中介載板交互連接線結構(FISIP) 560。
或者，請參照第21A圖，如第18圖所示之每一該些半導體晶片100之第三型微型金屬凸塊或微型金屬柱34可在溫度介於攝氏240度至300度之間且壓力介於0.3至3 MPa的條件下，持續3秒至15秒以熱壓合的方式接合至預先形成在中介載板551上的第二型微型連接墊48。在熱壓合的過程中，施加至該半導體晶片100上的力量係大致上等於該壓力乘以其中一該些微型金屬凸塊或微型金屬柱34與其中一該些微型連接墊48之間的接觸面積，再乘以該半導體晶片100之該些微型金屬凸塊或微型金屬柱34之總數目。例如，就如第18圖所示之每一該些半導體晶片100而言，該些第三型微型金屬凸塊或微型金屬柱34之銲料頂層38可接合至預先形成在中介載板551上的第二型微型連接墊48之金屬頂層49，以形成如第21B圖所示之多個接合接點563，其中每一該些第三型微型金屬凸塊或微型金屬柱34之銅層37的厚度t3係大於預先形成在中介載板551上之第二型微型連接墊48之銅層39的厚度t2，且每一該些第三型微型金屬凸塊或微型金屬柱34之銅層37的最大橫向尺寸w3係等於0.7至0.1倍之預先形成在中介載板551上之第二型微型連接墊48之銅層39的最大橫向尺寸w2。或者，每一該些第三型微型金屬凸塊或微型金屬柱34之銅層37的截面積係等於0.5至0.01倍之預先形成在中介載板551上之第二型微型連接墊48之銅層39的截面積。因此，就中介載板551而言，在該熱壓合的過程中，其交互連接線結構561係可承受較低之來自該些第三型微型金屬凸塊或微型金屬柱34之應力。每一該些第三型微型金屬凸塊或微型金屬柱34之銅層37的厚度t3係大於金屬接墊6b之厚度t1，且每一該些第三型微型金屬凸塊或微型金屬柱34之銅層37的最大橫向尺寸w3係等於0.7至0.1倍之金屬接墊6b的最大橫向尺寸w1。或者，每一該些第三型微型金屬凸塊或微型金屬柱34之銅層37的截面積係等於0.5至0.01倍之金屬接墊6b的截面積。因此，就每一該些半導體晶片100而言，在該熱壓合的過程中，其如第18圖所示之其第二晶片交互連接線結構(SISC)及/或第一晶片交互連接線結構(FISC)係可承受較低之來自該些第三型微型金屬凸塊或微型金屬柱34之應力。據此，在每一該些接合接點563之銅層32及48之間經接合後的銲料係可大部分地保持在中介載板551之其中一微型連接墊48之上表面上，並且延伸出中介載板551之該其中一微型連接墊48之邊緣的距離係小於0.5微米，故即使在微小間距的情況下，亦可避免相鄰二接合接點563之經接合後的銲料之間發生短路。如第21A圖至第21B圖所示之交互連接線結構561係代表如第19圖所示之第一中介載板交互連接線結構(FISIP) 560及第二中介載板交互連接線結構(SISIP) 588，或是當第二中介載板交互連接線結構(SISIP) 588被選擇性地省略時，交互連接線結構561係代表如第19圖所示之第一中介載板交互連接線結構(FISIP) 560。
接著，如第20B圖及第21B圖所示，一底部填充材料(underfill)564可填入位在每一半導體晶片100與中介載板551之間的間隙中，以包覆該接合接點563。接著，一聚合物層565(例如是樹脂)可填入至在二相鄰半導體晶片100之間的間隙中、可填入二相鄰的封裝體穿孔柱體(TPVs) 582之間的間隙中以及覆蓋每一半導體晶片的背面及每一封裝體穿孔柱體(TPVs) 582的頂端；接著，以機械研磨或拋光製程去除聚合物565頂部及一或複數半導體晶片100的頂部直到每一封裝體穿孔柱體(TPVs) 582的頂端表面被曝露出。接著，在中介載板551之背面上以化學及機械研磨(chemically-and-mechanically-polishing (CMP))的製程或是以晶圓背面研磨的製程進行研磨，直到每一個金屬栓塞558及該銅層557的底部端被曝露，也就是位在背面的絕緣層555被移除，而產生一絕緣襯裡圍繞其該黏著/種子層556及銅層557。接著一聚合物層585形成在中介載板551的底部表面上，且在聚合物層585中的複數開口可曝露出中介載板551之金屬栓塞558的銅層557。接著，複數金屬凸塊570可形成在金屬栓塞558的銅層557上。接著，複數金屬凸塊570可有數種型式，第一種型式的金屬凸塊570可包括：(1)厚度介於1nm至200nm之間的一黏著層566a位在金屬栓塞558的該銅層557上；(2)材質例如是銅的一種子層566b位在該黏著層566a上(下方)；及(3)厚度介於1µm至50µm之間的一銅層568位在該種子層566b上(下方)。另外第二種型式的金屬凸塊570可包括如上述的該黏著層566a、種子層566b及銅層568，以及更包括含錫金屬的銲料層569位在該銅層568上(下方)，此銲料層569的材質例如是錫-銀合金且其厚度介於1µm至50µm之間。接著複數金屬凸塊578(例如是含錫銲料層)可選擇性地形成在封裝體穿孔柱體(TPVs) 582的頂端表面上。在另一實施例中，第22圖為本發明用於邏輯驅動器的一晶片封裝剖面示意圖。如第20B圖、第21B圖及第22圖所示，在執行如第20B圖及第21B圖所示之對聚合物層565進行機械研磨或拋光程序後，並且在對該中介載板551實施如第20B圖及第21B圖所示之化學及機械研磨製程或晶圓背面研磨之前，如第22圖所繪示之邏輯驅動器300之背面金屬交互連接線結構(backside metal interconnection scheme for the logic drive, BISD) 79可形成在半導體晶片100之上或上方、聚合物層565上及封裝體穿孔柱體(TPVs) 582上。邏輯驅動器之背面金屬交互連接線結構(BISD) 79的說明及規格可參閱如第18圖所繪示之第二晶片交互連接線結構(SISC) 29的說明及規格。邏輯驅動器之背面金屬交互連接線結構(BISD) 79可包括一或複數交互連接線金屬層27及一或複數聚合物層42，其中該交互連接線金屬層27耦接至封裝體穿孔柱體(TPVs) 582，而每一該聚合物層42位在二相鄰交互連接線金屬層27之間、位在最底部之一交互連接線金屬層27的下方及位在最頂端之一交互連接線金屬層27的上方，其中邏輯驅動器之背面金屬交互連接線結構(BISD) 79的複數第五接墊位在最頂端之一聚合物層42中複數開口42a的底部。
接著，如第22圖所示，複數金屬凸塊583可選擇性地形成在邏輯驅動器之背面金屬交互連接線結構(BISD) 79的第五金屬接墊上，該金屬凸塊583的說明及規格可參考第20B圖及第21B圖中金屬凸塊570的說明及規格。第23圖為本發明實施例中一金屬平面之上視圖，請參照第23圖，如第22圖中所繪示之邏輯驅動器之背面金屬交互連接線結構(BISD) 79的其中之一交互連接金屬層27可包括二金屬平面27c及27d，該二金屬平面27c及27d用以作為電源平面及接地平面，其中金屬平面27c及金屬平面27d的厚度例如係介於5µm介於50µm之間、介於5µm至30µm之間、介於5µm至20µm之間或介於5µm至15µm之間，或厚度大於或等於5µm、10µm、20µm或30µm，金屬平面27c及金屬平面27d可設置成交錯或交叉型式，例如可設置成叉形(fork shape)的型式，也就是每一金屬平面27c及金屬平面27d具有複數平行延伸部及連接該些平行延伸部的一縱向連接部，其中之一的金屬平面27c及金屬平面27d的水平延伸部可排列在其中之另一個的二相鄰之水平延伸部之間。
接著，如第22圖所示，在中介載板551的背面可施加如第20B圖及第21B圖所繪示之化學及機械研磨製程或晶圓背面研磨製程，接著如第20B圖及第21B圖所繪示之聚合物層585及金屬凸塊570可形成在該中介載板551的底側(面)上。
如第22圖所示，因為該半導體晶片100可包括如第14圖所繪示之FPGA IC晶片200及DPI IC晶片410，所以如第22圖所繪示之邏輯驅動器之背面金屬交互連接線結構(BISD) 79的交互連接線金屬層27及如第19圖所繪示之中介載板551之第一中介載板交互連接線結構(FISIP) 560及/或第二中介載板交互連接線結構(SISIP) 588之交互連接金屬層6及/或27可作為如第14圖所繪示之晶片內交互連接線371的可編程交互連接線361，該可編程交互連接線361係耦接至該FPGA IC晶片200及/或DPIIC晶片410的該通過/不通過開關250及/或交叉點開關279及/或耦接至該FPGA IC晶片200的可編程邏輯區塊201。因此，第五金屬接墊及/或金屬凸塊583、該金屬凸塊570及/或金屬栓塞558及封裝體穿孔柱體(TPVs) 582可經由邏輯驅動器之背面金屬交互連接線結構(BISD) 79的交互連接線金屬層27及中介載板551之第一中介載板交互連接線結構(FISIP) 560及/或第二中介載板交互連接線結構(SISIP) 588的交互連接線金屬層6及/或交互連接線金屬層27耦接至FPGA IC晶片200及/或DPIIC晶片410的通過/不通過開關250及/或交叉點開關279及/或耦接至FPGA IC晶片200的可編程邏輯區塊201，使第五金屬接墊及/或金屬凸塊583、金屬凸塊570及/或金屬栓塞558及封裝體穿孔柱體(TPVs) 582係為可編程的。更詳細的說明，第24A圖為發明實施例之線路示意圖，其繪示由複數晶片間交互連接線所形成的複數可編程交互連接線，適於經由FPGA IC晶片及DPIIC晶片的通過/不通過開關傳送資料。第24B圖為本發明實施例中由複數晶片間交互連接線所形成的複數可編程交互連接線，適於經由FPGA IC晶片或DPIIC晶片的交叉點開關傳送資料。
如第24A圖所示，第一個該可編程交互連接線361可分成二段連接線段361a及連接線段361’a適於相互地傳送資料，第二個該可編程交互連接線361可分成三段連接線段361b、361’b1及361’b2適於相互地傳送資料，其中該FPGA IC晶片200或DPIIC晶片410可包括通過/不通過開關258，用以控制第一個該可編程交互連接線及第二個該可編程交互連接線之間連接的導通或不導通，該第一個可編程交互連接線的連接線段361a可由如第18圖所繪示之FPGA IC晶片200或DPIIC晶片410的第一晶片交互連接線結構(FISC) 20及/或第二經片交互連接線結構(SISC) 29的交互連接線金屬層6及/或27所提供，其係作為如第12A圖及第12B圖所繪示之FPGA IC晶片200或DPIIC晶片410之晶片內交互連接線502。第一個該可編程交互連接線361的連接線段361’a係由如第22圖所繪示之邏輯驅動器之背面金屬交互連接線結構(BISD) 79的交互連接線金屬層27、如第20B圖、第21B圖及第22圖所繪示之封裝體穿孔柱體(TPVs) 582及/或如第19圖所繪示之中介載板551之第一中介載板交互連接線結構(FISIP) 560及/或第二中介載板交互連接線結構(SISIP) 588之交互連接線金屬層6/或27所提供，其係作為如第14圖所繪示之FPGA IC晶片200或DPIIC晶片410之晶片間交互連接線371。第一個該可編程交互連接線361之連接線段361a及361’a可經由如第5B圖、第12A圖、第12B圖及第13圖所繪示之FPGA IC晶片200或DPIIC晶片410之其中一小型輸入/輸出電路203、FPGA IC晶片200或DPIIC晶片410之其中一輸入/輸出接墊372及如第20B圖及第21B圖所繪示之其中一金屬接點563相互間傳送訊號。第二個該可編程交互連接線的連接線段361b係由如第18圖所繪示之FPGA IC晶片200或DPIIC晶片410的第一晶片交互連接線結構(FISC) 20及/或第二經片交互連接線結構(SISC) 29的交互連接線金屬層6及/或27所提供，其係作為如第12A圖及第12B圖所繪示之FPGA IC晶片200或DPIIC晶片410之晶片內交互連接線502。第二個該可編程交互連接線361的連接線段361’b1係由位在FPGA IC晶片200或DPIIC晶片410下方之如第19圖所繪示之中介載板551之第一中介載板交互連接線結構(FISIP) 560及/或第二中介載板交互連接線結構(SISIP) 588之交互連接線金屬層6/或27所提供，其係作為如第14圖所繪示之FPGA IC晶片200或DPIIC晶片410之晶片間交互連接線371。第二個該可編程交互連接線361的連接線段361’b2可由並非位在FPGA IC晶片200或DPIIC晶片410下方之如第19圖所繪示之中介載板551之第一中介載板交互連接線結構(FISIP) 560及/或第二中介載板交互連接線結構(SISIP) 588之交互連接線金屬層6/或27所提供，其係作為如第14圖所繪示之FPGA IC晶片200或DPIIC晶片410之晶片間交互連接線371。第二個該可編程交互連接線361之連接線段361b及361’b1可經由如第5B圖、第12A圖、第12B圖及第13圖所繪示之FPGA IC晶片200或DPIIC晶片410之其中一小型輸入/輸出電路203、FPGA IC晶片200或DPIIC晶片410之其中一輸入/輸出接墊372及如第20B圖及第21B圖所繪示之其中一金屬接點563相互間傳送訊號。
請參照第24B圖，FPGA IC晶片200或DPIIC晶片410可包括在四個方向上傳送資料之交叉點開關379。第一個該可編程交互連接線361可分成二連接線段361a及361’a，適於相互間傳輸與位在FPGA IC晶片200或DPIIC晶片410之交叉點開關379之節點N23處之資料有關之資料。第二個該可編程交互連接線361可分成二連接線段361b及361’b，適於相互間傳輸與位在FPGA IC晶片200或DPIIC晶片410之交叉點開關379之節點N24處之資料有關之資料。第三個該可編程交互連接線361可分成二連接線段361c及361’c，適於相互間傳輸與位在FPGA IC晶片200或DPIIC晶片410之交叉點開關379之節點N25處之資料有關之資料。第四個該可編程交互連接線361可分成二連接線段361d及361’d，適於相互間傳輸與位在FPGA IC晶片200或DPIIC晶片410之交叉點開關379之節點N26處之資料有關之資料。第一個、第二個、第三個及第四個該可編程交互連接線361之連接線段361a、361b、361c及361d係由如第18圖所繪示之FPGA IC晶片200或DPIIC晶片410的第一晶片交互連接線結構(FISC) 20及/或第二經片交互連接線結構(SISC) 29的交互連接線金屬層6及/或27所提供，其係作為如第12A圖及第12B圖所繪示之FPGA IC晶片200或DPIIC晶片410之晶片內交互連接線502。第一個、第二個、第三個及第四個該可編程交互連接線361之連接線段361’a、361’b、361’c及361’d係由如第22圖所繪示之邏輯驅動器之背面金屬交互連接線結構(BISD) 79的交互連接線金屬層27、如第20B圖、第21B圖及第22圖所繪示之封裝體穿孔柱體(TPVs) 582及/或如第19圖所繪示之中介載板551之第一中介載板交互連接線結構(FISIP) 560及/或第二中介載板交互連接線結構(SISIP) 588之交互連接線金屬層6/或27所提供，其係作為如第14圖所繪示之FPGA IC晶片200或DPIIC晶片410之晶片間交互連接線371。就每一該些第一個、第二個、第三個及第四個該可編程交互連接線361而言，其連接線段361a、361b、361c或361d可經由如第5B圖、第12A圖、第12B圖及第13圖所繪示之FPGA IC晶片200或DPIIC晶片410之其中一小型輸入/輸出電路203、FPGA IC晶片200或DPIIC晶片410之其中一輸入/輸出接墊372及如第20B圖及第21B圖所繪示之其中一金屬接點563傳送訊號至其連接線段361’a、361’b、361’c或361’d。
在一種情況下，請參照第12A圖、第12B圖、第16圖、第19圖及第22圖，一種利用晶片封裝結構所構成之可擴展的邏輯架構，包括：一互連基板，例如為中介載板551，具有用於可擴展交互連接線結構的一組資料匯流排315，其可由第二中介載板交互連接線結構(SISIP) 588之交互連接線金屬層27及第一中介載板交互連接線結構(FISIP) 560之交互連接線金屬層6所提供，其中該組資料匯流排315係分成多個資料子匯流排315A、315B、315C及315D；以及一第一現場可編程閘陣列集成電路晶片200，包括耦接至該組資料匯流排315之多個第一輸入/輸出連接埠377(例如為I/O連接埠1、I/O連接埠2、I/O連接埠3及I/O連接埠4)及至少一第一輸入/輸出連接埠選擇接墊226、228、231或232，該至少一第一輸入/輸出連接埠選擇接墊係適於在一第一時脈週期內從該些第一輸入/輸出連接埠377(例如為I/O連接埠1、I/O連接埠2、I/O連接埠3及I/O連接埠4)中選擇一第一連接埠，例如為I/O連接埠1，以在該些資料子匯流排315A、315B、315C及315D之一第一資料子匯流排，例如為315A，與該第一現場可編程閘陣列集成電路晶片200之間傳輸一第一資料。
在上述情況的第一實施例中，該可擴展的邏輯架構還包括：一第二現場可編程閘陣列集成電路晶片200，包括耦接至該組資料匯流排315之多個第二輸入/輸出連接埠377(例如為I/O連接埠1、I/O連接埠2、I/O連接埠3及I/O連接埠4)及至少一第二輸入/輸出連接埠選擇接墊226、228、231或232，該至少一第二輸入/輸出連接埠選擇接墊係適於在該第一時脈週期內從該些第二輸入/輸出連接埠377(例如為I/O連接埠1、I/O連接埠2、I/O連接埠3及I/O連接埠4)中選擇一第二連接埠，例如為I/O連接埠1，以在該第一資料子匯流排，例如為315A，與該第二現場可編程閘陣列集成電路晶片200之間傳輸該第一資料。或者，該第二連接埠，例如為I/O連接埠1，係適於在該第一時脈週期內將該第一資料從該第二現場可編程閘陣列集成電路晶片200傳輸至該第一資料子匯流排，例如為315A，其中該第一連接埠，例如為I/O連接埠1，係適於在該第一時脈週期內將該第一資料從該第一資料子匯流排，例如為315A，傳送至該第一現場可編程閘陣列集成電路晶片200。或者，該第二連接埠，例如為I/O連接埠1，係適於在該第一時脈週期內將該第一資料從該第一資料子匯流排，例如為315A，傳輸至該第二現場可編程閘陣列集成電路晶片200，其中該第一連接埠，例如為I/O連接埠1，係適於在該第一時脈週期內將該第一資料從該第一資料子匯流排，例如為315A，傳送至該第一現場可編程閘陣列集成電路晶片200。
在上述情況的第二實施例中，該可擴展的邏輯架構還包括：一記憶體晶片，例如為HBM IC晶片251，包括耦接至該組資料匯流排315A之多個第二輸入/輸出連接埠(未繪示)，及至少一第二輸入/輸出連接埠選擇接墊(未繪示)，該至少一第二輸入/輸出連接埠選擇接墊係適於在該第一時脈週期內從該些第二輸入/輸出連接埠(未繪示)中選擇一第二連接埠(未繪示)，以在該第一資料子匯流排，例如為315A，與該記憶體晶片251之間傳輸該資料。或者，該第二連接埠(未繪示)係適於在該第一時脈週期內將該第一資料從該記憶體晶片251傳輸至該第一資料子匯流排，例如為315A，其中該第一連接埠，例如為I/O連接埠1，係適於在該第一時脈週期內將該第一資料從該第一資料子匯流排，例如為315A，傳送至該第一現場可編程閘陣列集成電路晶片200。或者，該第二連接埠(未繪示)係適於在該第一時脈週期內將該第一資料從該第一資料子匯流排，例如為315A，傳輸至該記憶體晶片251，且該第一連接埠，例如為I/O連接埠1，係適於在該第一時脈週期內將該第一資料從該第一資料子匯流排，例如為315A，傳送至該第一現場可編程閘陣列集成電路晶片200。或者，該第一連接埠，例如為I/O連接埠1，係適於在該第一時脈週期內將該第一資料從該第一現場可編程閘陣列集成電路晶片200傳輸至該第一資料子匯流排，例如為315A，其中該第二連接埠(未繪示)係適於在該第一時脈週期內將該第一資料從該第一資料子匯流排，例如為315A，傳輸至該記憶體晶片251。
在上述情況的第三實施例中，該至少一第一輸入/輸出連接埠選擇接墊226、228、231或232係適於在該第一時脈週期內從該些第一輸入/輸出連接埠377(例如為I/O連接埠1、I/O連接埠2、I/O連接埠3及I/O連接埠4)中選擇一第二連接埠，例如為I/O連接埠2，以在該些資料子匯流排315A、315B、315C及315D之一第二資料子匯流排，例如為315B，與該第一現場可編程閘陣列集成電路晶片200之間傳輸該第二資料。或者，該第一連接埠，例如為I/O連接埠1，係適於在該第一時脈週期內將該第一資料從該第一現場可編程閘陣列集成電路晶片200傳送至該第一資料子匯流排，例如為315A，且該第二連接埠，例如為I/O連接埠2，係適於在該第一時脈週期內將該第二資料從該第一現場可編程閘陣列集成電路晶片200傳送至該第二資料子匯流排，例如為315B。或者，該第一連接埠，例如為I/O連接埠1，係適於在該第一時脈週期內將該第一資料從該第一資料子匯流排，例如為315A，傳送至該第一現場可編程閘陣列集成電路晶片200，且該第二連接埠，例如為I/O連接埠2，係適於在該第一時脈週期內將該第二資料從該第一現場可編程閘陣列集成電路晶片200傳送至該第二資料子匯流排，例如為315B。或者，該第一連接埠，例如為I/O連接埠1，係適於在該第一時脈週期內將該第一資料從該第一資料子匯流排，例如為315A，傳送至該第一現場可編程閘陣列集成電路晶片200，且該第二連接埠，例如為I/O連接埠2，係適於在該第一時脈週期內將該第二資料從該第二資料子匯流排，例如為315B，傳送至該第一現場可編程閘陣列集成電路晶片200。
在上述情況的第四實施例中，該第一連接埠，例如為I/O連接埠1，係適於在該第一時脈週期內將該第一資料從該第一資料子匯流排，例如為315A，傳送至該第一現場可編程閘陣列集成電路晶片200，且該至少一第一輸入/輸出連接埠選擇接墊226、228、231或232係適於在一第二時脈週期內從該些第一輸入/輸出連接埠377(例如為I/O連接埠1、I/O連接埠2、I/O連接埠3及I/O連接埠4)中選擇該第一連接埠，例如為I/O連接埠1，以從該第一現場可編程閘陣列集成電路晶片200傳輸一第二資料至該第一資料子匯流排，例如為315A。
用於FOIT邏輯驅動器的封裝體疊封裝體(POP)之組裝結構
第25圖為本發明實施例的封裝體疊封裝體(POP)之組裝結構的剖面示意圖。請參照第25圖，如第22圖所繪示之複數邏輯驅動器300可堆疊接合在一起，上面的邏輯驅動器300的金屬凸塊570係接合至下面的邏輯驅動器300的背面金屬交互連接線結構(BISD) 79的第五金屬接墊，且一底部填充材料(underfill) 114可填入上面的邏輯驅動器300與下面的邏輯驅動器300之間的間隙中並且包覆在其二者之間的金屬凸塊570，最底部的邏輯驅動器300的金屬凸塊570係接合至位於一電路基板113之上表面處的複數金屬接墊109，且一底部填充材料(underfill)114可填入至最底部的邏輯驅動器300與該電路基板113之間並且包覆在二者之間的金屬凸塊570，且複數銲料錫球325可形成在電路基板113的背部表面上。
用於邏輯及記憶體驅動器的中介載板至中介載板封裝結構
第26圖為本發明實施例中使用FOIT邏輯驅動器及記憶體驅動器封裝的剖面示意圖，如第26圖所示，在如第14圖所繪示之邏輯驅動器300內全部的FPGA IC晶片200、GPU晶片269a、CPU晶片269b及專用可編程交互連接線IC晶片410可不包括(或提供)複數記憶體晶片 (例如是HBM IC晶片、快取SRAM晶片、DRAM IC晶片或是使用MRAM或RRAM的NVM IC晶片)，而係由一記憶體驅動器310所提供，其中該記憶體驅動器310也可包括如第22圖中的中介載板551、TPVs 582、BISD 79及金屬凸塊570及583。記憶體驅動器310的金屬凸塊570接合至邏輯驅動器300的金屬凸塊570，以形成複數接合接點586位在記憶體驅動器310與邏輯驅動器300之間。每一堆疊金屬栓塞(stacked vias)587可由下列組成：(1)其中之一接合接點586；(2)由金屬栓塞558所提供之其中之一堆疊部分及第19圖中邏輯驅動器300之中介載板551上的FISIP560及/或SISIP588的交互連接金屬層6及/或金屬層27；(3)邏輯驅動器300的其中之一接合接點563；(4) 由金屬栓塞558所提供之其中之一堆疊部分及第19圖中記憶體驅動器310之中介載板551上的FISIP560及/或SISIP588的交互連接金屬層6及/或金屬層27；及(5) 記憶體驅動器310的其中之一接合接點563，，其中記憶體驅動器310與邏輯驅動器300的接合接點563排列成一垂直方向以形成垂直信號路徑位在邏輯驅動器300的其中之一半導體晶片100與記憶體驅動器310的其中之一半導體晶片100之間，其中該邏輯驅動器300的其中之一半導體晶片100例如是第18圖中的FPGA IC晶片200、GPU晶片269a、CPU晶片269c，而記憶體驅動器310的其中之一半導體晶片100例如是HBM IC晶片或DRAM IC晶片。複數垂直堆疊之路徑587具有連接點數目等於或大於64、128、256、512、1024、2048、4096、8K或16K，例如，連接至邏輯驅動器300的一半導體晶片100與記憶體驅動器310的一半導體晶片100之間，用於並聯信號傳輸或是電源或接地的輸送。另外，在邏輯驅動器300的半導體晶片100的背面可接合/黏貼例如由銅或鋁製成的一散熱鰭片316。
數據中心和用戶之間的網際網絡
第27圖揭露本發明之實施例的多個數據中心和多個用戶之間的網絡的方塊圖。參照第27圖，在雲端590中是經由互聯網或網絡592彼此連接或彼此連接的多個數據中心591。在每個數據中心591中可以是多個標準商業化邏輯驅動器300和300。如第26圖所示，多個記憶體驅動器310中的一個/(或多個)驅動器310允許一個(或多個)用戶設備593，例如計算機，智能電話或膝上型計算機，卸載和/或加速所有設備的面向服務的功能。或人工智能(AI)，機器學習，深度學習，大數據，物聯網(IOT)，工業計算，虛擬現實(VR)，增強現實(AR)，汽車電子，圖形處理(GP)功能的任意組合)，視頻流，數字信號處理(DSP)，微控制(MC)和/或中央處理(CP)時，該一個(或多個)用戶設備593通過互聯網或網絡連接到標準商業化邏輯驅動器300和/或資料驅動器之一中的記憶體驅動器310在雲端590中進行591的交互。在每個數據中心591中，標準商業化邏輯驅動器300可以通過該每個數據中心591和/或Internet或網絡592的本地電路相互耦接或彼此耦接，並且記憶體驅動器310通過該每個數據中心591和/或互聯網或網絡592的本地電路，其中，記憶體驅動器310可以通過該每個數據中心591和/或本地網絡連接到彼此或彼此耦接。相應地，雲端590中數據中心591中的標準商業化邏輯驅動器300和內存驅動器310可用作用戶設備593的基礎設施即服務(IaaS)資源。類似地，為了在雲中租用虛擬記憶體(VM)，用戶可以租用可以被視為虛擬邏輯(VL)的現場可編程閘陣列(FPGA)。在一種情況下，一個(或多個)數據中心591中的每個標準商業化邏輯驅動器300可以包括使用比28nm技術節點先進的半導體IC工藝技術節點製造的FPGA IC晶片200。可以以諸如Java，C ++，C＃，Scala，Swift，Matlab，彙編語言，Pascal，Python，Visual Basic，PL / SQL或JavaScript語言的通用編程語言在用戶設備593上編寫軟件程序。用戶程序590之一可以經由互聯網或網絡592將軟件程序上載到雲端590，以對數據中心591或云590中的標準商業化邏輯驅動器300進行編程。雲端590中的經編程的邏輯驅動器300可以該用戶設備593中的一個或另一個通過因特網或網絡592被用於應用。
除非另有述及，否則經敘述於本專利說明書中之所有度量值、數值、等級、位置、程度、大小及其他規格，包括在下文請求項中，係為近似或額定值，而未必精確；其係意欲具有合理範圍，其係與其有關聯之功能及與此項技藝中所習用與其相關者一致。
已被陳述或說明者之中全無意欲或應被解釋為會造成任何組件、步驟、特徵、目的、利益、優點或公開之相當事物之專用，而不管其是否被敘述於請求項中。
保護之範圍係僅被請求項所限制。當明白本專利說明書及下文之執行歷程加以解釋後，該範圍係意欲且應該被解釋為如與被使用於請求項中之語文之一般意義一致一樣寬廣，及涵蓋所有結構性與功能性相當事物。
447:鎖存電晶體
448:鎖存電晶體
398:SRAM單元
446:記憶體單元
449:電晶體
451:字元線
452:位元線
453:位元條線
258:通過/不通過開關
222:電晶體
223:電晶體
533:反相器
292:緩衝器
293:電晶體
294:電晶體
295:電晶體
296:電晶體
297:反相器
379:交叉點開關
211:多工器
217:緩衝器
218:緩衝器
207:反相器
208:反相器
272:I/O連接墊
273:ESD保護電路或裝置
274:大型驅動器
275:大型接收器
341:I/O電路
282:二極管
281:節點
283:二極管
285:電晶體
286:電晶體
287:“與非”閘
288:“或非”閘
289:反相器
291:反相器
290:NAND器
372:連接墊
373:ESD保護電路或裝置
374:小型驅動器
375:小型接收器
203:小型I/O電路
382:二極管
381:節點
383:二極管
387:“與非”閘
388:非閘
386:電晶體
389:反相器
385:電晶體
390:NAND器
391:反相器
490:記憶體單元
1014:可編程邏輯單元(LC)
2014:記憶體單元
210:查找表(LUT)
201:可編程邏輯區塊
361:可編程交互連接線
362:記憶體單元
364:固定交互連接線
2016:加法單元
342:ExOR閘
343:ExOR閘
344:AND閘
345:AND閘
2015:區塊內交互連接線
2011:單元(A)
2013:單元(C/R)
346:OR閘
200:標準商業化FPGA IC晶片
279:繞道交互連接線
370:匯流排
380:匯流排
420:匯流排
284:寄存器
502:晶片內交互連接線
377:I/O連接埠
221:使能(IE)連接墊
226:輸入選擇(IS)連接墊
209:致能(CE)連接墊
227:輸出使能(OE)連接墊
228:輸出選擇(OS)連接墊
205:電源連接墊
231:連接墊
232:連接墊
2021:重複電路陣列
2020:重複電路單元
2022:環形電路
277:I/O連接埠
2023:劃線
410:DPIIC晶片
423:記憶體矩陣區塊
300:邏輯驅動器
269:PC IC晶片
269a:圖形處理晶片(GPU)晶片
269b:中央處理晶片(CPU)晶片
270:DSP晶片
251:HBM IC晶片
250:NVM IC晶片
371:晶片間交互連接線
260:專用控制及I/O晶片
402:IAC晶片
265:專用I/O晶片
200:方塊
360:方塊
271:外部電路
416:控制匯流排
417:晶片致能(CE)線
315:資料匯流排
469:I/O緩衝方塊
475:外部電路
471:I/O緩衝方塊
321:DRAM IC晶片
100:半導體晶片
2:半導體基板
20:第一交互連接線結構(FISC)
6:交互連接線金屬層
12:絕緣介電層
4:半導體元件
14:保護層
14a:開口
29:第二晶片交互連接線結構(SISC)
27:交互連接線金屬層
42:聚合物層
24:銅層
18:黏著層
40:銅層
28a:黏著層
28b:種子層
34:金屬凸塊或金屬柱
26a:黏著層
26b:種子層
32:銅層
33:銲料頂層
37:銅層
38:銲料頂層
6b:金屬接墊
552:半導體基板
558:金屬栓塞
551:中介載板
560:中介載板交互連接線架構(FISIP)
588:第二中介載板交互連接線結構(SISIP)
42a:開口
582:封裝體穿孔柱體
48:連接墊
39:銅層
49:金屬頂層
557:銅層
555:絕緣層
556:黏著/種子層
577:銅層
563:接合接點
564:底部填充材料
565:聚合物層
585:聚合物層
570:金屬凸塊
566a:黏著層
566b:種子層
568:銅層
569:銲料層
578:金屬凸塊
79:背面金屬交互連接線結構
583:金屬凸塊
27c:金屬平面
7d:金屬平面d
114:底部填充材料
586:接合接點
310:記憶體驅動器
587:路徑
316:散熱鰭片
590:雲端
592:互聯網或網絡
591:數據中心
593:用戶設備
圖式揭示本發明之說明性實施例。其並未闡述所有實施例。可另外或替代使用其他實施例。為節省空間或更有效地說明，可省略顯而易見或不必要之細節。相反，可實施一些實施例而不揭示所有細節。當相同數字出現在不同圖式中時，其係指相同或類似組件或步驟。
當以下描述連同隨附圖式一起閱讀時，可更充分地理解本發明之態樣，該等隨附圖式之性質應視為說明性而非限制性的。該等圖式未必按比例繪製，而是強調本發明之原理。
第1A圖及第1B圖揭露本發明之實施例的各種類型的記憶體單元的電路圖。
第2A圖至第2C圖揭露本發明之實施例的各種類型的通過/不通過開關的電路圖。
第3A圖和第3B圖揭露本發明之實施例的各種類型的交叉點開關的電路圖。
第4圖揭露本發明之實施例的多工器(multiplexers)的電路圖。
第5A圖揭露本發明之實施例的大型I/O電路的電路圖。
第5B圖揭露本發明之實施例的小型I/O電路的電路圖。
第6圖揭露本發明之實施例的可編程邏輯區塊的方塊圖的示意圖。
第7A圖揭露本發明之實施例的與非閘。
第7B圖揭露本發明之實施例的與非閘的真值表。
第7C圖揭露本發明之實施例的邏輯運算器的電路圖。
第7D圖為第7C圖所示的邏輯運算操作的真值表。
第7E圖揭露本發明之實施例的計算操作器的方塊圖。
第7F圖為第7E圖所示的邏輯運算操作的真值表。
第7G圖揭露本發明之實施例的計算操作器的電路圖。
第7H圖揭露本發明之實施例的用於標準商業化FPGA IC晶片的可編程邏輯區塊的方塊圖。
第7I圖揭露本發明之實施例的加法器的單元的電路圖。
第7J圖揭露本發明之實施例的用於加法器的單元的加法單元的電路圖。
第8圖揭露本發明之實施例的由交叉點開關編程的可編程交互連接線的方塊圖。
第9A圖及第9B圖揭露本發明之實施例的用於修復標準商業化FPGA IC晶片的方法的示意圖。
第10A圖及第10B圖揭露本發明之另一實施例的用於修復標準商業化FPGA IC晶片的方法的示意圖。
第11A圖及第11B圖揭露本發明之另一實施例的用於修復標準商業化FPGA IC晶片的方法的示意圖。
第12A圖揭露本發明之實施例的標準商業化FPGA IC晶片的方塊圖的示意性上視圖。
第12B圖揭露本發明之另一實施例的標準商業化FPGA IC晶片的方塊圖的示意性上視圖。
第12C圖揭露本發明之實施例的標準商業化FPGA IC晶片的佈局的頂視圖。
第13圖揭露本發明之實施例的專用可編程交互連接線(DPI)集成電路(IC)晶片的方塊圖的示意性上視圖。
第14圖為上視圖，揭露本發明之實施例的實施例的用於邏輯驅動器的排列設置。
第15圖揭露本發明之實施例的標準商業化邏輯驅動器中的晶片之間的交互連接線的方塊圖。
第16圖是說明根據一個(或多個)標準商業化FPGA IC晶片的多個控制匯流排以及用於一個(或多個)標準商業化FPGA IC晶片和HBM記憶體(HBM)IC晶片的多個資料匯流排(data buses)的方塊圖。 與本申請。
第17圖揭露本發明之標準商業化FPGA IC晶片中的編程和操作的架構的方塊圖。
第18圖揭露本發明之實施例的半導體晶片的剖面示意圖。
第19圖揭露本發明之各種實施例的中介層的剖面示意圖。
第20A圖至第20B圖揭露本發明之實施例的用於製造用於邏輯驅動器的晶片封裝的過程的剖面示意圖。
第21A圖至第21B圖揭露本發明之另一實施例的用於製造用於邏輯驅動器的晶片封裝的工藝的剖面示意圖。
第22圖揭露本發明之另一實施例的用於邏輯驅動器的晶片封裝的剖面示意圖。
第23圖揭露本發明之實施例的金屬平面的上視圖。
第24A圖是示出根據實施例的，由多個晶片間互連提供的多個可編程交互連接線的電路圖，該多個可編程交互連接線用以使資料通過FPGA IC晶片或DPIIC晶片的通過/不通過開關本申請的內容。
第24B圖是示出根據多個晶片間互連的，由多個晶片間互連提供的多個可編程交互連接線的電路圖，該可編程交互連接線用以使資料通過FPGA IC晶片或DPIIC晶片的交叉點開關。目前的申請。
第25圖揭露本發明之實施例的堆疊封裝組件的剖面示意圖。
第26圖揭露本發明之實施例的用於邏輯和記憶體驅動器的組件的剖面示意圖。
第27圖揭露本發明之實施例的多個數據中心和多個用戶之間的網絡的方塊圖。
第28圖是示出一次性工程費用(Non-Recurring Engineering (NRE))成本與技術節點之間的關係趨勢的圖表。
雖然在圖式中已描繪某些實施例，但熟習此項技術者應瞭解，所描繪之實施例為說明性的，且可在本發明之範疇內構想並實施彼等所示實施例之變化以及本文所述之其他實施例。
417:晶片致能(CE)線
416:控制匯流排
200:標準商業化FPGA IC晶片
315:資料匯流排
315A:資料匯流排
315B:資料匯流排
315C:資料匯流排
315D:資料匯流排
251:HBM IC晶片
Claims (22)
- 一晶片封裝結構，包括： 一第一交互連接線結構，包括一第一交互連接線金屬層、一第二交互連接線金屬層位在該第一交互連接線金屬層上方及一絕緣介電層位在該第一及第二交互連接線金屬層之間； 一第一半導體晶片位在該第一交互連接線結構上方，其中該第一半導體晶片具有小於或等於0.5伏特的一電源供應電壓，其中該第一交互連接線結構位在該第一半導體晶片的下方且橫跨該第一半導體晶片的一邊界； 多個金屬凸塊位在該第一半導體晶片與該第一交互連接線結構之間，其中每一該金屬凸塊耦接該第一半導體晶片至該第一交互連接線結構； 一第二半導體晶片位在該第一半導體晶片的上方；以及 多個金屬接點位在該第一及第二半導體晶片之間。
- 如申請專利範圍第1項所請求之晶片封裝結構，更包括一矽基板位在該交互連接線結構下方且在該矽基板中具有一矽穿孔連接線(TSV)，其中該矽穿孔連接線(TSV)垂直地延伸位在該矽基板中且耦接該第一交互連接線金屬層。
- 如申請專利範圍第1項所請求之晶片封裝結構，其中每一該金屬接點包括一銅層。
- 如申請專利範圍第1項所請求之晶片封裝結構，其中每一該金屬接點包括錫。
- 如申請專利範圍第1項所請求之晶片封裝結構，其中該第一半導體晶片包括一輸入/輸出(I/O)電路，該輸入/輸出(I/O)電路具有一驅動能力介於0.1至1皮法(pF)之間。
- 如申請專利範圍第1項所請求之晶片封裝結構，其中該第一半導體晶片包括一輸入/輸出(I/O)電路，該輸入/輸出(I/O)電路具有一輸入電容介於0.1至1皮法(pF)之間。
- 如申請專利範圍第1項所請求之晶片封裝結構，其中該第一半導體晶片包括一現場可編程閘極陣列(FPGA)積體電路(IC)晶片。
- 如申請專利範圍第1項所請求之晶片封裝結構，其中該第一半導體晶片包括一邏輯晶片。
- 如申請專利範圍第1項所請求之晶片封裝結構，其中該第二半導體晶片包括一記憶體晶片。
- 如申請專利範圍第1項所請求之晶片封裝結構，其中該第一半導體晶片的製造技術節點是先進於10奈米的技術節點。
- 如申請專利範圍第1項所請求之晶片封裝結構，其中該電源供應電壓係介於0.1至0.5伏特之間。
- 一晶片封裝結構，包括： 一第一半導體晶片，其具有一第一半導體基板及一第一電晶體位在該第一半導體基板的一上表面處，其中該第一半導體基板具有小於或等於0.5伏特的一電源供應電壓，其中該第一半導體晶片包括多個第一金屬接點位在其頂部處；以及 一第二半導體晶片位在該第一半導體晶片的上方，其中該第二半導體晶片具有一第二半導體基板及一電晶體位在該第二半導體基板的一下表面處，其中該第二半導體基板的該下表面與該第一半導體基板的該上表面相對，其中該第二半導體晶片包括多個第二金屬接點位在其底部處，其中每一該第二金屬接點耦接且垂直地對齊其中之一該第一金屬接點。
- 如申請專利範圍第12項所請求之晶片封裝結構，其中每一該第一金屬接點包括一銅層。
- 如申請專利範圍第12項所請求之晶片封裝結構，其中每一該第二金屬接點包括一銅層。
- 如申請專利範圍第12項所請求之晶片封裝結構，其中該第一半導體晶片包括一輸入/輸出(I/O)電路，該輸入/輸出(I/O)電路具有一驅動能力介於0.1至1皮法(pF)之間。
- 如申請專利範圍第12項所請求之晶片封裝結構，其中該第一半導體晶片包括一輸入/輸出(I/O)電路，該輸入/輸出(I/O)電路具有一輸入電容介於0.1至1皮法(pF)之間。
- 如申請專利範圍第12項所請求之晶片封裝結構，其中該第一半導體晶片包括一現場可編程閘極陣列(FPGA)積體電路(IC)晶片。
- 如申請專利範圍第12項所請求之晶片封裝結構，其中該第一半導體晶片包括一邏輯晶片。
- 如申請專利範圍第12項所請求之晶片封裝結構，其中該第二半導體晶片包括一記憶體晶片。
- 如申請專利範圍第12項所請求之晶片封裝結構，其中該第一半導體晶片包括一邏輯晶片，而該第二半導體晶片包括一快取靜態隨機存取記憶體(SRAM)晶片。
- 如申請專利範圍第12項所請求之晶片封裝結構，其中該第一半導體晶片的製造技術節點是先進於10奈米的技術節點。
- 如申請專利範圍第12項所請求之晶片封裝結構，其中該電源供應電壓係介於0.1至0.5伏特之間。
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