FR3011117A1 - Procede et dispositif de commande d'une memoire reram - Google Patents

Abstract

L'invention concerne un procédé de commande d'une cellule mémoire ReRAM (cell1) comportant un élément de stockage (S) à résistance programmable, comprenant : pendant une période de veille (STDBY), appliquer une tension de veille (VSTDBY) non nulle entre deux électrodes de l'élément de stockage (S).

Description

B12459 - 12-GR1-1085 1 PROCÉDÉ ET DISPOSITIF DE COMMANDE D'UNE MÉMOIRE RERAM Domaine La présente demande concerne le domaine des circuits électroniques de façon générale, et vise plus particulièrement le domaine des mémoires à résistance programmable, couramment désignées dans la technique par le sigle ReRAM, de l'anglais "Resistive Random Access Memory" - mémoire résistive à accès aléatoire. Exposé de l'art antérieur Les mémoires ReRM tirent profit de la capacité qu'ont certains matériaux à changer de résistivité électrique, de façon réversible et non volatile, sous l'effet d'une polarisation. De façon classique, une mémoire ReRAM comprend une matrice de cellules élémentaires comportant chacune un élément de stockage et un ou plusieurs transistors d'accès. L'élément de stockage est essentiellement constitué par deux régions conductrices ou électrodes, séparées par une couche résistive à résistance programmable. L'application d'une tension convenablement choisie entre les deux électrodes permet de modifier la résistance de la couche résistive. Des données peuvent ainsi être enregistrées dans les cellules sur la base de valeurs de résistance. A titre d'exemple, un élément de stockage dans un état faiblement résistif peut correspondre à la valeur binaire '1', et un B12459 - 12-GR1-1085 2 élément de stockage dans un état résistif plus élevé, ou état fortement résistif, peut correspondre à la valeur binaire '0'. Résumé Un mode de réalisation prévoit un procédé de commande d'une cellule mémoire ReRAM comportant un élément de stockage à résistance programmable, comprenant : pendant une période de veille, appliquer une tension de veille non nulle entre deux électrodes de l'élément de stockage. Selon un mode de réalisation, le procédé comprend en outre : pendant une période de programmation de l'élément de stockage à une première valeur de résistance, appliquer une tension de programmation d'une première polarité entre les deux électrodes ; et pendant une période de programmation de l'élément de stockage à une deuxième valeur de résistance supérieure à la première valeur, appliquer entre les deux électrodes une tension de programmation d'une deuxième polarité opposée à la première polarité. Selon un mode de réalisation, la tension de veille est de la deuxième polarité.

Selon un mode de réalisation, la tension de veille est 10 à 200 fois plus faible en valeur absolue que la tension de programmation de la deuxième polarité. Selon un mode de réalisation, le procédé comprend en outre, pendant une période de lecture de l'élément de stockage, 25 appliquer entre les deux électrodes une tension de lecture inférieure en valeur absolue aux tensions de programmation. Selon un mode de réalisation, la tension de lecture est de la deuxième polarité. Selon un mode de réalisation, le procédé comprend en 30 outre, pendant une période d'initialisation de l'élément de stockage, appliquer une tension d'initialisation de la première polarité entre les deux électrodes. Selon un mode de réalisation, le procédé comprend en outre un rafraichissement périodique de la cellule.

B12459 - 12-GR1-1085 3 Selon un mode de réalisation, l'élément de stockage comprend une couche résistive à résistance programmable entre les deux électrodes. Un autre mode de réalisation prévoit un dispositif comportant : une pluralité de cellules mémoires ReRAM comportant chacune un élément de stockage à résistance programmable ; et un circuit de commande des cellules adapté à mettre en oeuvre le procédé susmentionné. Selon un mode de réalisation, chaque cellule comprend : un premier élément de stockage en série avec un premier transistor entre un premier noeud et un second noeud ; un deuxième élément de stockage en série avec un deuxième transistor entre le premier noeud et un troisième noeud ; des troisième et quatrième transistors respectivement entre un quatrième noeud et le deuxième noeud et entre un cinquième noeud et le troisième noeud ; et des premier et deuxième inverseurs en antiparallèle entre les deuxième et troisième noeuds. Selon un mode de réalisation, chaque cellule comprend en outre une première résistance entre les deuxième et quatrième noeuds, en parallèle du troisième transistor, et une deuxième résistance entre les troisième et cinquième noeuds, en parallèle du quatrième transistor. Brève description des dessins Ces caractéristiques et leurs avantages, ainsi que 25 d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 est un schéma électrique illustrant un exemple d'une matrice de cellules mémoire ReRAM ; 30 la figure 2 est un chronogramme illustrant un exemple d'un procédé de commande d'une cellule mémoire ReRAM ; la figure 3 est un diagramme illustrant l'évolution du courant dans un élément de stockage d'une cellule mémoire ReRAM, en fonction de la tension appliquée aux bornes de cet élément ; B12459 - 12-GR1-1085 4 la figure 4 est un chronogramme illustrant un exemple d'un mode de réalisation d'un procédé de commande d'une cellule mémoire ReRAM ; la figure 5 est un schéma électrique d'un exemple de 5 réalisation d'une cellule mémoire ReRAM ; et la figure 6 est un chronogramme illustrant un exemple d'un procédé de commande de la cellule mémoire ReRAM de la figure 5. Description détaillée 10 Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures. On notera que dans la présente demande, les expressions "fortement résistif" et "faiblement résistif", ainsi que les expressions assimilées ("haute résistivité", "basse 15 résistivité", "résistivité élevée", "résistivité faible", etc.) sont utilisées de façon relative les unes par rapport aux autres, c'est-à-dire notamment que l'expression "fortement résistif" désigne un état de résistivité supérieur à un état de résistivité désigné par l'expression "faiblement résistif". 20 La figure 1 est un schéma électrique d'un exemple d'une matrice 100 de cellules mémoire ReRAM. Dans cet exemple, la matrice 100 comporte quatre cellules identiques ce111, ce112, ce113 et ce114, disposées selon deux lignes R1 et R2 et deux colonnes Cl et C2. Dans l'exemple représenté, la ligne R1 25 comprend les cellules celll et ce112, la ligne R2 comprend les cellules ce113 et ce114, la colonne Cl comprend les cellules cern et ce113, et la colonne C2 comprend les cellules ce112 et ce114. Les modes de réalisation et exemples qui seront décrits ci-après sont bien entendu adaptable à des mémoires ReRAM 30 comprenant un nombre de cellules différent et/ou une disposition des cellules différente. Chaque cellule de la matrice 100 comprend un élément de stockage S comprenant deux régions conductrices ou électrodes, séparées par une couche à résistance programmable. A 35 titre d'exemple, l'élément de stockage S peut être réalisé sous B12459 - 12-GR1-1085 la forme d'un empilement comprenant une première couche conductrice formant une première électrode, la couche résistive revêtant la première couche conductrice, et une deuxième couche conductrice revêtant la couche résistive et formant la deuxième 5 électrode. A titre d'exemple, la première électrode peut être en titane, la couche résistive peut être en oxyde de titane, en oxyde de tantale ou en oxyde d'hafnium, et la deuxième électrode peut être en nitrure de titane. Plus généralement, les modes de réalisation décrits ci-après sont compatibles avec tous les 10 matériaux usuels susceptibles d'être utilisés pour réaliser un élément de stockage d'une mémoire ReRAM. Dans cet exemple, chaque cellule de la matrice 100 comprend en outre un transistor d'accès T en série avec l'élément de stockage S entre des noeuds A et B de la cellule. 15 Dans cet exemple, les électrodes de l'élément de stockage S sont connectées respectivement au noeud A et à un noeud intermédiaire n de la cellule, et les noeuds de conduction (source, drain) du transistor T sont connectés respectivement au noeud n et au noeud B de la cellule. Dans cet exemple, chaque cellule comprend 20 en outre un noeud C connecté à la grille du transistor T de la cellule. On notera que l'élément de stockage S est un dipôle asymétrique, c'est-à-dire que son comportement dépend de la polarité de la tension appliquée entre ses électrodes. En effet, 25 la programmation de l'élément S dans un état faiblement résistif est obtenue par application d'une tension de programmation d'une certaine polarité entre ses électrodes, alors que la programmation de l'élément S dans un état fortement résistif est obtenue par application d'une tension de programmation de 30 polarité opposée entre ses électrodes. On considérera ci-après que, dans chaque cellule élémentaire de la matrice 100 de la figure 1, l'élément de stockage S de la cellule est connecté de telle façon que la programmation de l'élément S dans un état faiblement résistif soit obtenue par application d'une tension 35 de programmation positive entre les noeuds A et n de la cellule.

B12459 - 12-GR1-1085 6 Toutefois, les exemples et modes de réalisation qui seront décrits ci-après sont adaptables au cas où l'élément de stockage S de chaque cellule est connecté de telle façon que la programmation de l'élément S dans un état faiblement résistif soit obtenue par application d'une tension de programmation négative entre les noeuds A et n de la cellule. Dans l'exemple représenté, les noeuds A de toutes les cellules de la matrice sont connectés à un même noeud HV, les noeuds B de toutes les cellules de la colonne Cl sont connectés à un même noeud BL1, les noeuds B de toutes les cellules de la colonne C2 sont connectés à un même noeud BL2, les noeuds C de toutes les cellules de la ligne R1 sont connectés à un même noeud WL1, et les noeuds C de toutes les cellules de la ligne R2 sont connectés à un même noeud WL2.

La figure 2 est un chronogramme illustrant un exemple d'un procédé de commande de la cellule ReRAM cern de la matrice 100 de la figure 1. Plus particulièrement, la figure 2 illustre l'évolution, en fonction du temps, des potentiels appliqués sur les noeuds HV, WL1, WL2, BL1 et BL2 de la matrice lors de différentes phases de commande de la cellule ce111. Lors de la toute première utilisation de la cellule cern après fabrication, l'élément de stockage S de la cellule est dans un état très fortement résistif, et doit être initialisé. Pour cela, une tension positive relativement élevée peut être appliquée entre les noeuds A et n de la cellule, afin de créer un chemin conducteur ou faiblement résistif dans la couche résistive de l'élément de stockage S. Comme cela sera expliqué plus en détail ci-après, ce chemin pourra ensuite être "effacé" puis "recréé" un grand nombre de fois par application de tensions de programmation respectivement négatives et positives, de plus faible amplitude que la tension d'initialisation, lors d'étapes d'écriture dans la cellule. Dans cet exemple, lors d'une phase d'initialisation (FORMING) de la cellule ce111, le noeud BL1 est mis à un 35 potentiel de référence ou masse, par exemple de l'ordre de 0 V, B12459 - 12-GR1-1085 7 le noeud HV est mis à un potentiel VFoRm positif relativement élevé (par rapport au potentiel de référence), par exemple de l'ordre de 2,5 V, et le transistor d'accès T de la cellule est rendu passant par application d'un potentiel positif, par exemple de l'ordre de 1,5 V, sur le noeud WL1. On notera que les potentiels sont de préférence choisis de façon que le transistor T agisse comme un limiteur de courant pour la cellule afin d'éviter une détérioration de la cellule. Dans cet exemple, pendant la phase d'initialisation (FORMING) de la cellule ce111, le noeud WL2 est maintenu à la masse, et le noeud BL2 est mis à un potentiel positif, par exemple de l'ordre de 1,5 V, afin que les éléments de stockage S des autres cellules de la matrice 100 ne soient pas soumis à la tension d'initialisation. A l'issue de la phase d'initialisation (FORMING), l'élément de stockage S de la cellule celll est dans un état dit faiblement résistif (LRS), correspondant par exemple à la valeur binaire '1'. L'élément S peut ensuite être reprogrammé dans un état plus fortement résistif (HRS), correspondant par exemple à la valeur binaire '0'. Pour cela, une tension de programmation négative peut être appliquée entre les noeuds A et n de la cellule ce111, ce qui entraine la suppression du chemin faiblement résistif préalablement formé dans la couche résistive de l'élément S. Dans cet exemple, lors d'une phase (RESET) de reprogrammation de la cellule cern dans un état fortement résistif (HRS), le noeud HV est mis à la masse, le noeud BL1 est mis à un potentiel V RESET positif inférieur au potentiel VFoRm, par exemple de l'ordre de 1,5 V, et le transistor d'accès T de la cellule est rendu passant par application d'un potentiel positif, par exemple de l'ordre de 3 V, sur le noeud WL1. Les potentiels sont choisis de façon que le transistor T laisse passer un courant suffisant pour permettre le changement d'état de l'élément de stockage. Pendant la phase (RESET) de reprogrammation de la cellule cern dans un état fortement résistif (HRS), les noeuds WL2 et BL2 sont maintenus à la masse, B12459 - 12-GR1-1085 8 afin que les éléments de stockage S des autres cellules de la matrice 100 ne soient pas soumis à la tension de reprogrammation appliquée à l'élément de stockage S de la cellule ce111. Après une étape (RESET) de reprogrammation de la 5 cellule cern dans un état fortement résistif (HRS), l'élément de stockage S de la cellule cern peut à nouveau être reprogrammé dans un état faiblement résistif (LRS), correspondant par exemple à la valeur binaire '1'. Pour cela, une tension positive de reprogrammation peut être appliquée 10 entre les noeuds A et n de la cellule ce111, entrainant la reformation d'un chemin faiblement résistif dans la couche résistive de l'élément S. Dans cet exemple, lors d'une phase (SET) de reprogrammation de la cellule cern dans un état faiblement 15 résistif (LRS), le noeud BL1 est mis à la masse, le noeud HV est mis à un potentiel VsET positif inférieur au potentiel VFoRm, par exemple de l'ordre de 1 V, et le transistor d'accès T de la cellule est rendu passant par application d'un potentiel positif, par exemple de l'ordre de 1,5 V, sur le noeud WL1 (les 20 potentiels sont de préférence choisis de façon à obtenir une limitation du courant par le transistor T permettant d'éviter une éventuelle détérioration de la cellule). Pendant la phase (SET) de reprogrammation de la cellule cern dans un état faiblement résistif (LRS), le noeud WL2 est maintenu à la masse, 25 et le noeud BL2 est mis à un potentiel positif, par exemple de l'ordre de 1,5 V, afin que les éléments de stockage S des autres cellules de la matrice 100 ne soient pas soumis à la tension de reprogrammation. Lire la valeur stockée dans la cellule cern revient à 30 déterminer si l'élément de stockage S de la cellule est dans un état faiblement résistif (LRS) ou dans un état fortement résistif (HRS). Pour cela, une tension positive relativement faible, par exemple 10 à 20 fois plus faible que la tension positive de reprogrammation de la cellule dans un état 35 faiblement résistif, peut être appliquée entre les noeuds A et n B12459 - 12-GR1-1085 9 de la cellule. Le courant circulant dans l'élément de stockage S de la cellule peut alors être lu et comparé à une valeur de référence. Un courant relativement élevé correspond à un état de faible résistivité (LRS) de la cellule, et un courant relativement faible correspond à un état de forte résistivité (HRS) de la cellule. Dans cet exemple, lors d'une phase de lecture (READ) de la cellule ce111, le noeud BL1 est mis à la masse, le noeud HV est mis à un potentiel VR EAD positif, nettement inférieur au potentiel VsET, par exemple de l'ordre de 0,1 V, et le transistor d'accès T de la cellule est rendu passant par application d'un potentiel positif, par exemple de l'ordre de 1,5 V, sur le noeud WL1. Lors de la lecture, les potentiels sont de préférences choisis de façon que le transistor T présente une résistance série négligeable par rapport à celle de l'élément de stockage S dont on souhaite mesurer la résistance. Le courant circulant dans la ligne BL1 de la cellule est alors lu par un circuit de lecture (non représenté) pour déterminer l'état de résistivité de la cellule. Dans cet exemple, pendant la phase de lecture (READ) de la cellule celli, le noeud WL2 est mis à la masse de façon à bloquer les transistors d'accès T des cellules ce113 et ce114 de la ligne R2, et le noeud BL2 est mis à la masse, ce qui permet une lecture simultanée des cellules celll et ce112 de la ligne Ri.

Dans cet exemple, pendant des phases de veille (STDBY) de la matrice 100, c'est-à-dire lorsque la mémoire est alimentée mais qu'aucune opération d'initialisation, d'écriture ou de lecture n'est effectuée dans la matrice, les potentiels HV, WL1, WL2, BL1 et BL2 sont tous mis à la masse.

Une étude réalisée par les inventeurs a permis d'identifier un problème que pose le procédé de commande de la figure 2, et qui peut conduire à la perte de tout ou partie des données stockées dans une mémoire ReRAM commandée selon ce procédé. Les inventeurs ont constaté que l'application répétée d'une tension positive de lecture (VREAD), même très faible, B12459 - 12-GR1-1085 10 entre les noeuds A et n d'une cellule programmée dans un état fortement résistif (HRS), conduit à reformer un chemin faiblement résistif dans l'élément de stockage S de cette cellule. Après un certain nombre d'opérations de lecture, l'élément de stockage S de la cellule est susceptible de rebasculer dans un état faiblement résistif (LRS) sous l'effet de la seule tension de lecture VREAD, induisant une perte de donnée. Pour éviter un tel basculement d'état, on peut prévoir un rafraichissement périodique des cellules programmées dans un état fortement résistif (HRS), c'est-à-dire une réécriture périodique de l'état fortement résistif (HRS) de ces cellule par application d'une impulsion de la tension négative de programmation V RESET entre les noeuds A et n de ces cellules.

Toutefois, comme l'illustre la figure 3 qui sera expliquée plus en détail ci-après, les mesures effectuées par les inventeurs montrent que la transition de l'état fortement résistif (HRS) d'une cellule vers son état faiblement résistif (LRS) est une transition brusque, c'est-à-dire que la résistance de l'élément de stockage S de la cellule saute brutalement et quasi-instantanément d'une valeur haute à une valeur basse après une certaine durée d'application d'une tension positive entre les noeuds A et n de la cellule, durée qui est d'autant plus courte que la tension appliquée est élevée. Il est donc difficile voire impossible de détecter à l'avance, par mesure de la résistance de l'élément de stockage de la cellule, qu'un basculement d'état est sur le point de se produire. Pour s'assurer qu'aucune perte de donnée ne se produise, il convient donc que le rafraichissement soit relativement fréquent, et porte systématiquement sur la totalité des cellules programmées dans un état de haute résistivité (HRS). La prévision d'un tel rafraichissement entraine une consommation d'énergie électrique non négligeable, ce qui peut poser problème dans certaines applications. La figure 3 est un diagramme illustrant l'évolution de 35 la résistance d'un élément de stockage d'une cellule mémoire B12459 - 12-GR1-1085 11 ReRAM en fonction de la tension appliquée à ses bornes. Plus particulièrement, le diagramme de la figure 3 représente, en abscisse, la tension, en volts (V), appliquée entre les noeuds A et n d'une cellule de la matrice 100 de la figure 1, et, en 5 ordonnée, le courant, en ampères W, circulant dans l'élément de stockage S de cette cellule. Le diagramme de la figure 3 correspond à des mesures effectuées par les inventeurs sur un élément de stockage S comprenant une couche d'oxyde d'hafnium (Hf02) d'approximativement 5nm d'épaisseur entre une électrode 10 en titane, côté noeud A de la cellule, et une électrode en nitrure de titane, côté noeud n de la cellule. Le comportement observé est toutefois représentatif du comportement de la plupart des éléments de stockage ReRAM connus. La courbe 301, en pointillés sur la figure, représente 15 l'évolution du courant circulant dans l'élément de stockage en fonction de la tension appliquée entre ses électrodes pendant une phase d'initialisation (FORMING) de l'élément de stockage. Comme cela apparait sur la courbe 301, lorsqu'une tension positive est appliquée entre les noeuds A et n de la cellule, 20 l'élément de stockage est initialement fortement résistif, et le courant circulant dans l'élément de stockage est initialement très faible, de l'ordre de 10-8 ampère à 1,5 V dans cet exemple. Lorsque la tension positive appliquée atteint un seuil, de l'ordre de 2 V dans cet exemple, la résistivité de l'élément de 25 stockage chute brusquement, et un courant nettement plus important, de l'ordre de la centaine de microampères dans cet exemple, se met à circuler dans l'élément de stockage (ce courant étant borné par la limitation en courant imposée par le transistor T). Comme l'illustre la courbe 301, la résistivité de 30 l'élément de stockage reste ensuite à un état bas (LRS), se traduisant par un courant élevé, même lorsque la tension appliquée à ses bornes diminue. La courbe 303, en traits mixtes sur la figure, représente l'évolution du courant circulant dans l'élément de 35 stockage en fonction de la tension appliquée entre ses B12459 - 12-GR1-1085 12 électrodes pendant une phase (RESET) de reprogrammation de l'élément de stockage dans un état fortement résistif (HRS). Comme cela apparait sur la courbe 303, l'élément de stockage est initialement faiblement résistif (LRS), et, lorsqu'une tension de reprogrammation négative est appliquée entre le noeud A et le noeud n de la cellule, le courant circulant dans l'élément de stockage est dans un premier temps relativement important, de l'ordre de la centaine de microampères à -0,5 V dans cet exemple. Lorsque la tension négative appliquée atteint un seuil, de l'ordre de -0.6 V dans cet exemple, la résistivité de l'élément de stockage se met à augmenter de façon progressive, jusqu'à atteindre l'état de programmation de forte résistivité (HRS) de l'élément. Comme l'illustre la courbe 303, la résistivité de l'élément de stockage reste ensuite à un état haut (HRS) même lorsque l'amplitude de la tension négative appliquée diminue. La courbe 305, en tirets sur la figure, représente l'évolution du courant circulant dans l'élément de stockage en fonction de la tension appliquée entre ses électrodes pendant une phase (SET) de reprogrammation de l'élément de stockage dans un état faiblement résistif (LRS). Comme cela apparait sur la courbe 305, l'élément de stockage est initialement fortement résistif (HRS), et, lorsqu'une tension de reprogrammation positive est appliquée entre le noeud A et le noeud n de la cellule, le courant circulant dans l'élément de stockage est dans un premier temps relativement faible, de l'ordre de 10-5 ampères à 0,5 V dans cet exemple. Lorsque la tension positive appliquée atteint un seuil, de l'ordre de 0.6 V dans cet exemple, la résistivité de l'élément de stockage chute brutalement vers l'état de programmation de faible résistivité (LRS) de l'élément. Ainsi, il ressort de la figure 3 que les transitions de l'état faiblement résistif (LRS) de l'élément de stockage S vers son état fortement résistif (HRS), sont très progressives 35 comparativement aux transitions de l'état fortement résistif B12459 - 12-GR1-1085 13 (HRS) vers l'état faiblement résistif (LRS) qui sont très abruptes. En d'autres termes, pour une amplitude donnée de tension appliquée aux bornes de l'élément S, la transition de l'état faiblement résistif (LRS) vers l'état fortement résistif (HRS) se fait en pente douce, en un laps de temps relativement long, alors que la transition de l'état fortement résistif (HRS) vers l'état faiblement résistif (LRS) comprend un brusque saut de résistivité dans un intervalle de temps très court. Selon un aspect d'un mode de réalisation, on prévoit un procédé de commande d'une cellule ReRAM dans lequel, pendant des phases de veille de la cellule, c'est-à-dire lorsque la cellule est alimentée mais qu'aucune opération d'initialisation, d'écriture ou de lecture n'est effectuée, d'appliquer une faible tension de polarisation entre les électrodes de l'élément de stockage de la cellule, de même signe mais d'amplitude nettement inférieure, par exemple 10 à 200 fois plus faible, que la tension de programmation (RESET) de la cellule dans son état fortement résistif (HRS). La figure 4 est un chronogramme illustrant un exemple d'un mode de réalisation d'un procédé de commande de la cellule ReRAM cern de la matrice 100 de la figure 1. Plus particulièrement, la figure 4 illustre l'évolution, en fonction du temps, des potentiels appliqués sur les noeuds HV, WL1, WL2, BL1 et BL2 de la matrice lors de différentes phases de commande de la cellule ce111. Lors d'une phase d'initialisation (FORMING) de la cellule ce111, le noeud BL1 est mis à un potentiel de référence ou masse, par exemple de l'ordre de 0 V, le noeud HV est mis à un potentiel VFoRm positif relativement élevé (par rapport au potentiel de référence), par exemple de l'ordre de 2,5 V, et le transistor d'accès T de la cellule est rendu passant (avec cependant une limitation du courant entre les noeuds A et n pour éviter de détériorer la cellule) par application d'un potentiel positif, par exemple de l'ordre de 1,5 V, sur le noeud WL1. Dans cet exemple, pendant la phase d'initialisation (FORMING) de la B12459 - 12-GR1-1085 14 cellule ce111, le noeud WL2 est maintenu à la masse, et le noeud BL2 est mis à un potentiel positif, par exemple de l'ordre de 1,5 V, afin que les éléments de stockage S des autres cellules de la matrice 100 ne soient pas soumis à la tension d'initialisation. Lors d'une phase (RESET) de reprogrammation de la cellule celll dans un état fortement résistif (HRS), le noeud HV est mis à la masse, le noeud BL1 est mis à un potentiel V RESET positif inférieur au potentiel VFoRm, par exemple de l'ordre de 1,5 V, et le transistor d'accès T de la cellule est rendu passant par application d'un potentiel positif, par exemple de l'ordre de 3 V, sur le noeud WL1 (pendant la phase de reprogrammation, les potentiels sont choisis de façon que le transistor T laisse passer un courant suffisant pour permettre le changement d'état de l'élément de stockage). Pendant la phase (RESET) de reprogrammation de la cellule cern dans un état fortement résistif (HRS), les noeuds WL2 et BL2 sont maintenus à la masse, afin que les éléments de stockage S des autres cellules de la matrice 100 ne soient pas soumis à la tension de reprogrammation appliquée à l'élément de stockage S de la cellule ce111. Lors d'une phase (SET) de reprogrammation de la cellule cern dans un état faiblement résistif (LRS), le noeud BL1 est mis à la masse, le noeud HV est mis à un potentiel VsET positif inférieur au potentiel VFoRm, par exemple de l'ordre de 1 V, et le transistor d'accès T de la cellule est rendu passant (avec cependant une limitation du courant entre les noeuds A et n pour éviter de détériorer la cellule) par application d'un potentiel positif, par exemple de l'ordre de 1,5 V, sur le noeud WL1. Pendant la phase (SET) de reprogrammation de la cellule cern dans un état faiblement résistif (LRS), le noeud WL2 est maintenu à la masse, et le noeud BL2 est mis à un potentiel positif, par exemple de l'ordre de 1,5 V, afin que les éléments de stockage S des autres cellules de la matrice 100 ne soient pas soumis à la tension de reprogrammation.

B12459 - 12-GR1-1085 15 Dans cet exemple, la lecture de la cellule cern est effectuée en appliquant une tension négative (à la différence de l'exemple de la figure 2) d'amplitude relativement faible, par exemple 5 à 20 fois plus faible que la tension négative de reprogrammation de la cellule dans un état fortement résistif, entre les noeuds A et n de la cellule. Le courant circulant dans l'élément de stockage S de la cellule peut alors être lu et comparé à une valeur de référence pour déterminer l'état de la cellule.

Dans cet exemple, lors d'une phase de lecture (READ) de la cellule ce111, le noeud HV est mis à la masse, le noeud BL1 est mis à un potentiel VREAD positif, nettement inférieur au potentiel V RESET , par exemple de l'ordre de 0,1 V, et le transistor d'accès T de la cellule est rendu passant par 15 application d'un potentiel positif, par exemple de l'ordre de 1,5 V, sur le noeud WL1 (de préférence en minimisant la résistance série du transistor T). Le courant circulant dans la ligne BL1 de la cellule est alors lu par un circuit de lecture (non représenté) pour déterminer l'état de résistivité de la 20 cellule. Dans cet exemple, pendant la phase de lecture (READ) de la cellule ce111, le noeud WL2 est mis à la masse de façon à bloquer les transistors d'accès T des cellules ce113 et ce114 de la ligne R2, et le noeud BL2 est mis au potentiel VREAD, ce qui permet une lecture simultanée des cellules cern et ce112 de la 25 ligne Ri. Dans cet exemple, pendant des phases de veille (STDBY) de la matrice 100, c'est-à-dire lorsque la mémoire est alimentée mais qu'aucune opération d'initialisation, d'écriture ou de lecture n'est effectuée dans la matrice, le potentiel HV est mis 30 à la masse, les noeuds BL1 et BL2 sont mis à un potentiel positif VSTDBY, nettement inférieur au potentiel V RESET , par exemple de l'ordre de 0,01 V, et les transistors T des cellules de la matrice sont mis à l'état passant, par exemple par application d'un potentiel positif de l'ordre de 1,5 V sur les 35 noeuds WL1 et WL2.

B12459 - 12-GR1-1085 16 Un circuit de commande, non représenté, peut être prévu pour appliquer les potentiels de commande susmentionnés. Un avantage du mode de réalisation de la figure 4 est que, pendant les périodes de veille (STDBY) de la mémoire, la 5 polarisation négative des cellules ReRAM entretient l'état des cellules programmées en forte résistivité, et empêche la reformation d'un chemin faiblement résistif dans ces cellules. Ainsi, le mode de réalisation proposé permet de diminuer, par rapport au procédé de commande de la figure 2, la probabilité de 10 basculement de cellules fortement résistives vers un état faiblement résistif. On notera que, dans une variante de réalisation préférée, comme cela a été décrit en relation avec la figure 4, les opérations de lecture dans la mémoire sont également 15 effectuées sous polarisation négative. Ceci diminue encore le risque de basculement de cellules fortement résistives vers un état de faible résistivité. On notera toutefois que les modes de réalisation décrits ne se limitent pas à ce cas particulier. On pourra notamment envisager un procédé de commande comportant 20 l'application d'une polarisation négative aux cellules pendant les périodes de veille, et l'application d'une polarisation positive lors des opérations de lecture. Dans le mode de réalisation proposé, le principal risque de perte de données est lié à une éventuelle dérive des 25 cellules faiblement résistives (LRS) vers un état fortement résistif (HRS), sous l'effet notamment de la polarisation négative de veille VsTDBy et, le cas échéant, de la polarisation négative de lecture VREAD. Toutefois, contrairement au phénomène de basculement 30 de l'état fortement résistif (HRS) vers l'état faiblement résistif (LRS), le phénomène de dérive de l'état faiblement résistif (LRS) vers l'état fortement résistif (HRS) est un phénomène très progressif et donc facilement détectable et contrôlable. En particulier, des mesures ciblées de rafraichis- 35 sement des cellules faiblement résistives (LRS) en cours de B12459 - 12-GR1-1085 17 dérive peuvent aisément être mises en oeuvre, avec un gain important de consommation électrique par rapport à un rafraichissement systématique de la totalité des cellules fortement résistives (HRS) de la matrice, du type décrit en relation avec la figure 2. A titre d'exemple, une méthode de rafraichissement peut comprendre, périodiquement, par exemple à intervalles réguliers de l'ordre de quelques jours, la lecture de toutes les cellules de la mémoire, et la reprogrammation de toutes les cellules faiblement résistives (LRS) dont la résistance est supérieure à un seuil (ce seuil étant inférieur à la valeur maximale de résistance au-delà de laquelle une cellule n'est plus considérée comme étant à l'état faiblement résistif, et définissant la dérive maximale tolérée). Un avantage est que seules les cellules nécessitant effectivement un rafraichissement sont reprogrammées, ce qui permet de réduire la consommation électrique par rapport à un rafraichissement systématique de toutes les cellules d'un même état de résistivité.

Par ailleurs, le mode de commande proposé est particulièrement avantageux dans des applications dans lesquelles de mêmes données sont stockées de façon complémentaire dans des matrices de cellules ReRAM distinctes. A chaque opération de lecture, les deux cellules d'une même paire de cellules complémentaires sont lues, et les courants de lecture lus dans les deux cellules sont comparés. Le signe de la différence des courants de lecture est utilisé pour identifier la donnée stockée dans la paire de cellules complémentaires. Un avantage d'un tel mode de lecture, ou lecture différentielle, est qu'elle est particulièrement tolérante à une éventuelle augmentation de résistance des cellules à faible résistivité (LRS). En effet, dans une paire de cellules complémentaires, tant que la cellule faiblement résistive reste moins résistive que la cellule fortement résistive, la donnée peut être lue par lecture différentielle, et n'est donc pas perdue. Les B12459 - 12-GR1-1085 18 rafraichissements peuvent donc être moins fréquents que dans le cas d'un stockage simple des données. La figure 5 est un schéma électrique d'un exemple de réalisation d'une cellule mémoire ReRAM 500. Dans l'exemple représenté, la cellule est une cellule différentielle, c'est-à-dire qu'elle comprend deux éléments de stockage ReRAM Si et S2 destinés à stocker des données binaires de valeurs opposées. L'élément de stockage Si est en série avec un transistor d'accès Tl entre des noeuds Ni et N2 de la cellule, l'élément Si étant côté noeud Ni, et l'élément de stockage S2 est en série avec un transistor d'accès 12 entre le noeud Ni et un noeud N3 de la cellule, l'élément S2 étant côté noeud Ni. Un transistor PCH1 est connecté par ses noeuds de conduction (source, drain) entre le noeud N2 et un noeud N4, et un transistor PCH2 est connecté par ses noeuds de conduction (source, drain) entre le noeud N3 et un noeud N5. Les grilles des transistors Tl, 12, PCH1 et PCH2 sont respectivement connectées à des noeuds Gl, G2, G3 et G4 de la cellule. La cellule 500 comprend en outre un inverseur il dont une entrée est connectée au noeud N2 et une sortie est connectée au noeud N3, et, en antiparallèle, un inverseur 12 dont une entrée est connectée au noeud N3 et une sortie est connectée au noeud N2. Des noeuds d'alimentation haute des inverseurs il et 12 sont reliés à un rail d'alimentation haute VDD par l'intermédiaire d'un transistor d'alimentation PW1, et des noeuds d'alimentation bas des inverseurs il et 12 sont reliés à un rail d'alimentation basse GND, par exemple la masse, par l'intermédiaire d'un transistor d'alimentation PW2. Dans l'exemple représenté, les transistors PW1 et PW2 sont commandés simultanément à partir d'un même signal de commande. Dans cet exemple, le transistor PW2 est un transistor MOS à canal N recevant sur sa grille un signal de commande SEN, et le transistor PW1 est un transistor MOS à canal P recevant sur sa grille un signal complémentaire du signal SEN. Ainsi, lorsque le signal SEN est à un état haut, les transistors PW1 et PW2 sont passants et les inverseurs il et 12 sont alimentés, et, lorsque B12459 - 12-GR1-1085 19 le signal SEN est un à état bas, les transistors PW1 et PW2 sont bloqués et les inverseurs il et 12 ne sont pas alimentés. Lors des phases d'initialisation (FORMING), de programmation (RESET) d'un état fortement résistif (HRS), de programmation (SET) d'un état faiblement résistif (LRS), et de veille (STDBY), la cellule 500 peut être commandée selon un mode de commande similaire à ce qui a été décrit en relation avec la figure 4, en remplaçant les noeuds HV, WL1 et BL1 par les noeuds Ni, G1 et N4 respectivement pour la commande de l'élément Si, et par les noeuds Ni, G2 et N5 respectivement pour la commande de l'élément S2. Pendant les phases d'initialisation (FORMING), de programmation (RESET, SET) et de veille (STDBY), les transistors PCH1 et PCH2 de la cellule peuvent être rendus passants pour permettre le report, sur les noeuds N2 et N3, des potentiels de commande appliqués respectivement sur les noeuds N4 et N5. De plus, pendant les phases d'initialisation (FORMING), de programmation (RESET, SET) et de veille (STDBY), les transistors PW1 et PW2 peuvent être rendus non-passants (signal SEN à l'état bas) pour bloquer l'alimentation des inverseurs il et 12.

La figure 6 est un chronogramme illustrant un exemple d'un procédé de commande en lecture de la cellule ReRAM 500 de la figure 5. Plus particulièrement, la figure 6 illustre l'évolution, en fonction du temps, du signal SEN, ainsi que des potentiels appliqués sur les noeuds Ni, N4, N5, Gl, G2, G3 et G4 de la cellule 500 lors d'une phase de lecture (READ) de la cellule. Lors d'une phase de lecture (READ) de la cellule 500, le noeud Ni est mis à un potentiel compris entre le potentiel d'alimentation basse GND et le potentiel d'alimentation haute VDD de la cellule, par exemple au potentiel VDD/2. Les noeuds N4 et N5 sont mis à un même potentiel supérieur d'une valeur AV au potentiel du noeud Ni, et inférieur au potentiel d'alimentation haute VDD de la cellule. La valeur AV correspond à la tension de polarisation négative appliquée aux éléments de stockage Si et B12459 - 12-GR1-1085 20 S2 de la cellule lors de la lecture. A titre d'exemple, la valeur AV peut être d'approximativement 100 mV. La phase de lecture (READ) de la cellule 500 comprend une phase de pré-charge, au cours de laquelle les transistors 5 PCH1 et PCH2 sont rendus passants (signaux G3 et G4 à l'état haut), de façon à charger les noeuds N2 et N3 au potentiel des noeuds N4 et N5 respectivement, à savoir VDD/2+AV dans cet exemple. Pendant la phase de pré-charge, les inverseurs il et 12 ne sont pas alimentés (signal SEN à l'état bas), et les 10 transistors Tl et 12 peuvent être bloqués (signaux Gl et G2 à l'état bas). A titre de variante, les transistors Tl et 12 peuvent être passants (signaux Gl et G2 à l'état haut) pendant la phase de pré-charge. Après la phase de pré-charge, les transistors PCH1 et 15 PCH2 sont bloqués (signaux G3 et G4 à l'état bas), et, alors que l'alimentation des inverseurs il et 12 est toujours éteinte (signal SEN à l'état bas), les transistors Tl et 12 sont rendus passants (signaux Gl et G2 à l'état haut). Le noeud N2 se décharge alors à une vitesse proportionnelle à la résistance de 20 l'élément de stockage Sl, et le noeud N3 se décharge à une vitesse proportionnelle à la résistance de l'élément de stockage S2. Après une période de décharge des noeuds N2 et N3, les transistors PW1 et PW2 sont rendus passants (signal SEN à l'état 25 haut), de façon à alimenter les inverseurs il et 12. Lorsque les inverseurs il et 12 sont alimentés, ils amplifient la différence de potentiel entre le noeud N2 et le noeud N3. Ainsi, si le potentiel du noeud N2 est supérieur au potentiel du noeud N3 (élément 51 plus résistif que l'élément S2), le noeud N2 est 30 amené au potentiel VDD d'alimentation haute des inverseurs, et le noeud N3 est amené au potentiel GND d'alimentation basse des inverseurs. Si en revanche, le potentiel du noeud N2 est inférieur au potentiel du noeud N3 (élément S2 plus résistif que l'élément 51), le noeud N2 est amené au potentiel GND et le 35 noeud N3 est amené au potentiel VDD. Pour connaitre la valeur de B12459 - 12-GR1-1085 21 la donnée stockée dans la cellule, il suffit alors de lire le potentiel du noeud N2 et/ou du noeud N3. Un avantage du procédé de lecture décrit en relation avec la figure 6 est qu'il permet non seulement de lire la donnée stockée dans la cellule 500, mais aussi, à chaque lecture, de rafraichir la donnée stockée. En effet, si les éléments Si et S2 sont respectivement dans un état faiblement résistif (LRS) et dans un état fortement résistif (HRS), lors d'une étape de lecture, les noeuds N2 et N3 sont respectivement amenés aux potentiels GND et VDD. Le noeud Ni étant à un potentiel intermédiaire, à savoir VDD/2 dans cet exemple, ceci revient à appliquer une tension de polarisation négative relativement élevée sur l'élément Si, et une tension de polarisation positive relativement élevée sur l'élément S2, ce qui entraine le rafraichissement de l'état des éléments Si et S2. Réciproquement, si les éléments Si et S2 sont respectivement dans un état fortement résistif (HRS) et dans un état faiblement résistif (LRS), lors d'une étape de lecture, les noeuds N2 et N3 sont respectivement amenés aux potentiels VDD et GND. Ceci revient à appliquer une tension de programmation négative sur l'élément Si, et une tension de programmation positive sur l'élément S2. A titre de variante, deux résistances RPU1 et RPU2 (non représentées) peuvent être ajoutée au circuit de la figure 5, respectivement entre le noeud N2 et le noeud N4 (en parallèle du transistor PCH1) et entre le noeud N3 et le noeud N5 (en parallèle du transistor PCH2). Dans ce cas, l'élément de stockage Si, le transistor Tl et la résistance RPU1 forment un premier pont diviseur résistif, et l'élément de stockage S2, le transistor 12 et la résistance RPU2 forment un deuxième pont diviseur résistif. Pendant la période de décharge des noeuds N2 et N3 (transistors PCH1 et PCH2 bloqués et transistors Tl et 12 passants) qui suit la phase de pré-charge de la cellule (transistors PCH1 et PCH2 passants et transistors Tl et 12 bloqués), les résistances des éléments de stockage Si et S2 B12459 - 12-GR1-1085 22 étant différentes, les noeuds N2 et N3 tendent vers des potentiels différents, même lorsque la phase de décharge est longue voire tend vers l'infini. Il en résulte que l'état de la cellule peut toujours être lu, même si un temps de décharge très long est prévu. Ceci constitue une différence par rapport au circuit de la figure 5, dans lequel, lorsque la phase de décharge est longue ou tend vers l'infini, les potentiels des noeuds N2 et N3 tendent vers une même valeur de potentiel, à savoir VDD/2, et les états des éléments Si et S2 ne peuvent plus être différenciés. Ainsi, la prévision des résistances RPU1 et RPU2 permet d'augmenter la plage de temps dans laquelle le signal SEN peut être activé pour lire l'état de la cellule. Ceci permet d'augmenter la flexibilité de commande et d'utilisation de la cellule.

A titre de variante, la cellule 500 de la figure 5 peut être modifiée en vue d'un stockage simple (non complémentaire) des données. Dans ce cas, l'élément de stockage S2 et le transistor 12 peuvent être remplacés par une résistance de référence, par exemple de valeur égale à une valeur moyenne ou médiane entre la résistance d'un élément de stockage programmé dans un état fortement résistif, et la résistance d'un élément de stockage programmé dans un état faiblement résistif. Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaitront à l'homme de 25 l'art. En particulier, on a décrit en relation avec la figure 4 un exemple de procédé de commande dans lequel, pendant des périodes de veille (STDBY), une tension de polarisation négative de faible amplitude, typiquement 10 à 200 fois plus faible que 30 la tension de programmation d'un état de forte résistivité (HRS), est appliquée à des éléments de stockage de cellules ReRAM. Dans l'exemple de la figure 4, cette tension est appliquée entre les noeuds A et B de la cellule, et le transistor d'accès T de la cellule est rendu passant de façon à 35 reporter la tension entre les noeuds A et n de la cellule. A B12459 - 12-GR1-1085 23 titre de variante, on peut prévoir, pendant les périodes de veille, de maintenir le transistor d'accès T de la cellule bloqué (signal WL1 et WL2 à l'état bas dans cet exemple), et d'appliquer entre les noeuds A et B une tension de polarisation négative relativement élevée, typiquement du même ordre de grandeur que la tension de programmation d'un état de forte résistivité (HRS) dans les cellules. L'effet recherché de prévention de la formation d'un chemin faiblement résistif dans les cellules de forte résistivité (HRS) est alors obtenu par l'intermédiaire des courants de fuite circulant dans le transistor T. Ce mode de commande est aussi compatible avec la cellule 500 de la figure 5. Par ailleurs, les modes de réalisation décrits ne se limitent pas aux exemples de valeurs numériques mentionnés dans 15 la présente demande. De plus les modes de réalisation décrits pourront être adaptés à des cellules mémoire ReRAM ayant d'autres architectures que celles décrites en relation avec les figures 1 et 5.

Claims (12)

1. REVENDICATIONS1. Procédé de commande d'une cellule mémoire ReRAM (cern ; 500) comportant un élément de stockage (S ; 51, S2) à résistance programmable, comprenant : pendant une période de veille (STDBY), appliquer une 5 tension de veille (VsTDBy) non nulle entre deux électrodes de l'élément de stockage (S ; 51, S2).
2. 2. Procédé selon la revendication 1, comprenant en outre : pendant une période (SET) de programmation de 10 l'élément de stockage (S ; 51, S2) à une première valeur de résistance (LRS), appliquer une tension de programmation (VsET) d'une première polarité entre les deux électrodes ; et pendant une période (RESET) de programmation de l'élément de stockage (S ; 51, S2) à une deuxième valeur de 15 résistance (HRS) supérieure à la première valeur (LRS), appliquer entre les deux électrodes une tension de programmation (VRESET) d'une deuxième polarité opposée à la première polarité.
3. 3. Procédé selon la revendication 2, dans lequel la tension de veille (VsTDBy) est de la deuxième polarité. 20
4. 4. Procédé selon la revendication 2 ou 3, dans lequel la tension de veille (VsTDBy) est 10 à 200 fois plus faible en valeur absolue que la tension de programmation (V RESET) de la deuxième polarité.
5. 5. Procédé selon l'une quelconque des revendications 2 25 à 4, comprenant en outre, pendant une période (READ) de lecture de l'élément de stockage (S ; 51, S2), appliquer entre les deux électrodes une tension de lecture (VREAD) inférieure en valeur absolue auxdites tensions de programmation (VsET, V RESET)-
6. 6. Procédé selon la revendication 5, dans lequel la 30 tension de lecture (VREAD) est de la deuxième polarité.
7. 7. Procédé selon l'une quelconque des revendications 2 à 6, comprenant en outre, pendant une période (FORMING) d'initialisation de l'élément de stockage (S ; 51, S2),B12459 - 12-GR1-1085 25 appliquer une tension d'initialisation (V FORMING) de la première polarité entre les deux électrodes.
8. 8. Procédé selon l'une quelconque des revendications 1 à 7, comprenant en outre un rafraichissement périodique de la cellule (celll ; 500).
9. 9. Procédé selon l'une quelconque des revendications 1 à 8, dans lequel l'élément de stockage (S ; Sl, S2) comprend une couche résistive à résistance programmable entre les deux électrodes.
10. 10. Dispositif comportant : une pluralité de cellules mémoires ReRAM comportant chacune un élément de stockage (S ; Sl, S2) à résistance programmable ; et un circuit de commande des cellules adapté à mettre en 15 oeuvre un procédé selon l'une quelconque des revendications 1 à 9.
11. 11. Dispositif selon la revendication 10, dans lequel chaque cellule (500) comprend : un premier élément de stockage (Si) en série avec un 20 premier transistor (Tl) entre un premier noeud (Ni) et un second noeud (N2) ; un deuxième élément de stockage (S2) en série avec un deuxième transistor (12) entre le premier noeud (Ni) et un troisième noeud (N3) ; 25 des troisième (PCH1) et quatrième (PCH2) transistors respectivement entre un quatrième noeud (N4) et le deuxième noeud (N2) et entre un cinquième noeud (N5) et le troisième noeud (N3) ; et des premier (I1) et deuxième (I2) inverseurs en 30 antiparallèle entre les deuxième (N2) et troisième (N3) noeuds.
12. 12. Dispositif selon la revendication 11, dans lequel chaque cellule (500) comprend en outre une première résistance (RPU1) entre les deuxième (N2) et quatrième (N4) noeuds, en parallèle du troisième transistor (PCH1), et une deuxièmeB12459 - 12-GR1-1085 26 résistance (RPU2) entre les troisième (N3) et cinquième (N5) noeuds, en parallèle du quatrième transistor (PCH2).