FR2970590A1

FR2970590A1 - Cellule mémoire volatile/non volatile sans charge

Info

Publication number: FR2970590A1
Application number: FR1150403A
Authority: FR
Inventors: Guillaume Prenat; Pendina Gregory Di; Kholdoun Torki
Original assignee: Centre National de la Recherche Scientifique CNRS
Current assignee: Centre National de la Recherche Scientifique CNRS
Priority date: 2011-01-19
Filing date: 2011-01-19
Publication date: 2012-07-20
Anticipated expiration: 2031-01-19
Also published as: US20140078810A1; FR2970590B1; EP2666164A1; WO2012098195A1

Abstract

L'invention concerne un dispositif mémoire comprenant au moins une cellule mémoire comprenant : des premier et deuxième transistors (102, 104) couplés entre des premier et deuxième noeuds de mémorisation (106, 108) respectivement et une première tension d'alimentation, une borne de commande du premier transistor étant couplée au deuxième noeud de mémorisation, et une borne de commande du deuxième transistor étant couplée au premier noeud de mémorisation ; des premier et deuxième éléments à commutation de résistance (202, 204) couplés en série avec les premier et deuxième transistors respectivement ; et un circuit de commande (308) adapté pour appliquer, pendant une phase de programmation du premier élément à commutation de résistance, une deuxième tension d'alimentation au deuxième noeud de mémorisation pour activer le premier transistor, puis pour appliquer la deuxième tension d'alimentation au premier noeud de mémorisation pour générer un premier courant d'écriture (I ) dans le premier transistor et le premier élément à commutation de résistance.

Description

B10613 - D103914-04 1 CELLULE MÉMOIRE VOLATILE/NON VOLATILE SANS CHARGE

Domaine de l'invention La présente invention concerne une cellule mémoire volatile/non volatile programmable et un procédé d'écriture de la partie non volatile d'une telle cellule mémoire.

Exposé de l'art antérieur La figure 1 illustre une cellule mémoire statique à accès aléatoire (SRAM) 100 typique. Un premier inverseur est constitué d'un transistor MOS à canal N (NMOS) 102 et d'un transistor MOS à canal P (PMOS) 103 couplés en série entre une tension d'alimentation VDD et une tension de masse. Un deuxième inverseur est constitué d'un transistor NMOS 104 et d'un transistor PMOS 105 aussi couplés en série entre la tension d'alimentation VDD et la tension de masse. Les grilles des transistors 104 et 105 sont couplées à un noeud 106 couplé aux drains des transistors 102 et 103, tandis que les grilles des transistors 102 et 103 sont couplées à un noeud 108 couplé aux drains des transistors 104 et 105, de sorte que les inverseurs forment une bascule. Les noeuds 106 et 108 mémorisent des états de tension complémentaires Q et Q, permettant à un bit de données d'être mémorisé par la cellule. Le noeud 106 est couplé à une ligne de bit BL par l'intermédiaire d'un transistor MOS à canal P (PMOS) B10613 - DI03914-04

2 110, tandis que le noeud 108 est couplé à une ligne de bit complémentaire BLB par l'intermédiaire d'un transistor PMOS 112. Les grilles des transistors 110 et 112 sont couplées à une ligne de mot WL, et sont activées par un signal bas permettant d'écrire ou de lire des données dans la cellule 100. Le circuit 100 présente l'avantage d'être relativement rapide d'accès pendant des opérations de lecture et d'écriture. Cependant, un inconvénient est que, comme avec toutes les cellules mémoires volatiles, la donnée mémorisée est perdue si la tension d'alimentation VDD est retirée. La mémoire Flash est un exemple de mémoire non volatile programmable. Un inconvénient de la mémoire Flash est qu'elle est relativement lente d'accès comparée à la cellule SRAM de la figure 1, et qu'elle nécessite une tension de programmation relativement élevée. En outre, la technologie Flash est difficile à intégrer en technologie CMOS, et elle a une endurance relativement faible. Dans de nombreuses applications on a besoin d'une cellule mémoire programmable capable de mémoriser des données non volatiles, ayant des vitesses d'accès améliorées et une faible consonnation d'énergie. Résumé de l'invention Un objet de mode de réalisation de la présente invention est de répondre au moins partiellement à un ou plusieurs 25 besoins de l'art antérieur. Selon un aspect de la présente invention, on prévoit un dispositif mémoire comprenant au moins une cellule mémoire comprenant : un premier transistor couplé entre un premier noeud de mémorisation et une première tension d'alimentation ; un 30 deuxième transistor couplé entre un deuxième noeud de mémorisation et la première tension d'alimentation, une borne de commande du premier transistor étant couplée au deuxième noeud de mémorisation, et une borne de commande du deuxième transistor étant couplée au premier noeud de mémorisation ; un premier 35 élément à commutation de résistance couplé en série avec le B10613 - DI03914-04

3 premier transistor ; et un deuxième élément à commutation de résistance couplé en série avec le deuxième transistor ; et un circuit de commande adapté pour appliquer, pendant une phase de programmation du premier élément à commutation de résistance., une deuxième tension d'alimentation au deuxième noeud de mémorisation pour activer le premier transistor, puis pour appliquer la deuxième tension d'alimentation au premier noeud de mémorisation pour générer un premier courant d'écriture dans le premier transistor et le premier élément à commutation de résistance. Selon un mode de réalisation, le circuit de commande est en outre adapté pour isoler le deuxième noeud de mémorisation de la deuxième tension d'alimentation, puis pour appliquer, pendant une phase de programmation du deuxième élément à commutation de résistance, la deuxième tension d'alimentation au deuxième noeud de mémorisation pour générer un deuxième courant d'écriture dans le deuxième transistor et le deuxième élément à commutation de résistance. Selon un autre mode de réalisation, ladite au moins une cellule mémoire comprend en outre : un troisième transistor couplé entre le premier noeud de mémorisation et une première ligne d'accès ; et un quatrième transistor couplé entre le deuxième noeud de mémorisation et une deuxième ligne d'accès ; le circuit de commande étant agencé pour commander le troisième transistor par l'intermédiaire d'une première ligne de commande pour appliquer la deuxième tension d'alimentation au premier noeud de mémorisation, et pour commander le quatrième transistor par l'intermédiaire d'une deuxième ligne de commande pour fournir la deuxième tension d'alimentation au deuxième noeud de mémorisation. Selon un autre mode de réalisation, les troisième et quatrième transistors sont adaptés pour avoir une tension de seuil inférieure à celle des premier et deuxième transistors.

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4 Selon un autre mode de réalisation, ladite au moins une cellule mémoire comprend en outre un cinquième transistor couplé entre les premier et deuxième noeuds de mémorisation. Selon un autre mode de réalisation, les premier et deuxième éléments à commutation de résistance sont respectivement couplés entre les premier et deuxième transistors et la première tension d'alimentation. Selon un autre mode de réalisation, les premier et deuxième éléments à commutation de résistance sont respecti- vement couplés entre les premier et deuxième noeuds de mémorisation et les premier et deuxième transistors. Selon un autre mode de réalisation, le dispositif mémoire comprend en outre un circuit de programmation adapté pour programmer les résistances des premier et deuxième éléments à commutation de résistance sur la base de données d'entrée. Selon un autre mode de réalisation, les premier et deuxième éléments à commutation de résistance sont des éléments à commutation assistée thermiquement. Selon un autre aspect de la présente invention, on 20 prévoit une mémoire à accès aléatoire comprenant un réseau des dispositifs mémoires susmentionnés. Selon un autre aspect de la présente invention, on prévoit une bascule de données comprenant le dispositif mémoire susmentionné. 25 Selon un autre aspect de la présente invention, on prévoit un procédé de programmation d'éléments à commutation de résistance d'au moins une cellule mémoire comprenant au moins une cellule mémoire comprenant un premier transistor couplé entre un premier noeud de mémorisation et une première tension 30 d'alimentation, un deuxième transistor couplé entre un deuxième noeud de mémorisation et la première tension d'alimentation, une borne de commande du premier transistor étant couplée au deuxième noeud de mémorisation, et une borne de commande du deuxième transistor étant couplée au premier noeud de mémori- 35 sation, un premier élément à commutation de résistance couplé en B10613 - DI03914-04 série avec le premier transistor, un deuxième élément à commutation de résistance couplé en série avec le deuxième transistor, le procédé comprenant, pendant une phase de programmation du premier élément à commutation de résistance, les étapes consécutives suivantes : appliquer une deuxième tension d'alimentation au deuxième noeud de mémorisation pour activer le premier transistor ; et appliquer la deuxième tension d'alimentation au premier noeud de mémorisation pour générer un premier courant d'écriture dans le premier transistor et le premier élément à commutation de résistance. Selon un mode de réalisation, le procédé comprend en outre, pendant une phase de programmation du deuxième élément à commutation de résistance, après l'étape d'application de la deuxième tension d'alimentation au premier noeud de mémori- sation, les étapes consécutives suivantes : isoler le deuxième noeud de mémorisation de la deuxième tension d'alimentation ; et appliquer de nouveau la deuxième tension d'alimentation au deuxième noeud de mémorisation pour générer un deuxième courant d'écriture dans le deuxième transistor et le deuxième élément à commutation de résistance. Selon un autre mode de réalisation, ladite au moins une cellule mémoire comprend en outre un troisième transistor couplé entre le premier noeud de mémorisation et une première ligne d'accès et un quatrième transistor couplé entre le deuxième noeud de mémorisation et une deuxième ligne d'accès, l'étape d'application de la deuxième tension d'alimentation au premier noeud de mémorisation comprenant l'activation du troisième transistor, et l'étape d'application de la deuxième tension d'alimentation au deuxième noeud de mémorisation comprenant l'activation du quatrième transistor. Selon un autre mode de réalisation, ladite au moins une cellule mémoire comprend en outre un cinquième transistor couplé entre les premier et deuxième noeuds de mémorisation, le procédé comprenant en outre l'activation du cinquième transistor B10613 - DI03914-04

6 entre les phases de programmation des premier et deuxième éléments à commutation de résistance. Brève description des dessins Les objets, caractéristiques, aspects et avantages susmentionnés de l'invention, et d'autres, apparaîtront claire-ment à la lecture de la description détaillée suivante de modes de réalisation, donnée à titre d'exemple et non de limitation, en référence aux dessins joints dans lesquels : la figure 1 (décrite précédemment) illustre une 10 cellule SRAM volatile ; la figure 2 illustre une cellule mémoire munie d'une mémorisation de données non volatile selon un mode de réalisation de la présente invention ; la figure 3 illustre un circuit de programmation pour 15 programmer la partie non volatile de la cellule mémoire de la figure 2 ; les figures 4A et 4B sont des chronogrammes représentant des exemples de signaux pour programmer la partie non volatile de la cellule mémoire ; 20 les figures 5A et 5B représentent schématiquement des exemples de la programmation d'un dispositif mémoire à commutation de résistance particulier ; la figure 6 illustre un exemple de circuit de commande pour copier une donnée mémorisée par des éléments de mémori- 25 sation de données non volatile dans des éléments de mémorisation de données volatile de la cellule mémoire les figures 7A et 7B sont des chronogrammes représentant des exemples de signaux dans le circuit de la figure 6 la figure 8 illustre une cellule mémoire munie d'une 30 mémorisation de données non volatile selon un autre mode de réalisation de la présente invention ; la figure 9 illustre un réseau mémoire selon un mode de réalisation de la présente invention ; et B10613 - DI03914-04 la figure 10 illustre une bascule commandée par impulsions comprenant une bascule de cellule mémoire non volatile selon un mode de réalisation de la présente invention. Dans les figures, des éléments similaires portent de mêmes références. Description détaillée de modes de réalisation de la présente invention Seuls les éléments utiles à la compréhension de l'invention ont été illustrés dans les figures et vont être décrits en détail dans la suite. D'autres aspects, comme les applications particulières de la cellule mémoire, n'ont pas été décrits en détail, la cellule mémoire étant adaptée pour une utilisation dans une large gamme d'applications. La figure 2 illustre une cellule mémoire 200 qui mémorise, en plus d'un bit de donnée volatile, un bit de donnée non volatile. La donnée volatile est mémorisée sous forme électronique par une bascule. Cependant, la donnée non volatile est mémorisée par l'état physique de deux éléments à commutation de résistance, comme on va le décrire maintenant.

La cellule mémoire 200 est similaire à la cellule SRAM 100 de la figure 1 décrite précédemment, et les parties communes ne vont pas être décrites de nouveau en détail. Cependant, au lieu de comprendre six transistors, la cellule mémoire 200 comprend cinq transistors. En effet, les transistors PMOS 103 et 105 formant la moitié de chaque inverseur sont supprimés, et ainsi il n'y a aucune connexion des noeuds de mémorisation 106 ou 108 à la tension d'alimentation VDD dans la cellule mémoire 200. Un transistor NMOS 201 optionnel est couplé entre les noeuds de mémorisation 106 et 108 et est commandé au niveau de son noeud de grille par un signal de commande AZ. Aussi, plutôt que d'être commandé par une seule ligne d'écriture WL, les transistors 110, 112 sont commandés indépendamment par des lignes d'écriture séparées WL1 et WL2 respectivement. En outre, la cellule mémoire 200 comprend en plus des 35 éléments à commutation de résistance 202 et 204, qui sont B10613 - DI03914-04

8 couplés entre les sources respectives des transistors 102 et 104 et la tension de masse. A titre de variante, l'élément 202 pourrait être couplé entre le noeud de mémorisation 106 et le drain du transistor 102, tandis que l'élément 204 pourrait être couplé entre le noeud de mémorisation 108 et le drain du transistor 104. Dans encore une autre variante, l'élément 202 pourrait être couplé entre le transistor PMOS 110 et la ligne de bit BL, tandis que l'élément 204 pourrait être couplé entre le transistor PMOS 112 et la ligne de bit BLB.

Les éléments à commutation de résistance 202 et 204 peuvent être tout élément résistif commutable entre deux valeurs de résistance. De tels éléments maintiennent l'état résistif programmé même après le retrait de la tension d'alimentation. Les éléments à commutation de résistance 202, 204 sont programmés de façon à avoir des valeurs opposées, et les valeurs de résistance relatives des éléments indiquent une valeur de donnée binaire. Par exemple, les éléments à commutation de résistance 202, 204 sont basés sur des jonctions tunnel magnétiques (MTJ), comme des éléments à commutation magnétique induite par champ (FIMS), des éléments à commutation assistée thermiquement (TAS) ou des éléments STT (à transfert de spin). Des TAS-MRAM sont par exemple décrites plus en détail dans la publication intitulée "Thermally Assisted MRAM", Prejbeanu et al., et des FIMS-MRAM (mémoire magnétique à accès aléatoire) sont par exemple décrites plus en détail dans la publication "Magnetoresistive random access memory using magnetic tunnel jonctions", S. Tehrani, Proceedings of IEEE, 91(5) : 3707-714, Mai 2003. A titre de variante, les éléments à commutation de résistance 202, 204 pourraient être d'autres types de dispositifs mémoires à commutation de résistance, comprenant ceux qui sont utilisés dans des cellules à métallisation programmable, comme des RAM à changement de phase (PCRAM). Quel que soit le type d'élément à commutation de résistance, l'information est mémorisée en mettant un des B10613 - D103914-04

9 éléments 202, 204 à une résistance relativement élevée (Rmax) et l'autre à une résistance relativement basse (Rmin). Chacun des éléments à commutation de résistance 202, 204 n'a, par exemple, que deux états résistifs correspondant aux résistances haute et basse Rmax et Rmin, bien que les valeurs exactes de Rmin et Rmax puissent varier en fonction de conditions telles que la température, des variations du processus de fabrication, etc. La valeur de donnée non volatile représentée par les éléments résistifs 202, 204 dépend de celui des éléments résistifs dont la résistance est Rmax ou Rmin, en d'autres termes, des résistances relatives. Les éléments résistifs 202, 204 sont choisis, par exemple, de telle sorte que Rmax est toujours notablement supérieure à Rmin, par exemple supérieure d'au moins 20 %. En général, le rapport entre la résistance Rmax et la résistance Rmin est compris par exemple entre 1,2 et 10000, en fonction du type d'élément utilisé. Dans un exemple, Rmin est dans la région des 2,5 kilo-ohms, et Rmax est dans la région des 5 kilo-ohms, bien que d'autres valeurs soient possibles. Dans la cellule SRAM 100 de la figure 1, les transistors 103 et 105 sont couplés au rail d'alimentation VDD et jouent le rôle de maintenir l'état haut de Q ou Q sur le noeud 106 ou 108 lorsque la cellule est dans un état d'attente entre des opérations d'écriture et de lecture. Dans la cellule 200 de la figure 2, dans laquelle ces transistors ont été supprimés, l'état haut de Q ou Q est maintenu par un courant de fuite passant dans le transistor PMOS 110 ou 112, à partir de la ligne de bit BL ou BLB correspondante. Par exemple, les lignes de bit BL et BLB sont chargées à la tension d'alimentation VDD au moins périodiquement pendant l'état d'attente, pour générer le courant de fuite. Les tensions de seuil des transistors PMOS 110, 112 sont inférieures à celles des transistors NMOS 102, 104, de sorte que le courant de fuite lorsqu'on est dans l'état non passant pour une tension drain-source donnée VDS, est supérieur dans les transistors 110 et 112 par rapport aux transistors 102 B10613 - D103914-04

10 ou 104. En d'autres termes, puisque la même quantité de courant passe dans les transistors 102 et 110 ou 104 et 112 qui sont couplés en série, la chute de tensions dans les transistors 110 et 112 est inférieure à celle dans les transistors 102 et 104, maintenant ainsi le noeud correspondant 106 ou 108 à une tension suffisamment haute pour être vue comme un niveau logique haut. Les tensions de seuil particulières vont dépendre de la technologie utilisée. Mais à titre d'exemple, les tensions de seuil des transistors PMOS 110, 112 sont choisies dans la plage de 0,3 à 0,5 V, tandis que les tensions de seuil des transistors NMOS 102, 104 sont dans la plage de 0,4 à 0,6 V. Dans tous les cas, le rapport IOffp/IOffn est sélectionné par exemple pour être supérieur à 25, de préférence supérieur à 100. En fonctionnement, pour lire et écrire des données dans la partie volatile de la cellule mémoire 200, en d'autres termes dans les noeuds de mémorisation 106 et 108, le processus est le même que pour la cellule mémoire 100, et n'est pas affecté par les valeurs de résistance programmées des éléments à commutation de résistance 202 et 204. En bref, l'écriture d'un bit de données dans les noeuds 106, 108 comprend l'application, tandis que les transistors 110 et 112 sont mis à l'état passant par une tension basse sur les deux lignes d'écriture WL1, WL2, d'une tension haute ou basse sur la ligne de bit BL en fonction de la donnée à mémoriser, et de la tension opposée sur la ligne de bit BLB. La lecture de la donnée sur les noeuds 106 et 108 comprend un préchargement des lignes BL et BLB, puis la mise à l'état passant des transistors 110 et 112 et la détermination de celle des lignes de bit dont la tension chute la première, à l'aide d'un amplificateur de détection (non illustré) qui amplifie la différence de tension entre les lignes de bit. Pendant ces opérations de lecture et d'écriture, le signal AZ commandant le transistor AZ n'est par exemple jamais activé. De préférence, de façon à ne pas ralentir les opérations de lecture et d'écriture sur les noeuds de mémorisation volatile et pour empêcher un basculement de bit pendant une opération de lecture, B10613 - DI03914-04

11 la valeur de Rmax est choisie pour ne pas être supérieure à environ 5 kilo-ohms, bien que cette valeur dépende de la technologie particulière utilisée, et en particulier de la résistance des transistors.

Indépendamment de ce fonctionnement SRAM normal, les éléments à commutation de résistance peuvent être programmés pour mémoriser une donnée non volatile, et la cellule mémoire peut être commandée pour transférer cette donnée, à partir d'une mémorisation physique déterminée par les états résistifs des éléments 202, 204, vers une mémorisation électronique déterminée par l'état de tension des noeuds de mémorisation 106, 108. Une fois transférée, cette donnée peut être lue dans la cellule SRAM d'une manière classique. Afin de programmer les états résistifs des éléments 202 et 204, on fait passer un courant dans chacun des éléments. Dans le cas d'une TAS-MRAM, ce courant est utilisé pour chauffer les éléments, ce qui facilite la programmation des états résistifs par un champ magnétique généré indépendamment. Pour d'autres types d'éléments à commutation de résistance, comme des éléments à transfert de spin (STT), le niveau ou la polarité de ce courant peut même être utilisé pour programmer directement les éléments résistifs. La fourniture de ce courant dans la cellule mémoire 200 pourrait être assurée par des transistors PMOS 206 et 208 illustrés, couplés entre les éléments respectifs 202, 204 et la tension d'alimentation VDD. Les transistors 206, 208 sont commandés par un signal de commande PROG qui active ces transistors peu de temps avant que chaque élément 202, 204 doive être programmé. Cependant, les inconvénients de cette solution sont qu'elle est relativement coûteuse en énergie et qu'elle ajoute deux transistors supplémentaires dans chaque cellule mémoire. Une variante d'approche va maintenant être décrite en référence à la figure 3, dans le cas particulier où les éléments 35 à commutation de résistance 202, 204 sont des éléments TAS.

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12 La figure 3 illustre la cellule mémoire 200, accompagnée d'un circuit de génération de champ 302 agencé pour programmer les éléments à commutation de résistance 202 et 204 sur la base d'un bit de donnée non volatile DNv reçu sur une ligne d'entrée 304. En particulier, sur la base de la donnée non volatile DNv, le circuit 302 génère un courant IFIELD, qui est fourni sur une piste conductrice 306 qui passe par les éléments à commutation de résistance 202 et 204. Le courant IFIELD passant dans la piste conductrice 306 génère un champ magné- tique, qui passe dans les éléments à commutation de résistance, et programme leur état résistif. Avant de fournir le courant IFIELD pour programmer chacun des éléments à commutation de résistance 202, 204, les éléments à commutation de résistance sont chauffés en faisant passer un courant dans ceux-ci. Pour cela, un circuit de commande 308 est prévu, qui commande indépendamment les transistors PMOS 110, 112 et aussi optionnellement le transistor NMOS 201. En particulier, le circuit 308 est couplé aux lignes d'écriture WL1 et WL2, et optionnellement à la borne de grille du transistor 201 par l'intermédiaire d'une ligne 310. Le fonctionnement du circuit de génération de champ 302 et du circuit de commande d'écriture 308 va maintenant être décrit plus en détail en référence aux chronogrammes des figures 4A et 4B.

La figure 4A illustre des chronogrammes représentant des exemples des signaux WL1, WL2, AZ et IFIELD du circuit de la figure 3, pendant une phase de programmation des éléments à commutation de résistance 202 et 204, dans le cas où les éléments 202, 204 sont des éléments TAS.

Initialement, les signaux WL1 et WL2 sont à l'état haut, de sorte que les noeuds de mémorisation 106 et 108 sont isolés des lignes de bit BL et BLB. Ensuite, alors que la tension d'alimentation VDD est appliquée aux lignes de bit BL et BLB, un front descendant 402 du signal WL2 active le transistor PMOS 112, couplant ainsi le noeud de mémorisation 108 à la B10613 - DI03914-04

13 tension d'alimentation VDD. Cette tension active ainsi le transistor NMOS 102, et abaisse la tension sur le noeud 106 si elle n'est pas déjà basse. Un front descendant 404 du signal WL1 active ensuite le transistor 110, de sorte qu'un courant IA passe de la ligne de bit BL à travers les transistors 110 et 102 et l'élément 202 vers la masse. Ce courant IA chauffe l'élément 202. Le courant IFIELD est appliqué pendant une période d'écriture PW comme cela est montré par le front montant 406, pour programmer l'élément 202. La période PW a par exemple une durée d'environ 20 ns. La polarité du courant IFIELD détermine la valeur logique de la donnée non volatile qui va être mémorisée par les éléments à commutation de résistance 202 et 204. Dans l'exemple de la figure 4A, un courant positif est appliqué pour programmer l'élément 202, qui entraîne, par exemple, une résis- tance élevée pour l'élément 202. Le courant IA déclenché par le front 404 continue pendant une durée tht, jusqu'à un front montant 408 du signal WL2, qui isole de nouveau le noeud de mémorisation 108 de la ligne de bit BLB, et conduit à une chute de la tension Q sur le noeud 108. Après une période de refroidissement, un front descendant 410 du signal IFIELD termine alors la période d'écriture PW de l'élément 202. Pour préparer la programmation de l'élément 204, un front descendant 412 du signal WL2 active alors le transistor PMOS 112, et un courant IB commence à passer dans le transistor 104 et l'élément 204. Ensuite, le courant IFIELD est appliqué pendant une période d'écriture Pw, comme cela est montré par le front descendant 414 de ce signal, pour programmer l'élément 204. Ainsi, l'élément 204 est programmé avec l'état résistif opposé par rapport à l'élément 202. Le courant IB déclenché par le front descendant 412 continue pendant une durée tht, jusqu'à un front montant 416 du signal WL1, qui désactive le transistor 110, arrêtant ainsi le courant IA dans l'élément 202, puis un front montant 418 du signal WL2 désactive le transistor 112.

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14 Après une période de refroidissement, un front montant du signal IFIELD termine alors la période d'écriture PW de l'élément 204. Ainsi la durée de programmation de chaque élément 202, 204 est, par exemple, d'environ 35 ns, et étant que donné que la programmation de chaque élément est réalisée consécutivement en deux cycles, la programmation prend par exemple environ 70 ns. Cependant, les temps de chauffe et de refroidissement vont varier en fonction de facteurs tels que les matériaux utilisés, leurs volumes, etc., et aussi des courants de chauffe qui sont appliqués, et ainsi les valeurs qui ont été données ci-dessus ne sont que des exemples approximatifs. Le signal AZ est optionnellement activé pour faciliter l'initialisation du courant IB. Ainsi, le signal AZ est activé pendant une courte impulsion 422 commençant peu avant le front descendant 412 du signal WL2 et se terminant par exemple avant le front descendant 414 du signal IFIELD- Cela a pour effet de saturer le transistor 104, facilitant ainsi l'initialisation du courant IB. La figure 4B illustre des chronogrammes représentant des exemples des signaux WL1, WL2, AZ et IFIELD du circuit de la figure 3, pendant une phase de programmation des éléments à commutation de résistance 202 et 204, similaire à celle de la figure 4A, excepté que l'élément 204 est programmé en premier, suivi de l'élément 202. Ainsi les signaux WL1 et WL2 sont échangés. En outre, les éléments 202 et 204 sont programmés avec la même valeur logique que dans l'exemple de la figure 4A, et ainsi le signal IFIELD devient un courant négatif sur le front 406 et un courant positif sur le front 414. Dans le cas où les éléments 202, 204 sont des éléments PCRAM, la sélection de leurs états résistifs est réalisée en contrôlant les vitesses de chauffe des éléments. Par exemple, le circuit 308 est adapté pour commander le niveau de tension appliqué aux lignes de bit BL et BLB, de sorte que le courant de chauffe est approprié pour programmer l'état résistif demandé de B10613 - DI03914-04

15 l'élément. Dans un tel cas, le circuit 302 et la piste conductrice 306 sont omis. Les figures 5A et 5B représentent plus en détails les éléments à commutation de résistance 202 et 204, dans l'exemple où ce sont des éléments TAS. Chacun des éléments à commutation de résistance 202, 204 comprend une plaque ferromagnétique fixe 502 et une plaque ferromagnétique libre 504, les plaques 502 et 504 prenant en sandwich une couche d'oxyde tunnel 506. La piste conductrice 306 passe à proximité de la plaque libre 504 en matériau ferromagnétique, de sorte qu'elle est affectée par le champ magnétique généré par le courant IFIELD passant dans la piste 306. La plaque fixe 502 a par exemple une orientation magnétique dans une première direction, tandis que l'orientation de la plaque 504 peut être programmée, par la polarité du courant IFIELD- pour être dans la même direction que la plaque 502 ou dans la direction opposée. La figure 5A illustre le cas où les orientations magnétiques ont des directions opposées dans les plaques 502, 504, ce qui entraîne une résistance maximum Rmax de l'élément à commutation de résistance 202, par exemple dans une plage de 2 kilo-ohms à 5 kilo-ohms. La figure 5B illustre le cas où les orientations magnétiques ont la même direction dans les plaques 502 et 504, ce qui entraîne une résistance minimum Rmin de l'élément à commutation de résistance 204, par exemple dans une plage de 100 ohms à 3 kilo-ohms. La figure 6 illustre la cellule mémoire 200 accom-, pagnée d'un circuit de commande de transfert 602, pour commander le transfert d'une donnée mémorisée dans la partie non volatile de la cellule mémoire vers la partie de mémorisation de donnée volatile. En particulier, le circuit 602 comprend des lignes de sortie 604 et 606 couplées aux lignes de bit BL et BLB respectivement, des lignes de sortie 608, 610 couplées aux lignes de mot WL1, WL2 respectivement, et une ligne de sortie 612 couplée à la borne de commande du transistor 201 pour fournir le signal AZ.

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16 Des exemples des signaux sur les lignes de bit BL, BLB, les lignes de mot WL1, WL2, le signal AZ, et les tensions Q et Q résultantes sur les noeuds de mémorisation 106, 108 pendant une phase de lecture d'élément non volatil vont mainte- nant être décrits en référence aux figures 7A et 7B. En général, la phase de lecture d'un élément non volatil comprend l'application par le circuit de commande 602 d'une tension d'alimentation à chacun des noeuds de mémorisation 106, 108 par l'intermédiaire des lignes de bit BL et BLB. Cela génère un courant dans chacun des éléments à commutation de résistance 202, 204, de sorte que les tensions sur les noeuds 106, 108 vont dépendre des résistances relatives des éléments 202 et 204. La figure 7A suppose que les éléments à commutation de résistance sont programmés de telle sorte que l'élément 202 a la résistance Rmax, et l'élément 204 a la résistance Rmin, et que la cellule SRAM est initialement dans un état où Q est bas et Q est haut. Initialement, le circuit 602 applique une tension haute sur chacune des lignes de bit BL, BLB, par exemple la tension d'alimentation VDD. Les lignes de bit BL et BLB sont susceptibles d'être proches de la tension d'alimentation VDD, ou égales à celle-ci, pendant une phase d'attente ou de lecture avant la phase de transfert, mais pendant ces phases, elles ne sont chargées que périodiquement à la tension d'alimentation, et pour cette raison les tensions de BL et BLB avant et après la phase de transfert ont été indiquées par des lignes en trait interrompu en figure 7A. Au contraire, pendant la phase de lecture de l'élément non volatile, la tension d'alimentation est appliquée en permanence aux lignes de bit BL, BLB, comme cela est indiqué par les lignes en trait plein de la figure 7A, de sorte que des courants peuvent être tirés des lignes de bit. Ensuite, les tensions des lignes de mot WL1 et WL2 sont amenées à l'état bas sur les fronts descendants 702 et 704 respectivement pour activer les transistors 110 et 112. Ainsi le B10613 - D103914-04

17 transistor 104 va initialement être non conducteur et le transistor 102 conducteur. Cependant, en raison de la résistance Rmax de l'élément 202, le courant passant dans le transistor 102 va être limité. Ce courant fait que la tension Q commence à monter. Optionnellement, le signal AZ est ensuite activé, comme cela est représenté par un front montant 706, ce qui a pour effet de ponter les noeuds 106 et 108 par l'intermédiaire du transistor NMOS 201, amenant ainsi les tensions Q et Q plus rapidement à un niveau intermédiaire entre VDD et la masse. Cela peut être particulièrement favorable dans le cas de résistances relativement faibles pour Rmin et Rmax- Après que le signal AZ a été amené à l'état bas par un front descendant 708, les tensions Q et Q s'établissent aux niveaux V1 et V2 respectivement, qui sont notablement différents en raison des différences entre les résistances Rmax et Rmin- Les transistors PMOS 110, 112 sont choisis de façon à avoir des dimensions égales et donc des résistances à l'état bloqué très similaires, de sorte que la chute de tension dans le transistor 110, 112 va être proportionnelle au courant passant dans celui-ci. Ainsi, la chute de tension plus faible dans le transistor 110 va entraîner une tension Q supérieure sur le noeud 106. Ainsi, en raison de la différence de résistance entre les éléments résistifs 202 et 204, la position d'équilibre va être telle que le niveau V1 de la tension Q sur le noeud 106 est plus proche de VDD, et que le niveau V2 de la tension Q sur le noeud 108 va être plus proche de 0 V. Ensuite, les signaux des lignes de mot WL1 et WL2 deviennent haut sur les fonts 710 et 712 respectivement, ce qui isole les éléments de mémorisation 106, 108 des lignes de bit BL et BLB, et les états de Q et Q vont s'établir à l'état stable le plus proche. En particulier, en raison de la différence de tension, même si elle est faible, entre les tensions Q et Q, le noeud de mémorisation 106, 108 va s'établir à un état dans B10613 - DI03914-04

18 lequel Q est haut et Q est bas, ce qui correspond à l'état mémorisé par les éléments 202 et 204. La figure 7B illustre le cas où Q et Q sont de nouveau initialement à 0 V et à VDD respectivement, mais où l'élément 202 est à Rmin, et l'élément 204 à Rmax. Dans ce cas, le transistor 102 va encore être initialement conducteur, et le transistor 104 non conducteur, mais de nouveau la tension sur le noeud 106 va monter en raison du courant passant dans l'élément à commutation de résistance 202. Cependant, après l'activation optionnelle du signal AZ, le courant dans l'élément 204 va être un courant bas en raison de la résistance élevée de l'élément 204, et ainsi le niveau de tension V1 va rester relativement bas, et le niveau de tension V2 de Q va rester relativement haut. Ensuite, lorsque les signaux des lignes de mots WL1 et WL2 sont amenés de nouveau à l'état haut, ce qui isole les noeuds de mémorisation 106, 108 des lignes de bit respectives BL et BLB, les états des noeuds de mémorisation 106, 108 vont revenir s'établir à leur état d'origine, dans lequel Q est bas et Q est haut.

Dans les deux figures 7A et 7B, la durée pendant laquelle les lignes de mot WL1 et WL2 sont activées est par exemple d'environ 1 ns, et ainsi un tel transfert de données de la mémorisation non volatile vers la mémorisation volatile va être réalisé en seulement environ 1 ns, un temps comparable aux temps de lecture et d'écriture de la partie SRAM de la cellule mémoire 200. La figure 8 illustre une cellule mémoire 800, qui est similaire à la cellule 200 de la figure 2, mais dans laquelle les transistors NMOS 102, 104 sont remplacés par des transistors PMOS 802 et 804 couplés entre des noeuds respectifs 806, 808 et une tension d'alimentation VDD, et les transistors PMOS 110, 112 sont remplacés par des transistors NMOS 810, 812 couplés entre les lignes de bit respectives BL et BLB et les noeuds respectifs 806, 808. Les éléments à commutation de résistance 202, 204 sont couplés entre les sources des transistors 802, 804 respecti- B10613 - D103914-04

19 vement et la tension d'alimentation VDD bien qu'ils puissent en variante être couplés respectivement entre les transistors 802, 804 et les noeuds de mémorisation 806, 808. Dans ce circuit, les tensions de seuil des transistors 810 et 812 sont inférieures à celles des transistors 802 et 804, de sorte qu'un courant de fuite va assurer l'état bas du noeud 806 ou 808 pendant la phase d'attente entre des opérations d'écriture. En outre, les lignes de bit BL et BLB sont par exemple au moins périodiquement amenées à une tension basse pendant la phase d'attente.

Le circuit 800 fonctionne de façon similaire au circuit 200, excepté que les transistors 810, 812 sont activés par un niveau de tension haut sur les lignes de mot WL1, WL2 et qu'une tension d'alimentation basse, par exemple, à 0 V, va être appliquée par le circuit 602 de la figure 6 aux lignes de bit BL, BLB pendant la phase de transfert des éléments de mémorisation non volatile 202, 204 aux noeuds de mémorisation volatile 806, 808. La figure 9 illustre un réseau mémoire 900 de cellules 200 et/ou 800. Dans cet exemple, les cellules mémoires 200, 800 sont agencées en colonnes et en rangées, chacune étant couplée à des lignes de bit BL et BLB communes à chacune des colonnes. Les lignes de bit sont couplées à un circuit de commande 902, qui reçoit par exemple des données d'entrée volatiles DV'N, et des données de sortie volatiles DVOUT qui pourraient être des données volatiles fournies de l'extérieur, ou des données volatiles qui sont générées à partir d'un transfert des données non volatiles mémorisées par les éléments à commutation de résistance. Le circuit 902 commande aussi, par exemple, les tensions sur les lignes de bit BL et BLB pendant la phase de transfert, et si cela est approprié pendant l'écriture de données non volatiles. Chacune des cellules 200, 800 est aussi couplée aux lignes de mots correspondantes WL1, WL2 communes à chaque rangée de cellule, et une piste conductrice 306 forme une boucle passant par chaque cellule et conduisant le courant 'FIELD pour B10613 - DI03914-04

20 écrire dans les éléments à commutation de résistance de chacune des cellules mémoires. Chacune des lignes WL1, WL2 et 306 est commandée par un circuit de commande 904, qui comprend par exemple les circuits 302 et 602 pour chaque rangée, et reçoit une donnée d'entrée non volatile DNvin, et fournit le courant IFIELD de la polarité correspondante. Bien que cela ne soit pas représenté en figure 9, une ligne supplémentaire est par exemple présente pour chaque rangée de cellules mémoires pour fournir le signal de commande AZ, dans le cas où les cellules mémoires comprennent le transistor optionnel 201 des figures 2, 6 ou 8. L'écriture des données non volatiles est par exemple effectuée rangée par rangée, en deux phases. Pendant une première phase, seuls sont chauffés les éléments à commutation de résistance 202, 204 des cellules pour lesquelles une première valeur logique, comme un "0" logique, doit être programmée. Ce chauffage sélectif est par exemple réalisé en appliquant seule-ment, dans le procédé des figures 4A/4B, la tension d'alimentation aux lignes de bit des cellules qui doivent être chauffées. Ensuite, lorsque le courant correspondant est appliqué à la piste conductrice 306, les états résistifs des seuls éléments qui ont été chauffés vont être programmés. Pendant la deuxième phase, les éléments à commutation de résistance 202, 204 des autres cellules, pour lesquelles la deuxième valeur logique, par exemple un "1" logique, doit être programmé, sont chauffés. Ensuite, lorsque le courant d'écriture correspondant est appliqué à la piste conductrice 306, ici encore seuls les états résistifs des éléments qui ont été chauffés vont être programmés. Comme cela est indiqué par les lignes en trait inter- rompu en figure 9, le réseau mémoire 900 peut comprendre un nombre quelconque de rangées de cellules et un nombre quelconque de colonnes de cellules, en fonction de la capacité de mémorisation souhaitée. La figure 10 illustre une bascule commandée par impul-35 sion 1000 comprenant une cellule mémoire 1002, qui est similaire B10613 - DI03914-04

21 à la cellule mémoire 200 de la figure 2, excepté que les éléments résistifs 202, 204 sont situés entre les noeuds de mémorisation 106, 108 et les transistors 110, 112 respectivement. A titre de variante, les éléments 202, 204 pourraient être couplés entre les transistors PMOS 110, 112 respectivement et la tension d'alimentation VDD, ou entre les transistors NMOS 102, 104 respectivement et la tension de masse. Cependant, leur position entre les transistors PMOS 110, 112 et les noeuds de mémorisation 106, 108 respectivement permet avantageusement que les dimensions des transistors soient relativement faibles. En outre, les transistors 110, 112 ne sont pas couplés à des lignes de bit, mais directement à la tension d'alimentation VDD. En outre, le transistor 110 est commandé par un signal Al, plutôt que par WL1, et le transistor 112 est commandé par un signal A2, plutôt que par WL2, mais la forme de ces signaux pendant des phases de programmation des éléments résistifs est la même que celle des signaux WL1 et WL2. Le noeud de mémorisation 106 de la cellule mémoire 1002 reçoit une donnée D par l'intermédiaire d'un transistor PMOS 1004, tandis que cette donnée est aussi fournie au noeud de mémorisation 108 par l'intermédiaire d'un inverseur 1006 et d'un transistor PMOS 1008 couplés en série. Les transistors PMOS 1004 et 1008 sont commandés par un signal d'horloge CLK1. A titre de variante, les transistors PMOS 1004, 1008 pourraient être remplacés par des transistors NMOS. Le noeud de mémorisation 108 est en outre couplé à une autre cellule SRAM ou bascule 1010, similaire à la cellule 100 de la figure 1, excepté qu'il est accédé par l'intermédiaire d'un transistor NMOS 1012 couplé entre le noeud 108 de la cellule 1002 et le noeud de mémorisation 106 de la cellule 1010. Ici encore, le transistor NMOS 1012 pourrait être remplacé par un transistor PMOS. En outre, plutôt que d'être une connexion permanente, le noeud 106 est couplé aux grilles des transistors 104 et 105 par l'inter- médiaire d'un transistor PMOS 1014. Ce transistor permet de rompre le chemin de retour entre les deux inverseurs pendant B10613 - DI03914-04

22 qu'on écrit dans la bascule commandée par impulsion 1000. Les deux transistors 1012 et 1014 sont conuuandés par un signal d'horloge CLK2, qui est par exemple le même que le signal d'horloge CLK1, excepté pendant une écriture/lecture dans les éléments à commutation de résistance 202, 204. En particulier, les horloges CLK1 et CLK2 sont par exemple générées par un bloc de génération (non illustré) sur la base d'un signal d'horloge commun CLK et d'un signal de commande MAG indiquant le moment ou une lecture ou une écriture des éléments 202, 204 doit être effectuée, auquel cas CLK1 est par exemple maintenu à l'état haut et CLK2 est par exemple maintenu à l'état bas. En fonctionnement une donnée D introduite dans la cellule mémoire 1002 sur un front descendant de l'horloge CLK1 est ensuite mémorisée par la cellule mémoire 1010 sur le front montant suivant du signal d'horloge CLK2, prête à sortir du noeud 108 de la cellule 1010. Un avantage de la bascule 1000 est que les éléments 202, 204 de la cellule mémoire 1002 permettent de mémoriser des données non volatiles, qui peuvent être fournies en sortie en amenant à l'état bas les signaux de commande Al et A2 et optionnellement en activant le signal AZ. En outre, l'état de sortie de la cellule mémoire 1002 est mémorisé par la cellule 1010, même pendant la lecture ou l'écriture de la donnée volatile ou non volatile de la cellule 1002.

Un avantage des modes de réalisation de la cellule mémoire décrite ici est qu'elle est capable de mémoriser non seulement un bit de donnée volatile, mais en plus un bit de donnée non volatile. En outre, la donnée non volatile programmée peut être chargée rapidement dans la partie volatile de la cellule mémoire de façon simple, en appliquant une tension sur les lignes d'accès de la cellule mémoire. Cela signifie avantageusement qu'un état programmé de façon non volatile peut être chargé rapidement (en moins de 1 ns), par exemple sur l'activation de la mémoire à la mise sous tension et après une période de veille. Dans le cas d'un FPGA, cela permet d'initialiser B10613 - DI03914-04

23 rapidement une configuration de circuit, sans avoir besoin de charger des données externes dans le dispositif pour programmer des bascules mémoires et des commutateurs. Un avantage du circuit de commande 308 de la figure 3 est que la programmation des éléments à commutation de résistance 202, 204 est réalisée sans intégrer de transistors supplémentaires dans chaque cellule mémoire. En outre, puisque les transistors 102, 104, 802 ou 804 de la cellule mémoire 200 ou 800 sont activés pendant que l'élément correspondant est chauffé, on peut utiliser un niveau de tension d'alimentation normal pour générer un courant suffisant pour chauffer l'élément. En outre, avantageusement la cellule est capable d'opérations rapides d'écriture et de lecture (en environ 1 ns) pour les parties de mémorisation volatile, ce qui peut se faire de façon normale indépendamment des états programmés des éléments résistifs non volatils. En outre, le temps d'écriture pour la partie non volatile est aussi relativement rapide (environ 35 ns pour chaque élément mémoire).

Un autre avantage des cellules mémoires décrites ici est que le circuit est compact, ne comprenant que quatre ou cinq transistors et deux résistances programmables pour la mémorisation d'un bit de donnée non volatile et d'un bit de donnée volatile. En outre, la donnée non volatile peut être lue sans avoir besoin de transistors supplémentaires dans chaque cellule mémoire. En outre, dans des technologies de silicium avancées, par exemple 65 nm ou moins, les transistors du circuit mémoire peuvent être relativement petits tout en fournissant encore suffisamment de courant pour chauffer les éléments 202, 204.

En outre, les éléments à commutation de résistance 202, 204 des figures 2 et 8 sont par exemple formés dans une couche métallique au-dessus d'une couche de silicium dans laquelle les transistors 102 et 104 sont formés. Le positionnement de ces éléments à commutation de résistance 202, 204 connectés directement à la tension de masse en figure 2 ou B10613 - DI03914-04

24 directement à la tension d'alimentation VDD en figure 8, est ainsi avantageux puisqu'un seul via peut être utilisé entre la couche de silicium et une borne de chaque élément à commutation de résistance, et l'autre borne de chaque élément peut être connectée directement au rail d'alimentation correspondant plutôt que de revenir par un autre via vers la couche de silicium. Avec la description d'au moins un mode de réalisation illustratif de l'invention, divers changements, diverses modifi- cations et diverses améliorations apparaitront facilement à l'homme de l'art. Par exemple, bien que les transistors 201 et 1012 soient des transistors NMOS, il sera clair pour l'homme de l'art que ces transistors pourraient être mis en oeuvre sous forme de transistors PMOS. En outre, il sera clair pour l'homme de l'art que les blocs de commande 308 et 602 représentés en figures 3 et 6 pourraient être combinés pour former un unique bloc de commande qui commande à la fois la phase d'écriture pour programmer les éléments 202, 204 et la phase de lecture des états programmés des éléments 202, 204 vers les noeuds de mémorisation volatile. En outre, il sera clair pour l'homme de l'art que bien que l'invention ait été décrite en relation avec un réseau mémoire et une bascule commandée par impulsions, la cellule mémoire décrite ici pourrait être utilisée dans d'autres types de dispositifs mémoires, comme des FPGA. Il sera clair pour l'homme de l'art que la tension de masse décrite ici peut être égale à 0 V, ou plus généralement à une tension d'alimentation VSS quelconque, qui pourrait être différente de 0 V. En outre, bien que les divers modes de réalisation aient été décrits en relation avec des transistors MOS, il sera clair pour l'homme de l'art que l'invention pourrait également s'appliquer à d'autres technologies de transistor, comme des transistors bipolaires.

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25 En outre, les fonctionnalités décrites en relation avec les divers modes de réalisation pourraient être combinées de façon quelconque dans des variantes de réalisation.

Claims

REVENDICATIONS1. Dispositif mémoire comprenant : - au moins une cellule mémoire comprenant : un premier transistor (102, 802) couplé entre un premier noeud de mémorisation (106, 806) et une première tension 5 d'alimentation (GND, VDD) % un deuxième transistor (104, 804) couplé entre un deuxième noeud de mémorisation (108, 808) et la première tension d'alimentation (GND, VDD), une borne de commande du premier transistor étant couplée au deuxième noeud de mémorisation, et 10 une borne de commande du deuxième transistor étant couplée au premier noeud de mémorisation ; un premier élément à commutation de résistance (202) couplé en série avec le premier transistor; et un deuxième élément à commutation de résistance 15 (204) couplé en série avec le deuxième transistor ; et - un circuit de commande (308) adapté pour appliquer, pendant une phase de programmation du premier élément à commutation de résistance, une deuxième tension d'alimentation au deuxième noeud de mémorisation pour activer le premier 20 transistor, puis pour appliquer la deuxième tension d'alimentation au premier noeud de mémorisation pour générer un premier courant d'écriture (IA) dans le premier transistor et le premier élément à commutation de résistance.
2. Dispositif mémoire selon la revendication 1, dans 25 lequel le circuit de colm ande est en outre adapté pour isoler le deuxième noeud de mémorisation de la deuxième tension d'alimentation, puis pour appliquer, pendant une phase de programmation du deuxième élément à commutation de résistance, la deuxième tension d'alimentation au deuxième noeud de mémorisation pour 30 générer un deuxième courant d'écriture (IB) dans le deuxième transistor et le deuxième élément à commutation de résistance.
3. Dispositif mémoire selon la revendication 1 ou 2, dans lequel ladite au moins une cellule mémoire comprend en outre :B10613 - DI03914-04 27 un troisième transistor (110, 810) couplé entre le premier noeud de mémorisation (106, 806) et une première ligne d'accès (BL) ; et un quatrième transistor (112, 812) couplé entre le 5 deuxième noeud de mémorisation (108, 808) et une deuxième ligne d'accès (BLB) ; le circuit de commande étant agencé pour commander le troisième transistor par l'intermédiaire d'une première ligne de commande (WLl, Al) pour appliquer la deuxième tension d'alimen- 10 tation au premier noeud de mémorisation, et pour commander le quatrième transistor par l'intermédiaire d'une deuxième ligne de commande (WL2, A2) pour fournir la deuxième tension d'alimentation au deuxième noeud de mémorisation.
4. Dispositif mémoire selon la revendication 3, dans 15 lequel les troisième et quatrième transistors sont adaptés pour avoir une tension de seuil inférieure à celle des premier et deuxième transistors.
5. Dispositif mémoire selon l'une quelconque des revendications 1 à 4, dans lequel ladite au moins une cellule 20 mémoire comprend en outre un cinquième transistor (201) couplé entre les premier et deuxième noeuds de mémorisation.
6. Dispositif mémoire selon l'une quelconque des revendications 1 à 5, dans lequel les premier et deuxième éléments à commutation de résistance sont respectivement couplés 25 entre les premier et deuxième transistors et la première tension d'alimentation (GND, VDD)-
7. Dispositif mémoire selon l'une quelconque des revendications 1 à 5, dans lequel les premier et deuxième éléments à commutation de résistance sont respectivement couplés 30 entre les premier et deuxième noeuds de mémorisation et les premier et deuxième transistors.
8. Dispositif mémoire selon l'une quelconque des revendications 1 à 5, comprenant en outre un circuit de programmation (302) adapté pour programmer les résistances desB10613 - DI03914-04 28 premier et deuxième éléments à commutation de résistance sur la base de données d'entrée (DNv).
9. Dispositif mémoire selon l'une quelconque des revendications 1 à 8, dans lequel les premier et deuxième éléments à commutation de résistance sont des éléments à commutation assistée thermiquement (TAS).
10. Mémoire à accès aléatoire comprenant un réseau des dispositifs mémoires selon l'une quelconque des revendications 1 à 9.
11. Bascule de données comprenant le dispositif mémoire des revendications 1 à 9.
12. Procédé de programmation d'éléments à commutation de résistance d'au moins une cellule mémoire comprenant au moins une cellule mémoire comprenant un premier transistor (102, 802) couplé entre un premier noeud de mémorisation (106, 806) et une première tension d'alimentation (GND, VDD), un deuxième transistor (104, 804) couplé entre un deuxième noeud de mémorisation (108, 808) et la première tension d'alimentation (GND, VDD), une borne de commande du premier transistor étant couplée au deuxième noeud de mémorisation, et une borne de commande du deuxième transistor étant couplée au premier noeud de mémorisation, un premier élément à commutation de résistance (202) couplé en série avec le premier transistor, un deuxième élément à commutation de résistance (204) couplé en série avec le deuxième transistor, le procédé comprenant, pendant une phase de programmation du premier élément à commutation de résistance, les étapes consécutives suivantes : appliquer une deuxième tension d'alimentation au deuxième noeud de mémorisation pour activer le premier 30 transistor ; et appliquer la deuxième tension d'alimentation au premier noeud de mémorisation pour générer un premier courant d'écriture (IA) dans le premier transistor et le premier élément à commutation de résistance.B10613 - DI03914-04 29
13. Procédé selon la revendication 12, comprenant en outre, pendant une phase de programmation du deuxième élément à commutation de résistance, après l'étape d'application de la deuxième tension d'alimentation au premier noeud de mémori- sation, les étapes consécutives suivantes : isoler le deuxième noeud de mémorisation de la deuxième tension d'alimentation ; et appliquer de nouveau la deuxième tension d'alimentation au deuxième noeud de mémorisation pour générer un deuxième courant d'écriture (IB) dans le deuxième transistor et le deuxième élément à commutation de résistance.
14. Procédé selon la revendication 12 ou 13, dans lequel ladite au moins une cellule mémoire comprend en outre un troisième transistor (110, 810) couplé entre le premier noeud de mémorisation (106, 806) et une première ligne d'accès (BL) et un quatrième transistor (112, 812) couplé entre le deuxième noeud de mémorisation (108, 808) et une deuxième ligne d'accès (BLB), dans lequel l'étape d'application de la deuxième tension d'alimentation au premier noeud de mémorisation comprend l'acti- vation du troisième transistor, et l'étape d'application de la deuxième tension d'alimentation au deuxième noeud de mémorisation comprend l'activation du quatrième transistor.
15. Procédé selon l'une quelconque des revendications 12 à 14, dans lequel ladite au moins une cellule mémoire comprend en outre un cinquième transistor (201) couplé entre les premier et deuxième noeuds de mémorisation, le procédé comprenant en outre l'activation du cinquième transistor entre les phases de programmation des premier et deuxième éléments à commutation de résistance.