FR2970591A1 - Cellule mémoire volatile et non volatile combinee - Google Patents

Abstract

L'invention concerne un dispositif mémoire comprenant au moins une cellule mémoire comprenant : un premier transistor (102) couplé entre un premier noeud de mémorisation (106) et une première tension d'alimentation (GND, V ) ; un deuxième transistor (104) couplé entre un deuxième noeud de mémorisation (108) et la première tension d'alimentation, une borne de commande du premier transistor étant couplée au deuxième noeud de mémorisation, et une borne de commande du deuxième transistor étant couplée au premier noeud de mémorisation ; un premier élément à commutation de résistance (202) couplé entre le premier noeud de mémorisation et une première ligne d'accès (BL) ; et un deuxième élément à commutation de résistance (204) couplé entre le deuxième noeud de mémorisation et une deuxième ligne d'accès (BLB) .

Description

B10611 - D103914-02 1 CELLULE MÉMOIRE VOLATILE ET NON VOLATILE COMBINÉE

Domaine de l'invention La présente invention concerne une cellule mémoire volatile/non volatile programmable, et un procédé de lecture d'une cellule mémoire non volatile programmable.

Exposé de l'art antérieur La figure 1 illustre une cellule mémoire statique à accès aléatoire (SRAM) 100 typique. Un premier inverseur est constitué d'un transistor MOS à canal N (NMOS) 102 et d'un transistor MOS à canal P (PMOS) 103 couplés en série entre une tension d'alimentation VDD et une tension de masse. Un deuxième inverseur est constitué d'un transistor NMOS 104 et d'un transistor PMOS 105 aussi couplés en série entre la tension d'alimentation VDD et la tension de masse. Les grilles des transistors 104 et 105 sont couplées à un noeud 106 couplé aux drains des transistors 102 et 103, tandis que les grilles des transistors 102 et 103 sont couplées à un noeud 108 couplé aux drains des transistors 104 et 105, de sorte que les inverseurs forment une bascule. Les noeuds 106 et 108 mémorisent des états de tension complémentaires Q et Q, permettant à un bit de données d'être mémorisé par la cellule. Le noeud 106 est couplé à une ligne de bit BL par l'intermédiaire d'un transistor MOS à canal P (PMOS) B10611 - DI03914-02

2 110, tandis que le noeud 108 est couplé à une ligne de bit complémentaire BLB par l'intermédiaire d'un transistor PMOS 112. Les grilles des transistors 110 et 112 sont couplées à une ligne de mot WL, et sont activées par un signal bas permettant d'écrire ou de lire des données dans la cellule 100. Le circuit 100 présente l'avantage d'être relativement rapide d'accès pendant des opérations de lecture et d'écriture. Cependant, un inconvénient est que, comme avec toutes les cellules mémoires volatiles, la donnée mémorisée est perdue si la tension d'alimentation VDD est retirée. La mémoire Flash est un exemple de mémoire non volatile programmable. Un inconvénient de la mémoire Flash est qu'elle est relativement lente d'accès comparée à la cellule SRAM de la figure 1, et qu'elle nécessite une tension d'alimen- tation relativement élevée. En outre, la technologie Flash est difficile à intégrer en technologie CMOS et elle a une endurance relativement faible. Dans de nombreuses applications on a besoin d'une cellule mémoire programmable capable de mémoriser des données non volatiles et ayant des vitesses d'accès améliorées. Résumé de l'invention Un objet de modes de réalisation de la présente invention est de répondre au moins partiellement à un ou plusieurs besoins de l'art antérieur.

Selon un aspect de la présente invention, on prévoit un dispositif mémoire comprenant au moins une cellule mémoire comprenant : un premier transistor couplé entre un premier noeud de mémorisation et une première tension d'alimentation ; un deuxième transistor couplé entre un deuxième noeud de mémori- sation et la première tension d'alimentation, une borne de commande du premier transistor étant couplée au deuxième noeud de mémorisation, et une borne de commande du deuxième transistor étant couplée au premier noeud de mémorisation ; un premier élément à commutation de résistance couplé entre le premier noeud de mémorisation et une première ligne d'accès ; et un B10611 - DI03914-02

3 deuxième élément à commutation de résistance couplé entre le deuxième noeud de mémorisation et une deuxième ligne d'accès. Selon un mode de réalisation, le premier élément à commutation de résistance est programmé pour avoir une première résistance et le deuxième élément à commutation de résistance est programmé pour avoir une deuxième résistance, et le dispositif mémoire comprend en outre : un circuit de commande adapté pour mémoriser une valeur de données sur les premier et deuxième noeuds de mémorisation en couplant les première et deuxième lignes d'accès à une deuxième tension d'alimentation pendant que les lignes d'accès sont couplées aux premier et deuxième noeuds de mémorisation respectivement, la valeur de données étant déterminée par les résistances relatives des premier et deuxième éléments à commutation de résistance.

Selon un autre mode de réalisation, le dispositif mémoire comprend en outre un troisième transistor couplé entre le premier noeud de mémorisation et le premier élément à commutation de résistance ; et un quatrième transistor couplé entre le deuxième noeud de mémorisation et le deuxième élément à commutation de résistance, le circuit de commande étant adapté pour commander les troisième et quatrième transistors pour connecter les premier et deuxième noeuds de mémorisation aux première et deuxième lignes d'accès respectivement. Selon un autre mode de réalisation, le circuit de commande est en outre adapté pour isoler les premier et deuxième noeuds de mémorisation de la deuxième tension d'alimentation après un retard. Selon un autre mode de réalisation, les troisième et quatrième transistors sont adaptés pour avoir une tension de seuil inférieure à celle des premier et deuxième transistors. Selon un autre mode de réalisation, le dispositif mémoire comprend en outre un circuit de programmation adapté pour programmer les résistances des premier et deuxième éléments à commutation de résistance sur la base de données d'entrée.

B10611 - DI03914-02 Selon un autre mode de réalisation, les premier et deuxième éléments à commutation de résistance sont des éléments résistifs à oxyde, des éléments à conduction, des éléments à changement de phase, des éléments à métallisation programmable, des éléments à transfert de spin ou des éléments à commutation magnétique induite par champ. Selon un autre mode de réalisation, les premier et deuxième éléments à commutation de résistance sont des éléments à commutation assistée thermiquement, le dispositif mémoire comprenant en outre un circuit de chauffe agencé pour chauffer les premier et deuxième éléments à commutation de résistance en faisant passer un courant de ceux-ci. Selon un autre mode de réalisation, le circuit de chauffe est adapté pour coupler une troisième tension d'alimen-15 tation aux première et deuxième lignes de bit. Selon un autre aspect de la présente invention, on prévoit une mémoire à accès aléatoire comprenant un réseau des dispositifs mémoires susmentionnés. Selon un autre aspect de la présente invention, on 20 prévoit un réseau de portes programmable par l'utilisateur comprenant au moins un multiplexeur comprenant une entrée couplée à au moins un des dispositifs mémoires susmentionnés. Selon un autre aspect de la présente invention, on prévoit un réseau de portes programmable par l'utilisateur 25 comprenant : une pluralité de blocs logiques configurables ; et au moins un bloc de commutation adapté pour interconnecter la pluralité de blocs logiques configurables, ledit au moins un bloc de commutation comprenant le dispositif mémoire sus-mentionné. 30 Selon un autre aspect de la présente invention, on prévoit un procédé pour transférer une valeur de données à partir d'une mémorisation non volatile d'une cellule mémoire vers des premier et deuxième noeuds de mémorisation volatile de ladite cellule mémoire, la cellule mémoire comprenant un premier 35 transistor couplé entre le premier noeud de mémorisation et une B10611 - DI03914-02

première tension d'alimentation un deuxième transistor couplé entre le deuxième noeud de mémorisation et la première tension d'alimentation, une borne de commande du premier transistor étant couplée au deuxième noeud de mémorisation, et une borne de 5 commande du deuxième transistor étant couplée au premier noeud de mémorisation ; un premier élément à commutation de résistance couplé entre le premier noeud de mémorisation et une première ligne d'accès ; et un deuxième élément à commutation de résistance couplé entre le deuxième noeud de mémorisation et une deuxième ligne d'accès, le procédé comprenant l'étape suivante : coupler les première et deuxième lignes d'accès à une deuxième tension d'alimentation pendant que les lignes d'accès sont couplées aux premier et deuxième noeuds de mémorisation respectivement, la valeur de donnée étant déterminée par les résistances relatives des premier et deuxième éléments à commutation de résistance. Selon un mode de réalisation, le procédé comprend en outre, après une première période temporelle après le couplage des premier et deuxième noeuds de mémorisation à la première tension d'alimentation, une étape consistant à isoler les premier et deuxième noeuds de mémorisation de la première tension d'alimentation. Selon un autre mode de réalisation, le couplage des premier et deuxième noeuds de mémorisation à la deuxième tension d'alimentation comprend l'activation d'un troisième transistor couplé entre le premier noeud de mémorisation et la première ligne d'accès, et l'activation d'un quatrième transistor couplé entre le deuxième noeud de mémorisation et la deuxième ligne d'accès.

Brève description des dessins Les objets, caractéristiques, aspects et avantages susmentionnés de l'invention, et d'autres, apparaîtront claire-ment à la lecture de la description détaillée suivante de modes de réalisation, donnée à titre d'exemple et non de limitation, en référence aux dessins joints dans lesquels : B10611 - DI03914-02

6 la figure 1 (décrite précédemment) illustre une cellule SRAM volatile ; la figure 2 illustre une cellule mémoire munie d'une mémorisation de données volatile et non volatile selon un mode 5 de réalisation de la présente invention ; la figure 3 illustre un circuit de programmation pour programmer la partie non volatile de la cellule mémoire de la figure 2 ; les figures 4A et 4B représentent schématiquement des 10 exemples de la programmation d'un dispositif mémoire à commutation de résistance particulier ; la figure 5 est un chronogramme illustrant un exemple des signaux utilisés pour programmer la partie non volatile de la cellule mémoire de la figure 3 ; 15 la figure 6 illustre un exemple de circuit de commande pour copier des données mémorisées par des éléments de mémorisation de données non volatile vers des éléments de mémorisation de données volatile de la cellule mémoire ; les figures 7A et 7B sont des chronogrammes repré- 20 sentant des exemples de signaux du circuit de la figure 6 ; les figures 7C et 7D sont des graphes illustrant la transition entre des états stables de la cellule de la figure 6 selon un exemple la figure 8 illustre une cellule mémoire munie d'une 25 mémorisation de donnée volatile et non volatile selon un autre mode de réalisation de la présente invention ; la figure 9 illustre un réseau mémoire selon un mode de réalisation de la présente invention ; la figure 10A illustre un réseau de portes program-30 mable par l'utilisateur (FPGA) selon un mode de réalisation de la présente invention ; et la figure 10B illustre plus en détail un bloc logique configurable du FPGA de la figure 10A selon un mode de réalisation de la présente invention.

B10611 - DI03914-02 Dans les figures, des éléments similaires ont été désignés par de mêmes références. Description détaillée de modes de réalisation de la présente invention Seuls les éléments utiles à la compréhension de l'invention ont été illustrés dans les figures et vont être décrits en détail dans la suite. D'autres aspects, comme les applications particulières de la cellule mémoire, n'ont pas été décrits en détail, la cellule mémoire étant adaptée pour une utilisation dans une large gamme d'applications. La figure 2 illustre une cellule mémoire 200 qui mémorise, en plus d'un bit de donnée volatile, un bit de donnée non volatile. La donnée volatile est mémorisée sous forme électronique par une bascule. Cependant, la donnée non volatile est mémorisée par l'état physique de deux éléments à commutation de résistance, comme on va le décrire maintenant. La cellule mémoire 200 est similaire à la cellule SRAM 100 de la figure 1 décrite précédemment, et les parties communes ne seront pas décrites de nouveau en détail. Cependant, plutôt que de comprendre six transistors, la cellule mémoire 200 comprend seulement quatre transistors. En effet, les transistors PMOS 103 et 105 formant la moitié de chaque inverseur sont supprimés, et ainsi il n'y a pas de connexion à la tension d'alimentation VDD dans la cellule mémoire 200. En outre, la cellule mémoire 200 comprend en plus des éléments à commutation de résistance 202 et 204, dont l'élément 202 est couplé entre le drain du transistor 110 et la ligne de bit BL, et l'élément 204 est couplé entre le drain du transistor 112 et la ligne de bit BLB.

Les éléments à commutation de résistance 202 et 204 peuvent être tout élément résistif commutable entre deux valeurs de résistance. De tels éléments conservent l'état résistif programmé même après le retrait de la tension d'alimentation. Les éléments à commutation de résistance 202, 204 sont B10611 - D103914-02

8 programmés avec des valeurs opposées, et les valeurs relatives des éléments indiquent une valeur de donnée binaire. Par exemple, les éléments à commutation de résistance 202, 204 sont basés sur des jonctions tunnel magnétiques (MTJ), comme des éléments à commutation magnétique induite par champ (FIMS) ou des éléments à commutation assistée thermiquement (TAS), des éléments STT (à transfert de spin) ou des éléments de MRAM à bascule. Des FIMS-MRAM (mémoire magnétique à accès aléatoire) sont par exemple décrites plus en détail dans la publication intitulée "Magnetoresistive random access memory using magnetic tunnel junctions", S. Tehrani, Proceedings of IEEE, 91(5):3707-714, May 2003. Des TAS-MRAM sont par exemple décrites plus en détail dans la publication intitulée "Thermally Assisted MRAM", Prejbeanu et al.

A titre de variante, les éléments à commutation de résistance 202, 204 pourraient être d'autres types de dispositifs mémoires à commutation de résistance, comprenant ceux qui sont utilisés dans des cellules à métallisation programmable (PCM), comme des RAM résistives à oxyde (OxRRAM), des RAM à conduction (CBRAM), ou des RAM à changement de phase (PCRAM). Quel que soit le type d'élément à commutation de résistance, l'information est mémorisée en mettant un des éléments à une résistance relativement haute (Rmax) et l'autre à une résistance relativement basse (Rmin)- Chacun des éléments à commutation de résistance 202, 204 a par exemple seulement deux états résistifs correspondant aux résistances haute et basse Rmax et Rmin, bien que les valeurs exactes de Rmin et Rmax puissent varier en fonction de conditions telles que la tempé- rature, des variations du processus de fabrication, etc. La valeur de donnée non volatile représentée par les éléments résistifs 202, 204 dépend de celui des éléments résistifs qui a la résistance Rmax ou Rmin, en d'autres termes des résistances relatives. Les éléments résistifs 202, 204 sont par exemple choisis de telle sorte que Rmax soit toujours notablement B10611 - DI03914-02

9 supérieure à Rmin, par exemple supérieure d'au moins 20 En général, le rapport entre la résistance Rmax et la résistance Rmin est compris par exemple entre 1,7 et 5 pour une MRAM, et plus généralement entre 1,2 et 10000. Dans un exemple, Rmin a une résistance d'environ 2,5 kilo-ohms, et Rmax d'environ 5 kilo-ohms, bien que de nombreuses autres valeurs soient possibles. Dans la cellule SRAM 100 de la figure 1, les transis-tors 103 et 105 sont couplés au rail d'alimentation VDD et jouent le rôle de maintenir l'état haut de Q ou Q sur le noeud 106 ou 108 lorsque la cellule est en attente entre des opérations d'écriture et de lecture. Dans la cellule 200 de la figure 2, dans laquelle ces transistors ont été supprimés, l'état haut de Q ou Q est maintenu par le courant de fuite passant dans le transistor PMOS 110 ou 112, à partir de la ligne de bit BL ou BLB correspondante. Par exemple, les lignes de bit BL et BLB sont chargées à la tension d'alimentation VDD au moins périodiquement pendant l'état d'attente, pour générer le courant de fuite.

Les tensions de seuil des transistors PMOS 110, 112 sont inférieures à celles des transistors NMOS 102, 104, de sorte que lorsqu'on est dans l'état non conducteur, le courant de fuite dans les transistors 110 et 112 est supérieur à celui dans le transistor 102 ou 104, maintenant ainsi le noeud corres- pondant 106 ou 108 a une tension suffisamment haute pour être vue comme un niveau logique haut. En d'autres termes, le courant de fuite IoffP passant dans le transistor PMOS 110 ou 112 lorsqu'une tension haute est appliquée sur son noeud de grille, est supérieur au courant de fuite IoffN passant dans le tran- sistor NMOS correspondant 102 ou 104 lorsqu'une tension basse est appliquée sur son noeud de grille. Les tensions de seuil particulières vont dépendre de la technologie utilisée. Mais à titre d'exemple, les tensions de seuil des transistors PMOS 110, 112 sont choisies dans la plage de 0,3 à 0,5 V, tandis que les tensions de seuil des transistors NMOS 102, 104 sont dans la B10611 - DI03914-02

10 plage de 0,4 à 0,6 V. Dans tous les cas, le rapport IoffP/IoffN est choisi pour être par exemple supérieur à 25, et de préférence supérieur à 100. En fonctionnement, pour lire et écrire des données dans la partie volatile de la cellule mémoire 200, en d'autres termes dans les noeuds de mémorisation 106 et 108, le processus est le même que pour la cellule mémoire 100, et n'est pas affecté par les valeurs de résistance programmées des éléments à commutation de résistance 202 et 204. En bref, l'écriture d'un bit de données dans les noeuds 106, 108 comprend l'application, pendant que les transistors 110 et 112 sont mis à l'état passant, d'une tension haute ou basse sur la ligne de bit BL en fonction de la donnée à mémoriser, et de la tension opposée sur la ligne de bit BLB. La lecture de la donnée dans les noeuds 106 et 108 comprend le préchargement des lignes de bit BL et BLB, par exemple à la tension d'alimentation VDD. Puis les transistors 110 et 112 sont mis à l'état conducteur et on détermine quelle tension de ligne de bit chute en premier, à l'aide d'un amplificateur de détection (non illustré), qui amplifie la différence de tension entre les lignes de bit. De préférence, de façon à ne pas ralentir les opérations de lecture et d'écriture dans les noeuds de mémorisation-volatile et pour empêcher un basculement de bit pendant une opération de lecture, la valeur de Rmax est choisie pas supérieure à environ 5 kilo- ohms, bien que cette valeur dépendent de la technologie particulière utilisée, et en particulier de la résistance à l'état passant des transistors. Indépendamment de ce fonctionnement SRAM normal, les éléments à commutation de résistance 202, 204 peuvent être programmés pour mémoriser une donnée non volatile, et la cellule mémoire peut être contrôlée pour transférer cette donnée, à partir de la mémorisation physique déterminée par les états résistifs des éléments 202, 204, vers la mémorisation électro- nique déterminée par les états de tension des noeuds de B10611 - DI03914-02

11 mémorisation 106, 108. Une fois transférée, cette donnée peut être lue dans la cellule SRAM d'une manière classique. On va maintenant décrire la programmation des éléments à commutation de résistance 202 et 204 selon un exemple, en référence aux figures 3, 4A, 4B et 5. La figure 3 illustre la cellule mémoire 200 accompagnée d'un circuit de commande d'écriture 302 agencé pour programmer les éléments à commutation de résistance 202 et 204 sur la base d'un bit de donnée non volatile DNv reçu sur une ligne d'entrée 304. En particulier, sur la base de la donnée non volatile DNv, le circuit 302 génère un courant d'écriture IWRITE, qui est fourni à une piste conductrice 306 qui passe par les éléments à commutation de résistance 202 et 204. Le courant IWRITE passant dans la piste conductrice 306 génère un champ magnétique qui passe dans les éléments à commutation de résistance 202, 204 et programme leurs états résistifs. Dans le cas d'une MRAM à commutation assistée thermiquement, avant de fournir le courant d'écriture pour programmer chacun des éléments à commutation de résistance 202, 204, les éléments à commutation de résistance sont chauffés en faisant passer un courant dans ceux-ci, ce qui facilite la transition d'un état résistif vers un autre. Comme cela est illustré en figure 3, un circuit de commande de chauffe 312 est par exemple prévu, qui applique une tension à chacune des lignes de bit BL et BLB, cette tension étant par exemple égale ou supérieure à la tension d'alimentation VDD. Optionnellement, des transistors NMOS 308 et 310 sont couplés entre les drains des transistors 110 et 112 respectivement et la tension de masse, les transistors 308, 310 étant activés par un signal de ccentande "HEAT" sur leur borne de grille. Ensuite, en activant les transistors 308, 310 et/ou les transistors 110, 112, un courant va passer à partir des lignes de bit BL et BLB, à travers les éléments à commutation de résistance correspondants 202, 204, vers la tension de masse, ce qui va chauffer ces éléments.

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12 Un avantage de prévoir les transistors NMOS 308, 310 est qu'on peut générer un courant de chauffe relativement élevé plus facilement, et/ou que les dimensions des transistors 102, 104, 110 et 112 peuvent être réduites. En outre, lorsque seuls ces transistors sont utilisés pour chauffer les éléments 202, 204, l'état mémorisé par les noeuds de mémorisation volatile 106, 108 ne va pas être perdu pendant ce processus de chauffe. Les figures 4A et 4B représentent plus en détail les éléments à commutation de résistance 202, 204 dans l'exemple où ce sont des éléments TAS. Chacun des éléments à commutation de résistance 202, 204 comprend une plaque ferromagnétique fixe 402 et une plaque ferromagnétique libre 404, les plaques 402 et 404 prenant en sandwich une couche d'oxyde tunnel 406. La piste conductrice 306 passe à côté de la plaque libre 404 en matériau ferromagnétique, de sorte qu'elle est affectée par le champ magnétique généré par le courant IWRITE passant dans la piste 306. La plaque fixe 402 a par exemple une orientation magnétique dans une première direction, tandis que l'orientation de la plaque magnétique 404 peut être programmée, par la polarité du courant IWRITE, pour avoir la même direction ou une direction opposée par rapport à la plaque 402. Cependant, la programmation n'a lieu que dans des éléments qui ont déjà été chauffés, comme cela est décrit plus en détail ci-après. La figure 4A illustre le cas où les orientations magnétiques ont des directions opposées dans les plaques 402, 404, ce qui entraîne une résistance maximum Rmax de l'élément à commutation de résistance 202, par exemple dans la plage de 2 kilo-ohms à 5 kilo-ohms. La figure 4B illustre le cas où les orientations magnétiques ont la même direction dans les plaques 402 et 404, ce qui entraîne une résistance minimum Rmin de l'élément à commutation de résistance 204, par exemple dans une plage de 100 ohms à 3 kilo-ohms. La piste conductrice 306 est agencée de telle sorte 35 que le courant IWRITE passe dans chaque élément à commutation de B10611 - DI03914-02

13 résistance 202, 204 dans des directions opposées, dont l'une correspond à l'orientation magnétique de la plaque fixe 402, et l'autre à l'orientation opposée. Ainsi, on peut utiliser un même courant DITE pour programmer les deux états résistifs des éléments à commutation de résistance 202 et 204 en même temps, dont l'un est à Rmax et l'autre Rmin- La figure 5 est un chronogramme illustrant un exemple du signal HEAT qui commande les transistors 308, 310, et du signal IMUTE pendant la programmation des éléments à coumu- tation de résistance 202, 204. Le signal HEAT passe à l'état haut sur un front montant 502, activant ainsi les transistors 308 et 310 pour conduire un courant IHEAT dans les éléments à commutation de résistance 202 et 204. Le signal WL peut à la place ou en plus être amené à l'état bas à cet instant, pour activer les transistors 110 et 112 et ainsi générer un courant de chauffe par l'intermédiaire des transistors 102, 104. Après un certain temps, le signal IWRITE est activé, comme cela est représenté par le front montant 504 de ce signal. Dans l'exemple de la figure 5, sur le front montant 504 le courant devient positif, ce qui programme par exemple la résistance 202 à une valeur de résistance haute Rmax, et la résistance 204 à une valeur de résistance basse Rmin- Ensuite, le signal HEAT est amené de nouveau à l'état bas par le front descendant 506, (et/ou le signal WL est amené à l'état haut) de sorte que le courant de chauffe IHEAT est stoppé, et les éléments à commutation de résistance 202, 204 se refroidissent dans leur état résistif courant. Ensuite le signal IWRITE est amené à l'état bas par un front descendant 508, pour terminer le processus de programmation. Les transitions suivantes des signaux de la figure 5 correspondent à la programmation d'états résistifs opposés des éléments résistifs 202, 204. Ces transitions sont identiques à celles décrites précédemment, excepté que le signal DITE B10611 - DI03914-02

14 devient négatif par le front descendant 510, au lieu de positif, pour programmer les états résistifs opposés. Dans un exemple, le temps pendant lequel les signaux HEAT et/ou WL sont actifs entre les fronts 502 et 506 est d'environ 20 ns. Ainsi une opération d'écriture peut être réalisée en un peu plus de 35 ns. Cependant, les temps de chauffe et de refroidissement vont varier en fonction de facteurs tels que les matériaux utilisés, leurs volumes, etc., et aussi des courants de chauffe qui sont appliqués, et donc les valeurs susmentionnées ne sont données qu'à titre d'exemple approximatif. Le courant IWRITE est par exemple d'environ 10 mA pour programmer une valeur du bit de donnée, ou d'environ -10 mA pour programmer la valeur opposée du bit de donnée, bien qu'on puisse aussi utiliser d'autres valeurs. La figure 6 illustre la cellule mémoire 200 accompagnée d'un circuit de commande de transfert 602, pour contrôler le transfert de la donnée mémorisée dans la partie non volatile de la cellule mémoire vers la partie de mémorisation de donnée volatile. En particulier, le circuit 602 comprend des lignes de sortie 604 et 606 couplées aux lignes de bit BL et BLB respectivement, et une ligne de sortie 608 couplée à la ligne de mots WL. Les signaux sur la ligne de mot WL et les lignes de bit BL, BLB pendant une phase de transfert de mémorisation non volatile vers volatile vont maintenant être décrits en référence aux figures 7A et 7B. En général, la phase de transfert comprend l'application par le circuit de commande 602 d'une tension d'alimen- tation à chacune des lignes de bit BL et BLB pendant que les transistors 110 et 112 sont conducteurs. Cela génère un courant dans chacun des éléments à commutation de résistance 202, 204, de sorte que les tensions sur les noeuds 106, 108 vont dépendre des résistances relatives des éléments 202, 204.

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15 La figure 7A représente des chronogrammes illustrant les tensions sur les lignes BL et BLB, ainsi que sur la ligne de mot WL, et les tensions correspondantes Q et Q sur les noeuds de mémorisation 106 et 108.

Initialement, le circuit 602 applique une tension haute sur chacune des lignes de bit BL, BLB, par exemple la tension d'alimentation VDD. Les lignes de bit BL et BLB sont susceptibles d'être proches de la tension d'alimentation VDD, ou égales à celle-ci, pendant une phase d'attente ou de lecture avant la phase de transfert, mais pendant ces phases elles sont en général chargées seulement périodiquement à la tension d'alimentation, et pour cette raison les tensions de BL et BLB avant et après la phase de transfert ont été indiquées par les lignes en trait interrompu dans la figure 7A. Au contraire, pendant la phase de transfert, la tension d'alimentation est appliquée de façon constante aux lignes de bit BL, BLB, comme cela est indiqué par des lignes en trait plein en figure 7A, de sorte que des courants peuvent être tirés des lignes de bit. Ensuite, la tension de la ligne de mots WL est amenée à l'état bas, pour activer les transistors 110 et 112. La figure 7A suppose que la cellule SRAM est initialement dans un état où Q est bas et Q est haut. Ainsi, initialement, le transistor 104 sera non conducteur, et le transistor 102 conducteur. Cependant, on suppose aussi que l'élément à commutation de résistance 202 a une résistance Rmax, et ainsi le courant passant dans celui-ci va être limité. Ce courant entraîne que la tension Q monte doucement lorsque WL est mis à l'état bas, ce qui entraîne une activation partielle du transistor 104, entraînant le passage d'un courant dans l'élé- ment 204, qui a une résistance basse Rmin. Cela va aussi réduire légèrement 1a tension Q, mais le courant supérieur dans le transistor 104 va faire que la tension Q est supérieure à la tension Q. En particulier, les transistors PMOS 102, 104 sont choisis avec des dimensions égales et ainsi avec des résistances très similaires à l'état non conducteur, de sorte que la chute B10611 - DI03914-02

16 de tension dans chaque transistor 102 et 104 va être proportionnelle au niveau de courant passant dans celui-ci. Ainsi, en raison de la différence entre les résistances des éléments résistifs 202 et 204, la position d'équilibre va être celle pour laquelle la tension Q sur le noeud 106 sera plus proche de la masse, et la tension Q sur le noeud 108 sera plus proche de VDD. Ensuite, lorsque la tension de la ligne de mot WL devient haute, ce qui isole les noeuds de mémorisation 106, 108 des lignes de bit BL et BLB, l'état de Q et de Q va s'établir à l'état stable le plus proche. En particulier, en raison de la différence de tension, même si elle est faible, entre les tensions Q et Q, les noeuds de mémorisation 106, 108 vont s'établir à un état dans lequel Q est bas et Q est haut, qui correspond à l'état mémorisé par les éléments 202 et 204.

La figure 7B illustre le cas où Q et Q sont de nouveau initialement égaux à 0 V et VDD respectivement, mais où l'élément 202 est à Rmin, et l'élément 204 à Rmax. Dans ce cas, le transistor 102 va initialement être conducteur, et le transistor 104 non conducteur, et la tension Q sur le noeud 106 va monter en raison du courant passant dans l'élément à commutation de résistance 202. Cependant, lorsque le courant dans le transistor 104 commence à monter, ce va être un courant faible en raison de la résistance élevée de l'élément 204, et ainsi la tension Q tombe à une valeur relativement basse, tandis que la tension Q monte à une valeur relativement haute. Ensuite, lorsque la tension de la ligne de mot WL est amenée à l'état haut de nouveau, ce qui isole les noeuds de mémorisation 106, 108 des lignes de bit respectives, les états des noeuds de mémorisation 106, 108 vont être tels que la tension Q est haute et la tension Q est basse. Dans les deux figures 7A et 7B, la durée pendant laquelle la tension d'alimentation est appliquée aux lignes de bit BL et BLB est par exemple d'environ 1 ns, et ainsi le transfert de données de la mémorisation non volatile vers la mémorisation volatile peut être réalisé en seulement environ B10611 - DI03914-02

17 1 ns, un temps qui est comparable aux temps de lecture et d'écriture de la partie SRAM de la cellule mémoire 200. Les figures 7C et 7D sont des graphes illustrant les transitions entre les différents états de Q et Q .

La figure 7C illustre le cas d'une transition vers un état Q bas, Q haut, appelée 702 en figure 7C. Si en partant de cet état, lorsque Q commence à monter, on suit la courbe 704, où initialement Q descend lentement jusqu'à atteindre un coude 706 et que le transistor 104 commence à devenir conducteur. Alors Q descend plus rapidement que Q monte, jusqu'à atteindre un point 708 pour lequel la tension Q est à une valeur Vmin, résultant de la chute de tension relativement élevée dans la valeur de résistance Rmax de l'élément 202 et de la résistance à l'état conducteur du transistor 110. A partir de ce stade, le point stable le plus proche revient à l'état Q bas, Q haut 702, et ainsi lorsque le signal de la ligne de mot WL devient haut, les tensions Q et Q reviennent à cet état. En variante, si on part de l'état Q haut, Q bas, appelé 710 en figure 7C, on va suivre une courbe 712 dans laquelle Q va initialement descendre très lentement tandis que Q monte, jusqu'à atteindre un coude 714 lorsque le transistor 102 commence à devenir conducteur. Q descend ensuite plus rapidement et passe un point de métastabilité 716, où les tensions Q et Q sont égales. Un point 718 est ensuite atteint, lorsque la tension Q est à Vmax, ce qui résulte de la chute de tension relativement faible dans la résistance Rmin de l'élément 204 et de la résistance à l'état conducteur du transistor 112. Dans cet exemple, le point de métastabilité 716 a été passé, et ainsi l'état stable le plus proche est l'état Q bas, Q haut 702. Ainsi, lorsque le signal WL est amené à l'état haut, Q va rapidement passer à l'état logique 0, avant que Q monte à l'état logique 1. En figure 7D sont représentées les mêmes courbes qu'en figure 7C, mais pour les transitions vers l'état Q haut, Q bas 710, correspondant à un état magnétique opposé des éléments 202, B10611 - DI03914-02

18 204 par rapport à l'exemple de la figure 7C. Ainsi, le point Vmin 720 et le point Vmax 722 sont tous deux plus proches de l'état Q haut, Q bas 710. Comme cela est montré par les courbes des figures 7C et 7D, quels que soient les états initiaux des tensions Q et Q, les nouveaux états de ces tensions vont être déterminés par les valeurs de résistance programmées des éléments 202 et 204. En particulier, les éléments 202 et 204 se retrouvent dans un état intermédiaire 708, 718, 720 ou 722, dans lequel les valeurs de Q et Q sont plus proches de l'état stable correspondant aux états programmés des éléments 202, 204. La figure 8 illustre une cellule mémoire 800, qui est similaire à la cellule 200 de la figure 2, mais dans laquelle les transistors NMOS 102, 104 sont remplacés par des transistors PMOS 802 et 804 couplés entre des noeuds respectifs 806, 808 et une tension d'alimentation VDD, et les transistors PMOS 110, 112 sont remplacés par des transistors NMOS 810, 812 couplés entre les lignes de bit BL et BLB respectives et les noeuds respectifs 806, 808. Les éléments à commutation de résistance 202, 204 sont couplés entre les drains des transistors 810 et 812 respectivement, et les lignes de bit BL et BLB respectivement. Dans le circuit de la figure 8, les tensions de seuil des transistors 810 et 812 sont inférieures à celles des transistors 802 et 804, de sorte qu'un courant de fuite va maintenir l'état du noeud correspondant 806 ou 808 à une valeur de tension assez basse pour être vue comme un état logique bas pendant la phase d'attente entre des opérations d'écriture. Les éléments à commutation de résistance 202, 204 sont couplés respectivement entre les transistors 802, 804 et la tension d'alimentation VDD.

En outre, les lignes de bit BL et BLB sont par exemple au moins périodiquement amenées à une tension basse pendant la phase d'attente pour garantir ce courant de fuite. Le circuit 800 fonctionne d'une façon similaire au circuit 200, excepté que les transistors 810 et 812 sont activés par un niveau de tension haut sur la ligne de mots WL, et qu'une B10611 - DI03914-02

19 tension d'alimentation basse, par exemple 0 V, va être appliquée par le circuit 602 de la figure 6 aux lignes de bit BL, BLB pendant la phase de transfert à partir des éléments de mémorisation non volatile 202, 204 vers les noeuds de mémorisation volatile 806, 808, et par le circuit 312 de la figure 3 pour chauffer les éléments à commutation de résistance 202, 204. La figure 9 illustre un réseau mémoire 900 des cellules mémoires 200 et/ou 800. Dans cet exemple, les cellules mémoires 200, 800 sont agencées en colonnes et en rangées, chacune étant couplée à des lignes de bit BL et BLB communes à chacune des colonnes. Les lignes de bit sont couplées à un circuit de commande 902, qui reçoit par exemple des données d'entrée volatiles DVIN, et des données de sortie volatiles DVOUT, qui pourraient être des données volatiles introduites de l'extérieur, ou des données volatiles qui sont générées par un transfert des données non volatiles mémorisées par les éléments à commutation de résistance. Le circuit 902 commande aussi par exemple les tensions sur les lignes de bit BL et BLB pendant la phase de transfert, et si cela est approprié pendant l'écriture des données non volatiles. Chacune des cellules 200, 800 est aussi couplée à une ligne de mots WL correspondante commune à chaque rangée de cellules, et une piste conductrice 306 forme une boucle passant par chaque cellule et conduisant le courant IWRITE pour écrire dans les éléments à commutation de résistance de chacune des cellules mémoires. Chacune des lignes WL et 306 est commandée par un circuit de commande 904, qui reçoit des données non volatiles d'entrée DNVin, et fournit le courant IWRITE de la polarité correspondante.

L'écriture des données non volatiles est par exemple réalisée rangée par rangée, en deux phases. Pendant une première phase, seuls sont chauffés les éléments à commutation de résistance des cellules pour lesquelles une première valeur logique, comme un "0" logique, doit être programmée. Ensuite, lorsque le courant d'écriture correspondant est appliqué à la piste conduc-- B10611 - DI03914-02

20 trice 306, les états résistifs des seuls éléments qui ont été chauffés vont être programmés. Pendant la deuxième phase, les éléments à commutation de résistance des autres cellules, pour lesquelles la deuxième valeur logique, par exemple un "1" logique, doit être programmée, sont chauffés. Ensuite, lorsque le courant d'écriture correspondant est appliqué à la piste conductrice 306, ici encore seuls les états résistifs des éléments qui ont été chauffés vont être programmés. Comme cela est indiqué par des lignes en trait inter- rompu en figure 9, le réseau mémoire 900 peut comprendre un nombre quelconque de rangées de cellules et un nombre quelconque de colonnes de cellule, en fonction de la capacité de mémorisation souhaitée. L'exemple de la figure 9, dans lequel on utilise une piste commune 306 pour chaque rangée de cellules mémoires, présente l'avantage d'être efficace en terme de consommation d'énergie. En effet, on peut utiliser un seul courant sur chaque piste 306 pour programmer plusieurs cellules mémoires de la rangée.

Dans une variante, on pourrait utiliser une piste commune 306 pour chaque colonne, ce qui présente l'avantage qu'une rangée de cellules mémoires peut être entièrement programmée dans un seul cycle de programmation. En outre, étant donné qu'un générateur de courant fournit le courant sur chaque piste 306, le nombre de générateurs de courant pourrait être réduit au nombre de colonnes plutôt qu'au nombre de rangées de la mémoire. La figure 10A illustre un FPGA (réseau de portes programmable par l'utilisateur) 1000 dans lequel les cellules mémoires 200 ou 800 décrites ici peuvent être mises en oeuvre. Le FPGA comprend un réseau de blocs logiques configurables (CLB) 1002 interconnectés sélectivement par des colonnes de lignes 1004, qui elles-mêmes sont sélectivement interconnectées avec des rangées de lignes 1006. En particulier, des blocs de commu tation 1008 sont prévus à chaque intersection entre les lignes B10611 - DI03914-02

21 de colonnes 1004 et les lignes de rangées 1006, ce qui permet de programmer les connexions entre chacune des lignes de colonnes 1004 et chacune des lignes de rangées 1006. Le bloc de commutation 1008 comprend par exemple une ou plusieurs cellules mémoires 200 ou 800, ce qui permet de programmer les connexions entre les lignes d'une façon non volatile. La figure 10B illustre plus en détail l'un des CLR 1002 selon un exemple dans lequel il comprend une table de correspondance constituée d'un multiplexeur 1010 ayant 8 entrées de données, chacune d'elles étant couplée à une cellule mémoire 200 ou 800 qui fournit en sortie une valeur de données provenant de sa mémorisation volatile, c'est-à-dire de l'un des noeuds de mémorisation 106, 108 ou 806, 808. Dans cette application, la cellule mémoire n'est pas couplée aux lignes de bit d'un réseau mémoire, de telles lignes de bit étant couplées à plusieurs cellules mémoires. Au lieu de cela, elles sont plus généralement couplées à des lignes d'accès, qui peuvent être des lignes de bit, ou des lignes couplées à une seule cellule mémoire. L'une de ces lignes d'accès fournit par exemple la valeur de données de sortie de la cellule. Le multiplexeur 1010 comprend aussi une entrée de commande de 3 bits 1012, commandant laquelle des 8 lignes d'entrée est sélectionnée, et une ligne de sortie 1004, fournissant la donnée de la ligne d'entrée sélectionnée.

Un avantage des modes de réalisation de la cellule mémoire décrite ici est qu'elle est capable de mémoriser non seulement un bit de donnée volatile, mais en plus un bit de donnée non volatile. En outre, la donnée non volatile programmée peut être chargée rapidement dans la partie volatile de la cellule mémoire d'une façon simple, par l'application d'une tension aux lignes d'accès de la cellule mémoire. Cela signifie avantageusement qu'un état programmé de façon non volatile peut être chargé rapidement (en moins de 1 ns), par exemple à l'activation de la mémoire à la mise sous tension ou après une période de vieille. Dans le cas d'un FPGA, cela permet d'initialiser B10611 - DI03914-02

22 rapidement une configuration de circuit, sans avoir besoin de charger des données externes dans le dispositif pour programmer des bascules mémoires et des commutateurs. En outre, avantageusement, la cellule est capable d'opérations d'écriture et de lecture rapides (environ 1 ns) pour les parties de mémorisation volatile, qui peuvent avoir lieu de façon normale indépendamment des états programmés des éléments résistifs non volatils. En outre, le temps d'écriture pour la partie non volatile est aussi relativement rapide (environ 35 ns dans le cas d'une MRAM). Un autre avantage des cellules mémoires décrites ici est que le circuit est compact, ne comprenant que quatre transistors et deux résistances programmables pour la mémorisation d'un bit de donnée non volatile et d'un bit de donnée volatile.

En outre, la donnée non volatile peut être lue sans avoir besoin de transistors supplémentaires dans chaque cellule mémoire. En outre, les éléments à commutation de résistance 202, 204 des figures 2 et 8 sont par exemple formés dans une couche métallique au-dessus d'une couche de silicium dans laquelle sont formés les transistors 102, 104 ou 802, 804. La position de ces éléments à commutation de résistance 202, 204 connectés directement aux lignes de bit est ainsi avantageuse puisqu'on peut utiliser un seul via entre la couche de silicium et une borne de chaque élément à commutation de résistance, et l'autre borne de chaque élément peut être connectée directement à la ligne de bit correspondante, plutôt que de revenir par un autre via vers la couche de silicium. Avec la description ainsi faite d'au moins un mode de réalisation illustratif de l'invention, divers changements, diverses modifications et améliorations apparaîtront facilement à l' houille de l'art. Par exemple, il sera clair pour l' houille de l'art que, bien que l'invention ait été décrite en relation avec un réseau mémoire et un FPGA, la cellule mémoire décrite ici pourrait être B10611 - DI03914-02

23 utilisée dans d'autres types de dispositifs mémoires, comme des registres ou des bascules. I1 sera clair pour l'homme de l'art que la tension de masse décrite ici peut être à 0 V, ou plus généralement à toute tension d'alimentation VSS, qui pourrait être différente de O V. En outre, il sera clair pour l'homme de l'art que les variations entre les tensions de seuil des transistors 102, 104 et des transistors 110, 112 de la cellule mémoire à quatre transistors 200 de la figure 2, ou des transistors correspon- dants de la cellule mémoire 800 de la figure 8, pourraient être obtenues en partie par la sélection de tensions de substrat particulières appliquées à chaque transistor. En outre, bien que les divers modes de réalisation aient été décrits en relation avec des transistors MOS, il sera clair pour l'homme de l'art que l'invention pourrait être également appliquée à d'autres technologies de transistors, comme des transistors bipolaires. En outre, les fonctionnalités décrites en relation avec les divers modes de réalisation pourraient être combinées 20 de façon quelconque dans des variantes de réalisation.

Claims (15)

1. REVENDICATIONS1. Dispositif mémoire comprenant au moins une cellule mémoire comprenant : un premier transistor (102, 802) couplé entre un premier noeud de mémorisation (106, 806) et une première tension 5 d'alimentation (GND, VDD) % un deuxième transistor (104, 804) couplé entre un deuxième noeud de mémorisation (108, 808) et la première tension d'alimentation, une borne de commande du premier transistor étant couplée au deuxième noeud de mémorisation, et une borne de 10 commande du deuxième transistor étant couplée au premier noeud de mémorisation ; un premier élément à commutation de résistance (202) couplé entre le premier noeud de mémorisation et une première ligne d'accès (BL) ; et 15 un deuxième élément à commutation de résistance (204) couplé entre le deuxième noeud de mémorisation et une deuxième ligne d'accès (BLB).
2. 2. Dispositif mémoire selon la revendication 1 ou 2, dans lequel le premier élément à commutation de résistance est 20 programmé pour avoir une première résistance et le deuxième élément à commutation de résistance (204) est programmé pour avoir une deuxième résistance, et comprenant en outre : un circuit de commande (602) adapté pour mémoriser une valeur de données (DNv) sur les premier et deuxième noeuds de 25 mémorisation en couplant les première et deuxième lignes d'accès à une deuxième tension d'alimentation (VDD, GND) pendant que les lignes d'accès sont couplées aux premier et deuxième noeuds de mémorisation respectivement, la valeur de données étant déterminée par les résistances relatives des premier et deuxième 30 éléments à commutation de résistance.
3. 3. Dispositif mémoire selon la revendication 2, comprenant en outre :B10611 - DI03914-02 25 un troisième noeud de mémorisation résistance (202) ; et un quatrième noeud de mémorisation résistance (204), letransistor (110) couplé entre le premier et le premier élément à commutation de transistor (112) couplé entre le deuxième et le deuxième élément à commutation de circuit de commande étant adapté pour 10 commander les troisième et quatrième transistors pour connecter les premier et deuxième noeuds de mémorisation aux première et deuxième lignes d'accès respectivement.
4. 4. Dispositif mémoire selon la revendication 2 ou 3, dans lequel le circuit de commande est en outre adapté pour isoler les premier et deuxième noeuds de mémorisation de la deuxième tension d'alimentation après un retard.
5. 5. Dispositif mémoire selon la revendication 3, dans 15 lequel les troisième et quatrième transistors sont adaptés pour avoir une tension de seuil inférieure à celle des premier et deuxième transistors.
6. 6. Dispositif mémoire selon l'une quelconque des revendications 1 à 5, comprenant en outre un circuit de 20 programmation (302) adapté pour programmer les résistances des premier et deuxième éléments à commutation de résistance sur la base de données d'entrée (DNv).
7. 7. Dispositif mémoire selon l'une quelconque des revendications 1 à 6, dans lequel les premier et deuxième 25 éléments à commutation de résistance sont : des éléments résistifs à oxyde ; des éléments à conduction ; des éléments à changement de phase ; des éléments à métallisation programmable ; 30 des éléments à transfert de spin ; ou des éléments à commutation magnétique induite par champ (FIMS).
8. 8. Dispositif mémoire selon la revendication 7, dans lequel les premier et deuxième éléments à commutation de 35 résistance sont des éléments à commutation assistée thermi-B10611 - DI03914-02 26 cillement (TAS), le dispositif mémoire comprenant en outre un circuit de chauffe (308, 310, 312) agencé pour chauffer les premier et deuxième éléments à commutation de résistance en faisant passer un courant de ceux-ci.
9. 9. Dispositif mémoire selon la revendication 8, dans lequel le circuit de chauffe (312) est adapté pour coupler une troisième tension d'alimentation aux première et deuxième lignes de bit.
10. 10. Mémoire à accès aléatoire comprenant un réseau des 10 dispositifs mémoires de l'une quelconque des revendications 1 à 9.
11. 11. Réseau de portes programmable par l'utilisateur comprenant au moins un multiplexeur comprenant une entrée couplée à au moins un des dispositifs mémoires des revendi- 15 cations 1 à 9.
12. 12. Réseau de portes programmable par l'utilisateur comprenant : une pluralité de blocs logiques configurables (CLB) ; et 20 au moins un bloc de commutation (1008) adapté pour interconnecter la pluralité de blocs logiques configurables, ledit au moins un bloc de commutation comprenant le dispositif mémoire de l'une quelconque des revendications 1 à 9.
13. 13. Procédé pour transférer une valeur de données (DNv) 25 à partir d'une mémorisation non volatile d'une cellule mémoire vers des premier et deuxième noeuds de mémorisation volatile de ladite cellule mémoire, la cellule mémoire comprenant un premier transistor (102, 802) couplé entre le premier noeud de mémorisation (106, 806) et une première tension d'alimentation (GND, 30 VDD) un deuxième transistor (104, 804) couplé entre le deuxième noeud de mémorisation (108, 808) et la première tension d'alimentation, une borne de commande du premier transistor étant couplée au deuxième noeud de mémorisation, et une borne de commande du deuxième transistor étant couplée au premier noeud 35 de mémorisation ; un premier élément à commutation de résistanceB10611 - DI03914-02 27 (202) couplé entre le premier noeud de mémorisation et une première ligne d'accès (BL) et un deuxième élément à commutation de résistance (204) couplé entre le deuxième noeud de mémorisation et une deuxième ligne d'accès (BLB), le procédé comprenant l'étape suivante : coupler les première et deuxième lignes d'accès à une deuxième tension d'alimentation (VDD, GND) pendant que les lignes d'accès sont couplées aux premier et deuxième noeuds de mémorisation respectivement, la valeur de donnée étant déterminée par les résistances relatives des premier et deuxième éléments à commutation de résistance.
14. 14. Procédé selon la revendication 13, comprenant en outre, après une première période temporelle après le couplage des premier et deuxième noeuds de mémorisation à la première tension d'alimentation, une étape consistant à isoler les premier et deuxième noeuds de mémorisation de la première tension d'alimentation.
15. 15. Procédé selon la revendication 13 ou 14, dans lequel le couplage des premier et deuxième noeuds de mémorisation à la deuxième tension d'alimentation comprend l'activation d'un troisième transistor (110, 810) couplé entre le premier noeud de mémorisation et la première ligne d'accès, et l'activation d'un quatrième transistor (112, 812) couplé entre le deuxième noeud de mémorisation et la deuxième ligne d'accès.