FR2970589A1

FR2970589A1 - Cellule mémoire volatile/non volatile

Info

Publication number: FR2970589A1
Application number: FR1150402A
Authority: FR
Inventors: Yoann Guillemenet; Lionel Torres; Guillaume Prenat; Kholdoun Torki; Pendina Gregory Di
Original assignee: Centre National de la Recherche Scientifique CNRS; Universite Montpellier 2 Sciences et Techniques
Current assignee: Centre National de la Recherche Scientifique CNRS; Universite Montpellier 2 Sciences et Techniques
Priority date: 2011-01-19
Filing date: 2011-01-19
Publication date: 2012-07-20
Anticipated expiration: 2031-01-19
Also published as: US9368204B2; US20140070844A1; WO2012098181A1; EP2666166A1; FR2970589B1

Abstract

L'invention concerne un dispositif mémoire comprenant au moins une cellule mémoire comprenant : un premier transistor (102) couplé entre un premier noeud de mémorisation (106) et un premier élément à commutation de résistance (202) programmé pour avoir une première résistance ; et un deuxième transistor (104) couplé entre un deuxième noeud de mémorisation (108) et un deuxième élément à commutation de résistance (204) programmé pour avoir une deuxième résistance, une borne de commande du premier transistor étant couplée au deuxième noeud de mémorisation, et une borne de commande du deuxième transistor étant couplée au premier noeud de mémorisation ; et un circuit de commande (602) adapté pour mémoriser une valeur de données (D ) sur les premier et deuxième noeuds de mémorisation en couplant les premier et deuxième noeuds de mémorisation à une première tension d'alimentation (V , GND), la valeur de données étant déterminée par les résistances relatives des premier et deuxième éléments à commutation de résistance.

Description

B10610 - 03914-01 1 CELLULE NOIRE VOLATILE/NON VOLATILE

Domaine de l'invention La présente invention concerne une cellule mémoire volatile/non volatile programmable, et un procédé de lecture d'une cellule mémoire non volatile programmable.

Exposé de l'art antérieur La figure 1 illustre une cellule mémoire statique à accès aléatoire (SRAM) 100 typique. Un premier inverseur est constitué d'un transistor MOS à canal N (I\IMOS) 102 et d'un transistor MOS à canal P (PMOS) 103 couplés en série entre une tension d'alimentation VDD et une tension de masse. Un deuxième inverseur est constitué d'un transistor NMOS 104 et d'un transistor PMOS 105 aussi couplés en série entre la tension d'alimentation VDD et la tension de masse. Les grilles des transistors 104 et 105 sont couplées à un noeud 106 couplé aux drains des transistors 102 et 103, tandis que les grilles des transistors 102 et 103 sont couplées à un noeud 108 couplé aux drains des transistors 104 et 105, de sorte que les inverseurs forment une bascule. Les noeuds 106 et 108 mémorisent des états de tension complémentaires Q et Q, permettant à un bit de données d'être mémorisé par la cellule. Le noeud 106 est couplé à une ligne de bit BL par l'intermédiaire d'un transistor MOS à canal P (PMOS) B10610 - 03914-01

2 110, tandis que le noeud 108 est couplé à une ligne de bit complémentaire BLB par l'intermédiaire d'un transistor PMOS 112. Les grilles des transistors 110 et 112 sont couplées à une ligne de mot WL, et sont activées par un signal bas permettant d'écrire ou de lire des données dans la cellule 100. Le circuit 100 présente l'avantage d'être relativement rapide d'accès pendant des opérations de lecture et d'écriture. Cependant, un inconvénient est que, comme avec toutes les cellules mémoires volatiles, la donnée mémorisée est perdue si la tension d'alimentation VDD est retirée. La mémoire Flash est un exemple de mémoire non volatile programmable. Un inconvénient de la mémoire Flash est qu'elle est relativement lente d'accès comparée à la cellule SRAM de la figure 1, et qu'elle nécessite une tension d'alimen- tation relativement élevée. En outre, la technologie Flash est difficile à intégrer en technologie CMOS, et elle a une endurance relativement faible. Dans de nombreuses applications on a besoin d'une cellule mémoire programmable capable de mémoriser des données non volatiles et ayant des vitesses d'accès améliorées. Résumé de l'invention Un objet de modes de réalisation de la présente invention est de répondre au moins partiellement à un ou plusieurs besoins de l'art antérieur.

Selon un aspect de la présente invention, on prévoit un dispositif mémoire comprenant : au moins une cellule mémoire comprenant : un premier transistor couplé entre un premier noeud de mémorisation et un premier élément à commutation de résistance programmé pour avoir une première résistance ; et un deuxième transistor couplé entre un deuxième noeud de mémorisation et un deuxième élément à commutation de résistance programmé pour avoir une deuxième résistance, une borne de commande du premier transistor étant couplée aux deuxième noeud de mémorisation, et une borne de commande du deuxième transistor étant couplée au premier noeud de mémorisation ; et un circuit B10610 - 03914-01

3 de commande adapté pour mémoriser une valeur de données sur les premier et deuxième noeuds de mémorisation en couplant les premier et deuxième noeuds de mémorisation à une première tension d'alimentation, la valeur de données étant déterminée par les résistances relatives des premier et deuxième éléments à commutation de résistance. Selon un mode de réalisation, le circuit de commande est en outre adapté pour isoler les premier et deuxième noeuds de mémorisation de la première tension d'alimentation après un retard. Selon un autre mode de réalisation, la cellule mémoire comprend en outre un troisième transistor couplé entre le premier noeud de mémorisation et une première ligne d'accès ; et un quatrième transistor couplé entre le deuxième noeud de mémorisation et une deuxième ligne d'accès, le circuit de commande étant adapté pour commander les troisième et quatrième transistors pour connecter les premier et deuxième noeuds de mémorisation aux première et deuxième lignes d'accès respectivement.

Selon un autre mode de réalisation, les troisième et quatrième transistors sont adaptés pour avoir une tension de seuil inférieure à celle des premier et deuxième transistors. Selon un autre mode de réalisation, les premier et deuxième éléments à commutation de résistance sont respecti- vement couplés entre les premier et deuxième transistors et une deuxième tension d'alimentation. Selon un autre mode de réalisation, le dispositif mémoire comprend en outre un circuit de programmation adapté pour programmer les résistances des premier et deuxième éléments à commutation de résistance sur la base de données d'entrée. Selon un autre mode de réalisation, les premier et deuxième éléments à commutation de résistance sont des éléments résistifs à oxyde, des éléments à conduction, des éléments à changement de phase, des éléments à métallisation B10610 - 03914-01 programmables, des éléments à transfert de spin, ou des éléments à commutation magnétique induite par champ. Selon un autre mode de réalisation, les premier et deuxième éléments à commutation de résistance sont des éléments à commutation assistée thermiquement, le dispositif mémoire comprenant en outre un circuit de chauffe agencé pour chauffer les premier et deuxième éléments à commutation de résistance en faisant passer un courant dans ceux-ci. Selon un autre mode de réalisation, le circuit de chauffe est adapté pour coupler une troisième tension d'alimentation aux premier et deuxième noeuds de mémorisation. Selon un autre aspect de la présente invention, on prévoit une mémoire à accès aléatoire comprenant un réseau des dispositifs mémoire susmentionnés.

Selon un autre aspect de la présente invention, on prévoit un réseau de portes programmable par l'utilisateur comprenant au moins un multiplexeur comprenant une entrée couplée à au moins l'un des dispositifs mémoires susmentionnés. Selon un autre aspect de la présente invention, on prévoit un réseau de portes programmable par l'utilisateur comprenant une pluralité de blocs logiques configurables, et au moins un bloc de commutation adapté pour interconnecter la pluralité de blocs logiques configurables, ledit au moins un bloc de commutation comprenant le dispositif mémoire susmen- tionné. Selon un autre aspect de la présente invention, on prévoit un procédé pour transférer une valeur de donnée à partir d'une mémorisation non volatile d'une cellule mémoire vers des premier et deuxième noeuds de mémorisation volatile de ladite cellule mémoire, dans lequel la cellule mémoire comprend un premier transistor couplé entre le premier noeud de mémorisation et un premier élément à commutation de résistance programmé pour avoir une première résistance ; et un deuxième transistor couplé entre le deuxième noeud de mémorisation et un deuxième élément à commutation de résistance programmé pour avoir une deuxième B10610 - 03914-01

résistance, une borne de commande du premier transistor étant couplée au deuxième noeud de mémorisation, et une borne de commande du deuxième transistor étant couplée au premier noeud de mémorisation, le procédé comprenant l'étape suivante . 5 coupler les premier et deuxième noeuds de mémorisation à une première tension d'alimentation, la valeur de données étant déterminée par les résistances relatives des premier et deuxième éléments à commutation de résistance. Selon un mode de réalisation, le procédé comprend en outre, à l'issue d'une première période temporelle après le couplage des premier et deuxième noeuds de mémorisation à la première tension d'alimentation, une étape consistant à isoler les premier et deuxième noeuds de mémorisation de la première tension d'alimentation.

Selon un autre mode de réalisation, le couplage des premier et deuxième noeuds de mémorisation à la première tension d'alimentation comprend l'activation d'un troisième transistor couplé entre le premier noeud de mémorisation et la première tension d'alimentation, et l'activation d'un quatrième transis- tor couplé entre le deuxième noeud de mémorisation et la première tension d'alimentation. Brève description des dessins Les objets, caractéristiques, aspects et avantages susmentionnés de l'invention, et d'autres, apparaîtront claire- ment à la lecture de la description détaillée suivante de modes de réalisation, donnée à titre d'exemple et non de limitation, en référence aux dessins joints dans lesquels : la figure 1, (décrite précédemment) illustre une cellule SRAM volatile ; la figure 2 illustre une cellule mémoire munie d'une mémorisation de données non volatile selon un mode de réalisation de la présente invention ; la figure 3 illustre un circuit de programmation pour programmer la partie non volatile de la cellule mémoire de la 35 figure 2 ; B10610 - 03914-01

6 les figures 4A et 4B représentent schématiquement des exemples de la programmation d'un dispositif mémoire à commutation de résistance spécifique ; la figure 5 est un chronogramme illustrant un exemple 5 des signaux utilisés pour programmer la partie non volatile de la cellule mémoire de la figure 3 ; la figure 6 illustre un exemple de circuit de commande pour copier des données mémorisées par des éléments de mémorisation de données non volatile dans des éléments de 10 mémorisation de données volatile de la cellule mémoire ; les figures 7A et 7B sont des chronogrammes montrant des exemples de signaux dans le circuit de la figure 6 ; les figures 7C et 7D sont des graphes illustrant la transition entre des états stables de la cellule de la figure 6 15 selon un exemple ; la figure 8 illustre une cellule mémoire munie d'une mémorisation de données non volatile selon un autre mode de réalisation de la présente invention ; la figure 9 illustre un réseau mémoire selon un mode 20 de réalisation de la présente invention ; la figure 10A illustre un réseau de portes programmable par l'utilisateur (FPGA) selon un mode de réalisation de la présente invention ; et la figure 10B illustre plus en détail un bloc logique 25 configurable du FPGA de la figure 10A selon un mode de réalisation de la présente invention. Dans les figures, des éléments similaires portent de mêmes références. Description détaillée de modes de réalisation de la présente 30 invention Seuls les éléments utiles à la compréhension de l'invention ont été illustrés dans les figures et vont être décrits en détail dans la suite. D'autres aspects, conne les applications particulières de la cellule mémoire, n'ont pas été B10610 - 03914-01

7 décrits, la cellule mémoire étant adaptée pour une utilisation dans une large gamme d'applications. La figure 2 illustre une cellule mémoire 200 qui mémorise, en plus d'un bit de donnée volatile, un bit de donnée non volatile. La donnée volatile est mémorisée sous forme électronique par une bascule. Cependant, la donnée non volatile est mémorisée par l'état physique d'une paire d'éléments à commutation de résistance, comme on va le décrire maintenant. La cellule mémoire 200 est similaire à la cellule SRAM 100 de la figure 1 décrite précédemment, et les parties communes ne vont pas être de nouveau décrites en détail. Cependant, au lieu de comprendre six transistors, la cellule mémoire 200 ne comprend que quatre transistors. En effet, les transistors PMOS 103 et 105 constituant la moitié de chaque inverseur sont supprimés, et donc il n'y a pas de connexion à la tension d'alimentation VDD dans la cellule mémoire 200. En outre, la cellule mémoire 200 comprend en plus des éléments à commutation de résistance 202 et 204, qui sont couplés entre les sources respectives des transistors 102 et 104 et la tension de masse.

Les éléments à commutation de résistance 202 et 204 peuvent être tout élément résistif commutable entre deux valeurs de résistance. De tels éléments maintiennent l'état résistif programmé même après le retrait de la tension d'alimentation. Les éléments à commutation de résistance 202, 204 sont programmés de façon à avoir des valeurs opposées, et les valeurs relatives des éléments indiquent une valeur de donnée binaire. Par exemple, les éléments à commutation de résistance 202, 204 sont basés sur des jonctions tunnel magnétiques (MTJ), comme des éléments à commutation magnétique induite par champ (FIMS), des éléments à commutation assistée thermiquement (TAS), des éléments STT (à transfert de spin), ou des éléments de MRAM à bascule. Les FIMS-MRAM (mémoires magnétiques à accès aléatoire) sont par exemple décrites plus en détail dans la publication intitulée "Magnetoresistive random access memory using magnetic tunnel junctions", S. Tehrani, Proceedings of B10610 - 03914-01

8 IEEE, 91(5) : 3707-714, Mai 2003. Des TAS-MRAM sont par exemple décrites plus en détail dans la publication intitulée "Thermally Assisted MRAM", Prejbeanu et al. A titre de variante, les éléments à commutation de résistance 202, 204 pourraient être d'autres types de dispositifs à commutation de résistance, comprenant ceux qui sont utilisés dans des cellules à métallisation programmable (PMC), comme des RAM résistives à oxyde (OxRRAM), des RAM à conduction (CBRAM), ou des RAM à changement de phase (PCRAM).

Quel que soit le type d'élément à commutation de résistance, l'information est mémorisée en mettant un des éléments à une résistance relativement haute (Rmax) et l'autre à une résistance relativement basse (Rmin)- Chacun des éléments à commutation de résistance 202, 204 a par exemple seulement deux états résistifs correspondant aux résistances haute et basse Rmax et Rmin, bien que les valeurs exactes de Rmin et Rmax puissent varier en fonction de conditions comme la température, des variations de processus de fabrication, etc. La valeur de donnée non volatile représentée par les éléments résistifs 202, 204 dépend de celui des éléments résistifs qui présente la résistance Rmax et Rmin, en d'autres termes des résistances relatives. Les éléments résistifs 202, 204 sont par exemple sélectionnés de sorte que Rmax soit toujours notablement supérieure à Rmin, par exemple au moins 20 % supérieure. En général, le rapport entre la résistance Rmax et la résistance Rmin est par exemple compris entre 1,7 et 5 pour une MRAM, ou plus généralement entre 1,2 et 10000. Dans un exemple, Rmin est dans la région des 2,5 kilo-ohms et Rmax est dans la région des 5 kilo-ohms, bien que d'autres valeurs soient possibles.

Dans la cellule SRAM 100 de la figure 1, les transistors 103 et 105 sont couplés au rail d'alimentation VDD et jouent le rôle de maintenir l'état haut de Q ou Q sur le noeud 106 ou 108 lorsque la cellule est dans un état d'attente entre des opérations d'écriture et de lecture. Dans la cellule 200 de la figure 2, dans laquelle ces transistors ont été B10610 - 03914-01

9 retirés, l'état haut de Q ou Q est maintenu par un courant de fuite passant dans le transistor PMOS 110 ou 112, à partir de la ligne de bit correspondante BL ou BLB. Par exemple, les lignes de bit BL et BLB sont chargées à la tension d'alimentation VDD au moins périodiquement pendant l'état d'attente pour générer le courant de fuite. Les tensions de seuil des transistors PMOS 110, 112 sont inférieures à celles des transistors NMOS 102, 104, de sorte que lorsqu'ils sont dans l'état non conducteur, le courant de fuite dans les transistors 110 et 112 est supérieur à celui dans le transistor 102 ou 104, maintenant ainsi le noeud correspondant 106 ou 108 à une tension suffisamment haute pour être vue comme un niveau logique haut. En d'autres termes, le courant de fuite IoffP Passant dans le transistor PMOS 110 ou 112 lorsqu'une tension haute est appliquée sur son noeud de grille, est supérieur au courant de fuite IoffN passant dans le transistor NMOS correspondant 102 ou 104 lorsqu'une tension basse est appliquée sur son noeud de grille. Les tensions de seuil particulières vont dépendre de la technologie utilisée.

Mais, à titre d'exemple, les tensions de seuil des transistors PMOS 110, 112 sont choisies pour être dans la plage 0,3 V à 0,5 V, tandis que les tensions de seuil des transistors NMOS 102 et 104 sont dans la plage 0,4 V à 0,6 V. Dans tous les cas, le rapport IoffP/IoffN est choisi par exemple pour être supérieur à 25, et de préférence supérieur à 100. En fonctionnement, pour lire et écrire des données dans la partie volatile de la cellule mémoire 200, en d'autres termes dans les noeuds de mémorisation 106 et 108, le processus est le même que pour la cellule mémoire 100, et n'est pas affecté par les valeurs de résistance programmées des éléments à commutation de résistance 202 et 204. En bref, l'écriture d'un bit de données dans les noeuds 106, 108 comprend l'application, tandis que les transistors 110 et 112 sont passants, d'une tension haute ou basse sur la ligne de bit BL en fonction de la donnée à mémoriser, et de la tension opposée sur la ligne de bit B10610 - 03914-01

10 BLB. La lecture de la donnée dans les noeuds 106 et 108 comprend le préchargement des lignes de bit BL et BLB, puis la mise en conduction des transistors 110 et 112 et la détermination de quelle tension de ligne de bit chute la première, à l'aide d'un amplificateur de détection (non illustré), qui amplifie la différence de tension entre les lignes de bit. De préférence, de façon à ne pas ralentir les opérations de lecture et d'écriture dans les noeuds de mémorisation volatile et pour empêcher un basculement de bit pendant une opération de lecture, la valeur de Rmax est choisie pas supérieure à environ 5 kilo-ohms, bien que cette valeur dépende de la technologie particulière utilisée et en particulier de la résistance des transistors à l'état passant. Indépendamment de ce fonctionnement SRAM normal, les éléments à commutation de résistance peuvent être programmés pour mémoriser une donnée non volatile, et la cellule mémoire peut être contrôlée de façon à transférer cette donnée, à partir de la mémorisation physique déterminée par l'état résistif des éléments 202 et 204, dans une mémorisation électronique déterminée par les états de tension des noeuds de mémorisation 106 et 108. Une fois transférée, cette donnée peut être lue dans la cellule SRAM d'une manière classique. On va maintenant décrire la programmation des éléments à commutation de résistance 202 et 204 selon un exemple, en 25 référence aux figures 3, 4A, 4B et 5. La figure 3 illustre la cellule mémoire 200 accompagnée d'un circuit de commande d'écriture 302 agencé pour programmer les éléments à coimutation de résistance 202 et 204 sur la base d'un bit de donnée non volatile DNv reçu sur une 30 ligne d'entrée 304. En particulier, sur la base de la donnée non volatile DNv, le circuit 302 génère un courant d'écriture IWRITE, qui est fourni à une piste conductrice 306 qui passe par les éléments à commutation de résistance 202 et 204. Le courant IWRITE passant dans la piste conductrice 306 génère un champ B10610 - 03914-01

11 magnétique, qui passe dans les éléments à commutation de résistance, et programme leur état résistif. Dans le cas d'une MRAM à commutation assistée thermiquement, avant de fournir le courant d'écriture pour programmer chacun des éléments à commutation de résistance 202, 204, les éléments à commutation de résistance sont chauffés en les faisant traverser par un courant, ce qui facilite la transition d'un état résistif vers l'autre. Selon un exemple illustré en figure 3, il est prévu un circuit de chauffe qui comprend des transistors PMOS 308 et 310 couplés entre la tension d'alimentation VDD et les éléments à commutation de résistance 202, 204 respectivement. Les transistors 308 et 310 sont activés par un signal de commande "HEAT" sur leur borne de grille pour conduire des courants qui passent dans chaque élément à commutation de résistance 202, 204. En variante ou en plus, on prévoit par exemple un circuit de commande de chauffe 312 qui applique à chacune des lignes de bit BL et BLB une tension, égale ou supérieure, par exemple, à la tension d'alimentation VDD. Ensuite, en activant les transistors 110 et 112, un courant va circuler à partir des lignes de bit BL et BLB, à travers les éléments à commutation de résistance 202, 204 correspondants, vers la tension de masse. Les figures 4A et 4B représentent plus en détail les éléments à commutation de résistance 202, 204, dans un exemple où ce sont des éléments TAS. Chacun des éléments à commutation de résistance 202, 204 comprend une plaque ferromagnétique fixe 402 et une plaque ferromagnétique libre 404, les plaques 402 et 404 prenant en sandwich une couche d'oxyde tunnel 406. La piste conductrice 306 passe près de la plaque libre 404 en matériau ferromagnétique, de sorte qu'elle est affectée par le champ magnétique généré par le courant IWRITE Passant dans la piste 306. La plaque fixe 402 a par exemple une orientation magnétique dans une première direction, tandis que l'orientation magnétique de la plaque 404 peut être programmée, par la polarité du B10610 - 03914-01

12 courant IWRITE, pour être dans la même direction ou dans la direction opposée par rapport à la plaque 402. Cependant, la programmation n'a lieu que dans des éléments qui ont déjà été chauffés, comme cela est décrit plus en détail ci-après. La figure 4A illustre le cas où les orientations magnétiques ont des directions opposées dans les plaques 402 et 404, ce qui entraîne une résistance maximum Rmax pour l'élément à coemmtation de résistance 202, par exemple dans une plage de 2 kilo-ohms à 5 kilo-ohms. La figure 4B illustre le cas où les orientations magnétiques ont la même direction dans les plaques 402 et 404, ce qui entraîne une résistance minimum Rmin pour l'élément à commutation de résistance 204, par exemple dans une plage de 100 ohms à 3 kilo-ohms. 15 La piste conductrice 306 est agencée de sorte que le courant IWRITE passe par chaque élément à commutation de résistance 202, 204, dans des directions opposées, dont l'une correspond à l'orientation magnétique de la plaque fixe 402, l'autre étant l'orientation opposée. Ainsi, un même courant 20 IWRITE peut être utilisé pour programmer les deux états résistifs des éléments à commutation de résistance 202 et 204 en même temps, l'un étant égal à Rmax et l'autre à Rmin- La figure 5 est un chronogramme illustrant un exemple des signaux HEAT et/ou WL, en fonction du fait que les 25 transistors 308, 310 et/ou le circuit 312 sont présents ou absents, et du signal IWRITE pendant la programmation des éléments à commutation de résistance 202, 204. Les signaux HEAT et/ou WL descendent sur le front descendant 502, activant ainsi les transistors 308 et 310 et/ou 30 les transistors 110 et 112. Cela génère un courant IHEAT dans les éléments à commutation de résistance 202 et 204, et après une certaine période, le signal IWRITE est activé, comme cela est représenté par le front montant 504 de ce signal. Dans l'exemple de la figure 5, sur le front montant 504 le courant 35 devient positif, ce qui programme, par exemple, la résistance 10 B10610 - 03914-01

13 202 à une valeur de résistance haute Rmax et la résistance 204 à une résistance basse Rmin- Ensuite, les signaux HEAT et/ou WL sont remis à l'état haut par le front montant 506, de sorte que le courant de chauffe IHEAT est stoppé, et que les éléments à commutation de résistance 202, 204 refroidissent dans leur état résistif courant. Ensuite, le signal IWRITE est mis à l'état bas par un front descendant 508, pour terminer le processus de programmation.

Les transitions ultérieures des signaux de la figure 5 correspondent à la programmation d'états résistifs opposés des éléments résistifs 202, 204. Ces transitions sont identiques à celles décrites précédemment, excepté que le signal IWRITE devient négatif sur le front descendant 510, au lieu de positif, pour programmer les états résistifs opposés. Dans un exemple, le temps pendant lequel les signaux HEAT et/ou WL sont actifs entre les fronts 502 et 506 est d'environ 20 ns. Ainsi, une opération d'écriture peut être faite en un peu plus de 35 ns. Cependant, les temps de chauffe et de refroidissement vont varier en fonction de facteurs tels que les matériaux utilisés, leur volume, etc., et aussi des courants de chauffe qui sont appliqués, et ainsi les valeurs susmentionnées sont données seulement en tant qu'exemple approximatif. Le courant IWRITE est par exemple dans la région des 10 mA pour la programmation d'une valeur du bit de donnée, ou dans la région des -10 mA pour la programmation de la valeur opposée du bit de donnée, bien qu'on puisse utiliser d'autres valeurs. La figure 6 illustre la cellule mémoire 200 accom- pagnée d'un circuit de commande de transfert 602, pour commander le transfert de la donnée mémorisée dans la partie non volatile de la cellule mémoire vers la partie de mémorisation de donnée volatile. En particulier, le circuit 602 comprend des lignes de sorties 604 et 606 couplées aux lignes de bit BL et BLB, B10610 - 03914-01

14 respectivement, et une ligne de sortie 608 couplée à la ligne de mot WL. Les signaux sur la ligne de mot WL et les lignes de bit BL, BLB, pendant une phase de transfert de mémorisation non volatile vers volatile, vont maintenant être décrits en référence aux figures 7A et 7B. En général, la phase de transfert comprend l'application par le circuit de commande 602 d'une tension d'alimentation à chacun des noeuds de mémorisation 106, 108, par l'intermédiaire des lignes de bit BL et BLB. Cela génère un courant dans chacun des éléments à commutation de résistance 202, 204, de sorte que les tensions sur les noeuds 106, 108 vont dépendre des résistances relatives des éléments 202 et 204. La figure 7A représente des chronogrammes illustrant les tensions sur les lignes de bit BL et BLB, ainsi que sur la ligne de mot WL, et les tensions correspondantes Q et Q sur les noeuds de mémorisation 106 et 108. Initialement, le circuit 602 applique une tension haute sur chacune des lignes de bit BL, BLB, par exemple la tension d'alimentation VDD. Les lignes de bit BL et BLB sont à des tensions vraisemblablement proches ou égales à la tension d'alimentation VDD pendant une phase d'attente ou une phase de lecture avant la phase de transfert, mais pendant ces phases elles ne sont en général chargées à la tension d'alimentation que périodiquement, et pour cette raison les tensions de BL et BLB avant et après la phase de transfert ont été indiquées par des lignes en trait discontinu en figure 7A. Au contraire, pendant la phase de transfert, la tension d'alimentation est appliquée de façon constante aux lignes de bit BL et BLB, cote cela est indiqué par les lignes en trait plein en figure 7A, de sorte que des courants peuvent être tirés des lignes de bit. Ensuite, la tension de la ligne de mot WL est amenée à l'état bas, pour activer les transistors 110 et 112. La figure 7A suppose que la cellule SRAM est 35 initialement dans un état où Q est bas et Q est haut. Ainsi au B10610 - 03914-01

15 départ, le transistor 104 va être non conducteur, et le transistor 102 conducteur. Toutefois, on suppose aussi que l'élément à commutation de résistance 202 a une résistance Rmax, et donc que le courant le parcourant va être limité. Ce courant amène la tension Q à monter vers VDD, ce qui active le transistor 104, entraînant le passage d'un deuxième courant dans la résistance 204, qui a une résistance basse Rmin. Cela va aussi faire baisser la tension Q vers 0 V. Les transistors PMOS 110, 112 sont choisis avec des dimensions égales et donc avec des résistances très similaires à l'état non passant, de sorte que la chute de tension dans chacun transistor 110, 112 va être proportionnelle au niveau du courant le traversant. Ainsi, la chute de tension plus faible dans le transistor 110 va entraîner une tension Q plus haute sur le noeud 106. Ainsi, en raison de la différence entre les résistances des éléments résistifs 202 et 204, la position d'équilibre va être celle où la tension Q sur le noeud 106 est plus proche de VDD, et la tension Q sur le noeud 108 va être plus proche de 0 V. Ainsi, la tension de la ligne de mot devient haute, isolant les noeuds de mémorisation 106, 108 des lignes de bit BL et BLB, et les états de Q et Q vont s'établir à l'état stable le plus proche. En particulier, en raison de la différence de tension, même si elle est faible, entre les tensions Q et Q, les noeuds de mémorisation 106, 108 vont s'établir à un état dans lequel Q est haut et Q est bas, ce qui correspond à l'état mémorisé par les éléments 202 et 204. La figure 7B illustre le cas où Q et Q sont de nouveau initialement à 0 V et VDD respectivement, mais où l'élément 202 est à Rmin, et l'élément 204 a Rmax. Dans ce cas, le transistor 102 va initialement être encore conducteur, et le transistor 104 non conducteur, mais de nouveau la tension sur le noeud 106 va monter en raison du courant passant dans l'élément à commutation de résistance 202. Cependant, lorsque le courant dans l'élément 204 commence à monter, ce sera un faible courant en raison de la résistance élevée de l'élément 204, et ainsi la tension Q va rester relativement haute, et la tension Q B10610 - 03914-01

16 relativement basse. Ensuite, lorsque la tension de la ligne de mot WL est de nouveau amenée à l'état haut, isolant les noeuds de mémorisation 106, 108 de leurs lignes de bit respectives, les états des noeuds de mémorisation 106, 108 vont revenir s'établir 5 à leur état initial, dans lequel Q est bas et Q est haut. Dans les deux figures 7A et 7B, la durée pendant laquelle la tension d'alimentation est appliquée aux lignes de bit BL et BLB est par exemple d'environ 1 ns, et ainsi ce transfert de donnée à partir de la mémorisation non volatile vers la mémorisation volatile va être réalisé en seulement environ 1 ns, un temps comparable aux temps de lecture et d'écriture de la partie SRAM de la cellule mémoire 200. Les figures 7C et 7D sont des graphes illustrant les transitions entre différents états de Q et -(5. La figure 7C illustre le cas d'une transition vers un Q haut, Q bas. Si on part de l'état Q bas, Q haut appelé lorsque Q commence à monter, on va suivre la courbe 704 laquelle initialement Q descend lentement jusqu'à ce qu'un 706 soit atteint et que le transistor 104 commence à Q - descend plus rapidement que Q monte de métastabilité 707 pour lequel Q et atteindre une tension Vmax à un point chute de tension relativement grande dans la résistance Rmax et le transistor 102. A partir de ce 25 point 708, l'état stable le plus proche est l'état Q haut, Q bas. Ainsi, lorsque le signal WL est amené à l'état haut, l'état Q haut, Q bas, appelé 710, va être atteint, Q descendant rapidement au 0 logique, peu de temps après que Q a atteint l'état logique 1. 30 A titre de variante, si en partant de l'état Q haut, Q - bas 710, on suit une courbe 712 de la figure 7C, dans laquelle Q va initialement descendre très lentement alors que Q monte, jusqu'à atteindre un coin 714 lorsque le transistor 102 commence à devenir passant, Q descend alors plus rapidement vers 35 un point 716 lorsque Q est à Vmin, ce qui résulte de la chute 10 15 20 état 702, dans coin devenir passant. Ensuite, et on passe par un point Q - sont égaux. Q va alors 708, ce qui entraîne une B10610 - 03914-01

17 de tension relativement faible dans la résistance Rmin et le transistor 104. Dans cet exemple, le point de métastabilité 707 n'a pas été passé, et à partir de ce point 716, l'état stable le plus proche revient vers l'état Q haut, Q bas. Ainsi, lorsque le signal WL est amené à l'état haut, Q va rapidement revenir à l'état logique 1, avant que Q ne descende de nouveau à l'état logique O. La figure 7D représente les mêmes courbes que la figure 7C, mais pour les transitions vers un état Q bas, Q haut, correspondant à un état magnétique des éléments 202, 204 opposé par rapport à l'exemple de la figure 7C. Ainsi, le point Vmax 720 et le point Vmin 722 sont tous deux plus proches de l'état Q bas, Q haut. Comme cela est montré par les courbes des figures 7C et 7D, quels que soient les états initiaux des tensions Q et Q, les nouveaux états de ces tensions vont être déterminés par les valeurs de résistance programmées des éléments 202 et 204. En particulier, les éléments 202 et 204 entraînent un état intermédiaire 708, 716, 720 ou 722, dans lequel les valeurs de Q et Q sont plus proches de l'état stable correspondant aux états programmés des éléments 202, 204. La figure 8 illustre une cellule mémoire 800, qui est similaire à la cellule 200 de la figure 2, mais dans laquelle les transistors NMOS 102, 104 sont remplacés par des transistors PMOS 802 et 804 couplés entre des noeuds respectifs 806, 808 et une tension d'alimentation VDD, et les transistors PMOS 110, 112 sont remplacés par des transistors NMOS 810, 812 couplés entre les lignes de bit respectives BL et BLB et les noeuds respectifs 806, 808. Dans ce cas, les tensions de seuil des transistors 810 et 812 sont inférieures à celles des transistors 802 et 804, de sorte qu'un courant de fuite va maintenir l'état du noeud 806 ou 808 correspondant à une valeur de tension suffisamment basse pour être vue comme un état logique bas pendant la phase d'attente entre des opérations d'écriture. Les éléments à coltu«utation de résistance 202, 204 sont couplés respectivement B10610 - 03914-01

18 entre les transistors 802, 804 et la tension d'alimentation VDD- En outre, les lignes de bit BL et BLB sont par exemple au moins périodiquement amenées à une tension basse pendant la phase d'attente.

Le circuit 800 fonctionne d'une façon similaire au circuit 200, excepté que les transistors 810, 812 sont activés par un niveau de tension haut sur la ligne de mot WL, et qu'une tension d'alimentation basse, par exemple à 0 V, va être appliquée par le circuit 602 de la figure 6 aux lignes de bit BL, BLR pendant la phase de transfert à partir des éléments de mémorisation non volatile 202, 204 vers les noeuds de mémorisation volatile 806, 808, et par le circuit 312 de la figure 3 pour chauffer les éléments à commutation de résistance 202, 204.

La figure 9 illustre un réseau mémoire 900 de cellules mémoires 200 et/ou 800. Dans cet exemple, les cellules mémoires 200, 800 sont agencées en colonnes et en rangées, chacune étant couplée à des lignes de bit BL et BLB communes à chacune des colonnes. Les lignes de bit sont couplées à un circuit de commande 902, qui reçoit par exemple des données d'entrée volatiles DvTN, et des données de sortie volatiles DvouT qui pourraient être les données volatiles fournies par l'extérieur, ou des données volatiles qui sont générées à partir d'un transfert des données non volatiles mémorisées par les éléments à commutation de résistance. Le circuit 902 commande aussi, par exemple, les tensions sur les lignes de bit BL et BLB pendant la phase de transfert, et si cela est approprié pendant l'écriture de données non volatiles. Chacune des cellules 200, 800 est aussi couplée à une ligne de mot WL correspondante commune à chaque rangée de cellules, et une piste conductrice 306 forme une boucle passant par chaque cellule et conduisant le courant IWRITE pour écrire dans les éléments à commutation de résistance de chacune des cellules mémoires. Chacune des lignes WL et 306 est commandée par un circuit de commande 904, qui reçoit une donnée non B10610 - 03914-01

19 volatile d'entrée DNvin, et fournit le courant DITE de la polarité correspondante. L'écriture des données non volatiles est par exemple réalisée rangée par rangée, en deux phases. Pendant une première phase, seuls sont chauffés les éléments à commutation de résistance des cellules pour lesquelles une première valeur logique, comme un "0" logique, doit être programmée. Ensuite, lorsque le courant d'écriture correspondant est appliqué à la piste conductrice 306, les états résistifs des seuls éléments qui ont été chauffés vont être programmés. Pendant la deuxième phase, les éléments à commutation de résistance des autres cellules, pour lesquels la deuxième valeur logique, par exemple un "1" logique, doit être programmée, sont chauffés. Ensuite, lorsque le courant d'écriture correspondant est appliqué à la piste conductrice 306, ici encore, seuls les états résistifs des éléments qui ont été chauffés vont être programmés. Comme cela est indiqué par les lignes en trait discontinu dans la figure 9, le réseau mémoire 900 peut comprendre un nombre quelconque de rangées de cellules et un nombre quelconque de colonnes de cellules, en fonction de la capacité de mémorisation souhaitée. L'exemple de la figure 9, dans lequel on utilise une piste commune 306 pour chaque rangée de cellules mémoires, présente l'avantage d'être performant en terme de consommation d'énergie. En effet, on peut utiliser un unique courant dans chaque pisté 306 pour programmer plusieurs cellules mémoire de la rangée. Dans une variante on pourrait utiliser une piste commune 306 pour chaque colonne, ce qui présente l'avantage qu'une rangée de cellules mémoires peut entièrement être programmée dans un seul cycle de programmation. En outre, étant donné qu'un générateur de courant fournit le courant sur chaque piste 306, le nombre de générateurs de courant sera alors réduit au nombre de colonnes plutôt qu'au nombre de rangées de la mémoire.

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20 La figure 10A illustre un FPGA (réseau de portes programmable par l'utilisateur) 1000 dans lequel les cellules mémoires 200 ou 800 décrites ici peuvent être mises en oeuvre. Le FPGA comprend un réseau de blocs logiques configurables (CLB) 1002 interconnectés sélectivement avec des colonnes de lignes 1004, qui sont elles-mêmes sélectivement interconnectées avec des rangées de lignes 1006. En particulier, des blocs de commutation 1008 sont prévus à chaque intersection entre les lignes de colonnes 1004 et les lignes de rangées 1006, ce qui permet de programmer les connexions entre chacune des lignes de colonne 1004 et chacune des lignes de rangée 1006. Les blocs de commutation 1008 comprennent par exemple une ou plusieurs cellules mémoires 200 ou 800, ce qui permet de programmer les connexions entre les lignes d'une façon non volatile.

La figure 10B illustre plus en détail l'un des CLR 1002 selon un exemple dans lequel il comprend une table de correspondance constituée d'un multiplexeur 1010 ayant huit entrées de données, chacune d'elles étant couplée à une cellule mémoire 200 ou 800 qui fournit une valeur de données à partir de sa mémorisation volatile, c'est-à-dire l'un des noeuds de mémorisation 106, 108 ou 806, 808. Dans cette application, la cellule mémoire n'est pas couplée à des lignes de bit d'un réseau mémoire, des lignes de bit étant couplées à plusieurs cellules mémoires. Au lieu de cela, elles sont plus généralement couplées à des lignes d'accès, qui pourraient être des lignes de bit, ou des lignes couplées à seulement une cellule mémoire. L'une de ces lignes d'accès fournit par exemple la valeur de donnée de sortie de la cellule. Le multiplexeur 1010 comprend aussi une entrée de commande à trois bits 1012, commandant la sélection de l'une des huit lignes d'entrée, et une ligne de sortie 1014 fournissant la donnée à la ligne d'entrée sélectionnée. Un avantage des modes de réalisation de la cellule mémoire décrite ici est qu'elle est capable de mémoriser non seulement un bit de donnée volatile, mais en plus un bit de B10610 - 03914-01

21 donnée non volatile. En outre, la donnée non volatile programmée peut être chargée rapidement dans la partie volatile de la cellule mémoire de façon simple, par l'application d'une tension aux lignes d'accès de la cellule mémoire. Cela signifie avantageusement qu'un état programmé d'une façon non volatile va être chargé (en moins de 1 ns), par exemple, au moment de l'activation de la mémoire sur une mise sous tension ou après une période de sommeil. Dans le cas d'un FPGA, cela permet d'initialiser rapidement une configuration de circuit, sans avoir besoin de charger des données externes dans le dispositif pour programmer des bascules mémoires et des commutateurs. En outre, la cellule est capable avantageusement d'opérations rapides (environ 1 ns) d'écriture et de lecture pour les parties à mémorisation volatile, qui peuvent se faire de façon normale quels que soient les états programmés des éléments résistifs non volatils. En outre, le temps d'écriture pour la partie non volatile est aussi relativement rapide (environ 35 ns dans le cas d'une MRAM). Un autre avantage des cellules mémoires décrites ici est que le circuit est compact, ne comprenant que quatre transistors et deux résistances programmables pour la mémorisation d'un bit de donnée non volatile et d'un bit de donnée volatile. En outre, la donnée non volatile peut être lue sans nécessiter de transistors supplémentaires dans chaque cellule mémoire. En outre, les éléments à commutation de résistance 202, 204 des figures 2 et 8 sont par exemple formés dans une couche métallique au dessus d'une couche de silicium dans laquelle sont formés les transistors 102, 104 ou 802, 804. Le positionnement de ces éléments à commutation de résistance 202, 204 connectés directement à la tension de masse en figure 2 ou directement à la tension d'alimentation VDD en figure 8, est ainsi avantageux puisqu'on peut utiliser un seul via entre la couche de silicium et une borne de chaque élément à commutation de résistance, et l'autre borne de chaque élément peut être B10610 - 03914-01

22 connectée directement au rail d'alimentation correspondant plutôt que de revenir par un autre via vers la couche de silicium. Avec la description ainsi faite d'au moins un mode de réalisation illustratif de l'invention, divers changements, diverses modifications et améliorations apparaîtront facilement à l'homme de l'art. Par exemple, il sera clair pour l'homme de l'art que, bien que l'invention ait été décrite en relation avec un réseau mémoire et un FPGA, la cellule mémoire décrite ici pourrait être utilisée dans d'autres types de dispositifs mémoires, comme des registres ou des bascules. Il sera clair pour l'homme de l'art que la tension de masse décrite ici peut être à 0 V, ou plus généralement à toute valeur d'alimentation VSS qui pourrait être différente de 0 V. En outre, il sera clair pour l'homme de l'art que les variations des tensions de seuil entre les transistors 102, 104 et les transistors 110, 112 de la cellule mémoire à quatre transistors 200 de la figure 2, ou les transistors cotres- pondants de la cellule mémoire 800 de la figure 8, pourraient être obtenues en partie par la sélection de tensions de substrat particulières. En outre, bien que les divers modes de réalisation aient été décrits en relation avec des transistors MOS, il sera clair pour l'homme de l'art que l'invention pourrait également s'appliquer à d'autres technologies de transistors, comme des transistors bipolaires. En outre, les fonctionnalités décrites en relation avec les divers modes de réalisation pourraient être combinées 30 defaçon quelconque dans des variantes de réalisation.

Claims

REVENDICATIONS1. Dispositif mémoire comprenant : au moins une cellule mémoire comprenant : un premier transistor (102, 802) couplé entre un premier noeud de mémorisation (106, 806) et un premier élément à commutation de résistance (202) programmé pour avoir une première résistance ; un deuxième transistor (104, 804) couplé entre un deuxième noeud de mémorisation (108, 808) et un deuxième élément à commutation de résistance (204) programmé pour avoir une deuxième résistance, une borne de commande du premier transistor étant couplé aux deuxième noeud de mémorisation, et une borne de commande du deuxième transistor étant couplée au premier noeud de mémorisation ; et - un circuit de con nande (602) adapté pour mémoriser une valeur de données (DNv) sur les premier et deuxième noeuds de mémorisation en couplant les premier et deuxième noeuds de mémorisation à une première tension d'alimentation (VDD, GND), la valeur de données étant déterminée par les résistances relatives des premier et deuxième éléments à commtutation de résistance.
2. Dispositif mémoire selon la revendication 1, dans lequel le circuit de commande est en outre adapté pour isoler les premier et deuxième noeuds de mémorisation de la première tension d'alimentation après un retard.
3. Dispositif mémoire selon la revendication 1 ou 2, dans lequel la cellule mémoire comprend en outre : un troisième transistor (110, 810) couplé entre le premier noeud de mémorisation (106, 806) et une première ligne d'accès (BL) ; et un quatrième transistor (112, 812) couplé entre le deuxième noeud de mémorisation (108, 808) et une deuxième ligne d'accès (BLB), le circuit de coltnande étant adapté pour commander les troisième et quatrième transistors pour connecterB10610 - 03914-01 24 les premier et deuxième noeuds de mémorisation aux première et deuxième lignes d'accès respectivement.
4. Dispositif mémoire selon la revendication 3, dans lequel les troisième et quatrième transistors sont adaptés pour avoir une tension de seuil inférieure à celle des premier et deuxième transistors.
5. Dispositif mémoire selon l'une quelconque des revendications 1 à 4, dans lequel les premier et deuxième éléments à commutation de résistance sont respectivement couplés entre les premier et deuxième transistors et une deuxième tension d'alimentation (GND, VDD)-
6. Dispositif mémoire selon l'une quelconque des revendications 1 à 5, comprenant en outre un circuit de programmation (302) adapté pour programmer les résistances des premier et deuxième éléments à commutation de résistance sur la base de données d'entrée (DNv).
7. Dispositif mémoire selon l'une quelconque des revendications 1 à 6, dans lequel les premier et deuxième éléments à commutation de résistance sont : des éléments résistifs à oxyde ; des éléments à conduction ; des éléments à changement de phase ; des éléments à métallisation programmables ; des éléments à transfert de spin ; ou des éléments à commutation magnétique induite par champ (FIMS).
8. Dispositif mémoire selon la revendication 7, dans lequel les premier et deuxième éléments à commutation de résistance sont des éléments à commutation assistée thermi- 30 quement (TAS), le dispositif mémoire comprenant en outre un circuit de chauffe (308, 310, 312) agencé pour chauffer les premier et deuxième éléments à commutation de résistance en faisant passer un courant dans ceux-ci.
9. Dispositif mémoire selon la revendication 8, dans 35 lequel le circuit de chauffe (312) est adapté pour coupler une 25B10610 - 03914-01 25 troisième tension d'alimentation aux premier et deuxième noeuds de mémorisation.
10. Mémoire à accès aléatoire comprenant un réseau de dispositifs mémoire de l'une quelconque des revendications 1 à 9.
11. Réseau de portes programmable par l'utilisateur comprenant au moins un multiplexeur comprenant une entrée couplée à au moins l'un des dispositifs mémoire des revendications 1 à 9.
12. Réseau de portes programmable par l'utilisateur comprenant : une pluralité de blocs logiques configurables (CLB) ; et au moins un bloc de commutation (1008) adapté pour interconnecter la pluralité de blocs logiques configurables, ledit au moins un bloc de commutation comprenant le dispositif mémoire de l'une quelconque des revendications 1 à 9.
13. Procédé pour transférer une valeur de données (DNv) à partir d'une mémorisation non volatile d'une cellule mémoire vers des premier et deuxième noeuds de mémorisation volatile de ladite cellule mémoire, dans lequel la cellule mémoire comprend un premier transistor (102, 802) couplé entre le premier noeud de mémorisation (106, 806) et un premier élément à commutation de résistance (202) programmé pour avoir une première résistance ; et un deuxième transistor (104, 804) couplé entre le deuxième noeud de mémorisation (108, 808) et un deuxième élément à commutation de résistance (204) programmé pour avoir une deuxième résistance, une borne de commande du premier transistor étant couplée au deuxième noeud de mémorisation, et une borne de commande du deuxième transistor étant couplée au premier noeud de mémorisation, le procédé comprenant l'étape suivante : coupler les premier et deuxième noeuds de mémorisation à une première tension d'alimentation (VDD, GND), la valeur deB10610 - 03914-01 26 données étant déterminée par les résistances relatives des premier et deuxième éléments à commutation de résistance.
14. Procédé selon la revendication 13, comprenant en outre, à l'issue d'une première période temporelle après le couplage des premier et deuxième noeuds de mémorisation à la première tension d'alimentation, une étape consistant à isoler les premier et deuxième noeuds de mémorisation de la première tension d'alimentation.
15. Procédé selon la revendication 13 ou 14, dans lequel le couplage des premier et deuxième noeuds de mémorisation à la première tension d'alimentation comprend l'activation d'un troisième transistor (110, 810) couplé entre le premier noeud de mémorisation et la première tension d'alimentation, et l'activation d'un quatrième transistor (112, 812) couplé entre le deuxième noeud de mémorisation et la première tension d'alimentation.