FR2970593A1

FR2970593A1 - Cellule mémoire volatile/non volatile compacte

Info

Publication number: FR2970593A1
Application number: FR1150407A
Authority: FR
Inventors: Yoann Guillemenet; Lionel Torres
Original assignee: Centre National de la Recherche Scientifique CNRS; Universite Montpellier 2 Sciences et Techniques
Current assignee: Centre National de la Recherche Scientifique CNRS; Universite Montpellier 2 Sciences et Techniques
Priority date: 2011-01-19
Filing date: 2011-01-19
Publication date: 2012-07-20
Anticipated expiration: 2031-01-19
Also published as: FR2970593B1; WO2012098197A1; US20140043062A1; US9224463B2; EP2666165A1; EP2666165B1

Abstract

L'invention concerne un dispositif mémoire comprenant au moins une cellule mémoire comprenant : un premier transistor (102) couplé entre un premier noeud de mémorisation (106) et une première tension d'alimentation (GND, V ) ; un deuxième transistor (104) couplé entre un deuxième noeud de mémorisation (108) et la première tension d'alimentation, une borne de commande du premier transistor étant couplée au deuxième noeud de mémorisation, et une borne de commande du deuxième transistor étant couplée au premier noeud de mémorisation ; et un seul élément à commutation de résistance (202), l'unique élément à commutation de résistance étant couplé en série avec le premier transistor et étant programmable pour avoir l'une d'une première et d'une deuxième résistance (R , R ).

Description

B10678 - 03914-02bis 1 ('F.T.TaLE MÉMOIRE VOLATILE/NON VOLATILE COMPACTE Domaine de l'invention La présente invention concerne une cellule mémoire volatile/non volatile programmable, et un procédé de lecture d'une cellule mémoire non volatile programmable.

Exposé de l'art antérieur La figure 1 illustre une cellule mémoire statique à accès aléatoire (SRAM) 100 typique. Un premier inverseur est constitué d'un transistor MOS à canal N (NMOS) 102 et d'un transistor MOS à canal P (PMOS) 103 couplés en série entre une tension d'alimentation VDD et une tension de masse. Un deuxième inverseur est constitué d'un transistor NMOS 104 et d'un transistor PMOS 105 aussi couplés en série entre la tension d'alimentation VDD et la tension de masse. Les grilles des transistors 104 et 105 sont couplées à un noeud 106 couplé aux drains des transistors 102 et 103, tandis que les grilles des transistors 102 et 103 sont couplées à un noeud 108 couplé aux drains des transistors 104 et 105, de sorte que les inverseurs forment une bascule. Les noeuds 106 et 108 mémorisent des états de tension complémentaires Q et Q, permettant à un bit de données d'être mémorisé par la cellule. Le noeud 106 est couplé à une ligne de bit BL par l'intermédiaire d'un transistor MOS à canal P (PMOS) B10678 - 03914-02bis

2 110, tandis que le noeud 108 est couplé à une ligne de bit complémentaire BLB par l'intermédiaire d'un transistor PMOS 112. Les grilles des transistors 110 et 112 sont couplées à une ligne de mot WL, et sont activées par un signal bas permettant d'écrire ou de lire des données dans la cellule 100. Le circuit 100 présente l'avantage d'être relativement rapide d'accès pendant des opérations de lecture et d'écriture. Cependant, un inconvénient est que, comme avec toutes les cellules mémoires volatiles, la donnée mémorisée est perdue si la tension d'alimentation VDD est retirée. La mémoire Flash est un exemple de mémoire non volatile programmable. Un inconvénient de la mémoire Flash est qu'elle est relativement lente d'accès comparée à la cellule SRAM de la figure 1, et qu'elle nécessite une tension d'alimen- tation relativement élevée. En outre, la technologie Flash est difficile à intégrer en technologie CMOS, et elle a une endurance relativement faible. Dans de nombreuses applications on a besoin d'une cellule mémoire programmable capable de mémoriser des données non volatiles et ayant des vitesses d'accès améliorées. Résumé de l'invention Un objet de modes de réalisation de la présente invention est de répondre au moins partiellement à un ou plusieurs besoins de l'art antérieur.

Selon un aspect de la présente invention, on prévoit un dispositif mémoire comprenant au moins une cellule mémoire comprenant : un premier transistor couplé entre un premier noeud de mémorisation et une première tension d'alimentation ; un deuxième transistor couplé entre un deuxième noeud de mémo- risation et la première tension d'alimentation, une borne de commande du premier transistor étant couplée au deuxième noeud de mémorisation, et une borne de commande du deuxième transistor étant couplée au premier noeud de mémorisation ; et un seul élément à commutation de résistance, l'unique élément à connu- tation de résistance étant couplé en série avec le premier B10678 - 03914-02bis

3 transistor et étant programmable pour avoir l'une d'une première et d'une deuxième résistance. Selon un mode de réalisation, l'unique élément à commutation de résistance est couplé entre le premier transistor et la première tension d'alimentation, une première branche de la cellule mémoire comprenant ledit élément et le premier transistor, et une deuxième branche de la cellule mémoire comprenant le deuxième transistor. Selon un autre mode de réalisation, le premier noeud de mémorisation est couplé à une première ligne d'accès par l'intermédiaire d'un troisième transistor et à une deuxième ligne d'accès par l'intermédiaire d'un quatrième transistor, et l'unique élément à commutation de résistance est couplé entre le troisième transistor et la première ligne d'accès, une première branche de la cellule mémoire comprenant ledit élément et le troisième transistor, et une deuxième branche de la cellule mémoire comprenant le quatrième transistor. Selon un autre mode de réalisation, les troisième et quatrième transistors sont adaptés pour avoir une tension de seuil inférieure à celle des premier et deuxième transistors. Selon un autre mode de réalisation, la deuxième branche est adaptée pour avoir, lorsque le transistor de la deuxième branche est activé, une résistance R2 telle que . RON1 + Rmin < R2 < RpNl + Rmax, où RoNl est la résistance à l'état conducteur du transistor de la première branche, et Rmin et Rmax sont les première et deuxième résistances respectivement. Selon un autre mode de réalisation, la deuxième 1 branche est adaptée pour avoir une résistance R2 telle que : R2 - RONl+(Rmin+Rmax)/2. Selon un autre mode de réalisation, le transistor de la deuxième branche est adapté pour avoir une résistance à l'état conducteur différente de celle du transistor de la première branche.

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4 Selon un autre mode de réalisation, la deuxième branche comprend une résistance de valeur fixe couplée en série avec le transistor de la deuxième branche. Selon un autre mode de réalisation, la cellule mémoire comprend en outre un circuit de commande adapté pour mémoriser une valeur de données au niveau des premier et deuxième noeuds de mémorisation en couplant les premier et deuxième noeuds de mémorisation à une deuxième tension d'alimentation, et en isolant les premier et deuxième noeuds de mémorisation de la première tension d'alimentation après un retard, la valeur de donnée étant déterminée par les résistances relatives des première et deuxième branches. Selon un autre mode de réalisation, l'unique élément à commutation de résistance est : un élément résistif à oxyde ; un élément à conduction ; un élément à changement de phase ; un élément à métallisation progralimoble ; un élément à transfert de spin ; ou un élément à commutation magnétique induite par champ. Selon un autre mode de réalisation, l'unique élément à commutation de résistance est un élément à commutation assistée thermiquement, et ladite au moins une cellule mémoire comprend en outre un seul transistor contrôlable pour chauffer l'unique élément à commutation de résistance en faisant passer un courant dans celui-ci. Selon un autre aspect de la présente invention, on 25 prévoit une mémoire à accès aléatoire comprenant un réseau des dispositifs mémoires susmentionnés. Selon un autre aspect de la présente invention, on prévoit un réseau de portes programmable par l'utilisateur comprenant au moins un multiplexeur comprenant une entrée 30 couplée à au moins un des dispositifs mémoires susmentionnés. Selon un autre aspect de la présente invention, on prévoit un réseau de portes programmable par l'utilisateur comprenant : une pluralité de blocs logiques configurables ; et au moins un bloc de commutation adapté pour interconnecter la 35 pluralité de blocs logiques configurables, ledit au moins un B10678 - 03914-02bis

bloc de commutation comprenant le dispositif mémoire susmentionné. Selon un autre aspect de la présente invention, on prévoit un procédé pour transférer une valeur de données à 5 partir de la mémorisation non volatile vers des premier et deuxième noeuds de mémorisation volatile de la cellule mémoire susmentionnée dans laquelle une première branche comprend ledit élément et le premier transistor et une deuxième branche comprend le deuxième transistor, le procédé comprenant le cou- plage des premier et deuxième noeuds de mémorisation à une première tension d'alimentation, la valeur de donnée étant déterminée par les résistances relatives des première et deuxième branches. Brève description des dessins Les objets, caractéristiques, aspects et avantages susmentionnés de l'invention, et d'autres, apparaîtront claire- ment à la lecture de la description détaillée suivante de modes de réalisation, donnés à titre d'exemple et non de limitation, en référence aux dessins joints dans lesquels : la figure 1 (décrite précédemment) illustre une cellule SRAM volatile ; la figure 2 illustre une cellule mémoire munie d'une mémorisation de donnée non volatile selon un mode de réalisation de la présente invention ; la figure 3 illustre un circuit de programmation pour programmer la partie non volatile de la cellule mémoire de la figure 2 ; la figure 4 représente schématiquement un exemple de la programmation d'un dispositif mémoire à commutation de résis-30 tance particulier ; la figure 5 est un chronogramme illustrant un exemple des signaux utilisés pour programmer la partie non volatile de la cellule mémoire de la figure 3 ; la figure 6 illustre un exemple de circuit de commande 35 pour copier une donnée mémorisée par un élément de mémorisation 25 B10678 - 03914-02bis

6 de donnée non volatile vers la mémorisation de donnée volatile de la cellule mémoire ; les figures 7A et 7B sont des chronogrammes représentant des exemples de signaux du circuit de la figure 6 ; les figures 7C et 7D sont des graphes illustrant la transition entre des états stables de la cellule de la figure 6 selon un exemple ; les figures 8A à 8C illustrent des cellules mémoires munies d'une mémorisation de données non volatile selon d'autres 10 modes de réalisation de la présente invention ; la figure 9 illustre un réseau mémoire selon un mode de réalisation de la présente invention ; la figure 10A illustre un réseau de portes programmable par l'utilisateur (FPGA) selon un mode de réalisation de 15 la présente invention ; et la figure 10B illustre plus en détail un bloc logique configurable du FPGA de la figure 10A selon un mode de réalisation de la présente invention. Dans les figures, des éléments similaires portent de 20 mêmes références. Description détaillée de modes de réalisation de la présente invention Seuls les éléments utiles à la compréhension de l'invention ont été illustrés dans les figures et vont être 25 décrits en détail dans la suite. D'autres aspects, come les applications particulières de la cellule mémoire, n'ont pas été décrits en détail, la cellule mémoire étant adaptée pour une utilisation dans une large gamme d'applications. La figure 2 illustre une cellule mémoire 200 qui mémo- 30 rise, en plus d'un bit de donnée volatile, un bit de donnée non volatile. La donnée volatile est mémorisée sous forme électronique par une bascule. Cependant la donnée non volatile est mémorisée par l'état physique d'un élément à commutation de résistance, couve cela est décrit ci-après.

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7 La cellule mémoire 200 est similaire à la cellule SRAM 100 de la figure 1 décrite précédemment, et les parties communes ne vont pas être décrites de nouveau en détail. Cependant, au lieu de comprendre six transistors, la cellule mémoire 200 comprend seulement quatre transistors. En effet, les transistors PMOS 103 et 105 formant la moitié de chaque inverseur sont supprimés, et ainsi il n'y a pas de connexion à la tension d'alimentation VDD dans la cellule mémoire 200. En outre, la cellule mémoire 200 comprend en plus un élément à commutation de résistance 202, couplé entre la source du transistor 102 et la tension de masse. Optionnellement, une résistance 204 est aussi couplée entre la source du transistor 104 et la tension de masse. L'élément 202 et le transistor 102 forment une branche de courant 206 de la cellule mémoire 200, tandis que la résistance optionnelle 204 et le transistor 104 forme une branche de courant 208 de la cellule mémoire. L'élément à commutation de résistance 202 est un élément résistif quelconque commutable entre deux valeurs de résistance. De tels éléments conservent l'état résistif pro- grammé même après le retrait de la tension d'alimentation. Par exemple, l'élément à commutation de résistance 202 est basé sur une jonction tunnel magnétique KILT), comme un élément à commutation magnétique induite par champ (FIMS), un élément à commutation assistée thermiquement (TAS), un élément STT (à transfert de spin), ou un élément de MRAM à bascule. Des FIMS-MRAM (mémoire magnétique à accès aléatoire) sont par exemple décrites plus en détail dans la publication intitulée "Magnetoresistive random access memory using magnetic tunnel junctions", S. Tehrani, Proceedings of IEEE, 91(5):3707-714, Mai 2003. Des TAS-MRAM sont par exemple décrites plus en détails dans la publication intitulée "Thermally Assisted MRAM", Prejbeanu et al. A titre de variante, l'élément à commutation de résis- tance 202 pourrait être un autre type de dispositif mémoire à commutation de résistance, comprenant le type utilisé dans des B10678 - 03914-02bis

8 cellules à métallisation programmable (PMC), comme des RAM résistives à oxyde (OxRRAM), des RAM à conduction (CBRAM), ou des RAM à changement de phase (PCRAM), ou tout autre élément à commutation de résistance similaire.

Quel que soit le type de l'élément à commutation de résistance, l'information est mémorisée en mettant l'élément 202 soit à une résistance relativement haute (Rmax) soit à une résistance relativement basse (Rmin). L'élément à commutation de résistance 202 a par exemple seulement deux états résistifs correspondant aux résistances haute et basse Rmax et Rmin, bien que les valeurs exactes de Rmin et Rmax puissent varier en fonction de conditions comme la température, des variations du processus de fabrication, etc. Dans la cellule SRAM 100 de la figure 1, les tran- sistors 103 et 105 sont couplés au rail d'alimentation VDD et jouent le rôle de maintenir l'état haut de Q ou Q sur le noeud 106 ou 108, lorsque la cellule est en attente entre des opérations d'écriture et de lecture. Dans la cellule 200 de la figure 2, dans laquelle ces transistors ont été supprimés, l'état haut de Q ou Q est maintenu par un courant de fuite passant dans le transistor PMOS 110 ou 112, à partir de la ligne de bit BL ou BLB correspondante. Par exemple, les lignes de bit BL et BLB sont chargées à la tension d'alimentation VDD au moins périodiquement pendant l'état d'attente, pour générer le courant de fuite. Les tensions de seuil des transistors PMOS 110, 112 sont inférieures à celles des transistors NMOS 102, 104 de sorte que lorsqu'on est dans l'état non conducteur, la fuite de courant dans les transistors 110 et 112 est supérieure à celle dans le transistor 102 ou 104, maintenant ainsi le noeud correspondant 106 ou 108 à une tension suffisamment haute pour être vue comme un_:niveau logique haut. En d'autres termes, le courant de fu',te Io ~,: passant dans le transistor PMOS 110 ou 112 lorsqu'une tension haute est appliquée sur son noeud de grille, est supérieur au courant de fuite IoffN passant dans le B10678 - 03914-02bis

9 transistor NMOS 102 ou 104 lorsqu'une tension basse est appliquée sur son noeud de grille. Les tensions de seuil particulières vont dépendre de la technologie utilisée, mais à titre d'exemple, les tensions de seuil des transistors PMOS 110, 112 sont choisies dans la plage de 0,3 à 0,5 V, tandis que les tensions de seuil des transistors NMOS 102, 104 sont choisies dans la plage de 0,4 à 0,6 V. Dans tous les cas, le rapport IoffP/loffN est choisi par exemple supérieur à 25, et de préférence supérieur à 100.

En fonctionnement, pour lire et écrire des données dans la partie volatile de la cellule mémoire 200, en d'autres termes dans les noeuds de mémorisation 106 et 108, le processus est le même que pour la cellule mémoire 100, et n'est pas affecté par la valeur de résistance programmée de l'élément à commutation de résistance 202. En bref, l'écriture d'un bit de données dans les noeuds 106, 108 comprend l'application, pendant que les transistors 110 et 112 sont mis à l'état conducteur, d'une tension haute ou basse sur la ligne de bit BL en fonction de la donnée à mémoriser, et de la tension opposée sur la ligne de bit BLB. La lecture de la donnée dans les noeuds 106 et 108 comprend le préchargement des lignes de bit BL et BLB, puis la mise des transistors 110 et 112 à l'état conducteur et la détermination de celle des lignes de bit dont la tension chute la première, à l'aide d'un amplificateur de détection (non illustré), qui amplifie la différence de tension entre les lignes de bit. De préférence, de façon à ne pas ralentir les opérations de lecture et d'écriture dans les noeuds de mémorisation volatile et pour empêcher un basculement de bit pendant une opération de lecture, la valeur de Rmax est choisie pas supérieure à environ 5 kilo-ohms, bien que cette valeur dépende de la technologie particulière utilisée, et en particulier de la résistance à l'état conducteur des transistors. Indépendamment de ce fonctionnement SRAM normal, l'élément à commutation de résistance peut être programmé pour mémoriser une donnée non volatile, et la cellule mémoire peut B10678 - 03914-02bis

10 être contrôlée pour transférer cette donnée, à partir d'une mémorisation physique déterminée par l'état résistif de l'élément 202, vers une mémorisation électronique déterminée par les états de tension Q et Q des noeuds de mémorisation 106, 108.

Une fois transférée, cette donnée peut être lue dans la cellule SRAM d'une façon classique. Pendant un tel transfert de donnée à partir de la mémorisation de donnée non volatile assurée par l'élément 202, vers les noeuds de mémorisation volatile 106, 108, chacun des noeuds de mémorisation 106, 108 est couplé à la tension d'alimentation par l'intermédiaire des lignes de bit BL et BLB respectivement. Cela génère un courant dans chaque branche 206, 208, et en fonction de l'état programmé de l'élément 202, la tension Q résultante sur le noeud de mémorisation 106 est supérieure ou inférieure à la tension Q sur le noeud de mémorisation 108. Ensuite, lorsque les noeuds de mémorisation 106, 108 sont déconnectés des lignes de bit BL et BLB, les tensions Q et Q vont vers leur état stable le plus proche, qui va ainsi être déterminé par la résistance de l'élément 202.

En conséquence, les valeurs de résistance Rmin et Rmax de l'élément 202, les résistances à l'état conducteur des transistors 102, 104 et la résistance de la résistance optionnelle 204, sont choisies de telle sorte que, lorsque Rmin est sélectionnée et les noeuds 106, 108 sont couplés à la tension d'alimentation, la tension Q soit inférieure à la tension ii. Inversement, lorsque Rmax est sélectionnée et que les noeuds 106, 108 sont couplés à la tension d'alimentation, la tension Q est supérieure à la tension ii. Cela peut être exprimé par la condition suivante : RON1 + Rmin < R2 < RON1 + Rmax où RONl est la résistance à l'état conducteur du transistor 102, et R2 est la résistance de la branche 208 lorsque le transistor 104 est conducteur. Dans le cas où la résistance 204 est présente dans la 35 branche 208, les résistances à l'état conducteur des transistors B10678 - 03914-02bis

11 102 et 104 sont par exemple égales. Dans le cas où la résistance 204 n'est pas présente dans la branche 208, en d'autres termes si la branche 208 comprend seulement le transistor 104, alors la résistance R2 de la branche 208 lorsque le transistor 104 est activé, est sensiblement égale à la résistance à l'état conducteur RON2 du transistor 104. Ainsi, dans ce cas les résistances à l'état conducteur RON1, RON2 des transistors 102, 104 respectivement, ne sont pas égales, et les dimensions du transistor 104 sont choisies de telle sorte que la condition susmentionnée soit satisfaite. De préférence, afin de garantir que la tension Q est loin de la tension Q pour les deux valeurs Rmin et Rmax de l'élément 202, ces résistances et les résistances à l'état conducteur des transistors 102, 104 et la résistance de la résistance optionnelle 204 sont choisies de telle sorte que : R2 - RONl + (Rmin + Rmax)/2- A titre d'exemple, en supposant que la résistance 204 est présente, cette résistance 204 a une résistance d'environ 3 kilo-ohms, tandis que la résistance Rmin est d'environ 2 kilo- ohms et Rmax est d'environ 4 kilo-ohms. A titre de variante, en supposant que la résistance 204 n'est pas présente, la résistance RONl du transistor 102 est d'environ 100 ohms et la résistance R0N2 du transistor 104 est d'environ 1 kilo-ohms, Rmin est d'environ 400 ohms, et Rmax est d'environ 1,5 kilo- ohms. En général, le rapport entre la résistance Rmax et la résistance Rmin est par exemple compris entre 1,7 et 5 pour une MRAM, et plus généralement entre 1,2 et 10000, en fonction de la technologie utilisée. La programmation de l'élément à commutation de résis-30 tance 202 selon un exemple va maintenant être décrite en référence aux figures 3, 4 et 5. La figure 3 illustre la cellule mémoire 200 accom- pagnée d'un circuit de commande d'écriture 302 agencé pour programmer l'élément à commutation de résistance 202 sur la base 35 d'un bit de donnée non volatile DNV reçu sur une ligne d'entrée B10678 - 03914-02bis

12 304. En particulier, sur la base de la donnée non volatile DNv, le circuit 302 génère un courant d'écriture IWRITE d'une certaine polarité ou de la polarité opposée dans une piste conductrice 306 qui passe par l'élément à commutation de résistance 202. Le courant IWRITE Passant dans la piste conductrice 306 génère un champ magnétique, qui passe dans l'élément à commutation de résistance 202 et programme son état résistif. Dans le cas d'une MRAM à commutation assistée thermiquement, avant de fournir le courant d'écriture, l'élément à commutation de résistance 202 est chauffé en y faisant passer un courant, qui aide à la transition d'un état résistif vers un autre. Selon un exemple illustré en figure 3, un transistor PMOS 308 est couplé entre la tension d'alimentation VDD et l'élément à commutation de résistance 202. Le transistor 308 est activé par un signal de commande "HEAT" sur sa borne de grille pour conduire un courant qui passe dans l'élément à commutation de résistance 202. A la place ou en plus, un circuit de commande de chauffe 312 est par exemple prévu, et applique à chaque ligne de bit BL et BLB une tension, par exemple égale ou supérieure à la tension d'alimentation VDD. Ensuite, en activant les transistors 110 et 112, un courant de chauffe va circuler à partir des lignes de bit BL et BLB à travers les transistors 102, 104 et à travers l'élément à commutation de résistance 202. La figure 4 représente plus en détail l'élément à commutation de résistance 202 dans l'exemple où c'est un élément TAS. Il comprend une plaque ferromagnétique fixe 402 et une plaque ferromagnétique libre 404, les plaques 402 et 404 prenant en sandwich une couche d'oxyde tunnel 406. La piste conductrice 306 passe près de la plaque libre 404 en matériau ferromagné tique, de sorte qu'elle est affectée par le champ magnétique 408 généré par le courant IWRITE Passant dans la piste 306. La plaque fixe 402 a par exemple une orientation magnétique dans une première direction, tandis que l'orientation magnétique de B10678 - 03914-02bis

13 la plaque 404 peut être programmée, par la polarité du courant IWRITE, pour être dans la même direction ou la direction opposée par rapport à la plaque 402. Cependant, une programmation n'a lieu dans un élément que s'il a déjà été chauffé.

La figure 4 représente, avec des flèches en trait plein, la polarité du courant IWRITE, la direction du champ magnétique 408 résultant, et l'orientation magnétique programmée de la plaque 402, dans le cas où les orientations magnétiques ont des directions opposées dans les plaques 402, 404. Cela entraîne une résistance maximum Rmax pour l'élément à commutation de résistance 202, par exemple dans la plage de 1 kilo-ohms à 5 kilo-ohms. La figure 4 représente aussi, avec des flèches en trait interrompu, la polarité du courant IWRITE, la direction du champ magnétique 408 résultant, et l'orientation magnétique programmée de la plaque 402, dans le cas où les orientations magnétiques ont la même direction dans les plaques 402 et 404. Ceci entraîne une résistance Rmin minimum pour l'élément à commutation de résistance 202, par exemple dans la plage de 100 ohms à 3 kilo-ohms. La figure 5 est un chronogramme illustrant un exemple des signaux HEAT et/ou WL, en fonction du fait que le transistor 308 et/ou le circuit 312 sont présents, et le signal IWRITE pendant la programmation de l'élément 202.

Les signaux HEAT et/ou WL passent à l'état bas sur un front descendant 502, activant ainsi le transistor 308 et/ou les transistors 110 et 112. Cela génère un courant IHEAT dans l'élément à commutation de résistance 202, et après un certain temps, le signal IWRITE est activé, comme cela est représenté par le front montant 504 de ce signal. Dans l'exemple de la figure 5, sur le front montant 504 le courant devient positif, ce qui programme par exemple la résistance 202 à une valeur de résistance haute Rmax, et la résistance 204 a une valeur de résistance basse Rmin- B10678 03914-02bis

14 Ensuite, les signaux HEAT et/ou WL sont amenés de nouveau à l'état haut par un front montant 506, de sorte que le courant de chauffe IHEAT est stoppé, et que l'élément à commutation de résistance 202 se refroidit dans son état résistif courant. Ensuite le signal IWRITE est amené à l'état bas par un front descendant 508, pour terminer le processus de programmation. Les transitions suivantes des signaux de la figure 5 correspondent à la programmation d'un état résistif opposé Rmin de l'élément 202. Ces transitions sont identiques à celles décrites précédemment, excepté que le signal IWRITE devient négatif par le front descendant 510, au lieu de positif, pour programmer l'état résistif Rmin- Dans un exemple, le temps pendant lequel les signaux HEAT et/ou WL sont actifs entre les fronts 502 et 506 est d'environ 20 ns. Ainsi une opération d'écriture peut être réalisée en un peu moins de 35 ns. Cependant, les temps de chauffe et de refroidissement vont varier en fonction de facteurs tels que les matériaux utilisés, leurs volumes, etc., et aussi des courants de chauffe qui sont appliqués, et ainsi les valeurs susmentionnées sont données seulement à titre d'exemple approximatif. Le courant IWRITE est par exemple d'environ 10 mA pour programmer une valeur du bit de donnée, ou d'environ -10 mA pour programmer la valeur opposée du bit de donnée, bien qu'on puisse utiliser d'autres valeurs. La figure 6 illustré la cellule mémoire 200 accom- pagnée d'un circuit de conm ande de transfert 602, pour contrôler le transfert de la donnée mémorisée dans la partie non volatile de la cellule mémoire vers la partie de mémorisation de donnée volatile. En particulier, le circuit 602 comprend des lignes de sortie 604 et 606 couplées aux lignes de bit BL et BLB respecti- vement, et une ligne de sortie 608 couplée à la ligne de mot WL. Comme cela a été mentionné précédemment, pendant une telle phase de transfert, la tension d'alimentation est appliquée à chacun B10678 - 03914-02bis

15 des noeuds de mémorisation 106, 108 par l'intermédiaire des lignes de bit BL et BLB, sous le contrôle du circuit 602. Les signaux sur la ligne de mot WL et sur les lignes de bit BL, BLB, pendant une phase de transfert non volatile vers volatile, vont maintenant être décrits en référence aux figures 7A et 7B. La figure 7A représente des chronogrammes illustrant les tensions sur les lignes de bit BL et BLB, ainsi que sur la ligne de mot WL, et les tensions correspondantes Q et Q sur les noeuds de mémorisation 106 et 108. Initialement, le circuit 602 applique une tension haute à chacune des lignes de bit BL, BLB, par exemple la tension d'alimentation VDD. Les lignes de bit BL et BLB sont susceptibles d'être proches de la tension d'alimentation VDD, ou égales à celle-ci, pendant une phase d'attente ou de lecture avant la phase transfert, mais pendant ces phases elles sont en général chargées seulement périodiquement à la tension d'alimentation, et pour cette raison les tensions de BL et de BLB avant et après la phase de transfert sont indiquées par des lignes en trait interrompu en figure 7A. Au contraire, pendant la phase de transfert, la tension d'alimentation est appliquée en permanence aux lignes de bit BL, BLB, comme cela est indiqué par des lignes en trait plein en figure 7A, de sorte que des courants peuvent être tirés des lignes de bit BL, BLB.

Ensuite, la tension de la ligne de mot WL est amenée à l'état bas, pour activer les transistors 110 et 112. La figure 7A suppose que la cellule SRAM est initiale-ment dans un état où Q est bas et q est haut. Ainsi, initialement, le transistor 104 sera non conducteur, et le transistor 102 conducteur. Cependant, on suppose aussi que l'élément à commutation de résistance 202 a une résistance Rmax, et ainsi le courant passant dans celui-ci va être limité. Ce courant amène la tension Q à monter vers VDD, ce qui active le transistor 104, entraînant le passage d'un deuxième courant dans le transistor 104. Cela va réduire la tension Q vers 0 V.

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16 Ainsi, en raison de la différence entre les résistances des branches 206, 208, la position d'équilibre va être celle où la tension Q sur le noeud 106 est la plus proche de VDD, et la tension Q sur le noeud 108 est la plus proche de 0 V. Ensuite, la tension de la ligne de mot passe à l'état haut, isolant les éléments de mémorisation 106, 108 des lignes de bit BL et BLB, et les états de Q et Q vont s'établir à l'état stable le plus proche. En particulier, en raison de la différence de tension, même si elle est faible, entre les tensions Q et Q, les noeuds de mémorisation 106, 108 vont s'établir à un état dans lequel Q est haut et Q est bas, ce qui correspond à l'état mémorisé par l'élément 202. La figure 7B illustre le cas dans lequel Q et Q sont de nouveau initialement égaux à 0 V et VDD respectivement, mais dans lequel l'élément 202 est à Rmin. Dans ce cas, le transistor 102 va encore initialement être conducteur, et le transistor 104 non conducteur, mais de nouveau la tension sur le noeud 106 va monter en raison du courant passant dans l'élément à commutation de résistance 202. Cependant, lorsque le courant dans la branche 208 commence à monter, cela va être un courant plus faible que celui dans la branche 206, et ainsi la tension Q va rester relativement haute, et la tension Q relativement basse. Ensuite, lorsque la tension de la ligne de mot WL est de nouveau amenée à l'état haut, ce qui isole les noeuds de mémorisation 106, 108 des lignes de bit respectives, l'état des noeuds de mémorisation 106, 108 va revenir s'établir à leur état d'origine, dans lequel Q est bas et Q est haut. Dans les deux figures 7A et 7B, la durée pendant laquelle la tension d'alimentation est appliquée aux lignes de bit BL et BLB est d'environ 1 ns, et ainsi un tel transfert de données à partir de la mémorisation non volatile vers la mémorisation volatile peut être réalisé en environ seulement 1 ns, un temps comparable aux temps de lecture et d'écriture de la partie SRAM de la cellule mémoire 200.

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17 Les figures 7C et 7D sont des graphes illustrant les transitions entre les différents états de Q et i5. La figure 7C illustre le cas d'une transition vers un état Q haut, Q bas. Si on part de l'état Q bas, Q haut appelé 702, lorsque Q commence à monter, on va suivre la courbe 704, sur laquelle initialement Q descend lentement jusqu'à atteindre un coin 706 et le transistor 104 commence à devenir conducteur. Ensuite Q descend plus rapidement alors que Q monte et un point de métastabilité 707 est passé, point pour lequel Q et Q sont égaux. Q va alors atteindre une tension Vmax en un point 708, ce qui résulte de la chute de tension relativement grande dans la résistance Rmax et le transistor 102. A partir de ce point 708, l'état stable le plus proche est l'état Q haut, Q bas. Ainsi, lorsque le signal WL est amené à l'état haut, l'état Q haut, Q bas, référencé 710, va être atteint, Q descendant rapidement vers l'état logique 0, peu de temps avant que Q atteigne l'état logique 1. En variante, si on part de l'état Q haut, Q bas 710, on va suivre la courbe 712 de la figure 7C, dans laquelle Q va initialement descendre très lentement tandis que î-5 monte, jusqu'à atteindre un coin 714 lorsque le transistor 102 commence à devenir conducteur. Q descend ensuite plus rapidement vers un point 716 lorsque Q est à Vmin, ce qui résulte de la chute de tension relativement faible dans la résistance Rmin et le transistor 104. Dans cet exemple, le point de métastabilité 707 n'a pas été passé, et à partir de ce point 716, l'état stable le plus proche revient à l'état Q haut, Q bas. Ainsi, lorsque le signal WL est amené à l'état haut, Q va rapidement revenir à l'état logique 1, avant que Q chute de nouveau vers l'état logique O. En figure 7D, on trouve les mêmes courbes qu'en figure 7C, mais pour les transitions vers un état Q bas, Q haut, correspondant à un état magnétique opposé de l'élément 202 par rapport à l'exemple de la figure 7C. Ainsi, le point Vmax 720 et B10678 - 03914-02bis

18 le point Vmin 722 sont tous deux plus proches de l'état Q bas, Q haut. Comme cela est montré par les courbes des figures 7C et 7D, indépendamment des états initiaux des tensions Q et Q, les nouveaux états de ces tensions vont être déterminés par la valeur de résistance programmée de l'élément 202. La figure 8A illustre une cellule mémoire 800, qui est similaire à la cellule 200 de la figure 2, mais dans laquelle les transistors NMOS 102, 104 sont remplacés par des transistors PMOS 802 et 804 couplés entre des noeuds respectifs 806, 808 et une tension d'alimentation VDD, et les transistors PMOS 110, 112 sont remplacés par des transistors NMOS 810, 812 couplés entre les lignes de bit BL et BLB respectives et les noeuds 806, 808 respectifs. Dans ce cas, les tensions dé seuil des transistors 810 et 812 sont inférieures à celles des transistors 802 et 804, de sorte qu'un courant de fuite va maintenir l'état du noeud 806 ou 808 correspondant à une valeur de tension assez basse pour être vue comme un état logique bas pendant la phase d'attente entre des opérations d'écriture. L'élément à commutation de résistance 202 est couplé entre le transistor 802 et la tension d'alimentation VDD, tandis que la résistance optionnelle 204 est couplée entre le transistor 804 et la tension d'alimentation. En outre, les lignes de bit BL et BLB sont par exemple au moins périodiquement amenées à une tension basse pendant la phase d'attente. Le circuit 800 fonctionne de façon similaire au circuit 200, excepté que les transistors 810, 812 sont activés par un niveau de tension haut sur la ligne de mot WL, et qu'une tension d'alimentation basse, par exemple 0 V, va être appliquée par le circuit 602 de la figure 6 aux lignes de bit BL, BLB pendant la phase de transfert à partir des éléments de mémorisation non volatile 202, 204 vers les noeuds de mémorisation volatile 806, 808, et par le circuit 312 de la figure pour chauffer les éléments à commutation de résistance 202r 204,, B10678 - 03914-02bis

19 La figure 8B illustre une cellule mémoire 820 similaire à la cellule mémoire 200 de la figure 2, excepté que l'élément à commutation de résistance 202 est couplé entre le transistor PMOS 110 et la ligne de bit BL, tandis que la résistance optionnelle 204 est couplée entre le transistor PMOS 112 et la ligne de bit BLB. Une branche de courant 826 comprend le transistor 110 et l'élément 202, tandis qu'une branche de courant 828 comprend le transistor 112 et optionnellement la résistance 204. 10 Le fonctionnement du circuit de la figure 8B est similaire à celui de la figure 2, excepté que, pendant le transfert de la donnée non volatile mémorisée par l'élément 202 vers les noeuds de mémorisation volatile 106, 108, les valeurs de résistance Rmax et Rmin de l'élément 202 vont imposer des états 15 opposés sur les noeuds 106, 108 par rapport à ceux de la cellule 200 de la figure 2. En particulier, lorsque la résistance de l'élément 202 est à Rmax, le courant dans la branche 826 va être relativement faible, conduisant à une tension basse sur le noeud 106 et vice versa. 20 La figure 8C illustre une cellule mémoire 830, qui est similaire à la cellule mémoire 800 de la figure 8A, mais dans laquelle l'élément à commutation de résistance 202 est couplé entre le transistor 810 et la ligne de bit BL, tandis que la résistance 204 est optionnellement couplée entre le transistor 25 812 et la ligne de bit BLB. La figure 9 illustre un réseau mémoire 900 de cellules mémoires 200, bien que le même réseau puisse en variante comprendre les cellules mémoires 800, 820 ou 830 des figures 8A, 8B et 8C. Dans cet exemple, les cellules mémoires 200 sont 30 agencées en colonnes et en rangées, chacune étant couplée à des lignes de bit BL et BLB communes à chacune des colonnes. Les lignes de bit sont couplées à un circuit de commande 902, qui reçoit par exemple des données d'entrée volatiles DVIN, et des données de sortie volatiles DVOUT, qui pourraient être les 35 données volatiles fournies de l'extérieur, ou des données B10678 - 03914-02bis

20 volatiles qui sont générées à partir d'un transfert de la donnée non volatile mémorisée par l'élément à commutation de résistance. Le circuit 902 commande aussi par exemple les tensions sur les lignes de bit BL et BLB pendant la phase de transfert, et si cela est approprié pendant l'écriture de données non volatiles. Chacune des cellules 200 est aussi couplée à une ligne de mot WL correspondante commune à chaque rangée de cellules, et une piste conductrice 306 forme une boucle passant par chaque cellule et conduisant le courant IWRITE pour écrire dans l'élément à commutation de résistance de chacune des cellules mémoires. Chacune des lignes WL et 306 est contrôlée par un circuit de commande 904, qui reçoit des données d'entrée non volatiles DNvin, et fournit le courant IWRITE de la polarité correspondante. L'écriture des données non volatiles est par exemple réalisée rangée par rangée, en deux phases. Pendant une première phase, seuls sont chauffés les éléments à commutation de résistance des cellules pour lesquelles une première valeur logique, comme un "0" logique, doit être programmée. Ensuite, lorsque le courant d'écriture correspondant est appliqué à la piste conductrice 306, l'état résistif des seuls éléments qui ont été chauffés va être programmé. Pendant la deuxième phase, sont chauffés les éléments à commutation de résistance des autres cellules, pour lesquelles la deuxième valeur logique, par exemple un "1" logique, doit être programmée. Ensuite, lorsque le courant d'écriture correspondant est appliqué à la piste conductrice 306, ici encore les états résistifs des éléments qui ont été chauffés vont être programmés.

Comme cela est indiqué par des lignes en trait inter-rompu en figure 9, le réseau mémoire 900 peut comprendre un nombre quelconque de rangées de cellules et un nombre quelconque de colonnes de cellules, en fonction de la capacité de mémorisation souhaitée.

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21 L'exemple de la figure 9, dans lequel une piste 306 commune est utilisée pour chaque rangée de cellules mémoires, présente l'avantage d'être efficace en terme de consommation d'énergie. En effet, on peut utiliser un seul courant sur chaque piste 306 pour programmer plusieurs cellules mémoires de la rangée. A titre de variante, on pourrait utiliser une piste commune 306 pour chaque colonne, ce qui présente l'avantage qu'une rangée de cellules mémoires peut entièrement être programmée dans un seul cycle de programmation. En outre, étant donné qu'un générateur de courant fournit le courant dans chaque piste 306, le nombre de générateurs de courant va alors être réduit au nombre de colonnes plutôt qu'au nombre de rangées de la mémoire.

La figure 10A illustre un FPGA (réseau de portes programmable par l'utilisateur) 1000 dans lequel les cellules mémoires 200, 800, 820 et/ou 830 décrites ici, peuvent être intégrées. Le FPGA comprend un réseau de blocs logiques configurables (CLB) 1002 interconnectés sélectivement par des colonnes de lignes 1004, qui elles-mêmes sont interconnectées sélectivement avec des rangées de lignes 1006. En particulier, des blocs de commutation 1008 sont prévus à chaque intersection entre les lignes de colonnes 1004 et les lignes de rangées 1006, ce qui permet de programmer les connexions entre chacune des lignes de colonnes 1004 et chacune des lignes de rangées 1006. Les blocs de commutation 1008 comprennent par exemple une ou plusieurs des cellules mémoires 200, 800, 820 ou 830, ce qui permet de programmer les connexions entre les lignes d'une façon non volatile.

La figure 10B illustre plus en détail l'un des CLB 1002 selon un exemple dans lequel il comprend une table de correspondance constituée d'un multiplexeur 1010 ayant 8 entrées de données, chacune d'elles étant couplée à la cellule mémoire 200 qui fournit une valeur de donnée à partir de sa mémorisation volatile, c'est-à-dire un des noeuds de mémorisation 106, 108 ou B10678 - 03914-02bis

22 806, 808. A titre de variante, la cellule 200 pourrait être remplacée par la cellule 800, 820 ou 830. Dans l'application particulière de la figure 10B, la cellule mémoire 200 n'est pas couplée à des lignes de bit d'un réseau mémoire, de telles lignes de bit étant couplées à plusieurs cellules mémoires. Au lieu de cela, elles sont plus généralement couplées à des lignes d'accès, qui pourraient être des lignes de bit, ou des lignes couplées à seulement une cellule mémoire. Une de ces lignes d'accès fournit par exemple la valeur de donnée de sortie de la cellule. Le multiplexeur 1010 comprend aussi une entrée de commande à 3 bits 1012, qui contrôle celle des 8 lignes d'entrée qui est sélectionnée, et une ligne de sortie 1014, fournissant la donnée de la ligne d'entrée sélectionnée.

Un avantage des modes de réalisation de la cellule mémoire décrite ici est qu'une telle cellule mémoire est capable de mémoriser non seulement un bit de donnée volatile, mais en plus un bit de donnée non volatile. En outre, la mémorisation de donnée non volatile est mise en oeuvre en n'utilisant qu'un seul élément à commutation de résistance, ce qui conduit à une cellule mémoire compacte. En outre, la donnée non volatile programmée peut être chargée rapidement dans la partie volatile de la cellule mémoire de façon simple, par l'application d'une tension sur les lignes d'accès de la cellule mémoire. Cela signifie avantageusement qu'un état programmé de façon non volatile peut être rapidement chargé (en moins de 1 ns), par exemple sur l'activation de la mémoire à la mise sous tension ou après une période de veille. Dans le cas d'un FPGA, cela permet d'initialiser rapidement une configuration de circuit, sans avoir besoin de charger des données externes dans le dispositif pour programmer des bascules mémoires et des commutateurs. En outre, avantageusement, la cellule est capable d'opérations d'écriture et de lecture rapides (environ 1 ns) pour les parties de mémorisation volatile, qui peuvent avoir B10678 - 03914-02bis

23 lieu de façon normale indépendamment des états programmés des éléments résistifs non volatils. En outre, le temps d'écriture pour la partie non volatile est aussi relativement rapide (environ 35 ns) dans le cas d'une MRAM.

Un autre avantage des cellules mémoires décrites ici est que la donnée non volatile peut être lue sans avoir besoin de transistors supplémentaires dans chaque cellule mémoire. En outre, l'élément à coum utation de résistance 202 des figures 2, 8A, 8B et 8C est par exemple formé dans une couche métallique au-dessus d'une couche de silicium dans laquelle les divers transistors sont formés. Le positionnement de l'élément 202 connecté directement à la tension de masse, à la tension d'alimentation ou aux lignes de bit est ainsi avantageux puisqu'un seul via peut être utilisé entre la couche de silicium et une borne de chaque élément à commutation de résistance, et l'autre borne de chaque élément peut être connectée directement au rail d'alimentation correspondant ou à la ligne de bit correspondante plutôt que de revenir par un autre via vers la couche de silicium.

Avec la description ainsi faite d'au moins un mode de réalisation illustratif de l'invention, divers changements, diverses modifications et améliorations apparaîtront facilement à l'homme de l'art. Par exemple, il sera clair pour l'honm e de l'art que bien que l'invention ait été décrite en relation avec un réseau mémoire et un FPGA, la cellule mémoire décrite ici pourrait être utilisée dans d'autres types de dispositifs mémoires, comme des registres ou des bascules. Il sera clair pour l'homme de l'art que la tension de masse décrite ici peut être à 0 V, ou plus généralement à toute tension d'alimentation VSS, qui pourrait être différente de 0 V. En outre, il sera clair pour l'homme de l'art que les variations entre les tensions de seuil des transistors 102, 104 et des transistors 110, 112 de la cellule mémoire à quatre transistors 200 de la figure 2, ou des transistors correspon- B10678 - 03914-02bis

24 dants des cellules mémoires des figures 8A, 8B et 8C, pourraient être obtenues en partie par la sélection de tensions de substrat particulières appliquées à chaque transistor. En outre, bien que les divers modes de réalisation aient été décrits en relation avec des transistors MOS, il sera clair pour l'homme de l'art que l'invention pourrait être également appliquée à d'autres technologies de transistors, comme des transistors bipolaires. En outre, les fonctionnalités décrites en relation 10 avec les divers modes de réalisation pourraient être combinées de façon quelconque dans des variantes de réalisation.

Claims

REVENDICATIONS1. Dispositif mémoire comprenant au moins une cellule mémoire comprenant : un premier transistor (102, 802) couplé entre un premier noeud de mémorisation (106, 806) et une première tension 5 d'alimentation (GND, VDD) ; un deuxième transistor (104, 804) couplé entre un deuxième noeud de mémorisation (108, 808) et la première tension d'alimentation, une borne de commande du premier transistor étant couplée au deuxième noeud de mémorisation, et une borne de 10 commande du deuxième transistor étant couplée au premier noeud de mémorisation ; et un seul élément à commutation de résistance (202), l'unique élément à commutation de résistance étant couplé en série avec le premier transistor et étant programmable pour 15 avoir l'une d'une première et d'une deuxième résistance (Rmin, Rmax)
2. Dispositif mémoire selon la revendication 1, dans lequel l'unique élément à commutation de résistance est couplé entre le premier transistor et la première tension d'alimen- 20 tation, une première branche (206) de la cellule mémoire comprenant ledit élément et le premier transistor, et une deuxième branche (208) de la cellule mémoire comprenant le deuxième transistor. \
3. Dispositif mémoire selon la revendication 1, dans lequel le premier noeud de mémorisation est couplé à une première ligne d'accès (BL) par l'intermédiaire d'un troisième transistor (110, 810) et à une deuxième ligne d'accès (BLB) par intermédiaire d'un quatrième transistor (112, 812), et dans lequel l'unique élément à commutation ue résistance est couplé 30 entre le troisième transistor et la première ligne d'accès, une première branche (826) de la cellule mémoire comprenant ledit élément et le troisième transistor, et une deuxième branche (828) de la cellule mémoire comprenant le quatrième transistor.B10678 - 03914-02bis 26
4. Dispositif mémoire selon la revendication 3, dans lequel les troisième et quatrième transistors sont adaptés pour avoir une tension de seuil inférieure à celle des premier et deuxième transistors.
5. Cellule mémoire selon l'une quelconque des revendications 2 à 4, dans laquelle la deuxième branche (208, 828) est adaptée pour avoir, lorsque le transistor (104, 804, 112, 812) de la deuxième branche est activé, une résistance R2 telle que : RON1 + Rmin < R2 < RON1 + Rmax où RONl est la résistance à l'état conducteur du transistor (102, 802, 110, 810) de la première branche (206, 826), et Rmin et Rmax sont les première et deuxième résistances respectivement.
6. Dispositif mémoire selon la revendication 5, dans 15 lequel la deuxième branche (208, 828) est adaptée pour avoir une résistance R2 telle que : R2 - RON1+(Rmin+Rmax)/2.
7. Dispositif mémoire selon l'une quelconque des revendications 2 à 6, dans lequel le transistor (104, 804, 112, 20 812) de la deuxième branche est adapté pour avoir une résistance à l'état conducteur différente de celle du transistor (102, 802, 110, 810) de la première branche.
8. Dispositif mémoire selon l'une quelconque des revendications 2 à 7, dans lequel la deuxième branche comprend 25 une résistance de valeur fixe (204) couplée en série avec le transistor (104, 804, 112, 812) de la deuxième branche.
9. Dispositif mémoire selon l'une quelconque des revendications 2 à 8, dans lequel la cellule mémoire comprend en outre un circuit de commande (602) adapté pour mémoriser une 30 valeur de données (DNv) au niveau des premier et deuxième noeuds de mémorisation en couplant les premier et deuxième noeuds de mémorisation à une deuxième tension d'alimentation (VDD, GND), et en isolant les premier et deuxième noeuds de mémorisation de la première tension d'alimentation après un retard, la valeur deB10678 - 03914-02bis 27 donnée étant déterminée par les résistances relatives des première et deuxième branches.
10. Dispositif mémoire selon l'une quelconque des revendications 1 à 9, dans lequel l'unique élément à commutation 5 de résistance est : un élément résistif à oxyde ; un élément à conduction ; un élément à changement de phase ; un élément à métallisation programmable ; 10 un élément à transfert de spin ; ou un élément à commutation magnétique induite par champ (FIMS) .
11. Dispositif mémoire selon l'une quelconque des revendications 1 à 10, dans lequel l'unique élément à corn' u- 15 tation de résistance est un élément à commutation assistée thermiquement (TAS), et dans lequel ladite au moins une cellule aaémoire comprend en outre un seul transistor (308) contrôlable pour chauffer l'unique élément à commutation de résistance en faisant passer un courant dans celui-ci. 20
12. Mémoire à accès aleatoire comprenant un réseau des dispositifs mémoires de l'une quelconque des revendications 1 à 11.
13. Réseau de portes programmable par l'utilisateur comprenant au moins un multiplexeur comprenant une entrée 25 couplée à au moins un des dispositifs mémoires des revendications 1 à 11.
14. Réseau de portes programmable par l'utilisateur comprenant : une pluralité de blocs logiques configurables (CLB) ; 30 et au moins un bloc de commutation (1008) adapté pour interconnecter la pluralité de blocs logiques configurables, ledit au moins un bloc de commutation comprenant le dispositif mémoire de l'une quelconque des revendications 1 à 11.B10678 - 03914702bis 28
15. Procédé pour transférer une valeur de données (DNv) à partir de la mémorisation non volatile de la cellule mémoire des revendications 2 ou 3 vers des premier et deuxième noeuds de mémorisation volatile de la cellule mémoire, le procédé compre- nant : coupler les premier et deuxième noeuds de mémorisation à une première tension d'alimentation (VDD, GND), la valeur de donnée étant déterminée par les résistances relatives des première et deuxième branches.