FR2970592A1

FR2970592A1 - Cellule mémoire volatile/non volatile programmable

Info

Publication number: FR2970592A1
Application number: FR1150406A
Authority: FR
Inventors: Yoann Guillemenet; Lionel Torres
Original assignee: Centre National de la Recherche Scientifique CNRS; Universite Montpellier 2 Sciences et Techniques
Current assignee: Centre National de la Recherche Scientifique CNRS; Universite Montpellier 2 Sciences et Techniques
Priority date: 2011-01-19
Filing date: 2011-01-19
Publication date: 2012-07-20
Anticipated expiration: 2031-01-19
Also published as: US20140050012A1; WO2012098184A1; FR2970592B1; WO2012098184A4; EP2666167B1; EP2666167A1; US9042157B2

Abstract

L'invention concerne un dispositif mémoire comprenant au moins une cellule mémoire comprenant : un premier transistor (102) couplé entre un premier noeud de mémorisation (106) et une première ligne d'alimentation (GND, V ) ; un deuxième transistor (104) couplé entre un deuxième noeud de mémorisation et la première ligne d'alimentation (GND, V ) des bornes de commande des premier et deuxième transistors étant couplées aux deuxième et premier noeuds de mémorisation respectivement ; un troisième transistor (110) couplé entre le premier noeud de mémorisation et une première ligne d'accès (BL) et contrôlable par l'intermédiaire d'une première ligne de commande (WL1) ; un quatrième transistor (112, 712) couplé entre le deuxième noeud de mémorisation (108) et une deuxième ligne d'accès (BLB) et contrôlable par l'intermédiaire d'une deuxième ligne de commande ; et un premier élément à commutation de résistance (202) couplé en série avec le premier transistor et programmable pour prendre l'un d'un premier et d'un deuxième état résistif.

Description

E10612 - DI03914-03 1 CELLULE rÉMOIRE VOLATILE/NON VOLATILE PROGRAMMABLE

Domaine de l'invention La présente invention concerne une cellule mémoire volatile/non volatile programmable, et un procédé de lecture d'une cellule mémoire non volatile programmable.

Exposé de l'art antérieur La figure 1 illustre une cellule mémoire statique à accès aléatoire (SRAM) 100 typique. Un premier inverseur est constitué d'un transistor MOS à canal N (NMOS) 102 et d'un transistor MOS à canal P (PMOS) 103 couplés en série entre une tension d'alimentation VDD et une tension de masse. Un deuxième inverseur est constitué d'un transistor NMOS 104 et d'un transistor PMOS 105 aussi couplés en série entre la tension d'alimentation VDD et la tension de masse. Les grilles des transistors 104 et 105 sont couplées à un noeud 106 couplé aux drains des transistors 102 et 103, tandis que les grilles des transistors 102 et 103 sont couplées à un noeud 108 couplé aux drains des transistors 104 et 105, de sorte que les inverseurs forment une bascule. Les noeuds 106 et 108 mémorisent des états de tension complémentaires Q et Q, permettant à un bit de données d'être mémorisé par la cellule. Le noeud 106 est couplé à une ligne de bit BL par l'intermédiaire d'un transistor MOS à canal P (PMOS) B10612 - DI03914-03

2 110, tandis que le noeud 108 est couplé à une ligne de bit complémentaire BLB par l'intermédiaire d'un transistor PMOS 112. Les grilles des transistors 110 et 112 sont couplées à une ligne de mot WL, et sont activées par un signal bas permettant d'écrire ou de lire des données dans la cellule 100. Le circuit 100 présente l'avantage d'être relativement rapide d'accès pendant des opérations de lecture et d'écriture. Cependant, un inconvénient est que, comme avec toutes les cellules mémoires volatiles, la donnée mémorisée est perdue si la tension d'alimentation VDD est retirée. La mémoire Flash est un exemple de mémoire non volatile programmable. Un inconvénient de la mémoire Flash est qu'elle est relativement lente d'accès comparée à la cellule SRAM de la figure 1, et qu'elle nécessite une tension d'alimen tation relativement élevée. En outre, la technologie Flash est difficile à intégrer en technologie CMOS, et elle a une endurance relativement faible. Dans de nombreuses applications on a besoin d'une cellule mémoire programmable capable de mémoriser des données non volatiles et ayant des vitesses d'accès améliorées et une consommation d'énergie réduite. Résumé Un objet de modes de réalisation de la présente invention est de répondre au moins partiellement à un ou plusieurs 25 besoins de l'art antérieur. Selon un aspect de la présente invention, on prévoit un dispositif mémoire comprenant au moins une cellule mémoire comprenant : un premier transistor couplé entre un premier noeud de mémorisation et une première ligne d'alimentation ; un 30 deuxième transistor couplé entre un deuxième noeud de mémori- sation et la première ligne d'alimentation, une borne de commande du premier transistor étant couplée au deuxième noeud de mémorisation, et une borne de commande du deuxième transistor étant couplée au premier noeud de mémorisation ; un troisième 35 transistor couplé entre le premier noeud de mémorisation et une B10612 - DI03914-03

3 première ligne d'accès et contrôlable par l'intermédiaire d'une première ligne de commande ; un quatrième transistor couplé entre le deuxième noeud de mémorisation et une deuxième ligne d'accès et contrôlable par l'intermédiaire d'une deuxième ligne de commande ; et un premier élément à commutation de résistance couplé en série avec le premier transistor et programmable pour prendre l'un d'un premier et d'un deuxième état résistif. Selon un mode de réalisation, le dispositif mémoire comprend en outre un circuit de commande adapté pour mémoriser une valeur de données sur les premier et deuxième noeuds de mémorisation en commandant le troisième transistor pour réaliser consécutivement les étapes suivantes : charger le premier noeud de mémorisation à la première tension d'alimentation ; coupler le premier noeud de mémorisation à la deuxième tension d'alimen- tation ; et après une première période temporelle, déconnecter le premier noeud de mémorisation de la deuxième tension d'alimentation, la valeur de données mémorisée sur les premier et deuxième noeuds de mémorisation étant déterminée par l'état résistif du premier élément à commutation de résistance.

Selon un autre mode de réalisation, le premier élément à comitutation de résistance est le seul élément à commutation de résistance de chacune desdites au moins une cellule mémoire. Selon un autre mode de réalisation, le circuit de commande est en outre adapté pour lire la donnée mémorisée sur le deuxième noeud de mémorisation par l'intermédiaire du quatrième transistor. Selon un autre mode de réalisation, chacune desdites au moins une cellule mémoire comprend en outre : un deuxième élément à commutation de résistance couplé en série avec le deu- xième transistor et programmable pour prendre l'un d'un premier et d'un deuxième état résistif. Selon un autre mode de réalisation, le dispositif mémoire comprend en outre un, circuit de programmation adapté pour programmer indépendamment les résistances de chacun des B10612 - DI03914-03

4 premier et deuxième éléments à commutation de résistance sur la base de première et deuxième valeurs de données d'entrée. Selon un autre mode de réalisation, les troisième et quatrième transistors sont adaptés pour avoir une tension de seuil inférieure à celle des premier et deuxième transistors. Selon d'autres modes de réalisation, le premier élément à commutation de résistance est couplé entre le premier noeud de mémorisation et la première ligne d'accès ou entre le premier transistor et la première tension d'alimentation.

Selon un autre mode de réalisation, les premier et deuxième éléments à commutation de résistance sont des éléments à commutation assistée thermiquement. Selon un autre aspect de la présente invention, on prévoit une mémoire à accès aléatoire comprenant un réseau des 15 dispositifs mémoires susmentionnés. Selon un autre aspect de la présente invention, on prévoit une bascule de données comprenant le dispositif mémoire susmentionné. Selon un autre aspect de la présente invention, on 20 prévoit un procédé pour transférer une valeur de données à partir d'une mémorisation non volatile d'une cellule mémoire vers des premier et deuxième noeuds de mémorisation volatile de ladite cellule mémoire, dans lequel la cellule mémoire comprend : un premier transistor couplé entre un premier noeud 25 de mémorisation et une première ligne d'alimentation ; un deu- xième transistor couplé entre un deuxième noeud de mémorisation et la première ligne d'alimentation, une borne de commande du premier transistor étant couplée au deuxième noeud de mémorisation, et une borne de commande du deuxième transistor 30 étant couplée au premier noeud de mémorisation ; un troisième transistor couplé entre le premier noeud de mémorisation et une première ligne d'accès et contrôlable par l'intermédiaire d'une première ligne de commande ; un quatrième transistor couplé entre le deuxième noeud de mémorisation et une deuxième ligne 35 d'accès et contrôlable par l'intermédiaire d'une deuxième ligne B10612 - DI03914-03

de commande ; et un premier élément à commutation de résistance, couplé en série avec le premier transistor, programmable pour prendre l'un d'un premier et d'un deuxième état résistif ; le procédé comprenant les étapes consécutives suivantes : charger 5 le premier noeud de mémorisation à la première tension d'alimentation ; commander le troisième transistor pour coupler le premier noeud de mémorisation à la deuxième tension d'alimentation ; et après une première période temporelle, commander le troisième transistor pour déconnecter le premier noeud de mémorisation de la deuxième tension d'alimentation, la valeur de donnée étant déterminée par l'état résistif du premier élément à commutation de résistance. Selon un autre mode de réalisation, le premier élément à commutation de résistance est le seul élément à commutation de résistance de la cellule mémoire, le procédé comprenant en outre la lecture de la donnée mémorisée sur le deuxième noeud de mémorisation en couplant le deuxième noeud de mémorisation à la deuxième ligne d'accès par l'intermédiaire du quatrième transistor, et en détectant le niveau de tension sur la deuxième ligne d'accès. Brève description des dessins Les objets, caractéristiques, aspects et avantages susmentionnés de l'invention, et d'autres, apparaîtront claire-ment à la lecture de la description détaillée suivante de modes de réalisation, donnée à titre d'exemple et non de limitation, en référence aux dessins joints dans lesquels : la figure 1 (décrite précédemment) illustre une cellule SRAM volatile ; la figure 2 illustre une cellule mémoire munie d'une 30 mémorisation de données non volatile selon un mode de réalisation de la présente invention ; la figure 3 illustre un circuit de programmation pour programmer la partie non volatile de la cellule de la figure 2 ; B10612 - DI03914-03

6 les figures 4A et 4B représentent schématiquement des exemples de la programmation d'un dispositif mémoire à commutation de résistance particulier ; la figure 5 est un chronogramme illustrant un exemple 5 des signaux utilisés pour programmer la partie non volatile de la cellule mémoire de la figure 3 ; la figure 6A illustre un exemple de circuit de commande pour copier des données mémorisées par des éléments de mémorisation de données non volatile dans des éléments de 10 mémorisation de données volatile de la cellule mémoire ; la figure 6B représente des chronogrammes d'exemples de signaux dans le circuit de la figure 6A ; la figure 7A illustre une cellule mémoire munie d'une mémorisation non volatile selon un autre mode de réalisation de 15 la présente invention ; la figure 7B représente des chronogrammes d'exemples de signaux du circuit de la figure 7A ; la figure 8A illustre une cellule mémoire munie d'une mémorisation de données non volatile selon un autre mode de 20 réalisation de la présente invention ; la figure 8B illustre une cellule mémoire munie d'une mémorisation de données non volatile selon encore un autre mode de réalisation de la présente invention ; la figure 9 illustre un réseau mémoire selon un mode 25 de réalisation de la présente invention ; la figure 10A illustre un réseau de portes programmable par l'utilisateur (FPGA) selon un mode de réalisation de la présente invention ; et la figure 10B illustre plus en détail un bloc logique 30 configurable du FPGA de la figure 10A selon un mode de réalisation de la présente invention. Dans les figures, de mêmes éléments portent de mêmes références.

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7 Description détaillée de modes de réalisation de la présente invention Seuls les éléments utiles à la compréhension de l'invention ont été illustrés dans les figures et vont être décrits en détail dans la suite. D'autres aspects, comme les applications particulières de la cellule mémoire, n'ont pas été décrits en détail, la cellule mémoire étant adaptée pour une utilisation dans une large gamme d'applications. La figure 2 illustre une cellule mémoire 200 qui mémo- rise, en plus d'un bit de donnée volatile, deux bits de données non volatiles. La donnée volatile est mémorisée sous forme électronique par une bascule. Cependant, les données non volatiles sont mémorisées par l'état physique d'éléments à commutation de résistance 202 et 204, comme on va le décrire maintenant. La cellule mémoire 200 est similaire à la cellule SRAM 100 de la figure 1 décrite précédemment, et les parties communes ne vont pas être décrites de nouveau en détail. Cependant, plutôt que de comprendre six transistors, la cellule mémoire 200 comprend seulement quatre transistors. En effet, les transistors PMOS 103 et 105 formant la moitié de chaque inverseur sont supprimés, et ainsi il n'y a pas de connexion à la tension d'alimentation VDD dans la cellule mémoire 200. En outre, la cellule mémoire 200 comprend en plus les éléments à commutation de résistance 202 et 204, dont l'élément 202 est couplé entre le drain du transistor 110 et la ligne de bit BL, et l'élément 204 est couplé entre le drain du transistor 112 et la ligne de bit BLB. Les éléments à commutation de résistance 202 et 204 sont des éléments résistifs quelconques commutables entre deux valeurs de résistance. De tels éléments maintiennent l'état résistif programmé même après la suppression de la tension d'alimentation. Les éléments à commutation de résistance 202, 204 peuvent être programmés de façon indépendante, l'état pro- grammé de chaque élément indiquant une valeur de donnée binaire.

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8 Par exemple, les éléments à commutation de résistance 202, 204 sont basés sur des jonctions tunnel magnétique (MTJ), comme des éléments à commutation magnétique induite par champ (FIMS), des éléments à commutation assistée thermiquement (TAS), des éléments STT (à transfert de spin), et des éléments de MRAM à bascule. Des FIMS-MRAM (mémoire magnétique à accès aléatoire) sont par exemple décrites plus en détail dans la publication intitulée "Magnetoresistive random access memory using magnetic tunnel junctions", S. Tehrani, Proceedings of IEEE, 91(5) . 3707-714, mai 2003. Des TAS-MRAM sont par exemple décrites plus en détails dans la publication intitulée "Thermally Assisted MRAM", Prejbeanu et al. A titre de variante, les éléments à commutation de résistance 202, 204 pourraient être d'autres types de dispo- sitifs mémoire à commutation de résistance, comprenant ceux qui sont utilisés dans des cellules à métallisation programmables (PMC), comme des RAM résistives à oxyde (OxRRAM), des RAM à conduction (CBRAM), ou des RAM à changement de phase (PCRAM), ou tout autre technologie permettant un fonctionnement similaire.

Quel que soit le type des éléments à commutation de résistance, les informations sont mémorisées en mettant chacun des éléments soit à une résistance relativement haute (Rmax) soit à une résistance relativement basse (Rmin). Chacun des éléments à commutation de résistance 202, 204 a par exemple seulement deux états résistifs correspondant aux résistances haute et basse Rmax et Rmin, bien que les valeurs exactes de Rmin et Rmax puissent varier en fonction de conditions comme la température, des variations du processus de fabrication, etc. Les résistances sont par exemple choisies de telle sorte que Rmax soit toujours notablement supérieure à Rmin, par exemple au moins supérieure de 20 %. En général, le rapport entre la résistance Rmax et la résistance Rmin est par exemple compris entre 1,7 et 5 pour une MRAM, ou plus généralement compris entre 1,2 et 10000, en fonction de la technologie. Dans un exemple, la B10612 - DI03914-03

9 résistance Rmin est d'environ 2,5 kilo-ohms, et Rmax est d'environ 5 kilo-ohms, bien que d'autres valeurs soient possibles. Dans la cellule SRAM 100 de la figure 1, les transistors 103 et 105 sont couplés au rail d'alimentation VDD et jouent le rôle de maintenir l'état haut de Q ou Q sur le noeud 106 ou 108 lorsque la cellule est en attente entre des opérations d'écriture et de lecture. Dans la cellule 200 de la figure 2, dans laquelle ces transistors ont été supprimés, l'état haut de Q ou Q est maintenu par un courant de fuite passant dans le transistor PMOS 110 ou 112, à partir de la ligne de bit correspondante BL ou BLB. Par exemple, les lignes de bit BL et BLB sont chargées à la tension d'alimentation VDD au moins périodiquement pendant l'état d'attente, pour générer le courant de fuite.

Les tensions de seuil des transistors PMOS 110, 112 sont inférieures à celles des transistors NMOS 102, 104, de sorte que lorsqu'ils sont dans l'état non conducteur, le courant de fuite dans les transistors 110 et 112 est supérieur à celui dans le transistor 102 ou 104, maintenant ainsi le noeud 106 ou 108 correspondant à une tension qui est assez élevée pour être vue comme un niveau logique haut. En d'autres termes, le courant de fuite IoffP Passant dans le transistor PMOS 110 ou 112 lorsqu'une tension haute est appliquée sur son noeud de grille est supérieur au courant de fuite IoffN passant dans le tran- sistor NMOS 102 ou 104 correspondant lorsqu'une tension basse est appliquée sur son noeud de grille. Les tensions de seuil particulières vont dépendre de la technologie utilisée. Mais à titre d'exemple, les tensions de seuil des transistors PMOS 110, 112 sont choisies de façon à être comprise entre 0,3 V et 0,5 V, bien que les tensions de seuil des transistors NMOS 102, 104 soient comprises entre 0,4 et 0,6 V. Dans tous les cas, le rapport IoffP/IoffN est sélectionné par exemple pour être supérieur à 25, et de préférence supérieur à 100. En fonctionnement, pour lire et écrire des données 35 dans la partie volatile de la cellule mémoire 200, en d'autres B10612 - DI03914-03

10 termes dans les noeuds de mémorisation 106 et 108, le processus est le même que pour la cellule mémoire 100, et n'est pas affecté par les valeurs des résistances programmées des éléments à commutation de résistance 202 et 204. En bref, l'écriture d'un bit de données dans le noeud 106, 108 comprend l'application, tandis que les transistors 110 et 112 sont rendus passant par une tension basse sur les lignes de mot WL1 et WL2, d'une tension haute ou basse sur la ligne de bit BL en fonction de la donnée à mémoriser, et de la tension opposée sur la ligne de bit BLB. Le fait de lire les données sur les noeuds 106 et 108 comprend le pré-chargement des lignes de bit BL et BLB, puis la mise à l'état passant des transistors 110 et 112 et la détermination de celle des tensions de ligne de bit qui chute la première, à l'aide d'un amplificateur de détection (non illustré), qui amplifie la différence de tension entre les lignes de bit. De préférence, de façon à ne pas ralentir les opérations de lecture et d'écriture dans les noeuds de mémorisation volatile pour empêcher un basculement de bit pendant une opération de lecture, la valeur de Rmax est choisie de façon à ne pas être supérieure à environ 5 kilo-ohms, bien que cette valeur dépende de la technologie particulière utilisée, et en particulier de la résistance à l'état passant des transistors. Indépendamment de ce fonctionnement SRAM normal, chacun des éléments à commutation de résistance peut être pro- grammé de façon à mémoriser un bit de donnée non volatile, et la cellule mémoire peut être contrôlée pour transférer la donnée, à partir de la mémorisation physique déterminée par l'état résistif de l'élément 202 ou de l'élément 204, vers une mémorisation électronique déterminée par les états de tension des noeuds de mémorisation 106, 108. Une fois transférée, cette donnée peut être lue dans la cellule SRAM d'une manière classique. On va maintenant décrire la programmation des éléments à commutation de résistance 202 et 204 selon un exemple, en 35 référence aux figures 3, 4A, 4B et 5.

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11 La figure 3 illustre la cellule mémoire 200 accompagnée de circuits de commande d'écriture 302A et 302B agencés pour programmer les éléments à commutation de résistance 202 et 204 respectivement, sur la base de bits respectifs de données non volatiles DNVI et DNV2. En particulier, le circuit 302A reçoit la donnée DNVI sur une ligne d'entrée 304A, tandis que le circuit 302B reçoit la donnée DNv2 sur une ligne d'entrée 304B. Sur la base de ces données non volatiles DNV1, DNV2, les circuits 302A, 302B génèrent des courants d'écriture IWRITEI, IWRITE2 respectivement, fournis sur des pistes conductrices respectives 306A, 306B qui passent par l'élément à commutation de résistance 202, 204 correspondant. Le courant IWRITEI génère un champ magnétique, qui passe dans l'élément à commutation de résistance 202 et programme son état résistif. De façon simi- Taire, le courant IWRITE2 génère un champ magnétique, qui passe dans l'élément à commutation de résistance 204 et programme son état résistif. Dans le cas d'une MRAM à commutation assistée thermiquement, avant de fournir le courant d'écriture pour programmer chacun des éléments à commutation de résistance 202, 204, les éléments à commutation de résistance sont chauffés en faisant passer un courant dans ceux-ci, ce qui facilite la transition d'un état résistif à un autre. Comme cela est illustré en figure 3, un circuit de commande de chauffe 312 est par exemple prévu, qui applique une tension à chacune des lignes de bit BL et BLB, cette tension étant par exemple égale ou supérieure à la tension d'alimen- tation VDD. A titre de variante ou en plus, des transistors NMOS 308 et 310 sont couplés entre les drains de transistors 110 et 112 respectivement et la tension de masse, les transistors 308, 310 étant activés par un signal de commande "HEAT" sur leurs bornes de grille. Ensuite, en activant les transistors 308, 310 et/ou les transistors 110, 112, un courant va passer à partir des lignes de bit BL et BLB dans les éléments à commutation de B10612 - DI03914-03

12 résistance 202, 204 correspondants vers la tension de masse, ce qui va chauffer ces éléments. Un avantage du fait de prévoir les transistors NMOS 308, 310 est qu'on peut générer plus facilement un courant de chauffe relativement élevé. En outre, lorsqu'on utilise seule-ment ces transistors pour chauffer les éléments 202, 204, l'état mémorisé par les noeuds de mémorisation volatile 106, 108 ne va pas être perdu pendant ce processus de chauffe. Les figures 4A et 4B représentent plus en détails les éléments à commutation de résistance 202 et 204 dans un exemple où ce sont des éléments TAS. Chacun des éléments à commutation de résistance 202, 204 comprend une plaque ferromagnétique fixe 402 et une plaque ferromagnétique libre 404, les plaques 402 et 404 prenant en sandwich une couche d'oxyde tunnel 406. La piste conductrice 306 passe près de la plaque libre 404 en matériau ferromagnétique, de sorte qu'elle est affectée par le champ magnétique généré par le courant IWRITEl OU IWRITE2 passant dans la piste 306A, 306B respectivement. La plaque fixe 402 a par exemple une orientation magnétique dans une première direction, tandis que l'orientation magnétique de la plaque 404 peut être programmée par la polarité du courant IWRITE1, OU IWRITE2 pour être dans la même direction ou la direction opposée par rapport à la plaque 402. Cependant, une programmation se produit seulement dans des éléments qui ont déjà été chauffés, comme cela est décrit plus en détail ci-après. La figure 4A illustre l'élément 202 dans le cas où les orientations magnétiques ont des directions opposées dans les plaques 402, 404, entraînant une résistance maximum Rmax de l'élément à commutation de résistance 202, par exemple dans la plage de 2 kilo-ohms à 5 kilo-ohms. La figure 4B illustre l'élément 204 dans le cas où les orientations magnétiques ont la même direction dans les plaques 402 et 404, ce qui entraîne une résistance minimum Rmin de l'élément à commutation de résistance 204, par exemple dans une plage de 100 ohms à 3 kilo-ohms.

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13 La figure 5 est un chronogramme illustrant un exemple du signal HEAT et du signal IWRITEl pendant la programmation de l'élément à commutation de résistance 202. Des signaux similaires peuvent être utilisés pour programmer l'élément 204 avec le même état ou un état opposé par rapport à l'élément 202. Le signal HEAT est activé par un front montant 502, activant ainsi les transistors 308 et 310. A la place ou en plus, les transistors 110 et 112 peuvent être activés par une tension basse sur les lignes WL1 et WL2. Cela génère un courant IHEAT dans les éléments à commutation de résistance 202 et 204, et après un certain temps, le signal IWRITE1 est activé, comme cela est représenté par le front montant 504 de ce signal. Dans l'exemple de la figure 5, sur le front montant 504, le courant devient positif, ce qui programme par exemple la résistance 202 à une valeur de résistance haute Rmax- Ensuite, le signal HEAT est amené de nouveau à l'état bas par un front descendant 506, et/ou les signaux WL1 et WL2 sont amenés à l'état haut, de sorte que le courant de chauffe IHEAT est stoppé, et que les éléments à commutation de résis- tance 202, 204 refroidissent dans leur état résistif courant. Ensuite, le signal IWRITE1 est amené à l'état bas par un front descendant 508, pour terminer le processus de programmation. Les transitions ultérieures des signaux de la figure 5 correspondent à la programmation d'états résistifs opposés de l'élément résistif 202. Ces transitions sont identiques à celles décrites précédemment, excepté que le signal IWRITEl devient négatif sur un front descendant 510, plutôt que positif, pour programmer les états résistifs opposés. Dans un exemple, le temps pendant lequel les signaux HEAT et/ou WL sont actifs entre les fronts 502 et 506 est d'environ 20 ns. Ainsi une opération d'écriture peut être effectuée en un peu plus de 35 ns. Cependant, les temps de chauffe et de refroidissement peuvent varier sur la base de facteurs comme les matériaux utilisés, leur volume, etc., et aussi des courants de chauffe qui sont appliqués, et ainsi les B10612 - DI03914-03

14 valeurs susmentionnées ne sont données que comme exemple approximatif. Les courants IWRITE1, IWRITE2 sont par exemple d'environ 10 mA pour programmer une valeur du bit de donnée, ou d'environ -10 mA pour programmer la valeur opposée du bit de donnée, bien qu'on puisse utiliser d'autres valeurs. La figure 6A illustre la cellule mémoire 200 accompagnée d'un circuit de commande de transfert 602, pour commander le transfert du bit de données mémorisé par l'élément à commu- tation de résistance 202 ou l'élément 204 dans la partie non volatile de la cellule mémoire vers la partie de mémorisation de donnée volatile. En particulier, le circuit 602 comprend des lignes de sortie 604 et 606 couplées aux lignes de bit BL et BLB respectivement, et des lignes de sortie 608A, 608B couplées aux lignes de mot WL1 et WL2 respectivement. Un exemple de transfert du bit de donnée mémorisé par l'élément à commutation de résistance 202 vers les noeuds de mémorisation 106, 108 va maintenant être décrit en référence à la figure 6B.

Un chronogramme 652 de la figure 6B illustre le signal de la ligne de mot WL1. Un chronogramme 654 de la figure 6B illustre, par une ligne en trait plein, la tension Q, et par une ligne en trait interrompu la tension Q, dans le cas où l'élément 202 est programmé à Rmin- Un chronogramme 656 de la figure 6B illustre de façon similaire la tension Q et Q, mais dans le cas où l'élément 202 est programmé à Rmax- Initialement, les noeuds de mémorisation 106, 108 sont dans l'état où la tension Q est basse et la tension Q est haute. Par exemple, une opération d'écriture est initialement effectuée (non représenté en figure 6B) pour mettre ces états sur les noeuds 106, 108. Ainsi, comme cela est illustré dans les chronogrammes 654 et 656, la tension Q est initialement à une valeur basse, par exemple la tension de masse, et la tension Q est initialement à une valeur haute, par exemple la tension d'alimentation VDD. En outre, les lignes de bit BL et BLB sont B10612 - DI03914-03

15 couplées à la tension d'alimentation VDD, et restent couplées à VDD pendant la phase de transfert. Au début de la phase de transfert, un front descendant 658 du signal de ligne de mot WL1 active le transistor 110. Un courant commence alors à passer de la ligne de bit BL vers la masse par l'intermédiaire des transistors 110 et 102, le niveau de ce courant dépendant de la résistance programmée de l'élément 202. Comme cela est représenté par le chronogramme 654, dans le cas où l'élément 202 est à Rmin, le courant dans les transistors 110, 102 entraîne une augmentation immédiate de la tension Q d'une valeur AVmax, correspondant à la chute de tension dans le transistor 102. En raison du niveau augmenté de la tension Q, le courant de fuite dans le transistor 104 va augmenter en proportion du niveau augmenté de la tension Q, et va se trouver au dessus du niveau du courant de fuite du transistor 112, entraînant la chute de la tension Q présente sur le noeud 108. Une fois que la tension Q est tombée en dessous d'un certain niveau, le transistor 102 va être suffisam- ment bloqué pour faire en sorte que la tension Q sur le noeud 106 augmente. Un point de métastabilité 660 est passé lorsque Q et Q sont tous deux à une tension intermédiaire Vmeta, après quoi le point Q va continuer à monter à proximité de la tension d'alimentation VDD, et Q va plus rapidement tomber à zéro, en raison de l'état passant du transistor 104. Comme cela est représenté dans le chronogramme 656, dans le cas où l'élément 202 est à Rmax, il va se produire la même séquence d'événements que dans le chronogramme 654, mais en raison du courant inférieur passant dans l'élément 202, tout va se passer plus lentement.. En effet, le courant dans le transistor 110, déclenché par le front descendant 658 du signal WL1, va entraîner une augmentation AVmin plus faible de la tension Q, et ainsi la fuite de courant dans le transistor 104 va être inférieure à celle de l'exemple précédent. Ainsi, un point de métastabilité 662, pour lequel les tensions Q et Q B10612 - DI03914-03

16 sont égales à la valeur intermédiaire Vmeta, va être passé plus tard que dans l'exemple précédent. Cependant, à un instant tend avant d'atteindre le point 662, et après le point 660 du chronogramme 604, un front montant 664 du signal WL1 bloque le transistor 110, déconnectant ainsi le noeud de mémorisation 106 de la ligne de bit BL. La présence du front 664 entre ces points 660, 662 permet de distinguer les états Rmin ou Rmax de l'élément 202. En effet, après le front 664, les tensions Q et Q sur les noeuds de mémorisation 106, 108 vont venir vers leur état stable le plus proche, qui dans le chronogramme 654 va être l'état Q haut, Q bas, qui a déjà été atteint, et dans le chronogramme 656 va être l'état Q bas, Q haut, dont la transition est représentée par des lignes en trait pointillé 666 et 668.

L'instant tend du front montant 664 est par exemple choisi de façon à tomber après un instant tmin, qui correspond à une augmentation de la tension Q autour de 90 % en direction de l'état haut dans le cas où l'élément 202 est à Rmin. Le front montant 664 est aussi choisi par exemple pour tomber avant un instant tmax, qui correspond à une augmentation de Q de moins de 10 % en direction de l'état haut dans le cas où l'élément 202 est à Rmax- Par exemple, l'instant tend pourrait être choisi au milieu entre tmin et tmax, ou au milieu entre les points de métastabilité 660, 662. Dans l'alternative où on transfère le bit de donnée mémorisé par l'élément à commutation de résistance 204 vers les noeuds de mémorisation 106, 108, le signal WL2 appliqué au transistor 112 est par exemple le même que le signal WL1 du chronogramme 652 de la figure 6B. La durée pendant laquelle le signal de ligne de mot WL1 est bas en figure 6B est par exemple d'environ 3 ns, et ainsi un tel transfert de données de la mémorisation non volatile vers la mémorisation volatile peut être réalisé en seulement environ 3 ns, un temps comparable aux temps de lecture 35 et d'écriture de la partie SRAM de la cellule mémoire 200. 30 B10612 - DI03914-03

17 Cependant, cette durée va dépendre de facteurs tels que la valeur de Rmin et des dimensions des transistors de la cellule mémoire. La figure 7A illustre une cellule mémoire 700 qui est similaire à la cellule mémoire 200 de la figure 2, mais dans laquelle les transistors NMOS 102, 104 sont remplacés par des transistors PMOS 702 et 704 couplés entre des noeuds respectifs 706, 708 et une tension d'alimentation VDD, et les transistors PMOS 110, 112 sont remplacés par des transistors NMOS 710, 712 couplés entre les lignes de bit respectives BL et BLB et les noeuds respectifs 706, 708. Les éléments à commutation de résistance 202, 204 sont couplés entre les drains des transistors 710 et 712 respectivement, et les lignes de bit BL et BLB respectivement.

Dans le circuit de la figure 7A, les tensions de seuil des transistors 710 et 712 sont inférieures à celles des transistors 702 et 704, de sorte qu'un courant de fuite va maintenir l'état du noeud 706 ou 708 correspondant à une valeur de tension assez basse pour être vue comme un état logique bas pendant la phase d'attente entre des opérations de lecture ou d'écriture. En outre, les lignes de bit BL et BLB sont par exemple au moins périodiquement amenées à une tension basse pendant la phase d'attente pour assurer un tel courant de fuite. Le circuit 700 fonctionne de façon similaire au circuit 200 pendant des opérations de lecture et d'écriture, excepté que les transistors 710, 712 sont activés par un niveau de tension haut sur la ligne de mot WL1 ou WL2. En outre, la programmation des éléments à commutation de résistance 202, 204 peut être réalisée par un circuit similaire à celui de la figure 3, excepté que les transistors de chauffe 308, 310 vont être couplés à la tension d'alimentation VDD plutôt qu'à la masse. Le transfert des données mémorisées par les éléments 202, 204 vers les noeuds de mémorisation 106, 108 peut aussi être réalisé par le circuit 602 de la figure 6, comme cela va maintenant être décrit en référence aux chronogrammes de la figure 7B.

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18 En figure 7B, comme dans la figure 6B, des chrono-grammes 752, 754 et 756 illustrent respectivement le signal de ligne de mot WL1, les tensions Q et Q dans le cas où l'élément 202 est à Rmin, et les tensions Q et Q dans le cas où l'élément 202 est à Rmax- Initialement, pour le circuit 700, avant de commencer la phase de transfert, la tension Q sur le noeud 706 est à un état haut, par exemple à la tension d'alimentation VDD, tandis que la tension Q est à un état bas, par exemple à la tension de masse. Par exemple, initialement une opération d'écriture est réalisée (non représenté en figure 6B) pour établir ces états des noeuds 106, 108. Les lignes de bit BL et BLB sont à une tension basse. Ensuite, le signal de ligne de mot WL1 est amené à l'état haut par un front montant 758, activant le transistor 710 et couplant ainsi le noeud 706 à la ligne de bit BL. Comme avec le circuit de la figure 6A, cela va générer un courant dans l'élément 202, dont le niveau dépend de l'état résistif programmé de l'élément 202. Ce courant a pour effet de réduire la tension Q, initialement d'une valeur OVmax pour le cas du chronogramme 754, ou OVmin pour le cas du chronogramme 756. En outre, le point de métastabilité 760 pour le cas du chronogramme 754 va se produire beaucoup plus tôt que le point 762 pour le cas du chronogramme 756. Le front descendant 764 du signal WL1 est choisi pour être à un instant tend entre ces points, et par exemple après un instant tmin où Q est tombé à environ 10 % de sa valeur haute dans le cas où l'élément 202 est à Rmin, et avant un instant tmax où Q est tombé de seulement environ 10 % dans le cas où l'élément 202 est à Rmax- Le front descendant 764 amène les tensions des noeuds 706, 708 à aller vers l'état stable le plus proche, qui est l'état Q bas, Q haut dans le chronogramme 754, où l'état Q haut, Q bas en figure 7B comme cela est illustré par des lignes en pointillé 766 et 768. La figure 8A illustre un autre mode de réalisation d'une cellule mémoire 800, qui est similaire à la cellule 200 de B10612 - DI03914-03

19 la figure 2, mais dans laquelle les éléments à commutation de résistance 202, 204 sont couplés entre les transistors 102, 104 respectivement et la tension de masse. Dans un tel cas, le rapport Rmax1Rmin est de préférence au moins égal à 30, et ainsi les éléments 202, 204 sont par exemple des éléments PCM (Mémoire à Changement de Phase). En outre, Rmin est par exemple aux environs de 100 ohms, tandis que Rmax est par exemple de plusieurs milliers d'ohms. Le fonctionnement du circuit de la figure 8A est similaire à celui du circuit de la figure 2.

La figure 8B illustre encore un autre mode de réalisation d'une cellule mémoire 850, qui est identique à la cellule mémoire 200 de la figure 2, mais qui ne comprend qu'un seul élément à commutation de résistance 202. Ainsi, en plus d'un bit de donnée volatile mémorisé sur les noeuds 106, 108, le circuit 850 mémorise un bit de donnée non volatile sur la base de l'état programmé de l'élément 202. Cette donnée non volatile peut être transférée vers la mémorisation volatile de la même manière que celle décrite précédemment en référence aux figures 6A et 6B. Toutefois, avantageusement, la donnée volatile peut être lue seulement à partir du noeud 108 par l'intermédiaire d'un transistor PMOS 112. En particulier, un circuit de détection 852 est prévu couplé à la ligne de bit BLB. Lorsque la ligne de mots WL2 est sélectionnée par une tension basse, le circuit 852 détecte la tension de la ligne de bit après un court retard, par exemple d'environ 1 ou 2 ns, afin de faire la distinction entre une chute rapide (Q à 0 volt) et une chute lente (Q à vDD). Par exemple, au bout d'un temps déterminé après l'activation du transistor 112, le niveau sur la ligne BLB est échantillonné, et le niveau est comparé à un seuil afin de détecter un bit haut ou bas. La figure 9 illustre un réseau mémoire 900 de cellules mémoires 200, bien que dans une variante les cellules mémoires puissent être des cellules 700, 800 ou 850 décrites précédemment.

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20 Les cellules mémoires 200 sont agencées en colonnes et en rangées, chacune étant couplée à des lignes de bit BL et BLB communes à chacune des colonnes. Les lignes de bit sont couplées à un circuit de commande 902 qui reçoit par exemple des données d'entrée volatiles DVIN, et fournit des données de sorties volatiles DvouT, qui pourraient être les données volatiles appliquées de l'extérieur, ou des données volatiles qui sont générées par un transfert des données non volatiles mémorisées par les éléments à commutation de résistance. Le circuit 902 commande aussi par exemple les tensions sur les lignes de bit BL et BLB pendant la phase de transfert, et si cela est approprié pendant l'écriture de données non volatiles. Chacune des cellules 200 est aussi couplée à des lignes de mot WL1, WL2 correspondantes communes à chaque rangée de cellules. Une paire de pistes conductrices 306A, 306B forme des boucles passant par chaque cellule et conduisant les courants IWRITEI et IWRITE2 respectivement pour écrire dans les éléments à commutation de résistance 202, 204 de chacune des cellules mémoires. Chacune des lignes WLl, WL2 et 306A, 306B est commandée par un circuit de commande 904, qui reçoit deux bits de données d'entrées non volatiles %vint, DNvin2 et fournit les courants IWRITEI et IWRITE2 de la polarité correspondante. Évidemment, dans le cas où le réseau 900 comprend les cellules 850 de la figure 8B, un seul bit de donnée non volatile est mémorisé par chaque cellule, et une seule piste conductrice est utilisée pour programmer les cellules de chaque rangée. L'écriture des données non volatiles est par exemple réalisée rangée par rangée, en deux phases. Pendant une première phase, seuls sont chauffés les éléments à commutation de résis- tance des cellules pour lesquelles une première valeur logique, comme un "0" logique, doit être programmée. Ensuite, lorsque le courant d'écriture correspondant est appliqué à la piste conductrice 306, les états résistifs des seuls éléments qui ont été chauffés vont être programmés. Pendant la deuxième phase, les éléments à commutation de résistance des autres cellules, pour B10612 - DI03914-03

21 lesquelles la deuxième valeur logique, par exemple un "1" logique, doit être programmée, sont chauffés. Ensuite, lorsque le courant d'écriture correspondant est appliqué à la piste conductrice 306, ici encore seuls les états résistifs des éléments qui ont été chauffés vont être programmés. Comme cela est indiqué par les lignes en trait inter-rompu en figure 9, le réseau mémoire 900 peut comprendre un nombre quelconque de rangées de cellules et un nombre quelconque de colonnes de cellules, en fonction de la capacité de mémori- sation souhaitée. L'exemple de la figure 9, dans lequel des pistes communes 306A, 306B sont utilisées pour chaque rangée de cellules mémoires, présente l'avantage d'être efficace en terme de consommation d'énergie. En effet, un seul courant sur chaque piste 306A, 306B peut être utilisé pour programmer plusieurs cellules mémoires de la rangée. A titre de variante, on pourrait utiliser des pistes communes 306A, 306B pour chaque colonne, ce qui présente l'avantage qu'une rangée de cellules mémoires peut être entièrement programmée dans un seul cycle de programmation. En outre, étant donné qu'un générateur de courant fournit le courant sur chaque piste 306A, 306B, le nombre de générateurs de courant serait alors réduit à deux fois le nombre de colonnes plutôt que deux fois le nombre de rangées de la mémoire.

La figure 10A illustre un FPGA (réseau de portes programmable par l'utilisateur) 1000 dans lequel les cellules mémoires 200, 700, 800 ou 850 décrites ici peuvent être mises en oeuvre. Le FPGA comprend un réseau de blocs logiques configurables (CLB) 1002 interconnectés sélectivement par des colonnes de lignes 1004, qui elles-mêmes sont interconnectées sélectivement avec des rangées de lignes 1006. En particulier, des blocs de commutation 1008 sont prévus à chaque intersection entre les lignes de colonnes 1004 et les lignes de rangées 1006, ce qui permet de programmer les connexions entre chacune des lignes de colonnes 1004 et chacune des lignes de rangées 1006.

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22 Les blocs de commutation 1008 comprennent par exemple une ou plusieurs cellules mémoires, ce qui permet de programmer les connexions entre les lignes de façon non volatile. En outre, étant donné que chaque cellule mémoire peut mémoriser deux bits de données non volatiles, un FPGA "à contexte multiple" peut être mis en oeuvre, commutable entre deux schémas de fonctionnement différents sur la base du chargement de la donnée mémorisée par l'élément 202 ou du chargement de la donnée mémorisée par l'élément 204 pour programmer les connexions.

La figure 10B illustre l'un des CLB 1002 plus en détail selon un exemple dans lequel il comprend une table de correspondance formée d'un multiplexeur 1010 ayant 8 entrées de données, chacune d'elle étant couplée à une cellule mémoire 200, bien que dans des variantes de réalisation, chacune puisse être couplée à la cellule mémoire 700, 800 ou 850 décrite précédemment. La cellule mémoire fournit en sortie une valeur de données à partir de sa mémorisation volatile, c'est-à-dire l'un des noeuds de mémorisation 106, 108 ou 706, 708. Dans cette application, la cellule mémoire n'est pas couplée aux lignes de bit d'un réseau mémoire, de telles lignes de bit étant couplées à plusieurs cellules mémoires. Au lieu de cela, elles sont plus généralement couplées à des lignes d'accès, qui pourraient être des lignes de bit, ou des lignes couplées à seulement une cellule mémoire. L'une de ces lignes d'accès fournit par exemple la valeur de données de sortie de la cellule. Le multiplexeur 1010 comprend aussi une entrée de commande à 3 bits 1012, contrôlant laquelle des huit lignes d'entrées est sélectionnée, et une ligne de sortie 1014, fournissant la donnée de la ligne d'entrée sélectionnée.

Un avantage des modes de réalisation de la cellule mémoire décrite ici est qu'elle est capable de mémoriser non seulement un bit de donnée volatile, mais en plus un ou deux bits de données non volatiles. En outre, la donnée non volatile programmée peut être chargée rapidement dans la partie volatile de la cellule mémoire de façon simple, par l'application d'une B10612 - DI03914-03

23 tension aux lignes d'accès de la cellule mémoire. Cela signifie avantageusement qu'un état programmé de façon non volatile peut être rapidement chargé (en environ 3 ns) par exemple à l'activation de la mémoire à la mise sous tension ou après une période de veille. Dans le cas d'un FPGA, cela permet d'initialiser rapidement une configuration de circuit, sans avoir besoin de charger des données externes dans le dispositif pour programmer des bascules mémoires et des commutateurs. Un autre avantage est que, en coR nandant chacun des transistors 110, 112 indépendamment, un bit de donnée non volatile indépendant peut être mémorisé par chaque élément à commutation de résistance, ce qui conduit à une capacité de mémorisation élevée. En outre, la programmation des éléments est efficace d'un point de vue énergétique, puisqu'un bit est mémorisé en ne programmant qu'un seul élément à commutation de résistance. A titre de variante, dans le cas où un seul élément résistif est présent, un chemin d'accès rapide à la cellule peut être prévu sur le côté de la mémoire n'ayant pas d'élément résistif.

En outre, avantageusement, la cellule est capable d'opérations d'écriture et de lecture rapides (environ 1 ns) pour les parties de mémorisation volatile, qui peuvent avoir lieu de façon normale quels que soient les états programmés des éléments résistifs non volatils. En outre, le temps d'écriture pour 1a partie non volatile est aussi relativement rapide (environ 35 ns dans le cas d'une MRAM). Un autre avantage des cellules mémoires décrites ici est que le circuit est compact, ne comprenant que quatre transistors et un ou deux éléments programmables pour la mémo- risation d'un ou deux bits de données non volatiles et d'un bit de donnée volatile. En outre, les données non volatiles peuvent être lues sans avoir besoin de transistors supplémentaires dans chaque cellule mémoire. En outre, les éléments à commutation de résistance 35 202, 204 des figures 2, 7A, 8A et 8B sont par exemple formés B10612 - DI03914-03

24 dans une couche métallique au-dessus d'une couche de silicium dans laquelle les transistors 102 et 104, ou 702 et 704 sont formés. La position de ces éléments à commutation de résistance 202, 204 connectés directement à la tension de masse ou direc- tement à la tension d'alimentation VDD est ainsi avantageuse, puisqu'on peut utiliser un seul via entre la couche de silicium et une borne de chaque élément à commutation de résistance, et l'autre borne de chaque élément peut être connectée directement au rail d'alimentation correspondant plutôt que de revenir par un autre via vers la couche de silicium. Un autre avantage des cellules mémoires décrites ici est qu'elles sont compatibles CMOS, et que les éléments à commutation de résistance peuvent être relativement robustes en présence de rayonnements électromagnétiques tels que des événe- ments perturbateurs uniques (SEU, de l'anglais "Single Event Upsets") et des événements transitoires uniques (SET, de l'anglais "Single Event Transients"). Avec la description ainsi faite d'au moins un mode de réalisation illustratif de l'invention, divers changements, diverses modifications et améliorations apparaîtront facilement à l'homme de l'art. Par exemple, il sera clair pour l' honuue de l'art que, bien que l'invention ait été décrite en relation avec un réseau mémoire et un FPGA, la cellule mémoire décrite ici pourrait être utilisée dans d'autres types de dispositifs mémoires, comme des registres ou des bascules. Il sera clair pour l'homme de l'art que la tension de masse décrite ici pourrait être à 0 V, ou plus généralement à toute tension d'alimentation VSS, qui pourrait être différente de 0 V. En outre, il sera clair pour l' ho lne de l'art que les variations entre les tensions de seuil des transistors 102, 104 et des transistors 110, 112 de la cellule mémoire à quatre transistors 200 de la figure 2, ou les transistors correspon- dants des cellules mémoires 700, 800, 850 des figures 7A, 8A, 8B B10612 - D103914-03

25 pourraient être obtenues en partie par la sélection de tensions de substrat particulières appliquées à chaque transistor. En outre, bien que les divers modes de réalisation aient été décrits en relation avec des transistors MOS, il sera clair pour l'homme de l'art que l'invention pourrait être également appliquée à d'autres technologies de transistors, comme des transistors bipolaires. En outre, les fonctionnalités décrites en relation avec les divers modes de réalisation pourraient être combinées 10 de façon quelconque dans des variantes de réalisation.

Claims

REVENDICATIONS1. Dispositif mémoire comprenant au moins une cellule mémoire comprenant : un premier transistor (102, 702) couplé entre un premier noeud de mémorisation (106, 706) et une première ligne 5 d'alimentation (GND, VDD) un deuxième transistor (104, 704) couplé entre un deuxième noeud de mémorisation (108, 708) et la première ligne d'alimentation (GND, VDD), une borne de commande du premier transistor étant couplée au deuxième noeud de mémorisation, et 10 une borne de commande du deuxième transistor étant couplée au premier noeud de mémorisation ; un troisième transistor (110, 710) couplé entre le premier noeud de mémorisation et une première ligne d'accès (BL) et contrôlable par l'intermédiaire d'une première ligne de 15 commande °Un ; un quatrième transistor (112, 712) couplé entre le deuxième noeud de mémorisation et une deuxième ligne d'accès (BLB) et contrôlable par l'intermédiaire d'une deuxième ligne de commande (WL2 ) ; et 20 un premier élément à commutation de résistance (202) couplé en série avec le premier transistor et programmable pour prendre l'un d'un premier et d'un deuxième état résistif.
2. Dispositif mémoire selon la revendication 1, comprenant en outre un circuit de commande (602) adapté pour 25 mémoriser une valeur de données (DNV) sur les premier et deuxième noeuds de mémorisation en coum andant le troisième transistor pour réaliser consécutivement les étapes suivantes : charger le premier noeud de mémorisation à la première tension d'alimentation (VDD, GND) ; 30 coupler le premier noeud de mémorisation à la deuxième tension d'alimentation ; et après une première période temporelle, déconnecter le premier noeud de mémorisation de la deuxième tension d'alimentation, la valeur de données mémorisée sur les premier etB10612 - DI03914-03 27 deuxième noeuds de mémorisation étant déterminée par l'état résistif du premier élément à commutation de résistance.
3. Dispositif mémoire selon la revendication 1 ou 2, dans lequel le premier élément à commutation de résistance est le seul élément à commutation de résistance de chacune desdites au moins une cellule mémoire.
4. Dispositif mémoire selon la revendication 3, dans lequel le circuit de commande est en outre adapté pour lire la donnée mémorisée sur le deuxième noeud de mémorisation par l'intermédiaire du quatrième transistor.
5. Dispositif mémoire selon la revendication 1 ou 2, dans lequel chacune desdites au moins une cellule mémoire comprend en outre : un deuxième élément à commutation de résistance (204) couplé en série avec le deuxième transistor et programmable pour prendre l'un d'un premier et d'un deuxième état résistif.
6. Dispositif mémoire selon la revendication 5, comprenant en outre un circuit de programmation (302) adapté pour programmer indépendamment les résistances de chacun des premier et deuxième éléments à commutation de résistance sur la base de première et deuxième valeurs de données d'entrée (DNvl, DNV2)
7. Dispositif mémoire selon l'une quelconque des revendications 1 à 6, dans lequel les troisième et quatrième transistors sont adaptés pour avoir une tension de seuil inférieure à celle des premier et deuxième transistors.
8. Dispositif mémoire selon l'une quelconque des revendications 1 à 7, dans lequel le premier élément à commutation de résistance est couplé entre le premier noeud de mémo- risation et la première ligne d'accès.
9. Dispositif mémoire selon l'une quelconque des revendications 1 à 7, dans lequel le premier élément à commutation de résistance est couplé entre le premier transistor et la première tension d'alimentation (GND, VDD)-B10612 - DI03914-03 28
10. Dispositif mémoire selon l'une quelconque des revendications 1 à 9, dans lequel le premier élément à commutation de résistance est un des éléments suivants : un élément résistif à oxyde ; un élément à conduction ; un élément à changement de phase ; un élément à métallisation programmable ; un élément à transfert de spin ; un élément à commutation magnétique induite par champ (FIMS) ; et un élément à commutation assistée thermiquement (TAS).
11. Mémoire à accès aléatoire comprenant un réseau des dispositifs mémoires selon l'une quelconque des revendications 1 à 10.
12. Bascule de données comprenant un dispositif mémoire selon l'une quelconque des revendications 1 à 10.
13. Procédé pour transférer une valeur de données (DNv) à partir d'une mémorisation non volatile d'une cellule mémoire vers des premier et deuxième noeuds de mémorisation volatile de ladite cellule mémoire, dans lequel la cellule mémoire comprend : un premier transistor (102) couplé entre un premier noeud de mémorisation (106, 706) et une première ligne d'alimentation (GND, VDD) ; un deuxième transistor (104, 704) couplé entre un deuxième noeud de mémorisation (108, 708) et la première ligne d'alimentation (GND, VDD), une borne de commande du premier transistor étant couplée au deuxième noeud de mémori- sation, et une borne de commande du deuxième transistor étant couplée au premier noeud de mémorisation ; un troisième tran- sistor (110, 710) couplé entre le premier noeud de mémorisation et une première ligne d'accès (EL) et contrôlable par l'inter- médiaire d'une première ligne de commande (WL1) ; un quatrième transistor (112, 712) couplé entre le deuxième noeud de mémo- risation et une deuxième ligne d'accès (BLB) et contrôlable par l'intermédiaire d'une deuxième ligne de commande ; et un premier élément à commutation de résistance (202), couplé en série avecB10612 - DI03914-03 29 le premier transistor, programmable pour prendre l'un d'un premier et d'un deuxième état résistif ; le procédé comprenant les étapes consécutives suivantes : charger le premier noeud de mémorisation à la première 5 tension d'alimentation (VDD, GND) ; commander le troisième transistor pour coupler le premier noeud de mémorisation à la deuxième tension d'alimentation ; et après une première période temporelle, commander le 10 troisième transistor pour déconnecter le premier noeud de mémorisation de la deuxième tension d'alimentation, la valeur de donnée mémorisée sur les premier et deuxième noeuds de mémorisation volatile étant déterminée par l'état résistif du premier élément à commutation de résistance. 15
14. Procédé selon la revendication 13, dans lequel le premier élément à commutation de résistance (202) est le seul élément à commutation de résistance de la cellule mémoire, le procédé comprenant en outre la lecture de la donnée mémorisée sur le deuxième noeud de mémorisation en couplant le deuxième 20 noeud de mémorisation à la deuxième ligne d'accès par l'intermédiaire du quatrième transistor, et en détectant le niveau de tension sur la deuxième ligne d'accès.