JP2009199634A - 半導体装置 - Google Patents

Abstract

【課題】書込動作以外の期間における抵抗性記憶素子の抵抗値の変動を抑制することが可能な半導体装置を提供する。
【解決手段】この相変化メモリは、相変化に伴う抵抗値のレベル変化によってデータを記憶する相変化素子６を含むメモリセルと、書込動作時に、書込データの論理に応じて相変化素子６をアモルファス状態または結晶状態にする書込回路２と、読出動作時に、相変化素子６の記憶データを読み出す読出回路３と、ディスチャージ動作時に、相変化素子６にディスチャージ電圧を印加し、相変化素子６にトラップされた電子を除去するディスチャージ回路４とを備える。したがって、相変化素子６の抵抗値の変動を抑制できる。
【選択図】図１

Description

この発明は半導体装置に関し、特に、抵抗値のレベル変化によってデータを記憶する抵抗性記憶素子を備えた半導体装置に関する。より特定的には、この発明は、相変化に伴う抵抗値のレベル変化によってデータを記憶する相変化素子を備えた半導体装置に関する。

近年、高集積化および高速動作が可能な不揮発性メモリとして、相変化メモリの開発が進められている。相変化メモリでは、相変化素子の相変化に伴う抵抗値のレベル変化を利用してデータを記憶する。相変化素子のデータの書込は、相変化素子に電流を流して発熱させることにより行なわれる。

このような書込動作には、リセット動作とセット動作がある。リセット動作は、相変化素子を比較的高温に保つことにより、相変化素子を高抵抗のアモルファス状態にする動作である。セット動作は、相変化素子を十分に長い期間で比較的低温に保つことにより、低抵抗の結晶状態にする動作である。また、相変化素子のデータの読出は、相変化素子の状態を変化させない範囲で電流を流し、相変化素子の抵抗値の高低を判別することにより行なわれる（たとえば、非特許文献１参照）。
2002 IEEE International Solid-State Circuits Conference, Digest of Technical Papers、p.202-203

しかし、従来の相変化メモリでは、書込動作を行なわない期間でも、相変化素子の抵抗値が変動すると言う問題があった。

それゆえに、この発明の主たる目的は、書込動作以外の期間における抵抗性記憶素子の抵抗値の変動を抑制することが可能な半導体装置を提供することである。

この発明に係る半導体装置は、抵抗値のレベル変化によってデータを記憶する抵抗性記憶素子を含むメモリセルと、書込動作時に、書込データの論理に応じた書込電圧を抵抗性記憶素子に印加し、抵抗性記憶素子の抵抗値を設定する書込回路と、読出動作時に、抵抗性記憶素子に読出電圧を印加し、抵抗性記憶素子に流れる電流に基づいて抵抗性記憶素子の記憶データを読み出す読出回路と、ディスチャージ動作時に、抵抗性記憶素子にディスチャージ電圧を印加し、抵抗性記憶素子にトラップされた電荷を除去するディスチャージ回路とを備えたものである。

この発明に係る半導体装置では、書込回路および読出回路に加え、ディスチャージ動作時に、抵抗性記憶素子にディスチャージ電圧を印加し、抵抗性記憶素子にトラップされた電荷を除去するディスチャージ回路が設けられる。したがって、抵抗性記憶素子にトラップされた電荷に起因する抵抗性記憶素子の抵抗値の変動を抑制することができる。

[実施の形態１]
図１は、この発明の実施の形態１による相変化メモリの全体構成を示すブロック図である。図１において、この相変化メモリは、メモリアレイ１、書込回路２、読出回路３、およびディスチャージ回路４を含む。

メモリアレイ１は、複数行複数列に配置された複数のメモリセルを含む。各メモリセルは、相変化に伴う抵抗値のレベル変化によってデータを記憶する相変化素子を有する。書込回路２は、書込動作時に、メモリアレイ１の複数のメモリセルのうちのいずれかのメモリセルを選択し、選択したメモリセルにデータを書き込む。読出回路３は、読出動作時に、メモリアレイの１の複数のメモリセルのうちのいずれかのメモリセルを選択し、選択したメモリセルの記憶データを読み出す。ディスチャージ回路４は、ディスチャージ動作時に、各メモリセルの相変化素子にトラップされた電子をディスチャージさせて、相変化素子の抵抗値の変動を抑制する。

図２は、メモリアレイ１に含まれるメモリセルの構成を示す回路図である。図１において、このメモリセルは、ＮチャネルＭＯＳトランジスタ５および相変化素子６を含む。ＮチャネルＭＯＳトランジスタ５のゲートＧはワード線電圧ＶＷＬを受け、そのソースＳはソース線電圧ＶＳＬを受け、その基板ＳＵＢ（ウェル、バックゲート）はウェル線電圧ＶＭＷを受け、そのドレインＤは相変化素子６の一方電極ＥＬに接続されている。相変化素子６の他方電極は、ビット線電圧ＶＢＬを受ける。

ワード線電圧ＶＷＬおよびビット線電圧ＶＢＬは、書込回路２、読出回路３およびディスチャージ回路４によって制御される。ソース線電圧ＶＢＬおよびウェル電圧ＶＭＷは、この実施の形態１では、ともに接地電圧（０Ｖ）に固定される。

書込回路２は、相変化素子６を高抵抗のアモルファス状態にすることより相変化素子６にたとえばデータ“１”を書き込み、相変化素子６を低抵抗の結晶状態にすることにより相変化素子６にたとえばデータ“０”を書き込む。書込回路２は、相変化素子６に与える熱とその期間によって相変化素子６の状態を制御する。相変化素子６を高抵抗のアモルファス状態にする動作はリセット動作と呼ばれ、相変化素子６を低抵抗の結晶状態にする動作はセット動作と呼ばれる。

図３はリセット動作時における書込回路２の動作を示すタイムチャートであり、図４はセット動作時における書込回路２の動作を示すタイムチャートであり、図５はリセット動作時およびセット動作時における相変化素子６の温度変化を示すタイムチャートである。

書込回路２は、リセット動作時は、図３に示すように、ワード線電圧ＶＷＬを正の一定電圧ＶａにしてメモリセルのＮチャネルＭＯＳトランジスタ５を導通状態にさせる。次に、書込回路２は、ビット線電圧ＶＢＬを短時間だけ正電圧Ｖａにし、相変化素子６にリセット電流を流す。リセット電流は、図５に示すように、相変化素子６の温度が短時間ｔａだけ相変化材料の融点Ｔａよりも高くなった後、短時間ｔｄで結晶化温度Ｔｘよりも低くなるように設定される。これにより、相変化素子６は、結晶化することなく、高抵抗のアモルファス状態にされる。

また書込回路２は、セット動作時は、図４に示すように、ワード線電圧ＶＷＬを正の一定電圧Ｖｂ（＜Ｖａ）にしてメモリセルのＮチャネルＭＯＳトランジスタ５の抵抗値を所定値に設定する。次に、書込回路２は、ビット線電圧ＶＢＬを比較的長時間ｔｓにわたって正電圧Ｖｃにし、相変化素子６にセット電流を流す。セット電流は、図５に示すように、相変化素子６の温度が比較的長時間ｔｍにわたって相変化材料の結晶化温度Ｔｘ以上で融点Ｔａ以下になるように設定される。結晶化温度Ｔｘは、融点Ｔａ以下で、かつガラス転移点以上の温度である。これにより、相変化素子６は結晶化される。

図６は、読出動作時における読出回路３の動作を示すタイムチャートである。読出回路３は、図６に示すように、ワード線電圧ＶＷＬを正の一定電圧ＶｄにしてメモリセルのＮチャネルＭＯＳトランジスタ５を導通状態にし、ビット線ＢＬにリセット動作時およびセット動作時よりも低い正電圧Ｖｅを印加し、相変化素子６に流れる読出電流に基づいてデータを読み出す。この読出電流は、相変化素子６の状態が変化しないように、低いレベルに設定される。

たとえば、読出回路３は、相変化素子６に流れる電流が所定のしきい値電流よりも小さい場合は、相変化素子６は高抵抗のアモルファス状態であり、相変化素子６の記憶データは“１”であると判定する。また読出回路３は、相変化素子６に流れる電流が所定のしきい値電流よりも大きい場合は、相変化素子６は低抵抗の結晶状態であり、相変化素子６の記憶データは“０”であると判定する。

図７は、ディスチャージ動作時におけるディスチャージ回路４の動作を示すタイムチャートである。ディスチャージ回路４は、図７に示すように、ワード線電圧ＶＷＬを０ＶにしてメモリセルのＮチャネルＭＯＳトランジスタ５を非導通状態にし、ビット線ＢＬに正電圧Ｖｆを印加し、相変化素子６にトラップされた電子をディスチャージさせ、リセット、セット、および読出期間以外の期間における相変化素子６の抵抗値の変動を抑制する。

ディスチャージ動作は、リセット動作の直前または直後、あるいはリセット動作の直前と直後の両方、あるいはセット動作の直前または直後、あるいはセット動作の直前と直後の両方、あるいは読出動作の直前または直後、あるいは読出動作の直前と直後の両方のうちのいずれのタイミングで行なってもよい。また、リセット動作、セット動作および読出動作とは独立した期間でディスチャージ動作を行なってもよい。

以下、このディスチャージ動作について詳説する。図８は、相変化素子６の高温ベークの前後における抵抗値を示す図である。相変化素子６としては、リセット、セット、および読出動作を行なった後のものを使用した。図８の横軸は、高温ベーク直前における相変化素子６の抵抗値を示している。図８の縦軸は、高温ベーク直後における相変化素子６の抵抗値を示している。図８中の直線Ｓ１は、傾きが１の直線である。図８から、高温ベークにより、相変化素子６の抵抗値が上昇していることが分かる。

このような現象が起こる理由の１つを次に説明する。図９は、リセット、セット、および読出動作時における相変化素子６の相変化材料層ＰＣおよび電極ＥＬの界面近傍のエネルギー準位を示す図である。相変化素子６は、相変化材料層ＰＣの一方側表面の一部の領域に一方電極ＥＬを生成し、他方側表面の全面に他方電極を生成したものである。相変化材料層ＰＣのうちの一方電極ＥＬと接触した領域は、相変化制御対象領域と呼ばれ、アモルファス状態または結晶状態に制御される。

図９において、Ｅｃは導電帯、Ｅｆ＿１はフェルミ準位、Ｅｖは価電子帯、Ｔは一方電極ＥＬと相変化材料層ＰＣの界面近傍に在る電子トラップサイト、ｅ＿１，ｅ＿２，ｅ＿３は電子である。リセット、セット、および読出の各動作期間中において、一方電極ＥＬに０Ｖが印加されるとともに相変化材料層ＰＣ側に正電圧が印加され、電子はｅ＿１→ｅ＿２→ｅ＿３の順で流れる。

図１０は、図９で示した動作が終了した後のエネルギー準位を示す図である。図１０では、一方電極ＥＬおよび相変化材料層ＰＣ側に電圧は印加されていない。図９で示した状態を経た結果、一方電極ＥＬと相変化材料層ＰＣの界面近傍のトラップサイトＴに電子ｅ＿２がトラップされる。また、相変化材料層ＰＣがアモルファス状態である場合、相変化材料層ＰＣの禁制帯の中にトラップされたホールｈ＿ａとトラップされた電子ｅ＿ａが存在する。

図１１は、図１０で示した状態を引続き放置した場合のエネルギー準位を示す図である。図１１に示すように、電子ｅ＿２がトラップサイトＴからデトラップしてホールｈ＿ａと再結合すると、相変化材料層ＰＣのフェルミ準位はＥｆ＿１からＥｆ＿２に変動し、併せて相変化材料層ＰＣ側のキャリアの経路が上述の再結合により塞がれる。その結果、相変化素子６の抵抗値は、図１０で示した場合よりも高くなる。その結果、図８で示したような抵抗変動が発生する。

一方、図１０のトラップサイトＴにトラップされた電子ｅ＿２が、放置およびベークを経て相変化材料層ＰＣの禁制帯中に在るホールｈ＿ａ以外の方向にデトラップした場合、電子ｅ＿２がトラップされていたサイトＴのエネルギー準位が下がることに起因し、相変化素子６の抵抗値が下がる現象が発生する。このような問題を抑制するため、本実施の形態１では、図７で示したディスチャージ動作を行ない、相変化材料層ＰＣと一方電極ＥＬの界面近傍に蓄積された電子を排除する。

図１２は、ディスチャージ動作を施した相変化素子６の高温ベークの前後における抵抗値を示す図であって、図８と対比される図である。相変化素子６としては、ディスチャージ動作後にリセット、セット、および読出動作を行ない、さらにディスチャージ動作を行なった後のものを使用した。

図８の測定と図１２の測定では、同じ相変化素子６を使用した。また図８の測定において、有意ではないレベルにまでベークに伴う抵抗値の変動が収束していることを確認し、次に図８の測定前に実施した時と同じ回数のディスチャージ、リセット、セット、読出、およびディスチャージ動作を行ない、その後に図１２の測定を実施している。

図８の測定と図１２の測定では、ベーク時間とベーク温度は同じである。また、ベーク直前における複数の相変化素子６の抵抗値については、その分散および抵抗値範囲が図８の測定と図１２の測定との間で有意差が無いように分布させている。図８の場合と同様に、図１２の横軸はベーク直前の相変化素子６の抵抗値を示し、縦軸はベーク後の相変化素子６の抵抗値を示す。直線Ｓ１は、傾き１の直線である。図８と比較して、図１２の場合、ベーク前後における抵抗値の変動が抑制されていることが分かる。

次に、このような効果が得られる理由について説明する。図１３は、ディスチャージ動作時における相変化素子６の相変化材料層ＰＣおよび電極ＥＬの界面近傍のエネルギー準位を示す図であって、図９と対比される図である。ディスチャージ動作時では、一方電極ＥＬ側から給電しないので、図９で示したような、一方電極ＥＬ側からトラップサイトＴへの新たな電子ｅ＿１の供給は無い。一方、相変化材料層ＰＣ側には正電圧ＶＢＬ＝Ｖｆを給電しているため、界面近傍のトラップサイトＴに元々在った電子ｅ＿３は、正電圧ＶＢＬ＝Ｖｆ側へ移動する。その結果、ディスチャージ動作の完了後、図１４に示すように、一方電極ＥＬと相変化材料層ＰＣの界面領域にトラップされた電子の量が低減される。これにより、その後の放置およびベークに伴う相変化素子６の抵抗変動を抑制している。

なお、図１０で示したトラップサイトＴに捕獲された電子ｅ＿２が、放置およびベークを経て相変化材料層ＰＣの禁制帯中に在るホールｈ＿ａ以外の方向にデトラップし、元々電子ｅ＿２がトラップされていたサイトＴのエネルギー準位が下がることに起因して相変化素子６の抵抗値が下がる現象も、その原因は図１０のトラップサイトＴへの電子ｅ＿２の蓄積である。ディスチャージ動作を適用することにより、図１５に示すように、この電子ｅ＿２の蓄積も低減させることができる。したがって、ディスチャージ動作を行なうことにより、このような現象に伴う抵抗変動も抑制させることができる。

また、相変化素子６の抵抗変動が発生する原因、およびディスチャージ動作の効果は、図１６に示すように、一方電極ＥＬと相変化材料層ＰＣの界面に表面準位ＳＬＥが在る相変化素子６や、図１７に示すように、一方電極ＥＬと相変化材料層ＰＣ素子の間に絶縁層ＩＬを挟んだ構造の相変化素子６でも同じである。

なお、この実施の形態１では、本発明が、ＮチャネルＭＯＳトランジスタ５と相変化素子６とが電気的に直列に接続された構成のメモリセルに適用された場合について説明したが、この発明は、他の構成のメモリセルにも適用可能である。

たとえば、ＮチャネルＭＯＳトランジスタ５をＰチャネルＭＯＳトランジスタと置換してもよいし、図１８に示すように、ＮチャネルＭＯＳトランジスタ５をバイポーラトランジスタ７と置換してもよい。バイポーラトランジスタ７のベースＢはワード線電圧ＶＷＬを受け、そのコレクタＣは相変化素子６の一方電極ＥＬに接続され、そのエミッタＥはソース電圧ＶＳＬを受ける。

また、本発明は、図１９に示すように、相変化素子６と、その両端の２つの端子８，９のみで構成されたメモリセルに対しても適用できる。端子８は相変化素子６の一方電極ＥＬに接続され、端子９は相変化素子６の他方電極に接続される。２端子８，９のうちのいずれか一方の端子をオープン状態（フローティング状態、ハイインピーダンス状態）にし、他方の端子に給電すれば、それがディスチャージ動作となる。たとえば、一方端子８をオープン状態とし、他方端子９を正電圧にした場合、一方電極ＥＬと相変化材料層ＰＣの界面領域のエネルギー準位図は図１３である。この動作を経て図１４の状態を実現できる。また、他方端子９をオープン状態とし、一方端子８を正電圧にした場合、一方電極ＥＬと相変化材料層ＰＣの界面領域のエネルギー準位図は図１５になる。図１５に示すように、元々トラップサイトＴに在った電子ｅ＿４をデトラップさせ、その結果図１４の状態を実現でき、図１１に示す現象に因る相変化素子６の抵抗変動を抑制できる。

また、本発明は、図２０に示すように、端子８，９間にダイオード１０と相変化素子６が電気的に直列に接続された構成のメモリセルに対しても適用できる。このメモリセルは、図２のＮチャネルＭＯＳトランジスタ５の基板ＳＵＢとドレインＤから相変化素子６の他方電極までの領域を切り出したものに相当する。このメモリセルでは、ダイオード１０のアノードが端子８に接続され、ダイオード１０のカソードが相変化素子６の一方電極ＥＬに接続されている。図１３の説明で述べた理由に基づき、ダイオード１０にとって逆バイアスとなるよう、一方端子８の電圧よりも他方端子９の電圧を相対的に高くすることにより、ディスチャージ動作を行なうことができる。

また、一方端子８をオープン状態にするとともに他方端子９を正電圧にすることにより、ディスチャージ動作を行なうことができる。また、他方端子９をオープン状態にするとともに一方端子８を負電圧にすることにより、ディスチャージ動作を行なうことができる。また、図１５で述べた理由に基づき、ダイオード１０にとって順バイアスとなるよう、他方端子９をオープン状態にするとともに一方端子８を正電圧にすることにより、あるいは一方端子８をオープン状態にするとともに他方端子９を負電圧にすることにより、ディスチャージ動作を行なうことができる。

また、本発明は、図２１に示すように、端子９，８間に相変化素子６とダイオード１０が電気的に直列に接続された構成のメモリセルに対しても適用できる。このメモリセルでは、ダイオード１０のカソードが端子８に接続され、ダイオード１０のアノードが相変化素子６の一方電極ＥＬに接続されている。

このメモリセルでは、図１５で述べた理由に基づき、ダイオード１０にとって逆バイアスとなるよう、一方端子８よりも相対的に負の電圧を他方端子９側に供給し、または他方端子９よりも相対的に正の電圧を一方端子８側に供給することにより、ディスチャージ動作を行なうことができる。また、一方端子８をオープン状態にするとともに他方端子９を負電圧にすることにより、または他方端子９をオープン状態にするとともに一方端子８を正電圧にすることにより、ディスチャージ動作を行なうことができる。また、図１３で述べた理由に基づき、ダイオード１０にとって順バイアスとなるよう、他方端子９をオープン状態にするとともに一方端子８を負電圧にし、または一方端子８をオープン状態にするとともに他方端子９を正電圧にすることにより、ディスチャージ動作を行なうことができる。

[実施の形態２]
図２２は、この発明の実施の形態２による相変換メモリの全体構成を示す回路ブロック図である。図２２において、この相変換メモリはメモリアレイＭＡを備える。メモリアレイＭＡは、複数行複数列に配置された複数のメモリセルＭＭ＜０，０＞〜ＭＭ＜ｘ，ｎ（ｙ＋１）＋ｙ＞と、それぞれ複数行に対応して設けられた複数のワード線ＷＬ＜０＞〜ＷＬ＜ｘ＞と、それぞれ複数列に対応して設けられた複数のビット線ＢＬ＜０＞〜ＢＬ＜ｎ（ｙ＋１）＋ｙ＞とを含む。ただし、ｘ，ｙ，ｎの各々は自然数である。ビット線ＢＬ＜０＞〜ＢＬ＜ｎ（ｙ＋１）＋ｙ＞は、（ｙ＋１）本ずつ（ｎ＋１）個のビット線グループに分割されている。

各メモリセルＭＭは、図２で示したものと同じ構成であり、ＮチャネルＭＯＳトランジスタ５と相変化素子６を含む。ＮチャネルＭＯＳトランジスタ５のゲートは対応のワード線ＷＬに接続され、そのソースは接地電圧ＶＳＳ（０Ｖ）を受け、そのドレインは相変化素子６を介して対応のビット線ＢＬに接続されている。

また、この相変換メモリは、ＸデコーダＸＤＥＣと、それぞれワード線ＷＬ＜０＞〜ＷＬ＜ｘ＞に対応して設けられたワード線ドライバＷＬＤ＜０＞〜ＷＬＤ＜ｘ＞とを備える。ＸデコーダＸＤＥＣは、入力されたアドレス信号に従って、内部行アドレス信号Ｘａｄｄ＜０＞〜Ｘａｄｄ＜ｘ＞のうちのいずれかの信号を活性化レベルの「Ｈ」レベルにする。

各ワード線ドライバＷＬＤは、インバータ１１，１４およびＮＡＮＤゲート１２，１３を含む論理回路で構成される。各ワード線ドライバＷＬＤは、対応の内部行アドレス信号Ｘａｄｄが「Ｈ」レベルにされ、Ｘ全選択信号ＸＡＬＬＳが「Ｈ」レベルにされ、かつＸ全非選択信号ＸＵＮＳが「Ｈ」レベルにされた場合、リードライトパルスＲＷＰに従って、ワード線ＷＬを選択レベルの「Ｈ」レベルに立ち上げる。

また、各ワード線ドライバＷＬＤは、Ｘ全選択信号ＸＡＬＬＳが「Ｌ」レベルにされ、Ｘ全非選択信号ＸＵＮＳが「Ｈ」レベルにされ、かつリードライトパルスＲＷＰが「Ｈ」レベルにされた場合は、全ワード線ＷＬ＜０＞〜ＷＬ＜ｘ＞を選択レベルの「Ｈ」レベルに立ち上げる。また、各ワード線ドライバＷＬＤは、Ｘ全非選択信号ＸＵＮＳが「Ｌ」レベルにされた場合は、全ワード線ＷＬ＜０＞〜ＷＬ＜ｘ＞を非選択レベルの「Ｌ」レベルにする。

また、この相変換メモリは、それぞれｎ＋１個のビット線グループに対応して設けられたＹスイッチＹＳＷ＜０＞〜ＹＳＷ＜ｎ＞を備える。ＹスイッチＹＳＷ＜０＞〜ＹＳＷ＜ｎ＞は、それぞれノードＢＬＳＡ＜０＞〜ＢＬＳＡ＜ｎ＞に接続されている。各ＹスイッチＹＳＷは、それぞれ対応の（ｙ＋１）本のビット線ＢＬと対応のノードＢＬＳＡとの間に接続されたＰチャネルＭＯＳトランジスタＹＳＷＰ＜０＞〜ＹＳＷＰ＜ｙ＞と、それぞれ対応の（ｙ＋１）本のビット線ＢＬと対応のノードＢＬＳＡとの間に接続されたＮチャネルＭＯＳトランジスタＹＳＷＮ＜０＞〜ＹＳＷＮ＜ｙ＞とを含む。ＰチャネルＭＯＳトランジスタＹＳＷＰ＜０＞〜ＹＳＷＰ＜ｙ＞のゲートはそれぞれビット線選択信号ＹＢ＜０＞〜ＹＢ＜ｙ＞を受け、ＮチャネルＭＯＳトランジスタＹＳＷＮ＜０＞〜ＹＳＷＮ＜ｙ＞のゲートはそれぞれビット線選択信号ＹＴ＜０＞〜ＹＴ＜ｙ＞を受ける。ビット線選択信号ＹＢ＜０＞〜ＹＢ＜ｙ＞は、それぞれビット線選択信号ＹＴ＜０＞〜ＹＴ＜ｙ＞の反転信号である。ビット線選択時は、ビット線選択信号ＹＴ＜０＞〜ＹＴ＜ｙ＞のうちの１つまたは全部が「Ｈ」レベルにされる。したがって、ＹスイッチＹＳＷ＜０＞〜ＹＳＷ＜ｎ＞により、ノードＢＬＳＡ＜０＞〜ＢＬＳＡ＜ｎ＞の各々に１本または（ｎ＋１）本のビット線ＢＬが接続される。

また、この相変換メモリは、ＹデコーダＹＤＥＣと、それぞれビット線選択信号ＹＢ＜０＞〜ＹＢ＜ｙ＞，ＹＴ＜０＞〜ＹＴ＜ｙ＞に対応して設けられたＹドライバＹＤ＜０＞〜ＹＤ＜ｙ＞を備える。ＹデコーダＹＤＥＣは、入力されたアドレス信号に従って、内部列アドレス信号Ｙａｄｄ＜０＞〜Ｙａｄｄ＜ｙ＞のうちのいずれかの信号を活性化レベルの「Ｈ」レベルにする。

各ＹドライバＹＤは、インバータ１５，１８およびＮＡＮＤゲート１６，１７を含む論理回路で構成される。各ＹドライバＹＤは、Ｙ全選択信号ＹＡＬＬＳが「Ｈ」レベルにされ、かつＹ全非選択信号ＹＵＮＳが「Ｈ」レベルにされた場合、対応の内部列アドレス信号Ｙａｄｄが活性化レベルの「Ｈ」レベルにされたことに応じて、対応のビット線選択信号ＹＢ，ＹＴをそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにする。この場合は、ノードＢＬＳＡ＜０＞〜ＢＬＳＡ＜ｎ＞の各々に１本のビット線ＢＬが接続される。

また、各ＹドライバＹＤは、Ｙ全選択信号ＹＡＬＬＳが「Ｌ」レベルにされ、かつＹ全非選択信号ＹＵＮＳが「Ｈ」レベルにされた場合、対応のビット線選択信号ＹＢ，ＹＴをそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにする。この場合は、ノードＢＬＳＡ＜０＞〜ＢＬＳＡ＜ｎ＞の各々に（ｎ＋１）本のビット線ＢＬが接続される。

また、各ＹドライバＹＤは、非選択信号ＹＵＮＳが「Ｌ」レベルの場合、対応のビット線選択信号ＹＢ，ＹＴをそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにする。この場合は、ビット線ＢＬ＜０＞〜ＢＬ＜ｎ（ｙ＋１）＋ｙ＞とノードＢＬＳＡ＜０＞〜ＢＬＳＡ＜ｎ＞は接続されない。

また、この相変化メモリは、それぞれノードＢＬＳＡ＜０＞〜ＢＬＳＡ＜ｎ＞に接続されたライト／ディスチャージ回路ＢＬＳＷ＜０＞〜ＢＬＳＷ＜ｎ＞および読出用センスアンプＳＡ＜０＞〜ＳＡ＜ｎ＞と、ライト／ディスチャージパルス生成回路１９とを備える。ライト／ディスチャージ回路ＢＬＳＷ＜０＞〜ＢＬＳＷ＜ｎ＞は、それぞれパルス信号ＢＬＶ１＜０＞〜ＢＬＶ１＜ｎ＞、ＢＬＶ２＜０＞〜ＢＬＶ２＜ｎ＞、ＢＬＶＮ＜０＞〜ＢＬＶＮ＜ｎ＞によって制御される。

各ライト／ディスチャージ回路ＢＬＳＷは、図２３に示すように、ＰチャネルＭＯＳトランジスタＱ１，Ｑ２およびＮチャネルＭＯＳトランジスタＱ３を含む。ＰチャネルＭＯＳトランジスタＱ１，Ｑ２のソースはそれぞれ電圧Ｖ１，Ｖ２を受け、それらのゲートはそれぞれパルス信号ＢＬＶ１，ＢＬＶ２を受け、それらのドレインはともにノードＢＬＳＡに接続される。ＮチャネルＭＯＳトランジスタＱ３のドレインはノードＢＬＳＡに接続され、そのゲートはパルス信号ＢＬＶＮを受け、そのソースは接地電圧ＶＳＳ（０Ｖ）を受ける。

パルス信号ＢＬＶ１，ＢＬＶ２，ＢＬＶＮがそれぞれ「Ｌ」レベル、「Ｈ」レベルおよび「Ｌ」レベルの場合は、ＰチャネルＭＯＳトランジスタＱ１が導通してノードＢＬＳＡは電圧Ｖ１になる。パルス信号ＢＬＶ１，ＢＬＶ２，ＢＬＶＮがそれぞれ「Ｈ」レベル、「Ｌ」レベルおよび「Ｌ」レベルの場合は、ＰチャネルＭＯＳトランジスタＱ２が導通してノードＢＬＳＡは電圧Ｖ２になる。パルス信号ＢＬＶ１，ＢＬＶ２，ＢＬＶＮがともに「Ｈ」レベルの場合は、ＮチャネルＭＯＳトランジスタＱ３が導通してノードＢＬＳＡは０Ｖになる。パルス信号ＢＬＶ１，ＢＬＶ２，ＢＬＶＮがそれぞれ「Ｈ」レベル、「Ｈ」レベルおよび「Ｌ」レベルの場合は、トランジスタＱ１〜Ｑ３がともに非導通になってノードＢＬＳＡはオープン状態にされる。

読出用センスアンプＳＡは、読出動作時に対応のノードＢＬＳＡに所定の電圧を印加し、対応のトランジスタＹＳＷＮ，ＹＳＷＰ、ビット線ＢＬ、およびメモリセルＭＭを介して接地電圧ＶＳＳのラインに流れる電流に基づいて、そのメモリセルＭＭの記憶データを読み出す。

ライト／ディスチャージパルス生成回路１９は、書換モード信号および書換データ信号に従って、Ｘ全選択信号ＸＡＬＬＳ、Ｘ全非選択信号ＸＵＮＳ、Ｙ全選択信号ＹＡＬＬＳ、Ｙ全非選択信号ＹＵＮＳ、リードライトパルスＲＷＰ、パルス信号ＢＬＶ１＜０＞〜ＢＬＶ１＜ｎ＞、ＢＬＶ２＜０＞〜ＢＬＶ２＜ｎ＞、ＢＬＶＮ＜０＞〜ＢＬＶＮ＜ｎ＞を生成する。

図２４は、ライト／ディスチャージパルス生成回路１９の要部を示す回路ブロック図である。図２４において、ライト／ディスチャージパルス生成回路１９は、それぞれライト／ディスチャージ回路ＢＬＳＷ＜０＞〜ＢＬＳＷ＜ｎ＞に対応して設けられたパルス生成回路２０．０〜２０．ｎと、ＯＲゲート３３とを含む。

パルス生成回路２０．０〜２０．ｎは、それぞれ、書換モード信号に含まれる書込活性信号ＷＥＡ＜０＞〜ＷＥＡ＜ｎ＞と、書換データ信号に含まれる書込データ入力信号ＤＡＴＡＩＮ＜０＞〜ＤＡＴＡＩＮ＜ｎ＞とに応答して、パルス信号ＢＬＶ１＜０＞〜ＢＬＶ１＜ｎ＞、ＢＬＶ２＜０＞〜ＢＬＶ２＜ｎ＞、ＢＬＶＮ＜０＞〜ＢＬＶＮ＜ｎ＞を生成する。

各パルス生成回路２０は、遅延回路２１，２４，２６、インバータ２２、ＯＲゲート２３，２５，２８，２９、ＡＮＤゲート２７，３１、ＮＡＮＤゲート３０、およびゲート回路３２を含む。遅延回路２１は、書込活性信号ＷＥＡを遅延させて信号ＷＥＡ１を生成する。インバータ２２は、信号ＷＥＡ１を反転させて信号ＷＥＡ２を生成する。ＯＲゲート２３は、書込活性信号ＷＥＡとインバータ２２の出力信号ＷＥＡ２の論理和信号ＷＥＡ３を生成する。遅延回路２４は、ＯＲゲート２３の出力信号ＷＥＡ３を遅延させて信号ＷＥＡ４を生成する。

ＯＲゲート２５は、遅延回路２１の出力信号ＷＥＡ１と、書込活性信号ＷＥＡと、書込データ入力信号ＤＡＴＡＩＮとの論理和信号ＷＥＡ５を生成する。遅延回路２６は、ＯＲゲート２５の出力信号ＷＥＡ５を遅延させて信号ＷＥＡ６を生成する。ＡＮＤゲート２７は、信号ＷＥＡ３〜ＷＥＡ６の論理積信号をパルス信号ＢＬＶＮとして出力する。

ＯＲゲート２８は、信号ＷＥＡ３，ＷＥＡ４の論理和信号ＷＥＡ８を生成する。ＯＲゲート２９は、信号ＷＥＡ５，ＷＥＡ６の論理和信号ＷＥＡ９を生成する。ＮＡＮＤゲート３０は、信号ＷＥＡ８，ＷＥＡ９の論理積信号の反転信号ＷＥＡ１０を生成する。ＡＮＤゲート３１は、信号ＷＥＡ８，ＷＥＡ９の論理積信号をパルス信号ＢＬＶ１として出力する。ゲート回路３２は、パルス信号ＢＬＶ１とパルス信号ＢＬＶＮの反転信号との論理積信号の反転信号をパルス信号ＢＬＶ２として出力する。ＯＲゲート３３は、パルス生成回路２０．０〜２０．ｎで生成された信号ＷＥＡ１０＜０＞〜ＷＥＡ１０＜ｎ＞の論理和信号をリードライトパルスＲＷＰとして出力する。

図２５は、図２２〜２４で示した相変化メモリの動作を示すタイムチャートである。図２５では、パルス生成回路２０．０に対応する部分の動作が示されている。書込データ入力信号ＤＡＴＡＩＮ＜０＞のレベルによって波形が変化する信号については、書込データ入力信号ＤＡＴＡＩＮ＜０＞が「Ｈ」レベルの場合の動作（リセット動作）は点線および実線で示され、書込データ入力信号ＤＡＴＡＩＮ＜０＞が「Ｌ」レベルの場合の動作（セット動作）は実線のみで示されている。また、図中の「ＤＣ」は、ディスチャージ動作を示している。

図２５において、書込活性信号ＷＥＡ＜０＞が所定時間だけ活性化レベルの「Ｌ」レベルにされる。書込活性信号ＷＥＡ＜０＞は、遅延回路２１によって遅延されて信号ＷＥＡ１＜０＞となる。信号ＷＥＡ１＜０＞は、インバータ２２によって反転および遅延されて信号ＷＥＡ２＜０＞となる。信号ＷＥＡ＜０＞，ＷＥＡ２＜０＞の論理和信号が信号ＷＥＡ３＜０＞となる。信号ＷＥＡ３＜０＞は、遅延回路２４によって遅延されて信号ＷＥＡ４＜０＞となる。

書込データ入力信号ＤＡＴＡＩＮ＜０＞が「Ｌ」レベルの場合、信号ＷＥＡ＜０＞，ＷＥＡ１＜０＞の論理和信号が信号ＷＥＡ５＜０＞となる。信号ＷＥＡ５＜０＞は、遅延回路２６によって遅延されて信号ＷＥＡ６＜０＞となる。信号ＷＥＡ３〜ＷＥＡ６の論理積信号がパルス信号ＢＬＶＮ＜０＞となる。パルス信号ＢＬＶＮ＜０＞は、書込活性信号ＷＥＡ＜０＞の立下りエッジから信号ＷＥＡ６＜０＞の立ち上がりエッジまでの期間で「Ｌ」レベルになり、この期間において図２３のＮチャネルＭＯＳトランジスタＱ３が非導通になる。

また、信号ＷＥＡ３＜０＞，ＷＥＡ４＜０＞の論理和信号が信号ＷＥＡ８＜０＞となる。信号ＷＥＡ５＜０＞，ＷＥＡ６＜０＞の論理和信号が信号ＷＥＡ９＜０＞となる。信号ＷＥＡ８＜０＞，ＷＥＡ９＜０＞の論理積信号がパルス信号ＢＬＶ１＜０＞となる。パルス信号ＢＬＶ１＜０＞は、信号ＷＥＡ８＜０＞の立下りエッジから信号ＷＥＡ９＜０＞の立ち上がりエッジまでの期間で「Ｌ」レベルになり、この期間において図２３のＰチャネルＭＯＳトランジスタＱ１が導通し、ノードＢＬＳＡ＜０＞に電圧Ｖ１が与えられる。

パルス信号ＢＬＶ２＜０＞は、パルス信号ＢＬＶＮ＜０＞の立下りエッジからパルス信号ＢＬＶ１＜０＞の立下りエッジまでの期間と、パルス信号ＢＬＶ１＜０＞の立ち上がりエッジからパルス信号ＢＬＶＮ＜０＞の立ち上がりエッジまでの期間とで「Ｌ」レベルになり、両方の期間において図２３のＰチャネルＭＯＳトランジスタＱ２が導通し、ノードＢＬＳＡ＜０＞に電圧Ｖ２が与えられる。

また、内部列アドレス信号Ｙａｄｄ＜０＞、Ｙ全選択信号ＹＡＬＬＳ、Ｙ全非選択信号ＹＵＮＳがともに「Ｈ」レベルにされる。これにより、ビット線選択信号ＹＢ＜０＞，ＹＴ＜０＞がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされ、図２２のトランジスタＹＳＷＰ＜０＞，ＹＳＷＮ＜０＞がともに導通し、ビット線ＢＬ＜０＞とノードＢＬＳＡ＜０＞とが電気的に接続される。したがって、ビット線ＢＬ＜０＞の電圧は、ノードＢＬＳＡ＜０＞の電圧と同様に変化する。

また、信号ＷＥＡ８＜０＞，ＷＥＡ９＜０＞の論理積信号の反転信号が信号ＷＥＡ１０＜０＞となり、信号ＷＥＡ１０＜０＞がリードライトパルスＲＷＰとなる。リードライトパルスＲＷＰは、パルス信号ＢＬＶ１＜０＞の反転信号である。また、内部行アドレス信号Ｘａｄｄ＜０＞、Ｘ全選択信号ＸＡＬＬＳ、Ｘ全非選択信号ＸＵＮＳがともに「Ｈ」レベルにされる。したがって、図２２のワード線ドライバＷＬＤ＜０＞により、リードライトパルスＲＷＰが「Ｈ」レベルの期間においてワード線ＷＬ＜０＞が選択レベルの「Ｈ」レベルにされる。

したがって、リードライトパルスＲＷＰが「Ｈ」レベルの期間においては、ワード線ＷＬ＜０＞が選択レベルの「Ｈ」レベルにされるとともに、ビット線ＢＬ＜０＞に電圧Ｖ１が印加され、メモリセルＭＭ＜０，０＞の相変化素子６に対してセット動作が行なわれる。また、セット動作の直前および直後の両方の期間において、ワード線ＷＬ＜０＞が非選択レベルの「Ｌ」レベルにされるとともに、ビット線ＢＬ＜０＞に電圧Ｖ２が印加され、メモリセルＭＭ＜０，０＞の相変化素子６に対してディスチャージ動作が行なわれる。このとき、ビット線ＢＬ＜０＞に接続された他のメモリセルＭＭ＜１，０＞〜ＭＭ＜ｘ，０＞の相変化素子６に対してもディスチャージ動作が行なわれる。

したがって、相変化メモリ全体では、（ｎ＋１）本のビット線ＢＬに対応するメモリセルＭＭの相変化素子６に対してディスチャージ動作が同時に行なわれる。また、Ｙ全選択信号ＹＡＬＬＳを「Ｌ」レベルにするとともにＹ全非選択信号ＹＵＮＳを「Ｈ」レベルにして全ビット線ＢＬを選択した場合は、全メモリセルＭＭの相変化素子６に対してディスチャージ動作が同時に行なわれる。

また、書込データ入力信号ＤＡＴＡＩＮ＜０＞が「Ｈ」レベルの場合、信号ＷＥＡ５＜０＞，ＷＥＡ６＜０＞，ＷＥＡ９＜０＞が「Ｈ」レベルに固定される。パルス信号ＢＬＶＮ＜０＞は、信号ＷＥＡ３＜０＞，ＷＥＡ４＜０＞の論理積信号となる。パルス信号ＢＬＶＮ＜０＞は、書込活性信号ＷＥＡ＜０＞の立下りエッジから信号ＷＥＡ４＜０＞の立ち上がりエッジまでの期間で「Ｌ」レベルになり、この期間において図２３のＮチャネルＭＯＳトランジスタＱ３が非導通になる。この期間は、書込データ入力信号ＤＡＴＡＩＮ＜０＞が「Ｌ」レベルの場合に比べて短くなる。これは、図３〜図５で示したように、リセット動作において相変化素子６に電流を流す時間は、セット動作において相変化素子６に電流を流す期間よりも短いことに対応している。

また、パルス信号ＢＬＶ１＜０＞が「Ｌ」レベルにされる期間と、パルス信号ＢＬＶ２＜０＞が「Ｈ」レベルにされる期間も短くなる。しかし、パルス信号ＢＬＶ２＜０＞が「Ｈ」レベルにされる期間の直前および直後の両方で、パルス信号ＢＬＶ２＜０＞が「Ｌ」レベルにされることに変わりはない。また、信号ＷＥＡ９＜０＞が「Ｈ」レベルに固定された結果、信号ＷＥＡ１０＜０＞およびリードライトパルスＲＷＰのパルス幅も短くなる。

リードライトパルスＲＷＰが「Ｈ」レベルの期間においては、ワード線ＷＬ＜０＞が選択レベルの「Ｈ」レベルにされるとともに、ビット線ＢＬ＜０＞に電圧Ｖ１が印加され、メモリセルＭＭ＜０，０＞の相変化素子６に対してリセット動作が行なわれる。なお、セット動作時とリセット動作時では、図示しない切換回路によって電圧Ｖ１のレベルは切換えられている。

また、リセット動作の直前および直後の両方の期間において、ワード線ＷＬ＜０＞が非選択レベルの「Ｌ」レベルにされるとともに、ビット線ＢＬ＜０＞に電圧Ｖ２が印加され、メモリセルＭＭ＜０，０＞の相変化素子６に対してディスチャージ動作が行なわれる。このとき、ビット線ＢＬ＜０＞に接続された他のメモリセルＭＭ＜１，０＞〜ＭＭ＜ｘ、０＞の相変化素子６に対してもディスチャージ動作が行なわれる。また、Ｙ全選択信号ＹＡＬＬＳを「Ｌ」レベルにするとともにＹ全非選択信号ＹＵＮＳを「Ｈ」レベルにして全ビット線ＢＬを選択した場合は、全メモリセルＭＭの相変化素子６に対してディスチャージ動作が同時に行なわれる。

この実施の形態２においては、セット動作の直前および直後の両方と、リセット動作の直前および直後の両方においてディスチャージ動作を行なうので、相変化素子６の抵抗変動を抑制することができる。

（変更例１）
図２６は、実施の形態２の変更例１を示す回路ブロック図であって、図２４と対比される図である。図２６において、この変更例１では、パルス生成回路２０．０〜２０．ｎがそれぞれパルス生成回路３５．０〜３５．ｎと置換される。パルス生成回路３５は、パルス生成回路２０からＡＮＤゲート３１およびゲート回路３２を除去したものである。ＡＮＤゲート２７の出力信号は、パルス信号ＢＬＶ１，ＢＬＶＮとして使用される。パルス信号ＢＬＶ２は生成されない。図２３のＰチャネルＭＯＳトランジスタＱ２は、非導通状態に固定されるか、除去される。

図２７は、この変更例１の動作を示すタイムチャートであって、図２５と対比される図である。図２７において、ノードＢＬＳＡ＜０＞は、パルス信号ＢＬＶ１＜０＞，ＢＬＶＮ＜０＞が「Ｈ」レベルの場合は０Ｖとなり、パルス信号ＢＬＶ１＜０＞，ＢＬＶＮ＜０＞が「Ｌ」レベルの場合は電圧Ｖ１となる。

したがって、この変更例１では、セット動作時（またはリセット動作時）にビット線ＢＬ＜０＞に印加される電圧と、ディスチャージ動作時にビット線ＢＬ＜０＞に印加される電圧は同じ電圧Ｖ１にされる。なお、セット動作の直前および直後の両方と、リセット動作の直前および直後の両方においてディスチャージ動作を行なう点は、実施の形態２と同じである。

（変更例２）
図２８は、実施の形態２の変更例２を示す回路ブロック図であって、図２６と対比される図である。図２８において、この変更例２では、パルス生成回路３５．０〜３５．ｎがそれぞれパルス生成回路３６．０〜３６．ｎと置換される。パルス生成回路３６は、パルス生成回路３５の遅延回路２４，２６、ＡＮＤゲート２７、ＯＲゲート２８，２９、およびＮＡＮＤゲート３０を除去し、ＡＮＤゲート３７、インバータ３８、および遅延回路３９を設けたものである。

ＡＮＤゲート３７は、ＯＲゲート２３，２５の出力信号ＷＥＡ３，ＷＥＡ５の論理積信号ＷＥＡ７を生成する。インバータ３８は、ＡＮＤゲート３７の出力信号ＷＥＡ７の反転信号ＷＥＡ１０を生成してＯＲゲート３３に与える。遅延回路３９は、ＡＮＤゲート３７の出力信号ＷＥＡ７を遅延させてパルス信号ＢＬＶ１，ＢＬＶＮを生成する。

図２９は、この変更例２の動作を示すタイムチャートであって、図２７と対比される図である。図２９において、信号ＷＥＡ３＜０＞，ＷＥＡ５＜０＞の論理積信号が信号ＷＥＡ７＜０＞となる。信号ＷＥＡ７＜０＞の反転信号ＷＥＡ１０がライトリードパルスＲＷＰとなる。ワード線ＷＬ＜０＞は、ライトリードパルスＲＷＰに応答して選択レベルの「Ｈ」レベルにされる。

また、信号ＷＥＡ７＜０＞が遅延されてパルス信号ＢＬＶ１＜０＞，ＢＬＶＮ＜０＞となる。ノードＢＬＳＡ＜０＞は、パルス信号ＢＬＶ１＜０＞，ＢＬＶＮ＜０＞が「Ｈ」レベルの場合は０Ｖとなり、パルス信号ＢＬＶ１＜０＞，ＢＬＶＮ＜０＞が「Ｌ」レベルの場合は電圧Ｖ１となる。

したがって、この変更例２では、ワード線ＷＬ＜０＞が「Ｈ」レベルにされた後にビット線ＢＬ＜０＞が電圧Ｖ１にされ、ワード線ＷＬ＜０＞が「Ｌ」レベルにされた後にビット線ＢＬ＜０＞が０Ｖにされ、セット動作の直後と、リセット動作の直後においてディスチャージ動作が行なわれる。また、セット動作時（またはリセット動作時）にビット線ＢＬ＜０＞に印加される電圧と、ディスチャージ動作時にビット線ＢＬ＜０＞に印加される電圧は同じ電圧Ｖ１にされる。

（変更例３）
図３０は、実施の形態２の変更例３を示す回路ブロック図であって、図２８と対比される図である。図３０において、この変更例３では、パルス生成回路３６．０〜３６．ｎがそれぞれパルス生成回路４０．０〜４０．ｎと置換される。パルス生成回路４０は、パルス生成回路３６の遅延回路３９を除去し、インバータ４１、ＮＡＮＤゲート４２、遅延回路４３、およびＡＮＤゲート４４を設けたものである。

インバータ４１は、書込活性信号ＷＥＡを反転および遅延させて信号ＷＥＡ１１を生成する。ＮＡＮＤゲート４２は、信号ＷＥＡ，ＷＥＡ１１の論理積信号の反転信号を生成する。遅延回路４３は、ＮＡＮＤゲート４２の出力信号を遅延させてパルス信号ＢＬＶ２を生成する。ＡＮＤゲート３７の出力信号ＷＥＡ７は、パルス信号ＢＬＶ１となる。ＡＮＤゲート４４は、パルス信号ＢＬＶ１，ＢＬＶ２の論理積信号をパルス信号ＢＬＶＮとして出力する。

図３１は、この変更例３の動作を示すタイムチャートであって、図２９と対比される図である。図３１において、信号ＷＥＡ３＜０＞，ＷＥＡ５＜０＞の論理積信号ＷＥＡ７＜０＞がパルス信号ＢＬＶ１＜０＞となる。また、書込活性信号ＷＥＡ＜０＞がインバータ４１によって反転および遅延されて信号ＷＥＡ１１＜０＞となる。信号ＷＥＡ＜０＞，ＷＥＡ１１＜０＞の論理積信号の反転信号が遅延回路４３によって遅延されてパルス信号ＢＬＶ２＜０＞となる。パルス信号ＢＬＶ１＜０＞，ＢＬＶ２＜０＞の論理積信号がパルス信号ＢＬＶＮ＜０＞となる。

したがって、この変更例３では、ワード線ＷＬ＜０＞が「Ｈ」レベルにされるのと同時にビット線ＢＬ＜０＞が電圧Ｖ１にされ、ワード線ＷＬ＜０＞が「Ｌ」レベルにされるのと同時にビット線ＢＬ＜０＞が０Ｖにされ、その後にビット線ＢＬ＜０＞が電圧Ｖ２にされる。よって、セット動作の完了後のセット動作とは独立した期間と、リセット動作の完了後のリセット動作とは独立した期間とにおいてディスチャージ動作が行なわれる。また、セット動作時（またはリセット動作時）にはビット線ＢＬ＜０＞に電圧Ｖ１が印加され、ディスチャージ動作時にはビット線ＢＬ＜０＞に電圧Ｖ２が印加される。

（変更例４）
図３２は、実施の形態２の変更例４を示す回路ブロック図であって、図２８と対比される図である。図３２において、この変更例４では、パルス生成回路３６．０〜３６．ｎがそれぞれパルス生成回路４５．０〜４５．ｎと置換される。パルス生成回路４５は、パルス生成回路３６の遅延回路３９を除去し、遅延回路４６を設けたものである。

ＡＮＤゲート３７の出力信号ＷＥＡ７は、パルス信号ＢＬＶ１，ＢＬＶＮとなる。遅延回路４６は、ＡＮＤゲート３７の出力信号ＷＥＡ７を遅延させて信号ＷＥＡ１２を生成する。インバータ３８は、遅延回路４６の出力信号ＷＥＡ１２の反転信号ＷＥＡ１０を生成してＯＲゲート３３に与える。

図３３は、この変更例４の動作を示すタイムチャートであって、図２９と対比される図である。図３３において、信号ＷＥＡ３＜０＞，ＷＥＡ５＜０＞の論理積信号信号ＷＥＡ７＜０＞がパルス信号ＢＬＶ１＜０＞，ＢＬＶＮ＜０＞となる。ノードＢＬＳＡ＜０＞は、パルス信号ＢＬＶ１＜０＞，ＢＬＶＮ＜０＞が「Ｈ」レベルの場合は０Ｖとなり、パルス信号ＢＬＶ１＜０＞，ＢＬＶＮ＜０＞が「Ｌ」レベルの場合は電圧Ｖ１となる。信号ＷＥＡ７＜０＞の遅延信号の反転信号ＷＥＡ１０がライトリードパルスＲＷＰとなる。ワード線ＷＬ＜０＞は、ライトリードパルスＲＷＰに応答して選択レベルの「Ｈ」レベルにされる。

したがって、この変更例４では、ビット線ＢＬ＜０＞が電圧Ｖ１にされた後にワード線ＷＬ＜０＞が「Ｈ」レベルにされ、ビット線ＢＬ＜０＞が０Ｖにされた後にワード線ＷＬ＜０＞が「Ｌ」レベルにされ、セット動作の直前と、リセット動作の直前においてディスチャージ動作が行なわれる。また、セット動作時（またはリセット動作時）にビット線ＢＬ＜０＞に印加される電圧と、ディスチャージ動作時にビット線ＢＬ＜０＞に印加される電圧は同じ電圧Ｖ１にされる。

（変更例５）
図３４は、実施の形態２の変更例５を示す回路ブロック図であって、図３０と対比される図である。図３４において、この変更例５では、パルス生成回路４０．０〜４０．ｎがそれぞれパルス生成回路４７．０〜４７．ｎと置換される。パルス生成回路４７は、パルス生成回路４０の遅延回路４３およびＮＡＮＤゲート４２を除去し、遅延回路４８およびＯＲゲート４９を設けたものである。

遅延回路４８は、ＡＮＤゲート３７の出力信号ＷＥＡ７＜０＞を遅延させてパルス信号ＢＬＶ１＜０＞を生成する。インバータ３８は、パルス信号ＢＬＶ１＜０＞の反転信号ＷＥＡ１０を生成してＯＲゲート３０に与える。ＯＲゲート４９は、書込活性信号ＷＥＡおよび信号ＷＥＡ１１の論理和信号をパルス信号ＢＬＶ２として出力する。

図３５は、この変更例５の動作を示すタイムチャートであって、図３１と対比される図である。図３５において、信号ＷＥＡ３＜０＞，ＷＥＡ５＜０＞の論理積信号ＷＥＡ７＜０＞が遅延回路４８で遅延されてパルス信号ＢＬＶ１＜０＞となる。パルス信号ＢＬＶ１＜０＞はインバータ３８で反転されてリードライトパルスＲＷＰとなる。また、書込活性信号ＷＥＡ＜０＞がインバータ４１によって反転および遅延されて信号ＷＥＡ１１＜０＞となる。信号ＷＥＡ＜０＞，ＷＥＡ１１＜０＞の論理和信号がパルス信号ＢＬＶ２＜０＞となる。パルス信号ＢＬＶ１＜０＞，ＢＬＶ２＜０＞の論理積信号がパルス信号ＢＬＶＮ＜０＞となる。

したがって、この変更例５では、ワード線ＷＬ＜０＞が「Ｌ」レベルにされている期間にビット線ＢＬ＜０＞が電圧Ｖ２にされてディスチャージ動作が行なわれ、ディスチャージ動作の完了後にセット動作またはリセット動作が行なわれる。換言すると、セット動作の開始前のセット動作とは独立した期間と、リセット動作の開始前のリセット動作とは独立した期間とにおいてディスチャージ動作が行なわれる。また、セット動作時（またはリセット動作時）にはビット線ＢＬ＜０＞に電圧Ｖ１が印加され、ディスチャージ動作時にはビット線ＢＬ＜０＞に電圧Ｖ２が印加される。

（変更例６）
図３６は、実施の形態２の変更例６を示す回路ブロック図であって、図３０と対比される図である。図３６において、この変更例６では、パルス生成回路４０．０〜４０．ｎがそれぞれパルス生成回路５０．０〜５０．ｎと置換される。パルス生成回路５０は、パルス生成回路４０からインバータ４１、ＮＡＮＤゲート４２、および遅延回路４３を除去したものである。また、この変更例６では、パルス生成回路５０．０〜５０．ｎに共通にインバータ５１、ＮＡＮＤゲート５２、および遅延回路５３が設けられる。

インバータ５１は、書込活性信号／ＷＥを反転および遅延させて信号ＥＡ１を生成する。書込活性信号／ＷＥは、書込動作に関連する回路の活性化を指示する信号である。書込活性信号／ＷＥの代わりに、読出動作に関連する回路の活性化を指示する読出活性信号／ＲＥ、または相変化メモリの活性化を指示するチップ活性信号／ＣＥ、または相変化メモリが含まれるモジュールの活性化を指示するモジュール活性信号／ＣＥ、またはディスチャージ動作の実行を指示するディスチャージ指示信号／ＤＣを用いてもよい。あるいは、書込活性信号／ＷＥの代わりに、信号／ＷＥ，／ＲＥ，／ＣＥ，／ＤＣのうちの２つ以上の信号の論理積信号を用いてもよい。

ＮＡＮＤゲート５２は、信号／ＷＥ，ＥＡ１の論理積信号の反転信号を生成する。遅延回路５３は、ＮＡＮＤゲート５２の出力信号を遅延させてパルス信号ＢＬＶ２＜０＞〜ＢＬＶ２＜ｎ＞およびＹ全選択信号ＹＡＬＬＳを生成する。なお、遅延回路５３を省略してＮＡＮＤゲート５２の出力信号をパルス信号ＢＬＶ２＜０＞〜ＢＬＶ２＜ｎ＞およびＹ全選択信号ＹＡＬＬＳとしてもよい。

図３７は、この変更例６の動作を示すタイムチャートであって、図２９と対比される図である。図３７において、書込活性信号ＷＥＡ＜０＞は、書込活性信号／ＷＥと同じタイミングでレベル変化する。書込活性信号／ＷＥがインバータ５１によって反転および遅延されて信号ＥＡ１となる。信号／ＷＥ，ＥＡ１の論理積信号の反転信号が遅延回路５３によって遅延されてパルス信号ＢＬＶ２＜０＞〜ＢＬＶ２＜ｎ＞およびＹ全選択信号ＹＡＬＬＳとなる。遅延回路５３の遅延時間は、パルス信号ＢＬＶ２＜０＞〜ＢＬＶ２＜ｎ＞およびＹ全選択信号ＹＡＬＬＳがセット動作（またはリセット動作）の完了後に所定時間だけ「Ｌ」レベルになるように設定されている。なお、図３７では図面の簡単化のため、たとえばＢＬＶ２＜０＞〜ＢＬＶ２＜ｎ＞はＢＬＶ２＜ｎ：１＞と記されている。これは、他の信号および以下の図面でも同様である。

したがって、この変更例６では、ワード線ＷＬ＜０＞が「Ｈ」レベルにされるのと同時にビット線ＢＬ＜０＞が電圧Ｖ１にされ、ワード線ＷＬ＜０＞が「Ｌ」レベルにされるのと同時にビット線ＢＬ＜０＞が０Ｖにされ、その後にビット線ＢＬ＜０＞が電圧Ｖ２にされる。よって、セット動作の完了後のセット動作とは独立した期間と、リセット動作の完了後のリセット動作とは独立した期間とにおいて全メモリセルＭＭのディスチャージ動作が行なわれる。また、セット動作時（またはリセット動作時）にはビット線ＢＬ＜０＞に電圧Ｖ１が印加され、ディスチャージ動作時には全ビット線ＢＬに電圧Ｖ２が印加される。

なお、セット動作の開始前のセット動作とは独立した期間と、リセット動作の開始前ののリセット動作とは独立した期間とにおいて全メモリセルＭＭのディスチャージ動作を行ってもよい。

[実施の形態３]
図３８は、この発明の実施の形態３による相変換メモリの全体構成を示す回路ブロック図であって、図２２と対比される図である。図３８において、この相変換メモリが図２２の相変換メモリと異なる主な点は、ソース線ＳＬとソース切換回路ＳＬＳＷが追加され、ライト／ディスチャージパルス生成回路１９がライト／ディスチャージパルス生成回路６０で置換されている点である。各メモリセルＭＭのＮチャネルＭＯＳトランジスタ５のソースは、接地電圧ＶＳＳのラインの代わりにソース線ＳＬに接続されている。

ソース切換回路ＳＬＳＷは、図３９に示すように、ＰチャネルＭＯＳトランジスタ６１およびＮチャネルＭＯＳトランジスタ６２を含む。ＰチャネルＭＯＳトランジスタ６１のソースは電圧ＶＰを受け、そのゲートは信号ＳＬＶを受け、そのドレインはソース線ＳＬに接続されている。ＮチャネルＭＯＳトランジスタ６２のドレインはソース線ＳＬに接続され、そのゲートは信号ＳＬＶを受け、そのソースは接地電圧ＶＳＳ（０Ｖ）を受ける。信号ＳＬＶは、ライト／ディスチャージパルス生成回路６０で生成される。

信号ＳＬＶが「Ｈ」レベルの場合は、トランジスタ６１が非導通になるとともにトランジスタ６２が導通し、ソース線ＳＬは接地電圧ＶＳＳにされる。信号ＳＬＶが「Ｌ」レベルの場合は、トランジスタ６２が非導通になるとともにトランジスタ６１が導通し、ソース線ＳＬは電圧ＶＰにされる。

また、ライト／ディスチャージ回路ＢＬＳＷは、図４０に示すように、ＰチャネルＭＯＳトランジスタ６３およびＮチャネルＭＯＳトランジスタ６４を含む。ＰチャネルＭＯＳトランジスタ６３のソースは電圧ＶＰを受け、そのゲートは信号ＢＬＶＰを受け、そのドレインはノードＢＬＳＡに接続されている。ＮチャネルＭＯＳトランジスタ６４のドレインはノードＢＬＳＡに接続され、そのゲートは信号ＢＬＶＮを受け、そのソースは接地電圧ＶＳＳ（０Ｖ）を受ける。信号ＢＬＶＰ，ＢＬＶＮは、ライト／ディスチャージパルス生成回路６０で生成される。

信号ＢＬＶＰ，ＢＬＶＮがともに「Ｈ」レベルにされた場合は、トランジスタ６３が非導通になるとともにトランジスタ６４が導通し、ノードＢＬＳＡは接地電圧ＶＳＳにされる。信号ＢＬＶＰ，ＢＬＶＮがともに「Ｌ」レベルにされた場合は、トランジスタ６３が導通するとともにトランジスタ６４が非導通になり、ノードＢＬＳＡは電圧ＶＰにされる。信号ＢＬＶＰ，ＢＬＶＮがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされた場合は、トランジスタ６３，６４がともに非導通になり、ノードＢＬＳＡはオープン状態にされる。

また、ワード線ドライバＷＬＤは、Ｘ全選択信号ＸＡＬＬＳが「Ｈ」レベルにされ、かつＸ全非選択信号ＸＵＮＳが「Ｈ」レベルにされた場合、対応の内部行アドレス信号Ｘａｄｄが「Ｈ」レベルにされたことに応じて対応のワード線ＷＬを選択レベルの「Ｈ」レベルに立ち上げ、対応の内部行アドレス信号Ｘａｄｄが「Ｌ」レベルにされたことに応じて対応のワード線ＷＬを非選択レベルの「Ｌ」レベルに立ち下げる。なお、リードライトパルスＲＷＰは生成されない。

図４１は、ライト／ディスチャージパルス生成回路６０の要部を示す回路ブロック図である。図４１において、ライト／ディスチャージパルス生成回路６０は、インバータ６５、ＮＡＮＤゲート６６、および遅延回路６７を含む。インバータ６５は、書込活性信号／ＷＥを反転および遅延させて信号ＥＡ１を生成する。書込活性信号／ＷＥの代わりに、読出活性信号／ＲＥ、またはチップ活性信号／ＣＥ、またはモジュール活性信号／ＣＥ、またはディスチャージパルス信号／ＤＣを用いてもよい。あるいは、書込活性信号／ＷＥの代わりに、信号／ＷＥ，／ＲＥ，／ＣＥ，／ＤＣのうちの２つ以上の信号の論理積信号を用いてもよい。書込活性信号／ＷＥの代わりに、これらの信号を使用してもよいことは、以下の実施の形態および変更例において同じである。

ＮＡＮＤゲート６６は、信号／ＷＥ，ＥＡ１の論理積信号の反転信号を生成する。遅延回路６７は、ＮＡＮＤゲート６６の出力信号を遅延させてＹ全非選択信号ＹＵＮＳ、Ｘ全選択信号ＸＡＬＬＳ、および信号ＳＬＶを生成する。なお、遅延回路６７を省略してＮＡＮＤゲート６６の出力信号をＹ全非選択信号ＹＵＮＳ、Ｘ全選択信号ＸＡＬＬＳ、および信号ＳＬＶとしてもよい。

図４２は、この相変化メモリのディスチャージ動作を示すタイムチャートである。図４２において、初期状態では、パルス信号ＢＬＶＰ＜０＞〜ＢＬＶＰ＜ｎ＞，ＢＬＶＮ＜０＞〜ＢＬＶＮ＜ｎ＞がともに「Ｈ」レベルにされ、ノードＢＬＳＡ＜０＞〜ＢＬＳＡ＜ｎ＞は「Ｌ」レベル（０Ｖ）にされる。

また、内部列アドレス信号Ｙａｄｄ＜０＞は「Ｈ」レベルにされ、他の内部列アドレス信号Ｙａｄｄ＜１＞〜Ｙａｄｄ＜ｙ＞は「Ｌ」レベルにされている。Ｙ全選択信号ＹＡＬＬＳは「Ｈ」レベルにされ、Ｙ全非選択信号ＹＵＮＳは「Ｈ」レベルにされている。

したがって、ビット線選択信号ＹＢ＜０＞は「Ｌ」レベルにされ、他のビット線選択信号ＹＢ＜１＞〜ＹＢ＜ｙ＞は「Ｈ」レベルにされている。また、ビット線選択信号ＹＴ＜０＞は「Ｈ」レベルにされ、他のビット線選択信号ＹＴ＜１＞〜ＹＴ＜ｙ＞は「Ｌ」レベルにされている。よって、ビット線ＢＬ＜０＞は「Ｌ」レベルにされ、他のビット線ＢＬ＜１＞〜ＢＬ＜ｙ＞はオープン状態にされている。

また、内部行アドレス信号Ｘａｄｄ＜０＞〜Ｘａｄｄ＜ｘ＞は「Ｌ」レベルにされ、Ｘ全選択信号ＸＡＬＬＳは「Ｈ」レベルにされ、Ｘ全非選択信号ＸＵＮＳは「Ｈ」レベルにされている。したがって、全ワード線ＷＬ＜０＞〜ＷＬ＜ｘ＞は「Ｌ」レベルにされている。また、信号ＳＬＶは「Ｈ」レベルにされ、ソース線ＳＬは「Ｌ」レベルにされている。

書込活性信号／ＷＥが所定時間だけ「Ｌ」レベルにされるとともに、内部行アドレス信号Ｘａｄｄ＜０＞が所定時間だけ「Ｈ」レベルにされると、ワード線ＷＬ＜０＞が所定時間だけ「Ｈ」レベルに立ち上げられる。また、書込活性信号／ＷＥを反転させて遅延させた信号ＥＡ１が生成され、信号／ＷＥ，ＥＡ１の論理積信号の反転信号が信号ＹＵＮＳ，ＸＡＬＬＳ，ＳＬＶとなる。遅延回路６７の遅延時間は、ワード線ＷＬ＜０＞が「Ｌ」レベルに立ち下げられた後に、信号ＹＵＮＳ，ＸＡＬＬＳ，ＳＬＶの各々が所定時間だけ「Ｌ」レベルにされるように設定されている。

Ｙ全非選択信号ＹＵＮＳが「Ｌ」レベルにされると、ビット線選択信号ＹＢ＜０＞〜ＹＢ＜ｙ＞が「Ｈ」レベルにされるとともに、ビット線選択信号ＹＴ＜０＞〜ＹＴ＜ｙ＞が「Ｌ」レベルにされ、全ビット線ＢＬ＜０＞〜ＢＬ＜ｙ＞がオープン状態にされる。また、Ｘ全選択信号ＸＡＬＬＳが「Ｌ」レベルにされると、全ワード線ＷＬ＜０＞〜ＷＬ＜ｘ＞が「Ｈ」レベルにされる。また、信号ＳＬＶが「Ｌ」レベルにされると、ソース線ＳＬが「Ｈ」レベルにされる。これにより、全メモリセルＭＭのＮチャネルＭＯＳトランジスタ５が導通し、相変化素子６の一方電極に「Ｈ」レベルが印加され、その他方電極がオープン状態にされ、全メモリセルＭＭに対してディスチャージ動作が行なわれる（図１５参照）。

この実施の形態３においては、セット動作およびリセット動作と独立にディスチャージ動作を行なうので、相変化素子６の抵抗変動を抑制することができる。

なお、この実施の形態３では、図３９のＰチャネルＭＯＳトランジスタ６１のソースと図４０のＰチャネルＭＯＳトランジスタ６３のソースとに同じ電圧ＶＰを与えたが、異なる電圧を与えてもよい。

また、メモリアレイＭＡの全メモリセルＭＭに対して１本のソース線ＳＬを設けたが、メモリアレイＭＡを各々が複数のメモリセルＭＭを含む複数のメモリブロックに分割し、各メモリブロックごとにソース線ＳＬとソース切換回路ＳＬＳＷを設けてもよい。

[実施の形態４]
図４３は、この発明の実施の形態４による相変換メモリの全体構成を示す回路ブロック図であって、図３８と対比される図である。図４３において、この相変換メモリが図３８の相変換メモリと異なる主な点は、ウェル線ＭＷとウェル切換回路ＭＷＳＷが追加され、ライト／ディスチャージパルス生成回路６０がライト／ディスチャージパルス生成回路７０で置換されている点である。各メモリセルＭＭのＮチャネルＭＯＳトランジスタ５のウェル（基板、バックゲート）は、接地電圧ＶＳＳのラインの代わりにウェル線ＭＷに接続されている。

ウェル切換回路ＭＷＳＷは、図４４に示すように、ＰチャネルＭＯＳトランジスタ７１およびＮチャネルＭＯＳトランジスタ７２を含む。ＰチャネルＭＯＳトランジスタ７１のソースは電圧ＶＰを受け、そのゲートは信号ＭＷＶを受け、そのドレインはウェル線ＭＷに接続されている。ＮチャネルＭＯＳトランジスタ７２のドレインはウェル線ＭＷに接続され、そのゲートは信号ＭＷＶを受け、そのソースは接地電圧ＶＳＳ（０Ｖ）を受ける。信号ＭＷＶは、ライト／ディスチャージパルス生成回路７０で生成される。

信号ＭＷＶが「Ｈ」レベルの場合は、トランジスタ７１が非導通になるとともにトランジスタ７２が導通し、ウェル線ＭＷは接地電圧ＶＳＳにされる。信号ＭＷＶが「Ｌ」レベルの場合は、トランジスタ７２が非導通になるとともにトランジスタ７１が導通し、ウェル線ＭＷは電圧ＶＰにされる。

また、ソース切換回路ＳＬＳＷは、図４５に示すように、ＰチャネルＭＯＳトランジスタ７３およびＮチャネルＭＯＳトランジスタ７４を含む。ＰチャネルＭＯＳトランジスタ７３のソースは電圧ＶＰを受け、そのゲートは信号ＳＬＶＰを受け、そのドレインはソース線ＳＬに接続されている。ＮチャネルＭＯＳトランジスタ７４のドレインはソース線ＳＬに接続され、そのゲートは信号ＳＬＶＮを受け、そのソースは接地電圧ＶＳＳ（０Ｖ）を受ける。信号ＳＬＶＰ，ＳＬＶＮは、ライト／ディスチャージパルス生成回路７０で生成される。

信号ＳＬＶＰ，ＳＬＶＮがともに「Ｈ」レベルにされた場合は、トランジスタ７３が非導通になるとともにトランジスタ７４が導通し、ソース線ＳＬは接地電圧ＶＳＳにされる。信号ＳＬＶＰ，ＳＬＶＮがともに「Ｌ」レベルにされた場合は、トランジスタ７３が導通するとともにトランジスタ７４が非導通になり、ソース線ＳＬは電圧ＶＰにされる。信号ＳＬＶＰ，ＳＬＶＮがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされた場合は、トランジスタ７３，７４がともに非導通になり、ソース線ＳＬはオープン状態にされる。

図４６は、ライト／ディスチャージパルス生成回路７０の要部を示す回路ブロック図であって、図４１と対比される図である。図４６において、ライト／ディスチャージパルス生成回路７０は、ライト／ディスチャージパルス生成回路６０と同様に接続されたインバータ６５、ＮＡＮＤゲート６６、および遅延回路６７を含む。ただし、遅延回路６７の出力信号は、Ｙ全非選択信号ＹＵＮＳ、Ｘ全非選択信号ＸＵＮＳ、および信号ＳＬＶＰ，ＳＬＶＮ，ＭＷＶとして使用される。なお、遅延回路６７を省略してＮＡＮＤゲート６６の出力信号をＹ全非選択信号ＹＵＮＳ、Ｘ全非選択信号ＸＵＮＳ、および信号ＳＬＶＰ，ＳＬＶＮ，ＭＷＶとしてもよい。

図４７は、この相変化メモリのディスチャージ動作を示すタイムチャートであって、図４２と対比される図である。図４７において、書込活性信号／ＷＥが所定時間だけ「Ｌ」レベルにされるとともに、内部行アドレス信号Ｘａｄｄ＜０＞が所定時間だけ「Ｈ」レベルにされると、ワード線ＷＬ＜０＞が所定時間だけ「Ｈ」レベルに立ち上げられる。また、書込活性信号／ＷＥを反転させて遅延させた信号ＥＡ１が生成され、信号／ＷＥ，ＥＡ１の論理積信号の反転信号が信号ＹＵＮＳ，ＸＵＮＳ，ＳＬＶＰ，ＳＬＶＮ，ＭＷＶとなる。したがって、信号ＹＵＮＳ，ＸＵＮＳ，ＳＬＶＰ，ＳＬＶＮ，ＭＷＶの各々は、ワード線ＷＬ＜０＞が「Ｌ」レベルに立ち下げられた後に、所定時間だけ「Ｌ」レベルにされる。

Ｙ全非選択信号ＹＵＮＳが「Ｌ」レベルにされると、ビット線選択信号ＹＢ＜０＞〜ＹＢ＜ｙ＞が「Ｈ」レベルにされるとともに、ビット線選択信号ＹＴ＜０＞〜ＹＴ＜ｙ＞が「Ｌ」レベルにされ、全ビット線ＢＬ＜０＞〜ＢＬ＜ｙ＞がオープン状態にされる。また、Ｘ全非選択信号ＸＵＮＳが「Ｌ」レベルにされると、全ワード線ＷＬ＜０＞〜ＷＬ＜ｘ＞が「Ｌ」レベルにされる。また、信号ＳＬＶＰ，ＳＬＶＮが「Ｌ」レベルにされると、ソース線ＳＬが「Ｈ」レベルにされる。また、信号ＭＷＶが「Ｌ」レベルにされると、ウェル線ＭＷが「Ｈ」レベルにされる。これにより、全メモリセルＭＭの相変化素子６の一方電極に「Ｈ」レベルが印加され、その他方電極がオープン状態にされ、全メモリセルＭＭに対してディスチャージ動作が行なわれる（図１５参照）。

この実施の形態４においては、セット動作およびリセット動作と独立にディスチャージ動作を行なうので、相変化素子６の抵抗変動を抑制することができる。

なお、この実施の形態４では、図４０のＰチャネルＭＯＳトランジスタ６３のソースと図４４のＰチャネルＭＯＳトランジスタ７１のソースと図４５のＰチャネルＭＯＳトランジスタ７５のソースとに同じ電圧ＶＰを与えたが、異なる電圧を与えてもよい。

また、メモリアレイＭＡの全メモリセルＭＭに対して１本のソース線ＳＬと１本のウェル線ＭＷを設けたが、メモリアレイＭＡを各々が複数のメモリセルＭＭを含む複数のメモリブロックに分割し、各メモリブロックごとにソース線ＳＬとソース切換回路ＳＬＳＷとウェル線ＭＷとウェル切換回路ＭＷＳＷを設けてもよい。

図４８は、この実施の形態４の変更例を示す回路ブロック図であって、図４６と対比される図である。また、図４９は、この変更例の動作を示すタイムチャートであって、図４７と対比される図である。図４８および図４９において、この変更例では、信号ＳＬＶＰは「Ｈ」レベルに固定される。したがって、信号ＳＬＶＮが「Ｌ」レベルにされると、図４５のトランジスタ７３，７４がともに非導通になり、ソース線ＳＬがオープン状態にされる。この場合は、全メモリセルＭＭの相変化素子６の一方電極にウェル線ＭＷを介して「Ｈ」レベルが印加され、その他方電極がオープン状態にされ、全メモリセルＭＭに対してディスチャージ動作が行なわれる（図１５参照）。

[実施の形態５]
図５０は、この発明の実施の形態５による相変換メモリの全体構成を示す回路ブロック図であって、図４３と対比される図である。図５０において、この相変換メモリが図４３の相変換メモリと異なる主な点は、ソース線ＳＬと切換回路ＳＬＳＷ，ＭＷＳＷが除去され、ウェル線ＭＷに電圧ＶＭが印加され、各メモリセルＭＭのＮチャネルＭＯＳトランジスタ５および相変化素子６がビット線ＢＬと接地電圧ＶＳＳのラインとの間に接続され、ライト／ディスチャージパルス生成回路７０がライト／ディスチャージパルス生成回路７５で置換されている点である。電圧ＶＭは、ディスチャージ動作時は負電圧にされ、それ以外の期間は接地電圧ＶＳＳにされる。

また、ワード線ドライバＷＬＤの最終段のインバータ１４は、ＰチャネルＭＯＳトランジスタ１４ａおよびＮチャネルＭＯＳトランジスタ１４ｂを含む。ＰチャネルＭＯＳトランジスタ１４ａのソースは電圧ＶＰを受け、そのドレインはワード線ＷＬに接続され、そのゲートはＮＡＮＤゲート１３の出力信号を受ける。ＮチャネルＭＯＳトランジスタ１４ｂのドレインはワード線ＷＬに接続され、そのソースおよびウェルは電圧ＶＭを受け、そのゲートはＮＡＮＤゲート１３の出力信号を受ける。また、ＹスイッチＹＳＷのＮチャネルＭＯＳトランジスタＹＳＷＮのウェルは電圧ＶＭを受ける。

また、図５１に示すように、ライト／ディスチャージ回路ＢＬＳＷのＮチャネルＭＯＳトランジスタ６４のソースおよびウェルは電圧ＶＭを受ける。信号ＢＬＶＰ，ＢＬＶＮがともに「Ｈ」レベルにされた場合は、トランジスタ６３が非導通になるとともにトランジスタ６４が導通し、ノードＢＬＳＡは電圧ＶＭにされる。信号ＢＬＶＰ，ＢＬＶＮがともに「Ｌ」レベルにされた場合は、トランジスタ６３が導通するとともにトランジスタ６４が非導通になり、ノードＢＬＳＡは電圧ＶＰにされる。信号ＢＬＶＰ，ＢＬＶＮがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされた場合は、トランジスタ６３，６４がともに非導通になり、ノードＢＬＳＡはオープン状態にされる。

図５２は、ライト／ディスチャージパルス生成回路７５の要部を示す回路ブロック図であって、図４６と対比される図である。図５２において、ライト／ディスチャージパルス生成回路７５は、ライト／ディスチャージパルス生成回路６０と同様に接続されたインバータ６５、ＮＡＮＤゲート６６、および遅延回路６７を含む。ただし、遅延回路６７の出力信号は、Ｙ全選択信号ＹＡＬＬＳ、Ｘ全非選択信号ＸＵＮＳ、および信号ＶＭＣとして使用される。なお、遅延回路６７を省略してＮＡＮＤゲート６６の出力信号をＹ全選択信号ＹＡＬＬＳ、Ｘ全非選択信号ＸＵＮＳ、および信号ＶＭＣとしてもよい。電圧ＶＭは、電圧切換回路（図示せず）により、信号ＶＭＣが「Ｈ」レベルの場合は接地電圧ＶＳＳにされ、信号ＶＭＣが「Ｌ」レベルの場合は負電圧にされる。

図５３は、この相変化メモリのディスチャージ動作を示すタイムチャートであって、図４７と対比される図である。図５３において、書込活性信号／ＷＥが所定時間だけ「Ｌ」レベルにされるとともに、内部行アドレス信号Ｘａｄｄ＜０＞が所定時間だけ「Ｈ」レベルにされると、ワード線ＷＬ＜０＞が所定時間だけ「Ｈ」レベルに立ち上げられる。また、書込活性信号／ＷＥを反転させて遅延させた信号ＥＡ１が生成され、信号／ＷＥ，ＥＡ１の論理積信号の反転信号が信号ＹＡＬＬＳ，ＸＵＮＳ，ＶＭＣとなる。したがって、信号ＹＡＬＬＳ，ＸＵＮＳ，ＶＭＣの各々は、ワード線ＷＬ＜０＞が「Ｌ」レベルに立ち下げられた後に、所定時間だけ「Ｌ」レベルにされる。

信号ＶＭＣが「Ｌ」レベルにされると、電圧ＶＭが負電圧にされ、ノードＢＬＳＡ＜０＞〜ＢＬＳＡ＜ｎ＞が負電圧にされる。Ｙ全選択信号ＹＡＬＬＳが「Ｌ」レベルにされると、ビット線選択信号ＹＢ＜０＞〜ＹＢ＜ｙ＞が「Ｌ」レベルにされるとともに、ビット線選択信号ＹＴ＜０＞〜ＹＴ＜ｙ＞が「Ｈ」レベルにされ、全ビット線ＢＬ＜０＞〜ＢＬ＜ｙ＞が負電圧にされる。また、Ｘ全非選択信号ＸＵＮＳが「Ｌ」レベルにされると、全ワード線ＷＬ＜０＞〜ＷＬ＜ｘ＞が負電圧にされる。これにより、全メモリセルＭＭの相変化素子６の一方電極がオープン状態にされ、その他方電極が接地電圧ＶＳＳにされ、全メモリセルＭＭに対してディスチャージ動作が行なわれる（図１３参照）。

この実施の形態４においては、セット動作およびリセット動作と独立にディスチャージ動作を行なうので、相変化素子６の抵抗変動を抑制することができる。

なお、図５４に示すように、ライト／ディスチャージ回路ＢＬＳＷにレベル変換回路７６を追加してもよい。レベル変換回路７６は、信号ＢＬＶＮが「Ｈ」レベルの場合はＮチャネルＭＯＳトランジスタ６４のゲートに電圧ＶＰを与え、信号ＢＬＶＮが「Ｌ」レベルの場合はＮチャネルＭＯＳトランジスタ６４のゲートに電圧ＶＭを与える。

また、図５５に示すように、ワード線ドライバＷＬＤにレベル変換回路７７を追加してもよい。レベル変換回路７７は、ＮＡＮＤゲート１３の出力信号が「Ｈ」レベルの場合はインバータ１４の入力ノードに電圧ＶＰを与え、ＮＡＮＤゲート１３の出力信号が「Ｌ」レベルの場合はインバータ１４の入力ノードに電圧ＶＭを与える。

また、図５６に示すように、ＹドライバＹＤの最終段のインバータ１８をレベル変換回路７８およびインバータ７９，８０で置換してもよい。レベル変換回路７８は、ＮＡＮＤゲート１７の出力信号が「Ｈ」レベルの場合は電圧ＶＰを出力し、ＮＡＮＤゲート１７の出力信号が「Ｌ」レベルの場合は電圧ＶＭを出力する。インバータ７９は、ＰチャネルＭＯＳトランジスタ７９ａおよびＮチャネルＭＯＳトランジスタ７９ｂを含み、レベル変換回路７８の出力信号を反転させて信号ＹＴを生成する。インバータ８０は、ＰチャネルＭＯＳトランジスタ８０ａおよびＮチャネルＭＯＳトランジスタ８０ｂを含み、インバータ７９の出力信号ＹＴを反転させて信号ＹＢを出力する。ＰチャネルＭＯＳトランジスタ７９ａ，８０ａのソースは電圧ＶＰを受け、ＮチャネルＭＯＳトランジスタ７９ｂ，８０ｂのソースは電圧ＶＭを受ける。レベル変換回路７８の出力信号が「Ｈ」レベル（電圧ＶＰ）の場合は、インバータ７９，８０の出力信号ＹＴ，ＹＢはそれぞれ「Ｌ」レベル（電圧ＶＭ）および「Ｈ」レベル（電圧ＶＰ）となる。レベル変換回路７８の出力信号が「Ｌ」レベル（電圧ＶＭ）の場合は、インバータ７９，８０の出力信号ＹＴ，ＹＢはそれぞれ「Ｈ」レベル（電圧ＶＰ）および「Ｌ」レベル（電圧ＶＭ）となる。

[実施の形態６]
図５７は、この発明の実施の形態６による相変換メモリの全体構成を示す回路ブロック図であって、図３８と対比される図である。図５７において、この相変換メモリが図３８の相変換メモリと異なる主な点は、各メモリセルＭＭのＮチャネルＭＯＳトランジスタ５および相変化素子６がビット線ＢＬとソース線ＳＬとの間に接続され、ライト／ディスチャージパルス生成回路６０がライト／ディスチャージパルス生成回路８１で置換されている点である。

図５８は、ライト／ディスチャージパルス生成回路８１の要部を示す回路ブロック図であって、図４１と対比される図である。図５８において、ライト／ディスチャージパルス生成回路８１は、ライト／ディスチャージパルス生成回路６０と同様に接続されたインバータ６５、ＮＡＮＤゲート６６、および遅延回路６７を含む。ただし、遅延回路６７の出力信号は、Ｙ全非選択信号ＹＵＮＳ、Ｘ全非選択信号ＸＵＮＳ、および信号ＳＬＶとして使用される。なお、遅延回路６７を省略してＮＡＮＤゲート６６の出力信号をＹ全非選択信号ＹＵＮＳ、Ｘ全非選択信号ＸＵＮＳ、および信号ＳＬＶとしてもよい。

図５９は、この相変化メモリのディスチャージ動作を示すタイムチャートであって、図４２と対比される図である。図５９において、書込活性信号／ＷＥが所定時間だけ「Ｌ」レベルにされるとともに、内部行アドレス信号Ｘａｄｄ＜０＞が所定時間だけ「Ｈ」レベルにされると、ワード線ＷＬ＜０＞が所定時間だけ「Ｈ」レベルに立ち上げられる。また、書込活性信号／ＷＥを反転させて遅延させた信号ＥＡ１が生成され、信号／ＷＥ，ＥＡ１の論理積信号の反転信号が信号ＹＵＮＳ，ＸＵＮＳ，ＳＬＶとなる。したがって、信号ＹＵＮＳ，ＸＵＮＳ，ＳＬＶの各々は、ワード線ＷＬ＜０＞が「Ｌ」レベルに立ち下げられた後に、所定時間だけ「Ｌ」レベルにされる。

Ｙ全非選択信号ＹＵＮＳが「Ｌ」レベルにされると、ビット線選択信号ＹＢ＜０＞〜ＹＢ＜ｙ＞が「Ｈ」レベルにされるとともに、ビット線選択信号ＹＴ＜０＞〜ＹＴ＜ｙ＞が「Ｌ」レベルにされ、全ビット線ＢＬ＜０＞〜ＢＬ＜ｙ＞がオープン状態にされる。また、Ｘ全非選択信号ＸＵＮＳが「Ｌ」レベルにされると、全ワード線ＷＬ＜０＞〜ＷＬ＜ｘ＞が「Ｌ」レベルにされる。また、信号ＳＬＶが「Ｌ」レベルにされると、ソース線ＳＬが「Ｈ」レベルにされる。これにより、全メモリセルＭＭの相変化素子６の一方電極がオープン状態にされ、その他方電極が「Ｈ」レベルにされ、全メモリセルＭＭに対してディスチャージ動作が行なわれる（図１３参照）。

この実施の形態６においては、セット動作およびリセット動作と独立にディスチャージ動作を行なうので、相変化素子６の抵抗変動を抑制することができる。

[実施の形態７]
図６０は、この発明の実施の形態７による相変換メモリの全体構成を示す回路ブロック図であって、図４３と対比される図である。図６０において、この相変換メモリが図４３の相変換メモリと異なる主な点は、各メモリセルＭＭのＮチャネルＭＯＳトランジスタ５および相変化素子６がビット線ＢＬとソース線ＳＬとの間に接続され、ライト／ディスチャージパルス生成回路７０がライト／ディスチャージパルス生成回路８２で置換されている点である。

また、ソース切換回路ＳＬＳＷは、図６１に示すように、ＮチャネルＭＯＳトランジスタ８３を含む。ＮチャネルＭＯＳトランジスタ８３のドレインはソース線ＳＬに接続され、そのゲートは信号ＳＬＶを受け、そのソースは接地電圧ＶＳＳを受ける。信号ＳＬＶが「Ｈ」レベルの場合は、ＮチャネルＭＯＳトランジスタ８３が導通してソース線ＳＬは接地電圧ＶＳＳにされる。信号ＳＬＶが「Ｌ」レベルの場合は、ＮチャネルＭＯＳトランジスタ８３が非導通になってソース線ＳＬはオープン状態にされる。

図６２は、ライト／ディスチャージパルス生成回路８２の要部を示す回路ブロック図であって、図４６と対比される図である。図６２において、ライト／ディスチャージパルス生成回路８２は、ライト／ディスチャージパルス生成回路６０と同様に接続されたインバータ６５、ＮＡＮＤゲート６６、および遅延回路６７を含む。ただし、遅延回路６７の出力信号は、Ｙ全選択信号ＹＡＬＬＳ、Ｘ全非選択信号ＸＵＮＳ、および信号ＢＬＶＰ，ＢＬＶＮ，ＳＬＶ，ＭＷＶとして使用される。なお、遅延回路６７を省略してＮＡＮＤゲート６６の出力信号をＹ全選択信号ＹＡＬＬＳ、Ｘ全非選択信号ＸＵＮＳ、および信号ＢＬＶＰ，ＢＬＶＮ，ＳＬＶ，ＭＷＶとしてもよい。

図６３は、この相変化メモリのディスチャージ動作を示すタイムチャートであって、図４７と対比される図である。図６３において、書込活性信号／ＷＥが所定時間だけ「Ｌ」レベルにされるとともに、内部行アドレス信号Ｘａｄｄ＜０＞が所定時間だけ「Ｈ」レベルにされると、ワード線ＷＬ＜０＞が所定時間だけ「Ｈ」レベルに立ち上げられる。また、書込活性信号／ＷＥを反転させて遅延させた信号ＥＡ１が生成され、信号／ＷＥ，ＥＡ１の論理積信号の反転信号が信号ＹＡＬＬＳ，ＸＵＮＳ，ＢＬＶＰ，ＢＬＶＮ，ＳＬＶ，ＭＷＶとなる。したがって、信号ＹＡＬＬＳ，ＸＵＮＳ，ＢＬＶＰ，ＢＬＶＮ，ＳＬＶ，ＭＷＶの各々は、ワード線ＷＬ＜０＞が「Ｌ」レベルに立ち下げられた後に、所定時間だけ「Ｌ」レベルにされる。

信号ＢＬＶＰ＜０＞〜ＢＬＶＰ＜ｎ＞，ＢＬＶＮ＜０＞〜ＢＬＶＮ＜ｎ＞が「Ｌ」レベルにされると、ＢＬＳＡ＜０＞〜ＢＬＳＡ＜ｎ＞がともに「Ｈ」レベルにされる。Ｙ全選択信号ＹＡＬＬＳが「Ｌ」レベルにされると、ビット線選択信号ＹＢ＜０＞〜ＹＢ＜ｙ＞が「Ｌ」レベルにされるとともに、ビット線選択信号ＹＴ＜０＞〜ＹＴ＜ｙ＞が「Ｈ」レベルにされ、全ビット線ＢＬ＜０＞〜ＢＬ＜ｙ＞が「Ｈ」レベルにされる。また、Ｘ全非選択信号ＸＵＮＳが「Ｌ」レベルにされると、全ワード線ＷＬ＜０＞〜ＷＬ＜ｘ＞が「Ｌ」レベルにされる。また、信号ＳＬＶが「Ｌ」レベルにされると、ソース線ＳＬがオープン状態にされる。また、信号ＭＷＶが「Ｌ」レベルにされると、ウェル線ＭＷが「Ｈ」レベルにされる。これにより、全メモリセルＭＭの相変化素子６の一方電極が正電圧にされ、その他方電極がオープン状態にされ、全メモリセルＭＭに対してディスチャージ動作が行なわれる（図１５参照）。

この実施の形態７においては、セット動作およびリセット動作と独立にディスチャージ動作を行なうので、相変化素子６の抵抗変動を抑制することができる。

図６４は、この実施の形態７の変更例を示す回路ブロック図であり、図６５はこの変更例の動作を示すタイムチャートである。図６４において、この変更例では、ライト／ディスチャージパルス生成回路８２の遅延回路６７の出力信号は、Ｙ全非選択信号ＹＵＮＳ、Ｘ全非選択信号ＸＵＮＳ、および信号ＳＬＶ，ＭＷＶとして使用される。なお、遅延回路６７を省略してＮＡＮＤゲート６６の出力信号をＹ全非選択信号ＹＵＮＳ、Ｘ全非選択信号ＸＵＮＳ、および信号ＳＬＶ，ＭＷＶとしてもよい。

図６５において、書込活性信号／ＷＥが所定時間だけ「Ｌ」レベルにされるとともに、内部行アドレス信号Ｘａｄｄ＜０＞が所定時間だけ「Ｈ」レベルにされると、ワード線ＷＬ＜０＞が所定時間だけ「Ｈ」レベルに立ち上げられる。また、書込活性信号／ＷＥを反転させて遅延させた信号ＥＡ１が生成され、信号／ＷＥ，ＥＡ１の論理積信号の反転信号が信号ＹＵＮＳ，ＸＵＮＳ，ＳＬＶ，ＭＷＶとなる。したがって、信号ＹＵＮＳ，ＸＵＮＳ，ＳＬＶ，ＭＷＶの各々は、ワード線ＷＬ＜０＞が「Ｌ」レベルに立ち下げられた後に、所定時間だけ「Ｌ」レベルにされる。

Ｙ全非選択信号ＹＵＮＳが「Ｌ」レベルにされると、ビット線選択信号ＹＢ＜０＞〜ＹＢ＜ｙ＞が「Ｈ」レベルにされるとともに、ビット線選択信号ＹＴ＜０＞〜ＹＴ＜ｙ＞が「Ｌ」レベルにされ、全ビット線ＢＬ＜０＞〜ＢＬ＜ｙ＞がオープン状態にされる。また、Ｘ全非選択信号ＸＵＮＳが「Ｌ」レベルにされると、全ワード線ＷＬ＜０＞〜ＷＬ＜ｘ＞が「Ｌ」レベルにされる。また、信号ＳＬＶが「Ｌ」レベルにされると、ソース線ＳＬがオープン状態にされる。また、信号ＭＷＶが「Ｌ」レベルにされると、ウェル線ＭＷが「Ｈ」レベルにされる。これにより、全メモリセルＭＭの相変化素子６の一方電極が正電圧にされ、その他方電極がオープン状態にされ、全メモリセルＭＭに対してディスチャージ動作が行なわれる（図１５参照）。

[実施の形態８]
図６６は、この発明の実施の形態８による相変換メモリの全体構成を示す回路ブロック図であって、図６０と対比される図である。図６６において、この相変換メモリが図６０の相変換メモリと異なる主な点は、各メモリセルＭＭのＮチャネルＭＯＳトランジスタ５および相変化素子６がソース線ＳＬとビット線ＢＬとの間に接続され、ライト／ディスチャージパルス生成回路８２がライト／ディスチャージパルス生成回路８４で置換されている点である。また、ウェル切換回路ＭＷＳＷでは、図６７に示すように、ウェル線ＭＷは接地電圧ＶＳＳのラインに常時接続されている。

図６８は、ライト／ディスチャージパルス生成回路８４の要部を示す回路ブロック図である。図６８において、ライト／ディスチャージパルス生成回路８４は、ライト／ディスチャージパルス生成回路６０と同様に接続されたインバータ６５、ＮＡＮＤゲート６６、および遅延回路６７を含む。ただし、遅延回路６７の出力信号は、Ｙ全選択信号ＹＡＬＬＳ、Ｘ全選択信号ＸＡＬＬＳ、および信号ＢＬＶＰ，ＢＬＶＮ，ＳＬＶとして使用される。なお、遅延回路６７を省略してＮＡＮＤゲート６６の出力信号をＹ全選択信号ＹＡＬＬＳ、Ｘ全選択信号ＸＡＬＬＳ、および信号ＢＬＶＰ，ＢＬＶＮ，ＳＬＶとしてもよい。

図６９は、この相変化メモリのディスチャージ動作を示すタイムチャートである。図６９において、書込活性信号／ＷＥが所定時間だけ「Ｌ」レベルにされるとともに、内部行アドレス信号Ｘａｄｄ＜０＞が所定時間だけ「Ｈ」レベルにされると、ワード線ＷＬ＜０＞が所定時間だけ「Ｈ」レベルに立ち上げられる。また、書込活性信号／ＷＥを反転させて遅延させた信号ＥＡ１が生成され、信号／ＷＥ，ＥＡ１の論理積信号の反転信号が信号ＹＡＬＬＳ，ＸＡＬＬＳ，ＢＬＶＰ，ＢＬＶＮ，ＳＬＶとなる。したがって、信号ＹＡＬＬＳ，ＸＡＬＬＳ，ＢＬＶＰ，ＢＬＶＮ，ＳＬＶの各々は、ワード線ＷＬ＜０＞が「Ｌ」レベルに立ち下げられた後に、所定時間だけ「Ｌ」レベルにされる。

信号ＢＬＶＰ＜０＞〜ＢＬＶＰ＜ｎ＞，ＢＬＶＮ＜０＞〜ＢＬＶＮ＜ｎ＞が「Ｌ」レベルにされると、ＢＬＳＡ＜０＞〜ＢＬＳＡ＜ｎ＞がともに「Ｈ」レベルにされる。Ｙ全選択信号ＹＡＬＬＳが「Ｌ」レベルにされると、ビット線選択信号ＹＢ＜０＞〜ＹＢ＜ｙ＞が「Ｌ」レベルにされるとともに、ビット線選択信号ＹＴ＜０＞〜ＹＴ＜ｙ＞が「Ｈ」レベルにされ、全ビット線ＢＬ＜０＞〜ＢＬ＜ｙ＞が「Ｈ」レベルにされる。また、Ｘ全選択信号ＸＡＬＬＳが「Ｈ」レベルにされると、全ワード線ＷＬ＜０＞〜ＷＬ＜ｘ＞が「Ｈ」レベルにされる。また、信号ＳＬＶが「Ｌ」レベルにされると、ソース線ＳＬがオープン状態にされる。これにより、全メモリセルＭＭの相変化素子６の一方電極がオープン状態にされ、その他方電極が正電圧にされ、全メモリセルＭＭに対してディスチャージ動作が行なわれる（図１３参照）。

この実施の形態８においては、セット動作およびリセット動作と独立にディスチャージ動作を行なうので、相変化素子６の抵抗変動を抑制することができる。

図７０は、この実施の形態８の変更例を示す回路ブロック図である。図７０において、この変更例では、ライト／ディスチャージパルス生成回路８２の遅延回路６７の出力信号は、Ｙ全非選択信号ＹＵＮＳ、Ｘ全非選択信号ＸＵＮＳ、および信号ＶＭＣとして使用される。なお、遅延回路６７を省略してＮＡＮＤゲート６６の出力信号をＹ全非選択信号ＹＵＮＳ、Ｘ全非選択信号ＸＵＮＳ、および信号ＶＭＣとしてもよい。

また、ウェル切換回路ＭＷＳＷでは、図７１に示すように、ウェル線ＭＷは電圧ＶＭのラインに常時接続されている。ソース切換回路ＳＬＳＷでは、図７２に示すように、ソース線ＳＬは電圧ＶＭのラインに常時接続されている。ワード線ドライバＷＬＤは、図５０または図５５で示したものと同じである。電圧ＶＭは、電圧切換回路（図示せず）により、信号ＶＭＣが「Ｈ」レベルの場合は接地電圧ＶＳＳにされ、信号ＶＭＣが「Ｌ」レベルの場合は負電圧にされる。

図７３はこの変更例の動作を示すタイムチャートである。図７３において、書込活性信号／ＷＥが所定時間だけ「Ｌ」レベルにされるとともに、内部行アドレス信号Ｘａｄｄ＜０＞が所定時間だけ「Ｈ」レベルにされると、ワード線ＷＬ＜０＞が所定時間だけ「Ｈ」レベルに立ち上げられる。また、書込活性信号／ＷＥを反転させて遅延させた信号ＥＡ１が生成され、信号／ＷＥ，ＥＡ１の論理積信号の反転信号が信号ＹＵＮＳ，ＸＵＮＳ，ＶＭＣとなる。したがって、信号ＹＵＮＳ，ＸＵＮＳ，ＶＭＣの各々は、ワード線ＷＬ＜０＞が「Ｌ」レベルに立ち下げられた後に、所定時間だけ「Ｌ」レベルにされる。

Ｙ全非選択信号ＹＵＮＳが「Ｌ」レベルにされると、ビット線選択信号ＹＢ＜０＞〜ＹＢ＜ｙ＞が「Ｈ」レベルにされるとともに、ビット線選択信号ＹＴ＜０＞〜ＹＴ＜ｙ＞が「Ｌ」レベルにされ、全ビット線ＢＬ＜０＞〜ＢＬ＜ｙ＞がオープン状態にされる。また、信号ＶＭＣが「Ｌ」レベルにされると、電圧ＶＭは負電圧にされ、ソース線ＳＬおよびウェル線ＭＷは負電圧にされる。また、Ｘ全非選択信号ＸＵＮＳが「Ｌ」レベルにされると、全ワード線ＷＬ＜０＞〜ＷＬ＜ｘ＞が負電圧にされる。これにより、全メモリセルＭＭの相変化素子６の一方電極が負電圧にされ、その他方電極がオープン状態にされ、全メモリセルＭＭに対してディスチャージ動作が行なわれる（図１３参照）。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１による相変化メモリの全体構成を示すブロック図である。 図１に示したメモリアレイに含まれるメモリセルの構成を示す回路図である。 図１に示した書込回路のリセット動作を示すタイムチャートである。 図１に示した書込回路のセット動作を示すタイムチャートである。 図３および図４で示したリセット動作およびセット動作における相変化素子の温度変化を示すタイムチャートである。 図１に示した読出回路の動作を示すタイムチャートである。 図１に示したディスチャージ回路の動作を示すタイムチャートである。 図７に示したディスチャージ動作の必要性を説明するための図である。 図７に示したディスチャージ動作の必要性を説明するための図である。 図７に示したディスチャージ動作の必要性を説明するための図である。 図７に示したディスチャージ動作の必要性を説明するための図である。 図７に示したディスチャージ動作の効果を説明するための図である。 図７に示したディスチャージ動作の効果を説明するための図である。 図７に示したディスチャージ動作の効果を説明するための図である。 図７に示したディスチャージ動作の効果を説明するための図である。 実施の形態１の変更例を示す図である。 実施の形態１の他の変更例を示す図である。 実施の形態１のさらに他の変更例を示す図である。 実施の形態１のさらに他の変更例を示す図である。 実施の形態１のさらに他の変更例を示す図である。 実施の形態１のさらに他の変更例を示す図である。 この発明の実施の形態２による相変化メモリの全体構成を示すブロック図である。 図２２に示したライト／ディスチャージ回路の構成を示す回路図である。 図２２に示したライト／ディスチャージパルス生成回路の構成を示す回路図である。 図２２〜図２４に示した相変化メモリの動作を示すタイムチャートである。 実施の形態２の変更例１を示す回路図である。 図２６に示した相変化メモリの動作を示すタイムチャートである。 実施の形態２の変更例２を示す回路図である。 図２８に示した相変化メモリの動作を示すタイムチャートである。 実施の形態２の変更例３を示す回路図である。 図３０に示した相変化メモリの動作を示すタイムチャートである。 実施の形態２の変更例４を示す回路図である。 図３２に示した相変化メモリの動作を示すタイムチャートである。 実施の形態２の変更例５を示す回路図である。 図３４に示した相変化メモリの動作を示すタイムチャートである。 実施の形態２の変更例６を示す回路図である。 図３６に示した相変化メモリの動作を示すタイムチャートである。 この発明の実施の形態３による相変化メモリの全体構成を示すブロック図である。 図３８に示したソース切換回路の構成を示す回路図である。 図３８に示したライト／ディスチャージ回路の構成を示す回路図である。 図３８に示したライト／ディスチャージパルス生成回路の構成を示す回路図である。 図３８〜図４１に示した相変化メモリの動作を示すタイムチャートである。 この発明の実施の形態４による相変化メモリの全体構成を示すブロック図である。 図４３に示したウェル切換回路の構成を示す回路図である。 図４３に示したソース切換回路の構成を示す回路図である。 図４３に示したライト／ディスチャージパルス生成回路の構成を示す回路図である。 図４３〜図４６に示した相変化メモリの動作を示すタイムチャートである。 実施の形態４の変更例を示す回路図である。 図４８に示した相変化メモリの動作を示すタイムチャートである。 この発明の実施の形態５による相変化メモリの全体構成を示すブロック図である。 図５０に示したライト／ディスチャージ回路の構成を示す回路図である。 図５０に示したライト／ディスチャージパルス生成回路の構成を示す回路図である。 図５０〜図５２に示した相変化メモリの動作を示すタイムチャートである。 図５０に示したライト／ディスチャージ回路の他の構成を例示する回路図である。 図５０に示したワード線ドライバの他の構成を例示する回路図である。 図５０に示したＹドライバの他の構成を例示する回路図である。 この発明の実施の形態６による相変化メモリの全体構成を示すブロック図である。 図５７に示したライト／ディスチャージパルス生成回路の構成を示す回路図である。 図５７および図５８に示した相変化メモリの動作を示すタイムチャートである。 この発明の実施の形態７による相変化メモリの全体構成を示すブロック図である。 図６０に示したライト／ディスチャージ回路の構成を示す回路図である。 図６０に示したライト／ディスチャージパルス生成回路の構成を示す回路図である。 図６０〜図５２に示した相変化メモリの動作を示すタイムチャートである。 実施の形態７の変更例を示す回路図である。 図６４に示した相変化メモリの動作を示すタイムチャートである。 この発明の実施の形態８による相変化メモリの全体構成を示すブロック図である。 図６６に示したウェル切換回路の構成を示す回路図である。 図６９に示したライト／ディスチャージパルス生成回路の構成を示す回路図である。 図６６〜図６８に示した相変化メモリの動作を示すタイムチャートである。 実施の形態８の変更例を示す回路図である。 図７０に示した相変化メモリのウェル切換回路の構成を示す回路図である。 図７０に示した相変化メモリのソース切換回路の構成を示す回路図である。 図７０〜図７２に示した相変化メモリの動作を示すタイムチャートである。

符号の説明

１ メモリアレイ、２ 書込回路、３ 読出回路、４ ディスチャージ回路、５，１４ｂ，Ｑ３，６２，６４，７２，７４，７９ｂ、８０ｂ，８３，ＹＳＷＮ ＮチャネルＭＯＳトランジスタ、６ 相変化素子、７ バイポーラトランジスタ、８，９ 端子、１０ ダイオード、１１，１４，１５，１８，２２，３８，４１，５１，６５，７９，８０ インバータ、１２，１３，１６，１７，３０，４２，５２，６６ ＮＡＮＤゲート、１４ａ，Ｑ１，Ｑ２，６１，６３，７１，７３，７９ａ，８０ａ，ＹＳＷＰ ＰチャネルＭＯＳトランジスタ、１９，６０，７０，７５，８１，８２，８４ ライト／ディスチャージパルス生成回路、２０，３５，３６，４０，４５，４７，５０ パルス生成回路、２１，２４，２６，３９，４３，４６，４８，５３，６７ 遅延回路、２３，２５，２８，２９，３３，４９ ＯＲゲート、２７，３１，３７，４４ ＡＮＤゲート、３２ ゲート回路、７６〜７８ レベル変換回路、ＢＬ ビット線、ＢＬＳＡ ノード、ＢＬＳＷ ライト／ディスチャージ回路、ｅ 電子、ＥＬ 電極、ＩＬ 絶縁層、ＭＡ メモリアレイ、ＭＭ メモリセル、ＭＷ ウェル線、ＭＷＳＷ ウェル切換回路、ＰＣ 相変化材料層、ＳＡ 読出用センスアンプ、ＳＬ ソース線、ＳＬＳＷ ソース切換回路、ＷＬ ワード線、ＷＬＤ ワード線ドライバ、ＸＤＥＣ Ｘデコーダ、ＹＤ Ｙドライバ、ＹＤＥＣ Ｙデコーダ、ＹＳＷ Ｙスイッチ。

Claims (24)

1. 抵抗値のレベル変化によってデータを記憶する抵抗性記憶素子を含むメモリセルと、
   書込動作時に、書込データの論理に応じた書込電圧を前記抵抗性記憶素子に印加し、前記抵抗性記憶素子の抵抗値を設定する書込回路と、
   読出動作時に、前記抵抗性記憶素子に読出電圧を印加し、前記抵抗性記憶素子に流れる電流に基づいて前記抵抗性記憶素子の記憶データを読み出す読出回路と、
   ディスチャージ動作時に、前記抵抗性記憶素子にディスチャージ電圧を印加し、前記抵抗性記憶素子にトラップされた電荷を除去するディスチャージ回路とを備える、半導体装置。
2. 前記抵抗性記憶素子は、相変化に伴う抵抗値のレベル変化によってデータを記憶する相変化素子を含み、
   前記書込回路は、第１の論理のデータを書き込む場合は、前記相変化素子に第１の書込電圧を印加して前記相変化素子を結晶状態にし、第２の論理のデータを書き込む場合は、前記相変化素子に第２の書込電圧を印加して前記相変化素子をアモルファス状態にする、請求項１に記載の半導体装置。
3. 前記相変化素子は、積層された導電層および相変化材料層を有する、請求項２に記載の半導体装置。
4. 前記相変化素子は、積層された導電層、絶縁層、および相変化材料層を有する、請求項２に記載の半導体装置。
5. 前記ディスチャージ回路は、前記ディスチャージ動作時に、前記抵抗性記憶素子の一方電極に前記ディスチャージ電圧を印加するとともに、他方電極をオープン状態にする、請求項１から請求項４までのいずれかに記載の半導体装置。
6. 前記ディスチャージ電圧は前記書込電圧および前記読出電圧と異なる、請求項１から請求項５までのいずれかに記載の半導体装置。
7. 前記ディスチャージ動作は、前記書込動作および前記読出動作のうちの少なくとも一方の動作の直前および直後の両方で行なわれる、請求項１から請求項６までのいずれかに記載の半導体装置。
8. 前記ディスチャージ動作は、前記書込動作および前記読出動作のうちの少なくとも一方の動作の直前に行なわれる、請求項１から請求項６までのいずれかに記載の半導体装置。
9. 前記ディスチャージ動作は、前記書込動作および前記読出動作のうちの少なくとも一方の動作の直後に行なわれる、請求項１から請求項６までのいずれかに記載の半導体装置。
10. 前記ディスチャージ動作は、前記書込動作および前記読出動作の各々の直前および直後から独立した期間に行なわれる、請求項１から請求項６までのいずれかに記載の半導体装置。
11. 前記メモリセルは前記抵抗性記憶素子のみを含む、請求項１から請求項１０までのいずれかに記載の半導体装置。
12. 前記メモリセルは、直列接続されたダイオードおよび前記抵抗性記憶素子を含む、請求項１から請求項１０までのいずれかに記載の半導体装置。
13. 前記メモリセルは、直列接続された電界効果型トランジスタおよび前記抵抗性記憶素子を含む、請求項１から請求項１０までのいずれかに記載の半導体装置。
14. 前記メモリセルは、直列接続されたバイポーラトランジスタおよび前記抵抗性記憶素子を含む、請求項１から請求項１０までのいずれかに記載の半導体装置。
15. 複数行複数列に配置された複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数のワード線と、それぞれ前記複数列に対応して設けられた複数のビット線とを含むメモリアレイを備え、
    各メモリセルは、相変化に伴う抵抗値のレベル変化によってデータを記憶する相変化素子と、ゲートが対応のワード線に接続され、対応のビット線に前記相変化素子と直列接続されたＮ型トランジスタとを有し、
    さらに、書込動作時に、選択されたメモリセルの相変化素子に書込データの論理に応じた書込電圧を印加し、前記相変化素子の抵抗値を設定する書込回路と、
    読出動作時に、選択されたメモリセルの相変化素子に読出電圧を印加し、該相変化素子に流れる電流に基づいて該相変化素子の記憶データを読み出す読出回路と、
    ディスチャージ動作時に、各メモリセルの相変化素子の一方電極にディスチャージ電圧を印加するとともに他方電極をオープン状態にして、各相変化素子にトラップされた電荷を除去するディスチャージ回路とを備える、半導体装置。
16. 前記Ｎ型トランジスタのドレインは対応の相変化素子を介して対応のビット線に接続され、そのソースは接地電圧を受け、
    前記ディスチャージ回路は、前記ディスチャージ動作時に、各ワード線を接地電圧にし、各ビット線に前記ディスチャージ電圧として正電圧を印加する、請求項１５に記載の半導体装置。
17. 前記メモリアレイは、さらに、前記複数のメモリセルに共通に設けられたソース線を含み、
    前記Ｎ型トランジスタのドレインは対応の相変化素子を介して対応のビット線に接続され、そのソースは前記ソース線に接続され、
    前記ディスチャージ回路は、前記ディスチャージ動作時に、各ワード線を正電圧にし、各ビット線をオープン状態にし、前記ソース線に前記ディスチャージ電圧として正電圧を印加する、請求項１５に記載の半導体装置。
18. 前記メモリアレイは、さらに、前記複数のメモリセルに共通に設けられたソース線およびウェル線を含み、
    前記Ｎ型トランジスタのドレインは対応の相変化素子を介して対応のビット線に接続され、そのソースは前記ソース線に接続され、その基板は前記ウェル線に接続され、
    前記ディスチャージ回路は、前記ディスチャージ動作時に、各ワード線を接地電圧にし、各ビット線をオープン状態にし、前記ソース線を正電圧またはオープン状態にし、前記ウェル線に前記ディスチャージ電圧として正電圧を印加する、請求項１５に記載の半導体装置。
19. 前記メモリアレイは、さらに、前記複数のメモリセルに共通に設けられたソース線を含み、
    前記Ｎ型トランジスタのドレインは対応の相変化素子を介して対応のビット線に接続され、そのソースは前記ソース線に接続され、
    前記ディスチャージ回路は、前記ディスチャージ動作時に、各ワード線を正電圧または接地電圧にし、各ビット線に前記ディスチャージ電圧として正電圧を印加し、前記ソース線をオープン状態にする、請求項１５に記載の半導体装置。
20. 前記メモリアレイは、さらに、前記複数のメモリセルに共通に設けられたソース線およびウェル線を含み、
    前記Ｎ型トランジスタのドレインは対応の相変化素子を介して対応のビット線に接続され、そのソースは前記ソース線に接続され、その基板は前記ウェル線に接続され、
    前記ディスチャージ回路は、前記ディスチャージ動作時に、各ワード線を負電圧にし、各ビット線をオープン状態にし、前記ソース線に前記ディスチャージ電圧として負電圧を印加し、前記ウェル線を負電圧にする、請求項１５に記載の半導体装置。
21. 前記メモリアレイは、さらに、前記複数のメモリセルに共通に設けられたウェル線を含み、
    前記Ｎ型トランジスタのドレインは対応のビット線に接続され、そのソースは対応の相変化素子を介して接地電圧を受け、その基板は前記ウェル線に接続され、
    前記ディスチャージ回路は、前記ディスチャージ動作時に、各ワード線を負電圧にし、各ビット線に前記ディスチャージ電圧として負電圧を印加し、前記ウェル線を負電圧にする、請求項１５に記載の半導体装置。
22. 前記メモリアレイは、さらに、前記複数のメモリセルに共通に設けられたソース線を含み、
    前記Ｎ型トランジスタのドレインは対応のビット線に接続され、そのソースは対応の相変化素子を介して前記ソース線に接続され、
    前記ディスチャージ回路は、前記ディスチャージ動作時に、各ワード線を接地電圧にし、前記ソース線に前記ディスチャージ電圧として正電圧を印加する、請求項１５に記載の半導体装置。
23. 前記メモリアレイは、さらに、前記複数のメモリセルに共通に設けられたソース線およびウェル線を含み、
    前記Ｎ型トランジスタのドレインは対応のビット線に接続され、そのソースは対応の相変化素子を介して前記ソース線に接続され、その基板は前記ウェル線に接続され、
    前記ディスチャージ回路は、前記ディスチャージ動作時に、各ワード線を接地電圧にし、各ビット線を正電圧またはオープン状態にし、前記ソース線をオープン状態にし、前記ウェル線に前記ディスチャージ電圧として正電圧を印加する、請求項１５に記載の半導体装置。
24. 前記ディスチャージ回路は、ディスチャージパルス信号に応答して活性化され、
    さらに、前記書込回路を活性化させる書込活性信号、前記読出回路を活性化させる読出活性信号、前記半導体装置を活性化させるチップ活性信号、前記半導体装置が含まれるモジュールを活性化させるモジュール活性信号、あるいは前記ディスチャージ動作の実行を指示するディスチャージ指示信号に応答して前記ディスチャージパルス信号を生成するパルス生成回路を備える、請求項１５から請求項２３までのいずれかに記載の半導体装置。

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