JP2009199634A - 半導体装置 - Google Patents
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Abstract
【解決手段】この相変化メモリは、相変化に伴う抵抗値のレベル変化によってデータを記憶する相変化素子6を含むメモリセルと、書込動作時に、書込データの論理に応じて相変化素子6をアモルファス状態または結晶状態にする書込回路2と、読出動作時に、相変化素子6の記憶データを読み出す読出回路3と、ディスチャージ動作時に、相変化素子6にディスチャージ電圧を印加し、相変化素子6にトラップされた電子を除去するディスチャージ回路4とを備える。したがって、相変化素子6の抵抗値の変動を抑制できる。
【選択図】図1
Description
2002 IEEE International Solid-State Circuits Conference, Digest of Technical Papers、p.202-203
図1は、この発明の実施の形態1による相変化メモリの全体構成を示すブロック図である。図1において、この相変化メモリは、メモリアレイ1、書込回路2、読出回路3、およびディスチャージ回路4を含む。
図22は、この発明の実施の形態2による相変換メモリの全体構成を示す回路ブロック図である。図22において、この相変換メモリはメモリアレイMAを備える。メモリアレイMAは、複数行複数列に配置された複数のメモリセルMM<0,0>〜MM<x,n(y+1)+y>と、それぞれ複数行に対応して設けられた複数のワード線WL<0>〜WL<x>と、それぞれ複数列に対応して設けられた複数のビット線BL<0>〜BL<n(y+1)+y>とを含む。ただし、x,y,nの各々は自然数である。ビット線BL<0>〜BL<n(y+1)+y>は、(y+1)本ずつ(n+1)個のビット線グループに分割されている。
図26は、実施の形態2の変更例1を示す回路ブロック図であって、図24と対比される図である。図26において、この変更例1では、パルス生成回路20.0〜20.nがそれぞれパルス生成回路35.0〜35.nと置換される。パルス生成回路35は、パルス生成回路20からANDゲート31およびゲート回路32を除去したものである。ANDゲート27の出力信号は、パルス信号BLV1,BLVNとして使用される。パルス信号BLV2は生成されない。図23のPチャネルMOSトランジスタQ2は、非導通状態に固定されるか、除去される。
図28は、実施の形態2の変更例2を示す回路ブロック図であって、図26と対比される図である。図28において、この変更例2では、パルス生成回路35.0〜35.nがそれぞれパルス生成回路36.0〜36.nと置換される。パルス生成回路36は、パルス生成回路35の遅延回路24,26、ANDゲート27、ORゲート28,29、およびNANDゲート30を除去し、ANDゲート37、インバータ38、および遅延回路39を設けたものである。
図30は、実施の形態2の変更例3を示す回路ブロック図であって、図28と対比される図である。図30において、この変更例3では、パルス生成回路36.0〜36.nがそれぞれパルス生成回路40.0〜40.nと置換される。パルス生成回路40は、パルス生成回路36の遅延回路39を除去し、インバータ41、NANDゲート42、遅延回路43、およびANDゲート44を設けたものである。
図32は、実施の形態2の変更例4を示す回路ブロック図であって、図28と対比される図である。図32において、この変更例4では、パルス生成回路36.0〜36.nがそれぞれパルス生成回路45.0〜45.nと置換される。パルス生成回路45は、パルス生成回路36の遅延回路39を除去し、遅延回路46を設けたものである。
図34は、実施の形態2の変更例5を示す回路ブロック図であって、図30と対比される図である。図34において、この変更例5では、パルス生成回路40.0〜40.nがそれぞれパルス生成回路47.0〜47.nと置換される。パルス生成回路47は、パルス生成回路40の遅延回路43およびNANDゲート42を除去し、遅延回路48およびORゲート49を設けたものである。
図36は、実施の形態2の変更例6を示す回路ブロック図であって、図30と対比される図である。図36において、この変更例6では、パルス生成回路40.0〜40.nがそれぞれパルス生成回路50.0〜50.nと置換される。パルス生成回路50は、パルス生成回路40からインバータ41、NANDゲート42、および遅延回路43を除去したものである。また、この変更例6では、パルス生成回路50.0〜50.nに共通にインバータ51、NANDゲート52、および遅延回路53が設けられる。
図38は、この発明の実施の形態3による相変換メモリの全体構成を示す回路ブロック図であって、図22と対比される図である。図38において、この相変換メモリが図22の相変換メモリと異なる主な点は、ソース線SLとソース切換回路SLSWが追加され、ライト/ディスチャージパルス生成回路19がライト/ディスチャージパルス生成回路60で置換されている点である。各メモリセルMMのNチャネルMOSトランジスタ5のソースは、接地電圧VSSのラインの代わりにソース線SLに接続されている。
図43は、この発明の実施の形態4による相変換メモリの全体構成を示す回路ブロック図であって、図38と対比される図である。図43において、この相変換メモリが図38の相変換メモリと異なる主な点は、ウェル線MWとウェル切換回路MWSWが追加され、ライト/ディスチャージパルス生成回路60がライト/ディスチャージパルス生成回路70で置換されている点である。各メモリセルMMのNチャネルMOSトランジスタ5のウェル(基板、バックゲート)は、接地電圧VSSのラインの代わりにウェル線MWに接続されている。
図50は、この発明の実施の形態5による相変換メモリの全体構成を示す回路ブロック図であって、図43と対比される図である。図50において、この相変換メモリが図43の相変換メモリと異なる主な点は、ソース線SLと切換回路SLSW,MWSWが除去され、ウェル線MWに電圧VMが印加され、各メモリセルMMのNチャネルMOSトランジスタ5および相変化素子6がビット線BLと接地電圧VSSのラインとの間に接続され、ライト/ディスチャージパルス生成回路70がライト/ディスチャージパルス生成回路75で置換されている点である。電圧VMは、ディスチャージ動作時は負電圧にされ、それ以外の期間は接地電圧VSSにされる。
図57は、この発明の実施の形態6による相変換メモリの全体構成を示す回路ブロック図であって、図38と対比される図である。図57において、この相変換メモリが図38の相変換メモリと異なる主な点は、各メモリセルMMのNチャネルMOSトランジスタ5および相変化素子6がビット線BLとソース線SLとの間に接続され、ライト/ディスチャージパルス生成回路60がライト/ディスチャージパルス生成回路81で置換されている点である。
図60は、この発明の実施の形態7による相変換メモリの全体構成を示す回路ブロック図であって、図43と対比される図である。図60において、この相変換メモリが図43の相変換メモリと異なる主な点は、各メモリセルMMのNチャネルMOSトランジスタ5および相変化素子6がビット線BLとソース線SLとの間に接続され、ライト/ディスチャージパルス生成回路70がライト/ディスチャージパルス生成回路82で置換されている点である。
図66は、この発明の実施の形態8による相変換メモリの全体構成を示す回路ブロック図であって、図60と対比される図である。図66において、この相変換メモリが図60の相変換メモリと異なる主な点は、各メモリセルMMのNチャネルMOSトランジスタ5および相変化素子6がソース線SLとビット線BLとの間に接続され、ライト/ディスチャージパルス生成回路82がライト/ディスチャージパルス生成回路84で置換されている点である。また、ウェル切換回路MWSWでは、図67に示すように、ウェル線MWは接地電圧VSSのラインに常時接続されている。
Claims (24)
- 抵抗値のレベル変化によってデータを記憶する抵抗性記憶素子を含むメモリセルと、
書込動作時に、書込データの論理に応じた書込電圧を前記抵抗性記憶素子に印加し、前記抵抗性記憶素子の抵抗値を設定する書込回路と、
読出動作時に、前記抵抗性記憶素子に読出電圧を印加し、前記抵抗性記憶素子に流れる電流に基づいて前記抵抗性記憶素子の記憶データを読み出す読出回路と、
ディスチャージ動作時に、前記抵抗性記憶素子にディスチャージ電圧を印加し、前記抵抗性記憶素子にトラップされた電荷を除去するディスチャージ回路とを備える、半導体装置。 - 前記抵抗性記憶素子は、相変化に伴う抵抗値のレベル変化によってデータを記憶する相変化素子を含み、
前記書込回路は、第1の論理のデータを書き込む場合は、前記相変化素子に第1の書込電圧を印加して前記相変化素子を結晶状態にし、第2の論理のデータを書き込む場合は、前記相変化素子に第2の書込電圧を印加して前記相変化素子をアモルファス状態にする、請求項1に記載の半導体装置。 - 前記相変化素子は、積層された導電層および相変化材料層を有する、請求項2に記載の半導体装置。
- 前記相変化素子は、積層された導電層、絶縁層、および相変化材料層を有する、請求項2に記載の半導体装置。
- 前記ディスチャージ回路は、前記ディスチャージ動作時に、前記抵抗性記憶素子の一方電極に前記ディスチャージ電圧を印加するとともに、他方電極をオープン状態にする、請求項1から請求項4までのいずれかに記載の半導体装置。
- 前記ディスチャージ電圧は前記書込電圧および前記読出電圧と異なる、請求項1から請求項5までのいずれかに記載の半導体装置。
- 前記ディスチャージ動作は、前記書込動作および前記読出動作のうちの少なくとも一方の動作の直前および直後の両方で行なわれる、請求項1から請求項6までのいずれかに記載の半導体装置。
- 前記ディスチャージ動作は、前記書込動作および前記読出動作のうちの少なくとも一方の動作の直前に行なわれる、請求項1から請求項6までのいずれかに記載の半導体装置。
- 前記ディスチャージ動作は、前記書込動作および前記読出動作のうちの少なくとも一方の動作の直後に行なわれる、請求項1から請求項6までのいずれかに記載の半導体装置。
- 前記ディスチャージ動作は、前記書込動作および前記読出動作の各々の直前および直後から独立した期間に行なわれる、請求項1から請求項6までのいずれかに記載の半導体装置。
- 前記メモリセルは前記抵抗性記憶素子のみを含む、請求項1から請求項10までのいずれかに記載の半導体装置。
- 前記メモリセルは、直列接続されたダイオードおよび前記抵抗性記憶素子を含む、請求項1から請求項10までのいずれかに記載の半導体装置。
- 前記メモリセルは、直列接続された電界効果型トランジスタおよび前記抵抗性記憶素子を含む、請求項1から請求項10までのいずれかに記載の半導体装置。
- 前記メモリセルは、直列接続されたバイポーラトランジスタおよび前記抵抗性記憶素子を含む、請求項1から請求項10までのいずれかに記載の半導体装置。
- 複数行複数列に配置された複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数のワード線と、それぞれ前記複数列に対応して設けられた複数のビット線とを含むメモリアレイを備え、
各メモリセルは、相変化に伴う抵抗値のレベル変化によってデータを記憶する相変化素子と、ゲートが対応のワード線に接続され、対応のビット線に前記相変化素子と直列接続されたN型トランジスタとを有し、
さらに、書込動作時に、選択されたメモリセルの相変化素子に書込データの論理に応じた書込電圧を印加し、前記相変化素子の抵抗値を設定する書込回路と、
読出動作時に、選択されたメモリセルの相変化素子に読出電圧を印加し、該相変化素子に流れる電流に基づいて該相変化素子の記憶データを読み出す読出回路と、
ディスチャージ動作時に、各メモリセルの相変化素子の一方電極にディスチャージ電圧を印加するとともに他方電極をオープン状態にして、各相変化素子にトラップされた電荷を除去するディスチャージ回路とを備える、半導体装置。 - 前記N型トランジスタのドレインは対応の相変化素子を介して対応のビット線に接続され、そのソースは接地電圧を受け、
前記ディスチャージ回路は、前記ディスチャージ動作時に、各ワード線を接地電圧にし、各ビット線に前記ディスチャージ電圧として正電圧を印加する、請求項15に記載の半導体装置。 - 前記メモリアレイは、さらに、前記複数のメモリセルに共通に設けられたソース線を含み、
前記N型トランジスタのドレインは対応の相変化素子を介して対応のビット線に接続され、そのソースは前記ソース線に接続され、
前記ディスチャージ回路は、前記ディスチャージ動作時に、各ワード線を正電圧にし、各ビット線をオープン状態にし、前記ソース線に前記ディスチャージ電圧として正電圧を印加する、請求項15に記載の半導体装置。 - 前記メモリアレイは、さらに、前記複数のメモリセルに共通に設けられたソース線およびウェル線を含み、
前記N型トランジスタのドレインは対応の相変化素子を介して対応のビット線に接続され、そのソースは前記ソース線に接続され、その基板は前記ウェル線に接続され、
前記ディスチャージ回路は、前記ディスチャージ動作時に、各ワード線を接地電圧にし、各ビット線をオープン状態にし、前記ソース線を正電圧またはオープン状態にし、前記ウェル線に前記ディスチャージ電圧として正電圧を印加する、請求項15に記載の半導体装置。 - 前記メモリアレイは、さらに、前記複数のメモリセルに共通に設けられたソース線を含み、
前記N型トランジスタのドレインは対応の相変化素子を介して対応のビット線に接続され、そのソースは前記ソース線に接続され、
前記ディスチャージ回路は、前記ディスチャージ動作時に、各ワード線を正電圧または接地電圧にし、各ビット線に前記ディスチャージ電圧として正電圧を印加し、前記ソース線をオープン状態にする、請求項15に記載の半導体装置。 - 前記メモリアレイは、さらに、前記複数のメモリセルに共通に設けられたソース線およびウェル線を含み、
前記N型トランジスタのドレインは対応の相変化素子を介して対応のビット線に接続され、そのソースは前記ソース線に接続され、その基板は前記ウェル線に接続され、
前記ディスチャージ回路は、前記ディスチャージ動作時に、各ワード線を負電圧にし、各ビット線をオープン状態にし、前記ソース線に前記ディスチャージ電圧として負電圧を印加し、前記ウェル線を負電圧にする、請求項15に記載の半導体装置。 - 前記メモリアレイは、さらに、前記複数のメモリセルに共通に設けられたウェル線を含み、
前記N型トランジスタのドレインは対応のビット線に接続され、そのソースは対応の相変化素子を介して接地電圧を受け、その基板は前記ウェル線に接続され、
前記ディスチャージ回路は、前記ディスチャージ動作時に、各ワード線を負電圧にし、各ビット線に前記ディスチャージ電圧として負電圧を印加し、前記ウェル線を負電圧にする、請求項15に記載の半導体装置。 - 前記メモリアレイは、さらに、前記複数のメモリセルに共通に設けられたソース線を含み、
前記N型トランジスタのドレインは対応のビット線に接続され、そのソースは対応の相変化素子を介して前記ソース線に接続され、
前記ディスチャージ回路は、前記ディスチャージ動作時に、各ワード線を接地電圧にし、前記ソース線に前記ディスチャージ電圧として正電圧を印加する、請求項15に記載の半導体装置。 - 前記メモリアレイは、さらに、前記複数のメモリセルに共通に設けられたソース線およびウェル線を含み、
前記N型トランジスタのドレインは対応のビット線に接続され、そのソースは対応の相変化素子を介して前記ソース線に接続され、その基板は前記ウェル線に接続され、
前記ディスチャージ回路は、前記ディスチャージ動作時に、各ワード線を接地電圧にし、各ビット線を正電圧またはオープン状態にし、前記ソース線をオープン状態にし、前記ウェル線に前記ディスチャージ電圧として正電圧を印加する、請求項15に記載の半導体装置。 - 前記ディスチャージ回路は、ディスチャージパルス信号に応答して活性化され、
さらに、前記書込回路を活性化させる書込活性信号、前記読出回路を活性化させる読出活性信号、前記半導体装置を活性化させるチップ活性信号、前記半導体装置が含まれるモジュールを活性化させるモジュール活性信号、あるいは前記ディスチャージ動作の実行を指示するディスチャージ指示信号に応答して前記ディスチャージパルス信号を生成するパルス生成回路を備える、請求項15から請求項23までのいずれかに記載の半導体装置。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013046643A1 (ja) * | 2011-09-28 | 2013-04-04 | パナソニック株式会社 | 不揮発性記憶素子のデータ書き込み方法及び不揮発性記憶装置 |
JP2014225314A (ja) * | 2013-05-14 | 2014-12-04 | 株式会社東芝 | 記憶装置及び記憶装置の制御方法 |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8854872B2 (en) | 2011-12-22 | 2014-10-07 | International Business Machines Corporation | Drift mitigation for multi-bits phase change memory |
US8711601B2 (en) * | 2011-12-28 | 2014-04-29 | Industrial Technology Research Institute | Resistive random access memory cell and resistive random access memory module |
CN102592671B (zh) * | 2012-02-17 | 2015-06-17 | 北京时代全芯科技有限公司 | 一种相变存储器的写入电路及写入方法 |
US8675423B2 (en) * | 2012-05-07 | 2014-03-18 | Micron Technology, Inc. | Apparatuses and methods including supply current in memory |
US9245926B2 (en) | 2012-05-07 | 2016-01-26 | Micron Technology, Inc. | Apparatuses and methods including memory access in cross point memory |
TWI595485B (zh) * | 2015-03-03 | 2017-08-11 | 華邦電子股份有限公司 | 電阻式隨機存取記憶體的操作方法 |
CN106033680B (zh) * | 2015-03-17 | 2019-03-15 | 华邦电子股份有限公司 | 电阻式随机存取存储器的操作方法 |
US9613696B1 (en) * | 2015-12-16 | 2017-04-04 | Stmicroelectronics International N.V. | Memory device including decoder for a program pulse and related methods |
US10706927B1 (en) * | 2018-05-08 | 2020-07-07 | SK Hynix Inc. | Electronic device and operating method thereof |
KR102654488B1 (ko) * | 2019-05-20 | 2024-04-05 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
US11139025B2 (en) | 2020-01-22 | 2021-10-05 | International Business Machines Corporation | Multi-level cell threshold voltage operation of one-selector-one-resistor structure included in a crossbar array |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007157317A (ja) * | 2005-11-30 | 2007-06-21 | Samsung Electronics Co Ltd | 相変化メモリ装置及びそれの読み出し方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010108656A (ko) | 2000-05-30 | 2001-12-08 | 윤종용 | 플래쉬 메모리의 프로그래밍 방법 |
JP3980874B2 (ja) | 2001-11-30 | 2007-09-26 | スパンション エルエルシー | 半導体記憶装置及びその駆動方法 |
US7907435B2 (en) * | 2005-09-21 | 2011-03-15 | Renesas Electronics Corporation | Semiconductor device |
US7916556B2 (en) * | 2007-01-09 | 2011-03-29 | Sony Corporation | Semiconductor memory device, sense amplifier circuit and memory cell reading method using a threshold correction circuitry |
KR100887069B1 (ko) * | 2007-07-24 | 2009-03-04 | 주식회사 하이닉스반도체 | 상 변화 메모리 장치 |
US7957207B2 (en) * | 2009-03-10 | 2011-06-07 | Ovonyx, Inc. | Programmable resistance memory with interface circuitry for providing read information to external circuitry for processing |
-
2008
- 2008-02-19 JP JP2008037314A patent/JP5082130B2/ja not_active Expired - Fee Related
-
2009
- 2009-02-12 US US12/370,283 patent/US7881102B2/en active Active
- 2009-02-19 CN CNA2009100047613A patent/CN101515474A/zh active Pending
-
2010
- 2010-12-15 US US12/968,804 patent/US20110080779A1/en not_active Abandoned
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007157317A (ja) * | 2005-11-30 | 2007-06-21 | Samsung Electronics Co Ltd | 相変化メモリ装置及びそれの読み出し方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013046643A1 (ja) * | 2011-09-28 | 2013-04-04 | パナソニック株式会社 | 不揮発性記憶素子のデータ書き込み方法及び不揮発性記憶装置 |
CN103314411A (zh) * | 2011-09-28 | 2013-09-18 | 松下电器产业株式会社 | 非易失性存储元件的数据写入方法和非易失性存储装置 |
JP2014225314A (ja) * | 2013-05-14 | 2014-12-04 | 株式会社東芝 | 記憶装置及び記憶装置の制御方法 |
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