CN101515474A - 具备电阻性存储元件的半导体装置 - Google Patents

Abstract

本发明提供一种具备电阻性存储元件的半导体装置。其中，相变存储器包括：包含根据电阻值的水平随相变发生的变化来存储数据的相变元件(6)的存储单元；在写入动作时，响应写入数据的逻辑而使相变元件(6)处于非结晶状态或结晶状态的写入电路(2)；在读出动作时，读出相变元件(6)的存储数据的读出电路(3)；以及在放电动作时，对相变元件(6)施加放电电压，除去相变元件(6)捕获的电子的放电电路(4)。因而，可抑制相变元件(6)的电阻值变动。

Description

具备电阻性存储元件的半导体装置

技术领域

本发明涉及半导体装置，尤其涉及具备根据电阻值的水平变化来存储数据的电阻性存储元件的半导体装置。更具体地说，本发明涉及具备根据电阻值的水平随相变发生的变化来存储数据的相变元件的半导体装置。

背景技术

近年来，作为可高集成化及可高速动作的非易失存储器，展开了相变存储器的开发。在相变存储器中，利用电阻值的水平随相变元件的相变发生的变化来存储数据。相变元件的数据写入是通过使电流流过相变元件使之发热来进行的。

这种写入动作有复位动作和置位动作。复位动作是通过将相变元件保持在较高温度，使相变元件处于高电阻的非结晶(amorphous)状态的动作。置位动作是通过在充分长的期间将相变元件保持在较低的温度，使之处于低电阻的结晶状态的动作。此外，相变元件的数据读出是通过在不改变相变元件的状态的范围内使电流流过，并判别相变元件的电阻值高低来进行的(例如，参照2002IEEE International Solid-State Circuits Conference，Digest of Technical Papes，p.202-203)。

但是，在传统相变存储器中，即使不进行写入动作的期间，也存在相变元件的电阻值变动的问题。

发明内容

故，本发明的主要目的是在于提供可抑制写入动作以外期间的电阻性存储元件的电阻值变动的半导体装置。

本发明的半导体装置包括：包含根据电阻值的水平变化来存储数据的电阻性存储元件的存储单元；在写入动作时，将对应于写入数据的逻辑的写入电压施加到电阻性存储元件，设定电阻性存储元件的电阻值的写入电路；在读出动作时，对电阻性存储元件施加读出电压，基于流过电阻性存储元件的电流读出电阻性存储元件的存储数据的读出电路；以及在放电动作时，对电阻性存储元件施加放电电压，除去电阻性存储元件捕获(trap)的电荷的放电电路。

本发明的半导体装置除了设置写入电路及读出电路以外，还设置了在放电动作时，对电阻性存储元件施加放电电压，除去电阻性存储元件捕获的电荷的放电电路。因而，能够抑制因电阻性存储元件捕获的电荷而产生的电阻性存储元件的电阻值变动。

本发明的上述以及其它的目的、特征、形态及优点，以下借助附图理解的关于本发明的详细说明将给出清晰阐述。

附图说明

图1是本发明实施方式1的相变存储器的整体结构框图。

图2是表示图1所示的存储阵列所包含的存储单元的结构的电路图。

图3是表示图1所示的写入电路的复位动作的时序图。

图4是表示图1所示的写入电路的置位动作的时序图。

图5是表示图3及图4所示的复位动作及置位动作中的相变元件的温度变化的时序图。

图6是图1所示的读出电路的动作时序图。

图7是图1所示的放电电路的动作时序图。

图8是用于说明图7所示的放电动作的必要性的说明图。

图9是用于说明图7所示的放电动作的必要性的说明图。

图10是用于说明图7所示的放电动作的必要性的说明图。

图11是用于说明图7所示的放电动作的必要性的说明图。

图12是用于说明图7所示的放电动作效果的说明图。

图13是用于说明图7所示的放电动作效果的说明图。

图14是用于说明图7所示的放电动作效果的说明图。

图15是用于说明图7所示的放电动作效果的说明图。

图16是实施方式1的变更例的示意图。

图17是实施方式1的另一变更例的示意图。

图18是实施方式1的又一变更例的示意图。

图19是实施方式1的又一变更例的示意图。

图20是实施方式1的又一变更例的示意图。

图21是实施方式1的又一变更例的示意图。

图22是本发明实施方式2的相变存储器的整体结构框图。

图23是表示图22所示的写/放电电路的结构的电路图。

图24是表示图22所示的写/放电脉冲生成电路的结构的电路图。

图25是图22～图24所示的相变存储器的动作时序图。

图26是表示实施方式2的变更例1的电路图。

图27是图26所示的相变存储器的动作时序图。

图28是表示实施方式2的变更例2的电路图。

图29是图28所示的相变存储器的动作时序图。

图30是表示实施方式2的变更例3的电路图。

图31是图30所示的相变存储器的动作时序图。

图32是表示实施方式2的变更例4的电路图。

图33是图32所示的相变存储器的动作时序图。

图34是表示实施方式2的变更例5的电路图。

图35是图34所示的相变存储器的动作时序图。

图36是表示实施方式2的变更例6的电路图。

图37是图36所示的相变存储器的动作时序图。

图38是本发明实施方式3的相变存储器的整体结构框图。

图39是表示图38所示的源极切换电路的结构的电路图。

图40是表示图38所示的写/放电电路的结构的电路图。

图41是表示图38所示的写/放电脉冲生成电路的结构的电路图。

图42是图38～图41所示的相变存储器的动作时序图。

图43是本发明实施方式4的相变存储器的整体结构框图。

图44是表示图43所示的阱切换电路的结构的电路图。

图45是表示图43所示的源极切换电路的结构的电路图。

图46是表示图43所示的写/放电脉冲生成电路的结构的电路图。

图47是图43～图46所示的相变存储器的动作时序图。

图48是表示实施方式4的变更例的电路图。

图49是图48所示的相变存储器的动作时序图。

图50是本发明实施方式5的相变存储器的整体结构框图。

图51是表示图50所示的写/放电电路的结构的电路图。

图52是表示图50所示的写/放电脉冲生成电路的结构的电路。

图53是图50～图52所示的相变存储器的动作时序图。

图54是表示图50所示的写/放电电路的其它结构例的电路图。

图55是表示图50所示的字线驱动器的其它结构例的电路图。

图56是表示图50所示的Y驱动器的其它结构例的电路图。

图57是本发明实施方式6的相变存储器的整体结构框图。

图58是表示图57所示的写/放电脉冲生成电路的结构的电路图。

图59是图57及图58所示的相变存储器的动作时序图。

图60是本发明实施方式7的相变存储器的整体结构框图。

图61是表示图60所示的写/放电电路的结构的电路图。

图62是表示图60所示的写/放电脉冲生成电路的结构的电路图。

图63是图60～图62所示的相变存储器的动作时序图。

图64是表示实施方式7的变更例的电路图。

图65是图64所示的相变存储器的动作时序图。

图66是本发明实施方式8的相变存储器的整体结构框图。

图67是表示图66所示的阱切换电路的结构的电路图。

图68是表示图69所示的写/放电脉冲生成电路的结构的电路图。

图69是图66～图68所示的相变存储器的动作时序图。

图70是表示实施方式8的变更例的电路图。

图71是表示图70所示相变存储器的阱切换电路的结构的电路图。

图72是表示图70所示的相变存储器的源极切换电路的结构的电路图。

图73是图70～图72所示的相变存储器的动作时序图。

具体实施方式

(实施方式1)

图1是本发明实施方式1的相变存储器的整体结构框图。在图1中，该相变存储器包含存储阵列1、写入电路2、读出电路3及放电电路4。

存储阵列1包含以多行多列配置的多个存储单元。各存储单元具有根据电阻值的水平随相变发生的变化来存储数据的相变元件。写入电路2在写入动作时，选择存储阵列1的多个存储单元中的任意存储单元，并向选择的存储单元写入数据。读出电路3在读出动作时，选择存储阵列1的多个存储单元中的任意存储单元，并读出已选择的存储单元的存储数据。放电电路4在放电动作时，使各存储单元的相变元件捕获的电子放电，抑制相变元件的电阻值变动。

图2是表示存储阵列1所包含的存储单元的结构的电路图。在图2中，该存储单元包含N沟道MOS晶体管5及相变元件6。N沟道MOS晶体管5的栅极G接受字线电压VWL，其源极S接受源极线电压VSL，其衬底SUB(阱、背栅极(back gate))接受阱线电压VMW，其漏极D与相变元件6的一个电极EL连接。相变元件6的另一电极接受位线电压VBL。

字线电压VWL及位线电压VBL由写入电路2、读出电路3及放电电路4控制。源极线电压VSL及阱线电压VMW在该实施方式1中均固定为接地电压(0V)。

写入电路2通过使相变元件6处于高电阻的非结晶状态来向相变元件6写入例如数据“1”，而通过使相变元件6处于低电阻的结晶状态来向相变元件6写入例如数据“0”。写入电路2根据传递到相变元件6的热和该期间来控制相变元件6的状态。使相变元件6处于高电阻的非结晶状态的动作称为复位动作，使相变元件6处于低电阻的结晶状态的动作称为置位动作。

图3是复位动作时的写入电路2的动作时序图，图4是置位动作时的写入电路2的动作时序图，图5是复位动作时及置位动作时的相变元件6的温度变化时序图。

写入电路2在复位动作时，如图3所示，使字线电压VWL成为正恒压Va而使存储单元的N沟道MOS晶体管5处于导通状态。接着，写入电路2使位线电压VBL仅在短时间内成为正电压Va，复位电流流过相变元件6。如图5所示，复位电流设定为使相变元件6的温度仅在短时间ta内成为高于相变材料的熔点Ta后，在短时间td中低于结晶化温度Tx。从而，相变元件6不会结晶化而处于高电阻的非结晶状态。

此外，写入电路2在置位动作时，如图4所示，通过使字线电压VWL成为正恒压Vb(＜Va)，将存储单元的N沟道MOS晶体管5的电阻值设定为规定值。接着，写入电路2使位线电压VBL在较长时间ts内处于正电压Vc，在相变元件6中有置位电流流过。置位电流如图5所示设定为使相变元件6的温度经过较长时间tm而成为相变材料的结晶化温度Tx以上且熔点Ta以下。结晶化温度Tx是熔点Ta以下且玻璃转变点以上的温度。从而，相变元件6被结晶化。

图6是在读出动作时的读出电路3的动作时序图。如图6所示，读出电路3通过使字线电压VWL成为正恒压Vd来使存储单元的N沟道MOS晶体管5处于导通状态，向位线BL施加比复位动作时及置位动作时低的正电压Ve，根据流过相变元件6的读出电流来读出数据。该读出电流设定为低水平，以使相变元件6的状态不会改变。

例如，读出电路3在流过相变元件6的电流小于规定阈值电流的场合，相变元件6处于高电阻的非结晶状态，判定相变元件6的存储数据为“1”。此外，读出电路3在流过相变元件6的电流大于规定阈值电流的场合，相变元件6处于低电阻的结晶状态，判定相变元件6的存储数据为“0”。

图7是放电动作时的放电电路4的动作时序图。如图7所示，放电电路4通过使字线电压VWL成为0V来使存储单元的N沟道MOS晶体管5处于非导通状态，向位线BL施加正电压Vf，使相变元件6捕获的电子放电，抑制在复位、置位及读出期间以外的期间的相变元件6的电阻值变动。

放电动作可在即将进行复位动作之前或刚进行复位动作之后的定时，或者在即将进行复位动作之前和刚进行复位动作之后的两个定时，或者在即将进行置位动作之前或刚进行置位动作之后的定时，或者在即将进行置位动作之前和刚进行置位动作之后的两个定时，或者在即将进行读出动作之前或刚进行读出动作之后的定时，或者在即将进行读出动作之前和刚进行读出动作之后的两个定时中的任意定时中进行。此外，可在与复位动作、置位动作及读出动作独立的期间进行放电动作。

以下，就该放电动作进行详细说明。图8是相变元件6的高温烘干前后的电阻值示意图。相变元件6使用进行复位、置位及读出动作之后的元件。图8的横轴表示在即将高温烘干之前的相变元件6的电阻值。图8的纵轴表示刚进行高温烘干之后的相变元件6的电阻值。图8中的直线S1是斜率为1的直线。由图8可知通过高温烘干，相变元件6的电阻值上升。

以下说明出现这种现象的一个理由。图9是在复位、置位及读出动作时的相变元件6的相变材料层PC及电极EL的界面附近的能级示意图。相变元件6在相变材料层PC的一侧表面的一部分区域生成一个电极EL，在另一侧表面的整个表面上生成另一电极。与相变材料层PC中的一个电极EL接触的区域被称为相变控制对象区域，被控制为非结晶状态或结晶状态。

在图9中，Ec是导电带，Ef_1是费密(Fermi)能级，Ev是价电子带，T是在一个电极EL和相变材料层PC的界面附近的电子捕获位置，e_1、e_2、e_3是电子。在复位、置位及读出的各动作期间，对一个电极EL施加0V且对相变材料层PC侧施加正电压，电子以e_1→e_2→e_3的顺序流过。

图10是图9所示的动作结束后的能级示意图。在图10中，对一个电极EL及相变材料层PC侧不施加电压。经过图9所示状态的结果，在一个电极EL和相变材料层PC的界面附近的捕获位置T捕获到电子e_2。此外，当相变材料层PC处于非结晶状态时，在相变材料层PC的禁带中存在被捕获的孔穴h_a和被捕获的电子e_a。

图11是将图10所示状态继续放置时的能级示意图。如图11所示，当电子e_2从捕获位置T被释放而再与孔穴h_a耦合时，相变材料层PC的费密能级从Ef_1变为Ef_2，相应地在相变材料层PC侧的载流子路经因上述的再耦合而堵塞。其结果，相变元件6的电阻值比图10所示的场合高。其结果，发生图8所示那样的电阻变动。

另一方面，在图10的捕获位置T被捕获的电子e_2经过放置及烘干后向相变材料层PC禁带中的孔穴h_a以外的方向被释放的场合，由于捕获电子e_2的位置T的能级降低，发生相变元件6的电阻值下降的现象。为了抑制这种问题，在本实施方式1中，进行图7所示的放电动作，排除蓄积在相变材料层PC和一个电极EL的界面附近的电子。

图12是进行了放电动作的相变元件6在高温烘干前后的电阻值示意图，是与图8进行对比的图。相变元件6使用了在放电动作后进行复位、置位及读出动作，再进行放电动作后的元件。

图8的测定和图12的测定中使用了相同的相变元件6。此外，在图8的测定中，确认了电阻值随烘干发生的变动收缩至不显著的水平，接着进行与图8的测定前实施时相同次数的放电、复位、置位、读出及放电动作，其后实施了图12的测定。

在图8的测定和图12的测定中，烘干时间和烘干温度相同。此外，关于即将烘干之前的多个相变元件6的电阻值，其分离及电阻值范围在图8的测定和图12的测定之间没有显著误差地分布。与图8的场合同样地，图12的横轴表示即将烘干之前的相变元件6的电阻值，纵轴表示烘干后的相变元件6的电阻值。直线S1是斜率为1的直线。与图8相比，可知在图12的场合，烘干前后的电阻值的变动得到了抑制。

接着，就获得这种效果的理由进行说明。图13是放电动作时相变元件6的相变材料层PC及电极EL的界面附近的能级示意图，是与图9进行对比的图。在放电动作时，不会从一个电极EL侧供电，因此如图9所示，不会从一个电极EL侧向捕获位置T供给新的电子e_1。另一方面，相变材料层PC侧被供给正电压VBL＝Vf，因此本来在界面附近的捕获位置T上的电子e_3向正电压VBL＝Vf侧移动。其结果，在放电动作完成后，如图14所示，在一个电极EL和相变材料层PC的界面区域被捕获的电子数量减少。从而，抑制了其后的放置及伴随烘干的相变元件6的电阻变动。

还有，在图10所示的捕获位置T上被捕获的电子e_2经放置及烘干后朝相变材料层PC的禁带中的孔穴h_a以外的方向释放，因本来捕获电子e_2的位置T的能级降低而出现相变元件6的电阻值下降现象，其原因也是电子e_2向图10的捕获位置T的蓄积。通过采用放电动作，如图15所示，也可减少该电子e_2的蓄积。因而，通过进行放电动作，能够抑制伴随这种现象的电阻变动。

此外，相变元件6发生电阻变动的原因以及放电动作的效果，如图16所示，在一个电极EL和相变材料层PC的界面存在表面能级SLE的相变元件6，或者如图17所示，在一个电极EL和相变材料层PC元件之间夹着绝缘层IL的结构的相变元件6中也是相同的。

还有，在本实施方式1中，就本发明适用于N沟道MOS晶体管5和相变元件6电气串联连接的结构的存储单元的场合进行了说明，但本发明也可适用于其它结构的存储单元。

例如，可用P沟道MOS晶体管替换N沟道MOS晶体管5，也可如图18所示，用双极性晶体管7替换N沟道MOS晶体管5。双极性晶体管7的基极B接受字线电压VWL，其集电极C与相变元件6的一个电极EL连接，其发射极E接受源极电压VSL。

此外，如图19所示，本发明也可适用于仅由相变元件6和其两端的两个端子8、9构成的存储单元。端子8与相变元件6的一个电极EL连接，端子9与相变元件6的另一电极连接。如果使两端子8、9中的任意一个端子处于开路(open)状态(浮置状态、高阻抗状态)，向另一端子供电，就成为放电动作。例如，设一个端子8为开路状态，另一端子9为正电压的场合，一个电极EL和相变材料层PC的界面区域的能级图为图13。经过该动作可实现图14的状态。此外，设另一端子9为开路状态，一个端子8为正电压的场合，一个电极EL和相变材料层PC的界面区域的能级图为图15。如图15所示，使本来在捕获位置T上的电子e_4释放，其结果能够实现图14的状态，并可抑制因图11所示的现象而发生的相变元件6的电阻变动。

此外，如图20所示，本发明也可适用于在端子8、9间二极管10和相变元件6电气串联连接的结构的存储单元。该存储单元相当于切出的从图2的N沟道MOS晶体管5的衬底SUB和漏极D到相变元件6的另一电极为止的区域。在该存储单元中，二极管10的阳极与端子8连接，二极管10的阴极与相变元件6的一个电极EL连接。基于图13说明中描述的理由，通过使另一端子9的电压高于一个端子8的电压，使二极管10成为反向偏置状态，能够进行放电动作。

此外，通过使一个端子8处于开路状态并设置另一端子9为正电压，能够进行放电动作。此外，通过使另一端子9处于开路状态并设置一个端子8为负电压，能够进行放电动作。此外，基于图15中描述的理由，通过使另一端子9处于开路状态并使一个端子8成为正电压，或者使一个端子8处于开路状态并设置另一端子9为负电压，以使二极管10处于正向偏置状态，能够进行放电动作。

此外，如图21所示，本发明也可适用于在端子9、8间相变元件6和二极管10电气串联连接的结构的存储单元。在该存储单元中，二极管10的阴极与端子8连接，二极管10的阳极与相变元件6的一个电极EL连接。

在该存储单元中，基于图15中所描述的理由，通过向另一端子9侧供给相对于一个端子8为负的电压，或向一个端子8侧供给相对于另一端子9为正的电压，以使二极管10处于反向偏置状态，能够进行放电动作。此外，通过使一个端子8处于开路状态并设置另一端子9为负电压，或使另一端子9处于开路状态并设置一个端子8为正电压，能够进行放电动作。此外，基于在图13中描述的理由，通过使另一端子9处于开路状态并设置一个端子8为负电压，或使一个端子8处于开路状态并设置另一端子9为正电压，以使二极管10处于正向偏置状态，能够进行放电动作。

(实施方式2)

图22是表示本发明实施方式2的相变换存储器的整体结构的电路框图。在图22中，该相变换存储器具备存储阵列MA。存储阵列MA包含：以多行多列方式配置的多个存储单元MM<0，0>～MM<x、n(y+1)+y>；与多行中的各行对应地设置的多条字线WL<0>～WL<x>；以及与多列中的各列对应地设置的多条位线BL<0>～BL<n(y+1)+y>。其中，x、y、n分别为自然数。位线BL<0>～BL<n(y+1)+y>以(y+1)条为一组分割为(n+1)个的位线组。

各存储单元MM采用与图2所示结构相同的结构，包含N沟道MOS晶体管5和相变元件6。N沟道MOS晶体管5的栅极与对应的字线WL连接，其源极接受接地电压VSS(0V)，其漏极经由相变元件6连接到对应的位线BL。

此外，该相变换存储器具备X解码器XDEC和与字线WL<0>～WL<x>分别对应地设置的字线驱动器WLD<0>～WLD<x>。X解码器XDEC响应输入的地址信号，使内部行地址信号Xadd<0>～Xadd<x>中的任意信号成为激活电平的“H(高)”电平。

各字线驱动器WLD由包含反相器(inverted)11、14及NAND门12、13的逻辑电路构成。当对应的内部行地址信号Xadd为“H”电平，X全选择信号XALLS为“H”电平，且X全非选择信号XUNS为“H”电平时，各字线驱动器WLD响应读写脉冲RWP，将字线WL上升为选择电平的“H”电平。

此外，各字线驱动器WLD在X全选择信号XALLS为“L(低)”电平，X全非选择信号XUNS为“H”电平，且读写脉冲RWP为“H”电平的场合，将全部字线WL<0>～WL<x>上升为选择电平的“H”电平。此外，各字线驱动器WLD在X全非选择信号XUNS为“L”电平的场合，使全部字线WL<0>～WL<x>成为非选择电平的“L”电平。

此外，该相变换存储器具备与n+1个的位线组分别对应地设置的Y开关YSW<0>～YSW<n>。Y开关YSW<0>～YSW<n>与节点BLSA<0>～BLSA<n>分别连接。各Y开关YSW包含对应的(y+1)条位线BL与对应的节点BLSA之间分别连接的P沟道MOS晶体管YSWP<0>～YSWP<y>和对应的(y+1)条位线BL与对应的节点BLSA之间分别连接的N沟道MOS晶体管YSWN<0>～YSWN<y>。P沟道MOS晶体管YSWP<0>～YSWP<y>的栅极分别接受位线选择信号YB<0>～YB<y>，N沟道MOS晶体管YSWN<0>～YSWN<y>的栅极分别接受位线选择信号YT<0>～YT<y>。位线选择信号YB<0>～YB<y>分别是位线选择信号YT<0>～YT<y>的反相信号。在位线选择时，位线选择信号YT<0>～YT<y>中的一个或全部成为“H”电平。因而，通过Y开关YSW<0>～YSW<n>，在各节点BLSA<0>～BLSA<n>上分别连接一条或(n+1)条位线BL。

此外，该相变换存储器具备Y解码器YDEC和分别对应于位线选择信号YB<0>～YB<y>、YT<0>～YT<y>而设置的Y驱动器YD<0>～YD<y>。Y解码器YDEC响应输入的地址信号，使内部列地址信号Yadd<0>～Yadd<y>中的任意信号成为激活电平的“H”电平。

各Y驱动器YD由包含反相器15、18及NAND门16、17的逻辑电路构成。各Y驱动器YD在Y全选择信号YALLS为“H”电平，且Y全非选择信号YUNS为“H”电平时，响应于对应的内部列地址信号Yadd成为激活电平的“H”电平，将对应的位线选择信号YB、YT分别设为“L”电平及“H”电平。这时，各节点BLSA<0>～BLSA<n>上分别连接一条位线BL。

此外，各Y驱动器YD在Y全选择信号YALLS为“L”电平，且Y全非选择信号YUNS为“H”电平的场合，将对应的位线选择信号YB、YT分别设为“L”电平及“H”电平。此时，在各节点BLSA<0>～BLSA<n>上分别连接(n+1)条位线BL。

此外，各Y驱动器YD在非选择信号YUNS为“L”电平的场合，将对应的位线选择信号YB、YT分别设为“H”电平及“L”电平。此时，位线BL<0>～BL<n(y+1)+y>不与节点BLSA<0>～BLSA<n>连接。

此外，该相变存储器具备分别与节点BLSA<0>～BLSA<n>连接的写/放电电路BLSW<0>～BLSW<n>及读出用读出放大器SA<0>～SA<n>和写/放电脉冲生成电路19。写/放电电路BLSW<0>～BLSW<n>根据脉冲信号BLV1<0>～BLV1<n>、BLV2<0>～BLV2<n>、BLVN<0>～BLVN<n>来分别控制。

如图23所示，各写/放电电路BLSW包含P沟道MOS晶体管Q1、Q2及N沟道MOS晶体管Q3。P沟道MOS晶体管Q1、Q2的源极分别接受电压V1、V2，它们的栅极分别接受脉冲信号BLV1、BLV2，它们的漏极一起连接到节点BLSA。N沟道MOS晶体管Q3的漏极与节点BLSA连接，其栅极接受脉冲信号BLVN，其源极接受接地电压VSS(0V)。

在脉冲信号BLV1、BLV2、BLVN分别为“L”电平、“H”电平及“L”电平的场合，P沟道MOS晶体管Q1导通，节点BLSA成为电压V1。当脉冲信号BLV1、BLV2、BLVN分别为“H”电平、“L”电平及“L”电平的场合，P沟道MOS晶体管Q2导通，节点BLSA成为电压V2。在脉冲信号BLV1、BLV2、BLVN均为“H”电平的场合，N沟道MOS晶体管Q3导通，节点BLSA成为0V。在脉冲信号BLV1、BLV2、BLVN分别为“H”电平、“H”电平及“L”电平的场合，晶体管Q1～Q3均处于非导通状态，节点BLSA处于开路状态。

读出用读出放大器SA在读出动作时向对应的节点BLSA施加规定电压，基于经由对应的晶体管YSWN、YSWP、位线BL、及存储单元MM流入接地电压VSS的线的电流，读出该存储单元MM的存储数据。

写/放电脉冲生成电路19响应重写模式信号及重写数据信号，生成X全选择信号XALLS、X全非选择信号XUNS、Y全选择信号YALLS、Y全非选择信号YUNS、读写脉冲RWP、脉冲信号BLV1<0>～BLV1<n>、BLV2<0>～BLV2<n>、及BLVN<0>～BLVN<n>。

图24是表示写/放电脉冲生成电路19的要部的电路框图。在图24中，写/放电脉冲生成电路19包含分别对应于写/放电电路BLSW<0>～BLSW<n>而设置的脉冲生成电路20.0～20.n和OR门33。

脉冲生成电路20.0～20.n分别响应重写模式信号所包含的写入激活信号WEA<0>～WEA<n>和重写数据信号所包含的写入数据输入信号DATAIN<0>～DATAIN<n>，生成脉冲信号BLV1<0>～BLV1<n>、BLV2<0>～BLV2<n>、BLVN<0>～BLVN<n>。

各脉冲生成电路20包含延迟电路21、24、26；反相器22；OR门23、25、28、29；AND门27、31；NAND门30；以及门电路32。延迟电路21对写入激活信号WEA进行延迟而生成信号WEA1。反相器22使信号WEA1反相，生成信号WEA2。OR门23生成写入激活信号WEA和反相器22的输出信号WEA2的逻辑和信号WEA3。延迟电路24对OR门23的输出信号WEA3进行延迟，生成信号WEA4。

OR门25生成延迟电路21的输出信号WEA1、写入激活信号WEA及写入数据输入信号DATAIN的逻辑和信号WEA5。延迟电路26对OR门25的输出信号WEA5进行延迟，生成信号WEA6。AND门27以脉冲信号BLVN的方式输出信号WEA3～WEA6的逻辑积信号。

OR门28生成信号WEA3、WEA4的逻辑和信号WEA8。OR门29生成信号WEA5、WEA6的逻辑和信号WEA9。NAND门30生成信号WEA8、WEA9的逻辑积信号的反相信号WEA10。AND门31以脉冲信号BLV1的方式输出信号WEA8、WEA9的逻辑积信号。门电路32以脉冲信号BLV2的方式输出脉冲信号BLV1和脉冲信号BLVN的反相信号之逻辑积信号的反相信号。OR门33以读写脉冲RWP的方式输出在脉冲生成电路20.0～20.n中生成的信号WEA10<0>～WEA10<n>的逻辑和信号。

图25是图22～24所示的相变存储器的动作时序图。在图25中，示出与脉冲生成电路20.0对应的部分的动作。对于因写入数据输入信号DATAIN<0>的电平而波形发生变化的信号，在写入数据输入信号DATAIN<0>为“H”电平时的动作(复位动作)由点线及实线表示，而在写入数据输入信号DATAIN<0>为“L”电平时的动作(置位动作)仅由实线表示。此外，图中的“DC”表示放电动作。

在图25中，写入激活信号WEA<0>保持规定时间的激活电平的“L”电平。写入激活信号WEA<0>经延迟电路21延迟后成为信号WEA1<0>。信号WEA1<0>经反相器22反相及延迟后成为信号WEA2<0>。信号WEA<0>、WEA2<0>的逻辑和信号成为信号WEA3<0>。信号WEA3<0>经延迟电路24延迟后成为信号WEA4<0>。

当写入数据输入信号DATAIN<0>为“L”电平时，信号WEA<0>、WEA1<0>的逻辑和信号成为信号WEA5<0>。信号WEA5<0>经延迟电路26延迟后成为信号WEA6<0>。信号WEA3～WEA6的逻辑积信号成为脉冲信号BLVN<0>。脉冲信号BLVN<0>在从写入激活信号WEA<0>的下降沿到信号WEA6<0>的上升沿为止的期间内是“L”电平，在该期间内图23的N沟道MOS晶体管Q3处于非导通状态。

此外，信号WEA3<0>、WEA4<0>的逻辑和信号成为信号WEA8<0>。信号WEA5<0>、WEA6<0>的逻辑和信号成为信号WEA9<0>。信号WEA8<0>、WEA9<0>的逻辑积信号成为脉冲信号BLV1<0>。脉冲信号BLV1<0>在从信号WEA8<0>的下降沿到信号WEA9<0>的上升沿为止的期间成为“L”电平，在该期间，图23的P沟道MOS晶体管Q1导通，电压V1供给节点BLSA<0>。

脉冲信号BLV2<0>在从脉冲信号BLVN<0>的下降沿到脉冲信号BLV1<0>的下降沿为止的期间以及从脉冲信号BLV1<0>的上升沿到脉冲信号BLVN<0>的上升沿为止的期间，成为“L”电平，在两个期间中图23的P沟道MOS晶体管Q2导通，电压V2供给节点BLSA<0>。

此外，内部列地址信号Yadd<0>、Y全选择信号YALLS、Y全非选择信号YUNS均为“H”电平。从而，位线选择信号YB<0>、YT<0>分别成为“L”电平及“H”电平，图22的晶体管YSWP<0>、YSWN<0>均导通，位线BL<0>和节点BLSA<0>电连接。因而，位线BL<0>的电压与节点BLSA<0>的电压同样地变化。

此外，信号WEA8<0>、WEA9<0>的逻辑积信号的反相信号成为信号WEA10<0>，信号WEA10<0>成为读写脉冲RWP。读写脉冲RWP是脉冲信号BLV1<0>的反相信号。此外，内部行地址信号Xadd<0>、X全选择信号XALLS、X全非选择信号XUNS均成为“H”电平。因而，通过图22的字线驱动器WLD<0>，在读写脉冲RWP为“H”电平的期间，字线WL<0>成为选择电平的“H”电平。

因而，在读写脉冲RWP为“H”电平的期间，字线WL<0>成为选择电平的“H”电平，且电压V1施加在位线BL<0>上，对于存储单元MM<0，0>的相变元件6进行置位动作。此外，在即将进行置位动作之前及刚进行置位动作之后的这两个期间，字线WL<0>为非选择电平的“L”电平，并且电压V2施加在位线BL<0>上，对存储单元MM<0，0>的相变元件6进行放电动作。此时，对于与位线BL<0>连接的其它存储单元MM<1，0>～MM<x，0>的相变元件6也进行放电动作。

因而，在全部相变存储器中，对于与(n+1)条位线BL对应的存储单元MM的相变元件6同时进行放电动作。此外，在设Y全选择信号YALLS为“L”电平且Y全非选择信号YUNS为“H”电平而选择全部位线BL的场合，对于全部存储单元MM的相变元件6同时进行放电动作。

此外，在写入数据输入信号DATAIN<0>为“H”电平的场合，信号WEA5<0>、WEA6<0>、WEA9<0>固定为“H”电平。脉冲信号BLVN<0>成为信号WEA3<0>、WEA4<0>的逻辑积信号。脉冲信号BLVN<0>在从写入激活信号WEA<0>的下降沿到信号WEA4<0>的上升沿为止的期间成为“L”电平，在该期间中图23的N沟道MOS晶体管Q3处于非导通状态。该期间比写入数据输入信号DATAIN<0>为“L”电平的场合短。如图3～图5所示，这种情况与复位动作中电流流过相变元件6的时间短于置位动作中电流流过相变元件6的期间的情形对应。

此外，脉冲信号BLV1<0>为“L”电平的期间和脉冲信号BLV2<0>为“H”电平的期间也变短。但是，对于在脉冲信号BLV2<0>即将成为“H”电平的期间之前及刚成为“H”电平的期间之后的这两个期间，脉冲信号BLV2<0>成为“L”电平的情形没有改变。此外，信号WEA9<0>固定为“H”电平的结果是信号WEA10<0>及读写脉冲RWP的脉宽也变短。

在读写脉冲RWP为“H”电平的期间，字线WL<0>为选择电平的“H”电平，并且电压V1施加在位线BL<0>，对于存储单元MM<0，0>的相变元件6进行复位动作。还有，在置位动作时和复位动作时，通过未图示的切换电路来进行电压V1的电平切换。

此外，在即将进行复位动作之前及刚进行复位动作之后的这两个期间，字线WL<0>成为非选择电平的“L”电平，并且电压V2施加在位线BL<0>上，对于存储单元MM<0，0>的相变元件6进行放电动作。此时，对于连接在位线BL<0>的其它存储单元MM<1，0>～MM<x，0>的相变元件6也进行放电动作。此外，在设Y全选择信号YALLS为“L”电平且Y全非选择信号YUNS为“H”电平而选择全部位线BL的场合，对于全部存储单元MM的相变元件6同时进行放电动作。

在本实施方式2中，在即将进行置位动作之前及刚进行置位动作之后的这两个期间，和即将进行复位动作之前及刚进行复位动作之后的这两个期间，进行放电动作，因此可抑制相变元件6的电阻变动。

(变更例1)

图26是表示实施方式2的变更例1的电路框图，是与图24进行对比的图。在图26的该变更例1中，脉冲生成电路20.0～20.n分别被置换为脉冲生成电路35.0～35.n。脉冲生成电路35从脉冲生成电路20除去了AND门31及门电路32。AND门27的输出信号作为脉冲信号BLV1、BLVN使用。不生成脉冲信号BLV2。图23的P沟道MOS晶体管Q2被固定为非导通状态，或者被除去。

图27是该变更例1的动作时序图，是与图25进行对比的图。在图27中，节点BLSA<0>在脉冲信号BLV1<0>、BLVN<0>为“H”电平的场合成为0V，在脉冲信号BLV1<0>、BLVN<0>为“L”电平的场合成为电压V1。

因而，在该变更例1中，置位动作时(或复位动作时)施加到位线BL<0>的电压和放电动作时施加到位线BL<0>的电压为相同的电压V1。又，关于在即将进行置位动作之前及刚进行置位动作之后的两个期间，和即将进行复位动作之前及刚进行复位动作之后的这两个期间，进行放电动作这一点上，与实施方式2相同。

(变更例2)

图28是表示实施方式2的变更例2的电路框图，是与图26进行对比的图。在图28的该变更例2中，脉冲生成电路35.0～35.n分别被置换为脉冲生成电路36.0～36.n。脉冲生成电路36除去了脉冲生成电路35的延迟电路24、26、AND门27、OR门28、29及NAND门30，并设置了AND门37、反相器38及延迟电路39。

AND门37生成OR门23、25的输出信号WEA3、WEA5的逻辑积信号WEA7。反相器38生成AND门37的输出信号WEA7的反相信号WEA10后供给OR门33。延迟电路39对AND门37的输出信号WEA7进行延迟，生成脉冲信号BLV1、BLVN。

图29是该变更例2的动作时序图，是与图27进行对比的图。在图29中，信号WEA3<0>、WEA5<0>的逻辑积信号成为信号WEA7<0>。信号WEA7<0>的反相信号WEA10成为读写脉冲RWP。字线WL<0>响应读写脉冲RWP而成为选择电平的“H”电平。

此外，信号WEA7<0>延迟后成为脉冲信号BLV1<0>、BLVN<0>。节点BLSA<0>在脉冲信号BLV1<0>、BLVN<0>为“H”电平的场合成为0V，在脉冲信号BLV1<0>、BLVN<0>为“L”电平的场合成为电压V1。

因而，在该变更例2中，在字线WL<0>变为“H”电平后位线BL<0>成为电压V1，在字线WL<0>变为“L”电平后位线BL<0>成为0V，在刚进行置位动作之后和刚进行复位动作之后的期间进行放电动作。此外，在置位动作时(或复位动作时)施加到位线BL<0>的电压和在放电动作时施加到位线BL<0>的电压为相同的电压V1。

(变更例3)

图30是表示实施方式2的变更例3的电路框图，是与图28进行对比的图。在图30的该变更例3中，脉冲生成电路36.0～36.n分别被置换为脉冲生成电路40.0～40.n。脉冲生成电路40除去了脉冲生成电路36的延迟电路39，并设置了反相器41、NAND门42、延迟电路43及AND门44。

反相器41将写入激活信号WEA反相及延迟而生成信号WEA11。NAND门42生成信号WEA、WEA11的逻辑积信号的反相信号。延迟电路43对NAND门42的输出信号进行延迟而生成脉冲信号BLV2。AND门37的输出信号WEA7成为脉冲信号BLV1。AND门44将脉冲信号BLV1、BLV2的逻辑积信号作为脉冲信号BLVN输出。

图31是该变更例3的动作时序图，是与图29进行对比的图。在图31中，信号WEA3<0>、WEA5<0>的逻辑积信号WEA7<0>成为脉冲信号BLV1<0>。此外，写入激活信号WEA<0>经反相器41反相及延迟而成为信号WEA11<0>。信号WEA<0>、WEA11<0>的逻辑积信号的反相信号经延迟电路43延迟而成为脉冲信号BLV2<0>。脉冲信号BLV1<0>、BLV2<0>的逻辑积信号成为脉冲信号BLVN<0>。

因而，在该变更例3中，字线WL<0>成为“H”电平的同时电压V1施加到位线BL<0>，而字线WL<0>成为“L”电平的同时位线BL<0>成为0V，其后位线BL<0>成为电压V2。因而，在完成置位动作后的与置位动作独立的期间和完成复位动作后的与复位动作独立的期间，进行放电动作。此外，在置位动作时(或复位动作时)对位线BL<0>施加电压V1，在放电动作时对位线BL<0>施加电压V2。

(变更例4)

图32是表示实施方式2的变更例4的电路框图，是与图28进行对比的图。在图32的该变更例4中，脉冲生成电路36.0～36.n分别被置换为脉冲生成电路45.0～45.n。脉冲生成电路45除去了脉冲生成电路36的延迟电路39，并设置了延迟电路46。

AND门37的输出信号WEA7成为脉冲信号BLV1、BLVN。延迟电路46对AND门37的输出信号WEA7进行延迟而生成信号WEA12。反相器38生成延迟电路46的输出信号WEA12的反相信号WEA10并供给OR门33。

图33是该变更例4的动作时序图，是与图29进行对比的图。在图33中，信号WEA3<0>、WEA5<0>的逻辑积信号WEA7<0>成为脉冲信号BLV1<0>、BLVN<0>。节点BLSA<0>在脉冲信号BLV1<0>、BLVN<0>为“H”电平的场合成为0V，而在脉冲信号BLV1<0>、BLVN<0>为“L”电平的场合成为电压V1。信号WEA7<0>的延迟信号的反相信号WEA10成为读写脉冲RWP。字线WL<0>响应读写脉冲RWP而成为选择电平的“H”电平。

因而，在该变更例4中，在电压V1施加到位线BL<0>后字线WL<0>成为“H”电平，在位线BL<0>成为0V后字线WL<0>成为“L”电平，在即将进行置位动作之前和即将进行复位动作之前进行放电动作。此外，在置位动作时(或复位动作时)施加在位线BL<0>的电压和在放电动作时施加在位线BL<0>的电压为相同的电压V1。

(变更例5)

图34是表示实施方式2的变更例5的电路框图，是与图30进行对比的图。在图34的该变更例5中，脉冲生成电路40.0～40.n分别被置换为脉冲生成电路47.0～47.n。脉冲生成电路47除去了脉冲生成电路40的延迟电路43及NAND门42，并设置了延迟电路48及OR门49。

延迟电路48对AND门37的输出信号WEA7<0>进行延迟而生成脉冲信号BLV1<0>。反相器38生成脉冲信号BLV1<0>的反相信号WEA10并供给OR门33。OR门49将写入激活信号WEA及信号WEA11的逻辑和信号作为脉冲信号BLV2输出。

图35是该变更例5的动作时序图，是与图31进行对比的图。在图35中，信号WEA3<0>、WEA5<0>的逻辑积信号WEA7<0>经延迟电路48延迟而成为脉冲信号BLV1<0>。脉冲信号BLV1<0>在反相器38中反相后成为读写脉冲RWP。此外，写入激活信号WEA<0>经反相器41反相及延迟而成为信号WEA11<0>。信号WEA<0>、WEA11<0>的逻辑和信号成为脉冲信号BLV2<0>。脉冲信号BLV1<0>、BLV2<0>的逻辑积信号成为脉冲信号BLVN<0>。

因而，在该变更例5中，在字线WL<0>为“L”电平的期间位线BL<0>成为电压V2，进行放电动作，在完成放电动作后进行置位动作或复位动作。换句话说，在置位动作开始前的与置位动作独立的期间和复位动作开始前的与复位动作独立的期间，进行放电动作。此外，在置位动作时(或复位动作时)对位线BL<0>施加电压V1，在放电动作时对位线BL<0>施加电压V2。

(变更例6)

图36是表示实施方式2的变更例6的电路框图，是与图30进行对比的图。在图36的该变更例6中，脉冲生成电路40.0～40.n分别被置换为脉冲生成电路50.0～50.n。脉冲生成电路50从脉冲生成电路40除去了反相器41、NAND门42及延迟电路43。此外，该变更例6中，为脉冲生成电路50.0～50.n设置共用的反相器51、NAND门52及延迟电路53。

反相器51将写入激活信号/WE反相及延迟而生成信号EA1。写入激活信号/WE是指示激活与写入动作相关联的电路的信号。也可采用指示激活与读出动作相关联的电路的读出激活信号/RE，或指示激活相变存储器的芯片激活信号/CE，或指示激活包含相变存储器的模块的模块激活信号/CE，或指示执行放电动作的放电指示信号/DC，以替代写入激活信号/WE。或者，可采用信号/WE、/RE、/CE、/DC中的2个以上信号的逻辑积信号，以替代写入激活信号/WE。

NAND门52生成信号/WE、EA1的逻辑积信号的反相信号。延迟电路53对NAND门52的输出信号进行延迟而生成脉冲信号BLV2<0>～BLV2<n>及Y全选择信号YALLS。还有，可省略延迟电路53，并将NAND门52的输出信号作为脉冲信号BLV2<0>～BLV2<n>及Y全选择信号YALLS。

图37是该变更例6的动作时序图，是与图29进行对比的图。在图37中，写入激活信号WEA<0>以与写入激活信号/WE相同的定时改变电平。写入激活信号/WE经反相器51反相及延迟而成为信号EA1。信号/WE、EA1的逻辑积信号的反相信号经延迟电路53延迟后成为脉冲信号BLV2<0>～BLV2<n>及Y全选择信号YALLS。延迟电路53的延迟时间设定为在脉冲信号BLV2<0>～BLV2<n>及Y全选择信号YALLS完成置位动作(或复位动作)后保持规定时间的“L”电平。还有，在图37中为了简化图面，而例如将BLV2<0>～BLV2<n>记载为BLV2<n:1>。这在其它信号及以下的图面也同样。

因而，在该变更例6中，字线WL<0>成为“H”电平的同时位线BL<0>上被施加电压V1，字线WL<0>成为“L”电平的同时位线BL<0>成为0V，其后位线BL<0>成为电压V2。因而，在完成置位动作后的与置位动作独立的期间和完成复位动作后的与复位动作独立的期间进行全部存储单元MM的放电动作。此外，置位动作时(或复位动作时)对位线BL<0>施加电压V1，在放电动作时对全部位线BL施加电压V2。

还有，可在开始置位动作前的与置位动作独立的期间和在开始复位动作前的与复位动作独立的期间，进行全部存储单元MM的放电动作。

(实施方式3)

图38是本发明实施方式3的相变换存储器的整体结构电路框图，是与图22进行对比的图。图38中，该相变换存储器与图22的相变换存储器的主要不同点在于追加了源极线SL和源极切换电路SLSW，并由写/放电脉冲生成电路60置换写/放电脉冲生成电路19。各存储单元MM的N沟道MOS晶体管5的源极与源极线SL连接，以替代与接地电压VSS的线的连接。

如图39所示，源极切换电路SLSW包含P沟道MOS晶体管61及N沟道MOS晶体管62。P沟道MOS晶体管61的源极接受电压VP，其栅极接受信号SLV，其漏极连接到源极线SL。N沟道MOS晶体管62的漏极与源极线SL连接，其栅极接受信号SLV，其源极接受接地电压VSS(0V)。信号SLV由写/放电脉冲生成电路60生成。

当信号SLV为“H”电平时，晶体管61处于非导通状态，且晶体管62导通，源极线SL成为接地电压VSS。当信号SLV为“L”电平时，晶体管62处于非导通状态，同时晶体管61导通，源极线SL成为电压VP。

此外，如图40所示，写/放电电路BLSW包含P沟道MOS晶体管63及N沟道MOS晶体管64。P沟道MOS晶体管63的源极接受电压VP，其栅极接受信号BLVP，其漏极与节点BLSA连接。N沟道MOS晶体管64的漏极与节点BLSA连接，其栅极接受信号BLVN，其源极接受接地电压VSS(0V)。信号BLVP、BLVN由写/放电脉冲生成电路60生成。

当信号BLVP、BLVN均为“H”电平时，晶体管63处于非导通状态且晶体管64导通，节点BLSA成为接地电压VSS。当信号BLVP、BLVN均为“L”电平时，晶体管63导通且晶体管64处于非导通状态，节点BLSA成为电压VP。当信号BLVP、BLVN分别为“H”电平及“L”电平时，晶体管63、64都处于非导通状态，节点BLSA处于开路状态。

此外，字线驱动器WLD在X全选择信号XALLS为“H”电平且X全非选择信号XUNS为“H”电平时，响应对应的内部行地址信号Xadd的“H”电平，使对应的字线WL上升为选择电平的“H”电平，且响应对应的内部行地址信号Xadd的“L”电平，使对应的字线WL下降为非选择电平的“L”电平。还有，不生成读写脉冲RWP。

图41是表示写/放电脉冲生成电路60的要部的电路框图。在图41中，写/放电脉冲生成电路60包含反相器65、NAND门66及延迟电路67。反相器65将写入激活信号/WE反相及延迟而生成信号EA1。可采用读出激活信号/RE或芯片激活信号/CE或模块激活信号/CE或放电脉冲信号/DC来替代写入激活信号/WE。或者，可采用信号/WE、/RE、/CE、/DC中的2个以上信号的逻辑积信号来替代写入激活信号/WE。使用这些信号来替代写入激活信号/WE的情形，在以下实施方式及变更例中相同。

NAND门66生成信号/WE、EA1的逻辑积信号的反相信号。延迟电路67对NAND门66的输出信号进行延迟，生成Y全非选择信号YUNS、X全选择信号XALLS及信号SLV。还有，可以省略延迟电路67，并将NAND门66的输出信号作为Y全非选择信号YUNS、X全选择信号XALLS及信号SLV。

图42是该相变存储器的放电动作时序图。在图42中，初始状态下，脉冲信号BLVP<0>～BLVP<n>、BLVN<0>～BLVN<n>均为“H”电平，节点BLSA<0>～BLSA<n>为“L”电平(0V)。

此外，内部列地址信号Yadd<0>为“H”电平，其它内部列地址信号Yadd<1>～Yadd<y>为“L”电平。Y全选择信号YALLS为“H”电平，Y全非选择信号YUNS为“H”电平。

因而，位线选择信号YB<0>成为“L”电平，其它位线选择信号YB<1>～YB<y>成为“H”电平。此外，位线选择信号YT<0>成为“H”电平，其它位线选择信号YT<1>～YT<y>成为“L”电平。因而，位线BL<0>成为“L”电平，其它位线BL<1>～BL<y>处于开路状态。

此外，内部行地址信号Xadd<0>～Xadd<x>成为“L”电平，X全选择信号XALLS成为“H”电平，X全非选择信号XUNS成为“H”电平。因而，全部字线WL<0>～WL<x>成为“L”电平。此外，信号SLV成为“H”电平，源极线SL成为“L”电平。

若写入激活信号/WE保持规定时间的“L”电平，同时内部行地址信号Xadd<0>保持规定时间的“H”电平，则在规定时间内字线WL<0>保持上升的“H”电平。此外，生成将写入激活信号/WE反相并延迟的信号EA1，信号/WE、EA1的逻辑积信号的反相信号成为信号YUNS、XALLS、SLV。延迟电路67的延迟时间设定为自字线WL<0>下降为“L”电平后，使信号YUNS、XALLS、SLV的各信号保持规定时间的“L”电平。

若Y全非选择信号YUNS为“L”电平，则位线选择信号YB<0>～YB<y>成为“H”电平，且位线选择信号YT<0>～YT<y>成为“L”电平，全部位线BL<0>～BL<y>处于开路状态。此外，若X全选择信号XALLS为“L”电平，则全部字线WL<0>～WL<x>成为“H”电平。此外，若信号SLV为“L”电平，则源极线SL成为“H”电平。从而，全部存储单元MM的N沟道MOS晶体管5导通，相变元件6的一个电极上被施加“H”电平，其另一电极处于开路状态，对于全部存储单元MM进行放电动作(参照图15)。

在本实施方式3中，与置位动作及复位动作相独立地进行放电动作，因此可抑制相变元件6的电阻变动。

还有，在本实施方式3中，对图39的P沟道MOS晶体管61的源极和图40的P沟道MOS晶体管63的源极供给了相同的电压VP，但可供给不同的电压。

此外，对于存储阵列MA的全部存储单元MM设置了一条源极线SL，但可将存储阵列MA分割为各自包含多个存储单元MM的多个存储块，对每个存储块设置源极线SL和源极切换电路SLSW。

(实施方式4)

图43是本发明实施方式4的相变换存储器的整体结构电路框图，是与图38进行对比的图。图43中，该相变换存储器与图38的相变换存储器的主要不同点在于追加了阱线MW和阱切换电路MWSW，且用写/放电脉冲生成电路70来置换写/放电脉冲生成电路60。各存储单元MM的N沟道MOS晶体管5的阱(衬底、背栅极)与阱线MW连接，以取代与接地电压VSS的线的连接。

如图44所示，阱切换电路MWSW包含P沟道MOS晶体管71及N沟道MOS晶体管72。P沟道MOS晶体管71的源极接受电压VP，其栅极接受信号MWV，其漏极与阱线MW连接。N沟道MOS晶体管72的漏极与阱线MW连接，其栅极接受信号MWV，其源极接受接地电压VSS(0V)。信号MWV由写/放电脉冲生成电路70生成。

当信号MWV为“H”电平时，晶体管71处于非导通状态，且晶体管72导通，阱线MW成为接地电压VSS。当信号MWV为“L”电平时，晶体管72处于非导通状态，且晶体管71导通，阱线MW被施加电压VP。

此外，如图45所示，源极切换电路SLSW包含P沟道MOS晶体管73及N沟道MOS晶体管74。P沟道MOS晶体管73的源极接受电压VP，其栅极接受信号SLVP，其漏极与源极线SL连接。N沟道MOS晶体管74的漏极与源极线SL连接，其栅极接受信号SLVN，其源极接受接地电压VSS(0V)。信号SLVP、SLVN由写/放电脉冲生成电路70生成。

当信号SLVP、SLVN均为“H”电平时，晶体管73处于非导通状态，且晶体管74导通，源极线SL成为接地电压VSS。当信号SLVP、SLVN均为“L”电平时，晶体管73导通，且晶体管74处于非导通状态，源极线SL成为电压VP。当信号SLVP、SLVN分别为“H”电平及“L”电平时晶体管73、74均处于非导通状态，而源极线SL处于开路状态。

图46是表示写/放电脉冲生成电路70的要部的电路框图，是与图41进行对比的图。图46中，写/放电脉冲生成电路70包含与写/放电脉冲生成电路60同样地连接的反相器65、NAND门66及延迟电路67。但是，延迟电路67的输出信号作为Y全非选择信号YUNS、X全非选择信号XUNS及信号SLVP、SLVN、MWV使用。还有，可以省略延迟电路67，并将NAND门66的输出信号作为Y全非选择信号YUNS、X全非选择信号XUNS及信号SLVP、SLVN、MWV。

图47是该相变存储器的放电动作时序图，是与图42进行对比的图。图47中，若写入激活信号/WE保持规定时间的“L”电平，且内部行地址信号Xadd<0>保持规定时间的“H”电平，则在规定时间内字线WL<0>保持上升的“H”电平。此外，生成将写入激活信号/WE反相并延迟的信号EA1，信号/WE、EA1的逻辑积信号的反相信号成为信号YUNS、XUNS、SLVP、SLVN、MWV。因而，信号YUNS、XUNS、SLVP、SLVN、MWV的各信号在字线WL<0>下降为“L”电平后，保持规定时间的“L”电平。

若Y全非选择信号YUNS为“L”电平，则位线选择信号YB<0>～YB<y>成为“H”电平，且位线选择信号YT<0>～YT<y>成为“L”电平，全部位线BL<0>～BL<y>处于开路状态。此外，若X全非选择信号XUNS为“L”电平，则全部字线WL<0>～WL<x>成为“L”电平。此外，若信号SLVP、SLVN为“L”电平，则源极线SL成为“H”电平。此外，若信号MWV为“L”电平，则阱线MW成为“H”电平。从而，全部存储单元MM的相变元件6的一个电极上被施加“H”电平，其另一电极处于开路状态，对全部存储单元MM进行放电动作(参照图15)。

在本实施方式4中，与置位动作及复位动作相独立地进行放电动作，因此可抑制相变元件6的电阻变动。

还有，在本实施方式4中，对于图40的P沟道MOS晶体管63的源极和图44的P沟道MOS晶体管71的源极和图45的P沟道MOS晶体管75的源极供给了相同的电压VP，但可以供给不同的电压。

此外，对于存储阵列MA的全部存储单元MM设置了一条源极线SL和1条阱线MW，但可以将存储阵列MA分割为各自包含多个存储单元MM的多个存储块，对每个存储块设置源极线SL和源极切换电路SLSW和阱线MW和阱切换电路MWSW。

图48是表示本实施方式4的变更例的电路框图，是与图46进行对比的图。此外，图49是该变更例的动作时序图，是与图47进行对比的图。在图48及图49的该变更例中，信号SLVP固定为“H”电平。因而，若信号SLVN为“L”电平，则图45的晶体管73、74均处于非导通状态，而源极线SL处于开路状态。此时，全部存储单元MM的相变元件6的一个电极上经由阱线MW被施加“H”电平，其另一电极处于开路状态，对于全部存储单元MM进行放电动作(参照图15)。

(实施方式5)

图50是本发明实施方式5的相变换存储器的整体结构电路框图，是与图43进行对比的图。图50中，该相变换存储器与图43的相变换存储器的主要不同点在于除去了源极线SL和切换电路SLSW、MWSW，并在阱线MW上施加电压VM，且各存储单元MM的N沟道MOS晶体管5及相变元件6连接在位线BL与接地电压VSS的线之间，用写/放电脉冲生成电路75置换写/放电脉冲生成电路70。电压VM在放电动作时为负电压，除此以外的期间为接地电压VSS。

此外，字线驱动器WLD的最终级的反相器14包含P沟道MOS晶体管14a及N沟道MOS晶体管14b。P沟道MOS晶体管14a的源极接受电压VP，其漏极与字线WL连接，其栅极接受NAND门13的输出信号。N沟道MOS晶体管14b的漏极与字线WL连接，其源极及阱接受电压VM，其栅极接受NAND门13的输出信号。此外，Y开关YSW的N沟道MOS晶体管YSWN的阱接受电压VM。

此外，如图51所示，写/放电电路BLSW的N沟道MOS晶体管64的源极及阱接受电压VM。当信号BLVP、BLVN均为“H”电平时，晶体管63处于非导通状态，且晶体管64导通，节点BLSA成为电压VM。当信号BLVP、BLVN均为“L”电平时，晶体管63导通且晶体管64处于非导通状态，节点BLSA成为电压VP。当信号BLVP、BLVN分别为“H”电平及“L”电平时，晶体管63、64均处于非导通状态，节点BLSA处于开路状态。

图52是表示写/放电脉冲生成电路75的要部的电路框图，是与图46进行对比的图。图52中，写/放电脉冲生成电路75包含与写/放电脉冲生成电路60同样地连接的反相器65、NAND门66及延迟电路67。但是，延迟电路67的输出信号作为Y全选择信号YALLS、X全非选择信号XUNS及信号VMC使用。还有，可以省略延迟电路67，并将NAND门66的输出信号作为Y全选择信号YALLS、X全非选择信号XUNS及信号VMC。电压VM通过电压切换电路(未图示)，在信号VMC为“H”电平的情况下成为接地电压VSS，而在信号VMC为“L”电平的场合成为负电压。

图53是该相变存储器的放电动作时序图，是与图47进行对比的图。图53中，若写入激活信号/WE保持规定时间的“L”电平，且内部行地址信号Xadd<0>保持规定时间的“H”电平，则规定时间内字线WL<0>保持上升的“H”电平。此外，生成将写入激活信号/WE反相并延迟的信号EA1，信号/WE、EA1的逻辑积信号的反相信号成为信号YALLS、XUNS、VMC。因而，信号YALLS、XUNS、VMC的各信号自字线WL<0>下降为“L”电平后，保持规定时间的“L”电平。

若信号VMC为“L”电平，则电压VM成为负电压，且节点BLSA<0>～BLSA<n>成为负电压。若Y全选择信号YALLS为“L”电平，则位线选择信号YB<0>～YB<y>成为“L”电平，且位线选择信号YT<0>～YT<y>成为“H”电平，全部位线BL<0>～BL<y>成为负电压。此外，若X全非选择信号XUNS为“L”电平，则全部字线WL<0>～WL<x>成为负电压。从而，全部存储单元MM的相变元件6的一个电极处于开路状态，而其另一电极成为接地电压VSS，对于全部存储单元MM进行放电动作(参照图13)。

在本实施方式4中，与置位动作及复位动作相独立地进行放电动作，因此可抑制相变元件6的电阻变动。

还有，如图54所示，对于写/放电电路BLSW可追加电平变换电路76。电平变换电路76在信号BLVN为“H”电平的场合向N沟道MOS晶体管64的栅极供给电压VP，在信号BLVN为“L”电平的场合向N沟道MOS晶体管64的栅极供给电压VM。

此外，如图55所示，对于字线驱动器WLD可追加电平变换电路77。电平变换电路77在NAND门13的输出信号为“H”电平的场合向反相器14的输入节点供给电压VP，在NAND门13的输出信号为“L”电平的场合向反相器14的输入节点供给电压VM。

此外，如图56所示，可用电平变换电路78及反相器79、80置换Y驱动器YD的最终级的反相器18。电平变换电路78在NAND门17的输出信号为“H”电平的场合输出电压VP，而在NAND门17的输出信号为“L”电平的场合输出电压VM。反相器79包含P沟道MOS晶体管79a及N沟道MOS晶体管79b，将电平变换电路78的输出信号反相而生成信号YT。反相器80包含P沟道MOS晶体管80a及N沟道MOS晶体管80b，将反相器79的输出信号YT反相而输出信号YB。P沟道MOS晶体管79a、80a的源极接受电压VP，N沟道MOS晶体管79b、80b的源极接受电压VM。当电平变换电路78的输出信号为“H”电平(电压VP)时，反相器79、80的输出信号YT、YB分别成为“L”电平(电压VM)及“H”电平(电压VP)。当电平变换电路78的输出信号为“L”电平(电压VM)时，反相器79、80的输出信号YT、YB分别成为“H”电平(电压VP)及“L”电平(电压VM)。

(实施方式6)

图57是本发明实施方式6的相变换存储器的整体结构电路框图，是与图38进行对比的图。图57中，该相变换存储器与图38的相变换存储器的主要不同点在于各存储单元MM的N沟道MOS晶体管5及相变元件6连接于位线BL和源极线SL之间，且用写/放电脉冲生成电路81置换写/放电脉冲生成电路60。

图58是表示写/放电脉冲生成电路81的要部的电路框图，是与图41进行对比的图。图58中，写/放电脉冲生成电路81包含与写/放电脉冲生成电路60同样地连接的反相器65、NAND门66及延迟电路67。但是，延迟电路67的输出信号作为Y全非选择信号YUNS、X全非选择信号XUNS及信号SLV使用。还有，可以省略延迟电路67，并将NAND门66的输出信号作为Y全非选择信号YUNS、X全非选择信号XUNS及信号SLV。

图59是该相变存储器的放电动作时序图，是与图42进行对比的图。图59中，若写入激活信号/WE保持规定时间的“L”电平，且内部行地址信号Xadd<0>保持规定时间的“H”电平，则字线WL<0>在规定时间内保持上升的“H”电平。此外，生成将写入激活信号/WE反相并延迟的信号EA1，信号/WE、EA1的逻辑积信号的反相信号成为信号YUNS、XUNS、SLV。因而，信号YUNS、XUNS、SLV的各信号自字线WL<0>下降为“L”电平后，保持规定时间的“L ”电平。

若Y全非选择信号YUNS为“L”电平，则位线选择信号YB<0>～YB<y>成为“H”电平，且位线选择信号YT<0>～YT<y>成为“L”电平，全部位线BL<0>～BL<y>处于开路状态。此外，若X全非选择信号XUNS为“L”电平，则全部字线WL<0>～WL<x>成为“L”电平。此外，若信号SLV为“L”电平，则源极线SL成为“H”电平。从而，全部存储单元MM的相变元件6的一个电极处于开路状态，其另一电极成为“H”电平，对于全部存储单元MM进行放电动作(参照图13)。

在本实施方式6中，与置位动作及复位动作相独立地进行放电动作，因此可抑制相变元件6的电阻变动。

(实施方式7)

图60是本发明实施方式7的相变换存储器的整体结构电路框图，是与图43进行对比的图。图60中，该相变换存储器与图43的相变换存储器的主要不同点在于各存储单元MM的N沟道MOS晶体管5及相变元件6连接在位线BL和源极线SL之间，用写/放电脉冲生成电路82来置换写/放电脉冲生成电路70。

此外，如图61所示，源极切换电路SLSW包含N沟道MOS晶体管83。N沟道MOS晶体管83的漏极与源极线SL连接，其栅极接受信号SLV，其源极接受接地电压VSS。在信号SLV为“H”电平的场合，N沟道MOS晶体管83导通而源极线SL成为接地电压VSS。在信号SLV为“L”电平的场合，N沟道MOS晶体管83处于非导通状态而源极线SL处于开路状态。

图62是表示写/放电脉冲生成电路82的要部的电路框图，是与图46进行对比的图。图62中，写/放电脉冲生成电路82包含与写/放电脉冲生成电路60同样地连接的反相器65、NAND门66及延迟电路67。但是，延迟电路67的输出信号作为Y全选择信号YALLS、X全非选择信号XUNS及信号BLVP、BLVN、SLV、MWV使用。还有，可以省略延迟电路67，并将NAND门66的输出信号作为Y全选择信号YALLS、X全非选择信号XUNS及信号BLVP、BLVN、SLV、MWV。

图63是该相变存储器的放电动作时序图，是与图47进行对比的图。图63中，若写入激活信号/WE保持规定时间的“L”电平，且内部行地址信号Xadd<0>保持规定时间的“H”电平，则字线WL<0>在规定时间内保持上升的“H”电平。此外，生成将写入激活信号/WE反相并延迟的信号EA1，信号/WE、EA1的逻辑积信号的反相信号成为信号YALLS、XUNS、BLVP、BLVN、SLV、MWV。因而，信号YALLS、XUNS、BLVP、BLVN、SLV、MWV的各信号自字线WL<0>下降为“L”电平后，保持规定时间的“L”电平。

若信号BLVP<0>～BLVP<n>、BLVN<0>～BLVN<n>为“L”电平，则BLSA<0>～BLSA<n>均成为“H”电平。若Y全选择信号YALLS为“L”电平，则位线选择信号YB<0>～YB<y>成为“L”电平，且位线选择信号YT<0>～YT<y>成为“H”电平，全部位线BL<0>～BL<y>成为“H”电平。此外，若X全非选择信号XUNS为“L”电平，则全部字线WL<0>～WL<x>成为“L”电平。此外，若信号SLV为“L”电平，则源极线SL处于开路状态。此外，若信号MWV为“L”电平，则阱线MW成为“H”电平。从而，全部存储单元MM的相变元件6的一个电极成为正电压，其另一电极处于开路状态，对于全部存储单元MM进行放电动作(参照图15)。

在本实施方式7中，与置位动作及复位动作相独立地进行放电动作，因此可抑制相变元件6的电阻变动。

图64是表示本实施方式7的变更例的电路框图，图65是该变更例的动作时序图。图64的该变更例中，写/放电脉冲生成电路82的延迟电路67的输出信号作为Y全非选择信号YUNS、X全非选择信号XUNS及信号SLV、MWV使用。还有，可以省略延迟电路67，并将NAND门66的输出信号作为Y全非选择信号YUNS、X全非选择信号XUNS及信号SLV、MWV。

图65中，若写入激活信号/WE保持规定时间的“L”电平，且内部行地址信号Xadd<0>保持规定时间的“H ”电平，则字线WL<0>在规定时间内保持上升的“H”电平。此外，生成将写入激活信号/WE反相并延迟的信号EA1，信号/WE、EA1的逻辑积信号的反相信号成为信号YUNS、XUNS、SLV、MWV。因而，信号YUNS、XUNS、SLV、MWV的各信号自字线WL<0>下降为“L”电平后，保持规定时间的“L”电平。

若Y全非选择信号YUNS为“L”电平，则位线选择信号YB<0>～YB<y>成为“H”电平，且位线选择信号YT<0>～YT<y>成为“L”电平，全部位线BL<0>～BL<y>处于开路状态。此外，若X全非选择信号XUNS为“L”电平，则全部字线WL<0>～WL<x>成为“L”电平。此外，若信号SLV为“L”电平，则源极线SL处于开路状态。此外，若信号MWV为“L”电平，则阱线MW成为“H”电平。从而，全部存储单元MM的相变元件6的一个电极成为正电压，其另一电极处于开路状态，对于全部存储单元MM进行放电动作(参照图15)。

(实施方式8)

图66是本发明实施方式8的相变换存储器的整体结构电路框图，是与图60进行对比的图。图66中，该相变换存储器与图60的相变换存储器的主要不同点在于各存储单元MM的N沟道MOS晶体管5及相变元件6连接在源极线SL和位线BL之间，用写/放电脉冲生成电路84来置换写/放电脉冲生成电路82。此外，如图67所示，阱切换电路MWSW中，阱线MW平时与接地电压VSS的线连接。

图68是表示写/放电脉冲生成电路84的要部的电路框图。图68中，写/放电脉冲生成电路84包含与写/放电脉冲生成电路60同样地连接的反相器65、NAND门66及延迟电路67。但是，延迟电路67的输出信号作为Y全选择信号YALLS、X全选择信号XALLS及信号BLVP、BLVN、SLV使用。还有，可以省略延迟电路67，并将NAND门66的输出信号作为Y全选择信号YALLS、X全选择信号XALLS及信号BLVP、BLVN、SLV。

图69是该相变存储器的放电动作时序图。图69中，若写入激活信号/WE保持规定时间的“L”电平，且内部行地址信号Xadd<0>保持规定时间的“H”电平，则字线WL<0>在规定时间内保持上升的“H”电平。此外，生成将写入激活信号/WE反相并延迟的信号EA1，信号/WE、EA1的逻辑积信号的反相信号成为信号YALLS、XALLS、BLVP、BLVN、SLV。因而，信号YALLS、XALLS、BLVP、BLVN、SLV的各信号自字线WL<0>下降为“L”电平后，保持规定时间的“L”电平。

若信号BLVP<0>～BLVP<n>、BLVN<0>～BLVN<n>为“L”电平，则BLSA<0>～BLSA<n>均成为“H”电平。若Y全选择信号YALLS为“L”电平，则位线选择信号YB<0>～YB<y>成为“L”电平，且位线选择信号YT<0>～YT<y>成为“H”电平，全部位线BL<0>～BL<y>成为“H”电平。此外，若X全选择信号XALLS为“H”电平，则字线WL<0>～WL<x>成为“H”电平。此外，若信号SLV为“L”电平，则源极线SL处于开路状态。从而，全部存储单元MM的相变元件6的一个电极处于开路状态，其另一电极成为正电压，对于全部存储单元MM进行放电动作(参照图13)。

在本实施方式8中，与置位动作及复位动作相独立地进行放电动作，因此可抑制相变元件6的电阻变动。

图70是表示本实施方式8的变更例的电路框图。在图70的该变更例中，写/放电脉冲生成电路82的延迟电路67的输出信号作为Y全非选择信号YUNS、X全非选择信号XUNS及信号VMC使用。还有，可以省略延迟电路67，并将NAND门66的输出信号作为Y全非选择信号YUNS、X全非选择信号XUNS及信号VMC。

此外，如图71所示，阱切换电路MWSW中阱线MW平时与电压VM的线连接。如图72所示，源极切换电路SLSW中，源极线SL平时与电压VM的线连接。字线驱动器WLD与图50或图55所示的相同。通过电压切换电路(未图示)，电压VM在信号VMC为“H”电平时成为接地电压VSS，在信号VMC为“L”电平时成为负电压。

图73是该变更例的动作时序图。图73中，若写入激活信号/WE保持规定时间的“L”电平，且内部行地址信号Xadd<0>保持规定时间的“H”电平，则字线WL<0>在规定时间内保持上升的“H”电平。此外，生成将写入激活信号/WE反相并延迟的信号EA1，信号/WE、EA1的逻辑积信号的反相信号成为信号YUNS、XUNS、VMC。因而，信号YUNS、XUNS、VMC的各信号自字线WL<0>下降为“L”电平后，保持规定时间的“L”电平。

若Y全非选择信号YUNS为“L”电平，则位线选择信号YB<0>～YB<y>成为“H”电平，且位线选择信号YT<0>～YT<y>成为“L”电平，全部位线BL<0>～BL<y>处于开路状态。此外，若信号VMC为“L”电平，则电压VM成为负电压，源极线SL及阱线MW成为负电压。此外，若X全非选择信号XUNS为“L”电平，则全部字线WL<0>～WL<x>成为负电压。从而，全部存储单元MM的相变元件6的一个电极成为负电压，其另一电极处于开路状态，对于全部存储单元MM进行放电动作(参照图13)。

以上，对本发明进行了详细说明，但这只是示例，本发明并不局限于此，本发明所要求保护的范围，由本发明权利要求的解释来清楚表明。

Claims (24)

1.一种半导体装置，其中包括：

包含根据电阻值的水平变化来存储数据的电阻性存储元件的存储单元；

在写入动作时，将对应于写入数据的逻辑的写入电压施加在所述电阻性存储元件，设定所述电阻性存储元件的电阻值的写入电路；

在读出动作时，对所述电阻性存储元件施加读出电压，基于流过所述电阻性存储元件的电流读出所述电阻性存储元件的存储数据的读出电路；以及

在放电动作时，对所述电阻性存储元件施加放电电压，除去所述电阻性存储元件捕获的电荷的放电电路。

2.如权利要求1所述的半导体装置，其中，

所述电阻性存储元件包含根据电阻值的水平随相变发生的变化来存储数据的相变元件，

所述写入电路在写入第一逻辑数据的场合，对所述相变元件施加第一写入电压而使所述相变元件处于结晶状态，在写入第二逻辑数据的场合，对所述相变元件施加第二写入电压而使所述相变元件处于非结晶状态。

3.如权利要求2所述的半导体装置，其中，所述相变元件具有层叠的导电层及相变材料层。

4.如权利要求2所述的半导体装置，其中，所述相变元件具有层叠的导电层、绝缘层及相变材料层。

5.如权利要求1所述的半导体装置，其中，所述放电电路在所述放电动作时，对所述电阻性存储元件的一个电极施加所述放电电压，并使另一电极处于开路状态。

6.如权利要求1所述的半导体装置，其中，所述放电电压与所述写入电压及所述读出电压不同。

7.如权利要求1所述的半导体装置，其中，所述放电动作在所述写入动作及所述读出动作中的至少一个动作即将进行之前及刚进行之后的这两个时期进行。

8.如权利要求1所述的半导体装置，其中，所述放电动作在所述写入动作及所述读出动作中的至少一个动作即将进行之前进行。

9.如权利要求1所述的半导体装置，其中，所述放电动作在所述写入动作及所述读出动作中的至少一个动作刚进行之后进行。

10.如权利要求1所述的半导体装置，其中，所述放电动作在与所述写入动作及所述读出动作的各动作即将进行之前及刚进行之后的时期相独立的期间进行。

11.如权利要求1所述的半导体装置，其中，所述存储单元仅包含所述电阻性存储元件。

12.如权利要求1所述的半导体装置，其中，所述存储单元包含串联连接的二极管及所述电阻性存储元件。

13.如权利要求1所述的半导体装置，其中，所述存储单元包含串联连接的场效应晶体管及所述电阻性存储元件。

14.如权利要求1所述的半导体装置，其中，所述存储单元包含串联连接的双极性晶体管及所述电阻性存储元件。

15.一种半导体装置，其中包括存储阵列，所述存储阵列包含以多行多列方式配置的多个存储单元、分别对应于所述多行而设置的多条字线、及分别对应于所述多列而设置的多条位线，其中，

各存储单元具有根据电阻值的水平随相变发生的变化来存储数据的相变元件、和栅极与对应的字线连接，且在对应的位线上与所述相变元件串联连接的N型晶体管，

还具有：在写入动作时，对选择的存储单元的相变元件施加对应于写入数据的逻辑的写入电压，设定所述相变元件的电阻值的写入电路；

在读出动作时，对选择的存储单元的相变元件施加读出电压，基于流过该相变元件的电流读出该相变元件的存储数据的读出电路；以及

在放电动作时，对各存储单元的相变元件的一个电极施加放电电压并使另一电极处于开路状态，除去各相变元件捕获的电荷的放电电路。

16.如权利要求15所述的半导体装置，其中，

所述N型晶体管的漏极经由对应的相变元件连接到对应的位线，其源极接受接地电压，

所述放电电路在所述放电动作时，使各字线成为接地电压，对各位线，作为所述放电电压施加正电压。

17.如权利要求15所述的半导体装置，其中，

所述存储阵列还包含为所述多个存储单元共用而设置的源极线，

所述N型晶体管的漏极经由对应的相变元件连接到对应的位线，其源极连接到所述源极线，

所述放电电路在所述放电动作时，使各字线成为正电压，使各位线处于开路状态，对所述源极线，作为所述放电电压施加正电压。

18.如权利要求15所述的半导体装置，其中，

所述存储阵列还包含为所述多个存储单元共用而设置的源极线及阱线，

所述N型晶体管的漏极经由对应的相变元件连接到对应的位线，其源极连接到所述源极线，其衬底连接到所述阱线，

所述放电电路在所述放电动作时，将各字线设为接地电压，使各位线处于开路状态，使所述源极线处于正电压或开路状态，对所述阱线，作为所述放电电压施加正电压。

19.如权利要求15所述的半导体装置，其中，

所述存储阵列还包含为所述多个存储单元共用而设置的源极线，

所述N型晶体管的漏极经由对应的相变元件连接到对应的位线，其源极连接到所述源极线，

所述放电电路在所述放电动作时，将各字线设为正电压或接地电压，对各位线，作为所述放电电压施加正电压，使所述源极线处于开路状态。

20.如权利要求15所述的半导体装置，其中，

所述存储阵列还包含为所述多个存储单元共用而设置的源极线及阱线，

所述N型晶体管的漏极经由对应的相变元件连接到对应的位线，其源极连接到所述源极线，其衬底连接到所述阱线，

所述放电电路在所述放电动作时，将各字线设为负电压，使各位线处于开路状态，对所述源极线，作为所述放电电压施加负电压，将所述阱线设为负电压。

21.如权利要求15所述的半导体装置，其中，

所述存储阵列还包含为所述多个存储单元共用而设置的阱线，

所述N型晶体管的漏极连接到对应的位线，其源极经由对应的相变元件接受接地电压，其衬底连接到所述阱线，

所述放电电路在所述放电动作时，将各字线设为负电压，对各位线，作为所述放电电压施加负电压，将所述阱线设为负电压。

22.如权利要求15所述的半导体装置，其中，

所述存储阵列还包含为所述多个存储单元共用而设置的源极线，

所述N型晶体管的漏极与对应的位线连接，其源极经由对应的相变元件连接到所述源极线，

所述放电电路在所述放电动作时，将各字线设为接地电压，对所述源极线，作为所述放电电压施加正电压。

23.如权利要求15所述的半导体装置，其中，

所述存储阵列还包含为所述多个存储单元共用而设置的源极线及阱线，

所述N型晶体管的漏极与对应的位线连接，其源极经由对应的相变元件连接到所述源极线，其衬底与所述阱线连接，

所述放电电路在所述放电动作时，将各字线设为接地电压，使各位线处于正电压或开路状态，使所述源极线处于开路状态，对所述阱线，作为所述放电电压施加正电压。

24.如权利要求15所述的半导体装置，其中，

所述放电电路响应放电脉冲信号而被激活，

还包括响应以下信号，即激活所述写入电路的写入激活信号、激活所述读出电路的读出激活信号、激活所述半导体装置的芯片激活信号、激活包含所述半导体装置的模块的模块激活信号、或者指示执行所述放电动作的放电指示信号，而生成所述放电脉冲信号的脉冲生成电路。

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