JP2011526402A - 不揮発性記憶を書込むための容量性放電方法 - Google Patents
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Abstract
【選択図】図13
Description
図1は、メモリセル200に関する1つの実施形態の概略斜視図を示す。メモリセル200は、第1導電体206と第2導電体208の間においてステアリング素子204に直列に接続される可逆的抵抗スイッチング素子202を備える。
上記したように、可逆的抵抗スイッチング素子202は、2以上の状態の間を可逆的にスイッチしてもよい。例えば、可逆的抵抗性スイッチング材料は、製造時の初期状態で高抵抗率であり、第1の電圧及び/又は電流の印加によって低抵抗率にスイッチしてもよい。可逆的抵抗性スイッチング材料は、第2の電圧及び/又は電流の印加によって高抵抗率状態に戻ってもよい。図7は、酸化金属可逆的抵抗スイッチング素子の1つの実施形態における電圧・電流を示す図である。ライン400は、可逆的抵抗スイッチング素子が高抵抗率(ROFF)のときのI−V特性を示す。ライン402は、可逆的抵抗スイッチング素子が低抵抗率(RON)のときのI−V特性を示す。
ある実施形態では、メモリセルを流れる電流を制御及び/又は制限する回路がメモリセルから離れて設けられてもよい。この距離は、モノシリックな3次元メモリアレイにとって大きな問題となり得る。3次元メモリアレイでは、制御回路が基板表面上にあり、メモリセルが3次元メモリアレイの上側層上にある(上述)。この距離によって、導電経路が長くなり、その結果、配線に比較的大きな容量が形成される。場合によっては、メモリセルがセットされると、次に、配線上の容量充電がメモリセルを介して消散され、それにより、余分な電流が可逆的抵抗スイッチング素子を流れる。この余分な電流は、素子をリセットするのが困難又は不可能なほどの低い抵抗値にまで可逆的抵抗スイッチング素子をセットするかもしれない。一つの提案は、セット動作中にビット線とデータバスを放電させることによって、セット完了後に不要な電流がメモリセルを介して駆動されないようにすることである。この実施形態では、セット動作中にダイオードは順バイアスされ、Vsetがパルスとして印加される。Vsetパルスは可逆的抵抗スイッチング素子をセットするのに必要な時間よりも短い。これにより、余分な電荷は、ビット線及びデータバスからの放電にのみ提供され、Vsetパルスによって提供されない。ある実施形態では、セット動作に続いて、セット動作が成功したか否かを見るための検証動作が行われる。失敗の場合、セット動作は再実行される。
これまでの実施形態では、可逆的抵抗スイッチング素子は、Vresetを印加して大きな電流を可逆的抵抗スイッチング素子に流すことでリセットされる。ステアリング素子としてダイオードを利用するメモリセルでは、セットとリセットの間での振動又は大きくて十分な電流の提供を失敗するということをリセット動作中に経験する可能性がある。本明細書で提案される1つの解決方法では、セット電圧以上の電圧を短いパルス時間(数十ナノ秒のオーダー)で印加することによってリセットを実行することである。パルスは、セット動作に必要とされるものよりも短いが、リセット動作又は複数パルスに分割されたリセット動作にとっては十分に長い。これにより、セット動作が発生しないこと、そしてセットとリセットの間での振動も発生しないことが保証される。短いパルスの印加後に、メモリセルがリセットされたかどうかを見るためにメモリセルは検証される。リセットが検証されなければ、他のパルスが印加される。このプロセスは、メモリセルがリセットされるまで続けられる。1つの実施形態では、ダイオードはリセット中に順バイアスされ、正電圧のみが用いられる。
上記したように、セット中に可逆的抵抗スイッチング素子がオーバーセットされる可能性があり、それにより、リセット又はセットとリセットの間で振動してしまう。同様に、リセット中に可逆的スイッチング素子がオーバーリセットされる可能性があり、それにより、セット又はセットとリセットの間で振動してしまう。他の提案する解決方法は、即時に可逆的抵抗スイッチング素子をテストしてリセット(又はセット)することであり、これにより、反対動作又は振動が始まる前にプログラミングプロセスをとても素早く停止させる。
Claims (15)
- 不揮発性記憶システムであって、
不揮発性記憶素子と、
前記不揮発性記憶素子に接続されている制御線と、
前記制御線に接続されている充電回路と、を備えており、
前記充電回路は、前記不揮発性記憶素子を第1データ状態から第2データ状態に変化させるのに不十分な第1期間において前記制御線に電荷を供給し、
前記充電回路は、前記第1期間後に前記制御線に電荷を供給することを停止し、それにより、前記不揮発性記憶素子を第1抵抗状態から第2抵抗状態に変化させるために、前記制御線は前記不揮発性記憶素子を介して電荷を消散させる不揮発性記憶システム。 - 前記不揮発性記憶素子は、前記第1抵抗状態又は前記第2抵抗状態をとり得る可逆的抵抗スイッチング材料を含んでおり、
前記不揮発性記憶素子は、可逆的抵抗スイッチング材料を含んでいるとともに、モノシリックな3次元メモリアレイの一部である請求項1に記載の不揮発性記憶システム。 - 前記充電回路は、
事前充電回路と、
前記事前充電回路と通信するとともに、前記事前充電回路によって前記第1期間において受電されるデータ線と、
前記第1期間において前記データ線を前記制御線に選択的に接続させる選択回路と、を有している請求項1又は2に記載の不揮発性記憶システム。 - 前記事前充電回路は、電圧と前記データ線に接続されるスイッチを含んでおり、
前記スイッチは、パルスを受信し、そのパルスに応答して前記電圧を前記データ線に接続しており、
前記パルス後に、前記データ線はフローティングになるとともに前記選択回路を介して前記制御線に接続され、それにより、前記制御線がフローティングとなり前記不揮発性記憶素子を介して電荷を消散させる請求項3に記載の不揮発性記憶システム。 - 前記充電回路は、
第1ノードを有するとともに、その第1ノードを充電する事前充電回路と、
データ線と、
前記事前充電回路と前記データ線に接続されているとともに、第1信号に応答して前記第1ノードを前記データ線に接続させ、それにより、前記第1ノードの電荷が前記データ線と共有されるスイッチと、
前記第1期間において前記データ線を前記制御線に選択的に接続させる選択回路と、を有している請求項1又は2に記載の不揮発性記憶システム。 - 充電回路は、
事前充電回路と、
前記事前充電回路と通信するとともに、その事前充電回路によって充電されるデータ線と、
前記第1期間において前記データ線を前記制御線に選択的に接続させるとともに、前記第1期間の終了時に前記データ線を前記制御線から非接続とし、それにより、前記第1期間後に前記第1制御線がフローティングとなる選択回路と、を有している請求項1又は2に記載の不揮発性記憶システム。 - 前記データ線に接続されている検出回路をさらに備えており、
前記検出回路は、前記データ線の特定の電圧変化を検出しており、その特定の電圧変化に応答して前記不揮発性記憶素子が前記第1抵抗状態から前記第2抵抗状態に変化したことを報告する請求項1又は2に記載の不揮発性記憶システム。 - 不揮発性記憶の書込み方法であって、
可逆的抵抗スイッチング不揮発性記憶素子を第1所定抵抗状態から第2所定抵抗状態に変化させるのに不十分な第1期間において、前記可逆的抵抗スイッチング不揮発性記憶素子に接続されている制御線に電荷を供給する工程と、
前記可逆的抵抗スイッチング不揮発性記憶素子を前記第1所定抵抗状態から前記第2所定抵抗状態に変化させるために、前記第1期間後に、供給された電荷が前記可逆的抵抗スイッチング不揮発性記憶素子を介して放電することを前記制御線に許容させる工程と、を備える方法。 - 前記電荷を供給する工程は、第1ノードを充電することと、スイッチを開放して前記第1ノードをデータ線に接続させることにより前記第1ノードに前記データ線と電荷を共有させることと、前記第1期間において前記データ線を前記制御線に接続させることと、を有しており、
前記制御線に放電を許容させる工程は、前記第1ノードを前記データ線から非接続とし、前記データ線と前記第1制御線をフローティングにさせることを有している請求項8に記載の方法。 - 前記第1ノードを充電することは、第1トランジスタのゲートに第1パルスを印加することにより、前記第1トランジスタによって前記第1パルス中に前記第1ノードに電圧を送ることを有しており、
前記スイッチを開放して前記第1ノードを前記データ線に接続させることは、前記第1ノードと前記データ線に接続されている第2トランジスタのゲートに第2パルスを印加することにより、前記第2トランジスタによって前記第1ノードから前記データ線に電荷を送ることを有している請求項9に記載の方法。 - 前記電荷を供給する工程は、データ線を前記制御線に接続させることと、前記データ線に電圧を印加することを有しており、
前記制御線に放電を許容させる工程は、前記データ線への電圧印加を終了させて前記データ線と第1制御線をフローティングさせることを有している請求項8に記載の方法。 - 前記データ線に電圧を印加することは、トランジスタのゲートにパルスを印加することにより、前記トランジスタによって前記パルス中に前記データ線に電圧を送ることを含んでおり、
前記電圧印加を終了させることは、前記トランジスタのゲートへの前記パルスの終了を含む請求項11に記載の方法。 - 前記電荷を供給する工程は、データ線を充電することと、前記データ線を前記第1制御線に接続させることを有しており、
前記制御線に放電を許容させる工程は、前記データ線を前記制御線から非接続とすることを有する請求項8に記載の方法。 - 前記制御線の放電を検出する工程と、
前記不揮発性記憶素子の制御回路に報告する工程と、をさらに備える請求項8〜13のいずれか一項に記載の方法。 - 前記第1所定抵抗状態は高抵抗状態であり、
前記第2所定抵抗状態は低抵抗状態である請求項8〜14のいずれか一項に記載の方法。
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