CN102077294A - 用于写入到非易失性存储器的电容放电方法 - Google Patents

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Abstract

一种存储系统，包括：基底；在基底上的控制电路；包括多个具有可逆电阻切换元件的存储器单元的三维存储器阵列(在基底之上)；以及用于限制可逆电阻切换元件的设置电流的电路。用于限制设置电流的电路在一个或者更多个位线上提供电荷，该电荷不足以设置存储器单元，然后通过存储器单元使位线放电，以设置存储器单元。

Description

用于写入到非易失性存储器的电容放电方法
本申请要求于2008年6月27日递交的临时申请61/076,553的优先权。
技术领域
本发明涉及用于数据存储的技术。
背景技术
各种材料示出可逆电阻切换行为。这些材料包括硫化物、碳聚合物、钙钛矿以及特定的金属氧化物和氮化物。具体地，有仅包括一种金属并呈现可靠的电阻切换行为的金属氧化物和氮化物。该组包括例如NiO、Nb2O5、TiO2、HfO2、Al2O3、MgOx、CrO2、VO、BN和AlN，如由Pagnia和Sotnick在Phys.Stat.Sol.(A)108，11-65(1988)的“Bistable Switching in Electroformed Metal-Insulator-Metal Device”中所描述的。这些材料的一种的层可以在初始状态例如相对低的电阻状态下被形成。在施加足够的电压时，该材料切换至稳定的高电阻状态。该电阻切换是可逆的，使得随后施加合适的电流或者电压可以用于将该电阻切换材料恢复至稳定的低电阻状态。该转换可以重复多次。对于一些材料，初始状态是高电阻，而不是低电阻。
这些可逆电阻切换材料用在非易失性存储器阵列中是有利的。例如，一种电阻状态可以对应于数据“0”，而另一种电阻状态对应于数据“1”。这些材料中的一些具有多于两种的稳定的电阻状态。
已知由可逆电阻切换元件形成的非易失性存储器。例如，通过引用完全并入本文的于2005年5月9日递交的标题为“REWRITEABLE MEMORY CELL COMPRISING A DIODE AND A RESISTANCE-SWITCHING MATERIAL”的美国专利申请公布2006/0250836描述了一种可再写的非易失性存储器单元，该存储器单元包括与可逆电阻切换材料(例如金属氧化物或者金属氮化物)串联耦合的二极管。
然而，操作采用可逆电阻切换材料的存储器装置是困难的。
发明内容
描述了一种存储系统，该存储系统使用可逆电阻切换元件。公开了各种用于控制设置和复位可逆电阻切换元件的电阻的电路和方法。
一个实施方式包括基底、在基底上的控制电路、包括多个具有可逆电阻切换元件的存储器元件的三维存储器阵列(在基底之上)以及用于限制可逆电阻切换元件的设置(SET)电流的电路。用于限制设置(SET)电流的电路在一个或者更多个位线上提供不足以设置存储器单元的电荷，然后位线通过存储器单元放电，以设置存储器单元。
一个实施方式包括：在第一时间段内对连接到可逆电阻切换非易失性存储元件的控制线施加电荷，该电荷不足以将可逆电阻切换非易失性存储元件从第一预定电阻状态改变成第二预定电阻状态；以及在第一时间段之后，允许控制线通过可逆电阻切换非易失性存储元件释放所施加的电荷，以将可逆电阻切换非易失性存储元件从第一预定电阻状态改变成第二预定电阻状态。
一个实施方式包括：非易失性存储元件，连接到非易失性存储元件的控制线，以及连接到控制线的充电电路。该充电电路在第一时间段内对控制线施加电荷，该电荷不足以将非易失性存储元件从第一数据状态改变成第二数据状态。在第一时间段之后，充电电路停止对控制线施加电荷，使得控制线通过非易失性存储元件消散其电荷，以将非易失性存储元件从第一电阻状态改变成第二电阻状态。
一个实施方式包括：可逆电阻切换非易失性存储元件，连接到非易失性存储元件的控制线，连接到第一控制线的选择电路，连接到选择电路的数据线，以及与数据线连通的预充电电路。选择电路选择性地将数据线连接到第一控制线。当数据线连接到第一控制线时，预充电电路在第一时间段内对数据线施加电荷，该电荷不足以将可逆电阻切换非易失性存储元件从第一电阻状态改变成第二电阻状态。在第一时间段之后，预充电电路停止对数据线施加电荷，使得第一控制线通过可逆电阻切换非易失性存储元件消散其电荷，以将可逆电阻切换非易失性存储元件从第一电阻状态改变成第二电阻状态。
一个实施方式包括：可逆电阻切换非易失性存储元件，连接到非易失性存储元件的控制线，连接到控制线的选择电路，连接到选择电路的数据线，以及与数据线连通的预充电电路。预充电电路对数据线施加电荷，以对数据线充电。选择电路选择性地将数据线连接到控制线，以在第一时间段内与控制线共享数据线上的电荷，该电荷不足以将可逆电阻切换非易失性存储元件从第一电阻状态改变成第二电阻状态。在第一时间段之后，选择电路从数据线切断控制线，使得控制线通过可逆电阻切换非易失性存储元件消散其电荷，以将可逆电阻切换非易失性存储元件从第一电阻状态改变成第二电阻状态。
附图说明
图1为具有可逆电阻切换元件的存储器单元的一个实施方式的简化立体图；
图2为由多个图1所示的存储器单元形成的第一存储器级的一部分的简化立体图；
图3为三维存储器阵列的一部分的简化立体图；
图4为三维存储器阵列的一部分的简化立体图；
图5为具有可逆电阻切换元件的存储器单元的另一个实施方式的简化立体图；
图6为存储器系统的一个实施方式的框图；
图7为示出可逆电阻切换元件的I-V特性的曲线图；
图7A示出可以读取存储器单元的状态的电路；
图8为示出对数标尺下的二极管的I-V特性的曲线图；
图9为示出可逆电阻切换元件和二极管的I-V特性的曲线图；
图10为可以设置(SET)存储器单元的电路的示意图；
图11为描述用于操作图10所示的电路的过程的一个实施方式的流程图；
图12为可以设置(SET)存储器单元的电路的示意图；
图13为可以设置(SET)存储器单元的电路的示意图；
图14为描述用于操作图13所示的电路的过程的一个实施方式的流程图；
图15为描述用于重复施加设置(SET)电压以设置(SET)存储器单元的过程的一个实施方式的流程图；
图16为可以设置(SET)存储器单元的电路的示意图；
图17为描述用于操作图16所示的电路的过程的一个实施方式的时序图；
图18为可以设置(SET)存储器单元的电路的示意图；
图18A为描述用于操作图18所示的电路的过程的一个实施方式的流程图；
图19为可以复位(RESET)存储器单元的电路的示意图；
图20为描述用于操作图19所示的电路的过程的一个实施方式的流程图；
图21为可以复位(RESET)存储器单元的电路的示意图；
图21A为描述用于操作图21所示的电路的过程的一个实施方式的流程图；
图22示出为了设置(SET)可逆电阻切换元件而施加到可逆电阻切换元件的电压脉冲；
图22A为可以设置(SET)存储器单元的电路的示意图；
图23为可以检测设置(SET)操作和复位(RESET)操作的电路的示意图；
图24A和图24B为描述用于操作图23所示的电路的过程的实施方式的流程图。
具体实施方式
提供了一种存储器系统，该存储器系统包括具有可逆电阻率切换元件的存储器单元。公开了用于控制设置和复位可逆电阻切换元件的电阻的各种电路和方法。
存储器单元和系统
图1为存储器单元200的一个实施方式的简化立体图，该存储器单元200包括在第一导体206与第二导体208之间与转向元件204串联耦合的可逆电阻切换元件202。
可逆电阻切换元件202包括可逆电阻率切换材料230，该可逆电阻率切换材料230具有可在两个或者更多个状态之间可逆地切换的电阻率。例如，可逆电阻率切换材料在出厂时可以处于初始高电阻率状态，而在施加第一电压和/或电流时可切换至低电阻率状态。施加第二电压和/或电流可将可逆电阻率切换材料恢复至高电阻率状态。可替选地，可逆电阻切换元件在出厂时可以处于初始低电阻状态，而在施加合适的电压和/或电流时可以可逆地切换至高电阻状态。当用在存储器单元中时，一种电阻状态可以表示二进制的“0”，而另一种电阻状态可以表示二进制的“1”。然而，可使用多于两种的数据/电阻状态。例如在之前并入的美国专利申请公布2006/0250836中描述了数种可逆电阻率切换材料和采用可逆电阻切换材料的存储器单元的操作。
在一个实施方式中，将电阻从高电阻率状态切换至低电阻率状态的过程被称为设置(SETTING)可逆电阻切换元件202。将电阻从低电阻率状态切换至高电阻率状态的过程被称为复位(RESETTING)可逆电阻切换元件202。高电阻率状态与二进制数据“0”关联，而低电阻率状态与二进制数据“1”关联。在其他实施方式中，设置和复位和/或数据编码可以颠倒。
在一些实施方式中，可逆电阻切换材料230可以由金属氧化物形成。可以使用各种不同的金属氧化物。在一个示例中，使用氧化镍。
在至少一个实施方式中，通过使用选择性沉积工艺，可在不刻蚀氧化镍层的情况下将氧化镍层用在可逆电阻切换材料中。例如，可以通过采用例如电镀、化学镀等沉积工艺以仅在形成于基底上的导电表面上选择性地沉积含镍层来形成可逆电阻切换元件。通过该方式，仅图案化和/或蚀刻基底上的导电表面(在沉积含镍层之前)，而不图案化和/或蚀刻含镍层。
在至少一个实施方式中，可逆电阻切换材料230包括通过选择性地沉积镍且然后氧化该镍层而形成的氧化镍层的至少一部分。例如，可以使用化学镀、电镀或类似的选择性工艺来选择性地沉积Ni、NixPy或另一类似形式的镍，然后进行氧化以形成氧化镍(例如，使用快速热氧化或另一氧化工艺)。在其他实施方式中，可以选择性地沉积氧化镍本身。例如，可以使用选择性沉积工艺在转向元件204上选择性地沉积含NiO、NiOx或者NiOxPy层，然后进行退火和/或氧化(若需要)。
根据本发明，可以选择性地沉积其他材料，然后若需要则进行退火和/或氧化，以形成用于在存储器单元中使用的可逆电阻率切换材料。例如，可以例如通过电镀来选择性地沉积Nb、Ta、V、Al、Ti、Co、钴-镍合金等层，并进行氧化，以形成可逆电阻率切换材料。
更多关于制造使用可逆电阻切换材料的存储器单元的信息可以在2007年6月29日递交的名称为“Memory Cell That Employs A Selectively Deposited Reversible Resistance Switching Element and Methods of Forming The Same”的美国专利申请11/772,084中找到，该文献通过引用完全并入本文。
可逆电阻切换元件202包括电极232和234。电极232位于金属氧化物可逆电阻率切换材料230与导体208之间。在一个实施方式中，电极232由铂制成。电极234位于金属氧化物可逆电阻率切换材料230与二极管204之间。在一个实施方式中，电极234由氮化钛制成，且用作势垒层。
转向元件204可以是二极管，或者通过选择性地限制可逆电阻切换元件202两端的电压和/或流过可逆电阻切换元件202的电流而显示非欧姆导电性的其他合适的转向元件。通过该方式，存储器单元200可以用作二维或三维存储器阵列的一部分，且数据可以被写入存储器单元200和/或可以从存储器单元200中读取数据，而不影响阵列中其他存储器单元的状态。二极管204可以包括任何合适的二极管，例如竖直多晶p-n二极管或者p-i-n二极管，不管是二极管的n区域在p区域之上的向上指向，还是二极管的p区域在n区域之上的向下指向。
在一些实施方式中，二极管204可以由多晶半导体材料形成，例如多晶硅、多晶硅-锗合金、多晶锗(polygermanium)或者任何其他合适的材料。例如，二极管204可包括：重掺杂n+多晶硅区域242，在n+多晶硅区域242之上的轻掺杂或者本征(非故意掺杂)多晶硅区域244，以及在本征区域244之上的重掺杂p+多晶硅区域246。在一些实施方式中，薄(例如，几百埃或者更薄)的锗和/或硅-锗合金层(当使用硅-锗合金层时具有约10％或更多的锗)(未示出)可形成在n+多晶硅区域242上，以防止和/或减少从n+多晶硅区域242到本征区域244中的掺杂剂迁移，例如，如在2005年12月9日递交的标题为“DEPOSITED SEMICONDUCTOR STRUCTURE TO MINIMINE N-TYPE DOPANT DIFFUSION AND METHOD OF MAKING”的美国专利申请公开No.2006/0087005中所描述的，该文献通过引用完全并入本文。能够理解，n+区域和p+区域的位置可以颠倒。
当二极管204由沉积的硅(例如，无定形的或多晶的)制造时，硅化物层可以形成在二极管上，以在制造时将沉积的硅置于低电阻率状态。这样的低电阻率状态允许更容易对存储器单元编程，因为不需要大电压来将沉积的硅切换到低电阻率状态。
如名称为“Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide”的美国专利No.7,176,064(该文献通过引用完全并入本文)中所描述的，硅化物形成材料例如钛和/或钴在退火期间与沉积的硅反应，以形成硅化物层。硅化钛和硅化钴的点阵间隔接近于硅的点阵间隔，看来这样的硅化物层可以在沉积的硅结晶时用作邻近的沉积的硅的“结晶化样板”或者“种子”(例如，硅化物层在退火期间增强硅二极管的结晶结构)。由此提供更低电阻率的硅。对于硅-锗合金二极管和/或锗二极管可以获得类似的结果。
导体206和208包括任何合适的导电材料，例如钨、任何合适的金属、重掺杂半导体材料、导电的硅化物、导电的硅化物-锗化物、导电的锗化物等。在图1所示的实施方式中，导体206和208是轨道形状的，且在不同的方向上延伸(例如，大体上相互垂直)。可以使用其他导体形状和/或配置。在一些实施方式中，可以与导体206和208一起使用势垒层、粘合层、抗反射涂层和/或类似的层(未示出)，以改善装置性能和/或有助于装置制造。
尽管在图1中示出可逆电阻切换元件202位于转向元件204之上，但是能够理解，在可替选的实施方式中，可逆电阻切换元件202可以位于转向元件204之下。
图2为由多个图1所示的存储器单元200形成的第一存储器级214的一部分的简化立体图。为了简化，未分别示出可逆电阻切换元件202、二极管204和势垒层213。存储器阵列214为“交叉点”阵列，包括多个位线(第二导体208)和字线(第一导体206)，多个存储器单元耦合到所述位线和字线(如图所示)。可以使用其他存储器阵列配置，如存储器的多个级那样。
图3为单片式三维阵列216的一部分的简化立体图，该单片式三维阵列216包括位于第二存储器级220之下的第一存储器级218。在图3所示的实施方式中，存储器级218和220分别包括在交叉点阵列中的多个存储器单元200。能够理解，在第一存储器级218与第二存储器级220之间可以存在额外的层(例如，中间级电介质)，但为了简化而未在图3中示出。可以使用其他存储器阵列配置，如存储器的额外级那样。在图3所示的实施方式中，所有二极管可以“指向”同一方向，例如取决于采用p掺杂区域在二极管的底部还是顶部的p-i-n二极管而向上或者向下，从而简化二极管制造。
在一些实施方式中，存储器级可以如名称为“High-Density Three-Dimensional Memory Cell”的美国专利No.6,952,030中所描述的那样形成，该文献通过引用完全并入本文。例如，如图4所示，第一存储器级的上导体可以用作第二存储器级的下导体，其中，第二存储器级位于第一存储器级之上。在这样的实施方式中，在邻近的存储器级上的二极管优选指向相反的方向，如在2007年3月27日递交的标题为“Large Array Of Upward Pointing P-I-N Diodes Having Large And Uniform Current”的申请序列号为11/692,151的美国专利申请中所描述的那样，该文献通过引用完全并入本文。例如，第一存储器级218的二极管可以是向上指向的二极管，如箭头A1所示(例如，p区域在二极管的底部)，而第二存储器级220的二极管可以是向下指向的二极管，如箭头A2所示(例如，n区域在二极管的底部)，或者反之亦然。
单片式三维存储器阵列是在不具有中介基底的单一基底(例如，晶片)上形成多个存储器级的存储器阵列。形成一个存储器级的层直接沉积或者生长在存在的级的层上。相反地，通过在分开的基底上形成存储器级并将存储器级相互堆叠地粘结而构造堆栈式存储器，如在Leedy的名称为“Three Dimensional Structure Memory”的美国专利No.5,915,167中那样。基底可以在粘结之前被薄化或者从存储器级移除，但是由于存储器级初始形成在分开的基底上，所以这样的存储器不是真正的单片式三维存储器阵列。
图5示出存储器单元250，该存储器单元250是图1所示的存储器单元200的变型。存储器单元250不同于图1所示的存储器单元200，因为交换了电极232和234的位置。即，铂电极232位于金属氧化物可逆电阻率切换材料230与二极管204之间，而氮化钛电极234位于金属氧化物可逆电阻率切换材料230与导体208之间。该存储器单元250还不同于图1所示的存储器单元200，因为颠倒了n+区域242和p+区域246的位置。重掺杂n+多晶硅区域242在本征区域244之上，而重掺杂p+多晶硅区域246在本征区域244之下。该布置有利于在二极管204反向偏压时设置可逆电阻切换元件，如在下文中更详细解释的。
图1至图5示出根据所公开的布置的圆柱形形状的存储器单元和轨道形状的导体。然而，在此描述的技术不限于用于存储器单元的任何一个具体结构。其他结构也可以用于形成包括可逆电阻率切换材料的存储器单元。例如，以下专利提供可以用于使用可逆电阻率切换材料的存储器单元的结构的示例：美国专利6,952,043；美国专利6,951,780；美国专利6,034,882；美国专利6,420,215；美国专利6,525,953；以及美国专利7,081,377。
图6为示出可以实施在此描述的技术的存储器系统300的一个示例的框图。存储器系统300包括存储器阵列302，该存储器阵列302可以是如上所述的二维或三维存储器单元阵列。在一个实施方式中，存储器阵列302是单片式三维存储器阵列。存储器阵列302的阵列界线包括：组织成行的字线的各种层，以及组织成列的位线的各种层。然而，也可以实现其他定向。
存储器系统300包括行控制电路320，其输出308连接到存储器阵列302的各字线。行控制电路320接收来自系统控制逻辑电路330的一组M行地址信号和一种或者更多种控制信号，且通常可包括用于读取操作和编程(例如，设置和复位)操作的诸如行译码器322、阵列终端驱动器324以及块选择电路326的电路。存储器系统300还包括列控制电路310，其输入/输出306连接到存储器阵列302的各位线。列控制电路306接收来自系统控制逻辑330的一组N列地址信号和一种或者更多种控制信号，且通常可包括诸如列译码器312、阵列终端接收器或驱动器314、块选择电路316、以及读/写电路和I/O多路复用器的电路。系统控制逻辑330接收来自主机的数据和命令，且提供输出数据给主机。在其他实施方式中，系统控制逻辑330接收来自单独的控制器电路的数据和命令，且提供输出数据给该控制器电路，其中，该控制器电路与主机连通。系统控制逻辑330可以包括用于控制存储器系统300的操作的一个或者更多个状态机、寄存器和其他控制逻辑。
在一个实施方式中，图6所示的所有部件都被布置在单一集成电路上。例如，系统控制逻辑330、列控制电路310和行控制电路320形成在基底的表面上，而存储器阵列302是形成在该基底上(且因此，在系统控制逻辑330、列控制电路310和行控制电路320上)的单片式三维存储器阵列。在一些情况下，控制电路的一部分可以形成在与存储器阵列的某部分相同的层上。
并入存储器阵列的集成电路通常将所述阵列再分成多个子阵列或者块。块可以进一步聚集成隔间，所述隔间包含例如16个、32个或者不同数目的块。如经常使用的那样，子阵列是具有通常不被译码器、驱动器、读出放大器和输入/输出电路中断的连续的字线和位线的存储器单元的连续组。这样做是由于种种原因。例如，由字线和位线的电阻和电容引起的向下穿越字线和位线的信号延迟(即，RC延迟)在大的阵列中可以是非常重要的。可以通过将较大的阵列再分成一组较小的子阵列使得每个字线和/或每个位线的长度减小而减小这些RC延迟。作为另一个示例，与访问一组存储器单元关联的功率可以决定在给定的存储器周期中可以同时访问的存储器单元的数目的上限。因此，较大的存储器阵列经常被再分成较小的子阵列，以减少同时访问的存储器单元的数目。尽管如此，为了简化描述，阵列也可以与子阵列同义地使用，以指具有通常不被译码器、驱动器、读出放大器和输入/输出电路中断的连续字线和位线的存储器单元的连续组。集成电路可包括一个或者多于一个的存储器阵列。
以电流限制设置
如上所述，可逆电阻切换元件202可在两个或者更多个状态之间可逆地切换。例如，可逆电阻率切换材料可以在出厂时处于初始的、高电阻率状态，在施加第一电压和/或电流时可切换至低电阻率状态。施加第二电压和/或电流可以使可逆电阻率切换材料恢复至高电阻率状态。图7为金属氧化物可逆电阻切换元件的一个示例性实施方式的电压对电流的曲线图。线400表示可逆电阻切换元件处于高电阻率状态(ROFF)时的I-V特性。线402表示可逆电阻切换元件处于低电阻率状态(RON)时的I-V特性。
为了确定可逆电阻切换元件处于哪种状态，施加电压并测量产生的电流。测得的电流较高(参见线402)表明可逆电阻切换元件处于低电阻率状态。测得的电流较低(参见线400)表明可逆电阻切换元件处于高电阻率状态。注意，也可以与这里公开的技术一起使用具有不同的I-V特性的可逆电阻切换元件的其他变型。
图7A示出图示用于读取存储器单元的状态的一个实施方式的电路。图7A示出包括存储器单元450、452、454和456的存储器阵列的一部分，所有这些存储器单元都基于图1至图5所示的实施方式。示出了许多位线中的两个和许多字线中的两个。示出了用于位线中的一个的读取电路通过晶体管458连接到位线，该晶体管458由列译码器312提供的栅电压控制，以选择或者不选择相应的位线。晶体管458将位线连接到数据总线。写入电路460(该电路是系统控制逻辑330的一部分)连接到数据总线。晶体管462连接到数据总线，且操作作为由箝位控制电路464(该电路是系统控制逻辑330的一部分)控制的箝位装置。晶体管462还连接到比较器466和参考电流源Iref。比较器466的输出连接到数据输出端子(到系统控制逻辑330、控制器和/或主机)以及到数据锁存器468。写入电路460也连接到数据锁存器468。
当试图读取可逆电阻切换元件的状态时，所有字线首先被偏压在Vread(例如，大致为2伏特)，而所有位线接地。然后所选择的字线接地。为了示例性目的，本讨论假设选择存储器单元450用于读取。一个或者更多个所选择的位线通过数据总线(通过开启晶体管458)和箝位装置(晶体管462，该晶体管462接收～2伏特+Vt)被拉到Vread。箝位装置的栅极在Vread之上，但被控制以保持位线接近Vread。所选择的存储器单元通过晶体管462从Vsense节点拉来电流。Vsense节点还接收在高电阻率状态电流与低电阻率状态电流之间的参考电流Iref。Vsense节点对应于单元电流与参考电流Iref之间的电流差而移动。比较器466通过比较Vsense电压与Vref-read电压而产生数据输出信号。若存储器单元电流大于Iref，则存储器单元处于低电阻率状态，且在Vsense的电压低于Vref。若存储器单元电流小于Iref，则存储器单元处于高电阻率状态，且在Vsense的电压高于Vref。来自比较器466的数据输出信号被锁存在数据锁存器468中。
看回图7，尽管处于高电阻率状态(参见线400)，若施加电压VSET和足够的电流，可逆电阻切换元件可被设置成低电阻率状态。线404示出施加VSET时的行为。电压保持一定程度的恒定，而电流朝向Iset_limit增大。在某种程度上，可逆电阻切换元件可被设置，且装置行为可基于线402。注意，第一次设置可逆电阻切换元件，需要Vf(形成电压)来设置装置。此后，可以使用VSET。形成电压Vf可以大于VSET。
尽管处于低电阻率状态(参见线402)，若施加电压VRESET和足够的电流(Ireset)，可逆电阻切换元件可被复位成高电阻率状态。线406示出施加VRESET时的行为。在某种程度上，可逆电阻切换元件可被复位，且装置行为可基于线400。
在一个实施方式中，Vset为大致5伏特，Vreset为大致3伏特，Iset_limit为大致5μA，Ireset电流可以高达30μA。
若电流在设置操作期间太高，则可能设置可逆电阻切换元件，然后由于高电流而立即复位可逆电阻切换元件。在一些情况下，可逆电阻切换元件可在设置与复位之间振荡。也可能发生其他不可预测的行为。为了防止这样的情况，在此提出用于在设置操作期间以下述方式限制电流的技术：电流可以高达Iset_limit，但未高到足以造成立即复位或者振荡。
用于在设置操作期间限制电流的一个提议为：通过反向偏压的二极管设置可逆电阻切换元件。例如，参看图5，提出二极管204在设置操作期间反向偏压。这意味着较高的电压可被施加到导体208，然后施加到导体206，以在p+区域242与氮化钛电极234之间产生反向偏压。因为二极管被反向偏压，所以限制了通过二极管的电流，并因此限制了通过可逆电阻切换元件的电流。在该实施方式中，当可逆电阻切换元件被复位时，二极管被正向偏压。该设置操作也可以通过在导体处施加电压极性来用于图1所示的存储器单元200以及其他单元结构，所述导体在二极管和可逆电阻切换元件上实现相同的极性。
图8示出二极管204的I-V特性(在对数标尺上)。在正电压范围内(正向偏压)，由曲线的右侧表示，电流随着电压增大而快速增大。在负电压范围内(反向偏压)，电流增大很缓慢，直至击穿。在反向偏压处的大电流可以损坏二极管。反向偏压通过电流限制电路施加，该电流限制电路限制电流以防止损坏二极管。相同的电流限制提供期望用于格式化或者设置操作的前述Iset_limit。
在一个实施方式中，二极管被设计成具有低的反向软击穿电压。这样的设计可以通过限制n+区域与p+区域之间的区域厚度来实现。
图9为金属氧化物可逆电阻切换元件和二极管的电压对电流的曲线图。线400-406是如上所讨论的。线420表示二极管在反向偏压期间的I-V特性。线422示出二极管在击穿电压Vbd下的I-V特性。因为二极管和可逆电阻切换元件串联连接，因此它们可经历相同的电流。具有最低电流的装置可限制另一装置的电流。因此，在正向偏压期间，包括二极管和可逆电阻切换元件的存储器单元可基于线400、402和406操作。当处于低电阻率状态时，复位可通过施加VRESET实现。当期望设置存储器单元时，存储器单元可被反向偏压，且存储器单元可基于线420和线422操作。当在可逆电阻切换元件两端施加Vset的电势(例如，-Vset)时，电流会试图升高。随着电流增大，可设置可逆电阻切换元件。由于二极管被反向偏压，因此电流增大会被软击穿中的二极管反向电流限制，由此防止立即复位或者设置与复位之间的振荡。
图10为用于设置存储器单元的电路的示意图。图10示出四个存储器单元500、502、504和506，每个存储器单元包括二极管和可逆电阻切换元件。在整个阵列中，可存在远远多于四个的存储器单元。在一个实施方式中，存储器单元基于图5所示的实施方式。在另一个实施方式中，可以使用图1所示的存储器单元。不管怎样，可是使用图2、图3或者图4所示的结构。
选择图10所示的存储器单元500用于设置，因为其在所选择的字线和所选择的位线的交叉点处。每个字线可具有驱动器电路，由连接在VPP与1/2VPP之间的晶体管510和512表示。在一个实施方式中，VPP(大致为6-10伏特)是在集成电路上可用的最高电压。通过施加0伏特到晶体管510和512的栅极，可在所选择的字线上驱动VPP。通过施加VPP到晶体管510和512的栅极，可在未选择的字线上驱动1/2VPP。若将接近接地的偏压施加到所选择的位线，并将VPP施加到所选择的字线，则存储器单元500的二极管会被反向偏压超过二极管的反向击穿电压，且可设置所选择的单元。若将接近接地的偏压施加到所选择的位线，并将1/2VPP施加到字线，则不会存在足以设置存储器单元的电压差。
位线(BL)选择电路包括所连接的晶体管520和522。针对每个位线可存在一个BL选择电路，或者存在可以可切换地连接到位线的不同子组的一组BL选择电路。若0伏特被施加到晶体管520和522的栅极，则在未选择的位线上驱动1/2VPP。针对所选择的位线，1/2VPP被施加到晶体管520和522的栅极，使得位线通过节点521被拉到接近接地的偏压，且电流(表示通过所选择的存储器单元的电流)通到节点521。
节点521连接到电流镜，该电流镜包括在其栅极处连接的晶体管524和526。另一个电路(未在图10中示出)提供参考电流ILIMREF。在一个实施方式中，ILIMREF等于Iset_limit。在另一个实施方式中，ILIMREF代表Iset_limit。流过晶体管526的电流ISET会镜像ILIMREF。若节点521处的电流接近ISET，则节点521处的电压(标记为VSENSE)将增大。电压VSENSE被提供给比较器530，该比较器530比较VSENSE与VREF。当VSENSE等于VREF时，比较器530的输出可表明已检测到设置操作。设置参考电压VREF，使得该参考电压VREF表示对应于通过装置522的等于(或者略大于)Iset_limit的存储器单元电流的VSENSE的值。该电路假设当存储器单元设置时电流会接近Iset_limit；因此，通过比较器530检测该条件。比较器530的输出用于禁止产生ILIMREF的电路并且通过提供信号给晶体管533的栅极以迫使1/2VPP到位线上而不选择该位线。
图11为描述在设置操作期间图10所示的电路的行为的流程图。在步骤550中，所有字线和所有位线被偏压在1/2VPP。在步骤552中，所选择的字线被偏压在VPP，例如，通过将0伏特施加到晶体管510和512的栅极。电压VPP足以造成通过二极管的反向电流为1μA或者更大，且电阻器材料两端的电压仍然几乎为2伏特。在另一个实施方式中，所选择的字线被偏压到比未选择的字线上的电压高至少二极管电压降的电压。在步骤554中，BL选择电路将所选择的BL以到接地的路径连接到电流限制器电路(电流镜和比较器530)。因此，所选择的位线充分降低电压，以提供足以设置所选择的存储器单元的可逆电阻切换元件的电压差。在步骤556中，由于电流限制电路，当设置发生时位线电压升高。在步骤558中，比较器530检测到VSENSE已升高至Vref，由此检测到设置操作。在步骤560中，比较器530的输出用于禁止产生ILIMREF，以及用于将1/2VPP的“保存”电压提供给位线，以防止存储器单元被过设置(例如，造成立即复位或者复位与设置之间的振荡)。图11所示的过程可以针对一个存储器单元执行或者并行针对多个存储器单元执行。另一个实施方式包括执行所选择的字线接地且所选择的BL具有到至少二极管电压降大于1/2VPP的电压的路径。
图12为用于设置存储器单元的电路的第二实施方式的示意图。图12和图10所示的电路之间的不同之处在于，图12所示的电路使用三势阱技术。即，通过将nmos晶体管置于p势阱(其中，p势阱在n势阱中，n势阱在p基底中)中，可以使用负电压。使用负电压允许所有电压降低1/2VPP。该布置节省功率，且在电路上造成较小的应力。
在一个实施方式中，可以在执行设置操作之前读取存储器单元。然后，仅那些料想被设置且处于高电阻率状态的存储器单元会被设置。料想被设置但处于低电阻率状态的存储器单元不需要被设置。
图12示出四个存储器单元570、572、574和576，每个存储器单元包括二极管和可逆电阻切换元件。存储器单元570被选择用于设置，因为存储器单元570在所选择的字线与所选择的位线之间的交叉点处。每个字线可具有驱动器电路，由在1/2VPP与接地之间连接的晶体管580和582表示。通过将0伏特施加到晶体管510和512的栅极，可在所选择的字线上驱动1/2VPP。通过将1/2VPP施加到晶体管580和582的栅极，可在未选择的字线上驱动0伏特。若接近-1/2VPP伏特的偏压被施加到所选择的位线，且1/2VPP被施加到所选择的字线，则存储器单元570的二极管可被反向偏压超过其反向击穿电压，且单元570可被设置。若接近-1/2VPP伏特的偏压被施加到所选择的位线，且0伏特被施加到字线，则不存在足以设置存储器单元的电压差。
BL选择电路包括所连接的晶体管584和586。针对每个位线可存在一个BL选择电路，或者存在可以可切换地连接到位线的不同子组的一组BL选择电路。若-1/2VPP被施加到晶体管584和586的栅极，则在未选择的位线上驱动0伏特。针对所选择的位线，0伏特被施加到晶体管584和586的栅极，使得位线通过装置590被拉到接近-1/2VPP的偏压，且电流(表示通过所选择的存储器单元的电流)通到电流限制电路。
晶体管586连接到电流镜，该电流镜包括在其栅极处连接的晶体管588和590。另一个电路(未在图12中示出)提供参考电流ILIMREF。若流出晶体管586的电流接近ISET，则节点521处的电压(标记为VSENSE)将增大。电压VSENSE被提供给比较器594，该比较器594比较VSENSE与VREF。当VSENSE等于VREF时，比较器594的输出可表明已检测到设置操作，将禁止产生参考电流ILIMREF，且位线会被拉到接地。
图12所示的电路操作类似于图10所示的电路，但使用不同的电压电平(如上所述)。因此，图11所示的流程图适用于图12所示的电路，在电压方面有些变化。例如，在步骤550中，字线和位线被偏压在0伏特。在步骤552中，所选择的字线被偏压在1/2VPP。在步骤554中，位线以到-1/2VPP的路径连接到电流限制器电路。所选择的存储器单元两端的电压为VPP(-1/2VPP至+1/2VPP)。
使用电容放电设置
在一些实施方式中，提供、控制和/或限制通过存储器单元的电流的电路可以远离存储器单元。该距离对于单片式三维存储器阵列可以更大程度上是个问题，单片式三维存储器阵列中，控制电路在基底表面上，且存储器单元在三维存储器阵列的上层上(如上所述)。因为该距离，导电路径可以很长，这导致线的电容相对大。在一些情况下，在存储器单元被设置之后，线上的电容电荷可随后通过存储器单元消散，这可导致额外电流通过可逆电阻切换元件。该额外电流可造成可逆电阻切换元件设置成低电阻值，使得复位该元件很困难或者不可能。所提出的一种方案为，在设置操作期间使位线和数据总线放电，使得在实现设置之后没有不期望的电流随后被驱动通过存储器单元。在该实施方式中，在设置操作期间二极管将被正向偏压，且Vset被作为脉冲施加。Vset脉冲可短于设置可逆电阻切换元件所需要的时间，使得需要来自位线和数据总线的电荷，以提供Vset脉冲不提供的额外电荷。在一些实施中，核对操作可以跟随设置操作，以查看设置操作是否成功。若没有成功，则重试设置操作。
图13为可以用于使用上述的电容放电来设置存储器单元的电路的一个实施方式的示意图。在一些实施方式中，可针对每个位线存在一个这样的电路，或者存在可以选择性地连接到位线的不同组的一组这样的电路。
图13所示的电路包括存储器单元602，该存储器单元602包括可逆电阻切换元件和二极管，如以上参考图1至图5所描述的。存储器单元602连接到具有电容器604的位线BL。在一个实施方式中，电容器604为大约1pf。该位线BL通过BL选择电路连接到数据总线。在一个实施方式中，每个位线具有其自己的BL选择电路，且每个位线具有其自己的数据总线。用于存储器系统的控制电路将列选择信号CSG<15:0>和XCQ<3:0>发送到各BL选择电路，以确定哪个位线应连接到数据总线。信号CSG<15:0>中合适的一个被提供给反相器614的输入端，且信号XCQ<3:0>中合适的一个被提供给反相器614的电源接脚，使得当选择所关联的位线BL时，反相器614的输出XCSEL为0伏特；否则，反相器614的XCSEL为VPP。信号XCSEL被提供给晶体管610和612的栅极。当反相器614的XCSEL为VPP时，0.7伏特(大致为一个二极管电压降)的未选择的位线电压UBL通过晶体管612被提供给位线。当反相器614的XCSEL为0伏特时，数据总线通过晶体管610连接到位线。包括寄生电容608的数据总线连接到晶体管606。晶体管606的栅极接收脉冲。数据总线在脉冲之间浮动。在脉冲期间(负脉冲)，VPP被提供给数据总线(通过晶体管606)，以对数据总线寄生电容608充电。当选择BL选择电路时，来自数据总线的电荷对位线BL和其电容604充电。当切断到VPP的路径时，位线浮动，且位线BL(和电容器604)上的电荷通过存储器单元602放电。在一个实施方式中，二极管被正向偏压，且仅使用正电压。
图14为用于操作图13所示的电路的过程的一个实施方式的流程图。图14所示的过程可以在一个存储器单元上执行或者在多个存储器单元上同时执行。在步骤630中，所选择的字线被拉到接地。未选择的字线为VPP-0.7v。在步骤632中，所选择的位线被拉到VPP。这可以通过将所示的脉冲(XSA_ENABLE)施加到晶体管606的栅极和施加合适的选择信号CSG<15:0>和XCQ<3:0>而在几十纳秒内实现。未选择的位线为0.7伏特。在步骤634中，由于脉冲(XSA_ENABLE)结束，所以到VPP的路径被切断。因此，数据总线和位线浮动。尽管在步骤634中位线为VPP，但是存储器单元的可逆电阻切换元件接收足以执行设置操作的电压。然而，施加VPP的持续时间长度不足以导致设置。在一个实施方式中，可逆电阻切换元件需要几百纳秒来设置；然而，仅提供VPP几十纳秒。因为到VPP的路径被切断，因此在步骤636中，位线电容(且在一些实施方式中，取决于选择信号的操作，为数据总线电容)通过包括可逆电阻切换元件的存储器单元来消散。来自消散电容电荷的额外电荷可足以完成设置操作。
在一些实施方式中，来自消散电容电荷的额外电荷可能不足以完成设置操作。因此，在一些实施中，图15所示的过程用于执行对存储器单元的设置。在图15所示的步骤650中，执行图14所示的过程。在步骤652中，执行核对操作，以查看存储器单元是否被设置。在一个实施方式中，施加读取电压(小于Vreset)。基于通过存储器单元感测的电流，控制电路确定可逆电阻切换元件处于高电阻率状态还是低电阻率状态。若核对出存储器单元处于低电阻率状态(参见步骤654)，则在步骤656中，存储器单元不从设置过程中被选择。若核对出存储器单元不处于低电阻率状态(参见步骤654)，则该过程返回至步骤650并重复。注意，图15所示的过程可与在此所描述的设置或者复位存储器单元的其他程序一起使用。
上述电容放电方法限制了在设置操作中流过存储器单元的最大电荷。在设置中的最大电荷取决于在设置之前施加在位线上的电压和在位线(且任选地为连接到位线的数据总线)上的电容。最大电荷不受存储器单元中的二极管的电阻的影响。这导致在设置操作之后较高的Ron。较高的Ron导致较低的复位可逆电阻切换元件所需的电流Ireset。二极管可以提供该Ireset，因为位线在复位操作期间被保持在足够的电压。
如上所述，所选择的位线通过开启和关闭连接到数据总线并由此连接到所选择的位线的预充电装置(晶体管606)而被充电和被隔离。对图14所示的方法的另一改进为，当存储器单元设置时检测通过存储器单元的电流的增大，并使用该检测取消选择位线。列译码器电路于是大大快于通过存储器单元的放电地将位线下拉到取消选择的电平，从而进一步减少电流流过存储器单元的时间。
图16为可以用于使用上述电容放电来设置存储器单元的电路的另一个实施方式的示意图。在一些实施方式中，针对每个位线可存在一个这样的电路，或者存在可以选择性地连接到位线的不同组的一组这样的电路。
在一些实施方式中，期望首先选择字线，因为在一些单片式三维存储器阵列中，字线选择比较慢。可以通过如图16所示的电荷共享来非常快速地将电荷置于位线电容上。在预充电时间期间，额外的电容器被充电至电路中可用的最高电压。然后，选择位线，并且启动电荷共享装置710，以将该电容器连接到该位线。所连接的电容器迅速达到由电容比所确定的设置操作所期望的电压，然后切断电荷共享装置。在位线接收电荷转移之后发生设置操作，因为设置可逆电阻切换元件所用的时间比转移电荷所用的时间长。
图16所示的电路包括存储器单元702，该存储器单元702包括可逆电阻切换元件和二极管，如以上参考图1至图5所描述的。存储器单元702连接到具有电容704的位线BL。在一个实施方式中，电容704为1pf。位线BL通过BL选择电路连接到数据总线。在一个实施方式中，每个位线具有其自己的BL选择电路，且很多位线可以连接到多线数据总线。图16所示的BL选择电路与图13所示的位线选择电路相同。
数据总线通过晶体管610连接到位线。包括电容712(例如，2pf)的数据总线连接到控制电荷共享的晶体管710。晶体管710的栅极接收脉冲(XPG_PULSE)。在脉冲之间，数据总线(节点SELB)浮动，且与节点GSELB隔离。在脉冲(负脉冲)期间，数据总线(节点SELB)连接到GSELB。电容器708(例如，0.5pf)从GSELB连接到接地。
连接到VPP和GSELB的晶体管706接收脉冲(XSA_ENABLE)。在脉冲之间，GSELB浮动。在负脉冲期间，VPP用于对GSELB充电，而没有电流限制。当晶体管710在其栅极接收脉冲时，在GSELB处的电荷用于将SELB充电至(VPP)x(数据总线的电容)/(数据总线的电容+GSELB的电容)。在SELB处的电荷于是被转移到位线，类似于针对图13所描述的。
图16所示的电路还包括比较器720，该比较器720比较GSELB处的电压与参考电压Vref。当比较器感测出数据总线和位线的放电时，该比较器推断出设置已经成功发生，并输出表明存储器单元已被设置的设置检测信号。比较器720的输出被提供给用于存储器系统的控制逻辑。
图17为解释用于操作图16所示的电路的各种实施方式的时序图。在t1与t2之间，脉冲通过信号XSA_ENABLE施加到晶体管706。如所示出的，这给GSELB充电，而没有电流限制。在t3与t4之间，脉冲通过信号XPG_PULSE施加到晶体管710。这导致与SELB共享电荷。BL控制电路允许与位线共享电荷，如图17所示。在一些情况下，这一次重复会导致存储器单元被设置。在其他实施方式中，两个脉冲的多次重复(给GSELB充电和电荷共享)可用于增加位线上的电荷，直至存储器单元被设置(参见t5)。
图18为可以用于使用如上所述的电容放电来设置存储器单元的电路的另一个实施方式的示意图。在一些实施方式中，针对每个位线可存在一个这样的电路，或者存在可以选择性地连接到位线的不同组的一组这样的电路。在图18所示的电路中，位线选择装置在存储器单元被切换到新的状态之前被关闭。
图18所示的电路包括存储器单元750，该存储器单元750包括可逆电阻切换元件和二极管，如参考图1至图5所描述的。存储器单元750连接到具有电容752的位线BL。位线BL通过BL选择电路连接到数据总线。在一个实施方式中，每个位线具有其自己的BL选择电路，且很多位线可以连接到多线数据总线。
包括电容766的数据总线通过晶体管764连接到节点GSB，该晶体管764的栅极接地。节点GSB连接到比较器780，该比较器780像图16所示的比较器720一样地操作。比较器780的输出被提供给用于存储器系统的控制逻辑。连接到VPP和GSB的晶体管760接收脉冲(PG脉冲)。在脉冲期间，GSB浮动。在脉冲之间，VPP用于对GSB充电，GSB对数据总线充电。基于选择信号XCQ<3:0>和“译码器输出”，BL选择电路与所选择的位线共享数据总线上的电荷，以如上所讨论的那样设置存储器单元750。
图18所示的BL选择电路包括晶体管768、晶体管770、反相器772、通过门774和通过门776。圆圈778提供通过门774和通过门776的细节(四个内部晶体管和反相器)。通过门具有输入端(i)、输出端(o)、顶部节点(t)和底部节点(b)。若输入端(i)为正电压，则输出端(o)接收底部节点(b)处的信号。若输入端(i)是负电压或者零伏电压，则输出端(o)接收顶部节点(t)处的信号。通过门776接收PG脉冲(与晶体管760所接收的脉冲相同)。在脉冲期间(正电压)，XCQ<3:0>中的在通过门776的底部节点处输入的合适的一个被提供在通过门776的输出端处且若“译码器输出”也选择具有正电压的位线则被转移到通过门774的输出端。XCQ<3:0>中合适的一个针对所选择的位线可在Vpg(用于设置的电压)，而针对未选择的位线可在VPP。当晶体管768的栅极接收VPP时，其从数据总线切断位线。当晶体管768的栅极接收Vpg时，其与位线共享数据总线上的电荷。注意，晶体管768的栅极电压(Vpg)可以确信设置，以通过修整选项控制瞬变电流。
在输入到通过门776的脉冲之间，VPP可被转移到通过门776的输出端和通过门774的输出端，然后VPP被提供给晶体管768的栅极，以从数据总线切断位线。若XCQ<3:0>或“译码器输出”也选择位线，则VPP可被转移到晶体管768的栅极，以从数据总线切断位线。
图18A为描述图18所示的电路的操作的一个实施方式的流程图。在步骤788中，所选择的字线被拉到接地。在步骤790中，如上所述，通过在PG脉冲之间将VPP转移到节点GSB来给节点GSB和数据总线充电。在步骤792中，如上所述，通过使用BL选择电路将位线连接到数据总线，来与位线共享数据总线上的电荷。在步骤794中，从数据总线切断位线，由此位线浮动。结果，在步骤796中位线通过存储器单元750放电。在一些实施方式中，图18A所示的过程的一次重复足以设置存储器单元。在其他实施方式中，需要多次重复来设置存储器单元(例如，参见图17或者图15所示的过程)。
图13、图16和图18所示的电路限制在设置操作中的电荷，而不限制设置电流。
脉冲复位
在之前的实施方式中，通过施加Vreset和提供通过可逆电阻切换元件的大电流而复位可逆电阻切换元件。在使用二极管作为转向元件的存储器单元中，可能在这样的复位操作期间经历设置与复位之间的振荡或者不能够提供足够大的电流。在此提出的一个方案是，通过在短的脉冲时间内提供等于或者大于设置电压的电压(在几十纳秒的量级上)来执行复位。该脉冲短于设置操作所需要的脉冲，但长度足以用于复位操作或者分成多个脉冲的复位操作。这确保了不发生设置操作，且因此没有设置与复位之间的振荡。在施加短脉冲之后，存储器单元可以被核对，以查看其是否已经被复位。若没有，则可以施加另一脉冲。该过程可以重复，直至存储器单元被复位。在一个实施方式中，二极管在复位期间被正向偏压，且仅使用正电压。
图19提供了可以使用上述短脉冲执行复位的电路的一个实施方式。图19所示的电路包括存储器单元800，该存储器单元800包括可逆电阻切换元件和二极管，如以上参照图1至图5所描述的。存储器单元800连接到具有电容802的位线BL。在一个实施方式中，电容802为1pf。该位线BL通过BL选择电路连接到数据总线。在一个实施方式中，每个位线具有其自己的BL选择电路，且很多位线可以连接到多线数据总线。
图19所示的BL选择电路包括晶体管810、晶体管816和反相器814。反相器814在其输入端接收选择信号CSG<15:0>中合适的一个。在一个实施方式中，CSG<15:0>是来自译码器的16位总线。反相器814的顶部功率输入端从存储器系统控制电路接收短脉冲P。该脉冲调节并导致上述的短复位脉冲。在该脉冲P期间，选择信号CSG<15:0>中合适的一个的反相值在反相器814的输出端(XCSEL)处被提供并被提供给晶体管810和816的栅极。因此，若选择位线，则在脉冲P期间0伏特被施加到晶体管810和816的栅极。若没有选择位线，则在脉冲P期间VPP被施加到晶体管810和816的栅极。在脉冲之间，VPP被提供给晶体管810和816的栅极。当0伏特被施加到晶体管810的栅极时，位线可通过晶体管810与数据总线连通。当VPP被施加到晶体管810和816的栅极时，未选择的位线电压UBL可通过晶体管816被施加到位线。在一个实施方式中，UBL接地。
数据总线连接到电容806和晶体管804。当施加到晶体管804的栅极的Data_bit_ENABLE信号为低的(激活的)时，通过晶体管804将VPP提供给数据总线。因此，当晶体管810允许数据总线与位线连通时，位线会在VPP。当晶体管810将位线从数据总线切断时，位线会被装置816拉到0伏特。因此，位线将看到短脉冲在持续时间内与脉冲P相等、但极性相反。控制电路可提供脉冲P，使得该脉冲P太短以至于不能导致设置。一个或者更多个脉冲应导致复位。
图20为描述用于操作图19所示的电路的过程的一个实施方式的流程图。在步骤830中，所选择的字线被拉到接地。未选择的字线被保持在Vpp减去0.7伏特。在步骤832中，数据总线被选择，且通过适当地维持Data_bit_Enable而被拉到VPP。位线都保持在低电压(例如，0伏特)。在步骤834中，如上所述，在通过BL选择电路施加的短脉冲内位线连接到数据总线。该短脉冲可以导致复位，但不会导致设置。在步骤836中，执行检测操作，感测存储器单元的电阻，以检测是否发生了复位。例如，施加小于Vreset的电压，并测量通过存储器单元的电流，以确定存储器单元处于高电阻率状态还是低电阻率状态。若存储器单元还未处于复位状态(步骤838)，则过程返回到步骤834并施加另一脉冲。若核对出存储器单元已经被复位，则在步骤840中不选择位线，使得存储器单元850不会经受另一次复位操作。
图20所示的过程在脉冲之间使用核对步骤。该核对步骤减缓了复位过程。图21为使用短脉冲但不使用单独的核对步骤来执行复位过程的电路的示意图；因此，提高了复位过程的速度。
图21所示的电路包括存储器单元850，该存储器单元850包括可逆电阻切换元件和二极管，如以上参考图1至图5所述的。存储器单元850连接到具有电容852的位线BL。在一个实施方式中，电容852为1pf。位线BL通过BL选择电路连接到数据总线。在一个实施方式中，每个位线具有其自己的BL选择电路，很多位线可以连接到多线数据总线。图21所示的BL选择电路与图19所示的位线选择电路相同。数据总线包括电容858(例如，2pf)。
数据总线连接到晶体管856。晶体管856的栅极被偏压在Vread-Vth(大致为3伏特)，使得电流在数据总线与节点A之间流动。晶体管854操作类似于图19所示的晶体管804。晶体管854在其栅极处接收信号SA_ENABLE，且响应于信号SA_ENABLE将Vread(大致为4伏特)提供给节点A。
在位线上的脉冲期间，存储器单元经历Vread。若存储器单元导电，则该存储器单元处于低电阻率状态，且数据总线上的电压和节点A处的电压下降。该电压下降可被比较器860检测到，该比较器860将节点A处的电压与参考电压Vref进行比较。当存储器单元复位到高电阻率状态时，存储器单元会停止导电，且电压会升高。该电压升高可被比较器860检测到。由此，比较器860的输出提供存储器单元在脉冲期间的状态。用于存储器系统的控制逻辑可以追踪记录哪些并行复位的存储器单元已经实现复位，然后不选择它们。因此，不需要单独的核对步骤。
图21A为描述用于操作图21所示的电路的过程的一个实施方式的流程图。在步骤870中，所选择的字线被拉到接地。在步骤872中，数据总线被选择并通过适当地维持Data_bit_Enable而被拉到Vread。位线都保持在低电压(例如，0伏特)。在步骤874中，如上所述，在通过BL选择电路施加的短脉冲内所选择的位线连接到数据总线。该短脉冲可以导致复位，但不会导致设置。在步骤874的短脉冲期间，感测通过存储器单元的电流，且该感测的指示被提供给用于存储器系统的控制逻辑。若在脉冲期间的感测检测到发生了复位，则控制逻辑不选择位线，使得存储器单元850不会经受另一次复位操作(步骤878)。
在一些实施方式中，在施加预定数目的脉冲的图21A所示的过程的预定数目的重复之后，若存储器单元未被复位，则系统控制逻辑330可推断存储器单元被卡住或者有其他缺陷。在这种情况下，该存储器单元被多余的存储器单元所替代。数据结构可以保持有缺陷的存储器单元与替代存储器单元之间的相互关系。通过引用完全并入本文的美国专利6,868,022描述了用于提供和使用多余的存储器单元来替代有缺陷的存储器单元的一组实施方式。
在一些实施方式中，在多个存储器单元上并行执行上述复位操作。例如，8个或者更多个存储器单元可以同时被复位。当特定的存储器单元被检测出已经被正确复位时，系统控制逻辑330(或在复位过程中所采用的另一电路)会(在锁存器或者其它存储装置中)存储该特定的存储器单元已经被复位的指示，使得其不会遭受额外的复位操作。
使用用于执行复位的上述方案的一个实施方式可以与用于执行设置的系统结合，执行设置包括将具有升高的电压电平的长设置脉冲施加到存储器单元。例如，图22示出具有升高的电压电平(标记为Vsetramp)的脉冲880。通过存储器单元的电流在电压脉冲期间被检测。当检测到设置电流时，脉冲终止。例如，点882表明何时存储器单元被设置。在该时间，电流达到尖峰(参见曲线886)，表明存储器单元进入低电阻率状态。被设置的存储器单元的电压最初下降，然后几乎变平(同时检测到设置)，且随后当脉冲(用于该存储器单元)终止时降至0伏特，如曲线884所示。通过这种方式，施加用于设置的最小电压电平。因为存储器单元中的二极管限制电流且非常取决于设置电压脉冲高度，因此设置期间的最小电流流过存储器单元。
可以与额外的部件一起使用图21所示的电路，以实现参考图22所讨论的设置操作。图22A示出图21所示的电路的一部分(部件810、814、816、850、852、858和856)与额外的部件890、892、894和896。其栅极接地的晶体管856连接到比较器890。比较器890的另一输入为与Vsetramp成比例倾斜的VREF。表明是否检测出设置的比较器890的输出被报告给产生用于电流镜的参考电流Iref的电路896。电流镜包括pmos晶体管892和894，二者的源极连接到Vsetramp。通过晶体管892的电流镜像Iref。
在操作中，所选择的字线WL被下拉到接地。如上所述，Vsetramp(具有升高的电压电平的长设置脉冲)被施加到电流镜。具有升高的电压电平的长设置脉冲(Vsetramp)被从电流镜提供给数据总线。在长脉冲内位线BL通过使用BL选择电路连接到数据总线。在脉冲期间，电流由比较器890感测。电流尖峰886可由比较器860检测到，并向Iref电路896和系统控制逻辑330发送指示。响应于接收存储器单元已经被设置的指示，Iref电路896可停止将Iref提供给电流镜，且代替地，可提供0安培(或者非常小的电流)，以停止向存储器单元提供电压脉冲。在一些实施方式中，响应于存储器单元已经被设置的指示，系统控制逻辑330可终止脉冲(Vsetramp)。在通过参考完全并入本文的美国专利6,574,145中可以找到关于在设计电压期间感测存储器单元和在感测到状态变化时停止设计的更多信息。
设置和复位的智能检测
如上所述，在设置期间，可逆电阻切换元件可能被过设置，使得可逆电阻切换元件于是复位或者在设置与复位之间振荡。类似地，在复位期间，可逆电阻切换元件可能被过复位，使得可逆电阻切换元件于是设置或者在设置与复位之间振荡。所提出的另一方案为：实时检验可逆电阻切换元件以复位(或者设置)，然后在相反的操作或者振荡开始前非常迅速地停止设计过程。
图23为提供对复位和设置操作的快速检测的电路。该电路示出存储器单元950，该存储器单元950包括可逆电阻切换元件和二极管，如以上参考图1至图5所描述的。存储器单元950连接到位线BL，该位线BL由位线驱动器952响应于来自列控制电路的列选择信号而驱动。电压被从晶体管954提供给驱动器952。图23示出将电压VWR-Vt驱动到位线的晶体管954，其中，VWR为写入电压，Vt为晶体管954的阈值电压。当执行复位操作时，VWR-Vt为复位可逆电阻切换元件的电压，例如Vreset(参见图7)。当执行设置操作时，VWR-Vt为设置可逆电阻切换元件的电压，例如Vset(参见图7)。
图23所示的检测电路包括两个电流镜。第一电流镜包括晶体管954和956。节点X处的电流表示当选择位线时通过位线BL的电流。节点Y处的电流镜像节点X处的电流。第二电流镜包括晶体管958和晶体管960。晶体管960接收来自系统控制逻辑中的电路的参考电流IREFDET。通过晶体管958的电流镜像IREFDET。晶体管958在标记为Fight的节点处连接到晶体管956；因此，两个电流镜在节点Fight处连接。因为电流镜的连接在一起的端子是镜像端子(与被镜像的端子相反)，因此来自这两个电流镜的这些连接的端子可以尝试以不同的方式工作，且因此，连接节点被标记为Fight。若在节点X处流出第一电流镜的电流高于IREFDET，则在节点Fight处的电压变高。若在节点X处流出第一电流镜的电流低于IREFDET，则在节点Fight处的电压变低。在节点Fight处的电压被提供给反相器962。反相器962的输出被提供给与门966和与门964的反相输入端。与门966的另一输入为来自标记为RST_MODE的系统控制逻辑的信号，该信号在图23所示的电路试图复位可逆电阻切换元件时被保持成高的，否则被保持成低的。与门964的另一输入为来自标记为SET_MODE的系统控制逻辑的信号，该信号在图23所示的电路试图设置可逆电阻切换元件时被保持成高的，否则被保持成低的。与门964和966的输出被提供给或门968。或门968的输出被提供给晶体管940，该晶体管940在被开启时通过节点GYSELB将位线下拉到接地。
注意，图23所示的电路用于一个位线和一个存储器单元。打算使存储器系统具有多个像图23所示的电路一样的电路，使得可以同时对多个位线和/或多个存储器单元执行设置或复位(及其检测)。
图24A为描述用于在复位操作期间操作图23所示的电路的过程的一个实施方式的流程图。在步骤974中，信号RST_MODE被设置成逻辑1，且SET_MODE被设置成逻辑0。在步骤976中，列控制电路将合适的控制信号施加到位线驱动器952。在步骤978中，VWR被设置成复位电压(例如，图7所示的Vreset)。步骤974和步骤978在系统控制逻辑的方向上被执行(参见图6)。在步骤980中，位线为待执行的复位操作保持充电。在复位操作成功之前，可逆电阻切换元件处于低电阻率状态；因此，高电流流过存储器单元。结果，在节点Y处的电流高于IREFDET，在节点Fight处的电压是高的，且反相器962的输出是低的。与门966的输出和与门964的输出是低的；因此，或门968的输出是低的，且晶体管940保持关闭。
在步骤982中，复位发生，且可逆电阻切换元件进入高电阻率状态。在步骤984中，立即停止复位操作。因为可逆电阻切换元件处于高电阻率状态，通过存储器单元的电流变低，这造成在节点Y处的电流是低的。因为在节点Y处的电流现在低于IREFDET，所以在节点Fight处的电压是低的，且反相器962的输出是高的。与门966的输出是高的；因此，或门968的输出变高，且晶体管940被开启。一旦电流可以流过晶体管960，位线就通过晶体管940消散至接地(通过GYSELB)，这会停止复位操作，因为在可逆电阻切换元件两端不存在足够的电压差。
图24B为描述用于在设置操作期间操作图23所示的电路的过程的一个实施方式的流程图。在步骤988中，信号RST_MODE被设置成逻辑0，且信号SET_MODE被设置成逻辑1。在步骤990中，列控制电路将合适的控制信号施加到位线驱动器952。在步骤992中，VWR被设置成设置电压(例如，图7所示的Vset)。步骤988和步骤992在系统控制逻辑330的方向上被执行(参见图6)。在步骤994中，位线为待执行的设置操作保持充电。在设置操作成功之前，可逆电阻切换元件处于高电阻率状态，因此，低电流流过存储器单元。结果，在节点Y处的电流低于IREFDET，在节点Fight处的电压是高的，且反相器962的输出是高的。与门966的输出和与门964的输出是低的；因此，或门968的输出是低的，且晶体管940保持关闭。
在步骤996中，设置发生，且可逆电阻切换元件进入低电阻率状态。在步骤998中，立即停止设置操作。因为可逆电阻切换元件处于低电阻率状态，通过存储器单元的电流变高，这造成在节点Y处的电流是高的。因为在节点Y处的电流现在高于IREFDET，所以在节点Fight处的电压是高的，且反相器962的输出是低的。与门966的输出是高的；因此，或门968的输出是高的，且晶体管940被开启。一旦电流可以流过晶体管960，位线就通过晶体管940消散至接地(通过GYSELB)，这会停止设置操作，因为在可逆电阻切换元件两端不存在足够的电压差。
在上述的很多电路图中，所示的电路可以由这些电路的对偶替代，其中，NMOS装置类型和PMOS装置类型互换，并且正电压与负电压互换。
已经出于说明和描述的目的呈现了本发明的上述详细描述。该详细描述并非是穷举的，或者旨在将本发明限制于所公开的精确形式。根据上述教导可以有很多修改和变型。选择所描述的实施方式，以最好地解释本发明的原理和其实际应用，以由此使得本领域的其他技术人员能够在各种实施方式中最好地利用本发明，各种修改适用于所设想的特殊使用。本发明的范围意图由所附的权利要求限定。

Claims (15)

1.一种非易失性存储系统，包括：
非易失性存储元件；
连接到所述非易失性存储元件的控制线；以及
连接到所述控制线的充电电路，该充电电路在第一时间段内对所述控制线施加不足以将所述非易失性存储元件从第一数据状态改变成第二数据状态的电荷，在所述第一时间段之后，所述充电电路停止对所述控制线施加电荷，使得所述控制线通过所述非易失性存储元件消散其电荷，以将所述非易失性存储元件从所述第一电阻状态改变成第二电阻状态。
2.根据权利要求1所述的非易失性存储系统，其中：
所述非易失性存储元件包括可逆电阻切换材料，所述可逆电阻切换材料能够处于所述第一电阻状态或者所述第二电阻状态；以及
所述非易失性存储元件包括可逆电阻切换材料，且所述非易失性存储元件是单片式三维存储器阵列的一部分。
3.根据权利要求1或2所述的非易失性存储系统，其中，所述充电电路包括：
预充电电路；
与所述预充电电路连通的数据线，该预充电电路在所述第一时间段内对所述数据线充电；以及
选择电路，该选择电路在所述第一时间段期间选择性地将所述数据线连接到所述控制线。
4.根据权利要求3所述的非易失性存储系统，其中：
所述预充电电路包括连接到电压和所述数据线的开关，该开关接收脉冲并响应于所述脉冲而将所述电压连接到所述数据线；以及
在所述脉冲之后，所述数据线浮动并通过所述选择电路连接到所述控制线，使得所述控制线浮动并通过所述非易失性存储元件消散其电荷。
5.根据权利要求1或2所述的非易失性存储系统，其中，所述充电电路包括：
具有第一节点的预充电电路，该预充电电路对所述第一节点充电；
数据线；
连接到所述预充电电路和所述数据线的开关，该开关响应于第一信号而将所述第一节点连接到所述数据线，使得所述第一节点上的电荷由所述数据线共享；以及
选择电路，该选择电路在所述第一时间段期间选择性地将所述数据线连接到第一控制线。
6.根据权利要求1或2所述的非易失性存储系统，其中，所述充电电路包括：
预充电电路；
与所述预充电电路连通的数据线，该预充电电路对所述数据线充电；以及
选择电路，该选择电路在所述第一时间段期间选择性地将所述数据线连接到所述控制线，并在所述第一时间段结束时从所述控制线断开所述数据线，使得在所述第一时间段之后所述第一控制线浮动。
7.根据权利要求1或2所述的非易失性存储系统，还包括：
连接到所述数据线的检测电路，该检测电路检测所述数据线的电压的特定变化，并响应于所述电压的特定变化而报告所述非易失性存储元件从所述第一电阻状态改变成所述第二电阻状态。
8.一种用于写入到非易失性存储器的方法，包括：
在第一时间段内对连接到可逆电阻切换非易失性存储元件的控制线施加不足以将所述可逆电阻切换非易失性存储元件从第一预定电阻状态改变成第二预定电阻状态的电荷；以及
在所述第一时间段之后，允许所述控制线通过所述可逆电阻切换非易失性存储元件释放所施加的电荷，以将所述可逆电阻切换非易失性存储元件从所述第一预定电阻状态改变成所述第二预定电阻状态。
9.根据权利要求8所述的方法，其中：
所述施加电荷包括：对第一节点充电；打开开关以将所述第一节点连接到数据线，使得所述第一节点与所述数据线分享所述第一节点的电荷；以及在所述第一时间段内连接所述数据线与所述控制线；并且
允许所述控制线释放所施加的电荷包括：从所述数据线断开所述第一节点，使得所述数据线和第一控制线浮动。
10.根据权利要求9所述的方法，其中：
所述对第一节点充电包括：将第一脉冲施加到第一晶体管的栅极，从而使得所述第一晶体管在所述第一脉冲期间将电压传送至所述第一节点；以及
所述打开开关以将所述第一节点连接到所述数据线包括：将第二脉冲施加到连接到所述第一节点和所述数据线的第二晶体管的栅极，从而使得所述第二晶体管将电荷从所述第一节点传送至所述数据线。
11.根据权利要求8所述的方法，其中：
所述施加电荷包括将数据线连接到所述控制线以及将电压施加到所述数据线；并且
允许控制线释放所施加的电荷包括终止施加电压到所述数据线，使得所述数据线和第一控制线浮动。
12.根据权利要求11所述的方法，其中：
所述将电压施加到所述数据线包括施加脉冲到晶体管的栅极，从而使得该晶体管在所述脉冲期间将电压传送至所述数据线；以及
所述终止施加电压包括结束到所述晶体管的栅极的脉冲。
13.根据权利要求8所述的方法，其中：
所述施加电荷包括：对数据线充电以及将所述数据线连接到第一控制线；以及
所述允许控制线释放所施加的电荷包括：从所述控制线断开所述数据线。
14.根据权利要求8至13中任一项所述的方法，还包括：
检测所述控制线的放电，并报告至用于所述非易失性存储元件的控制电路。
15.根据权利要求8至14中任一项所述的方法，其中：
所述第一预定电阻状态为高电阻状态；以及
所述第二预定电阻状态为低电阻状态。
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