JP4846816B2 - 抵抗変化型メモリ - Google Patents
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Description
他方の動作モードは、電圧値(電流値)と電圧(電流)の印加時間(パルス幅)の制御によって、高抵抗状態と低抵抗状態とを切り替える。この書き込みモードは、ユニポーラ型と呼ばれる。
例えば、特許文献1に開示される技術は、ビット線に容量素子が接続され、その容量素子の放電電流によるジュール熱を利用して、抵抗変化型記憶素子に記憶されたデータを消去している。
1.全体構成
図1乃至図5を参照して、本発明の実施形態に係る抵抗変化型メモリの全体構成について、説明する。
図1を用いて、本発明の実施形態に係る抵抗変化型メモリのチップ構成について説明する。
図2乃至図4を用いて、図1に示される抵抗変化型メモリのメモリセルアレイ1の内部構成の一例について、説明する。
抵抗変化型記憶素子10は、抵抗値(抵抗状態)が変化することを利用して、その抵抗値に応じたデータを不揮発に記憶する素子である。抵抗変化型記憶素子10は、例えば、一端及び他端を有する2端子素子である。
抵抗変化型記憶素子10は、非オーミック素子(例えば、ダイオード)15と直列接続されている。クロスポイント型メモリセルアレイ1において、1つの抵抗変化型記憶素子10が1つのメモリセルとして機能する。非オーミック素子15は、メモリの動作時、非選択セルに対するクロストークを抑制するために設けられている。
配線70は、Y方向に延在する。配線70は、熱の影響が小さい材料、且つ、抵抗率の低い材料が用いられる。配線70には、例えば、アルミニウム、銅又はタングステンなどのメタル材や、タングステンシリサイド、ニッケルシリサイド又はコバルトシリサイドなどのシリサイド材が用いられる。配線70は、例えば、ワード線として機能する。
電極層71には、例えば、金属、合金又は導電性化合物を用いられる。電極層71が含む金属は、例えば、白金(Pt)、金(Au)、銀(Ag)、Ir、コバルト(Co)、チタン(Ti)、アルミニウム、Ru、Rhなどが挙げられる。電極層71が含む導電性化合物は、例えば、TiAlN、TiN、SrRuO、RuN、TaN、TaAlN、LaNiO、PtIrOx、PtRhOなど、が挙げられる。これらの金属及び化合物が、単層膜、又は、適宜組み合わされた積層膜として、電極層71に用いられる。上記の記憶層10を構成する材料に応じて、電極層71に用いる材料が設定される。但し、これらの材料に限定されず、記憶層(抵抗変化型記憶素子)10に用いる材料に応じて、電極層71に用いられる材料が異なるのは、もちろんである。
また、第2の電極層73は、抵抗変化型記憶素子10と非オーミック素子15との間で、それらの構成原子・分子が互いに拡散するのを抑制するバッファ層として機能する。尚、電極層73は、2つの素子10,15をそれぞれ構成する材料の仕事関数の違いを緩和する機能や、2つの素子10,15に対して電極としての機能を、さらに有してもよい。
尚、非オーミック素子15を構成する膜の配向性を均質化するための膜が、電極層73と非オーミック素子15との間に挿入されてもよい。また、電極層73と各素子10,15との間のそれぞれに、バッファ層、バリアメタル、接着層を設けてもよい。電極層73に用いられる材料は、電極層71に用いられる材料と同じでもよいし、異なる材料でもよい。
尚、非オーミック素子15は、例えば、MIM(Metal-Insulator-Metal)構造の素子やSIS構造(Silicon-Insulator-Silicon)の素子等を、用いてもよい。MIM構造やSIS構造の非オーミック素子15は、抵抗変化型記憶素子10に対して双方向に電流(又は電圧)を供給できるため、抵抗変化型記憶素子10に対するバイポーラ動作を実行できる。
以下、図5を用いて、本発明の実施形態に係る抵抗変化型メモリの動作について、説明する。尚、ここでは、図1及び図2も用いて、説明する。
図5の(a)に示されるように、2値メモリ(SLC : Single Level cell)は、抵抗変化型記憶素子の抵抗値の大きさ(分布)に応じて、1ビットのデータ、つまり、“0”又は“1”の2値を記憶する。
4値メモリは、2ビットのデータが記憶される。
そして、抵抗変化型記憶素子10の抵抗状態が低抵抗状態から高抵抗状態に変化するのに要するパルス電流IPが供給されることによって、抵抗変化型記憶素子10に電位が印加され、“1”データが抵抗変化型記憶素子(メモリセル)10に書き込まれる。また、抵抗変化型記憶素子10の抵抗状態が高抵抗状態から低抵抗状態に変化するのに要するパルス電流が供給されることによって、抵抗変化型記憶素子10に電位が印加され、“0”データが抵抗変化型記憶素子(メモリセル)10に書き込まれる。
図5の(a)で示したように、データに対応する各抵抗状態の分布の間に、所定の抵抗値に対応する読み出しレベルが設定されている。
抵抗変化型記憶素子からのデータの読み出しは、抵抗変化型記憶素子の抵抗値が、この読み出しレベルが示す抵抗値より高いか低いかが判別されることによって、実行される。例えば、抵抗変化型記憶素子(選択セル)10の抵抗値に応じて、選択セルが接続されたビット線に与えられるセンス電位又はセンス電流が変動する。その変動量は、カラム制御回路2内のセンスアンプによって検知される。その変動量と参照値(読み出しレベル)との比較結果が、“1”又は“0”に対応されて、データDTとして外部へ読み出される。
図6乃至図13を参照して、本発明の第1の実施形態に係る抵抗変化型メモリについて、説明する。本実施形態に係る抵抗変化型メモリは、例えば、ReRAM(Resistive Random Access Memory)である。但し、本実施形態の抵抗変化型メモリは、PCRAM(Phase Change Random Access Memory)や他の抵抗変化型記憶素子を用いたメモリ(例えば、MRAM:Magnetoresistive Random Access Memory)でもよいのは、もちろんである。尚、以下では、同じ構成要素については、同じ符号を付して、重複する説明は、必要に応じて行う。また、本実施形態においては、説明の簡単化のため、説明に必要な最小限の構成要素のみを図示するが、本発明が、それに限定されないのはもちろんである。
図6乃至図8を用いて、第1の実施形態に係る抵抗変化型メモリの基本例について、説明する。
図6を用いて、第1の実施形態の基本例に係る抵抗変化型メモリの回路構成について、説明する。
図6は、本基本例に係る抵抗変化型メモリの回路構成を示している。図6においては、説明の明確化のため、メモリセルアレイ内に設けられた1つの抵抗変化型記憶素子10と、その素子10に接続される1本のビット線及び1本のワード線WLを抽出して、図示している。
本例において、非オーミック素子15は、例えば、ダイオードである。以下では、非オーミック素子15のことを、ダイオード15と呼ぶ。ダイオード15には、PIN接合ダイオード、PN接合ダイオード、ツェナーダイオード(定電圧ダイオード)などが用いられる。
尚、パルス電流IPのパルス幅及び電流値は、抵抗変化型記憶素子10の抵抗状態を、高抵抗状態から低抵抗状態に切り替える動作(セット動作)と低抵抗状態から高抵抗状態へ切り替える動作(リセット動作)とで、異なる場合がある。また、データの読み出しに用いる電流のパルス幅及び電流値は、セット/リセット動作(書き込み/消去動作)で用いるパルス幅及び電流値と異なる。
スイッチ素子60のオン/オフの制御は、選択セルのカラムアドレス情報(選択カラムアドレス情報)に基づいて、ステートマシン7によって、実行される。
以下、スイッチ素子60のことを、カラム選択スイッチ素子60と呼び、その制御信号CS<0>のことを、カラム選択信号CS<0>とよぶ。カラム選択スイッチ素子60は、例えば、図1のカラム制御回路2内に設けられる。そして、カラム選択スイッチ素子60は、メモリセルアレイ内の複数のビット線BLのそれぞれに、1つずつ接続される。
スイッチ素子50のオン/オフの制御は、選択セルのロウアドレス情報(選択ロウアドレス情報)に基づいて、ステートマシン7によって実行される。
以下、スイッチ素子50のことを、ロウ選択スイッチ素子50と呼び、制御信号RS<0>のことを、ロウ選択信号RS<0>とよぶ。ロウ選択スイッチ素子50は、例えば、図1のロウ制御回路3内に設けられる。そして、ロウ選択スイッチ素子50は、メモリセルアレイ内の複数のワード線WLのそれぞれに、1つずつ接続される。
容量回路20Aは、1つの容量素子21及び2つのスイッチ素子(第1及び第2のスイッチ素子)22,23を有する。
1つの容量素子21及び1つのスイッチ素子22は、容量回路20A内で、直列接続されている。容量素子21は、例えば、10pF以上、10nF以下の静電容量Cを有する。容量素子21の静電容量Cが、例えば、100pF以上、1nF以下である場合には、書き込み動作時の消費電力を低く抑えられ、且つ、書き込み動作(特に、リセット動作)を安定化できる。但し、これらの容量素子21の静電容量の値は、抵抗変化型記憶素子10の構成や種類に応じて異なるのはもちろんである。
スイッチ素子22は、例えば、電界効果トランジスタである。電界効果トランジスタ22のゲート(制御端子)には、制御信号SW<A>が入力され、この制御信号SW<A>によって、スイッチ素子としての電界効果トランジスタ22のオン/オフが制御される。電界効果トランジスタ22の電流経路の一端は、接続ノードN1に接続され、電界効果トランジスタ22の電流経路の他端は、容量素子21の一端に接続される。そして、容量素子21の他端は、ロウ選択スイッチ素子50の一端に接続される。
これによって、ビット線BL−ワード線WL間に直列接続された選択セル10及びダイオード15が、ビット線BL及びワード線WLと導通状態になり、パルスジェネレータ8Aが生成するパルス電流IPが、選択セルに供給される。
選択ワード線WLに接続された容量素子21が充電されるにしたがって、選択ビット線BL及び選択ワード線WL間に印加される電位差は徐々に小さくなる。その結果として、高抵抗状態に変化した後の抵抗変化型記憶素子10に印加される電位差(電圧)、及び、その抵抗変化型記憶素子10に供給される電流が、低減される。それゆえ、抵抗変化型記憶素子10が低抵抗状態から高抵抗状態に遷移した直後に、素子10を流れるパルス電流IPに起因する電位差によって、抵抗変化型記憶素子10が低抵抗状態に戻ることが抑制される。
図6乃至図8を用いて、本発明の第1の実施形態の基本例に係る抵抗変化型メモリの動作について、説明する。以下では、抵抗変化型記憶素子の抵抗状態を、低抵抗状態から高抵抗状態へ切り替える動作(リセット動作)、高抵抗状態から低抵抗状態へ切り替える動作(セット動作)について、説明する。尚、ここでは、パルス電流IPを用いて、抵抗変化型記憶素子の抵抗状態を切り替える動作を例に、説明する。
図7の(a)を用いて、図6に示される抵抗変化型メモリのセット動作について、説明する。図7の(a)は、図6に示されるメモリ装置のセット動作を説明するためのタイミングチャート(波形図)である。尚、ここでは、図1も用いて説明する。
また、ステートマシン7によって、スイッチ素子23の制御信号SW<B>が“L”レベルから“H”レベルに遷移される。よって、容量回路20A内のスイッチ素子23がオンにされる。ここで、図7の(a)に示すように、図6に示されるメモリのセット動作時において、容量素子21が接続されたスイッチ素子22は、その制御信号SW<A>が“L”レベルに維持され、オフにされている。尚、図7の(a)においては、スイッチ素子23の制御信号SW<B>、パルスジェネレータ8A及びロウ選択スイッチ素子50の制御信号PG,RW<0>は、ほぼ同時に、“H”レベルに遷移されているが、これに限定されない。
そして、セット動作に用いる所定のパルス形状のパルス電流IPが、選択セルとしての抵抗変化型記憶素子10に、ダイオード15を経由して供給される。セット動作に用いられるパルス電流IPの電流値は、例えば、10nA以上、50μA以下であることが好ましい。また、セット動作に用いられるパルス電流IPのパルス幅は、10ns以上、10μs以下であることが好ましい。但し、パルス電流IPの電流値及びパルス幅の値は、上記の値に限定されず、抵抗変化型記憶素子10の面積及び膜厚、抵抗変化型記憶素子10に用いる材料によって、異なるのはもちろんである。
そして、所定の期間が経過して、抵抗変化型記憶素子の抵抗値が高抵抗状態から低抵抗状態へ切り替わった後、カラム選択信号CS<0>が、ステートマシン7によって、“H”レベルから“L”レベルに遷移される。よって、カラム選択スイッチ素子60がオフされ、電流IPがビット線BL選択セル10に供給されなくなる。
すなわち、選択セル10にパルス電流IPを流し、容量回路20Aなどをオフにした後、選択セル10の抵抗状態が、入力された書き込みデータDTに応じた抵抗値を示しているか否か、カラム制御回路2内に設けられた読み出し回路(センスアンプなど)を用いて、選択セル10のデータ(抵抗値)を読み出して、検証される。
書き込みデータと選択セルに記憶されたデータが一致する場合には、書き込み動作は終了する。一方、書き込みデータと選択セルに記憶されたデータが一致しない場合には、同じ選択セル10に対して、データの書き込みが再度実行される。尚、再度の書き込みに用いられるパルス電流IPは、1回目のデータ書き込みに用いたパルス電流と同じパルス形状でもよいし、電流値及びパルス幅が調整されたパルス形状でもよい。
また、セット動作の前に、選択セル(抵抗変化型記憶素子10)の抵抗状態を確認し、選択セルが低抵抗状態である場合には、パルス電流を供給せずともよい。
図7の(b)及び図8を用いて、図6に示される抵抗変化型メモリのリセット動作について、説明する。図7の(b)は、図6に示されるメモリのリセット動作を説明するためのタイミングチャート(波形図)である。また、図8は、図6に示されるメモリのリセット動作を説明するための模式図である。尚、図7の(a)で述べたセット動作と実質的に同じ各構成素子及び回路の動作については、詳細な説明は省略する。
リセット動作に用いられるパルス電流IPの電流値は、例えば、500nA以上、100μA以下であることが好ましい。また、リセット動作に用いられるパルス電流のパルス幅は、10ns以上、100μs以下であることが好ましい。但し、リセット動作においても、セット動作と同様に、パルス電流の電流値及びパルス幅の値は、抵抗変化型記憶素子10の面積及び膜厚、抵抗変化型記憶素子10に用いる材料によって、異なるのはもちろんである。
また、図8の(a)に示されるように、選択セル10を通過したパルス電流IPは、容量回路20A内に流れ込む。上記のように、リセット動作時、容量素子21が接続されたスイッチ素子22がオンし、他方のスイッチ素子23はオフしている。よって、時間tbにおいて、パルス電流IPは容量素子21に供給され、容量素子21に対する充電が開始される。
抵抗変化型記憶素子10が高抵抗状態に遷移した際、その抵抗変化型記憶素子10の一端(接続ノードN1)の電位は、電位VC程度になっている。よって、抵抗変化型記憶素子10の一端及び他端(接続ノードN2)の電位差は、接続ノードN1の電位がグランド電位WL_GNDに設定されている場合と比較して、小さくなっている。それゆえ、抵抗変化型記憶素子10が高抵抗状態になった直後に、抵抗変化型記憶素子10に印加される電位差を緩和できる。
図9及び図10を参照して、第1の実施形態に係る抵抗変化型メモリの構成例1について、説明する。
以下、図9を用いて、本実施形態に係る抵抗変化型メモリの構成例1について説明する。ここでは、主に、図6に示されるメモリとの回路構成の相違点について、説明する。
図9に示されるように、例えば、(m+1)本(m≧0)のワード線WLが、メモリセルアレイ内に設けられている場合、1本のビット線BLに対して、(m+1)個の抵抗変化型記憶素子100〜10mが、接続される。また、抵抗変化型記憶素子100〜10mには、ダイオード(非オーミック素子)150〜15mが、それぞれ直列接続されている。
本構成例において、リセット動作時に、活性化される容量素子210〜21kの個数は、ビット線BLに対する抵抗変化型記憶素子100〜10mの接続位置に応じて異なる。
例えば、選択ワード線がワード線WL0である場合、接続ノードN30によってビット線BLに接続される抵抗変化型記憶素子100に対して、1個の容量素子が活性化される。一方、選択ワード線がワード線WLmである場合、接続ノードN3mによってビット線BLに接続される抵抗変化型記憶素子10mに対して、(k+1)個の容量素子が活性化される。
このように、リセット動作時、パルスジェネレータ8Aが接続された側(電流供給側)から遠い位置の抵抗変化型記憶素子10mに対して用いられる容量素子の個数は、パルスジェネレータ8Aが接続された側に近い位置の抵抗変化型記憶素子100に対して用いられる容量素子の個数以上にされる。
この配線長に起因する悪影響は、抵抗変化型記憶素子100〜10mが、ビット線BLのどの箇所に接続されているかによって、異なる。そして、メモリセルアレイの大容量化、すなわち、ビット線BLの配線長が長くなるにしたがって、配線長の影響は大きくなる。
その違いが顕著に現れる例としては、図9において、電流供給源(パルスジェネレータ)に一番近い素子と一番遠い素子、つまり、1番目のワード線WLに接続された抵抗変化型記憶素子100と(m+1)番目のワード線WLに接続された抵抗変化型記憶素子10mとの違いが挙げられる。
すなわち、ビット線BLに供給されるパルスジェネレータ8Aの出力(パルス電流IP)は、ビット線BLの配線長に起因する影響を受けるため、抵抗変化型記憶素子10mに与えられるパルス電流IPは、抵抗変化型記憶素子100に与えられるパルス電流IPよりも、電流値の低減やパルス幅の変化などを生じる。その結果として、パルスジェネレータ8Aから遠い位置に設けられた抵抗変化型記憶素子10mにおいて、リセット動作の応答速度の劣化や書き込み不良などが生じる。加えて、1つのビット線BLに共通に接続される複数の抵抗変化型記憶素子100〜10mにおいて、リセット動作のばらつきが生じ、メモリの動作が不安定になる。
そのため、本構成例においては、ビット線BLの配線長に起因する電圧降下及び電流損失を考慮して、ワード線WLmに印加される容量素子210〜21kの充電電位を、ワード線WL0に印加される容量素子210〜21kの充電電位より小さくする。それゆえ、本構成例においては、ワード線WLmに接続された抵抗変化型記憶素子に対するリセット動作時、並列接続された容量素子を活性化する個数が、多くされる。
よって、ワード線WLmに接続された抵抗変化型記憶素子10mに対して用いられる容量素子の個数が、ワード線WL0に接続された抵抗変化型記憶素子100に対して用いられる容量素子の個数よりも多くされる。これによって、抵抗変化型記憶素子10mに対する静電容量が、抵抗変化型記憶素子100に対する静電容量よりも大きくされ、ワード線WLmに対する充電電位が、ワード線WL0に対する充電電位よりも小さくされる。
この結果として、抵抗変化型記憶素子100と抵抗変化型記憶素子10mとにおいて、それぞれのリセット動作時に、パルス電流IPが供給されるビット線と充電電位が供給されるワード線との間の電位差が実質的に同じになるように、調整される。
図9及び図10を用いて、本実施形態の構成例1に係る抵抗変化型メモリの動作について、説明する。本構成例1において、セット動作は、図7の(a)を用いて説明した動作例と同じである。それゆえ、本構成例においては、リセット動作についてのみ、説明する。また、本構成例1において、図7の(b)を用いて説明したリセット動作と実質的に同じ動作については、詳細な説明を省略する。
以上の動作によって、本構成例におけるワード線WL0に接続された抵抗変化型記憶素子100に対するリセット動作が、終了する。
以上の動作によって、本構成例におけるワード線WLmに接続された抵抗変化型記憶素子10mに対するリセット動作が、終了する。
以上のように、本構成例のリセット動作時において、パルスジェネレータ8Aとビット線BLとの接続点を基準として、その接続点から遠い位置に設けられた抵抗変化型記憶素子10mに対して充電に用いられる容量素子の個数は、その接続点に近い位置に接続された抵抗変化型記憶素子100に対して充電に用いられる容量素子の個数よりも多くされる。それによって、抵抗変化型記憶素子10mに対して供給される充電電位の大きさは、抵抗変化型記憶素子100に対して供給される充電電位の大きさより、小さくなる。この結果として、抵抗変化型記憶素子10mに供給されるビット線−ワード線間の電位差は、抵抗変化型記憶素子100に供給されるビット線−ワード線間の電位差と実質的に同じになるように、調整される。
このように、抵抗変化型記憶素子100〜10mのビット線BLに対する接続位置に応じて、ワード線WL0〜WLmに供給される容量素子210〜21kの充電電位が調整される。
したがって、本実施形態の構成例1に係る抵抗変化型メモリの動作によれば、その動作の信頼性を向上できる。
図11及び図12を参照して、第1実施形態の構成例2に係る抵抗変化型メモリの回路構成及び動作について、説明する。
以下、図11を用いて、本実施形態に係る抵抗変化型メモリの構成例2について説明する。ここでは、主に、図9に示されるメモリとの相違点について、説明する。
電位供給回路8Bは、例えば、ステートマシン7の制御下で、ワード線WL0〜WLmに電位(以下、ワード線供給電位)WL_SRCを供給する。
一方、パルスジェネレータ8Aとビット線との接続点から遠い位置に設けられた抵抗変化型記憶素子10mが選択された場合、電位供給回路8Bは、その素子10mが接続されたワード線WLmに、電位V0より小さい電位(第2の電位)Vmを供給する。
本構成例のように、ワード線WL0〜WLm毎にある一定の電位を供給しておくことで、ビット線BLとワード線WL0〜WLmとの間に印加される電位差が調整される。これによって、高抵抗状態に遷移した直後の抵抗変化型記憶素子100〜10mに、過大な電位が供給されることを抑制する。
尚、電位V0及び電位Vmの大きさは、リセット動作時に、抵抗変化型記憶素子10mに印加される電位差が、抵抗変化型記憶素子100に印加される電位差と実質的に同じになるように、あらかじめ設定されてもよいし、ステートマシン7によって、リセット動作中の状況に応じて調整されてもよい。また、例えば、ワード線WL0〜WLmに供給される電位V0,Vmは、パルス電流IP又は放電電流IQとビット線BLの配線抵抗とから生じる電位と同程度又はより小さい電位に設定される。
図11及び図12を用いて、本実施形態の構成例2に係る抵抗変化型メモリの動作について、説明する。尚、本構成例2において、セット動作は、図7の(a)を用いて説明した動作例と同じである。それゆえ、本構成例においては、リセット動作についてのみ、説明する。また、本構成例2において、図7の(b)を用いて説明したリセット動作と実質的に同じ動作については、詳細な説明を省略する。
そして、パルスジェネレータ8A及びロウ選択スイッチ素子50がオフされるとともに、電位供給回路8Bがオフされ、選択ワード線に対する電位WL_SRC(=V0)の供給が停止される。
カラム選択スイッチ素子60がオンするまでの間、容量素子21には、選択ワード線供給電位WL_SRC(=Vm)とグランド電位WL_GNDとの電位差が印加される。
そして、パルスジェネレータ8A及びロウ選択スイッチ素子50がオフされるとともに、電位供給回路8Bがオフされ、選択ワード線WLmに対する電位WL_SRC(=Vm)の供給が停止される。
したがって、本実施形態の構成例2に係る抵抗変化型メモリの動作によれば、その動作の信頼性を向上できる。
図13を用いて、第1の実施形態に係る抵抗変化型メモリが有する容量回路のレイアウト例について、説明する。
通常、ワード線WLの配線ピッチは、ビット線BLの配線ピッチと比較して、大きく確保されている。それゆえ、メモリセルアレイ1のY方向の端部に、素子を設けることが可能な領域が存在する。その領域を利用して、図13の(a)に示すように、メモリセルアレイ1内の端部に、容量回路ブロック29が設けられる。
図14乃至図24を参照して、本発明の第2の実施形態に係る抵抗変化型メモリ(例えば、ReRAM)について、説明する。尚、第2の実施形態において、第1の実施形態と同じ構成要素については、同じ符号を付して、重複する説明は必要に応じて行う。また、本実施形態においては、説明の簡単化のため、説明に必要な最小限の構成要素のみを図示するが、その個数に限定されないのはもちろんである。
以下、図14乃至図16を用いて、第2の実施形態の基本例に係る抵抗変化型メモリの回路構成及び動作について、説明する。
図14を用いて、第1の実施形態の基本例に係る抵抗変化型メモリの回路構成について、説明する。
図14は、本基本例に係る抵抗変化型メモリの回路構成を示している。
カラム選択スイッチ素子60は、接続ノードN3とパルスジェネレータ8Aとの間に設けられている。
容量素子31は、パルスジェネレータ8Aが出力するパルス電流(書き込み電流)IPによって、充電される。そして、容量素子31は、充電された電荷による放電電流をビット線BLに対して出力する。
リセット動作の対象の抵抗変化型記憶素子(選択セル)10が低抵抗状態であるときには、その選択セルのみに選択的に、容量素子31が出力する放電電流IQが流れる。そして、選択セルの抵抗状態が低抵抗状態から高抵抗状態に遷移したとき、図2に示されるように、複数の抵抗変化型記憶素子10が1つのビット線BLに共通に接続されているため、同じビット線BLに接続された複数の抵抗変化型記憶素子に印加される電位が同じになるように、容量素子31の放電電流IQが分流するためである。尚、放電電流の分流を効率的に行うため、放電電流の出力中、各ワード線に接続されたロウ選択スイッチ素子を、オン状態にしてもよい。
以下、図15及び図16を用いて、本実施形態の基本例に係る抵抗変化型メモリのセット動作及びリセット動作について、説明する。ここでは、図14も用いて説明する。尚、第1の実施形態と実質的に同じ動作については、詳細な説明は省略する。
図15の(a)を用いて、図14に示される抵抗変化型メモリのセット動作について、説明する。図15の(a)は、図14に示されるメモリのセット動作を説明するためのタイミングチャート(波形図)である。
図15の(b)及び図16を用いて、図14に示される抵抗変化型メモリのリセット動作について、説明する。図15の(b)は、図14に示されるメモリのリセット動作を説明するためのタイミングチャート(波形図)である。また、図16は、図14に示されるメモリのリセット動作を説明するための模式図である。尚、第1の実施形態で述べた抵抗変化型メモリのリセット動作と実質的に同じ各構成素子の動作については、詳細な説明は省略する。
上記のように、本実施形態のリセット動作においては、容量回路30A内の容量素子31は、選択ビット線BLに接続されている。
よって、図16の(a)に示すように、パルス電流IPは、選択された抵抗変化型記憶素子10に供給されるとともに、容量回路30A内の容量素子31に供給される。
本例において、リセット動作に用いられる放電電流IQの電流値は、例えば、500nA以上、100μA以下であることが好ましい。また、リセット動作に用いられるパルス電流のパルス幅は、10ns以上、100μs以下であることが好ましい。このような電流値及びパルス幅を有する放電電流が得られるように、容量素子31の静電容量C及び時間t1から時間t2までの容量素子31の充電期間が設定されることが好ましい。但し、リセット動作においても、パルス電流の電流値及びパルス幅の値は、抵抗変化型記憶素子10の形状や膜厚、抵抗変化型記憶素子10に用いる材料によって、異なるのはもちろんである。
図2に示したように、ビット線BLには、複数の抵抗変化型記憶素子が接続されている。本実施形態において、選択セル10の抵抗状態が高抵抗状態に遷移する前、放電電流IQは、低抵抗状態の選択セル10にのみ、選択的に流れる。そして、選択セル10の抵抗状態が高抵抗状態に遷移すると、同じビット線BLに接続された選択セル及び非選択セルを含むすべての抵抗変化型記憶素子が同電位となるように、電流及び電圧が分配されて、それらの素子に供給される。また、放電電流IQの電流値は、時間の経過とともに、小さくなる。これによって、選択ビット線BLの電位が低下する。
このように、容量素子31の放電電流IQが利用されて、選択セルとしての抵抗変化型記憶素子10の抵抗値が、低抵抗状態から高抵抗状態に切り替えられる。よって、選択セルに所定のデータ(例えば、“1”)が記憶される。
それゆえ、選択された抵抗変化型記憶素子に対するリセット動作が、安定に実行される。
したがって、本発明の第2の実施形態に係る抵抗変化型メモリによれば、その動作の信頼性を向上できる。
図17を用いて、第2の実施形態の構成例1に係る抵抗変化型メモリの回路構成及び動作について、説明する。
図17の(a)を用いて、本実施形態の係る抵抗変化型メモリの構成例1について説明する。ここでは、図14に示されるメモリとの相違点を主に、説明する。
スイッチ素子35は、例えば、電界効果トランジスタである。電界効果トランジスタ35の電流経路の一端は、ビット線BLに接続され、電界効果トランジスタ35の電流経路の他端は、抵抗素子34の他端に接続されている。電界効果トランジスタ35のゲート(制御端子)には、制御信号SW<1>が入力される。この制御信号SW<1>によって、電界効果トランジスタ(スイッチ素子)35のオン/オフが、制御される。
また、抵抗素子34の抵抗値Rは、抵抗変化型記憶素子の低抵抗状態の抵抗値より大きいことが好ましい。この理由は、抵抗値Rが抵抗変化型記憶素子10の低抵抗状態の抵抗値より小さいと、容量素子31の放電電流IQは、抵抗値の小さい抵抗素子34を優先的に流れ、抵抗変化型記憶素子10に流れる電流が低減する。これを防ぐために、容量素子31に充電される電荷量を大きしなければならず、充電のための消費電力が増加してしまうからである。
抵抗素子34をビット線BLに接続することによって、抵抗変化型記憶素子10の抵抗状態が、低抵抗状態から高抵抗状態に遷移したときに、ビット線BLに供給される電位又は電流は、抵抗素子34によってさらに分圧又は放電される。よって、ビット線BLの電位が上昇して、抵抗変化型記憶素子10に大きな電位が印加されるのを、より効率的に防止できる。
図17を用いて、本実施形態の構成例1に係る抵抗変化型メモリの動作について、説明する。尚、本構成例において、セット動作は、その動作中に抵抗素子34がオフにされていることが追加されるのみで、他の素子の動作は、図15の(a)を用いて説明した例と同じである。それゆえ、本構成例においては、セット動作の説明は省略し、リセット動作についてのみ、説明する。また、本構成例1において、基本例で述べたリセット動作と実質的に同じ動作については、詳細な説明を省略する。
これによって、カラム選択スイッチ素子60を経由して、パルスジェネレータ8Aの出力であるパルス電流IPが、選択ビット線BLに供給される。パルス電流IPは、活性化された容量素子31に供給され、容量素子31は充電される。
この放電電流IQによって、選択セルとしての抵抗変化型記憶素子10の抵抗状態は、低抵抗状態から高抵抗状態に切り替わる。
また、時間t4と時間t2との間の期間は、時間t0と時間t2との間の期間以下であることが好ましい。これによれば、パルス電流IPが抵抗素子34を流れる時間は短くなり、容量素子31の充電を高速化でき、さらに、充電のための消費電力を低減できる。
さらに、時間t5において、制御信号SW<1>が“H”レベルから“L”レベルに遷移され、スイッチ素子35はオフする。これによって、抵抗素子34が選択ビット線BLから電気的に分離される。尚、時間t5は時間t3より後の時間に設定されることが好ましい。これは、抵抗素子34によるビット線BLの放電を、十分に実行させるためである。
本構成例1によれば、抵抗変化型記憶素子10の抵抗状態が高抵抗状態に切り替わったときに、抵抗素子34によって、ビット線BLの電位が分圧及び放電される。つまり、抵抗素子34によって、ビット線BLの電位が上昇するのを、さらに抑制できる。
したがって、本実施形態の構成例1に係る抵抗変化型メモリによれば、その動作の信頼性を向上できる。
図18及び図19を用いて、第2の実施形態の構成例2に係る抵抗変化型メモリの回路構成及び動作について、説明する。
図18を用いて、本実施形態の係る抵抗変化型メモリの構成例2について説明する。ここでは、図14に示される回路との相違点を主に、説明する。
スイッチ素子37は、その電流経路がビット線BLに対して直列に接続される。
スイッチ素子37は、例えば、電界効果トランジスタである。電界効果トランジスタ37の電流経路の一端は、接続ノードNxに接続され、電界効果トランジスタ37の電流経路の他端は接続ノードN3に接続されている。電界効果トランジスタ35のゲート(制御端子)には、制御信号SW<2>が入力される。この制御信号SW<2>によって、スイッチ素子としての電界効果トランジスタ37のオン/オフが制御される。
また、容量回路30C内に、容量素子31のプリチャージを制御するスイッチ素子37が設けることによって、動作の高速化及び低消費電力化を実現できる。
また、上記のように、容量素子31に対するプリチャージが実行できるように、各スイッチ素子37,60を制御することが可能であれば、スイッチ素子37とカラム選択スイッチ素子60の接続位置を入れ替えてもよい。
図18、図19の(a)及び(b)を用いて、本実施形態の構成例2に係る抵抗変化型メモリの動作について、説明する。尚、本構成例において、セット動作は、その動作中にスイッチ素子37がオンされることが追加されるのみで、他の素子の動作は、図15の(a)を用いて説明した動作例と同じである。それゆえ、本構成例においては、セット動作の説明は省略し、リセット動作についてのみ、説明する。また、本構成例2において、図15の(b)を用いて説明したリセット動作と実質的に同じ動作については、詳細な説明を省略する。
カラム選択スイッチ素子60が時間t1においてオンされた後、時間t6において、制御信号SW<2>が“H”レベルにされ、スイッチ素子37がオンする。
このように、容量素子31に対して、パルス電流IPが効率的に供給されるように、カラム選択スイッチ素子60がオンされてから所定の時間が経過した後に、スイッチ素子37がオンされる。
図15の(b)を用いて説明した例と同様に、パルスジェネレータ8A及びロウ選択スイッチ素子50がオンされる。ロウ選択スイッチ素子50がオンされることによって、選択ワード線WLが活性化される。
これによって、パルスジェネレータ8Aの出力であるパルス電流IPが、カラム選択スイッチ素子60を経由して、活性化された容量素子31に供給され、容量素子31は充電される。容量素子31が充電されている間、スイッチ素子37はオフされているので、パルス電流IPは、抵抗変化型記憶素子10に供給されない。よって、容量素子31に対する充電は、抵抗変化型記憶素子10への分流による損失なしに、効率よく実行される。
図20及び図21を用いて、本実施形態の構成例3に係る抵抗変化型メモリの回路構成及び動作について、説明する。
図20を用いて、本実施形態に係る抵抗変化型メモリの構成例3について説明する。ここでは、図14に示される回路との相違点を主に、説明する。
第2の実施形態においては、容量素子31の放電電流を用いて、抵抗変化型記憶素子の抵抗状態を遷移させている。放電電流は、パルス電流と同様に、配線抵抗及び配線容量の影響を受けて、例えば、波形が歪み、最大電流値が低減する。
したがって、本実施形態の構成例3に係る抵抗変化型メモリの動作によれば、その動作の信頼性を向上できる。
図21を用いて、本実施形態の構成例3に係る抵抗変化型メモリの動作について、説明する。尚、本構成例において、セット動作は、その動作中に容量回路30D内の全ての容量素子310,31hが、ビット線BLから電気的に分離されるように制御されることが追加されるのみで、他の素子の動作は、図15の(a)を用いて説明した動作例と同じである。それゆえ、本構成例においては、セット動作の説明は省略し、リセット動作についてのみ、説明する。また、本構成例3において、図15の(b)を用いて説明したリセット動作と実質的に同じ動作については、詳細な説明を省略する。尚、ここでは、説明の簡単化のため、2つの容量素子310,31hを用いた場合を例に、説明する。
図21の(a)に示す例では、パルスジェネレータ8A(容量回路30D)の近くに接続された抵抗変化型記憶素子100が選択セルとなっているため、1つの容量素子310が活性化され、その容量素子310がビット線BLと導通される。他方の容量素子31hは活性化されず、その容量素子31hはビット線BLから電気的に分離される。
これによって、カラム選択スイッチ素子60を経由して、パルス電流IPが、パルスジェネレータ8Aから選択ビット線BLに出力される。また、パルス電流IPは、活性化された容量素子310に供給され、その容量素子310はパルス電流IPによって充電される。尚、上記のように、容量素子31hは活性化されていないので、ここでは、1つの容量素子310のみが充電される。
ある1本のビット線BLにおいて、パルスジェネレータ8A(容量回路30D)から近い位置に接続された抵抗変化型記憶素子100に対して電流(又は電圧)が供給される場合、配線長に起因する電流の劣化は小さい。よって、本例では、1つの容量素子310からの放電電流IQ0を、電流供給側に近い抵抗変化型記憶素子100に供給して、選択セルとしての抵抗変化型記憶素子100の抵抗状態を、遷移させる。
図21の(b)に示す例では、電流供給源であるパルスジェネレータ8A及び容量回路30Dから離れて設けられた抵抗変化型記憶素子10mが選択セルとなっているため、2つの容量素子310,31hが活性化され、それらの2つの容量素子310,31hが、ビット線BLに導通される。続いて、カラム選択スイッチ素子60がオンされ、選択ビット線BLが活性化される。
これによって、カラム選択スイッチ素子60を経由して、パルス電流IPが、選択ビット線BLに供給される。パルス電流IPは、活性化された2つの容量素子310,31hに供給され、容量素子310,31hはパルス電流IPによって充電される。
電流供給側(パルスジェネレータ8A、容量回路30D)から遠い位置に存在する選択セル(抵抗変化型記憶素子)に対して複数の容量素子が活性化された結果として、電流供給側に近い位置に存在する抵抗変化型記憶素子100の抵抗状態を遷移させる場合の放電電流IQ0よりも大きな放電電流(IQ0+IQh)が、ビット線BLを流れる。その放電電流(IQ0+IQh)が抵抗変化型記憶素子10mに到達したとき、放電電流は配線長に起因する影響を受けているが、抵抗状態の遷移に要する電流値又はパルス幅は確保される。よって、配線抵抗や配線容量に起因する放電電流の劣化の影響が低減され、選択セルに対する正常なデータの書き込みが実行される。
図22及び図23を用いて、本実施形態の構成例4に係る抵抗変化型メモリの回路構成及び動作について、説明する。
以下、図22を用いて、本実施形態に係る抵抗変化型メモリの構成例4について説明する。ここでは、図14及び図20に示されるメモリとの相違点のみ、説明する。
電位供給回路8Bは、リセット動作時、ステートマシン7の制御によって、複数のワード線WL0〜WLmにワード線供給電位WL_SRCを供給する。
リセット動作時に、ワード線WL0〜WLmに電位WL_SRCがあらかじめ供給されていることで、ビット線BLとワード線WL0〜WLmとの間の電位差が大きくなりすぎないように、調整される。
それゆえ、選択セルとしての抵抗変化型記憶素子100〜10mの抵抗状態が高抵抗状態に遷移した直後に、その選択セルとしての抵抗変化型記憶素子に大きな電位が印加されるのを、緩和できる。
電位供給回路8Bは、抵抗変化型記憶素子100に対するリセット動作時、抵抗変化型記憶素子100が接続されたワード線WL0に、電位V0をワード線供給電位WL_SRCとして供給する。
また、電位供給回路8Bは、抵抗変化型記憶素子100に対するリセット動作時、抵抗変化型記憶素子10mが接続されたワード線WLmに、電位V0より小さい電位Vmをワード線供給電位WL_SRCとして供給する。
よって、ワード線WL0〜WLm毎にそれぞれ異なる電位を与えることによって、ビット線BLの配線長による放電電流IQの劣化の影響は低減され、抵抗変化型記憶素子100〜10mに印加される電位差は、実質的に同じになる。
図22及び図23を用いて、本実施形態の構成例4に係る抵抗変化型メモリの動作について、説明する。尚、本構成例4において、セット動作は、その動作中に電位供給回路8Bがオフにされていることが追加されるのみで、他の素子の動作は、図15の(a)を用いて説明した動作例と同じである。それゆえ、本構成例4においては、セット動作の説明は省略し、リセット動作についてのみ、説明する。また、本構成例4において、図15の(b)を用いて説明したリセット動作と実質的に同じ動作については、詳細な説明を省略する。
次に、電位供給回路8Bがオンされ、電位Vmを有するワード線供給電位WL_SRCが、ビット線BLが活性化される前に、選択ワード線WLmに供給される。電位Vmは、ワード線WL0に供給した電位V0より小さい。
以下、図24を用いて、容量回路のレイアウトについて説明する。
本発明の第1及び第2の実施形態において、上述の各構成を適宜組み合わせてもよい。例えば、第2の実施形態に係る抵抗変化型メモリにおいて、構成例2乃至4を組み合わせてもよい。
Claims (7)
- 第1の方向に延在する第1の配線と、
前記第1の方向と交差する第2の方向に延在する第2の配線と、
前記第1及び第2の配線に接続され、抵抗変化型記憶素子と非オーミック素子とから構成される直列回路と、
前記第1の配線に接続され、前記第1の配線に電流を与える電流供給回路と、
選択素子を介して前記第2の配線に接続され、容量素子を有する容量回路と、
を具備することを特徴とする抵抗変化型メモリ。 - 前記抵抗変化型記憶素子の抵抗状態を、低抵抗状態から高抵抗状態に遷移させる場合に、前記選択素子はオン状態とされ、前記容量素子は、前記抵抗変化型記憶素子を流れた前記電流によって充電される、ことを特徴とする請求項1に記載の抵抗変化型メモリ。
- 前記抵抗変化型記憶素子の抵抗状態を、高抵抗状態から低抵抗状態に遷移させる場合に、前記選択素子はオフ状態とされ、前記容量素子は、前記第2の配線から電気的に切り離される、ことを特徴とする請求項2に記載の抵抗変化型メモリ。
- 第1の方向に延在する第1の配線と、
前記第1の方向と交差する第2の方向に延在する第2の配線と、
前記第1及び第2の配線に接続され、抵抗変化型記憶素子と非オーミック素子とから構成される直列回路と、
前記第1の配線に接続され、前記第1の配線に電流を与える電流供給回路と、
選択素子を介して前記第1の配線に接続され、容量素子を有する容量回路と、
を具備することを特徴とする抵抗変化型メモリ。 - 前記抵抗変化型記憶素子の抵抗状態を、低抵抗状態から高抵抗状態に遷移させる場合に、前記選択素子はオン状態とされ、前記容量素子は、前記電流によって充電され、
前記容量素子が充電された後に、前記容量素子は、その放電電流を前記抵抗変化型記憶素子に与える、ことを特徴とする請求項4に記載の抵抗変化型メモリ。 - 前記抵抗変化型記憶素子の抵抗状態を、高抵抗状態から低抵抗状態に遷移させる場合に、前記選択素子はオフ状態とされ、前記容量素子は、前記第1の配線から電気的に切り離される、ことを特徴とする請求項5に記載の抵抗変化型メモリ。
- 前記容量回路は、前記第1の配線に接続される抵抗素子を、さらに具備し、
前記抵抗変化型記憶素子の抵抗状態を、低抵抗状態から高抵抗状態に遷移させる場合、前記抵抗素子は前記第1の配線と導通状態にされ、
前記抵抗変化型記憶素子の抵抗状態を、高抵抗状態から低抵抗状態に遷移させる場合、
前記抵抗素子は前記第1の配線と非導通状態にされる、ことを特徴とする請求項4に記載の抵抗変化型メモリ。
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