JP4922375B2 - 抵抗変化型メモリ - Google Patents

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Description

本発明は、抵抗変化型メモリに関する。
近年、次世代不揮発性半導体メモリとして、可変抵抗素子をメモリ素子とするＲｅＲＡＭ(Resistive RAM)や、相変化素子をメモリ素子とするＰＣＲＡＭ(Phase Change RAM)などの抵抗変化メモリが注目を集めている。
これらの抵抗変化型メモリの特徴は、素子の微細化が比較的容易であり、また、クロスポイント型メモリセルアレイを用いた三次元集積化により大きなメモリ容量を実現できる点にある。また、抵抗変化型メモリは、ＤＲＡＭ並みの高速動作が可能である。
このような特性を有する抵抗変化型メモリが実用化されれば、例えば、ファイルメモリとしてのフラッシュメモリやワークメモリとしてのＤＲＡＭを、この抵抗変化メモリで置き換えることも可能である。そのため、抵抗変化型メモリの様々な構成及び動作が提案されている（例えば、特許文献１参照）。
抵抗変化型メモリの実用化に向けて、メモリの特性向上、例えば、高速な動作、高い信頼性、及び低い消費電力が、抵抗変化型メモリには求められている。
特開２００９−９９２００号公報
本発明は、抵抗変化型メモリの動作特性を向上する技術を提案する。
本発明の一態様に関わる抵抗変化型メモリは、複数のブロックが設けられるメモリセルアレイと、前記複数のブロック内に設けられ、抵抗状態の変化に応じてデータを記憶する複数の抵抗変化型記憶素子と、前記複数のブロック内に設けられ、第１の方向に延在し、前記複数の抵抗変化型記憶素子にそれぞれ接続される複数の第１の配線と、前記複数のブロック内に設けられ、第２の方向に延在し、前記複数の抵抗変化型記憶素子にそれぞれ接続される複数の第２の配線と、前記複数のブロックにおいて、動作の対象となる選択ブロック及び前記選択ブロックを除く複数の非選択ブロックの状態を、それぞれ制御する制御回路と、を具備し、前記制御回路は、前記選択ブロックを動作させている期間中に、少なくとも１つの前記非選択ブロック内の前記第１及び第２の配線に電位を供給する、ことを特徴とする。
本発明によれば、抵抗変化型メモリの動作特性を向上できる。
第１の実施形態の抵抗変化型メモリを示すブロック図。 メモリセルアレイの構成例を示す模式図。 メモリセルアレイの構成例を示す等価回路図。 メモリセルアレイの構造例を示す鳥瞰図。 メモリセルアレイの構造例を示す断面図。 抵抗変化型メモリの動作を説明するための図。 第１の実施形態の抵抗変化型メモリの動作を説明するための模式図。 第１の実施形態の抵抗変化型メモリの動作を示すタイミングチャート。 第２の実施形態の抵抗変化型メモリを示すブロック図。 第２の実施形態の抵抗変化型メモリの動作を説明するための模式図。 第２の実施形態の抵抗変化型メモリの動作を説明するための模式図。 第２の実施形態の抵抗変化型メモリの動作を示すタイミングチャート。 第３の実施形態の抵抗変化型メモリを示すブロック図。 第３の実施形態の抵抗変化型メモリの動作を示すタイミングチャート。 メモリセルアレイの変形例を示す図。 メモリセルアレイの変形例を示す図。 メモリセルアレイの変形例を示す図。 抵抗変化型記憶素子の変形例を示す図。
以下、図面を参照しながら、本発明の例を実施するための形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
［実施形態］
（Ａ）第１の実施形態
図１乃至図８を参照して、本発明の実施形態に係る抵抗変化型メモリの全体構成について、説明する。本発明の実施形態に係る抵抗変化型メモリは、例えば、ＲｅＲＡＭ（Resistive RAM）やＰＣＲＡＭ（Phase change RAM）などである。
（１） 全体構成
図１を用いて、本発明の第１の実施形態に係る抵抗変化型メモリの全体構成について説明する。
図１に、本実施形態に係る抵抗変化型メモリのチップの構成例を示している。
メモリセルアレイ１は、複数の抵抗変化型記憶素子（メモリセルＭＣ）を有している。メモリセルアレイ１内には、複数のビット線ＢＬ及び複数のワード線ＷＬが設けられている。抵抗変化型記憶素子ＭＣは、ビット線ＢＬ及びワード線ＷＬに接続される。抵抗変化型記憶素子ＭＣは、ワード線ＷＬ及びビット線の制御によって、駆動される。ビット線ＢＬ及びワード線ＷＬに対する抵抗変化型記憶素子ＭＣの接続関係は、メモリセルアレイ１の内部構成によって異なる。メモリセルアレイ１の内部構成については、後述する。
カラム制御回路２は、ビット線ＢＬの動作、つまり、ビット線ＢＬに対する電位又は電流の供給を制御する。カラム制御回路２は、センスアンプ、ラッチ回路又はバッファなどを、有する。カラム制御回路２は、外部から入力されたカラムアドレスが示すビット線を選択し、そのビット線を活性化する。
ロウ制御回路３は、ワード線ＷＬの動作、つまり、ワード線に対する電位又は電流の供給を制御する。ロウ制御回路３は、転送トランジスタやスイッチ素子などを、有する。ロウ制御回路３は、外部から入力されたロウアドレスが示すワード線を選択し、そのワード線を活性化する。
カラム制御回路２によるビット線ＢＬの制御及びロウ制御回路３によるワード線ＷＬの制御によって、ワード線ＷＬ及びビット線ＢＬに接続された抵抗変化型記憶素子ＭＣに対して、データの書き込み、データの読み出し、又は、データの消去が実行される。
コマンドインターフェイス４は、例えば、ホスト装置など、外部装置からのコマンド信号ＣＭＤを受けて、そのコマンド信号ＣＭＤをステートマシン７に転送する。コマンド信号ＣＭＤは、例えば、データの書き込み命令、データの読み出し命令或いはデータの消去命令などを示す。
データ入出力バッファ５は、入力又は出力されるデータＤＴを一時的に保持する。データ入出力バッファ５は、外部から入力された書き込みデータＤＴを、例えば、カラム制御回路２を介して、メモリセルアレイ１に転送する。また、データ入出力バッファ５は、メモリセルアレイから読み出されたデータＤＴを、外部へ転送する。
アドレスバッファ６は、例えば、外部からアドレス信号ＡＤＲが入力される。アドレス信号ＡＤＲは、例えば、選択された抵抗変化型記憶素子（選択セル）のアドレス（選択アドレス）を示している。アドレスバッファ６は、アドレス信号ＡＤＲが含むビット線のアドレス（カラムアドレス）を、カラム制御回路２に転送する。また、アドレスバッファ６は、アドレス信号ＡＤＲが含むワード線のアドレス（ロウアドレス）を、ロウ制御回路３に転送する。
ステートマシン７は、チップ全体の動作を管理及び制御する。ステートマシン７は、コマンドインターフェイス４から転送されたコマンド信号ＣＭＤを受け取り、そのコマンド信号ＣＭＤに基づいて、他の回路２〜９の動作を制御する。また、ステートマシン７は、例えば、ステータス情報を、チップ外部のホスト装置へ転送する。そのステータス情報に基づいて、ホスト装置が動作結果の適否を判断する。
チップ内には、電位供給回路８が、設けられる。電位供給回路８は、ステートマシン７によって制御される。例えば、電位供給回路８は、ビット線ＢＬ及びワード線ＷＬに供給する電位を生成する。例えば、所定のパルス形状の電圧（パルス電圧）によって抵抗変化型記憶素子の抵抗状態を切り替えるメモリの場合には、パルスジェネレータが、電位供給回路８として用いられる。選択セルにデータを書き込む場合、又は、選択セルからデータを読み出す場合、電位供給回路８は、生成した電位を、カラム制御回路２又はロウ制御回路３を介して、選択ビット線及び選択ワード線に供給する。さらに、電位供給回路８は、非選択ビット線及び非選択ワード線に供給する電位を生成する。
（２） メモリセルアレイ
図２乃至図５を用いて、図１に示される抵抗変化型メモリのメモリセルアレイ１の構成例について、説明する。
図２は、メモリセルアレイ１の構成の一例を示している。
図２に示すように、例えば、メモリセルアレイ１は、その内部に、複数の制御単位ＢＫが、設定されている。本実施形態において、この制御単位ＢＫのことを、ブロックＢＫとよぶ。ブロックＢＫのアドレスは、例えば、アドレス信号ＡＤＲの上位の数ビットで示される。ブロックＢＫは、例えば、論理的に分割されている論理領域（論理ブロック）でもよいし、物理的に分割されている物理領域（物理ブロック）でもよい。図２の（ａ）に示すように、複数のブロックＢＫは、メモリセルアレイ１のｘ方向及びｙ方向に沿って、配列されている。例えば、図２の（ｂ）に示すように、ブロックＢＫは、ｚ方向には分割されない。尚、１つのブロックＢＫに対して、１つのカラム制御回路２及び１つのロウ制御回路３が設けられてもよい。１つのカラム制御回路２又は１つのロウ制御回路３が、複数のブロックＢＫで共有されてもよい。
図３は、メモリセルアレイ１の等価回路の一例を示している。
メモリセルアレイ１内には、ｘ方向（第１の方向）に延在する複数のワード線（第１の配線）ＷＬｊ−１，ＷＬｊ，ＷＬｊ＋１が設けられる。複数のワード線ＷＬｊ−１，ＷＬｊ，ＷＬｊ＋１は、互いにｙ方向に隣接してメモリセルアレイ内に配置される。
また、メモリセルアレイ１内には、ｘ方向に交差するｙ方向（第２の方向）に延在する複数のビット線（第２の配線）ＢＬｉ−１，ＢＬｉ，ＢＬｉ＋１が、設けられる。複数のビット線ＢＬｉ−１，ＢＬｉ，ＢＬｉ＋１は、メモリセルアレイ内に互いにｘ方向に隣接して配置されている。
図３に示されるメモリセルアレイ１は、クロスポイント型の構成を有している。図３に示されるようなクロスポイント型メモリセルアレイ１において、ビット線ＢＬｉ−１，ＢＬｉ，ＢＬｉ＋１とワード線ＷＬｊ−１，ＷＬｊ，ＷＬｊ＋１は、互いに交差する。そして、ビット線ＢＬｉ−１，ＢＬｉ，ＢＬｉ＋１とワード線ＷＬｊ−１，ＷＬｊ，ＷＬｊ＋１との交差箇所に、抵抗変化型記憶素子１１が設けられる。
抵抗変化型記憶素子１１は、抵抗値（抵抗状態）が変化することを利用して、その抵抗値に応じたデータを不揮発に記憶する。抵抗変化型記憶素子１１は、例えば、一端及び他端を有する２端子素子である。ＲｅＲＡＭに用いられる抵抗変化型記憶素子１１は、２つの動作モードを有する。一方の動作モードは、印加電圧の極性を変えることによって、高抵抗状態と低抵抗状態とが切り替えられるバイポーラ型とよばれる動作モードである。他方の動作モードは、電圧値（電流値）と電圧（電流）の印加時間（パルス幅）の制御によって高抵抗状態と低抵抗状態とが切り替えられるユニポーラ型とばれる動作モードである。
抵抗変化型記憶素子１１は、ビット線ＢＬｉ−ワード線ＷＬｉ間において、非オーミック素子（例えば、ダイオード）１５と直列接続されている。クロスポイント型メモリセルアレイ１において、１つの抵抗変化型記憶素子１１が１つのメモリセルとして機能する。非オーミック素子１５は、メモリの動作時、非選択セルに対するクロストークを抑制するために設けられている。以下では、直列接続された抵抗変化型記憶素子１１と非オーミック素子１５とを、直列回路１０とよぶ。
図３に示されるビット線ＢＬｉ−１，ＢＬｉ，ＢＬｉ＋１とワード線ＷＬｊ−１，ＷＬｊ，ＷＬｊ＋１とに対する抵抗変化型記憶素子１１及び非オーミック素子１５の接続関係の一例は、以下のとおりである。尚、本実施形態においては、非オーミック素子１５に、ダイオードが用いられた場合について、説明する。
図３に示されるように、抵抗変化型記憶素子１１の一端は、例えば、ビット線ＢＬｉに接続され、その接続点は接続ノードＮ１となっている。抵抗変化型記憶素子１１の他端は、例えば、ダイオード１５のアノードに接続され、その接続点は接続ノードＮ２となっている。ダイオード１５のカソードは、例えば、ワード線ＷＬｊに接続され、その接続点は接続ノードＮ３となっている。図３に示される接続関係において、ビット線ＢＬｉに対する供給電位がワード線ＷＬｊに対する供給電位より高い場合、ダイオード１１に対して順バイアス方向の電圧（電位差）が印加される。また、ビット線ＢＬｉに対する供給電位がワード線ＷＬｊに対する供給電位より低い場合、ダイオード１１に対して逆バイアス方向の電圧が印加される。
ダイオード１５は、非対称の電圧−電流特性を有し、その定常の動作において、アノード側からカソード側の方向に流れる電流は大きく、カソード側からアノード側の方向に流れる電流は非常に小さい。それゆえ、ダイオードが非オーミック素子１５として用いられた場合、抵抗変化型記憶素子１１に対する動作（書き込み／読み出し）は、ユニポーラ動作となる。
図４及び図５は、本実施形態に係る抵抗変化型メモリにおけるメモリセルアレイ１の構造の一例を示している。
図４は、メモリセルアレイ１の構造を示す鳥瞰図である。図４は、クロスポイント型のメモリセルアレイ１の構造を示している。
図４に示されるように、クロスポイント型のメモリセルアレイ１は、例えば、ビット線及びワード線としての配線７０，７９が、ｘ−ｙ平面に対して垂直方向（ｚ方向）に積層された構造を有している。抵抗変化型記憶素子１１及び非オーミック記憶素子１５を含む直列回路１０は、それらの配線７０，７９上に積層されている。図４に示される例では、１つの直列回路１０は２つの配線７０，７９間に上下に挟まれて、配線７０，７９上に設けられている。尚、図４において、配線（ワード線及びビット線）７０，７９と抵抗変化型記憶素子１１とが、ｚ方向に交互に積層されている。
図４に示されるように、メモリセルアレイが３次元構造を有することによって、１ビットあたりの製造コストの低減が図られる。
例えば、図１に示されたカラム制御回路２やロウ制御回路３のように、メモリセルアレイ１の動作を制御する周辺回路は、層間絶縁膜を介して、メモリセルアレイ１下方の半導体基板上に形成される。この場合、本実施形態に係る抵抗変化型メモリのチップ面積は、ほぼメモリセルアレイの面積に等しくなり、チップ面積の縮小に貢献できる。
図５は、メモリセルアレイ１の一部分を抽出した断面構造を示している。
配線７０は、ｙ方向に延在する。配線７０は、熱の影響が小さい材料、且つ、抵抗率の低い材料が用いられる。配線７０には、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）又はタングステン（Ｗ）などのメタル材や、タングステンシリサイド（ＷＳｉ）、ニッケルシリサイド（ＮｉＳｉ）又はコバルトシリサイド（ＣｏＳｉ）などのシリサイド材が用いられる。
例えば、抵抗変化型記憶素子１１は、１つの記憶層（抵抗変化層）１２を有している。また、ＲｅＲＡＭに用いられる抵抗変化型記憶素子１１において、１つの記憶層１２は、例えば、２つの電極層７１，７３によって挟まれている。記憶層１２は、第１の電極層７１を介して、配線７０上に設けられている。記憶層１２上に、第２の電極層７３が設けられている。尚、抵抗変化型記憶素子１１は、電極層７１，７３と記憶層１２との組み合わせによって抵抗状態の遷移が発現する素子でもよいし、記憶層１２自体に抵抗状態の遷移が発現する素子でもよい。
記憶層１２は、電圧、電流、熱、又は、化学的エネルギー等が与えられることによって、その抵抗値（抵抗状態）が変化する。記憶層１２の抵抗状態は、電流や電位の供給によって、高抵抗状態から低抵抗状態、又は、低抵抗状態から高抵抗状態に可逆的に変化する。抵抗変化型記憶素子１１を用いたメモリは、この抵抗状態の遷移を、２値又は３値以上のデータに対応させて、データを判別する。
記憶層１２には、例えば、金属酸化物、カルコゲナイド、導電性粒子が分散されたポリマー等が、用いられる。金属酸化物には、例えば、プロブスカイト型金属酸化物、二元系金属酸化物、遷移金属酸化物が用いられる。プロブスカイト型金属酸化物としては、ＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）、Ｎｂ添加ＳｒＴｉ（Ｚｒ）Ｏ３、Ｃｒ添加ＳｒＴｉ（Ｚｒ）Ｏ３などが挙げられる。二元系金属酸化物としては、ＮｉＯ、ＴｉＯ２、Ｃｕ２Ｏなどが挙げられる。カルコゲナイドとしては、例えば、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｎ−Ｔｅなどが挙げられる。尚、記憶層１２に用いられる金属酸化物及びカルコゲナイドには、それらに材料に対して不純物となる原子が添加されてもよい。
第１の電極層７１は、抵抗変化型記憶素子１１の下部電極として機能する。また、電極層７１は、例えば、記憶層１２と配線７０との間で、それらの構成原子が拡散するのを防ぐバリアメタルとしての機能や、高電圧又は高電流の印加によって記憶層１２と配線７０とが剥離するのを防ぐ接着層としての機能を有する。
電極層７１には、例えば、金属、合金又は導電性化合物を用いられる。電極層７１が含む金属は、例えば、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、イリジウム（Ｉｒ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）などが挙げられる。電極層７１が含む導電性化合物は、例えば、ＴｉＡｌＮ、ＴｉＮ、ＳｒＲｕＯ、ＲｕＮ、ＴａＮ、ＴａＡｌＮ、ＬａＮｉＯ、ＰｔＩｒＯｘ、ＰｔＲｈＯなど、が挙げられる。これらの金属及び化合物が、単層膜、又は、適宜組み合わされた積層膜として、電極層７１に用いられる。上記の記憶層１０を構成する材料に応じて、電極層７１に用いる材料が設定される。但し、これらの材料に限定されず、特に、記憶層１２と電極層７１，７３との組み合わせによって抵抗変化型記憶素子１１としての機能を発現する素子において、記憶層１２に用いられる材料に応じて、電極層７１に用いられる材料が異なるのは、もちろんである。
抵抗変化型記憶素子１１の上面上には、第２の電極層７３が設けられる。また、電極層７３上に、非オーミック素子１５が設けられる。
第２の電極層７３は、抵抗変化型記憶素子１１の上部電極として機能する。また、第２の電極層７３は、抵抗変化型記憶素子１１と非オーミック素子１５との間で、それらの構成原子・分子が互いに拡散するのを抑制するバリアメタルとして機能する。尚、電極層７３は、２つの素子１１，１５をそれぞれ構成する材料の仕事関数の違いを緩和する機能や、２つの素子１１，１５に対して電極としての機能を、さらに有してもよい。
また、非オーミック素子１５を構成する膜の配向性を均質化するための膜（バッファ層）が、電極層７３と非オーミック素子１５との間に挿入されてもよい。電極層７３が、バッファ層としての機能を、有していてもよい。電極層７３に用いられる材料は、記憶層１２に用いられる材料に応じて、電極層７１に用いられる材料と同じでもよいし、異なる材料でもよい。
尚、配線７０，７９、電極層７１，７３，７５及び各素子１１，１５間のそれぞれに、バッファ層、バリアメタル、接着層を、別途に設けてもよい。
非オーミック素子１５は、例えば、ＰＮ接合ダイオード、ＰＩＮ接合ダイオード、ショットキーダイオード又はツェナーダイオード等の整流素子が用いられる。図３に示されるメモリセルアレイ１において、非オーミック素子１５がＰＮ接合ダイオードである場合、ｎ型半導体層１５ａが配線（ビット線）７０側に設けられ、ｐ型半導体層１５ａが配線（ワード線）７９側に設けられる。
尚、非オーミック素子１５は、例えば、ＭＩＭ（Metal-Insulator-Metal）構造の素子やＳＩＳ構造（Silicon-Insulator-Silicon）の素子等を、用いてもよい。ＭＩＭ構造やＳＩＳ構造の非オーミック素子１５は、抵抗変化型記憶素子１１に対して双方向に電流（又は電圧）を供給できるため、抵抗変化型記憶素子１１はバイポーラ動作で駆動される。
非オーミック素子１５上面上には、第３の電極層７５を介して、配線７９が設けられている。電極層７５は、例えば、非オーミック素子１５及び配線７９に対して、バリアメタル、接着層又はオーミック電極として機能する。電極層７５には、上述のメタル材の単層膜や、Ｔｉ／ＴｉＮからなる積層膜が用いられる。
配線７９は、ｘ方向に延在する。配線７９は、配線７０と同様に、メタル材やシリサイド材が用いられる。
図５において、例えば、配線７０はビット線として機能し、配線７９はワード線として機能する。
図５に示すように、抵抗変化型記憶素子１１と非オーミック素子１５とを含む直列回路１０がｚ方向に積層された構造（積層体）１０は、例えば、メモリプラグ１０ともよばれる。
図４及び図５において、２つのメモリプラグ１０が、１つの配線７０を挟んで、積層方向（ｚ方向）に対向している。２つのメモリプラグ１０は、配線７０を中心に、ミラー構造を有している。具体的には、配線（ビット線）７０は、ｚ方向に積層された２つの抵抗変化型記憶素子１１に挟まれ、その２つの抵抗変化型記憶素子１１によって共通に用いられる。また、配線７９は、ｚ方向に積層された２つの非オーミック素子１５に挟まれ、その２つの非オーミック素子１５によって、共通に用いられる。但し、メモリセルアレイの正常な動作が可能であれば、配線７０，７９に対する素子１１，１５の構造及び位置関係は、図４及び図５に示す構造に限定されない。
本発明の第１の実施形態に係る抵抗変化型メモリは、そのメモリセルアレイ１内に、複数の領域（ブロック）ＢＫが設けられている。このブロックＢＫが、データの読み出し動作及び書き込み動作の制御単位として用いられる。そして、チップ内に入力されたアドレスに応じて、動作（アクセス）の対象となるブロックＢＫが、順次切り替えられる。
本実施形態の抵抗変化型メモリにおいて、ステートマシン７は、データの読み出し及び書き込みの際に、現在の選択ブロック内の選択セルを駆動させるための所定の電位を、選択ブロック内のワード線及びビット線に供給するのと同時に、選択ブロックの動作中に動作の対象とはならないブロック（以下、非選択ブロックとよぶ）のワード線及びビット線に、所定の電位を供給するように、チップ全体の動作を制御する。
電位供給回路８は、ステートマシン７による制御に基づいて、選択ブロックに供給する電位を生成すると共に、非選択ブロックに供給する電位を生成する。
このように、本実施形態において、非選択ブロックのワード線及びビット線に電位があらかじめ供給され、それらのワード線及びビット線は、実際に動作の対象となる前に、充電される。
これによって、現在の選択ブロックから次回の選択ブロック（以下、次回選択ブロックとよぶ）へ動作の対象のブロックが切り替えられた際に、次回選択ブロックが動作の対象になってから選択セルが駆動できるまでの時間は、短縮される。
抵抗変化型メモリのように、大容量化が期待されるメモリでは、１つの配線７０，７９に接続されるメモリセル数が多くなり、配線長も長くなる。このため、それらの配線遅延に起因して配線の充電時間は増大する。これに対して、本実施形態の抵抗変化型メモリは、非選択ブロックが読み出し／書き込み動作の対象になる前に、非選択ブロック内の配線をあらかじめ充電しておくことで、例えば、動作の遅延のような、ブロックＢＫの切り替え時に生じる動作特性の劣化を改善できる。
したがって、本発明の第１の実施形態に係る抵抗変化型メモリによれば、メモリの動作特性を向上できる。
（３） 動作
（ａ） 基本動作
はじめに、図６を用いて、本発明の第１の実施形態に係る抵抗変化型メモリの動作について、説明する。尚、ここでは、図１及び図３も用いて、説明する。
図６は、抵抗変化型記憶素子１１の抵抗状態とデータの対応関係を説明するための模式図である。図６においては、横軸は抵抗変化型記憶素子の抵抗状態（抵抗値）を示し、縦軸はある抵抗状態に対する抵抗変化型記憶素子の存在確率（分布）を示している。
上記のように、抵抗変化型記憶素子１１は、その抵抗値の大きさに応じて、データが割り付けられ、２値メモリ又は多値メモリとして利用される。
図６に示されるように、２値メモリ（SLC : Single Level cell）は、抵抗変化型記憶素子の抵抗値の大きさ（分布）に応じて、１ビットのデータ、つまり、“０”又は“１”の２値を記憶する。
図６に示される例では、抵抗変化型記憶素子１１の低抵抗状態の分布に対して、“０”データが割り付けられ、抵抗変化型記憶素子の高抵抗状態の分布に対して、“１”データが割り付けられる。そして、例えば、“０”データが書き込み（プログラム）レベルとして設定され、“１”データが消去レベルとして設定される。尚、図６において、“０”データに対応する抵抗値の範囲は、１ｋΩ〜１０ｋΩに設定され、“１”データに対応する抵抗値の範囲は、１００ｋΩ〜１ＭΩに設定されている。但し、これに限定されず、データに対応する抵抗値の範囲は、抵抗変化型記憶素子の抵抗値（抵抗状態）の可変範囲内で、適宜設定されてよく、データに対応する抵抗値も素子１１に用いられる材料によって異なるのは、もちろんである。
尚、１つの抵抗変化型記憶素子の抵抗値の範囲において、その抵抗値の大きさに応じて、３以上の書き込みレベルが設定されてもよい。１つの抵抗変化型記憶素子が３値（２ビット）以上のデータを記憶するメモリは、多値メモリとよばれる。
以下、本実施形態に係る抵抗変化型メモリのデータの書き込み動作及び読み出し動作について、説明する。以下では、ユニポーラ動作を用いた抵抗変化型メモリを例に挙げて、説明する。
抵抗変化型記憶素子（選択セル）１１に対するデータの書き込みは、書き込み対象の抵抗変化型記憶素子の抵抗値が、書き込まれるデータに対応する抵抗状態の分布内に収まるように、電圧や電流などのエネルギーが、その抵抗変化型記憶素子１１に与えられることによって、実行される。これによって、抵抗変化型記憶素子１１の抵抗状態が変化し、抵抗変化型記憶素子１１は、その抵抗状態に対応したデータを不揮発に記憶する。以下、本実施形態において、書き込み動作が、所定のパルス形状の電圧（又は電流）を抵抗変化型記憶素子に供給することによって実行される場合について、説明する。
図３に示されるように、メモリセルアレイ１の回路構成が、クロスポイント型である場合、抵抗変化型記憶素子１１と非オーミック素子１５とを含んでいる直列回路１０が、ビット線ＢＬ−ワード線ＷＬ間に接続されている。
抵抗変化型記憶素子（選択セル）１１に対する書き込み動作は、例えば、ビット線ＢＬ−ワード線ＷＬ間に、所定の電位差（書き込み電圧）を設定することで実行される。
例えば、抵抗変化型記憶素子１１は、印加される書き込み電圧のパルス幅に応じて、高抵抗状態から低抵抗状態、又は低抵抗状態から高抵抗状態に変化する。本実施形態においては、抵抗変化型記憶素子の抵抗状態を、低抵抗状態から高抵抗状態にする動作のことを、リセット動作とよび、高抵抗状態から低抵抗状態にする動作のことを、セット動作とよぶ。
例えば、抵抗変化型記憶素子１１の抵抗状態を低抵抗状態から高抵抗状態に変化させる書き込み電圧が、ビット線−ワード線間に供給される。これによって、抵抗変化型記憶素子１１の抵抗値が変化し、“１”データが抵抗変化型記憶素子（メモリセル）１１に書き込まれる。また、抵抗変化型記憶素子１１の抵抗状態を高抵抗状態から低抵抗状態に変化させる書き込み電圧が、ビット線−ワード線間に供給される。これによって、抵抗変化型記憶素子１１の抵抗値が変化し、“０”データが抵抗変化型記憶素子（メモリセル）１０に書き込まれる。電位の供給が停止されても、抵抗変化型記憶素子１１は、変化した抵抗状態を維持する。
このように、印加された書き込み電圧によって、抵抗変化型記憶素子１１の抵抗状態が変化し、選択セルに所定のデータが書き込まれる。
抵抗変化型記憶素子１１に対するデータの消去は、抵抗変化型記憶素子１１の抵抗状態を、消去レベルに対応する抵抗状態に変化させる動作であって、実質的にデータの書き込みと同様の動作である。上述の例において、消去レベルに対応するデータが、“１”である場合、抵抗変化型記憶素子１１に対して、リセット動作が実行される。
抵抗変化型記憶素子（選択セル）１１に対するデータの読み出しは、以下のように実行される。
図６に示すように、データに対応する各抵抗状態の分布の間に、所定の抵抗値に対応する読み出しレベルが設定されている。
抵抗変化型記憶素子からのデータの読み出しは、抵抗変化型記憶素子の抵抗値が、この読み出しレベルが示す抵抗値より高いか低いかが判別されることによって、実行される。例えば、抵抗変化型記憶素子１１の抵抗値に応じて、選択セルが接続されたビット線に与えられるセンス電位又はセンス電流が変動する。その変動量は、カラム制御回路２内のセンスアンプによって検知される。その変動量と参照値（読み出しレベル）との比較結果に基づいて、素子１１が記憶するデータが“１”又は“０”であるか判別され、データＤＴとして外部へ読み出される。
このように、抵抗変化型記憶素子１１の抵抗値と読み出しレベルとが比較されることによって、データが判別され、読み出される。
（ｂ） 全体動作
図７及び図８を用いて、本発明の第１の実施形態に係る抵抗変化型メモリの動作について、説明する。ここでは、図１も用いて、本実施形態の抵抗変化型メモリの動作について、説明する。図７は、本実施形態の抵抗変化型メモリの動作時における、メモリセルアレイ内のブロックの状態の一例を示している。図８は、本実施形態の抵抗変化型メモリの動作のタイミングチャートを示している。
データの書き込み又は読み出しが、外部から抵抗変化型メモリに要求された場合、図１に示されるコマンドインターフェイス４に、要求された命令（動作）を示すコマンド信号ＣＭＤが入力される。
これと共に、動作の対象となる抵抗変化型記憶素子（選択セル）のアドレス（選択アドレス）ＡＤＲが、アドレスバッファ６に入力される。入力されたアドレス信号ＡＤＲは、選択セルが設けられているメモリセルアレイ内のブロック（ブロックアドレス）、選択セルが接続されているワード線のアドレス（ロウアドレス）及び選択セルが接続されているビット線のアドレス（カラムアドレス）を含んでいる。尚、１つのコマンド信号ＣＭＤに対して、１個のアドレス信号ＡＤＲが入力される場合もあるし、複数個のアドレス信号ＡＤＲが入力される場合もある。
また、コマンド信号ＣＭＤが、データの書き込みを示す場合には、コマンド信号ＣＭＤ及びアドレス信号ＡＤＲと共に、データＤＴが外部からデータ入出力バッファ５に入力される。
コマンドインターフェイス４は、コマンド信号ＣＭＤを、ステートマシン（制御回路）７に転送する。アドレスバッファ６は、アドレス信号ＡＤＲを、ステートマシン７に転送する。また、アドレス信号ＡＤＲは、ステートマシン７に出力されると共に、カラム制御回路２及びロウ制御回路３などに、出力される。
ステートマシン７は、コマンド信号ＣＭＤ及びアドレス信号ＡＤＲに基づいて、カラム制御回路２、ロウ制御回路３及び電位供給回路８の動作を、それぞれ制御する。
ステートマシン７は、入力されたアドレス信号ＡＤＲに基づいて、アクセスの対象となるブロック（選択ブロック）とそれ以外のブロック（非選択ブロック）とを判別する。例えば、２個以上のアドレス信号ＡＤＲが入力された場合、ステートマシン７は、最初にアクセスの対象となる選択ブロック（今回選択ブロック）、今回選択ブロックの次にアクセス対象となるブロック（次回選択ブロック）、及び今回／次回選択ブロック以外のブロック（非選択ブロック）を、それぞれ判別する。
ステートマシン７は、図７の（ａ）に示されるような選択ブロック及び非選択ブロック内のワード線及びビット線に印加する電位Ｖａｃｓ，Ｖｓｓ，ＶＵＢ，ＶＵＸを、電位供給回路８に生成させる。
例えば、図３に示される接続関係を有するメモリセルアレイ１において、選択セルを含む直列回路（選択回路とよぶ）１０内のダイオード１５に、順バイアス方向の電位差（電圧）が印加されるように、選択ブロック内の選択ビット線及び選択ワード線に、所定の電位がそれぞれ供給される。
図７の（ａ）に示されるように、選択回路（選択セル）１０Ｓが接続された選択ビット線ＢＬＳには、電位（以下、ＢＬ選択電位とよぶ）Ｖａｃｓが印加され、選択セル１０Ｓが接続された選択ワード線ＷＬＳには、電位（以下、ＷＬ選択電位とよぶ）Ｖｓｓが印加される。データの読み出し時において、ＢＬ選択電位Ｖａｃｓ（Ｖｒｅａｄ）は、例えば、２Ｖ〜３Ｖ程度であり、ＷＬ選択電位Ｖｓｓは、例えば、０Ｖ〜０．５Ｖ程度である。
また、選択ブロック内において、非選択ビットＢＬＵに、非選択電位（第１の非選択電位）ＶＵＢが印加され、非選択ワード線ＷＬＵに、非選択電位（第２の非選択電位）ＶＵＸが印加される。例えば、非選択電位ＶＵＸは、ＢＬ選択電位Ｖａｃｓよりも高い電位である。尚、非選択ビット線ＢＬＵは、選択回路１０Ｓが接続されないビット線であり、非選択ワード線ＷＬＵは、選択回路１０Ｓが接続されないワード線である。以下では、非選択ビット線ＢＬＵ及び非選択ワード線ＷＬＵに接続された直列回路１０Ｕのことを、非選択回路１０Ｕとよぶ。
非選択電位ＶＵＢは、例えば、０Ｖ〜０．５Ｖ程度である。非選択電位ＶＵＸは、例えば、３Ｖ〜７Ｖである。ダイオード１５がビット線ＢＬｉ及びワード線ＷＬｊに対して、図３に示される接続関係を有している場合、図７の（ａ）の非選択回路１０Ｕにおいて、ダイオード１５のカソード側に、電位ＶＵＸ（例えば、３Ｖ）が印加され、ダイオード１５のアノード側に、電位ＶＵＢ（例えば、０Ｖ）が印加される。つまり、ダイオード１５に逆バイアス方向の電圧が印加される。これによって、非選択ビット線−非選択ワード線間に接続された非選択セルには、電流が実質的に流れず、データ読み出し時のクロストークが防止される。
尚、クロスポイント型のメモリセルアレイ１においては、選択ビット線ＢＬＳ又は選択ワード線ＷＬＳのいずれか一方に接続された非選択セル（以下、半選択セルとよぶ）が、存在する。この半選択セルを含む直列回路（半選択回路とよぶ）１０Ｈにおいて、選択ビット線ＢＬＳと非選択ワード線ＷＬＵとの間に接続された半選択回路１０Ｈには、ＢＬ選択電位Ｖｒｅａｄと非選択電位ＶＵＸとの電位差が、ダイオード１５に対して逆バイアス方向に印加される。選択ワード線ＷＬＳと非選択ビット線ＢＬＵ間に接続された半選択回路１０Ｈは、ＷＬ選択電位Ｖｓｓと非選択電位ＶＵＢとの電位差が印加され、この電位差は、実質的に０Ｖである。これによって、選択ビット線ＢＬＳ又は選択ワード線ＷＬＳのいずれか一方に接続された非選択セルにも、電流が実質的に流れない。
ユニポーラ動作の抵抗変化型記憶素子は、ＢＬ選択電位Ｖａｃｓの電圧値及びパルス幅がデータの読み出し時の値Ｖｒｅａｄと書き込み時の値とで異なるのみで、読み出し及び書き込みの実質的な動作は同じである。但し、非選択電位ＶＵＢ，ＶＵＸの電圧値及びパルス幅は、データの書き込みに用いられる書き込み電圧の電圧値及びパルス幅に応じて、設定される。
以下では、データの読み出しを例に挙げて、本実施形態の抵抗変化型メモリの動作について、説明する。
上述のように、本実施形態の抵抗変化型メモリにおいて、メモリセルアレイ１内に設けられた複数のブロックＢＫが、動作の制御単位として、それぞれ用いられる。
ステートマシン７は、選択ブロック及び選択セルを示すアドレス信号に基づいて、カラム制御回路２及びロウ制御回路３に、選択ブロックを活性化させる。これによって、上記の選択電位Ｖｒｅａｄ，Ｖｓｓ及び非選択電位ＶＵＢ，ＶＵＸが、カラム制御回路２及びロウ制御回路３を経由して、選択ブロックＢＫ内の各ビット線ＢＬＳ，ＢＬＵ及び各ワード線ＷＬＳ，ＷＬＵに供給される。
図７の（ａ）及び図８に示すように、データが選択セルから読み出されるとき、まず、非選択ワード線ＷＬＵに、非選択電位ＶＵＸが印加される。非選択ワード線ＷＬＵの電位が所定のレベル（電位ＶＵＸ）に達した後、選択ビット線ＢＬＳに、ＢＬ選択電位Ｖｒｅａｄが印加される。尚、図８において、一例として、選択ワード線ＷＬＳに供給されるＷＬ選択電位Ｖｓｓは０Ｖに設定され、非選択ビット線ＷＬＵに供給される非選択電位ＶＵＢは０Ｖに設定されている。
そして、選択ビット線ＢＬＳに、所定の期間内、ＢＬ選択電位Ｖｒｅａｄが与えられ、選択セルからデータが読み出される。データを読み出した後、選択ビット線ＢＬＳの電位レベルは、ＢＬ選択電位Ｖｒｅａｄから０Ｖにされる。
このように、選択ブロックＢＫにおいて、選択ビット線ＢＬＳ及び選択ワード線ＷＬＳに接続された選択セル（選択回路）１０Ｓが、アクセスされる。そして、データが選択セル１０Ｓから読み出される。読み出されたデータは、カラム制御回路２を経由して、データ入出力バッファ５に入力される。データ入出力バッファ５は、外部へデータＤＴを転送する。尚、選択セルにデータを書き込む場合には、データ入出力バッファ５に入力されたデータＤＴが、カラム制御回路２を経由して、選択セルに転送される。
ここで、第１の実施形態の抵抗変化型メモリにおいて、選択ブロックＢＫ及び選択セルのアクセス期間中、メモリセルアレイ１内の１以上の非選択ブロックＢＫに対しても、電位が供給される。
ステートマシン７は、パルスジェネレータ８に、選択ブロックに対する供給電位を生成させるのと同時に、非選択ブロックに対する供給電位を生成させる。図７の（ｂ）に示すように、電位供給回路８は、非選択ブロックＢＫ内の非選択ビット線ＢＬＵ’及び非選択ワード線ＷＬＵ’に対する供給電位として、非選択電位ＶＵＸを生成する。非選択電位ＶＵＸは、３Ｖ〜７Ｖである。
尚、非選択ブロック内の非選択ビット線／ワード線ＢＬＵ’，ＷＬＵ’に供給される電位ＶＵＸは、選択ブロック内の非選択ビット線／ワード線ＢＬＵ，ＷＬＵに供給される電位ＶＵＸと異なる大きさであってもよい。また、非選択ブロック内において、非選択ビット線ＢＬＵ’の供給電位は、非選択ワード線ＷＬＵ’の供給電位と同じ大きさでもよいし、異なる大きさでもよい。
ステートマシン７は、選択ブロックＢＫに電位Ｖｒｅａｄ，Ｖｓｓを供給するのと同時に、非選択ブロックに対して生成した電位ＶＵＸを、カラム制御回路２及びロウ制御回路３を経由して、１以上の非選択ブロックＢＫに供給する。
これによって、図８に示すように、選択ブロック（現在選択ブロック）のアクセス期間中に、非選択ブロックのワード線及びビット線に、非選択電位ＶＵＸが印加される。
尚、本実施形態のように、非選択ブロックＢＫ内の非選択ビット線ＢＬＵ’及び非選択ワード線ＷＬＵ’に電位が供給されていても、選択セルに対するデータの読み出し又は書き込み中に、非選択ブロック内の抵抗変化型記憶素子（非選択セル）が、読み出し又は書き込みの対象とならないのはもちろんである。
ステートマシン７は、選択ブロックに対する動作が終了した後、次回選択ブロックに、動作の対象の選択ブロックを切り替える。上述のように、次回選択ブロックは、現在の選択ブロックの次に動作の対象となる非選択ブロックである。
例えば、図８に示すように、ブロック切り替え期間中、次回選択ブロック内の選択ビット線、選択ワード線及び非選択ワード線のそれぞれ電位レベルは、電位ＶＵＸから電位Ｖｓｓ，ＶＵＢにされる。一方、非選択ワード線ＷＬの電位レベルは、電位ＶＵＸに維持される。
所定のブロック切り替え期間が経過した後、非選択ブロックのうち、次回選択ブロックが選択ブロックとして活性化され、活性化されたブロックに対して所定の動作が実行される。
ここで、本実施形態において、非選択ブロックのビット線及びワード線は、選択ブロックのアクセス期間中に、電位が供給されている。そして、非選択ブロックのビット線及びワード線に電位が供給された状態で、ブロックＢＫの切り替えが実行され、複数の非選択ブロックのうち１つが、選択ブロックとして、次の動作の対象となる。ブロック切り替え後のアクセス期間中に、選択ブロック（図８中の次回選択ブロック）内の選択ビット線に、所定の電位が供給される。これによって、選択セルに対して、データの読み出し（又は、書き込み）が、実行される。
図８において、次回選択ブロックのアクセス期間中、今回選択ブロックは非選択ブロックとなっている。そのため、次回選択ブロックのアクセス期間中、前のアクセス期間中に選択ブロックであったブロック（前回選択ブロックともよぶ）に、非選択電位が供給される。それゆえ、次回選択ブロックのアクセス期間中のように、今回選択ブロックが非選択ブロックに切り替わると、そのブロックのビット線及びワード線には、図７の（ｂ）に示すように、非選択電位ＶＵＸが供給されている。尚、前回選択ブロックに対して、ブロック切り替え期間中に、前回選択ブロック内のワード線及びビット線に対する電位の供給を開始してもよい。
図８に示すように、次回選択ブロック内の非選択ワード線ＷＬが、所定の電位（例えば、電位ＶＵＸ）に充電されるまでの期間に、動作が待機することなしに、次回選択ブロック内の選択セルに対して、データの読み出し（又は、書き込み）が実行される。
あるコマンド信号ＣＭＤ及びアドレス信号ＡＤＲに対して、上記と同様の動作が順次実行され、本実施形態に係る抵抗変化型メモリの動作が完了する。
以上のように、本発明の第１の実施形態に係る抵抗変化型メモリにおいて、そのメモリセルアレイ１内に、複数のブロックが設けられている。そして、抵抗変化型メモリに対する動作中、選択ブロックから非選択ブロック、又は、非選択ブロックから選択ブロックへ切り替えられて、選択セルに対するデータの読み出し又はデータの書き込みが実行される。
図７及び図８に示すように、本実施形態の抵抗変化型メモリにおいて、選択ブロックに対するアクセス期間中に、非選択ブロックに非選択電位ＶＵＸが供給され、非選択ブロック内のビット線ＢＬＵ’及びワード線ＷＬＵ’が充電される。
このように、本実施形態の抵抗変化型メモリにおいて、選択ブロックのアクセス期間中及びブロック切り替え期間中に、次のサイクルにおいて動作の対象となるブロック内のビット線及びワード線が、あらかじめ充電されている。そのため、ブロックの切り替えの後、選択セルに対する実質的な動作が、配線の充電に起因する遅延なしに直ちに実行できる。よって、本実施形態の抵抗変化型メモリは、選択セルに対して高速にアクセスできる。
本実施形態の抵抗変化型メモリは、配線（ここでは、非選択ワード線）の充電期間を削減できるため、非選択ブロックから選択ブロックへ切り替わったブロックのアクセス期間（動作時間）を、短縮できる。さらには、本実施形態の抵抗変化型メモリは、ブロック切り替え時間の短縮にも貢献できる。
尚、図８においては、抵抗変化型メモリの動作の信頼性を確保するために、選択ブロックの切り替え時に、ブロック切り替え期間が設けられている。但し、動作の高速性が要求される場合、本実施形態の抵抗変化型メモリは、非選択ブロックにあらかじめ電位が供給されているので、ブロック切り替え期間を設けずとも、正常に駆動できる。
図８に示すように、抵抗変化型メモリの動作の安定化のため、次回選択ブロックのアクセス期間になってから所定の時間が経過した後に、次回選択ブロックの選択ビット線に対する電位の供給が、開始されることが好ましい。但し、本実施形態では、動作の開始時に、各配線が所定の電位に充電されているため、次回選択ブロック内の高電位選択線（ここでは、選択ビット線）に対する電位の供給が、次回選択ブロックのアクセス期間になった直後に開始されてもよい。この場合、抵抗変化型メモリの動作を、高速化できる。また、次回選択ブロックから今回選択ブロックに切り替える際に、選択ビット線の電位を非選択電位ＶＵＢからグランド電位Ｖｓｓまで低下させずに、非選択電位ＶＵＢからＢＬ選択電位Ｖｒｅａｄ程度まで低下させてもよい。
さらに、選択ブロックから非選択ブロックに切り替わったブロック（前回選択ブロック）の配線の電位が、所定の電位レベル（例えば、非選択電位ＶＵＸ）に達してから、選択ブロック内の配線（例えば、選択ビット線）に対する電位の供給が開始されることが、動作の安定化のため、好ましい。尚、選択ブロック及び次回選択ブロック内の非選択ビット線／非選択ワード線に対する電位の供給は、同時に開始されてもよいし、異なるタイミングで開始されてもよい。
また、図８に示されるように、選択ブロックの切り替えによって、次回選択ブロックがアクセス対象になると、今回選択ブロックのアクセス時に選択されていたビット線／ワード線は、非選択ワード線及び非選択ワード線になる。このような選択状態から非選択状態に変わる前回選択ブロック内のビット線／ワード線において、前回選択ブロック内のビット線／ワード線の電位が低電位（例えば、電位Ｖｓｓ）である場合、その前回選択ブロックに対する動作が終了した直後又は次回選択ブロックのアクセス期間になるまでの期間中に、それらのビット線／ワード線に、電位（例えば、電位ＶＵＸ）の供給を開始してもよい。
以上のように、本実施形態の抵抗変化型メモリは、選択ブロックに対して動作が実行されている期間中に、非選択ブロックに対して電位が供給され、ブロックの切り替え期間及び配線の充電期間が削減される。
したがって、本発明の第１の実施形態の抵抗変化型メモリによれば、その動作特性を向上できる。
（Ｂ） 第２の実施形態
図９乃至図１２を用いて、本発明の第２の実施形態に係る抵抗変化型メモリについて、説明する。尚、本実施形態において、第１の実施形態に係る抵抗変化型メモリと同じ構成要素及び同じ動作については、重複する説明を省略する。
大きな記憶容量の抵抗変化型メモリが構成された場合、メモリセルアレイ１内に設けられるブロック及びメモリセルの個数は、増大し、ビット線及びワード線の配線長も長くなる。そのため、メモリの動作時、電位が供給される非選択ビット線及び非選択ワード線の本数は多くなる。さらに、図３に示すように、ビット線−ワード線間にダイオード１５が接続されている場合、ビット線−ワード線間に与えられる電圧がダイオード１５に対して逆バイアス方向の電圧であっても、微弱なリーク電流が、逆バイアス状態のダイオードを経由して、ビット線−ワード線間を流れる。上記のように、大きな記憶容量の抵抗変化型メモリにおいて、多数のダイオードからのリーク電流を考慮すると、その電流量は非常に大きくなる。
そのため、抵抗変化型メモリの非選択ブロックの全てに電位を供給した場合、消費電力の増大が顕著になる場合がある。
第２の実施形態に係る抵抗変化型メモリにおいて、メモリセルアレイ１内に設けられた複数のブロックに対して、図１０に示すように、３つの動作モードが設定される。図９に示すように、ステートマシン７は、例えば、パラメータ保持部７１を有する。パラメータ保持部７１は、３つの動作モードにそれぞれ対応したパラメータセットを保持する。ステートマシン７は、これらの動作モードに基づいて、メモリの動作時、メモリセルアレイ１内の各ブロックＢＫの動作を制御する。
例えば、ステートマシン７は、選択ブロックをアクセスモード（Access mode）で駆動する。図１０の（ａ）に示すように、アクセスモードは、選択ブロックＢＫＳにおいて、選択ビット線及び選択ワード線に、選択電位Ｖａｃｓ，Ｖｓｓを供給し、非選択ビット線ＢＬＵ及び非選択ワード線ＷＬＵに非選択電位ＶＵＢ，ＶＵＸを供給する動作モードである。
このアクセスモードにおいて、データの読み出し時には、読み出し電位Ｖｒｅａｄが、選択電位Ｖａｃｓとして用いられる。データの書き込み時には、電位Ｖｒｅａｄと異なる電圧値又はパルス幅を有する電位が、選択電位Ｖａｃｓとして用いられる。さらに、データ書き込み時においても、“０”データ又は“１”データの書き込みに応じて、異なる電圧値又はパルス幅を有する選択電位Ｖａｃｓがそれぞれ用いられる。アクセスモードにおいて、書き込み又は読み出しに用いられる選択電位Ｖａｃｓは、入力されたコマンド信号ＣＭＤによって、判別される。
ステートマシン７は、選択ブロックの次にアクセスの対象となる非選択ブロック（次回選択ブロック）を、スタンバイモード（Stand-by mode）で駆動する。図１０の（ｂ）に示すように、スタンバイモードは、次回選択ブロックＢＫＮにおいて、非選択ビット線ＢＬＵ’に非選択電位ＶＵＢ（例えば、０Ｖ〜０．５Ｖ）を供給し、且つ、非選択ワード線ＷＬＵ’に非選択電位ＶＵＸ（例えば、３Ｖ〜７Ｖ）を供給する動作モードである。尚、スタンバイモードにおいて、非選択ビット線ＢＬＵ’に対する供給電位は、非選択ワード線ＷＬＵ’に対する非選択電位ＶＵＸと同じ大きさでもよいし、異なる大きさでもよい。
また、ステートマシン７は、次回選択ブロックを除く全ての非選択ブロックを、スリープモード（Sleep mode）で駆動する。図１０の（ｃ）に示すように、スリープモードは、次回選択ブロック以外の非選択ブロックＢＫＲにおいて、非選択ビット線ＢＬＲ及び非選択ワード線ＷＬＲに、スタンバイモードの非選択電位ＶＵＸより小さい電位（第３の非選択電位）を供給する動作モードである。例えば、スリープモードの非選択ブロックにおいて、非選択ビット線ＢＬＲ及び非選択ワード線ＷＬＲの電位は、グランド電位Ｖｓｓ（例えば、０Ｖ〜０．５Ｖ）に設定される。この場合、スリープモードで駆動されるブロックは、実質的に電位が供給されない。
ステートマシン７は、例えば、ある動作がメモリに対して実行される場合に、入力されたアドレスの順序に基づいて、選択ブロック及び非選択ブロックに対して、アクセスモード、スタンバイモード及びスリープモードを、それぞれ割り付けて、メモリ全体の動作を制御する。
図１１及び図１２を用いて、第２の実施形態に係る抵抗変化型メモリの動作について説明する。図１１は、本実施形態に係る抵抗変化型メモリの動作における、各ブロックの動作モードの遷移を示す模式図である。図１１において、横軸に時間が示され、縦軸にブロックの状態が示されている。図１２は、本実施形態に係る抵抗変化型メモリの動作を示すタイミングチャートである。
以下では、複数のブロックがあらかじめ設定された順序で選択（アクセス）されていく場合について、説明する。ここでは、ブロックＡ、ブロックＢ、・・・、ブロックＥ、ブロックＦの順序で、選択ブロックが切り替わる。例えば、この動作に対応するパラメータも、パラメータ保持部７１が、保持する。
抵抗変化型メモリの動作中において、ステートマシン７は、アクセスモードのブロックＢＫＳとスタンバイモードのブロックＢＫＵとに電位を供給するように、チップ全体を制御する。
図１１に示す例では、はじめに、ブロックＡが、選択ブロックＢＫＳとして、アクセスモードで駆動される。ブロックＢは、非選択ブロックであるが、ブロックＡの次に選択ブロックとなるので、ブロックＡのアクセス期間中、次回選択ブロックＢＫＮとしてスタンバイモードで駆動される。
また、ブロックＣ及びそれに続くブロックＤ〜Ｆは、次回選択ブロック（ブロックＢ）以降にアクセスされるブロックなので、非選択ブロックとして、スリープモードで駆動される。
このため、図１２に示されるように、アクセスモードのブロックＡ（選択ブロック）に電位が供給される。そして、入力された選択アドレスに基づいて、ブロックＡ内の選択ビット線ＢＬＳ及び選択ワード線ＷＬＳに、選択電位Ｖａｃｓ，Ｖｓｓが印加され、非選択ビット線ＢＬＵ及び非選択ワード線ＷＬＵに非選択電位ＶＵＢ，ＶＵＸが印加される。
アクセスモードのブロックＡに電位が供給されるのと同時に、スタンバイモードのブロックＢ（次回選択ブロック）に電位が供給される。ブロックＢの非選択ビット線ＷＬＵ’の全てに、非選択電位ＶＵＢが印加され、ブロックＢの非選択ワード線ＷＬＵ’の全てに、非選択電位ＶＵＸが印加される。選択ブロックＡのアクセス期間中に、つまり、実際の動作の対象となる前に、次回選択ブロックであるブロックＢ内のビット線ＢＬＵ’及びワード線ＷＬＵ’は、印加された電位ＶＵＢ，ＶＵＸによって、充電される。
また、ブロックＡのアクセス期間中、スリープモードのブロックＣ〜Ｅに、電位は供給されず、ブロックＣ〜Ｅ内の非選択ビット線ＢＬＲ及び非選択ワード線ＷＬＲは、グランド電位Ｖｓｓに設定される。
このように、複数の非選択ブロックのうち、スタンバイモードの次回選択ブロックＢＫＮのみに、高い電位ＶＵＸ，ＶＵＢが供給され、残りのスリープモードの非選択ブロックには、電位が供給されないので、メモリの動作中における消費電力は低減する。
ブロックＡに対するアクセスモードでの駆動が終了した後、ステートマシン７は、設定された順序に基づいて、選択ブロックを切り替える。つまり、ブロックＢの状態が次回選択ブロックから現在選択ブロックＢＫＳに遷移し、ブロックＣの状態が、次回選択ブロックＢＫＮに遷移する。ブロックＣ以降に動作の対象となるブロックＤ〜ブロックＦは、非選択ブロックである。また、動作が完了したブロックＡは、非選択ブロックとなる。
これによって、選択ブロックＢＫＳとしてのブロックＢは、アクセスモードで駆動され、ブロックＢの選択ビット線ＢＬＳ及び選択ワード線ＷＬＳに、選択電位Ｖａｃｓ，Ｖｓｓがそれぞれ供給される。例えば、ブロックＢ内の非選択ワード線ＷＬＵ’がブロックＡのアクセス期間中に電位ＶＵＸ程度に充電された状態で、ブロックＢ内の選択セルが駆動される。それゆえ、選択ブロックのアクセス期間中において、非選択ワード線ＷＬＵの電位レベルが、低い電位（例えば、電位Ｖｓｓ）から非選択電位ＶＵＸに達するまでの充電時間を削減できる。よって、配線の充電時間による遅延が生じずに、選択セルに対して、高速にアクセスできる。
次回選択ブロックとしてのブロックＣに電位が供給され、ブロックＣ内の非選択ビット線ＢＬＵ’に、非選択電位ＶＵＸが印加され、非選択ワード線ＷＬＵ’に、非選択電位ＶＵＢが印加される。
また、ブロックＣ以降に動作の対象となるブロックＤ〜Ｅ及び動作が完了したブロックＡは、スリープモードで駆動され、それらのブロックＡ，Ｄ〜Ｅには、電位が供給されない。つまり、ブロックＡ，Ｄ〜Ｅのビット線ＢＬＲ及びワード線ＷＬＲの電位レベルは、グランド電位Ｖｓｓに設定される。
ブロックＢが選択ブロックとしてアクセスモードで駆動された後、ステートマシン７は、設定された順序に基づいて、選択ブロックを再度切り替える。つまり、ブロックＣが、次回選択ブロックから選択ブロックとなり、ブロックＣに対するアクセス期間中、ブロックＣは、アクセスモードで駆動される。ブロックＤは、次回選択ブロックＢＫＮとして、スタンバイモードで駆動され、ブロックＤ内のビット線及びワード線は、ブロックＤに供給された非選択電位ＶＵＢ，ＶＵＸによって、充電される。また、ブロックＡ，Ｅ，Ｆ及び前回の動作サイクルでアクセスが終了したブロックＢは、非選択ブロックとして電位が供給されず、スリープモードで駆動される。
以上の動作が、ステートマシン７によって、あるコマンド信号ＣＭＤに対する最後のアクセス対象のブロックが選択されるまで、繰り返し実行される。尚、最後のアクセス対象のブロックが選択されたとき、選択ブロックを除いた残りの非選択ブロックは、スリープモードで駆動されてもよい。或いは、選択ブロックを除く残りの非選択ブロックのうち、次のコマンド信号ＣＭＤに対する最初の選択ブロックが、次回選択ブロックとしてスタンバイモードで駆動されてもよい。
以上のように、本実施形態の抵抗変化型メモリにおいて、制御回路７は、選択ブロックＢＫＳに対する動作中に、選択ブロックの次に動作対象となる非選択ブロック（次回選択ブロック）ＢＫＮのビット線及びワード線にあらかじめ電位を供給し、次回選択ブロック以外の非選択ブロックＢＫＲのビット線及びワード線に、電位を供給しない。
これによって、本実施形態の抵抗変化型メモリは、メモリセルアレイ１の記憶容量が増大しても、メモリの動作を高速化でき、かつ、動作時の消費電力を低減できる。
これに伴って、非選択電位ＶＵＢ，ＶＵＸを供給する非選択ブロックの数が減少するため、非選択電位を生成する電位供給回路８の動作の負荷が低減し、抵抗変化型メモリの動作は、安定化する。
尚、本実施形態においては、ある順序に沿ってブロックがアクセス対象になる動作（シーケンシャル動作）について、述べたが、本発明の第２の実施形態は、これに限定されない。例えば、順次入力されるランダムな選択アドレス信号に基づいて、ステートマシン７が、現在選択ブロック、次回選択ブロック及び次回以降の選択ブロック（非選択ブロック）をそれぞれ判別し、それらのブロックを、アクセスモード、スタンバイモード及びスリープモードに設定してもよい。
例えば、ブロックＣ、ブロックＦ、ブロックＡの順序で、アドレス信号ＡＤＲが入力された場合、ステートマシン７は、ブロックＣを現在選択ブロックと判別してアクセスモードで駆動する。ステートマシン７は、入力されたアドレス信号ＡＤＲの順序に基づいて、ブロックＦを次回選択ブロックと判別してスタンバイモードで駆動し、ブロックＣに対する電位の供給と同時に、ブロックＦに対して電位を供給する。また、ステートマシン７は、ブロックＡを非選択ブロックと判別して、スリープモードで駆動する。そして、ステートマシン７は、ブロックＣに対する動作の終了後に、図１１及び図１２を用いて述べた動作と同様に、各ブロックの動作モードを切り替える。
このように、ランダムにブロックがアクセス対象となる動作（ランダム動作）においても、図１１及び図１２で述べた動作と同様の効果が得られるのは、もちろんである。
以上のように、本実施形態の抵抗変化型メモリは、動作の高速化と消費電力の低減を実現できる。
したがって、本発明の第２の実施形態の抵抗変化型メモリによれば、その動作特性を向上できる。
（Ｃ） 第３の実施形態
図１３及び図１４を用いて、本発明の第３の実施形態に係る抵抗変化型メモリについて、説明する。
第２の実施形態の抵抗変化型メモリにおいては、アクセスモードの選択ブロックとスタンバイモードの非選択ブロック（次回選択ブロック）に対して、電位の供給を、同時に開始している。但し、これに限定されず、選択ブロックの動作期間中に、それぞれ異なるタイミングで、選択ブロックと次回選択ブロックとに対して、電位の供給が開始されてもよい。
図１３に示すように、本実施形態の抵抗変化型メモリにおいて、ステートマシン７は、例えば、各ブロックの供給電位の状態を検知するブロック供給電位検知部７５を有する。ブロック供給電位検知部７５は、例えば、選択ブロック内の高い電位レベルに設定される非選択の配線（例えば、非選択ワード線）が所定の電位レベルに達しているか否かを、検知する。例えば、ブロック供給電位検知部７５は、カラム制御回路２、ロウ制御回路３又は電位供給回路８の動作状況に基づいて、アクセスモードで動作しているブロック内のビット線及びワード線が所定の電位レベルに達しているか否かを検知する。但し、ブロック供給電位検知部７５は、メモリセルアレイ１内のブロックに対する供給電位を直接検知してもよい。
図１３及び図１４に示すように、ブロック供給電位検知部７５は、例えば、選択ブロックＢＫＳ内の高電位に設定される非選択の配線（非選択ワード線ＷＬＵ）の電位レベルが所定の非選択電位ＶＵＸに達した場合、レディ信号ＲＳを出力する。例えば、ステートマシン７は、パラメータ保持部７１内に、レディ信号ＲＳに対応したパラメータを保持する。
レディ信号ＲＳは、非選択ブロックにそれぞれ対応するカラム制御回路２、ロウ制御回路３及び電位供給回路８に入力される。これらの回路２，３，８の動作は、レディ信号ＲＳに基づいて、制御される。本実施形態においては、説明の簡単化のため、レディ信号ＲＳに基づいて制御される非選択ブロックを、スタンバイモードの非選択ブロック（次回選択ブロック）とする。但し、メモリセルアレイ１内の全ての非選択ブロックが、レディ信号ＲＳに基づいて、制御されてもよいのはもちろんである。
レディ信号ＲＳが入力されたカラム制御回路２、ロウ制御回路３及び電位供給回路８のそれぞれは、スタンバイモードの非選択ブロック（次回選択ブロック）ＢＫＮに対して、電位の供給を開始する。そして、次回選択ブロック内のワード線は、非選択電位ＶＵＸに達するまで、充電される。図１４に示すように、選択ブロック内の非選択ワード線の電位レベルが非選択電位ＶＵＸに達した後に、次回選択ブロック内のワード線に電位が供給されるように、制御される。
以上のように、制御信号（レディ信号）ＲＳを用いて、アクセスモードで駆動されるブロック及びスタンバイモードで駆動されるブロックのそれぞれに対して、電位を供給するタイミングを異ならせることもできる。
これによって、メモリの動作中における電位供給回路８などの、回路の動作に対する負荷を軽減でき、抵抗変化型メモリの動作を安定化できる。
以上のように、本発明の第３の実施形態の抵抗変化型メモリによれば、メモリの動作特性を向上できる。
（Ｄ） 変形例
図１５乃至図１８を用いて、本発明の第１及び第２の実施形態に係る抵抗変化型メモリの変形例について、説明する。
図１５は、メモリセルアレイ１の回路構成の変形例を示している。
第１乃至第３の実施形態の抵抗変化型メモリにおいて、選択ブロックに対する動作時に選択セルが接続されているダイオードに対して順バイアス方向の電圧（電位差）が印加され、非選択セルが接続されたダイオードに対して逆バイアス方向の電圧が印加されていればよい。それゆえ、抵抗変化型記憶素子１１と非オーミック素子１５とを含む直列回路１０’は、図１５に示される内部構成を有してもよい。図１５に示されるように、抵抗変化型記憶素子１１の一端はワード線ＷＬｊに接続され、抵抗変化型記憶素子１１の他端はダイオード１５の一端（カソード）に接続され、ダイオード１５の他端（アノード）はビット線ＢＬｉに接続されている。
抵抗変化型記憶素子１１及びダイオード１５が、ビット線ＢＬｉとワード線ＷＬｊとに対して、図１５に示される接続関係を有していても、図７又は図１０に示されるのと同様に、ビット線及ワード線に電位を供給して、抵抗変化型記憶素子１１を駆動でき、第１乃至第３の実施形態で述べた抵抗変化型メモリの動作を実行できる。
尚、メモリセルアレイ１の内部構成は、図３及び図１５に示される構成に限定されず、第１及び第３の実施形態で述べたメモリの動作と同様の動作が実行できれば、ビット線及びワード線に対する抵抗変化型記憶素子及びダイオードの接続関係は、適宜変更されてもよい。これに伴って、メモリセルアレイ１の内部構成に応じて、選択ブロック及び非選択ブロック内のビット線及びワード線に供給される電位の関係も、適宜変更されるのは、もちろんである。
図１６は、抵抗変化型メモリのメモリセルアレイ１内に設定されるブロックの変形例を示している。例えば、メモリセルアレイ１内に設けられる領域は、ｘ−ｙ方向に分割されるのに加えて、ｚ方向に対してさらに分割されてもよい。
図１６に示す例では、１つのブロックＢＫ内に、複数の領域（以下、サブブロックｓｂｋとよぶ）が、さらに設定されている。図１６に示されるメモリセルアレイ１の構成において、ブロックＢＫ及びサブブロックｓｂｋの動作モードに応じて、図７又は図１０に示される供給電位が、選択ブロック及び非選択ブロック（次回選択ブロック）内の所定のサブブロックに、それぞれ供給されてもよい。
このように、メモリセルアレイ１を３次元に分割した領域を制御単位とし、それらの制御単位に、第１乃至第３の実施形態で述べた構成及び動作を用いて、電位をそれぞれ供給することで、さらに、消費電力を低減できる。
尚、１つのブロック内に、複数のサブブロックｓｂｋを設けるのではなく、１つのブロックが、ｘ方向、ｙ方向及びｚ方向に分割された１つの領域でもよい。また、１つのブロックが、メモリセルアレイ１内において、ｙ方向に分割されずに、ｘ方向及びｚ方向に分割された領域でもよいし、ｘ方向に分割されずに、ｙ方向及びｚ方向に分割された領域でもよい。
図１７は、メモリセルアレイ１の構造の変形例を示している。３次元構造のメモリセルアレイにおいて、図１７に示すように、ビット線ＢＬ／メモリプラグ（直列回路）１０／ワード線ＷＬからなる層を１つの単位とした場合、メモリセルアレイ１は、複数の層が、層間絶縁膜８５を介して、交互に積層された構造でもよい。図１７に示されるメモリセルアレイ１において、１つの配線に接続される抵抗変化型記憶素子１１の個数は、図３に示されるメモリセルアレイの構造の半分になる。そのため、図１７に示されるメモリセルアレイ１は、配線７０，７９の寄生容量及び寄生抵抗を低減でき、高速動作が実現でき、動作の信頼性も向上できる。例えば、ビット線ＢＬ／積層体（直列回路）１０／ワード線ＷＬから構成される１つの層を、図１６に示される１つのサブブロックｓｂｋに対応させてもよい。
図１８は、抵抗変化型記憶素子１１の変形例を示している。図１８に示される抵抗変化型記憶素子１１は、例えば、ＰＣＲＡＭに用いられる。ＰＣＲＡＭにおいて、抵抗変化型記憶素子１１は、記憶層１２及び２つの電極７１，７３に加え、ヒーター層１９をさらに有する。ＰＣＲＡＭの書き込み動作は、ビット線−ワード線間に電位差を設けて、抵抗変化型記憶素子１に電流を流し、その電流によって生じるジュール熱を利用して、抵抗変化型記憶素子１１の抵抗状態を変化させてもよい。
ＰＣＲＡＭにおいて、記憶層１２は、相変化材料から構成され、与えられた熱に応じて、結晶状態と非晶質状態とに設定される。記憶層１２の材料としては、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｎ−Ｔｅなどのカルコゲン化合物（カルコゲナイド）を挙げることができる。これらの材料は、高速スイッチング性、繰返し記録の安定性、高信頼性を確保する上で望ましい。
ヒーター層１９は、記憶層１２の底面に接し、記憶層１２と下部電極７１との間に設けられている。記憶層１２とヒーター層１９との接触面積は、記憶層１２の底面の面積より小さいことが望ましい。これは、ヒーター層１９と記憶層１２との接触部分を小さくすることで加熱部分を小さくし、書き込み電流又は電圧を低減するためである。ヒーター層１９は、導電性材料からなり、例えば、ＴｉＮ、ＴｉＡｌＮ、ＴｉＢＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＢＮ、ＴａＳｉＮ、ＷＮ、ＷＡｌＮ、ＷＢＮ、ＷＳｉＮ、ＺｒＮ、ＺｒＡｌＮ、ＺｒＢＮ、ＺｒＳｉＮ、ＭｏＮ、Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、ＷＳｉ、Ｔｉ、Ｔｉ−Ｗ、及びＣｕのうち、いずれか１つが用いられることが望ましい。また、ヒーター層８１は、後述する下部電極１１と同じ材料であってもよい。
下部電極７１の面積は、ヒーター層１２の面積より大きい。上部電極１５は、例えば、記憶層７３の平面形状と同じである。下部電極７１及び上部電極７３の材料は、たとえば、タンタル（Ｔａ）、モリブデン（Ｍｏ）、タングステン（Ｗ）などの高融点金属である。
記憶層１２に供給されるパルス電流の大きさ及びパルス電流のパルス幅が制御されることで、加熱温度及び加熱時間が変化される。加熱時間及び加熱時間の変化に応じて、記憶層１２は、結晶状態又は非晶質状態に変化する。具体的には、データの書き込み時、下部電極７１と上部電極７３との間に電圧又は電流が印加され、記憶層１２及びヒーター層１９を介して、上部電極７３から下部電極７１に電流が流される。記憶層１２がその融点付近まで加熱されると、記憶層１２は非晶質相（高抵抗相）に変化し、電圧又は電流の供給が停止されても、記憶層１２は非晶質状態を維持する。
一方、下部電極７１と上部電極７３との間に電圧又は電流が印加され、記憶層８２が結晶化に適した温度付近まで加熱される。すると、記憶層１２は結晶相（低抵抗相）に変化し、電圧又は電流の供給が停止されても、結晶状態を維持する。
記憶層１２を結晶相に変化させる場合は、非晶質状態に変化させる場合と比べて、記憶層１２に印加される電流パルスの電流値は小さく、かつ電流パルスの幅は大きく設定される。
このように、下部電極７１と上部電極７３との間に電圧又は電流を印加して記憶層１２を加熱することで、記憶層１２の抵抗値は変化する。
記憶層１２が結晶相であるか、非晶質相であるかは、下部電極７１と上部電極７３との間に記憶層８２が結晶化も非晶質化も生じない程度の低電圧又は低電流を印加し、下部電極７１と上部電極７３との間の電圧又は電流を読み取ることによって、判別される。このため、低抵抗状態及び高抵抗状態を“０”データ及び“１”データに対応させることで、抵抗変化型記憶素子１１から１ビットデータを読み出すことができる。
図１５乃至図１８に示した変形例を、第１乃至第３の実施形態で述べた抵抗変化型メモリに用いても、第１乃至第３の実施形態で述べた動作と実質的に同じ動作が実行できる。
したがって、図１５乃至図１８に示される本発明の実施形態の変形例においても、第１乃至第３の実施形態と同様に、抵抗変化型メモリの動作特性を向上できる。
［その他］
本発明の第１乃至第３の実施形態の抵抗変化型メモリにおいて、その動作の制御単位として、ブロックＢＫを例に挙げて説明したが、ＭＡＴ（マット）、セクタ又はメモリレイヤーとよばれる単位を制御単位に用いた抵抗変化型メモリにおいても、選択された制御単位に対して電位を供給するのと同時に、非選択の制御単位に対して電位を供給することで、本発明の第１乃至第３の実施形態と同様の効果が得られるのは、もちろんである。
本発明の実施形態においては、クロスポイント型のメモリセルアレイを例に挙げて説明したが、これに限定されない。例えば、２つのビット線間に、抵抗変化型記憶素子と電界効果トランジスタの電流経路が直列接続され、電界効果トランジスタのゲートにワード線が接続された構造（１トランジスタ＋１セル構造）のメモリセル、または、１つの抵抗変化型素子に対して２つの電界効果トランジスタが接続された構造（２トランジスタ＋１セル構造）のメモリセルによって、メモリセルアレイが構成されてもよい。
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
１：メモリセルアレイ、２：カラム制御回路、３：ロウ制御回路、４：コマンドインターフェイス、５：データ入出力バッファ、６：アドレスバッファ、７：制御回路（ステートマシン）、８：電位供給回路（パルスジェネレータ）、ＢＫ：ブロック、１１：抵抗変化型記憶素子、１５：非オーミック素子（ダイオード）、７１：パラメータ保持部。

Claims (5)

  1. 複数のブロックが設けられるメモリセルアレイと、
    前記複数のブロック内に設けられ、抵抗状態の変化に応じてデータを記憶する複数の抵抗変化型記憶素子と、
    前記複数のブロック内に設けられ、第１の方向に延在し、前記複数の抵抗変化型記憶素子にそれぞれ接続される複数の第１の配線と、
    前記複数のブロック内に設けられ、第２の方向に延在し、前記複数の抵抗変化型記憶素子にそれぞれ接続される複数の第２の配線と、
    前記複数のブロックにおいて、動作の対象となる選択ブロック及び前記選択ブロックを除く複数の非選択ブロックの状態を、それぞれ制御する制御回路と、を具備し、
    前記制御回路は、前記選択ブロックを動作させている期間中に、少なくとも１つの前記非選択ブロック内の前記第１及び第２の配線に電位を供給する、ことを特徴とする抵抗変化型メモリ。
  2. 前記第１及び第２の配線に電位が供給される前記非選択ブロックは、前記選択ブロックの次に動作の対象となる次回選択ブロックである、ことを特徴とする請求項１に記載の抵抗変化型メモリ。
  3. 前記制御回路が前記選択ブロックを動作させている期間中、前記制御回路は、前記次回選択ブロックを除く非選択ブロック内の前記複数の第１及び第２の配線に電位を供給しない、ことを特徴とする請求項２に記載の抵抗変化型メモリ。
  4. 前記制御回路は、前記選択ブロック内の前記第１及び第２の配線が所定の電位に達したのを検知して、前記非選択ブロック内の前記第１及び第２の配線に対して、電位の供給を開始する、ことを特徴とする請求項１乃至３のいずれか１項に記載の抵抗変化型メモリ。
  5. 前記複数のブロックは、あらかじめ設定された順序で前記選択ブロック及び非選択ブロックが切り替わる、ことを特徴とする請求項１乃至４のいずれか１項に記載の抵抗変化型メモリ。
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