JP4922375B2 - 抵抗変化型メモリ - Google Patents
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Description
本発明は、抵抗変化型メモリに関する。
近年、次世代不揮発性半導体メモリとして、可変抵抗素子をメモリ素子とするReRAM(Resistive RAM)や、相変化素子をメモリ素子とするPCRAM(Phase Change RAM)などの抵抗変化メモリが注目を集めている。
これらの抵抗変化型メモリの特徴は、素子の微細化が比較的容易であり、また、クロスポイント型メモリセルアレイを用いた三次元集積化により大きなメモリ容量を実現できる点にある。また、抵抗変化型メモリは、DRAM並みの高速動作が可能である。
このような特性を有する抵抗変化型メモリが実用化されれば、例えば、ファイルメモリとしてのフラッシュメモリやワークメモリとしてのDRAMを、この抵抗変化メモリで置き換えることも可能である。そのため、抵抗変化型メモリの様々な構成及び動作が提案されている(例えば、特許文献1参照)。
抵抗変化型メモリの実用化に向けて、メモリの特性向上、例えば、高速な動作、高い信頼性、及び低い消費電力が、抵抗変化型メモリには求められている。
本発明は、抵抗変化型メモリの動作特性を向上する技術を提案する。
本発明の一態様に関わる抵抗変化型メモリは、複数のブロックが設けられるメモリセルアレイと、前記複数のブロック内に設けられ、抵抗状態の変化に応じてデータを記憶する複数の抵抗変化型記憶素子と、前記複数のブロック内に設けられ、第1の方向に延在し、前記複数の抵抗変化型記憶素子にそれぞれ接続される複数の第1の配線と、前記複数のブロック内に設けられ、第2の方向に延在し、前記複数の抵抗変化型記憶素子にそれぞれ接続される複数の第2の配線と、前記複数のブロックにおいて、動作の対象となる選択ブロック及び前記選択ブロックを除く複数の非選択ブロックの状態を、それぞれ制御する制御回路と、を具備し、前記制御回路は、前記選択ブロックを動作させている期間中に、少なくとも1つの前記非選択ブロック内の前記第1及び第2の配線に電位を供給する、ことを特徴とする。
本発明によれば、抵抗変化型メモリの動作特性を向上できる。
以下、図面を参照しながら、本発明の例を実施するための形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
[実施形態]
(A)第1の実施形態
図1乃至図8を参照して、本発明の実施形態に係る抵抗変化型メモリの全体構成について、説明する。本発明の実施形態に係る抵抗変化型メモリは、例えば、ReRAM(Resistive RAM)やPCRAM(Phase change RAM)などである。
(A)第1の実施形態
図1乃至図8を参照して、本発明の実施形態に係る抵抗変化型メモリの全体構成について、説明する。本発明の実施形態に係る抵抗変化型メモリは、例えば、ReRAM(Resistive RAM)やPCRAM(Phase change RAM)などである。
(1) 全体構成
図1を用いて、本発明の第1の実施形態に係る抵抗変化型メモリの全体構成について説明する。
図1を用いて、本発明の第1の実施形態に係る抵抗変化型メモリの全体構成について説明する。
図1に、本実施形態に係る抵抗変化型メモリのチップの構成例を示している。
メモリセルアレイ1は、複数の抵抗変化型記憶素子(メモリセルMC)を有している。メモリセルアレイ1内には、複数のビット線BL及び複数のワード線WLが設けられている。抵抗変化型記憶素子MCは、ビット線BL及びワード線WLに接続される。抵抗変化型記憶素子MCは、ワード線WL及びビット線の制御によって、駆動される。ビット線BL及びワード線WLに対する抵抗変化型記憶素子MCの接続関係は、メモリセルアレイ1の内部構成によって異なる。メモリセルアレイ1の内部構成については、後述する。
カラム制御回路2は、ビット線BLの動作、つまり、ビット線BLに対する電位又は電流の供給を制御する。カラム制御回路2は、センスアンプ、ラッチ回路又はバッファなどを、有する。カラム制御回路2は、外部から入力されたカラムアドレスが示すビット線を選択し、そのビット線を活性化する。
ロウ制御回路3は、ワード線WLの動作、つまり、ワード線に対する電位又は電流の供給を制御する。ロウ制御回路3は、転送トランジスタやスイッチ素子などを、有する。ロウ制御回路3は、外部から入力されたロウアドレスが示すワード線を選択し、そのワード線を活性化する。
カラム制御回路2によるビット線BLの制御及びロウ制御回路3によるワード線WLの制御によって、ワード線WL及びビット線BLに接続された抵抗変化型記憶素子MCに対して、データの書き込み、データの読み出し、又は、データの消去が実行される。
コマンドインターフェイス4は、例えば、ホスト装置など、外部装置からのコマンド信号CMDを受けて、そのコマンド信号CMDをステートマシン7に転送する。コマンド信号CMDは、例えば、データの書き込み命令、データの読み出し命令或いはデータの消去命令などを示す。
データ入出力バッファ5は、入力又は出力されるデータDTを一時的に保持する。データ入出力バッファ5は、外部から入力された書き込みデータDTを、例えば、カラム制御回路2を介して、メモリセルアレイ1に転送する。また、データ入出力バッファ5は、メモリセルアレイから読み出されたデータDTを、外部へ転送する。
アドレスバッファ6は、例えば、外部からアドレス信号ADRが入力される。アドレス信号ADRは、例えば、選択された抵抗変化型記憶素子(選択セル)のアドレス(選択アドレス)を示している。アドレスバッファ6は、アドレス信号ADRが含むビット線のアドレス(カラムアドレス)を、カラム制御回路2に転送する。また、アドレスバッファ6は、アドレス信号ADRが含むワード線のアドレス(ロウアドレス)を、ロウ制御回路3に転送する。
ステートマシン7は、チップ全体の動作を管理及び制御する。ステートマシン7は、コマンドインターフェイス4から転送されたコマンド信号CMDを受け取り、そのコマンド信号CMDに基づいて、他の回路2〜9の動作を制御する。また、ステートマシン7は、例えば、ステータス情報を、チップ外部のホスト装置へ転送する。そのステータス情報に基づいて、ホスト装置が動作結果の適否を判断する。
チップ内には、電位供給回路8が、設けられる。電位供給回路8は、ステートマシン7によって制御される。例えば、電位供給回路8は、ビット線BL及びワード線WLに供給する電位を生成する。例えば、所定のパルス形状の電圧(パルス電圧)によって抵抗変化型記憶素子の抵抗状態を切り替えるメモリの場合には、パルスジェネレータが、電位供給回路8として用いられる。選択セルにデータを書き込む場合、又は、選択セルからデータを読み出す場合、電位供給回路8は、生成した電位を、カラム制御回路2又はロウ制御回路3を介して、選択ビット線及び選択ワード線に供給する。さらに、電位供給回路8は、非選択ビット線及び非選択ワード線に供給する電位を生成する。
(2) メモリセルアレイ
図2乃至図5を用いて、図1に示される抵抗変化型メモリのメモリセルアレイ1の構成例について、説明する。
図2乃至図5を用いて、図1に示される抵抗変化型メモリのメモリセルアレイ1の構成例について、説明する。
図2は、メモリセルアレイ1の構成の一例を示している。
図2に示すように、例えば、メモリセルアレイ1は、その内部に、複数の制御単位BKが、設定されている。本実施形態において、この制御単位BKのことを、ブロックBKとよぶ。ブロックBKのアドレスは、例えば、アドレス信号ADRの上位の数ビットで示される。ブロックBKは、例えば、論理的に分割されている論理領域(論理ブロック)でもよいし、物理的に分割されている物理領域(物理ブロック)でもよい。図2の(a)に示すように、複数のブロックBKは、メモリセルアレイ1のx方向及びy方向に沿って、配列されている。例えば、図2の(b)に示すように、ブロックBKは、z方向には分割されない。尚、1つのブロックBKに対して、1つのカラム制御回路2及び1つのロウ制御回路3が設けられてもよい。1つのカラム制御回路2又は1つのロウ制御回路3が、複数のブロックBKで共有されてもよい。
図3は、メモリセルアレイ1の等価回路の一例を示している。
メモリセルアレイ1内には、x方向(第1の方向)に延在する複数のワード線(第1の配線)WLj−1,WLj,WLj+1が設けられる。複数のワード線WLj−1,WLj,WLj+1は、互いにy方向に隣接してメモリセルアレイ内に配置される。
メモリセルアレイ1内には、x方向(第1の方向)に延在する複数のワード線(第1の配線)WLj−1,WLj,WLj+1が設けられる。複数のワード線WLj−1,WLj,WLj+1は、互いにy方向に隣接してメモリセルアレイ内に配置される。
また、メモリセルアレイ1内には、x方向に交差するy方向(第2の方向)に延在する複数のビット線(第2の配線)BLi−1,BLi,BLi+1が、設けられる。複数のビット線BLi−1,BLi,BLi+1は、メモリセルアレイ内に互いにx方向に隣接して配置されている。
図3に示されるメモリセルアレイ1は、クロスポイント型の構成を有している。図3に示されるようなクロスポイント型メモリセルアレイ1において、ビット線BLi−1,BLi,BLi+1とワード線WLj−1,WLj,WLj+1は、互いに交差する。そして、ビット線BLi−1,BLi,BLi+1とワード線WLj−1,WLj,WLj+1との交差箇所に、抵抗変化型記憶素子11が設けられる。
抵抗変化型記憶素子11は、抵抗値(抵抗状態)が変化することを利用して、その抵抗値に応じたデータを不揮発に記憶する。抵抗変化型記憶素子11は、例えば、一端及び他端を有する2端子素子である。ReRAMに用いられる抵抗変化型記憶素子11は、2つの動作モードを有する。一方の動作モードは、印加電圧の極性を変えることによって、高抵抗状態と低抵抗状態とが切り替えられるバイポーラ型とよばれる動作モードである。他方の動作モードは、電圧値(電流値)と電圧(電流)の印加時間(パルス幅)の制御によって高抵抗状態と低抵抗状態とが切り替えられるユニポーラ型とばれる動作モードである。
抵抗変化型記憶素子11は、抵抗値(抵抗状態)が変化することを利用して、その抵抗値に応じたデータを不揮発に記憶する。抵抗変化型記憶素子11は、例えば、一端及び他端を有する2端子素子である。ReRAMに用いられる抵抗変化型記憶素子11は、2つの動作モードを有する。一方の動作モードは、印加電圧の極性を変えることによって、高抵抗状態と低抵抗状態とが切り替えられるバイポーラ型とよばれる動作モードである。他方の動作モードは、電圧値(電流値)と電圧(電流)の印加時間(パルス幅)の制御によって高抵抗状態と低抵抗状態とが切り替えられるユニポーラ型とばれる動作モードである。
抵抗変化型記憶素子11は、ビット線BLi−ワード線WLi間において、非オーミック素子(例えば、ダイオード)15と直列接続されている。クロスポイント型メモリセルアレイ1において、1つの抵抗変化型記憶素子11が1つのメモリセルとして機能する。非オーミック素子15は、メモリの動作時、非選択セルに対するクロストークを抑制するために設けられている。以下では、直列接続された抵抗変化型記憶素子11と非オーミック素子15とを、直列回路10とよぶ。
図3に示されるビット線BLi−1,BLi,BLi+1とワード線WLj−1,WLj,WLj+1とに対する抵抗変化型記憶素子11及び非オーミック素子15の接続関係の一例は、以下のとおりである。尚、本実施形態においては、非オーミック素子15に、ダイオードが用いられた場合について、説明する。
図3に示されるように、抵抗変化型記憶素子11の一端は、例えば、ビット線BLiに接続され、その接続点は接続ノードN1となっている。抵抗変化型記憶素子11の他端は、例えば、ダイオード15のアノードに接続され、その接続点は接続ノードN2となっている。ダイオード15のカソードは、例えば、ワード線WLjに接続され、その接続点は接続ノードN3となっている。図3に示される接続関係において、ビット線BLiに対する供給電位がワード線WLjに対する供給電位より高い場合、ダイオード11に対して順バイアス方向の電圧(電位差)が印加される。また、ビット線BLiに対する供給電位がワード線WLjに対する供給電位より低い場合、ダイオード11に対して逆バイアス方向の電圧が印加される。
ダイオード15は、非対称の電圧−電流特性を有し、その定常の動作において、アノード側からカソード側の方向に流れる電流は大きく、カソード側からアノード側の方向に流れる電流は非常に小さい。それゆえ、ダイオードが非オーミック素子15として用いられた場合、抵抗変化型記憶素子11に対する動作(書き込み/読み出し)は、ユニポーラ動作となる。
図4及び図5は、本実施形態に係る抵抗変化型メモリにおけるメモリセルアレイ1の構造の一例を示している。
図4は、メモリセルアレイ1の構造を示す鳥瞰図である。図4は、クロスポイント型のメモリセルアレイ1の構造を示している。
図4は、メモリセルアレイ1の構造を示す鳥瞰図である。図4は、クロスポイント型のメモリセルアレイ1の構造を示している。
図4に示されるように、クロスポイント型のメモリセルアレイ1は、例えば、ビット線及びワード線としての配線70,79が、x−y平面に対して垂直方向(z方向)に積層された構造を有している。抵抗変化型記憶素子11及び非オーミック記憶素子15を含む直列回路10は、それらの配線70,79上に積層されている。図4に示される例では、1つの直列回路10は2つの配線70,79間に上下に挟まれて、配線70,79上に設けられている。尚、図4において、配線(ワード線及びビット線)70,79と抵抗変化型記憶素子11とが、z方向に交互に積層されている。
図4に示されるように、メモリセルアレイが3次元構造を有することによって、1ビットあたりの製造コストの低減が図られる。
例えば、図1に示されたカラム制御回路2やロウ制御回路3のように、メモリセルアレイ1の動作を制御する周辺回路は、層間絶縁膜を介して、メモリセルアレイ1下方の半導体基板上に形成される。この場合、本実施形態に係る抵抗変化型メモリのチップ面積は、ほぼメモリセルアレイの面積に等しくなり、チップ面積の縮小に貢献できる。
例えば、図1に示されたカラム制御回路2やロウ制御回路3のように、メモリセルアレイ1の動作を制御する周辺回路は、層間絶縁膜を介して、メモリセルアレイ1下方の半導体基板上に形成される。この場合、本実施形態に係る抵抗変化型メモリのチップ面積は、ほぼメモリセルアレイの面積に等しくなり、チップ面積の縮小に貢献できる。
図5は、メモリセルアレイ1の一部分を抽出した断面構造を示している。
配線70は、y方向に延在する。配線70は、熱の影響が小さい材料、且つ、抵抗率の低い材料が用いられる。配線70には、例えば、アルミニウム(Al)、銅(Cu)又はタングステン(W)などのメタル材や、タングステンシリサイド(WSi)、ニッケルシリサイド(NiSi)又はコバルトシリサイド(CoSi)などのシリサイド材が用いられる。
配線70は、y方向に延在する。配線70は、熱の影響が小さい材料、且つ、抵抗率の低い材料が用いられる。配線70には、例えば、アルミニウム(Al)、銅(Cu)又はタングステン(W)などのメタル材や、タングステンシリサイド(WSi)、ニッケルシリサイド(NiSi)又はコバルトシリサイド(CoSi)などのシリサイド材が用いられる。
例えば、抵抗変化型記憶素子11は、1つの記憶層(抵抗変化層)12を有している。また、ReRAMに用いられる抵抗変化型記憶素子11において、1つの記憶層12は、例えば、2つの電極層71,73によって挟まれている。記憶層12は、第1の電極層71を介して、配線70上に設けられている。記憶層12上に、第2の電極層73が設けられている。尚、抵抗変化型記憶素子11は、電極層71,73と記憶層12との組み合わせによって抵抗状態の遷移が発現する素子でもよいし、記憶層12自体に抵抗状態の遷移が発現する素子でもよい。
記憶層12は、電圧、電流、熱、又は、化学的エネルギー等が与えられることによって、その抵抗値(抵抗状態)が変化する。記憶層12の抵抗状態は、電流や電位の供給によって、高抵抗状態から低抵抗状態、又は、低抵抗状態から高抵抗状態に可逆的に変化する。抵抗変化型記憶素子11を用いたメモリは、この抵抗状態の遷移を、2値又は3値以上のデータに対応させて、データを判別する。
記憶層12には、例えば、金属酸化物、カルコゲナイド、導電性粒子が分散されたポリマー等が、用いられる。金属酸化物には、例えば、プロブスカイト型金属酸化物、二元系金属酸化物、遷移金属酸化物が用いられる。プロブスカイト型金属酸化物としては、PCMO(Pr0.7Ca0.3MnO3)、Nb添加SrTi(Zr)O3、Cr添加SrTi(Zr)O3などが挙げられる。二元系金属酸化物としては、NiO、TiO2、Cu2Oなどが挙げられる。カルコゲナイドとしては、例えば、Ge−Sb−Te、In−Sb−Te、Ag−In−Sb−Te、Ge−Sn−Teなどが挙げられる。尚、記憶層12に用いられる金属酸化物及びカルコゲナイドには、それらに材料に対して不純物となる原子が添加されてもよい。
第1の電極層71は、抵抗変化型記憶素子11の下部電極として機能する。また、電極層71は、例えば、記憶層12と配線70との間で、それらの構成原子が拡散するのを防ぐバリアメタルとしての機能や、高電圧又は高電流の印加によって記憶層12と配線70とが剥離するのを防ぐ接着層としての機能を有する。
電極層71には、例えば、金属、合金又は導電性化合物を用いられる。電極層71が含む金属は、例えば、白金(Pt)、金(Au)、銀(Ag)、イリジウム(Ir)、コバルト(Co)、チタン(Ti)、アルミニウム(Al)、ルテニウム(Ru)、ロジウム(Rh)などが挙げられる。電極層71が含む導電性化合物は、例えば、TiAlN、TiN、SrRuO、RuN、TaN、TaAlN、LaNiO、PtIrOx、PtRhOなど、が挙げられる。これらの金属及び化合物が、単層膜、又は、適宜組み合わされた積層膜として、電極層71に用いられる。上記の記憶層10を構成する材料に応じて、電極層71に用いる材料が設定される。但し、これらの材料に限定されず、特に、記憶層12と電極層71,73との組み合わせによって抵抗変化型記憶素子11としての機能を発現する素子において、記憶層12に用いられる材料に応じて、電極層71に用いられる材料が異なるのは、もちろんである。
抵抗変化型記憶素子11の上面上には、第2の電極層73が設けられる。また、電極層73上に、非オーミック素子15が設けられる。
第2の電極層73は、抵抗変化型記憶素子11の上部電極として機能する。また、第2の電極層73は、抵抗変化型記憶素子11と非オーミック素子15との間で、それらの構成原子・分子が互いに拡散するのを抑制するバリアメタルとして機能する。尚、電極層73は、2つの素子11,15をそれぞれ構成する材料の仕事関数の違いを緩和する機能や、2つの素子11,15に対して電極としての機能を、さらに有してもよい。
また、非オーミック素子15を構成する膜の配向性を均質化するための膜(バッファ層)が、電極層73と非オーミック素子15との間に挿入されてもよい。電極層73が、バッファ層としての機能を、有していてもよい。電極層73に用いられる材料は、記憶層12に用いられる材料に応じて、電極層71に用いられる材料と同じでもよいし、異なる材料でもよい。
尚、配線70,79、電極層71,73,75及び各素子11,15間のそれぞれに、バッファ層、バリアメタル、接着層を、別途に設けてもよい。
非オーミック素子15は、例えば、PN接合ダイオード、PIN接合ダイオード、ショットキーダイオード又はツェナーダイオード等の整流素子が用いられる。図3に示されるメモリセルアレイ1において、非オーミック素子15がPN接合ダイオードである場合、n型半導体層15aが配線(ビット線)70側に設けられ、p型半導体層15aが配線(ワード線)79側に設けられる。
尚、非オーミック素子15は、例えば、MIM(Metal-Insulator-Metal)構造の素子やSIS構造(Silicon-Insulator-Silicon)の素子等を、用いてもよい。MIM構造やSIS構造の非オーミック素子15は、抵抗変化型記憶素子11に対して双方向に電流(又は電圧)を供給できるため、抵抗変化型記憶素子11はバイポーラ動作で駆動される。
非オーミック素子15上面上には、第3の電極層75を介して、配線79が設けられている。電極層75は、例えば、非オーミック素子15及び配線79に対して、バリアメタル、接着層又はオーミック電極として機能する。電極層75には、上述のメタル材の単層膜や、Ti/TiNからなる積層膜が用いられる。
配線79は、x方向に延在する。配線79は、配線70と同様に、メタル材やシリサイド材が用いられる。
図5において、例えば、配線70はビット線として機能し、配線79はワード線として機能する。
図5に示すように、抵抗変化型記憶素子11と非オーミック素子15とを含む直列回路10がz方向に積層された構造(積層体)10は、例えば、メモリプラグ10ともよばれる。
図4及び図5において、2つのメモリプラグ10が、1つの配線70を挟んで、積層方向(z方向)に対向している。2つのメモリプラグ10は、配線70を中心に、ミラー構造を有している。具体的には、配線(ビット線)70は、z方向に積層された2つの抵抗変化型記憶素子11に挟まれ、その2つの抵抗変化型記憶素子11によって共通に用いられる。また、配線79は、z方向に積層された2つの非オーミック素子15に挟まれ、その2つの非オーミック素子15によって、共通に用いられる。但し、メモリセルアレイの正常な動作が可能であれば、配線70,79に対する素子11,15の構造及び位置関係は、図4及び図5に示す構造に限定されない。
本発明の第1の実施形態に係る抵抗変化型メモリは、そのメモリセルアレイ1内に、複数の領域(ブロック)BKが設けられている。このブロックBKが、データの読み出し動作及び書き込み動作の制御単位として用いられる。そして、チップ内に入力されたアドレスに応じて、動作(アクセス)の対象となるブロックBKが、順次切り替えられる。
本実施形態の抵抗変化型メモリにおいて、ステートマシン7は、データの読み出し及び書き込みの際に、現在の選択ブロック内の選択セルを駆動させるための所定の電位を、選択ブロック内のワード線及びビット線に供給するのと同時に、選択ブロックの動作中に動作の対象とはならないブロック(以下、非選択ブロックとよぶ)のワード線及びビット線に、所定の電位を供給するように、チップ全体の動作を制御する。
電位供給回路8は、ステートマシン7による制御に基づいて、選択ブロックに供給する電位を生成すると共に、非選択ブロックに供給する電位を生成する。
このように、本実施形態において、非選択ブロックのワード線及びビット線に電位があらかじめ供給され、それらのワード線及びビット線は、実際に動作の対象となる前に、充電される。
これによって、現在の選択ブロックから次回の選択ブロック(以下、次回選択ブロックとよぶ)へ動作の対象のブロックが切り替えられた際に、次回選択ブロックが動作の対象になってから選択セルが駆動できるまでの時間は、短縮される。
これによって、現在の選択ブロックから次回の選択ブロック(以下、次回選択ブロックとよぶ)へ動作の対象のブロックが切り替えられた際に、次回選択ブロックが動作の対象になってから選択セルが駆動できるまでの時間は、短縮される。
抵抗変化型メモリのように、大容量化が期待されるメモリでは、1つの配線70,79に接続されるメモリセル数が多くなり、配線長も長くなる。このため、それらの配線遅延に起因して配線の充電時間は増大する。これに対して、本実施形態の抵抗変化型メモリは、非選択ブロックが読み出し/書き込み動作の対象になる前に、非選択ブロック内の配線をあらかじめ充電しておくことで、例えば、動作の遅延のような、ブロックBKの切り替え時に生じる動作特性の劣化を改善できる。
したがって、本発明の第1の実施形態に係る抵抗変化型メモリによれば、メモリの動作特性を向上できる。
(3) 動作
(a) 基本動作
はじめに、図6を用いて、本発明の第1の実施形態に係る抵抗変化型メモリの動作について、説明する。尚、ここでは、図1及び図3も用いて、説明する。
(a) 基本動作
はじめに、図6を用いて、本発明の第1の実施形態に係る抵抗変化型メモリの動作について、説明する。尚、ここでは、図1及び図3も用いて、説明する。
図6は、抵抗変化型記憶素子11の抵抗状態とデータの対応関係を説明するための模式図である。図6においては、横軸は抵抗変化型記憶素子の抵抗状態(抵抗値)を示し、縦軸はある抵抗状態に対する抵抗変化型記憶素子の存在確率(分布)を示している。
上記のように、抵抗変化型記憶素子11は、その抵抗値の大きさに応じて、データが割り付けられ、2値メモリ又は多値メモリとして利用される。
図6に示されるように、2値メモリ(SLC : Single Level cell)は、抵抗変化型記憶素子の抵抗値の大きさ(分布)に応じて、1ビットのデータ、つまり、“0”又は“1”の2値を記憶する。
図6に示されるように、2値メモリ(SLC : Single Level cell)は、抵抗変化型記憶素子の抵抗値の大きさ(分布)に応じて、1ビットのデータ、つまり、“0”又は“1”の2値を記憶する。
図6に示される例では、抵抗変化型記憶素子11の低抵抗状態の分布に対して、“0”データが割り付けられ、抵抗変化型記憶素子の高抵抗状態の分布に対して、“1”データが割り付けられる。そして、例えば、“0”データが書き込み(プログラム)レベルとして設定され、“1”データが消去レベルとして設定される。尚、図6において、“0”データに対応する抵抗値の範囲は、1kΩ〜10kΩに設定され、“1”データに対応する抵抗値の範囲は、100kΩ〜1MΩに設定されている。但し、これに限定されず、データに対応する抵抗値の範囲は、抵抗変化型記憶素子の抵抗値(抵抗状態)の可変範囲内で、適宜設定されてよく、データに対応する抵抗値も素子11に用いられる材料によって異なるのは、もちろんである。
尚、1つの抵抗変化型記憶素子の抵抗値の範囲において、その抵抗値の大きさに応じて、3以上の書き込みレベルが設定されてもよい。1つの抵抗変化型記憶素子が3値(2ビット)以上のデータを記憶するメモリは、多値メモリとよばれる。
以下、本実施形態に係る抵抗変化型メモリのデータの書き込み動作及び読み出し動作について、説明する。以下では、ユニポーラ動作を用いた抵抗変化型メモリを例に挙げて、説明する。
抵抗変化型記憶素子(選択セル)11に対するデータの書き込みは、書き込み対象の抵抗変化型記憶素子の抵抗値が、書き込まれるデータに対応する抵抗状態の分布内に収まるように、電圧や電流などのエネルギーが、その抵抗変化型記憶素子11に与えられることによって、実行される。これによって、抵抗変化型記憶素子11の抵抗状態が変化し、抵抗変化型記憶素子11は、その抵抗状態に対応したデータを不揮発に記憶する。以下、本実施形態において、書き込み動作が、所定のパルス形状の電圧(又は電流)を抵抗変化型記憶素子に供給することによって実行される場合について、説明する。
図3に示されるように、メモリセルアレイ1の回路構成が、クロスポイント型である場合、抵抗変化型記憶素子11と非オーミック素子15とを含んでいる直列回路10が、ビット線BL−ワード線WL間に接続されている。
抵抗変化型記憶素子(選択セル)11に対する書き込み動作は、例えば、ビット線BL−ワード線WL間に、所定の電位差(書き込み電圧)を設定することで実行される。
例えば、抵抗変化型記憶素子11は、印加される書き込み電圧のパルス幅に応じて、高抵抗状態から低抵抗状態、又は低抵抗状態から高抵抗状態に変化する。本実施形態においては、抵抗変化型記憶素子の抵抗状態を、低抵抗状態から高抵抗状態にする動作のことを、リセット動作とよび、高抵抗状態から低抵抗状態にする動作のことを、セット動作とよぶ。
例えば、抵抗変化型記憶素子11の抵抗状態を低抵抗状態から高抵抗状態に変化させる書き込み電圧が、ビット線−ワード線間に供給される。これによって、抵抗変化型記憶素子11の抵抗値が変化し、“1”データが抵抗変化型記憶素子(メモリセル)11に書き込まれる。また、抵抗変化型記憶素子11の抵抗状態を高抵抗状態から低抵抗状態に変化させる書き込み電圧が、ビット線−ワード線間に供給される。これによって、抵抗変化型記憶素子11の抵抗値が変化し、“0”データが抵抗変化型記憶素子(メモリセル)10に書き込まれる。電位の供給が停止されても、抵抗変化型記憶素子11は、変化した抵抗状態を維持する。
このように、印加された書き込み電圧によって、抵抗変化型記憶素子11の抵抗状態が変化し、選択セルに所定のデータが書き込まれる。
抵抗変化型記憶素子11に対するデータの消去は、抵抗変化型記憶素子11の抵抗状態を、消去レベルに対応する抵抗状態に変化させる動作であって、実質的にデータの書き込みと同様の動作である。上述の例において、消去レベルに対応するデータが、“1”である場合、抵抗変化型記憶素子11に対して、リセット動作が実行される。
抵抗変化型記憶素子(選択セル)11に対するデータの読み出しは、以下のように実行される。
図6に示すように、データに対応する各抵抗状態の分布の間に、所定の抵抗値に対応する読み出しレベルが設定されている。
抵抗変化型記憶素子からのデータの読み出しは、抵抗変化型記憶素子の抵抗値が、この読み出しレベルが示す抵抗値より高いか低いかが判別されることによって、実行される。例えば、抵抗変化型記憶素子11の抵抗値に応じて、選択セルが接続されたビット線に与えられるセンス電位又はセンス電流が変動する。その変動量は、カラム制御回路2内のセンスアンプによって検知される。その変動量と参照値(読み出しレベル)との比較結果に基づいて、素子11が記憶するデータが“1”又は“0”であるか判別され、データDTとして外部へ読み出される。
図6に示すように、データに対応する各抵抗状態の分布の間に、所定の抵抗値に対応する読み出しレベルが設定されている。
抵抗変化型記憶素子からのデータの読み出しは、抵抗変化型記憶素子の抵抗値が、この読み出しレベルが示す抵抗値より高いか低いかが判別されることによって、実行される。例えば、抵抗変化型記憶素子11の抵抗値に応じて、選択セルが接続されたビット線に与えられるセンス電位又はセンス電流が変動する。その変動量は、カラム制御回路2内のセンスアンプによって検知される。その変動量と参照値(読み出しレベル)との比較結果に基づいて、素子11が記憶するデータが“1”又は“0”であるか判別され、データDTとして外部へ読み出される。
このように、抵抗変化型記憶素子11の抵抗値と読み出しレベルとが比較されることによって、データが判別され、読み出される。
(b) 全体動作
図7及び図8を用いて、本発明の第1の実施形態に係る抵抗変化型メモリの動作について、説明する。ここでは、図1も用いて、本実施形態の抵抗変化型メモリの動作について、説明する。図7は、本実施形態の抵抗変化型メモリの動作時における、メモリセルアレイ内のブロックの状態の一例を示している。図8は、本実施形態の抵抗変化型メモリの動作のタイミングチャートを示している。
図7及び図8を用いて、本発明の第1の実施形態に係る抵抗変化型メモリの動作について、説明する。ここでは、図1も用いて、本実施形態の抵抗変化型メモリの動作について、説明する。図7は、本実施形態の抵抗変化型メモリの動作時における、メモリセルアレイ内のブロックの状態の一例を示している。図8は、本実施形態の抵抗変化型メモリの動作のタイミングチャートを示している。
データの書き込み又は読み出しが、外部から抵抗変化型メモリに要求された場合、図1に示されるコマンドインターフェイス4に、要求された命令(動作)を示すコマンド信号CMDが入力される。
これと共に、動作の対象となる抵抗変化型記憶素子(選択セル)のアドレス(選択アドレス)ADRが、アドレスバッファ6に入力される。入力されたアドレス信号ADRは、選択セルが設けられているメモリセルアレイ内のブロック(ブロックアドレス)、選択セルが接続されているワード線のアドレス(ロウアドレス)及び選択セルが接続されているビット線のアドレス(カラムアドレス)を含んでいる。尚、1つのコマンド信号CMDに対して、1個のアドレス信号ADRが入力される場合もあるし、複数個のアドレス信号ADRが入力される場合もある。
また、コマンド信号CMDが、データの書き込みを示す場合には、コマンド信号CMD及びアドレス信号ADRと共に、データDTが外部からデータ入出力バッファ5に入力される。
コマンドインターフェイス4は、コマンド信号CMDを、ステートマシン(制御回路)7に転送する。アドレスバッファ6は、アドレス信号ADRを、ステートマシン7に転送する。また、アドレス信号ADRは、ステートマシン7に出力されると共に、カラム制御回路2及びロウ制御回路3などに、出力される。
ステートマシン7は、コマンド信号CMD及びアドレス信号ADRに基づいて、カラム制御回路2、ロウ制御回路3及び電位供給回路8の動作を、それぞれ制御する。
ステートマシン7は、入力されたアドレス信号ADRに基づいて、アクセスの対象となるブロック(選択ブロック)とそれ以外のブロック(非選択ブロック)とを判別する。例えば、2個以上のアドレス信号ADRが入力された場合、ステートマシン7は、最初にアクセスの対象となる選択ブロック(今回選択ブロック)、今回選択ブロックの次にアクセス対象となるブロック(次回選択ブロック)、及び今回/次回選択ブロック以外のブロック(非選択ブロック)を、それぞれ判別する。
ステートマシン7は、図7の(a)に示されるような選択ブロック及び非選択ブロック内のワード線及びビット線に印加する電位Vacs,Vss,VUB,VUXを、電位供給回路8に生成させる。
例えば、図3に示される接続関係を有するメモリセルアレイ1において、選択セルを含む直列回路(選択回路とよぶ)10内のダイオード15に、順バイアス方向の電位差(電圧)が印加されるように、選択ブロック内の選択ビット線及び選択ワード線に、所定の電位がそれぞれ供給される。
例えば、図3に示される接続関係を有するメモリセルアレイ1において、選択セルを含む直列回路(選択回路とよぶ)10内のダイオード15に、順バイアス方向の電位差(電圧)が印加されるように、選択ブロック内の選択ビット線及び選択ワード線に、所定の電位がそれぞれ供給される。
図7の(a)に示されるように、選択回路(選択セル)10Sが接続された選択ビット線BLSには、電位(以下、BL選択電位とよぶ)Vacsが印加され、選択セル10Sが接続された選択ワード線WLSには、電位(以下、WL選択電位とよぶ)Vssが印加される。データの読み出し時において、BL選択電位Vacs(Vread)は、例えば、2V〜3V程度であり、WL選択電位Vssは、例えば、0V〜0.5V程度である。
また、選択ブロック内において、非選択ビットBLUに、非選択電位(第1の非選択電位)VUBが印加され、非選択ワード線WLUに、非選択電位(第2の非選択電位)VUXが印加される。例えば、非選択電位VUXは、BL選択電位Vacsよりも高い電位である。尚、非選択ビット線BLUは、選択回路10Sが接続されないビット線であり、非選択ワード線WLUは、選択回路10Sが接続されないワード線である。以下では、非選択ビット線BLU及び非選択ワード線WLUに接続された直列回路10Uのことを、非選択回路10Uとよぶ。
非選択電位VUBは、例えば、0V〜0.5V程度である。非選択電位VUXは、例えば、3V〜7Vである。ダイオード15がビット線BLi及びワード線WLjに対して、図3に示される接続関係を有している場合、図7の(a)の非選択回路10Uにおいて、ダイオード15のカソード側に、電位VUX(例えば、3V)が印加され、ダイオード15のアノード側に、電位VUB(例えば、0V)が印加される。つまり、ダイオード15に逆バイアス方向の電圧が印加される。これによって、非選択ビット線−非選択ワード線間に接続された非選択セルには、電流が実質的に流れず、データ読み出し時のクロストークが防止される。
尚、クロスポイント型のメモリセルアレイ1においては、選択ビット線BLS又は選択ワード線WLSのいずれか一方に接続された非選択セル(以下、半選択セルとよぶ)が、存在する。この半選択セルを含む直列回路(半選択回路とよぶ)10Hにおいて、選択ビット線BLSと非選択ワード線WLUとの間に接続された半選択回路10Hには、BL選択電位Vreadと非選択電位VUXとの電位差が、ダイオード15に対して逆バイアス方向に印加される。選択ワード線WLSと非選択ビット線BLU間に接続された半選択回路10Hは、WL選択電位Vssと非選択電位VUBとの電位差が印加され、この電位差は、実質的に0Vである。これによって、選択ビット線BLS又は選択ワード線WLSのいずれか一方に接続された非選択セルにも、電流が実質的に流れない。
ユニポーラ動作の抵抗変化型記憶素子は、BL選択電位Vacsの電圧値及びパルス幅がデータの読み出し時の値Vreadと書き込み時の値とで異なるのみで、読み出し及び書き込みの実質的な動作は同じである。但し、非選択電位VUB,VUXの電圧値及びパルス幅は、データの書き込みに用いられる書き込み電圧の電圧値及びパルス幅に応じて、設定される。
以下では、データの読み出しを例に挙げて、本実施形態の抵抗変化型メモリの動作について、説明する。
以下では、データの読み出しを例に挙げて、本実施形態の抵抗変化型メモリの動作について、説明する。
上述のように、本実施形態の抵抗変化型メモリにおいて、メモリセルアレイ1内に設けられた複数のブロックBKが、動作の制御単位として、それぞれ用いられる。
ステートマシン7は、選択ブロック及び選択セルを示すアドレス信号に基づいて、カラム制御回路2及びロウ制御回路3に、選択ブロックを活性化させる。これによって、上記の選択電位Vread,Vss及び非選択電位VUB,VUXが、カラム制御回路2及びロウ制御回路3を経由して、選択ブロックBK内の各ビット線BLS,BLU及び各ワード線WLS,WLUに供給される。
図7の(a)及び図8に示すように、データが選択セルから読み出されるとき、まず、非選択ワード線WLUに、非選択電位VUXが印加される。非選択ワード線WLUの電位が所定のレベル(電位VUX)に達した後、選択ビット線BLSに、BL選択電位Vreadが印加される。尚、図8において、一例として、選択ワード線WLSに供給されるWL選択電位Vssは0Vに設定され、非選択ビット線WLUに供給される非選択電位VUBは0Vに設定されている。
そして、選択ビット線BLSに、所定の期間内、BL選択電位Vreadが与えられ、選択セルからデータが読み出される。データを読み出した後、選択ビット線BLSの電位レベルは、BL選択電位Vreadから0Vにされる。
このように、選択ブロックBKにおいて、選択ビット線BLS及び選択ワード線WLSに接続された選択セル(選択回路)10Sが、アクセスされる。そして、データが選択セル10Sから読み出される。読み出されたデータは、カラム制御回路2を経由して、データ入出力バッファ5に入力される。データ入出力バッファ5は、外部へデータDTを転送する。尚、選択セルにデータを書き込む場合には、データ入出力バッファ5に入力されたデータDTが、カラム制御回路2を経由して、選択セルに転送される。
ここで、第1の実施形態の抵抗変化型メモリにおいて、選択ブロックBK及び選択セルのアクセス期間中、メモリセルアレイ1内の1以上の非選択ブロックBKに対しても、電位が供給される。
ステートマシン7は、パルスジェネレータ8に、選択ブロックに対する供給電位を生成させるのと同時に、非選択ブロックに対する供給電位を生成させる。図7の(b)に示すように、電位供給回路8は、非選択ブロックBK内の非選択ビット線BLU’及び非選択ワード線WLU’に対する供給電位として、非選択電位VUXを生成する。非選択電位VUXは、3V〜7Vである。
ステートマシン7は、パルスジェネレータ8に、選択ブロックに対する供給電位を生成させるのと同時に、非選択ブロックに対する供給電位を生成させる。図7の(b)に示すように、電位供給回路8は、非選択ブロックBK内の非選択ビット線BLU’及び非選択ワード線WLU’に対する供給電位として、非選択電位VUXを生成する。非選択電位VUXは、3V〜7Vである。
尚、非選択ブロック内の非選択ビット線/ワード線BLU’,WLU’に供給される電位VUXは、選択ブロック内の非選択ビット線/ワード線BLU,WLUに供給される電位VUXと異なる大きさであってもよい。また、非選択ブロック内において、非選択ビット線BLU’の供給電位は、非選択ワード線WLU’の供給電位と同じ大きさでもよいし、異なる大きさでもよい。
ステートマシン7は、選択ブロックBKに電位Vread,Vssを供給するのと同時に、非選択ブロックに対して生成した電位VUXを、カラム制御回路2及びロウ制御回路3を経由して、1以上の非選択ブロックBKに供給する。
これによって、図8に示すように、選択ブロック(現在選択ブロック)のアクセス期間中に、非選択ブロックのワード線及びビット線に、非選択電位VUXが印加される。
尚、本実施形態のように、非選択ブロックBK内の非選択ビット線BLU’及び非選択ワード線WLU’に電位が供給されていても、選択セルに対するデータの読み出し又は書き込み中に、非選択ブロック内の抵抗変化型記憶素子(非選択セル)が、読み出し又は書き込みの対象とならないのはもちろんである。
ステートマシン7は、選択ブロックに対する動作が終了した後、次回選択ブロックに、動作の対象の選択ブロックを切り替える。上述のように、次回選択ブロックは、現在の選択ブロックの次に動作の対象となる非選択ブロックである。
例えば、図8に示すように、ブロック切り替え期間中、次回選択ブロック内の選択ビット線、選択ワード線及び非選択ワード線のそれぞれ電位レベルは、電位VUXから電位Vss,VUBにされる。一方、非選択ワード線WLの電位レベルは、電位VUXに維持される。
所定のブロック切り替え期間が経過した後、非選択ブロックのうち、次回選択ブロックが選択ブロックとして活性化され、活性化されたブロックに対して所定の動作が実行される。
ここで、本実施形態において、非選択ブロックのビット線及びワード線は、選択ブロックのアクセス期間中に、電位が供給されている。そして、非選択ブロックのビット線及びワード線に電位が供給された状態で、ブロックBKの切り替えが実行され、複数の非選択ブロックのうち1つが、選択ブロックとして、次の動作の対象となる。ブロック切り替え後のアクセス期間中に、選択ブロック(図8中の次回選択ブロック)内の選択ビット線に、所定の電位が供給される。これによって、選択セルに対して、データの読み出し(又は、書き込み)が、実行される。
図8において、次回選択ブロックのアクセス期間中、今回選択ブロックは非選択ブロックとなっている。そのため、次回選択ブロックのアクセス期間中、前のアクセス期間中に選択ブロックであったブロック(前回選択ブロックともよぶ)に、非選択電位が供給される。それゆえ、次回選択ブロックのアクセス期間中のように、今回選択ブロックが非選択ブロックに切り替わると、そのブロックのビット線及びワード線には、図7の(b)に示すように、非選択電位VUXが供給されている。尚、前回選択ブロックに対して、ブロック切り替え期間中に、前回選択ブロック内のワード線及びビット線に対する電位の供給を開始してもよい。
図8に示すように、次回選択ブロック内の非選択ワード線WLが、所定の電位(例えば、電位VUX)に充電されるまでの期間に、動作が待機することなしに、次回選択ブロック内の選択セルに対して、データの読み出し(又は、書き込み)が実行される。
あるコマンド信号CMD及びアドレス信号ADRに対して、上記と同様の動作が順次実行され、本実施形態に係る抵抗変化型メモリの動作が完了する。
以上のように、本発明の第1の実施形態に係る抵抗変化型メモリにおいて、そのメモリセルアレイ1内に、複数のブロックが設けられている。そして、抵抗変化型メモリに対する動作中、選択ブロックから非選択ブロック、又は、非選択ブロックから選択ブロックへ切り替えられて、選択セルに対するデータの読み出し又はデータの書き込みが実行される。
図7及び図8に示すように、本実施形態の抵抗変化型メモリにおいて、選択ブロックに対するアクセス期間中に、非選択ブロックに非選択電位VUXが供給され、非選択ブロック内のビット線BLU’及びワード線WLU’が充電される。
このように、本実施形態の抵抗変化型メモリにおいて、選択ブロックのアクセス期間中及びブロック切り替え期間中に、次のサイクルにおいて動作の対象となるブロック内のビット線及びワード線が、あらかじめ充電されている。そのため、ブロックの切り替えの後、選択セルに対する実質的な動作が、配線の充電に起因する遅延なしに直ちに実行できる。よって、本実施形態の抵抗変化型メモリは、選択セルに対して高速にアクセスできる。
本実施形態の抵抗変化型メモリは、配線(ここでは、非選択ワード線)の充電期間を削減できるため、非選択ブロックから選択ブロックへ切り替わったブロックのアクセス期間(動作時間)を、短縮できる。さらには、本実施形態の抵抗変化型メモリは、ブロック切り替え時間の短縮にも貢献できる。
尚、図8においては、抵抗変化型メモリの動作の信頼性を確保するために、選択ブロックの切り替え時に、ブロック切り替え期間が設けられている。但し、動作の高速性が要求される場合、本実施形態の抵抗変化型メモリは、非選択ブロックにあらかじめ電位が供給されているので、ブロック切り替え期間を設けずとも、正常に駆動できる。
図8に示すように、抵抗変化型メモリの動作の安定化のため、次回選択ブロックのアクセス期間になってから所定の時間が経過した後に、次回選択ブロックの選択ビット線に対する電位の供給が、開始されることが好ましい。但し、本実施形態では、動作の開始時に、各配線が所定の電位に充電されているため、次回選択ブロック内の高電位選択線(ここでは、選択ビット線)に対する電位の供給が、次回選択ブロックのアクセス期間になった直後に開始されてもよい。この場合、抵抗変化型メモリの動作を、高速化できる。また、次回選択ブロックから今回選択ブロックに切り替える際に、選択ビット線の電位を非選択電位VUBからグランド電位Vssまで低下させずに、非選択電位VUBからBL選択電位Vread程度まで低下させてもよい。
さらに、選択ブロックから非選択ブロックに切り替わったブロック(前回選択ブロック)の配線の電位が、所定の電位レベル(例えば、非選択電位VUX)に達してから、選択ブロック内の配線(例えば、選択ビット線)に対する電位の供給が開始されることが、動作の安定化のため、好ましい。尚、選択ブロック及び次回選択ブロック内の非選択ビット線/非選択ワード線に対する電位の供給は、同時に開始されてもよいし、異なるタイミングで開始されてもよい。
また、図8に示されるように、選択ブロックの切り替えによって、次回選択ブロックがアクセス対象になると、今回選択ブロックのアクセス時に選択されていたビット線/ワード線は、非選択ワード線及び非選択ワード線になる。このような選択状態から非選択状態に変わる前回選択ブロック内のビット線/ワード線において、前回選択ブロック内のビット線/ワード線の電位が低電位(例えば、電位Vss)である場合、その前回選択ブロックに対する動作が終了した直後又は次回選択ブロックのアクセス期間になるまでの期間中に、それらのビット線/ワード線に、電位(例えば、電位VUX)の供給を開始してもよい。
以上のように、本実施形態の抵抗変化型メモリは、選択ブロックに対して動作が実行されている期間中に、非選択ブロックに対して電位が供給され、ブロックの切り替え期間及び配線の充電期間が削減される。
したがって、本発明の第1の実施形態の抵抗変化型メモリによれば、その動作特性を向上できる。
(B) 第2の実施形態
図9乃至図12を用いて、本発明の第2の実施形態に係る抵抗変化型メモリについて、説明する。尚、本実施形態において、第1の実施形態に係る抵抗変化型メモリと同じ構成要素及び同じ動作については、重複する説明を省略する。
大きな記憶容量の抵抗変化型メモリが構成された場合、メモリセルアレイ1内に設けられるブロック及びメモリセルの個数は、増大し、ビット線及びワード線の配線長も長くなる。そのため、メモリの動作時、電位が供給される非選択ビット線及び非選択ワード線の本数は多くなる。さらに、図3に示すように、ビット線−ワード線間にダイオード15が接続されている場合、ビット線−ワード線間に与えられる電圧がダイオード15に対して逆バイアス方向の電圧であっても、微弱なリーク電流が、逆バイアス状態のダイオードを経由して、ビット線−ワード線間を流れる。上記のように、大きな記憶容量の抵抗変化型メモリにおいて、多数のダイオードからのリーク電流を考慮すると、その電流量は非常に大きくなる。
そのため、抵抗変化型メモリの非選択ブロックの全てに電位を供給した場合、消費電力の増大が顕著になる場合がある。
図9乃至図12を用いて、本発明の第2の実施形態に係る抵抗変化型メモリについて、説明する。尚、本実施形態において、第1の実施形態に係る抵抗変化型メモリと同じ構成要素及び同じ動作については、重複する説明を省略する。
大きな記憶容量の抵抗変化型メモリが構成された場合、メモリセルアレイ1内に設けられるブロック及びメモリセルの個数は、増大し、ビット線及びワード線の配線長も長くなる。そのため、メモリの動作時、電位が供給される非選択ビット線及び非選択ワード線の本数は多くなる。さらに、図3に示すように、ビット線−ワード線間にダイオード15が接続されている場合、ビット線−ワード線間に与えられる電圧がダイオード15に対して逆バイアス方向の電圧であっても、微弱なリーク電流が、逆バイアス状態のダイオードを経由して、ビット線−ワード線間を流れる。上記のように、大きな記憶容量の抵抗変化型メモリにおいて、多数のダイオードからのリーク電流を考慮すると、その電流量は非常に大きくなる。
そのため、抵抗変化型メモリの非選択ブロックの全てに電位を供給した場合、消費電力の増大が顕著になる場合がある。
第2の実施形態に係る抵抗変化型メモリにおいて、メモリセルアレイ1内に設けられた複数のブロックに対して、図10に示すように、3つの動作モードが設定される。図9に示すように、ステートマシン7は、例えば、パラメータ保持部71を有する。パラメータ保持部71は、3つの動作モードにそれぞれ対応したパラメータセットを保持する。ステートマシン7は、これらの動作モードに基づいて、メモリの動作時、メモリセルアレイ1内の各ブロックBKの動作を制御する。
例えば、ステートマシン7は、選択ブロックをアクセスモード(Access mode)で駆動する。図10の(a)に示すように、アクセスモードは、選択ブロックBKSにおいて、選択ビット線及び選択ワード線に、選択電位Vacs,Vssを供給し、非選択ビット線BLU及び非選択ワード線WLUに非選択電位VUB,VUXを供給する動作モードである。
このアクセスモードにおいて、データの読み出し時には、読み出し電位Vreadが、選択電位Vacsとして用いられる。データの書き込み時には、電位Vreadと異なる電圧値又はパルス幅を有する電位が、選択電位Vacsとして用いられる。さらに、データ書き込み時においても、“0”データ又は“1”データの書き込みに応じて、異なる電圧値又はパルス幅を有する選択電位Vacsがそれぞれ用いられる。アクセスモードにおいて、書き込み又は読み出しに用いられる選択電位Vacsは、入力されたコマンド信号CMDによって、判別される。
ステートマシン7は、選択ブロックの次にアクセスの対象となる非選択ブロック(次回選択ブロック)を、スタンバイモード(Stand-by mode)で駆動する。図10の(b)に示すように、スタンバイモードは、次回選択ブロックBKNにおいて、非選択ビット線BLU’に非選択電位VUB(例えば、0V〜0.5V)を供給し、且つ、非選択ワード線WLU’に非選択電位VUX(例えば、3V〜7V)を供給する動作モードである。尚、スタンバイモードにおいて、非選択ビット線BLU’に対する供給電位は、非選択ワード線WLU’に対する非選択電位VUXと同じ大きさでもよいし、異なる大きさでもよい。
また、ステートマシン7は、次回選択ブロックを除く全ての非選択ブロックを、スリープモード(Sleep mode)で駆動する。図10の(c)に示すように、スリープモードは、次回選択ブロック以外の非選択ブロックBKRにおいて、非選択ビット線BLR及び非選択ワード線WLRに、スタンバイモードの非選択電位VUXより小さい電位(第3の非選択電位)を供給する動作モードである。例えば、スリープモードの非選択ブロックにおいて、非選択ビット線BLR及び非選択ワード線WLRの電位は、グランド電位Vss(例えば、0V〜0.5V)に設定される。この場合、スリープモードで駆動されるブロックは、実質的に電位が供給されない。
ステートマシン7は、例えば、ある動作がメモリに対して実行される場合に、入力されたアドレスの順序に基づいて、選択ブロック及び非選択ブロックに対して、アクセスモード、スタンバイモード及びスリープモードを、それぞれ割り付けて、メモリ全体の動作を制御する。
図11及び図12を用いて、第2の実施形態に係る抵抗変化型メモリの動作について説明する。図11は、本実施形態に係る抵抗変化型メモリの動作における、各ブロックの動作モードの遷移を示す模式図である。図11において、横軸に時間が示され、縦軸にブロックの状態が示されている。図12は、本実施形態に係る抵抗変化型メモリの動作を示すタイミングチャートである。
以下では、複数のブロックがあらかじめ設定された順序で選択(アクセス)されていく場合について、説明する。ここでは、ブロックA、ブロックB、・・・、ブロックE、ブロックFの順序で、選択ブロックが切り替わる。例えば、この動作に対応するパラメータも、パラメータ保持部71が、保持する。
以下では、複数のブロックがあらかじめ設定された順序で選択(アクセス)されていく場合について、説明する。ここでは、ブロックA、ブロックB、・・・、ブロックE、ブロックFの順序で、選択ブロックが切り替わる。例えば、この動作に対応するパラメータも、パラメータ保持部71が、保持する。
抵抗変化型メモリの動作中において、ステートマシン7は、アクセスモードのブロックBKSとスタンバイモードのブロックBKUとに電位を供給するように、チップ全体を制御する。
図11に示す例では、はじめに、ブロックAが、選択ブロックBKSとして、アクセスモードで駆動される。ブロックBは、非選択ブロックであるが、ブロックAの次に選択ブロックとなるので、ブロックAのアクセス期間中、次回選択ブロックBKNとしてスタンバイモードで駆動される。
また、ブロックC及びそれに続くブロックD〜Fは、次回選択ブロック(ブロックB)以降にアクセスされるブロックなので、非選択ブロックとして、スリープモードで駆動される。
このため、図12に示されるように、アクセスモードのブロックA(選択ブロック)に電位が供給される。そして、入力された選択アドレスに基づいて、ブロックA内の選択ビット線BLS及び選択ワード線WLSに、選択電位Vacs,Vssが印加され、非選択ビット線BLU及び非選択ワード線WLUに非選択電位VUB,VUXが印加される。
アクセスモードのブロックAに電位が供給されるのと同時に、スタンバイモードのブロックB(次回選択ブロック)に電位が供給される。ブロックBの非選択ビット線WLU’の全てに、非選択電位VUBが印加され、ブロックBの非選択ワード線WLU’の全てに、非選択電位VUXが印加される。選択ブロックAのアクセス期間中に、つまり、実際の動作の対象となる前に、次回選択ブロックであるブロックB内のビット線BLU’及びワード線WLU’は、印加された電位VUB,VUXによって、充電される。
また、ブロックAのアクセス期間中、スリープモードのブロックC〜Eに、電位は供給されず、ブロックC〜E内の非選択ビット線BLR及び非選択ワード線WLRは、グランド電位Vssに設定される。
このように、複数の非選択ブロックのうち、スタンバイモードの次回選択ブロックBKNのみに、高い電位VUX,VUBが供給され、残りのスリープモードの非選択ブロックには、電位が供給されないので、メモリの動作中における消費電力は低減する。
ブロックAに対するアクセスモードでの駆動が終了した後、ステートマシン7は、設定された順序に基づいて、選択ブロックを切り替える。つまり、ブロックBの状態が次回選択ブロックから現在選択ブロックBKSに遷移し、ブロックCの状態が、次回選択ブロックBKNに遷移する。ブロックC以降に動作の対象となるブロックD〜ブロックFは、非選択ブロックである。また、動作が完了したブロックAは、非選択ブロックとなる。
これによって、選択ブロックBKSとしてのブロックBは、アクセスモードで駆動され、ブロックBの選択ビット線BLS及び選択ワード線WLSに、選択電位Vacs,Vssがそれぞれ供給される。例えば、ブロックB内の非選択ワード線WLU’がブロックAのアクセス期間中に電位VUX程度に充電された状態で、ブロックB内の選択セルが駆動される。それゆえ、選択ブロックのアクセス期間中において、非選択ワード線WLUの電位レベルが、低い電位(例えば、電位Vss)から非選択電位VUXに達するまでの充電時間を削減できる。よって、配線の充電時間による遅延が生じずに、選択セルに対して、高速にアクセスできる。
次回選択ブロックとしてのブロックCに電位が供給され、ブロックC内の非選択ビット線BLU’に、非選択電位VUXが印加され、非選択ワード線WLU’に、非選択電位VUBが印加される。
また、ブロックC以降に動作の対象となるブロックD〜E及び動作が完了したブロックAは、スリープモードで駆動され、それらのブロックA,D〜Eには、電位が供給されない。つまり、ブロックA,D〜Eのビット線BLR及びワード線WLRの電位レベルは、グランド電位Vssに設定される。
また、ブロックC以降に動作の対象となるブロックD〜E及び動作が完了したブロックAは、スリープモードで駆動され、それらのブロックA,D〜Eには、電位が供給されない。つまり、ブロックA,D〜Eのビット線BLR及びワード線WLRの電位レベルは、グランド電位Vssに設定される。
ブロックBが選択ブロックとしてアクセスモードで駆動された後、ステートマシン7は、設定された順序に基づいて、選択ブロックを再度切り替える。つまり、ブロックCが、次回選択ブロックから選択ブロックとなり、ブロックCに対するアクセス期間中、ブロックCは、アクセスモードで駆動される。ブロックDは、次回選択ブロックBKNとして、スタンバイモードで駆動され、ブロックD内のビット線及びワード線は、ブロックDに供給された非選択電位VUB,VUXによって、充電される。また、ブロックA,E,F及び前回の動作サイクルでアクセスが終了したブロックBは、非選択ブロックとして電位が供給されず、スリープモードで駆動される。
以上の動作が、ステートマシン7によって、あるコマンド信号CMDに対する最後のアクセス対象のブロックが選択されるまで、繰り返し実行される。尚、最後のアクセス対象のブロックが選択されたとき、選択ブロックを除いた残りの非選択ブロックは、スリープモードで駆動されてもよい。或いは、選択ブロックを除く残りの非選択ブロックのうち、次のコマンド信号CMDに対する最初の選択ブロックが、次回選択ブロックとしてスタンバイモードで駆動されてもよい。
以上のように、本実施形態の抵抗変化型メモリにおいて、制御回路7は、選択ブロックBKSに対する動作中に、選択ブロックの次に動作対象となる非選択ブロック(次回選択ブロック)BKNのビット線及びワード線にあらかじめ電位を供給し、次回選択ブロック以外の非選択ブロックBKRのビット線及びワード線に、電位を供給しない。
これによって、本実施形態の抵抗変化型メモリは、メモリセルアレイ1の記憶容量が増大しても、メモリの動作を高速化でき、かつ、動作時の消費電力を低減できる。
これによって、本実施形態の抵抗変化型メモリは、メモリセルアレイ1の記憶容量が増大しても、メモリの動作を高速化でき、かつ、動作時の消費電力を低減できる。
これに伴って、非選択電位VUB,VUXを供給する非選択ブロックの数が減少するため、非選択電位を生成する電位供給回路8の動作の負荷が低減し、抵抗変化型メモリの動作は、安定化する。
尚、本実施形態においては、ある順序に沿ってブロックがアクセス対象になる動作(シーケンシャル動作)について、述べたが、本発明の第2の実施形態は、これに限定されない。例えば、順次入力されるランダムな選択アドレス信号に基づいて、ステートマシン7が、現在選択ブロック、次回選択ブロック及び次回以降の選択ブロック(非選択ブロック)をそれぞれ判別し、それらのブロックを、アクセスモード、スタンバイモード及びスリープモードに設定してもよい。
例えば、ブロックC、ブロックF、ブロックAの順序で、アドレス信号ADRが入力された場合、ステートマシン7は、ブロックCを現在選択ブロックと判別してアクセスモードで駆動する。ステートマシン7は、入力されたアドレス信号ADRの順序に基づいて、ブロックFを次回選択ブロックと判別してスタンバイモードで駆動し、ブロックCに対する電位の供給と同時に、ブロックFに対して電位を供給する。また、ステートマシン7は、ブロックAを非選択ブロックと判別して、スリープモードで駆動する。そして、ステートマシン7は、ブロックCに対する動作の終了後に、図11及び図12を用いて述べた動作と同様に、各ブロックの動作モードを切り替える。
このように、ランダムにブロックがアクセス対象となる動作(ランダム動作)においても、図11及び図12で述べた動作と同様の効果が得られるのは、もちろんである。
以上のように、本実施形態の抵抗変化型メモリは、動作の高速化と消費電力の低減を実現できる。
したがって、本発明の第2の実施形態の抵抗変化型メモリによれば、その動作特性を向上できる。
したがって、本発明の第2の実施形態の抵抗変化型メモリによれば、その動作特性を向上できる。
(C) 第3の実施形態
図13及び図14を用いて、本発明の第3の実施形態に係る抵抗変化型メモリについて、説明する。
図13及び図14を用いて、本発明の第3の実施形態に係る抵抗変化型メモリについて、説明する。
第2の実施形態の抵抗変化型メモリにおいては、アクセスモードの選択ブロックとスタンバイモードの非選択ブロック(次回選択ブロック)に対して、電位の供給を、同時に開始している。但し、これに限定されず、選択ブロックの動作期間中に、それぞれ異なるタイミングで、選択ブロックと次回選択ブロックとに対して、電位の供給が開始されてもよい。
図13に示すように、本実施形態の抵抗変化型メモリにおいて、ステートマシン7は、例えば、各ブロックの供給電位の状態を検知するブロック供給電位検知部75を有する。ブロック供給電位検知部75は、例えば、選択ブロック内の高い電位レベルに設定される非選択の配線(例えば、非選択ワード線)が所定の電位レベルに達しているか否かを、検知する。例えば、ブロック供給電位検知部75は、カラム制御回路2、ロウ制御回路3又は電位供給回路8の動作状況に基づいて、アクセスモードで動作しているブロック内のビット線及びワード線が所定の電位レベルに達しているか否かを検知する。但し、ブロック供給電位検知部75は、メモリセルアレイ1内のブロックに対する供給電位を直接検知してもよい。
図13及び図14に示すように、ブロック供給電位検知部75は、例えば、選択ブロックBKS内の高電位に設定される非選択の配線(非選択ワード線WLU)の電位レベルが所定の非選択電位VUXに達した場合、レディ信号RSを出力する。例えば、ステートマシン7は、パラメータ保持部71内に、レディ信号RSに対応したパラメータを保持する。
レディ信号RSは、非選択ブロックにそれぞれ対応するカラム制御回路2、ロウ制御回路3及び電位供給回路8に入力される。これらの回路2,3,8の動作は、レディ信号RSに基づいて、制御される。本実施形態においては、説明の簡単化のため、レディ信号RSに基づいて制御される非選択ブロックを、スタンバイモードの非選択ブロック(次回選択ブロック)とする。但し、メモリセルアレイ1内の全ての非選択ブロックが、レディ信号RSに基づいて、制御されてもよいのはもちろんである。
レディ信号RSが入力されたカラム制御回路2、ロウ制御回路3及び電位供給回路8のそれぞれは、スタンバイモードの非選択ブロック(次回選択ブロック)BKNに対して、電位の供給を開始する。そして、次回選択ブロック内のワード線は、非選択電位VUXに達するまで、充電される。図14に示すように、選択ブロック内の非選択ワード線の電位レベルが非選択電位VUXに達した後に、次回選択ブロック内のワード線に電位が供給されるように、制御される。
以上のように、制御信号(レディ信号)RSを用いて、アクセスモードで駆動されるブロック及びスタンバイモードで駆動されるブロックのそれぞれに対して、電位を供給するタイミングを異ならせることもできる。
これによって、メモリの動作中における電位供給回路8などの、回路の動作に対する負荷を軽減でき、抵抗変化型メモリの動作を安定化できる。
以上のように、本発明の第3の実施形態の抵抗変化型メモリによれば、メモリの動作特性を向上できる。
(D) 変形例
図15乃至図18を用いて、本発明の第1及び第2の実施形態に係る抵抗変化型メモリの変形例について、説明する。
図15乃至図18を用いて、本発明の第1及び第2の実施形態に係る抵抗変化型メモリの変形例について、説明する。
図15は、メモリセルアレイ1の回路構成の変形例を示している。
第1乃至第3の実施形態の抵抗変化型メモリにおいて、選択ブロックに対する動作時に選択セルが接続されているダイオードに対して順バイアス方向の電圧(電位差)が印加され、非選択セルが接続されたダイオードに対して逆バイアス方向の電圧が印加されていればよい。それゆえ、抵抗変化型記憶素子11と非オーミック素子15とを含む直列回路10’は、図15に示される内部構成を有してもよい。図15に示されるように、抵抗変化型記憶素子11の一端はワード線WLjに接続され、抵抗変化型記憶素子11の他端はダイオード15の一端(カソード)に接続され、ダイオード15の他端(アノード)はビット線BLiに接続されている。
抵抗変化型記憶素子11及びダイオード15が、ビット線BLiとワード線WLjとに対して、図15に示される接続関係を有していても、図7又は図10に示されるのと同様に、ビット線及ワード線に電位を供給して、抵抗変化型記憶素子11を駆動でき、第1乃至第3の実施形態で述べた抵抗変化型メモリの動作を実行できる。
尚、メモリセルアレイ1の内部構成は、図3及び図15に示される構成に限定されず、第1及び第3の実施形態で述べたメモリの動作と同様の動作が実行できれば、ビット線及びワード線に対する抵抗変化型記憶素子及びダイオードの接続関係は、適宜変更されてもよい。これに伴って、メモリセルアレイ1の内部構成に応じて、選択ブロック及び非選択ブロック内のビット線及びワード線に供給される電位の関係も、適宜変更されるのは、もちろんである。
図16は、抵抗変化型メモリのメモリセルアレイ1内に設定されるブロックの変形例を示している。例えば、メモリセルアレイ1内に設けられる領域は、x−y方向に分割されるのに加えて、z方向に対してさらに分割されてもよい。
図16に示す例では、1つのブロックBK内に、複数の領域(以下、サブブロックsbkとよぶ)が、さらに設定されている。図16に示されるメモリセルアレイ1の構成において、ブロックBK及びサブブロックsbkの動作モードに応じて、図7又は図10に示される供給電位が、選択ブロック及び非選択ブロック(次回選択ブロック)内の所定のサブブロックに、それぞれ供給されてもよい。
このように、メモリセルアレイ1を3次元に分割した領域を制御単位とし、それらの制御単位に、第1乃至第3の実施形態で述べた構成及び動作を用いて、電位をそれぞれ供給することで、さらに、消費電力を低減できる。
尚、1つのブロック内に、複数のサブブロックsbkを設けるのではなく、1つのブロックが、x方向、y方向及びz方向に分割された1つの領域でもよい。また、1つのブロックが、メモリセルアレイ1内において、y方向に分割されずに、x方向及びz方向に分割された領域でもよいし、x方向に分割されずに、y方向及びz方向に分割された領域でもよい。
図17は、メモリセルアレイ1の構造の変形例を示している。3次元構造のメモリセルアレイにおいて、図17に示すように、ビット線BL/メモリプラグ(直列回路)10/ワード線WLからなる層を1つの単位とした場合、メモリセルアレイ1は、複数の層が、層間絶縁膜85を介して、交互に積層された構造でもよい。図17に示されるメモリセルアレイ1において、1つの配線に接続される抵抗変化型記憶素子11の個数は、図3に示されるメモリセルアレイの構造の半分になる。そのため、図17に示されるメモリセルアレイ1は、配線70,79の寄生容量及び寄生抵抗を低減でき、高速動作が実現でき、動作の信頼性も向上できる。例えば、ビット線BL/積層体(直列回路)10/ワード線WLから構成される1つの層を、図16に示される1つのサブブロックsbkに対応させてもよい。
図18は、抵抗変化型記憶素子11の変形例を示している。図18に示される抵抗変化型記憶素子11は、例えば、PCRAMに用いられる。PCRAMにおいて、抵抗変化型記憶素子11は、記憶層12及び2つの電極71,73に加え、ヒーター層19をさらに有する。PCRAMの書き込み動作は、ビット線−ワード線間に電位差を設けて、抵抗変化型記憶素子1に電流を流し、その電流によって生じるジュール熱を利用して、抵抗変化型記憶素子11の抵抗状態を変化させてもよい。
PCRAMにおいて、記憶層12は、相変化材料から構成され、与えられた熱に応じて、結晶状態と非晶質状態とに設定される。記憶層12の材料としては、Ge−Sb−Te、In−Sb−Te、Ag−In−Sb−Te、Ge−Sn−Teなどのカルコゲン化合物(カルコゲナイド)を挙げることができる。これらの材料は、高速スイッチング性、繰返し記録の安定性、高信頼性を確保する上で望ましい。
ヒーター層19は、記憶層12の底面に接し、記憶層12と下部電極71との間に設けられている。記憶層12とヒーター層19との接触面積は、記憶層12の底面の面積より小さいことが望ましい。これは、ヒーター層19と記憶層12との接触部分を小さくすることで加熱部分を小さくし、書き込み電流又は電圧を低減するためである。ヒーター層19は、導電性材料からなり、例えば、TiN、TiAlN、TiBN、TiSiN、TaN、TaAlN、TaBN、TaSiN、WN、WAlN、WBN、WSiN、ZrN、ZrAlN、ZrBN、ZrSiN、MoN、Al、Al−Cu、Al−Cu−Si、WSi、Ti、Ti−W、及びCuのうち、いずれか1つが用いられることが望ましい。また、ヒーター層81は、後述する下部電極11と同じ材料であってもよい。
下部電極71の面積は、ヒーター層12の面積より大きい。上部電極15は、例えば、記憶層73の平面形状と同じである。下部電極71及び上部電極73の材料は、たとえば、タンタル(Ta)、モリブデン(Mo)、タングステン(W)などの高融点金属である。
記憶層12に供給されるパルス電流の大きさ及びパルス電流のパルス幅が制御されることで、加熱温度及び加熱時間が変化される。加熱時間及び加熱時間の変化に応じて、記憶層12は、結晶状態又は非晶質状態に変化する。具体的には、データの書き込み時、下部電極71と上部電極73との間に電圧又は電流が印加され、記憶層12及びヒーター層19を介して、上部電極73から下部電極71に電流が流される。記憶層12がその融点付近まで加熱されると、記憶層12は非晶質相(高抵抗相)に変化し、電圧又は電流の供給が停止されても、記憶層12は非晶質状態を維持する。
一方、下部電極71と上部電極73との間に電圧又は電流が印加され、記憶層82が結晶化に適した温度付近まで加熱される。すると、記憶層12は結晶相(低抵抗相)に変化し、電圧又は電流の供給が停止されても、結晶状態を維持する。
記憶層12を結晶相に変化させる場合は、非晶質状態に変化させる場合と比べて、記憶層12に印加される電流パルスの電流値は小さく、かつ電流パルスの幅は大きく設定される。
このように、下部電極71と上部電極73との間に電圧又は電流を印加して記憶層12を加熱することで、記憶層12の抵抗値は変化する。
記憶層12が結晶相であるか、非晶質相であるかは、下部電極71と上部電極73との間に記憶層82が結晶化も非晶質化も生じない程度の低電圧又は低電流を印加し、下部電極71と上部電極73との間の電圧又は電流を読み取ることによって、判別される。このため、低抵抗状態及び高抵抗状態を“0”データ及び“1”データに対応させることで、抵抗変化型記憶素子11から1ビットデータを読み出すことができる。
図15乃至図18に示した変形例を、第1乃至第3の実施形態で述べた抵抗変化型メモリに用いても、第1乃至第3の実施形態で述べた動作と実質的に同じ動作が実行できる。
したがって、図15乃至図18に示される本発明の実施形態の変形例においても、第1乃至第3の実施形態と同様に、抵抗変化型メモリの動作特性を向上できる。
[その他]
本発明の第1乃至第3の実施形態の抵抗変化型メモリにおいて、その動作の制御単位として、ブロックBKを例に挙げて説明したが、MAT(マット)、セクタ又はメモリレイヤーとよばれる単位を制御単位に用いた抵抗変化型メモリにおいても、選択された制御単位に対して電位を供給するのと同時に、非選択の制御単位に対して電位を供給することで、本発明の第1乃至第3の実施形態と同様の効果が得られるのは、もちろんである。
本発明の第1乃至第3の実施形態の抵抗変化型メモリにおいて、その動作の制御単位として、ブロックBKを例に挙げて説明したが、MAT(マット)、セクタ又はメモリレイヤーとよばれる単位を制御単位に用いた抵抗変化型メモリにおいても、選択された制御単位に対して電位を供給するのと同時に、非選択の制御単位に対して電位を供給することで、本発明の第1乃至第3の実施形態と同様の効果が得られるのは、もちろんである。
本発明の実施形態においては、クロスポイント型のメモリセルアレイを例に挙げて説明したが、これに限定されない。例えば、2つのビット線間に、抵抗変化型記憶素子と電界効果トランジスタの電流経路が直列接続され、電界効果トランジスタのゲートにワード線が接続された構造(1トランジスタ+1セル構造)のメモリセル、または、1つの抵抗変化型素子に対して2つの電界効果トランジスタが接続された構造(2トランジスタ+1セル構造)のメモリセルによって、メモリセルアレイが構成されてもよい。
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
1:メモリセルアレイ、2:カラム制御回路、3:ロウ制御回路、4:コマンドインターフェイス、5:データ入出力バッファ、6:アドレスバッファ、7:制御回路(ステートマシン)、8:電位供給回路(パルスジェネレータ)、BK:ブロック、11:抵抗変化型記憶素子、15:非オーミック素子(ダイオード)、71:パラメータ保持部。
Claims (5)
- 複数のブロックが設けられるメモリセルアレイと、
前記複数のブロック内に設けられ、抵抗状態の変化に応じてデータを記憶する複数の抵抗変化型記憶素子と、
前記複数のブロック内に設けられ、第1の方向に延在し、前記複数の抵抗変化型記憶素子にそれぞれ接続される複数の第1の配線と、
前記複数のブロック内に設けられ、第2の方向に延在し、前記複数の抵抗変化型記憶素子にそれぞれ接続される複数の第2の配線と、
前記複数のブロックにおいて、動作の対象となる選択ブロック及び前記選択ブロックを除く複数の非選択ブロックの状態を、それぞれ制御する制御回路と、を具備し、
前記制御回路は、前記選択ブロックを動作させている期間中に、少なくとも1つの前記非選択ブロック内の前記第1及び第2の配線に電位を供給する、ことを特徴とする抵抗変化型メモリ。 - 前記第1及び第2の配線に電位が供給される前記非選択ブロックは、前記選択ブロックの次に動作の対象となる次回選択ブロックである、ことを特徴とする請求項1に記載の抵抗変化型メモリ。
- 前記制御回路が前記選択ブロックを動作させている期間中、前記制御回路は、前記次回選択ブロックを除く非選択ブロック内の前記複数の第1及び第2の配線に電位を供給しない、ことを特徴とする請求項2に記載の抵抗変化型メモリ。
- 前記制御回路は、前記選択ブロック内の前記第1及び第2の配線が所定の電位に達したのを検知して、前記非選択ブロック内の前記第1及び第2の配線に対して、電位の供給を開始する、ことを特徴とする請求項1乃至3のいずれか1項に記載の抵抗変化型メモリ。
- 前記複数のブロックは、あらかじめ設定された順序で前記選択ブロック及び非選択ブロックが切り替わる、ことを特徴とする請求項1乃至4のいずれか1項に記載の抵抗変化型メモリ。
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