JP2015138565A - 半導体記憶装置 - Google Patents

Abstract

【課題】可変抵抗素子を含む立体構造型の半導体記憶装置において、リセット動作を効率的に行うこと。
【解決手段】基板２０の表面に対し垂直な第１方向に延在すると共に、基板２０の表面と平行な第２方向に所定ピッチをもって配列された複数の第１配線ＢＬと、第２方向に延在すると共に、第１方向に所定ピッチをもって配列された複数の第２配線ＷＬと、第１配線ＢＬと第２配線ＷＬとの交差部に設けられ、可変抵抗素子ＶＲを含むメモリセルＭＣと、複数の第２配線ＷＬの間に、第２方向に延在して設けられた第３配線４６と、第１配線ＢＬ及び第２配線ＷＬを介してメモリセルＭＣに電圧を印加することで、可変抵抗素子ＶＲの抵抗値を変化させる第１動作と、第３配線４６を用いてメモリセルＭＣに熱を供給する第２動作と、を実行可能な制御回路１４と、を備えることを特徴とする半導体記憶装置。
【選択図】図３

Description

本明細書に記載の実施形態は、半導体記憶装置に関する。

従来から、電圧の印加により抵抗値が変化する可変抵抗素子を含む半導体記憶装置が提案されている。可変抵抗素子は、セット動作（書き込み動作）によりその抵抗値を下げることができ、リセット動作（消去動作）によりその抵抗値を上げることができる。また、従来から、基板に対し垂直方向に配線を形成した立体構造型のメモリセルアレイを含む半導体記憶装置が知られている。

特開２０１３−１２０６１８号公報

本明細書に記載された実施形態は、可変抵抗素子を含む立体構造型の半導体記憶装置において、リセット動作を効率的に行うことを目的とする。

一実施形態に係る半導体記憶装置は、基板表面に対し垂直な第１方向に延在すると共に、前記基板表面と平行な第２方向に所定ピッチをもって配列された複数の第１配線と、前記第２方向に延在すると共に、前記第１方向に所定ピッチをもって配列された複数の第２配線と、前記第１配線と前記第２配線との交差部に設けられ、可変抵抗素子を含むメモリセルと、前記複数の第２配線の間に、前記第２方向に延在して設けられた第３配線と、前記第１配線及び前記第２配線を介して前記メモリセルに電圧を印加することで、前記可変抵抗素子の抵抗値を変化させる第１動作と、前記第３配線を用いて前記メモリセルに熱を供給する第２動作と、を実行可能な制御回路と、を備えることを特徴とする半導体記憶装置である。

上記とは異なる一実施形態に係る半導体装置は、基板表面に対し交差する第１方向に延在する柱状の複数の第１配線と、前記複数の第１配線の間を前記基板表面に沿った第２方向に延在し、且つ前記第１方向に少なくとも２列以上設けられた複数の第２配線と、前記第１配線と前記第２配線との交差部に設けられ、可変抵抗素子を含むメモリセルと、一方が前記複数の第２配線に共通に接続され、他方が所定電位に接続されたスイッチ素子と、前記第１配線及び前記第２配線を介して前記メモリセルに電圧を印加することで前記可変抵抗素子の抵抗値を変化させる第１動作と、前記スイッチ素子をオンにすることで前記第２配線を発熱させ前記メモリセルに熱を供給する第２動作と、を実行可能な制御回路と、を備えることを特徴とする半導体記憶装置である。

第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。 第１の実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す回路図である。 第１の実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す概観斜視図である。 第１の実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す断面模式図である。 第１の実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す上面模式図である。 第１の実施形態に係る半導体記憶装置のメモリセルの構成を示す断面模式図である。 第１の実施形態に係る半導体記憶装置における種々のシミュレーション結果を示すグラフである。 第１の実施形態に係る半導体記憶装置のリセット動作時におけるシミュレーション結果を示すグラフである。 第２の実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す概観斜視図である。

以下、図面を参照して、本発明の実施形態に係る半導体記憶装置について説明する。

［第１の実施形態］
図１は、第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。当該半導体記憶装置は、メモリセルアレイ１１、ワード線ドライバ１２、ビット線ドライバ１３及び制御回路１４を備える。メモリセルアレイ１１は、互いに交差する方向に延在するビット線ＢＬ及びワード線ＷＬを含み、当該ビット線ＢＬ及びワード線ＷＬの交差部には、メモリセルＭＣが設けられている。後述するように、メモリセルＭＣは、抵抗値の高低によりデータを記憶可能な可変抵抗素子を含む。

ワード線ドライバ１２は、電圧調整回路１２１を含み、ワード線ＷＬ及び制御回路１４に接続されている。電圧調整回路１２１は、選択ワード線電圧及び非選択ワード線電圧を含む、種々の電圧を生成する。ワード線ドライバ１２は、制御回路１４から与えられたアドレスに基づき、前記の種々の電圧をワード線ＷＬに供給する。

ビット線ドライバ１３は、電圧調整回路１３１を含み、ビット線ＢＬ及び制御回路１４に接続されている。電圧調整回路１３１は、選択ビット線電圧及び非選択ビット線電圧を含む、種々の電圧を生成する。ビット線ドライバ１３は、制御回路１４から与えられたアドレスに基づき、前記の種々の電圧をビット線ＢＬに供給する。

制御回路１４は、外部のホストまたはメモリコントローラから入力されたコマンドに従い、ワード線ドライバ１２及びビット線ドライバ１３を制御する。以上の動作により、選択ワード線ＷＬ及び選択ビット線ＢＬは所定電圧を印加され、メモリセルＭＣに対してセット動作またはリセット動作が実行される。

ここで、セット動作は、メモリセルＭＣ内の可変抵抗素子（不図示）を高抵抗状態（リセット状態）から低抵抗状態（セット状態）に遷移させるための動作であり、データの書き込み動作に相当するものである。リセット動作は、メモリセルＭＣ内の可変抵抗素子を低抵抗状態（セット状態）から高抵抗状態（リセット状態）に遷移させるための動作であり、データの消去動作に相当するものである。

図２は、メモリセルアレイの構成を示す回路図である。図２において、Ｘ方向、Ｙ方向及びＺ方向は互いに直交し、Ｘ方向は紙面垂直方向である。図２に示す構造は、Ｘ方向に繰り返し設けられている。メモリセルアレイ１１は、前述のワード線ＷＬ、ビット線ＢＬ及びメモリセルＭＣ以外に、選択トランジスタＳＴｒ、グローバルビット線ＢＬ及び選択ゲート線ＳＧを含む。

ワード線ＷＬは、Ｘ方向に延在し、Ｙ方向及びＺ方向に所定ピッチをもって配列されている。図２では、Ｚ方向に配列されたワード線ＷＬのうち、選択ゲート線ＳＧに最も近い側に配置されたワード線をＷＬ１と表記し、以下同様にＷＬ２、ＷＬ３、ＷＬ４と表記するものとする。ビット線ＢＬは、Ｚ方向に延在し、Ｘ方向及びＹ方向に所定ピッチをもってマトリクス状に配置されている。メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとが交差する領域に配置され、可変抵抗素子を含んでいる。図示するように、ワード線ＷＬは、２つのメモリセルＭＣにより共有されている。

選択トランジスタＳＴｒは、ビット線ＢＬの一端とグローバルビット線ＢＬとの間に設けられている。グローバルビット線ＢＬは、Ｙ方向に延在し、Ｘ方向に所定ピッチをもって配列されている。１本のグローバルビット線ＢＬは、Ｙ方向に配列された複数の選択トランジスタＳＴｒの一端に共通接続されている。すなわち、１本のグローバルビット線ＢＬは、Ｙ方向に配列された複数のビット線ＢＬの一端に共通接続されている。

選択ゲート線ＳＧは、Ｘ方向に延在し、Ｙ方向に所定ピッチをもって配列されている。１本の選択ゲート線ＳＧは、Ｘ方向に配列された複数の選択トランジスタＳＴｒのゲートに共通接続されている。

図３は、メモリセルアレイの構成を示す概観斜視図である。図４は、図３のＺ−Ｙ平面に沿った断面図であり、図５は、図３のメモリセルアレイをＺ方向の上面側（基板と反対側）から見た平面図である。メモリセルアレイ１１は、基板２０上に積層された選択トランジスタ層３０及びメモリ層４０を含む。選択トランジスタ層３０には、複数の選択トランジスタＳＴｒが配置され、メモリ層４０には、複数のメモリセルＭＣが配置されている。

図３及び図４に示すように、選択トランジスタ層３０は、基板２０の主平面に対して垂直なＺ方向（第１方向）に、基板の側から順に積層された第１導電層３１、第１層間絶縁層３２、第２導電層３３及び第２層間絶縁層３４を含む。第１導電層３１は、グローバルビット線ＢＬとして機能し、第２導電層３３は、選択トランジスタＳＴｒのゲート及び選択ゲート線ＳＧとして機能する。また、選択トランジスタ層３０は、柱状半導体層３５及びゲート絶縁層３６を含む。柱状半導体層３５は、選択トランジスタＳＴｒのボディ（チャネル）として機能し、ゲート絶縁層３６は、選択トランジスタＳＴｒのゲート絶縁膜として機能する。

第１導電層３１は、基板２０の主平面に対して平行なＹ方向（第２方向）に延在し、Ｘ方向に所定ピッチをもって配列されている。第２導電層３３は、Ｘ方向に延在し、Ｙ方向に所定ピッチをもって配列されている。第１導電層３１及び第２導電層３３は、例えばポリシリコンにより構成することができる。

第１層間絶縁層３２は、第１導電層３１と第２導電層３３の間に設けられている。第２層間絶縁層３４は、第２導電層３３とメモリ層４０との間に設けられている。第１層間絶縁層３２及び第２層間絶縁層３４は、例えば酸化シリコン（ＳｉＯ_２）により構成することができる。

図３及び図４に示すように、柱状半導体層３５は、Ｘ方向及びＹ方向にマトリクス状に配置され、Ｚ方向に柱状に延在して形成されている。柱状半導体層３５は、第１導電層３１の上面に接すると共に、ゲート絶縁層３６を介して第２導電層３３の側面に接している。柱状半導体層３５は、例えば、基板２０側からＮ＋型半導体層３５ａ、Ｐ＋型半導体層３５ｂ及びＮ＋型半導体層３５ｃが順に積層されて構成されている。Ｎ＋型半導体層３５ａ及び３５ｃは、それぞれＮ＋型の不純物を注入されたポリシリコンにより構成され、Ｐ＋型半導体層３５ｂは、Ｐ＋型の不純物を注入されたポリシリコンにより構成されている。ゲート絶縁層３６は、例えば酸化シリコン（ＳｉＯ_２）により構成されている。

図３及び図４に示すように、メモリ層４０は、Ｚ方向に交互に積層された第３層間絶縁層４１ａ〜４１ｄ及び第３導電層４２ａ〜４２ｄを含む。第３導電層４２ａ〜４２ｄは、それぞれワード線ＷＬ１〜ＷＬ４として機能する。図５に示すように、第３導電層４２ａ〜４２ｄは、それぞれＸ方向に対向する一対の櫛歯形状を有する。第３層間絶縁層４１ａ〜４１ｄは、例えば酸化シリコン（ＳｉＯ_２）により構成することができる。第３導電層４２ａ〜４２ｄの材料については後述する。

更に、メモリ層４０は、柱状導電層４３及び可変抵抗層４４（ＶＲ）を含む。柱状導電層４３は、Ｘ及びＹ方向にマトリクス状に配置され、柱状半導体層３５の上面に接すると共に、Ｚ方向に柱状に延在して形成されている。柱状導電層４３は、ビット線ＢＬとして機能する。可変抵抗層４４は、柱状半導体層３５の側面で第３導電層４２ａ〜４２ｄとの間に形成され、データを記憶するメモリセルＭＣの一部として機能する。このように、メモリセルＭＣは、ワード線ＷＬとビット線ＢＬの交差部に設けられている。

柱状導電層４３は、高濃度に不純物をドーピングした低抵抗半導体や、あるいは、金属材料で構成することができる。これは、上で述べたように、柱状導電層３５は、選択トランジスタＳＴｒのボディ（チャネル）として機能させるために半導体である必要があるが、柱状導電層４４にはそのような機能制約がないからである。もっとも、柱状導電層３５と柱状導電層４４が異種材料であれば、その接触部には一般にヘテロ障壁やショットキー障壁からなる接触抵抗が生じてしまう。このことは、ビット線ＢＬに流しうる信号電流量を減少させ、メモリ層４０の積層数、すなわち、半導体記憶装置の記憶容量を制限してしまう。このことを考えると柱状導電層３５と柱状導電層４４は同一材料が好ましく、したがって、柱状導電層４３を構成する材料は、柱状導電層３５を構成する半導体材料を低電気抵抗化した材料が好ましいと言うことができる。上で述べたように、今、柱状導電層３５はポリシリコンとして説明しており、また、それを構成する３５ｃはＮ＋型の不純物を注入されたポリシリコンとしている。したがって、柱状導電層４３はＮ＋型不純物を高濃度に注入した、電気抵抗の低いポリシリコンであることが望ましい。

可変抵抗層４４は、例えば遷移金属を含む酸化物絶縁体により構成することができる。当該遷移金属としては、例えば、ハフニウム（Ｈｆ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）等を用いることができる。あるいは、可変抵抗層４４は、残留キャリア濃度が低く高抵抗であれば、酸化物半導体であっても構わない。当該酸化物半導体としては、例えば、酸素とガリウムとの化合物半導体である酸化ガリウム（Ｇａ２Ｏ３）や、それにＩｎやＺｎを混晶させたＩｎＧａＺｎＯ等を用いることができる。第３導電層４２は、例えば、可変抵抗層４４に含まれる遷移金属と同じ金属の単体または化合物、もしくは白金（Ｐｔ）単体により構成することができる。

また、メモリ層４０は、後述のメモリセルに対し熱を供給するための配線層４６を有する。図３及び図４に示すように、配線層４６は、第３導電層４２ａ〜４２ｄから離間して、第３層間絶縁層４１ａ〜４１ｄの内部に埋め込まれて形成され、Ｘ方向に延在している。配線層４６の機能については後段で詳述する。

メモリセルへのデータの書き込み／読み出し／消去を行う際には、選択トランジスタＳＴｒの両側に位置する選択ゲート線ＳＧに所定の電圧を印加し、当該選択トランジスタＳＴｒを導通状態とする。これにより、グローバルビット線ＢＬからビット線ＢＬに対し、書き込み／読み出し／消去のための所定電圧（例えば、接地電位）が印加される。これと同時に、ワード線ＷＬ１〜ＷＬ４のうち任意の選択ワード線に対し、所定の選択電圧（例えば、電源電圧）を印加し、その他のワード線に対しては非選択電圧（例えば、接地電位）を印加する。以上の動作により、可変抵抗層４４のうち、選択されたビット線ＢＬとワード線ＷＬに挟まれた領域に電流が流れ、データの書き込み／読み出し／消去が行われる。図４に示すように、当該領域は、それぞれ１つのメモリセルＭＣとして機能する。

データの書き込み（セット動作）は、可変抵抗層４４の抵抗値を、第１の状態（例えば、高抵抗状態）から第２の状態（例えば、低抵抗状態）に変化させることにより行う。データの消去（リセット動作）は、可変抵抗層４４の抵抗値を、第２の状態から第１の状態に変化させることにより行う。複数のメモリセルデータの読み出しの場合には、可変抵抗層４４の抵抗値は変化しない。データの消去は、複数のメモリセルをまとめたブロック単位により行ってもよい。

図６は、メモリセルの消去動作を説明するための断面模式図である。図６（ａ）〜図６（ｃ）は比較例に係る消去動作を、図６（ｄ）は第１の実施形態に係る消去動作を示す。ここでは、第３導電層４２（ワード線ＷＬ）としてＴｉＮを用い、可変抵抗層４４（ＶＲ）としてＨｆＯｘを用いた例について説明を行うが、第１の実施形態の具体的形態はこれに限定されるものではない。

図６（ａ）は、データ書き込み状態にあるメモリセルＭＣを示す。データ書き込み動作（セット動作）時においては、可変抵抗層４４に与えられた電圧の勾配に応じて、可変抵抗層４４から負に帯電した酸素イオンが遊離して、第３導電層４２（ワード線ＷＬ）側の電極に吸蔵される。そのような電圧勾配の向きとは、図６（ａ）の右側メモリセルＭＣ部に着目して言うと、可変抵抗層４４を挟むワード線ＷＬの電圧Ｖ_ＷＬと、同ビット線側の電圧Ｖ_ＢＬＲの大小関係がＶ_ＷＬ＞Ｖ_ＢＬＲであることに相当する。これにより、絶縁体である可変抵抗層４４内に酸素欠損が生成され、電流を流しやすいフィラメントが形成される。その結果、可変抵抗層４４は低抵抗状態（書き込み状態）となっている。このとき、第３導電層４２（ワード線ＷＬ）における可変抵抗層４４側の表面付近は、酸素イオンのリザーバとして機能し、酸素イオンを吸蔵および射出可能な状態となっている。

図６（ｂ）は、データの消去動作（リセット動作）が開始された状態を示す。この時の印加電圧の大小関係は、セット動作時とは逆にＶ_ＷＬ＜Ｖ_ＢＬＲである。これにより、負に帯電した酸素イオンがビット線ＢＬ側に引き寄せられ、可変抵抗層４４内に侵入して酸素欠損と対消滅を起こして酸素が遷移金属酸化物の原子配置に戻る。これにより、可変抵抗層４４内の酸素欠損が、ワード線ＷＬに近い方から順に消滅し、メモリセルＭＣが高抵抗状態（消去状態）に遷移していく。

しかし、酸素欠損の消滅が一定程度進行すると、ビット線ＢＬ側に位置する酸素欠損まで酸素イオンが届かずに、消去動作が不十分なまま終了してしまう場合がある。このことを、以下に図６（ｃ）を用いて説明する。図においては、破線で示した酸素欠損が酸素イオンと既に対消滅したもので、実線の酸素欠損がまだ残っているものであることを意味している。酸素イオンが可変抵抗層４４内を効率良く移動するためには、ジュール熱による加熱があることが好ましい。そして、そのジュール熱は、可変抵抗層４４内に限定して言えば、フィラメントを担う酸素欠損部を流れる電流が発生源である。ところが、図のように、酸素欠損が消滅したまさにその領域では、もう電流が大量に流れないためにジュール熱源としては期待できないことに注意する。すなわち、既に酸素イオンと対消滅した酸素欠損部は、もはや直接的に発熱することはなく、まだ酸素欠損が存在して大量の電流が流れうる可変抵抗層４４内の他の領域からの熱伝導による温度上昇を待たなければ、酸素イオンが効率良く移動することができない。

そこで、第１の実施形態に係る構成では、図６（ｄ）に示すように、ワード線ＷＬの上下に配置された配線層を用いて、ワード線ＷＬに対し熱の供給を行う（図中矢印）。これにより、酸素イオンが可変抵抗層４４内を、電界だけでなく熱をも駆動力として効率良く移動するために必要な高温度を確保し、メモリセルＭＣの消去動作を効率良く行うことができる。以下、この点について詳述する。

図７は、第１の実施形態に係る半導体記憶装置における種々のシミュレーション結果を示すグラフである。図７（ａ）は、可変抵抗層４４を含むメモリセルＭＣのバンド構造を示すグラフである。グラフの縦軸はエネルギーの大きさ［ｅＶ］を、横軸は膜厚［μｍ］をそれぞれ示す。本シミュレーションでは、柱状導電層４３（ビット線ＢＬ）をポリシリコン、可変抵抗層４４を厚さ３ｎｍのＨｆＯｘ、第３導電層４２（ワード線ＷＬ）をＴｉＮとした。グラフ中のＥｃは伝導帯の下端を、Ｅｖは価電子帯の上端をそれぞれ示す。中央の大きなバンドギャップ（Ｅｃ−Ｅｖ）が形成された領域が、メモリセルＭＣの可変抵抗層４４に相当する。グラフの右側は第３導電層４２（ワード線ＷＬ）側、グラフの左側は柱状導電層４３（ビット線ＢＬ）側にそれぞれ相当する。

ここで、リセット動作時における、可変抵抗層４４内の酸素イオンの移動速度は、非特許文献S.Yu, IEDM2011によれば、以下の式で示される。

ここで、ａは可変抵抗層４４のおよその格子定数［ｃｍ］、Ｔは可変抵抗層４４の格子温度［Ｋ］、ｋ_Ｂはボルツマン定数、Ｅａはイオンの活性化エネルギー［ｅＶ］、ｔ_０はイオンの振動時間［ｓ］、ｑは電荷素量、Ｆは可変抵抗層４４にかかる電界である。なお、電界Ｆは本来ベクトル量であるが、本シミュレーションでは簡略化のため膜厚方向一次元の電界で計算を行っている。

図７（ｂ）は、負方向へ向かう酸素イオンの速度を示すグラフである。縦軸は酸素イオンの速度［ｃｍ／ｓｅｃ］を、横軸は膜厚［μｍ］をそれぞれ示す。グラフ中のｖｉｏｎ３００Ｋで示す線は、第３導電層４２（ワード線ＷＬ）の温度が３００［Ｋ］の場合のイオンの移動速度を、ｖｉｏｎ４００Ｋで示す線は、第３導電層４２（ワード線ＷＬ）の温度が４００［Ｋ］の場合のイオンの移動速度をそれぞれ示す。温度が３００［Ｋ］（室温程度）の場合、イオンの移動速度は膜厚方向の位置によらず一定であるが、第３導電層４２（ワード線ＷＬ）を４００［Ｋ］まで加熱すると、イオンの移動速度が向上することが分かる。特に、熱源である第３導電層４２（ワード線ＷＬ）に近くなるほど、イオンの移動速度は大きくなっている。

図７（ｃ）は、可変抵抗層４４中の格子温度を示すグラフである。縦軸は格子温度Ｔ［Ｋ］を、横軸は膜厚［μｍ］をそれぞれ示す。図示するように、可変抵抗層４４中の格子温度は、第３導電層４２（ワード線ＷＬ）の温度を３００［Ｋ］とした場合は一定であるが、第３導電層４２（ワード線ＷＬ）の温度を４００［Ｋ］とした場合には、第３導電層４２から離れるに従い線形的に減少する形となっている。これを図７（ｂ）と併せて見ると、格子温度の減少に合わせて、酸素イオンの移動速度が低下していることが分かる。

図７（ｄ）は、ｔ＝０［ｓ］時点における酸素イオンの濃度分布と、ｔ＝１［μｓ］時点における酸素イオンの濃度分布とを示すグラフである。グラフの縦軸は酸素イオン濃度［ｃｍ^−３］を、横軸は膜厚［μｍ］をそれぞれ示す。図示するように、ｔ＝０［ｓ］の時点においては、可変抵抗層４４中に酸素イオン（Ｏｘ）は存在していない。ｔ＝１［μｓ］の時点では、第３導電層４２（ワード線ＷＬ）の温度を４００［Ｋ］場合が、第３導電層４２（ワード線ＷＬ）の温度を３００［Ｋ］とした場合に比べ、より遠くに酸素イオンが到達していることが分かる。

以上の結果から、酸素欠損の消滅に必要な酸素イオンを可変抵抗層４４に効果的に送り込むためには、可変抵抗層４４へ電圧を印加すると共に、第３導電層４２（ワード線ＷＬ）を加熱することが有効であることが推測される。

図８は、第１の実施形態に係る半導体記憶装置のリセット動作時におけるシミュレーション結果を示すグラフである。縦軸はメモリセルＭＣに流れる電流の大きさを、横軸はビット線ＢＬに印加される電圧をそれぞれ示す。印加電圧が一定以上大きくなると、図中にＯＮ電源レベルで示す書き込み状態（セット状態）から、ＯＦＦ電源レベルで示す消去状態（リセット状態）に、メモリセルの状態が切り替わるようになっている。

図８に示すように、ワード線ＷＬの温度を３００［Ｋ］、４００［Ｋ］、５００［Ｋ］と上昇させていくに従い、可変抵抗層４４へ印加する、切り替わりに必要な電圧の大きさは、４．７Ｖ、４．０５Ｖ、３．５Ｖと順に低下する。このように、ワード線ＷＬ（第３導電層４２）の温度が高いほど、低い印加電圧で効率的に消去動作を行うことができる。ただし、ワード線ＷＬの温度が６００Ｋになると、可変抵抗層４４からの酸素イオンの離脱が促進され、リセット動作を意図しているにもかかわらず、真逆の動作であるセット動作が促進されてしまうという現象が生じる。以上のことから、リセット動作時においては、ワード線ＷＬを加熱する温度は４００［Ｋ］以上とすることが好ましく、約５００［Ｋ］とすることが特に好ましいことが分かる。

以上のように、第１の実施形態に係る半導体記憶装置によれば、リセット動作（第１動作）時にワード線ＷＬに熱を供給する動作（第２動作）を併せて行うことにより、酸素イオンの移動速度を向上させ、低電圧で効率的な消去（リセット）を行うことができる。前述のように、ワード線ＷＬへの熱の供給は、ワード線ＷＬの上下に第３層間絶縁層４１を介して配置された配線層４６を用いて行う。方法としては、以下の２通りが考えられる。

第１の方法は、配線層４６の一端と他端の間に電位差を生じさせ、配線層４６を発熱させることにより、その熱を第３層間絶縁層４１を介して熱伝導させることで、ワード線ＷＬ（第３導電層４２）を加熱する方法である。この方法を用いる場合、配線層４６の抵抗値を高めて発熱しやすくするように、配線層４６の材質、断面積、長さ等を適宜選択することが好ましい。特に、配線層４６の断面積を、第３導電層４２（ワード線ＷＬ）の断面積より小さくすることが好ましい。これにより、配線層４６の電気抵抗値を増大させて発熱をしやすくすると共に、装置の小型化にも寄与することができる。

第２の方法は、配線層４６とワード線ＷＬ（第３導電層４２）との間に電位差を生じさせ、第３層間絶縁層４１を流れるトンネル電流を発生させる方法である。例えば、リセット動作時にワード線ＷＬの電位Ｖ_ＷＬを接地電位（０Ｖ）に設定し、配線層４６を負の電圧に設定することが考えられる。これにより、配線層４６からワード線ＷＬに向かって注入される電子（−ｅ）がワード線ＷＬ内で散乱を受けて運動エネルギーを失い、ワード線ＷＬを構成する原子へエネルギーを与えることにより、ワード線ＷＬを加熱することができる。この第２の方法においては、注入される電子は絶縁層４１をトンネルする過程では運動エネルギーを失うような散乱を受けないため、あくまでワード線内で発熱するということに注意する。すなわち、第１の方法においては、発熱部である配線層４６から絶縁層４１を伝達した熱によって、ワード線ＷＬ（第３導電層４２）は間接的に昇温されるのに対し、この第２の方法においては、ワード線ＷＬ（第３導電層４２）自身が発熱部であって直接的に昇温する。

上で説明したように、第１の方法においては、配線層４６が発熱部となる。したがって、第１の方法を実施する場合の配線層４６の材料としては、熱伝導率が高く、耐熱性に優れた材料を用いることが好ましい。例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、またはこれらを含む化合物を用いることができる。また、チタンナイトライド（ＴｉＮ）を用いることも可能である。一方、これも上で説明したように、第２の方法においては、配線層４６は発熱部とはならない。ワード線ＷＬ（第３導電層４２）から配線層４６方向へ伝達する熱による、配線層４６の間接的な昇温はあるものの、必ずしも高熱伝導率、高耐熱性を有する材料でなくて良い。むしろ、配線層４６に負電圧を印加する際に、配線層４６内部で余計な電圧降下が起こって、配線層４６のカソード（電子注入源）としての役目を妨げないように、電気抵抗が小さい材料が望ましい。したがって、第２の方法を実施する場合の配線層４６の材料としては、上で述べた第１の方法における材料に加えて、それらよりも融点は低い（耐熱性は悪い）が電気抵抗は低い材料、例えば、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）を用いることができる。

上述の第１の方法及び第２の方法のいずれを採用した場合でも、ワード線ＷＬの温度上昇を介して可変抵抗層４４を高温にすることで、酸素イオンの移動速度を向上させ、リセット動作を効率的に行うことができる。以上は、図６（ａ）−（ｄ）に記載の右側のメモリセルＭＣのリセット動作の状況に関して説明したが、同、左側のメモリセルＭＣも同時にリセットしたい場合はＶ_ＷＬ＜Ｖ_ＢＬＬ＝Ｖ_ＢＬＲを満たす電圧を印加すれば、ワード線ＷＬの温度上昇の効果と、ワード線ＷＬと可変抵抗層４４を隔てて配置されたビット線ＢＬとの間の電界の効果により、左側のメモリセルＭＣを、右側と同様に対称的にリセット動作させることが可能である。逆に、左側のメモリセルＭＣを同時にリセットしたくない場合は、Ｖ_ＢＬＬ≦Ｖ_ＷＬ＜Ｖ_ＢＬＲを満たす電圧を印加すれば、負に帯電した酸素イオンが電界効果によってワード線ＷＬから左側抵抗変化膜４４へ優先的に流れ込むことはないため、右側のメモリセルＭＣを優先的にリセットできる。

［第２の実施形態］
第２の実施形態は、ワード線間に配線層を設けない例である。

図９は、第２の実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す概観斜視図である。第１の実施形態（図３）と共通する部分については、詳細な説明を省略する。図示するように、第２の実施形態に係るメモリセルアレイ１１では、ワード線ＷＬ１〜ＷＬ４の一端が、スイッチ素子５０を介して接地電位に共通に接続されている。本実施例では、スイッチ素子として電界効果型のトランジスタを用いているが、他のスイッチ素子を用いることも可能である。

第２の実施形態に係る半導体装置においては、リセット動作（第１動作）時にスイッチ素子５０をオンにすることで、ワード線ＷＬ１〜ＷＬ４内に電圧勾配を生成する（第２動作）。これにより、ワード線ＷＬを発熱させ、メモリセルＭＣにジュール熱を供給することが可能となる。その結果、第１の実施形態と同じように、酸素イオンの移動速度を向上させ、リセット動作を効率的に行うことができる。本実施例では、スイッチ素子の一端を接地電位としたが、上記のようにリセット動作時において、ワード線ＷＬ内に電圧勾配を形成することのできる電位であれば、他の電位を用いることも可能である。

［その他の実施形態］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１１…メモリセルアレイ、１２…ワード線ドライバ、１３…ビット線ドライバ、１４…制御回路、２０…基板、３０…選択トランジスタ層、３１…第１導電層、３２…第１層間絶縁層、３３…第２導電層、３４…第２層間絶縁層、３５…柱状半導体層、３６…ゲート絶縁層、４０…メモリ層、４１…第３層間絶縁層、４２…第３導電層、４３…柱状導電層、４４…可変抵抗層、４６…配線層、５０…スイッチ素子

Claims (9)

1. 基板表面に対し垂直な第１方向に延在すると共に、前記基板表面と平行な第２方向に所定ピッチをもって配列された複数の第１配線と、
   前記第２方向に延在すると共に、前記第１方向に所定ピッチをもって配列された複数の第２配線と、
   前記第１配線と前記第２配線との交差部に設けられ、可変抵抗素子を含むメモリセルと、
   前記複数の第２配線の間に、前記第２方向に延在して設けられた第３配線と、
   前記第１配線及び前記第２配線を介して前記メモリセルに電圧を印加することで、前記可変抵抗素子の抵抗値を変化させる第１動作と、前記第３配線を用いて前記メモリセルに熱を供給する第２動作と、を実行可能な制御回路と、
   を備えることを特徴とする半導体記憶装置。
2. 前記制御回路は、前記第２動作において、前記第２配線と前記第３配線との間に電位差を生じさせることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記制御回路は、前記第２動作において、前記第３配線の一端と他端との間に電位差を生じさせることを特徴とする請求項１に記載の半導体記憶装置。
4. 前記第３配線の断面積は、前記第２配線の断面積より小さいことを特徴とする請求項３に記載の半導体記憶装置。
5. 前記第３配線は、タングステンまたはモリブデンを含むことを特徴とする請求項１〜４のいずれか１項に記載の半導体記憶装置。
6. 基板表面に対し交差する第１方向に延在する柱状の複数の第１配線と、
   前記複数の第１配線の間を前記基板表面に沿った第２方向に延在し、且つ前記第１方向に少なくとも２列以上設けられた複数の第２配線と、
   前記第１配線と前記第２配線との交差部に設けられ、可変抵抗素子を含むメモリセルと、
   一方が前記複数の第２配線に共通に接続され、他方が所定電位に接続されたスイッチ素子と、
   前記第１配線及び前記第２配線を介して前記メモリセルに電圧を印加することで前記可変抵抗素子の抵抗値を変化させる第１動作と、前記スイッチ素子をオンにすることで前記第２配線を発熱させ前記メモリセルに熱を供給する第２動作と、を実行可能な制御回路と、
   を備えることを特徴とする半導体記憶装置。
7. 前記第１動作は、前記可変抵抗素子を高抵抗状態から低抵抗状態に変化させるセット動作と、前記可変抵抗素子を低抵抗状態から高抵抗状態に変化させるリセット動作と、を含み、
   前記制御回路は、前記第２動作を、前記リセット動作と同時に実行することを特徴とする請求項１〜６のいずれか１項に記載の半導体記憶装置。
8. 前記可変抵抗素子は、ハフニウム酸化物、チタン酸化物、タンタル酸化物、ジルコニウム酸化物、及びインジウムガリウム亜鉛酸化物の少なくとも１つを含むことを特徴とする請求項１〜７のいずれか１項に記載の半導体記憶装置。
9. 前記第２配線は、前記可変抵抗素子に含まれる酸化物を構成する金属単体及びその化合物、並びに白金のうち少なくとも１つを含むことを特徴とする請求項８に記載の半導体記憶装置。

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