KR20130064492A - 링 토폴로지 메모리 시스템의 동작 방법 - Google Patents

링 토폴로지 메모리 시스템의 동작 방법 Download PDF

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KR20130064492A
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memory
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웨이싱 왕
조희창
한일수
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삼성전자주식회사
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Abstract

링 토폴로지 메모리 시스템의 동작 방법이 제공된다. 메모리 시스템의 동작 방법은 링 토폴로지를 구성하는 메모리 컨트롤러, 및 제1 및 제2 메모리 장치를 포함하되, 상기 메모리 컨트롤러는 제1 링크 및 제2 링크를 통해서 상기 제1 메모리 장치와 연결되고, 상기 제2 메모리 장치는 상기 제1 링크 상에 배치되는 메모리 시스템을 제공하고, 상기 제1 메모리 장치가 제1 동작을 시작하되, 상기 제1 메모리 장치와 상기 메모리 컨트롤러 사이의 통신 경로로 상기 제1 링크가 이용되고, 상기 제1 메모리 장치가 상기 제1 동작을 완료하기 전에 상기 제2 메모리 장치가 제2 동작을 시작하되, 상기 제1 메모리 장치와 상기 메모리 컨트롤러 사이의 통신 경로는 상기 제2 링크로 변경되고, 상기 제2 메모리 장치와 상기 메모리 컨트롤러 사이의 통신 경로로 상기 제1 링크가 이용되는 것을 포함한다.

Description

링 토폴로지 메모리 시스템의 동작 방법{Method for operating memory system in ring topology}
본 발명은 링 토폴로지 메모리 시스템의 동작 방법에 관한 것이다.
eMMC 4.5 또는 UFS 1.0과 같은 플래시 메모리 표준에 따르는 메모리 시스템은, 메모리 컨트롤러와 메모리 장치가 1 대 1 매칭되는 시스템 구조(system architecture)를 가진다. 즉, 상기 메모리 시스템에서는, 하나의 메모리 컨트롤러가 하나의 메모리 장치를 제어한다.
이와 다르게, 하나의 메모리 컨트롤러와 다수의 메모리 장치가 1 대 다(多) 매칭되는 시스템 구조를 가진 메모리 시스템이 개발되고 있다. 특히, UHS-Ⅱ 1.0 표준에 따르는 메모리 시스템에서는, 하나의 메모리 컨트롤러와 다수의 메모리 장치가 링 토폴로지(ring topology)를 구성한다.
메모리 장치가 리드 동작 및 라이트 동작 중 어느 하나를 수행하기 위해서는, 메모리 장치와 메모리 컨트롤러 사이의 통신 경로가 확보되어야 한다. 그리고, 확보된 통신 경로를 통해, 데이터 또는 커맨드 등의 신호가 전송될 수 있다.
그런데, 하나의 메모리 컨트롤러와 다수의 메모리 장치가 링 토폴로지를 구성하는 메모리 시스템에서는, 다수의 메모리 장치가 동시에 동작을 수행해야 하는 경우가 있다. 이 경우, 특정 메모리 장치의 동작이 완료되기 전에, 다른 메모리 장치가 새로운 동작을 수행하기 위해 메모리 컨트롤러와의 통신 경로를 확보하는데 어려움이 있을 수 있다. 그러므로, 특정 메모리 장치의 동작이 완료될 때까지, 다른 메모리 장치의 새로운 동작의 수행이 지연될 수 있다. 이 때문에, 메모리 시스템의 전반적인 동작의 처리 속도가 감소될 수 있다.
본 발명이 해결하려는 과제는, 동작의 처리 속도가 높아진 링 토폴로지 메모리 시스템의 동작 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 메모리 시스템의 동작 방법의 일 실시예는 링 토폴로지를 구성하는 메모리 컨트롤러, 및 제1 및 제2 메모리 장치를 포함하되, 상기 메모리 컨트롤러는 제1 링크 및 제2 링크를 통해서 상기 제1 메모리 장치와 연결되고, 상기 제2 메모리 장치는 상기 제1 링크 상에 배치되는 메모리 시스템을 제공하고, 상기 제1 메모리 장치가 제1 동작을 시작하되, 상기 제1 메모리 장치와 상기 메모리 컨트롤러 사이의 통신 경로로 상기 제1 링크가 이용되고, 상기 제1 메모리 장치가 상기 제1 동작을 완료하기 전에 상기 제2 메모리 장치가 제2 동작을 시작하되, 상기 제1 메모리 장치와 상기 메모리 컨트롤러 사이의 통신 경로는 상기 제2 링크로 변경되고, 상기 제2 메모리 장치와 상기 메모리 컨트롤러 사이의 통신 경로로 상기 제1 링크가 이용되는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 메모리 시스템의 동작 방법의 다른 실시예는 다중 링 토폴로지를 구성하는 메모리 컨트롤러, 및 제1 내지 제3 메모리 장치를 포함하되, 상기 메모리 컨트롤러는 제1 방향성을 갖는 제1 링형 링크와, 제2 방향성을 갖는 제2 링형 링크와 연결되고, 상기 제1 내지 제3 메모리 장치는 상기 제1 및 제2 링형 링크 상에 배치되는 메모리 시스템을 제공하고, 상기 제1 및 제2 메모리 장치가 각각 제1 및 제2 동작을 시작하되, 상기 제1 메모리 장치와 상기 메모리 컨트롤러 사이의 통신 경로로 상기 제1 링형 링크가 이용되고, 상기 제2 메모리 장치와 상기 메모리 컨트롤러 사이의 통신 경로로 상기 제2 링형 링크가 이용되고, 상기 제1 및 제2 메모리 장치가 각각 제1 및 제2 동작을 완료하기 전에 상기 제3 메모리 장치가 제3 동작을 시작하되, 상기 제1 메모리 장치와 상기 메모리 컨트롤러 사이의 통신 경로는 상기 제2 링형 링크로 변경되고, 상기 제3 메모리 장치와 상기 메모리 컨트롤러 사이의 통신 경로는 상기 제1 링형 링크가 이용되는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 2는 도 1의 S1200을 설명하기 위한 순서도이다.
도 3 내지 도 6은 제1 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위해 메모리 시스템을 도시한 도면들이다.
도 7은 본 발명의 제2 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 8은 도 7의 S2200을 설명하기 위한 순서도이다.
도 9 내지 도 13은 제2 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위해 메모리 시스템을 도시한 도면들이다.
도 14는 제3 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위해 메모리 시스템을 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 해서 이용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 이용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 이용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 이용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 이용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 이용될 수 있을 것이다. 또 일반적으로 이용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 6을 참조하여, 본 발명의 제1 실시예에 따른 메모리 시스템의 동작 방법을 설명한다. 도 1은 본 발명의 제1 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다. 도 2는 도 1의 S1200을 설명하기 위한 순서도이다. 도 3 내지 도 6은 제1 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위해 메모리 시스템을 도시한 도면들이다.
우선, 도 1 및 도 3을 참조하여, 링 토폴로지 메모리 시스템(1)을 제공한다(S1000).
메모리 시스템(1)은, 링 토폴로지(ring topology)를 구성하는 메모리 컨트롤러(10), 제1 메모리 장치(100), 및 제2 메모리 장치(200)를 포함한다. 메모리 컨트롤러(10)는 제1 링크(20) 및 제2 링크(30)를 통해서 제1 메모리 장치(100)와 연결될 수 있다. 그리고, 제2 메모리 장치(200)는 제1 링크(20) 상에 배치될 수 있다.
메모리 시스템(1)은, 하나의 메모리 컨트롤러와 다수의 메모리 장치가 1 대 다(多) 매칭되는 시스템 구조(system architecture)를 가질 수 있으며, 메모리 컨트롤러(10)가 제1 및 제2 메모리 장치(100, 200)를 제어할 수 있다. 그리고, 제1 및 제2 메모리 장치(100, 200)는 플래시 메모리 장치일 수 있지만, 이에 제한되지 않는다.
제1 링크(20)는 메모리 컨트롤러(10)와 제1 메모리 장치(100) 사이의 통신 경로로 정의될 수 있다. 제1 링크(20)는 제1 서브 링크(20-1) 및 제2 서브 링크(20-2)를 포함할 수 있다. 그리고, 제1 서브 링크(20-1)는 메모리 컨트롤러(10)와 제2 메모리 장치(200) 사이의 통신 경로로 정의될 수 있고, 제2 서브 링크(20-2)는 제1 메모리 장치(100)와 제2 메모리 장치(200) 사이의 통신 경로로 정의될 수 있다. 다만, 본 발명의 메모리 시스템(1)은 도 3에 의해 제한되지 않으며, 제1 및 제2 서브 링크(20-2)는 각각 다수의 서브 링크를 포함할 수도 있다. 또한, 제1 및 제2 서브 링크(20-2) 상에 각각 다른 메모리 장치가 위치할 수도 있다.
제2 링크(30)는 메모리 컨트롤러(10)와 제1 메모리 장치(100) 사이의 통신 경로로 정의될 수 있지만, 제2 링크(30)와 제1 링크(20)는 서로 다른 통신 경로이다. 제2 링크(30)는 제1 링크(20)와 유사하게 다수의 서브 링크를 포함할 수도 있다. 또한, 제2 링크(30) 상에 다른 메모리 장치가 위치할 수도 있다.
메모리 시스템(1)에서, 메모리 컨트롤러(10), 제1 및 제2 메모리 장치(100, 200)는 반 이중 통신(half duplex communication)을 할 수 있다. 즉, 제1 및 제2 링크(30)는 반 이중 통신을 위한 통신 경로일 수 있으며, 하나의 링크는 한 번에 하나의 신호를 전송할 수 있다. 다만, 이에 제한되지 않고, 메모리 시스템(1)은 전 이중 통신(full duplex communication)을 할 수도 있지만, 전 이중 통신에 대하여는 본 발명의 제2 실시예에 따른 메모리 시스템의 동작 방법에서 설명하도록 한다.
이어서, 도 1 및 도 4를 참조하면, 제1 메모리 장치(100)가 제1 동작을 시작한다(S1100).
구체적으로, 제1 메모리 장치(100)가 제1 동작을 시작하되, 제1 메모리 장치(100)와 메모리 컨트롤러(10) 사이의 통신 경로(1000-1)로 제1 링크(20)가 이용될 수 있다. 제1 동작은 리드 동작 및 라이트 동작 중 어느 하나일 수 있지만, 도 4에는 제1 동작이 라이트 동작인 경우가 도시되었다. 예컨대, 메모리 컨트롤러(10)는 제1 링크(20)를 통해 제1 방향(예컨대, 반시계 방향)을 따라 제1 메모리 장치(100)에 라이트될 데이터를 전송하고, 제1 메모리 장치(100)는 전송된 데이터에 따라 제1 동작(예컨대, 라이트 동작)을 수행할 수 있다.
이어서, 도 1 및 도 6을 참조하면, 제1 동작을 위한 통신 경로(1000-2)가 변경되고, 제1 메모리 장치(100)가 제1 동작을 완료하기 전에 제2 메모리 장치(200)가 제2 동작을 시작한다(S1200).
구체적으로, 제1 메모리 장치(100)가 제1 동작을 수행하되, 제1 메모리 장치(100)와 메모리 컨트롤러(10) 사이의 통신 경로(1000-2)가 변경될 수 있다. 예컨대, 제1 메모리 장치(100)와 메모리 컨트롤러(10) 사이의 통신 경로(1000-2)로 제2 링크(30)가 이용될 수 있다. 제1 메모리 장치(100)와 메모리 컨트롤러(10) 사이의 통신 경로(1000-2)가 변경됨에 따라, 데이터의 전송방향도 변경될 수 있다. 예컨대, 메모리 컨트롤러(10)는 제2 링크(30)를 통해 제2 방향(예컨대, 시계 방향)을 따라 제1 메모리 장치(100)에 라이트될 데이터를 전송할 수 있다.
그리고, 제1 메모리 장치(100)가 제1 동작을 완료하기 전에 제2 메모리 장치(200)가 제2 동작을 시작하여, 제1 및 제2 동작이 동시에 수행될 수 있다. 제2 동작은 리드 동작 및 라이트 동작 중 어느 하나일 수 있으며, 도 6은 제2 동작이 라이트 동작인 경우를 설명한다. 제2 메모리 장치(200)와 메모리 컨트롤러(10) 사이의 통신 경로(1100)로 제1 링크(20)가 이용될 수 있으며, 구체적으로, 제1 링크(20)의 일부인 제1 서브 링크(20-1)가 이용될 수 있다.
도 4 및 도 6을 참조하여, 본 발명의 제1 실시예에 따른 메모리 시스템(1)의 효과를 설명한다.
도 4를 참조하면, 제1 메모리 장치(100)가 제1 동작을 수행하면서, 제1 메모리 장치(100)와 메모리 컨트롤러(10)의 통신 경로(1000-1)로 제1 링크(20)를 이용한다. 제2 메모리 장치(200)는 제1 및 제2 서브 링크(20-1, 20-2)를 이용하여 통신을 할 수 있지만, 제1 및 제2 서브 링크(20-1, 20-2)는 제1 동작을 위한 통신 경로(1000-1)로 이용되고 있다. 그러므로, 제2 메모리 장치(200)는 메모리 컨트롤러(10)와 통신할 수 있는 경로를 확보할 수 없기 때문에, 리드 동작 또는 라이트 동작을 수행할 수 없었다.
그러나, 도 6을 참조하면, 제1 메모리 장치(100)와 메모리 컨트롤러(10)의 통신 경로(1000-2)로 제1 링크(20)가 아닌 제2 링크(30)가 이용되도록 변경되었다. 즉, 제1 동작을 위한 데이터의 전송 방향이, 제1 방향에서 제2 방향으로 변경되었다. 이에 따라, 제1 링크(20)는 더 이상 이용되지 않기 때문에, 제2 메모리 장치(200)는 제1 링크(20)의 일부인 제1 서브 링크(20-1)를 이용하여 메모리 컨트롤러(10)와 통신을 할 수 있게 되었다.
결과적으로, 본 발명의 제1 실시예에 따른 메모리 시스템(1)에 따르면, 제1 동작을 위한 데이터의 전송 방향을 변경함으로써, 제2 메모리 장치(200)가 제1 동작이 완료될 때까지 기다리지 않고, 제2 동작을 수행할 수 있다. 이에 따라, 메모리 시스템(1)의 전반적인 동작의 처리 속도가 증가될 수 있다.
다만, 도 1의 S1200은 세부적인 단계를 더 포함할 수 있으므로, 도 2 내지 도 6을 참조하여, 도 1의 S1200을 구체적으로 설명한다.
우선, 도 2 및 도 4를 참조하면, 제1 메모리 장치(100)가 제1 동작을 완료하기 전에 제2 메모리 장치(200)의 제2 동작이 실행 대기 상태에 있을 수 있다(S1210).
구체적으로, 제1 메모리 장치(100)가 제1 동작을 수행하는 중에, 메모리 컨트롤러(10)에 제2 메모리 장치(200)의 제2 동작이 요청될 수 있다.
이어서, 도 2 및 도 4를 참조하여, 메모리 컨트롤러(10)는 제2 동작을 위한 통신 경로를 이용할 수 있는지 여부에 대하여 판단할 수 있다(S1220).
제2 동작을 수행하기 위해서는, 제2 메모리 장치(200)와 메모리 컨트롤러(10) 사이의 통신 경로가 확보되어야 한다. 예컨대, 도 3을 참조하면, 제2 메모리 장치(200)와 메모리 컨트롤러(10) 사이의 통신 경로로 제1 서브 링크(20-1)가 이용될 수 있다. 또한, 제2 메모리 장치(200)와 메모리 컨트롤러(10) 사이의 통신 경로로 제2 링크(30) 및 제2 서브 링크(20-2)가 이용될 수 있다.
그러나, 도 4를 참조하면, 제1 동작이 완료되지 않았으므로, 제1 서브 링크(20-1) 및 제2 서브 링크(20-2)가 제1 메모리 장치(100)와 메모리 컨트롤러(10) 사이의 통신 경로로 이용되고 있다. 그러므로, 메모리 컨트롤러(10)는 제2 동작을 위한 통신 경로를 이용할 수 없다고 판단할 수 있다.
메모리 컨트롤러(10)가 제2 동작을 위한 통신 경로를 이용할 수 있다고 판단하는 경우에는, 해당 통신 경로를 이용하여 제2 메모리 장치(200)가 제2 동작을 수행할 수 있기 때문에, 다음 단계(S1230)를 수행하지 않는다. 다만, 도 4에 도시된 실시예에 따르면, 메모리 컨트롤러(10)가 제2 동작을 위한 통신 경로를 이용할 수 없다고 판단하기 때문에, 다음 단계(S1230)가 수행될 수 있다.
이어서, 도 2 및 도 4를 참조하여, 메모리 컨트롤러(10)는 제1 동작을 위한 통신 경로(1000-1)를 변경하면, 제2 동작을 위한 통신 경로를 이용할 수 있는지 여부에 대하여 판단할 수 있다(S1230).
구체적으로, 메모리 컨트롤러(10)는 제2 동작을 위한 통신 경로를 찾기 위한 알고리즘을 수행할 수 있다. 제1 메모리 장치(100)와 메모리 컨트롤러(10) 사이의 통신 경로(1000-1)로 제1 링크(20)가 이용되는 상황에서는 제2 동작을 위한 통신 경로를 이용할 수 없다. 그러므로, 메모리 컨트롤러(10)는, 제1 메모리 장치(100)와 메모리 컨트롤러(10) 사이의 통신 경로(1000-1)를 변경하여 제1 메모리 장치(100)와 메모리 컨트롤러(10) 사이의 신호의 전송 방향을 변경하면, 제2 동작을 위한 통신 경로의 이용이 가능해 지는지 여부를 판단할 수 있다.
링 토폴로지 구조의 네트워크에서, 두 개의 노드 사이에는 서로 다른 두 개의 통신 경로가 존재할 수 있다. 그리고, 서로 다른 두 개의 통신 경로는 서로 다른 방향으로 두 개의 노드 사이에 신호를 전송할 수 있다.
예컨대, 도 4에 도시된 바와 같이, 제1 메모리 장치(100)와 메모리 컨트롤러(10)의 통신 경로(1000-1)로 제1 링크(20)가 이용될 수 있다. 다만, 이에 제한되지 않고, 제1 메모리 장치(100)와 메모리 컨트롤러(10)의 통신 경로로 제2 링크(30)가 이용될 수 있다. 제1 메모리 장치(100)와 메모리 컨트롤러(10) 사이에서 동일한 신호가 전송되더라도, 제1 링크(20)를 이용할 때와 제2 링크(30)를 이용할 때, 신호가 전송되는 방향은 반대가 될 수 있다.
그러므로, 메모리 컨트롤러(10)는 제1 메모리 장치(100)와 메모리 컨트롤러(10) 사이의 통신 경로로 제2 링크(30)가 이용되는 경우를 가정하여, 제2 메모리 장치(200)와 메모리 컨트롤러(10) 사이의 통신 경로의 확보가 가능할지 여부에 대하여 판단할 수 있다. 이 경우, 제2 메모리 장치(200)와 메모리 컨트롤러(10) 사이의 통신 경로로 제1 서브 링크(20-1)가 이용될 수 있다.
메모리 컨트롤러(10)가 제1 동작을 위한 통신 경로를 변경하더라도, 제2 동작을 위한 통신 경로를 이용할 수 없다고 판단하는 경우에는, 제1 동작이 완료될 때까지 기다린 후에, 제2 동작을 수행할 수 있다. 다만, 도 4에 도시된 실시예에 따르면, 메모리 컨트롤러(10)가 제1 동작을 위한 통신 경로(1000-1)를 변경하면, 제2 동작을 위한 통신 경로를 이용할 수 있다고 판단하기 때문에, 다음 단계(S1240)가 수행될 수 있다.
이어서, 도 2 및 도 3을 참조하면, 제1 메모리 장치(100)는 제1 동작을 일시 중지할 수 있다(S1240).
구체적으로, 메모리 컨트롤러(10)는 제1 메모리 장치(100)로 "방향 전환 커맨드(switch direction command)"를 전송할 수 있다. 제1 메모리 장치(100)가 "방향 전환 커맨드"를 수신하면, 제1 메모리 장치(100)는 정해진 시간동안 제1 동작을 일시 중지할 수 있다. 그러므로, 제1 메모리 장치(100)와 메모리 컨트롤러(10) 사이의 신호 전송이 정해진 시간동안 일시 중지될 수 있다.
이어서, 도 2 및 도 5를 참조하면, 제1 메모리 장치(100)가 제1 동작을 재개하되, 제1 동작을 위한 통신 경로(1000-2)가 변경될 수 있다(S1250).
구체적으로, 제1 메모리 장치(100)는 "방향 전환 커맨드"를 수신한 후, 정해진 시간이 지나면, 제1 동작의 수행을 재개할 수 있다. 다만, 이에 제한되지 않고, 메모리 컨트롤러(10)가 제1 동작의 수행 재개를 위한 별도의 커맨드를 제1 메모리 장치(100)에 전송할 수도 있다.
제1 동작의 수행이 재개되면, 제1 메모리 장치(100)와 메모리 컨트롤러(10) 사이의 통신 경로(1000-2) 및 신호의 전송 방향이 변할 수 있다. 즉, 제1 메모리 장치(100)와 메모리 컨트롤러(10) 사이의 통신 경로(1000-2)로 제1 링크(20)가 아닌 제2 링크(30)가 이용될 수 있다. 그리고, 제1 동작이 라이트 동작인 경우, 제1 링크(20)를 이용하여 제1 방향으로 데이터가 전송되었던 것과는 달리, 제2 링크(30)를 이용하면 제2 방향으로 데이터가 전송될 수 있다.
이어서, 도 2 및 도 6을 참조하면, 제1 동작의 완료 전에 제2 메모리 장치(200)의 제2 동작이 시작될 수 있다(S1260).
구체적으로, 제1 메모리 장치(100)의 제1 동작의 수행되는 중에, 제2 메모리 장치(200)의 제2 동작이 시작될 수 있다. 제2 메모리 장치(200)와 메모리 컨트롤러(10) 사이의 통신 경로(1100)로 제1 링크(20)가 이용될 수 있으며, 예컨대, 제1 서브 링크(20-1)가 이용될 수 있다. 즉, 제2 링크(30)를 이용하여, 제1 메모리 장치(100)와 메모리 컨트롤러(10) 사이에 신호가 전송되는 것과 동시에, 제1 서브 링크(20-1)를 이용하여, 제2 메모리 장치(200)와 메모리 컨트롤러(10) 사이에 신호가 전송될 수 있다.
도 7 내지 도 13을 참조하여, 본 발명의 제2 실시예에 따른 메모리 시스템의 동작 방법을 설명한다. 다만, 본 발명의 제1 실시예에 따른 메모리 시스템의 동작 방법과의 차이점을 위주로 설명한다. 도 7은 본 발명의 제2 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다. 도 8은 도 7의 S2200을 설명하기 위한 순서도이다. 도 9 내지 도 13은 제2 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위해 메모리 시스템을 도시한 도면들이다.
우선, 도 7 및 도 9를 참조하여, 다중 링 토폴로지(multi-ring topology) 메모리 시스템(2)을 제공한다(S2000).
메모리 시스템(2)은, 다중 링 토폴로지를 구성하는 메모리 컨트롤러(10), 및 제1 내지 제3 메모리 장치(100, 200, 300)를 포함한다. 메모리 컨트롤러(10)는 제1 방향성을 갖는 제1 링형 링크(40)와, 제2 방향성을 갖는 제2 링형 링크(50)와 연결될 수 있다. 그리고, 제1 내지 제3 메모리 장치(100, 200, 300)는 제1 링형 링크(40) 및 제2 링형 링크(50) 상에 배치될 수 있다.
제1 링형 링크(40)는 링형 구조를 가지며, 시점과 종점이 모두 메모리 컨트롤러(10)와 연결된 통신 경로로 정의될 수 있다. 다만, 제1 링형 링크는 제1 방향성을 가지며, 제1 방향(예컨대, 반시계 방향)을 따라서 신호를 전달할 수 있다.
제1 링형 링크(40)는 제1 내지 제4 서브 링형 링크(40-1, 40-2, 40-3, 40-4)를 포함할 수 있다. 제1 서브 링형 링크(40-1)는 메모리 컨트롤러(10)와 제3 메모리 장치(300) 사이의 통신 경로로 정의될 수 있고, 제2 서브 링형 링크(40-2)는 제3 메모리 장치(300)와 제2 메모리 장치(200) 사이의 통신 경로로 정의될 수 있고, 제3 서브 링형 링크(40-3)는 제2 메모리 장치(200)와 제1 메모리 장치(100) 사이의 통신 경로로 정의될 수 있고, 제4 서브 링형 링크(40-4)는 제1 메모리 장치(100)와 메모리 컨트롤러(10) 사이의 통신 경로로 정의될 수 있다. 다만, 본 발명의 메모리 시스템(2)은 도 9에 의해 제한되지 않으며, 제1 내지 제4 서브 링형 링크(40-1, 40-2, 40-3, 40-4)는 각각 다수의 서브 링형 링크를 포함할 수도 있다. 또한, 제1 내지 제4 서브 링형 링크(40-1, 40-2, 40-3, 40-4) 상에 각각 다른 메모리 장치가 위치할 수도 있다.
제2 링형 링크(50)는 링형 구조를 가지며, 시점과 종점이 모두 메모리 컨트롤러(10)와 연결된 통신 경로로 정의될 수 있다. 다만, 제2 링형 링크는 제1 방향성과 다른 제2 방향성을 가지며, 제2 방향(예컨대, 시계 방향)을 따라서 신호를 전달할 수 있다. 제2 링형 링크(50)는 제2 방향성을 갖는다는 점에서, 제1 링형 링크(40)와 구별될 수 있다.
제2 링형 링크(50)는 제5 내지 제8 서브 링형 링크(50-1, 50-2, 50-3, 50-4)를 포함할 수 있다. 도 9에 도시된 바와 같이, 제5 내지 제8 서브 링형 링크(50-1, 50-2, 50-3, 50-4)는 메모리 컨트롤러(10) 및 제1 내지 제3 메모리 장치(100, 200, 300) 사이의 통신 경로로 각각 정의될 수 있다. 다만, 본 발명의 메모리 시스템(2)은 도 9에 의해 제한되지 않으며, 제5 내지 제8 서브 링형 링크(50-1, 50-2, 50-3, 50-4)는 각각 다수의 서브 링형 링크를 포함할 수도 있다. 또한, 제5 내지 제8 서브 링형 링크(50-1, 50-2, 50-3, 50-4) 상에 각각 다른 메모리 장치가 위치할 수도 있다.
메모리 시스템(2)에서, 메모리 컨트롤러(10), 제1 내지 제3 메모리 장치(100, 200, 300)는 전 이중 통신(full duplex communication)을 할 수 있다. 즉, 제1 및 제2 링형 링크(40, 50)는 전 이중 통신을 위한 통신 경로일 수 있다. 다만, 도 9는, 메모리 시스템(2)이 전 이중 통신을 할 수 있다는 점을 설명하기 위해서 제1 및 제2 링형 링크(40, 50)를 나누어 도시한 것일 뿐, 제1 및 제2 링형 링크(40, 50)가 반드시 물리적으로 분리될 필요는 없다. 예컨대, 도 10을 참조하면, 전 이중 통신 경로로 제9 내지 제12 서브 링형(60-1, 60-2, 60-3, 60-4)를 포함하는 하나의 링형 링크(60)가 이용될 수 있다.
이어서, 도 7 및 도 11을 참조하면, 제1 메모리 장치(100)는 제1 동작을 시작하고, 제2 메모리 장치(200)는 제2 동작을 시작한다(S2100).
구체적으로, 제1 메모리 장치(100)는 제1 동작을 시작하되, 제1 메모리 장치(100)와 메모리 컨트롤러(10) 사이의 통신 경로(2000-1)로 제1 방향성을 갖는 제1 링형 링크(40)가 이용될 수 있다. 제1 동작은 리드 동작 및 라이트 동작 중 어느 하나일 수 있지만, 도 11에는 제1 동작이 라이트 동작인 경우가 도시되었다. 예컨대, 메모리 컨트롤러(10)는 제1 내지 제3 서브 링형 링크(40-1, 40-2, 40-3)를 통해 제1 방향을 따라 제1 메모리 장치(100)에 라이트될 데이터를 전송할 수 있다.
그리고, 제2 메모리 장치(200)는 제2 동작을 시작하되, 제2 메모리 장치(200)와 메모리 컨트롤러(10) 사이의 통신 경로(2100-1)로 제2 방향성을 갖는 제2 링형 링크(50)가 이용될 수 있다. 제2 동작은 리드 동작 및 라이트 동작 중 어느 하나일 수 있지만, 도 11에는 제2 동작이 리드 동작인 경우가 도시되었다. 예컨대, 제2 메모리 장치(200)는 제7 및 제8 서브 링형 링크(50-3, 50-4)를 통해 제2 방향을 따라 메모리 컨트롤러(10)에 리드된 데이터를 전송할 수 있다.
이어서, 도 7 내지 도 13을 참조하면, 제1 동작을 위한 통신 경로(2000-2)가 변경되고, 제1 동작 및 제2 동작이 완료되기 전에 제3 메모리 장치(300)가 제3 동작을 시작한다(S2200).
구체적으로, 제1 메모리 장치(100)가 제1 동작을 수행하되, 제1 메모리 장치(100)와 메모리 컨트롤러(10) 사이의 통신 경로(2000-2)가 변경될 수 있다. 예컨대, 제1 메모리 장치(100)와 메모리 컨트롤러(10) 사이의 통신 경로(2000-2)로 제2 링형 링크(50)가 이용될 수 있다. 제2 링형 링크(50)는 제1 방향성과 다른 제2 방향성을 갖기 때문에, 제1 메모리 장치(100)와 메모리 컨트롤러(10) 사이에 신호가 전송되는 방향이, 제1 방향에서 제2 방향으로 변할 수 있다.
제2 메모리 장치(200)가 제2 동작을 수행하되, 제2 메모리 장치(200)와 메모리 컨트롤러(10)의 통신 경로(2100-1)는 변경되지 않을 수 있다. 다만, 이에 제한되지 않고, 제2 메모리 장치(200)와 메모리 컨트롤러(10)의 통신 경로(2000-1)가 변경될 수 있는데, 이에 대하여는 본 발명의 제3 실시예에 따른 메모리 시스템의 동작 방법에서 설명하도록 한다.
그리고, 제1 및 제2 메모리 장치(100, 200)가 각각 제1 및 제2 동작을 완료하기 전에 제3 메모리 장치(300)가 제3 동작을 시작하여, 제1 내지 제3 동작이 동시에 수행될 수 있다. 제3 동작은 리드 동작 및 라이트 동작 중 어느 하나일 수 있으며, 제3 동작이 라이트 동작인 경우를 설명한다. 제3 메모리 장치(300)와 메모리 컨트롤러(10) 사이의 통신 경로(2200)로 제1 링형 링크(40)가 이용될 수 있으며, 구체적으로, 제1 링형 링크(40)의 일부인 제1 서브 링형 링크(40-1)가 이용될 수 있다.
도 11 및 도 13을 참조하여, 본 발명의 제2 실시예에 따른 메모리 시스템(2)의 효과를 설명한다.
도 11을 참조하면, 제3 동작이 라이트 동작인 경우, 제3 메모리 장치(300)는 제1 링형 링크(40)의 일부인 제1 서브 링형 링크(40-1)를 이용하여 통신할 수 있으며, 또한, 제2 링형 링크(50)의 일부인 제5 내지 제 7 서브 링형 링크(50-2, 50-3, 50-4)를 이용하여 통신할 수 있다. 그러나, 제1 서브 링형 링크(40-1)는 제1 동작을 위한 통신 경로(2000-1)로 이용되고 있고, 제7 서브 링형 링크(50-3)는 제2 동작을 위한 통신 경로(2100-1)로 이용되고 있다. 그러므로, 제3 메모리 장치(300)는 메모리 컨트롤러(10)와 통신할 수 있는 경로를 확보할 수 없기 때문에, 라이트 동작을 수행할 수 없었다.
그러나, 도 13을 참조하면, 제1 메모리 장치(100)와 메모리 컨트롤러(10) 사이의 통신 경로(2000-2)로 제1 링형 링크(40)가 아닌 제2 링형 링크(50)가 이용되도록 변경되었다. 제1 링형 링크(40)가 이용되지 않고, 특히 제1 서브 링형 링크(40-1)가 이용되지 않기 때문에, 제3 메모리 장치(300)는 제1 링형 링크(40)의 일부인 제1 서브 링형 링크(40-1)를 이용하여 메모리 컨트롤러(10)와 통신을 할 수 있다. 그러므로, 제3 메모리 장치(300)는 제3 동작을 수행할 수 있게 되었다.
결과적으로, 본 발명의 제2 실시예에 따른 메모리 시스템(2)에 따르면, 제1 동작을 위한 데이터의 전송 방향을 변경함으로써, 제3 메모리 장치(300)가 제1 및 제2 동작이 완료될 때까지 기다리지 않고, 제3 동작을 수행할 수 있다. 이에 따라, 메모리 시스템(2)의 전반적인 동작의 처리 속도가 증가될 수 있다.
다만, 도 7의 S2200은 세부적인 단계를 더 포함할 수 있으므로, 도 8 내지 도 13을 참조하여, 도 7의 S2200을 구체적으로 설명할 수 있다.
우선, 도 8 및 도 11을 참조하면, 제1 및 제2 동작이 완료되기 전에 제3 메모리 장치(300)의 제3 동작이 실행 대기 상태에 있을 수 있다(S2210).
이어서, 도 8 및 도 11을 참조하여, 메모리 컨트롤러(10)는 제3 동작을 위한 통신 경로를 이용할 수 있는지 여부에 대하여 판단할 수 있다(S2220).
제3 동작을 수행하기 위해서는, 제3 메모리 장치(300)와 메모리 컨트롤러(10) 사이의 통신 경로가 확보되어야 한다. 그러나, 도 11을 참조하면, 메모리 컨트롤러(10)는 라이트 동작인 제3 동작을 위한 통신 경로를 이용할 수 없다고 판단할 수 있다.
이어서, 도 8 및 도 11을 참조하여, 제1 동작을 위한 통신 경로(2000-1)를 변경하면, 제3 동작을 위한 통신 경로를 이용할 수 있는지 여부에 대하여 판단할 수 있다(S2230). 필요에 따라서, 제2 동작을 위한 통신 경로를 변경하는 경우도 고려하여, 제3 동작을 위한 통신 경로를 이용할 수 있는지 여부에 대하여 판단할 수 있다.
도 11에 도시된 실시예에 따르면, 메모리 컨트롤러(10)가 제1 동작을 위한 통신 경로(2000-1)를 변경하면, 제3 동작을 위한 통신 경로를 이용할 수 있다고 판단하기 때문에, 다음 단계(S2240)가 수행될 수 있다.
이어서, 도 8 및 도 9를 참조하면, 제1 메모리 장치(100)은 제1 동작을 일시 중지할 수 있다(S2240).
구체적으로, 메모리 컨트롤러(10)는 제1 메모리 장치(100)로 "방향 전환 커맨드"를 전송할 수 있다. 제1 메모리 장치(100)가 "방향 전환 커맨드"를 수신하면, 제1 메모리 장치(100)는 정해진 시간동안 제1 동작을 일시 중지할 수 있다. 그러므로, 제1 메모리 장치(100)와 메모리 컨트롤러(10) 사이의 신호 전송이 정해진 시간동안 일시 중지될 수 있다.
만약, 제2 동작을 위한 통신 경로의 변경이 필요한 경우에는, 메모리 컨트롤러(10)가 제2 메모리 장치(200)로 "방향 전환 커맨드(switch direction command)"를 전송하여, 제2 메모리 장치(200)의 제2 동작을 정해진 시간동안 일시 중지시킬 수 있다.
이어서, 도 8 및 도 12를 참조하면, 제1 메모리 장치(100)가 제1 동작을 재개하되, 제1 동작을 위한 통신 경로(2000-2)가 변경될 수 있다(S2250).
제1 동작의 수행이 재개되면, 제1 메모리 장치(100)와 메모리 컨트롤러(10) 사이의 신호 전송 방향이 변할 수 있다. 즉, 제1 메모리 장치(100)와 메모리 컨트롤러(10)의 통신 경로(2000-2)로 제1 링형 링크(40)가 아닌 제2 링형 링크(50)가 이용될 수 있다. 제1 동작이 라이트 동작인 경우, 제1 링형 링크(40)를 이용하여 제1 방향으로 데이터가 전송되었던 것과는 달리, 제2 링형 링크(50)를 이용하면 제2 방향으로 데이터가 전송될 수 있다.
만약, 제2 동작을 위한 통신 경로의 변경이 필요한 경우에는, 제2 메모리 장치(200)가 제2 동작을 재개하되, 제2 동작을 위한 통신 경로가 변경될 수도 있다.
이어서, 도 8 및 도 13을 참조하면, 제1 및 제2 동작의 완료 전에 제3 메모리 장치(300)의 제3 동작이 시작될 수 있다(S2260).
구체적으로, 제1 및 제2 메모리 장치(100, 200)가 각각 제1 및 제2 동작을 수행하는 중에, 제3 메모리 장치(300)의 제3 동작이 시작될 수 있다. 제3 메모리 장치(300)와 메모리 컨트롤러(10)의 통신 경로(2200)는 제1 링형 링크(40)가 이용될 수 있으며, 예컨대, 제1 서브 링형 링크(40-1)가 이용될 수 있다.
도 7 내지 도 11, 및 도 14를 참조하여, 본 발명의 제3 실시예에 따른 메모리 시스템의 동작 방법을 설명한다. 다만, 본 발명의 제2 실시예에 따른 메모리 시스템의 동작 방법과의 차이점을 위주로 설명한다. 도 14는 제3 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위해 메모리 시스템을 도시한 도면이다.
본 발명의 제3 실시예에 따른 메모리 시스템의 동작 방법은, 제3 메모리 장치(300)의 제3 동작을 위해, 제1 동작을 위한 통신 경로의 변경뿐 아니라, 제2 동작을 위한 통신 경로의 변경도 필요한 경우를 예시하고 있다.
구체적으로, 도 14를 참조하면, 제3 동작이 리드 동작인 경우, 제1 메모리 장치(100)와 메모리 컨트롤러(10) 사이의 통신 경로(2000-2)가 제1 링형 링크(40)에서 제2 링형 링크(50)로 변경될 뿐 아니라, 제2 메모리 장치(200)와 메모리 컨트롤러(10) 사이의 통신 경로(2100-2)가 제2 링형 링크(50)에서 제1 링형 링크(40)로 변경되어야지만, 제3 메모리 장치(300)가 제8 서브 링형 링크(50-4)를 이용하여 메모리 컨트롤러(10)와 통신을 할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1, 2: 메모리 시스템
10: 메모리 컨트롤러 20: 제1 링크
20-1, 20-2: 제1 및 제2 서브 링크
30: 제2 링크
40: 제1 링형 링크
40-1 ~ 40-4: 제1 내지 제4 서브 링형 링크
50: 제2 링형 링크
50-1 ~ 50-4: 제5 내지 제8 서브 링형 링크
60: 링형 링크
60-1 ~ 60-4: 제9 내지 제 12 서브 링형 링크
100: 제1 메모리 장치 200: 제2 메모리 장치
300: 제3 메모리 장치

Claims (10)

  1. 링 토폴로지를 구성하는 메모리 컨트롤러, 및 제1 및 제2 메모리 장치를 포함하되, 상기 메모리 컨트롤러는 제1 링크 및 제2 링크를 통해서 상기 제1 메모리 장치와 연결되고, 상기 제2 메모리 장치는 상기 제1 링크 상에 배치되는 메모리 시스템을 제공하고,
    상기 제1 메모리 장치가 제1 동작을 시작하되, 상기 제1 메모리 장치와 상기 메모리 컨트롤러 사이의 통신 경로로 상기 제1 링크가 이용되고,
    상기 제1 메모리 장치가 상기 제1 동작을 완료하기 전에 상기 제2 메모리 장치가 제2 동작을 시작하되, 상기 제1 메모리 장치와 상기 메모리 컨트롤러 사이의 통신 경로는 상기 제2 링크로 변경되고, 상기 제2 메모리 장치와 상기 메모리 컨트롤러 사이의 통신 경로로 상기 제1 링크가 이용되는 것을 포함하는 메모리 시스템의 동작 방법.
  2. 제1 항에 있어서,
    상기 제1 메모리 장치와 상기 메모리 컨트롤러 사이의 통신 경로로 상기 제1 링크가 이용되면, 상기 제1 메모리 장치와 상기 메모리 컨트롤러 사이의 신호는 제1 방향을 따라 전송되고,
    상기 제1 메모리 장치와 상기 메모리 컨트롤러 사이의 통신 경로가 상기 제2 링크로 변경되면, 상기 제1 메모리 장치와 상기 메모리 컨트롤러 사이의 신호는 상기 제1 방향과 다른 제2 방향을 따라 전송되는 메모리 시스템의 동작 방법.
  3. 제1 항에 있어서,
    상기 제1 메모리 장치와 상기 메모리 컨트롤러 사이의 통신 경로는, 상기 제2 메모리 장치가 상기 제2 동작을 시작하기 전에 상기 제2 링크로 변경되는 메모리 시스템의 동작 방법.
  4. 제3 항에 있어서,
    상기 제1 메모리 장치와 상기 메모리 컨트롤러 사이의 통신 경로가 상기 제2 링크로 변경되기 전, 상기 제1 메모리 장치가 상기 제1 동작을 일시 중지하고,
    정해진 시간이 지나면 상기 제1 메모리 장치가 상기 제1 동작을 재개하되, 상기 제1 메모리 장치와 상기 메모리 컨트롤러 사이의 통신 경로가 상기 제2 링크로 변경되는 것을 더 포함하는 메모리 시스템의 동작 방법.
  5. 제1 항에 있어서,
    상기 제1 링크 및 상기 제2 링크는 반 이중 통신(half duplex communication)을 위한 통신 경로인 메모리 시스템의 동작 방법.
  6. 다중 링 토폴로지를 구성하는 메모리 컨트롤러, 및 제1 내지 제3 메모리 장치를 포함하되, 상기 메모리 컨트롤러는 제1 방향성을 갖는 제1 링형 링크와, 제2 방향성을 갖는 제2 링형 링크와 연결되고, 상기 제1 내지 제3 메모리 장치는 상기 제1 및 제2 링형 링크 상에 배치되는 메모리 시스템을 제공하고,
    상기 제1 및 제2 메모리 장치가 각각 제1 및 제2 동작을 시작하되, 상기 제1 메모리 장치와 상기 메모리 컨트롤러 사이의 통신 경로로 상기 제1 링형 링크가 이용되고, 상기 제2 메모리 장치와 상기 메모리 컨트롤러 사이의 통신 경로로 상기 제2 링형 링크가 이용되고,
    상기 제1 및 제2 메모리 장치가 각각 제1 및 제2 동작을 완료하기 전에 상기 제3 메모리 장치가 제3 동작을 시작하되, 상기 제1 메모리 장치와 상기 메모리 컨트롤러 사이의 통신 경로는 상기 제2 링형 링크로 변경되고, 상기 제3 메모리 장치와 상기 메모리 컨트롤러 사이의 통신 경로는 상기 제1 링형 링크가 이용되는 것을 포함하는 메모리 시스템의 동작 방법.
  7. 제6 항에 있어서,
    상기 제1 메모리 장치와 상기 메모리 컨트롤러 사이의 통신 경로로 상기 제1 링형 링크가 이용되면, 상기 제1 메모리 장치와 상기 메모리 컨트롤러 사이의 신호는 상기 제1 방향성을 따라 전송되고,
    상기 제1 메모리 장치와 상기 메모리 컨트롤러 사이의 통신 경로가 상기 제2 링형 링크로 변경되면, 상기 제1 메모리 장치와 상기 메모리 컨트롤러 사이의 신호는 상기 제2 방향성을 따라 전송되는 메모리 시스템의 동작 방법.
  8. 제6 항에 있어서,
    상기 제1 메모리 장치와 상기 메모리 컨트롤러 사이의 통신 경로는, 상기 제3 메모리 장치가 상기 제3 동작을 시작하기 전에 상기 제2 링형 링크로 변경되는 메모리 시스템의 동작 방법.
  9. 제8 항에 있어서,
    상기 제3 메모리 장치가 상기 제3 동작을 시작하기 전에 상기 제2 메모리 장치와 상기 메모리 컨트롤러 사이의 통신 경로는 상기 제1 링형 링크로 변경되는 것을 더 포함하는 메모리 시스템의 동작 방법.
  10. 제8 항에 있어서,
    상기 제1 메모리 장치와 상기 메모리 컨트롤러 사이의 통신 경로가 상기 제2 링형 링크로 변경되기 전, 상기 제1 메모리 장치가 상기 제1 동작을 일시 중지하고,
    정해진 시간이 지나면 상기 제1 메모리 장치가 상기 제1 동작을 재개하되, 상기 제1 메모리 장치와 상기 메모리 컨트롤러 사이의 통신 경로가 상기 제2 링형 링크로 변경되는 것을 더 포함하는 메모리 시스템의 동작 방법.
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