JP2008054471A - 昇圧回路および電圧供給回路 - Google Patents

Abstract

【課題】複数の設定電位に対応して、昇圧能力の設定電位依存を低減させるとともに、リップルを低減することが可能な昇圧回路を提供する。
【解決手段】ポンプ制御回路３は、第１のコンパレータ８、第２のコンパレータ９の何れか一方の出力信号に応じて、活性化しているチャージポンプ回路の数を減らすようにポンプ回路２を制御する。また、ポンプ制御回路３は、第１のコンパレータ８、第２のコンパレータ９の他方の出力信号に応じて、第１のクロック信号ＣＬＫ１の周波数を減らすことにより、活性化しているチャージポンプ回路２０を動作させる第２のクロック信号ＣＬＫ２の周波数を減らすようにポンプ回路２を制御する。また、ポンプ制御回路３は、第３のコンパレータ１０の出力信号に応じて、ポンプ回路２を非活性化状態に制御する。
【選択図】図１

Description

本発明は、電源電圧を昇圧するチャージポンプ回路を備えた昇圧回路、およびこの昇圧回路を備えた電源供給回路に関するものである。

従来、例えば、ＮＡＮＤ型フラッシュメモリなどの半導体記憶装置は、チャージポンプ回路により電源電圧を昇圧して供給する昇圧回路を備える。

例えば、ＮＡＮＤ型フラッシュメモリなどの半導体記憶装置は、データの書き込み、消去および読み出し動作のために、電源電圧よりも高い電位を必要とする。そのため、そのような半導体記憶装置の昇圧回路は、電源電圧を昇圧するチャージポンプ回路と、その電位を設定電位に維持する電圧検知回路と、を備える。

該チャージポンプ回路は、ＭＯＳトランジスタと容量とが直列に接続され、容量の一端を互いに相補のＣＬＫ信号およびＣＬＫＢ信号で接続され、電源電圧を昇圧する。

また、該電圧検知回路は、分圧回路と、コンパレータとを備え、昇圧回路出力端子と接地電位とが該分圧回路を介して直列接続されている。該分圧回路が出力するモニタ電位と、基準電位とをコンパレータにて比較する。

該電圧検知回路の検知レベルを変更する一例として、該分圧回路の分圧抵抗の接続点から、ソースを接地電位とした複数のｎ型ＭＯＳトランジスタが接続されており、それらのゲートにはそれぞれ選択信号が入力される。

該選択信号によって、チャージポンプ回路出力の設定電位を決められる。チャージポンプ回路出力が設定電位より低い場合には該モニタ電位が基準電位よりも低くなり、コンパレータは出力を例えば“Ｈｉｇｈ”に切り替える。この出力により該チャージポンプ回路を活性化状態とし、CLK/CLKB信号によりチャージポンプ回路出力を昇圧させる。

逆に、チャージポンプ回路出力が設定電位より高い場合には、モニタ電位が基準電位よりも高くなり、コンパレータの出力を例えば“Ｌｏｗ”に切り替える。この出力により、チャージポンプ回路を非活性化状態として、CLK/CLKB信号を遮断して該チャージポンプ回路の昇圧動作と停止させる。

以上のように、電源検知回路がチャージポンプ回路を活性化・非活性化させることにより、チャージポンプ回路出力を設定電位近傍に維持することができる。

ところで、以上のような昇圧動作において、この出力電圧は常に一定電位にとどまることはなく、設定電位近傍で振動する。この現象をリップルと呼び、このリップルは、分圧抵抗の抵抗値に基づくRC時定数、コンパレータの動作遅延およびチャージポンプ回路の昇圧能力により増減する。分圧抵抗の抵抗値が大きい場合、コンパレータの動作遅延が大きい場合およびチャージポンプ回路の昇圧能力が大きい場合、このリップルは増大する。

ここで、各分圧抵抗の抵抗値は同じでコンパレータも同様のものを使用した場合、電圧検知回路のチャージポンプ回路の電位の変動に対する反応速度は一定である。したがって、電圧検知回路の出力が切り替わる時間はほぼ一定となる。

そして、昇圧回路の出力電圧と電流とは、昇圧回路出力電圧が高い場合には出力電流は低く、昇圧回路出力電圧が低い場合には出力電流は大きくなる関係にある。

したがって、電圧検知回路の設定電位が低いときの昇圧回路出力について検討すると、一定時間に出力できる電流が大きくなるため、リップルは大きくなる。

一方、電圧検知回路の設定電位が高い場合は、一定時間に出力できる電流が小さくなるため、リップルは小さくなる。

ここで、別の側面として、ＮＡＮＤ型フラッシュメモリのセルは、昇圧回路によって昇圧された電位を使用して、データが書き込まれる。

しかし、そのセル特性はすべて均一ではなく、書き込み可能な書き込み電位は異なっている。

そこで、書き込み可能な電位が低いセルから、書き込み可能な電位が高いセルまで、順次書き込みを完了できるように、書き込み電位を適当な初期値から少しずつ増加させて、その都度書き込み動作を行うという特徴を持っている。

その動作を実現させるため、昇圧回路の設定電位を決定する該電圧検知回路の各分圧抵抗を調整し、少しずつ増加させた所望の電位を昇圧回路出力から得る。

そして、設定電位を変更した場合、既述のように、昇圧回路出力のリップルは、設定電位が低いとき、大きくなるという問題があった。

ＮＡＮＤ型フラッシュメモリのセルへの書き込み動作において、選択セルおよび非選択セルのワード線のリップルが大きいと、例えば、書き込みセルのＶｔｈ分布が広がり、また、非選択セルへの誤書き込みしたりするなどする。したがって、リップルは小さいほうが望ましい。

しかし、既述のように、書き込み可能な電位が低いセルを書き込む際に、電源検知回路の分圧抵抗を調整して低い昇圧回路出力を設定した場合、従来回路ではリップルが大きくなり、メモリセルへの書き込み特性が悪化する。

この従来の昇圧回路には、電源から供給された電圧を昇圧し、出力電圧を生成する複数のチャージポンプ回路と、出力電圧をモニタし、チャージポンプ回路の活性化／不活性化を指示するための信号を出力するための複数のＣＰ出力制御回路と、このＣＰ出力制御回路の出力（ＯＳＣ制御動作を行う電圧）が入力される発振器と、この発振器の発振出力が入力され信号を該昇圧回路に出力するクロックバッファ回路と、を備えるものがある（例えば、特許文献１参照。）。

各ＣＰ出力制御回路の出力検知電圧は、出力電圧の推移に合わせて、段階的に動作するように、各々異なるように設計されている。

そして、上記従来の昇圧回路は、１つのある設定電位に対しリップルを低減するために、出力電圧の推移に合わせて、段階的に動作させるチャージポンプ回路の数を制御する。

すなわち、上記従来技術は、複数の設定電位に対応して、リップルを低減するものではない。
特開平１１−１５４３９６号公報

本発明は、上記課題を解決するものであり、複数の設定電位に対応して、より適切にリップルを低減することが可能な昇圧回路を提供することを目的とする。

本発明の一態様に係る実施例に従った昇圧回路は、
電源から供給された電圧を昇圧し、第１の出力端子に出力する複数のチャージポンプ回路を有するポンプ回路と、
前記ポンプ回路を動作させるための第１のクロック信号を出力し、前記ポンプ回路の動作を制御するポンプ制御回路と、
前記第１の出力端子に一端が接続された第１の可変抵抗と、
前記第１の可変抵抗の他端に一端が接続された第２の可変抵抗と、
前記第２の可変抵抗の他端に一端が接続された第３の可変抵抗と、
前記第３の可変抵抗の他端と接地電位との間に接続され、可変抵抗で構成され、前記第１の可変抵抗、前記第２の可変抵抗、前記第３の可変抵抗に流れる電流を調整可能なリミッタ回路と、
前記第１の可変抵抗の前記他端の第１のモニタ電圧が反転入力端子に入力され、基準電圧が非反転入力端子に入力された第１のコンパレータと、
前記第２の可変抵抗の前記他端の第２のモニタ電圧が反転入力端子に入力され、前記基準電圧が非反転入力端子に入力された第２のコンパレータと、
前記第３の可変抵抗の前記他端の第３のモニタ電圧が反転入力端子に入力され、前記基準電圧が非反転入力端子に入力された第３のコンパレータと、を備え、
前記ポンプ制御回路は、
前記第１のコンパレータ、前記第２のコンパレータの何れか一方の出力信号に応じて、活性化している前記チャージポンプ回路の数を減らすように前記ポンプ回路を制御し、
前記第１のコンパレータ、前記第２のコンパレータの他方の出力信号に応じて、前記第１のクロック信号の周波数を減らすことにより、活性化している前記チャージポンプ回路を動作させる第２のクロック信号の周波数を減らすように制御し、
前記第３のコンパレータの出力信号に応じて、前記ポンプ回路を非活性化状態に制御することを特徴とする。

本発明の一態様に係る実施例に従った電圧供給回路は、
昇圧回路と、
前記昇圧回路の第１の出力端子に一端が接続された第１の抵抗と、この第１の抵抗の他端と第２の出力端子との間に接続された第１のスイッチ回路と、前記昇圧回路の前記第１の出力端子と前記第１のスイッチ回路との間に接続された第２のスイッチ回路と、を有するリップルフィルタ回路と、を備えることを特徴とする。

本発明に係る昇圧回路によれば、複数の設定電位に対応して、より適切にリップルを低減することができる。

以下、本発明に係る実施例について図面に基づいて説明する。

図１は、本発明の一態様である実施例１に係る昇圧回路１００の要部の構成を示す図である。また、図２は、図１の昇圧回路に適用されるレギュレータの一例を示す回路図である。また、図３は、図１の昇圧回路に適用されるポンプ回路のクロック調整回路の一例を示す回路図である。また、図４は、図３のクロック調整回路が出力する第２のクロック信号の波形の一例を示す図である。また、図５は、図１の昇圧回路に適用されるポンプ回路のチャージポンプ回路の一例を示す回路図である。

図１に示すように、昇圧回路１００は、電源ＶＤＤから供給された電圧を昇圧し、第１の出力端子１に出力する複数のチャージポンプ回路２０を有するポンプ回路２と、このポンプ回路２を動作させるための第１のクロック信号ＣＬＫ１を出力し、ポンプ回路２の動作を制御するポンプ制御回路３と、を備える。

第１の出力端子１に接続される負荷には、ＮＡＮＤセル、ＮＯＲセル、ＤＩＮＯＲセル、 ＡＮＤセル型ＥＥＰＲＯＭなどの不揮発性半導体記憶装置や、電源ＶＤＤよりも昇圧された電位が要求される回路などが含まれる。

また、昇圧回路１００は、第１の出力端子１に一端が接続された第１の可変抵抗４と、この第１の可変抵抗４の他端に一端が接続された第２の可変抵抗５と、この第２の可変抵抗５の他端に一端が接続された第３の可変抵抗６と、この第３の可変抵抗６の他端と接地電位ＶＳＳとの間に接続され、可変抵抗で構成され、第１の可変抵抗４、第２の可変抵抗５、第３の可変抵抗６に流れる電流を調整可能なリミッタ回路７と、を備える。

また、昇圧回路１００は、第１の可変抵抗４の他端の第１のモニタ電圧ＶＭＯＮ１が反転入力端子に入力され、基準電圧ＶＲＥＦが非反転入力端子に入力された第１のコンパレータ８と、第２の可変抵抗５の他端の第２のモニタ電圧ＶＭＯＮ２が反転入力端子に入力され、基準電圧ＶＲＥＦが非反転入力端子に入力された第２のコンパレータ９と、第３の可変抵抗６の他端の第３のモニタ電圧ＶＭＯＮ３が反転入力端子に入力され、基準電圧ＶＲＥＦが非反転入力端子に入力された第３のコンパレータ１０と、を備える。

ポンプ制御回路３は、第１のコンパレータ８、第２のコンパレータ９の何れか一方の出力信号に応じて、活性化しているチャージポンプ回路２０の数を減らすようにポンプ回路２を制御する。

すなわち、本実施例では、ポンプ制御回路３は、第１のコンパレータ８が第１のモニタ電圧ＶＭＯＮ１が基準電圧ＶＲＥＦよりも高いと判定し出力した出力信号ＳＦＬＧ１に応じて、活性化しているチャージポンプ回路２０の数を減らすようにポンプ回路２を制御する。

また、ポンプ制御回路３は、第１のコンパレータ８、第２のコンパレータ９の他方の出力信号に応じて、第１のクロック信号ＣＬＫ１の周波数を減らすことにより、活性化しているチャージポンプ回路２０を動作させる第２のクロック信号ＣＬＫ２の周波数を減らすようにポンプ回路２を制御する。

すなわち、本実施例では、ポンプ制御回路３は、第２のコンパレータ９が第２のモニタ電圧ＶＭＯＮ２が基準電圧ＶＲＥＦよりも高いと判定し出力した出力信号ＳＦＬＧ２に応じて、第２のクロック信号の周波数を減らすようにポンプ回路２を制御する。

なお、第１のコンパレータ８の出力信号ＳＦＬＧ１に応じて、第１のクロック信号ＣＬＫ１の周波数を減らすことにより、活性化しているチャージポンプ回路２０を動作させる第２のクロック信号ＣＬＫ２の周波数を減らすようにポンプ回路２を制御し、また、第２のコンパレータ９の出力信号ＳＦＬＧ２に応じて、活性化しているチャージポンプ回路２０の数を減らすようにポンプ回路を制御するようにしてもよい。

また、ポンプ制御回路３は、第３のコンパレータ１０の出力信号に応じて、ポンプ回路２を非活性化状態に制御する。

すなわち、本実施例では、ポンプ制御回路３は、第３のコンパレータ１０が第３のモニタ電圧ＶＭＯＮ３が基準電圧ＶＲＥＦよりも高いと判定し出力した出力信号ＳＦＬＧ３に応じて、例えば第１のクロック信号ＣＬＫ１の出力を停止し、ポンプ回路２を非活性化状態に制御する。一方、ポンプ制御回路３は、第３のコンパレータ１０が第３のモニタ電圧ＶＭＯＮ３が基準電圧ＶＲＥＦよりも低いと判定し出力した出力信号ＳＦＬＧ３に応じて、第１のクロック信号ＣＬＫ１を出力し、ポンプ回路２を活性化状態に制御する。

また、昇圧回路１００は、第２のクロック信号ＣＬＫ２の振幅を制御するレギュレータ１１をさらに備える。

レギュレータ１１は、第１の出力端子１の出力電圧ＶＰＧＭを高くする場合には、第２のクロックＣＬＫ２の振幅を大きくするように制御する。

ここで、ポンプ回路２は、レギュレータ１１の出力に応じて、第１のクロック信号ＣＬＫ１からチャージポンプ回路２０を動作させる第２のクロック信号ＣＬＫ２を生成するクロック調整回路２１を有する。

図２に示すように、レギュレータ１１は、電源ＶＤＤにソースが接続された第１のｐ型ＭＯＳトランジスタ１１ａと、電源ＶＤＤにドレインが接続され、第１のｐ型ＭＯＳトランジスタ１１ａのドレインにゲートが接続された第１のｎ型ＭＯＳトランジスタ１１ｂと、第１のｎ型ＭＯＳトランジスタ１１ｂのソースに一端が接続された抵抗１１ｃと、を有する。

また、レギュレータ１１は、抵抗１１ｃの他端と接地電位ＶＳＳとの間に接続され、リミッタ回路７の抵抗値の増減に対応して抵抗値が増減する電流加算型デジタルアナログコンバータ１１ｄと、抵抗１１ｃの他端の電圧が反転入力端子に入力され、基準電圧ＶＲＥＦ２が非反転入力端子に入力され、出力が第１のｐ型ＭＯＳトランジスタ１１ａのゲートに入力される第４のコンパレータ１１ｅと、を有する。

また、レギュレータ１１は、電源ＶＤＤにドレインが接続され、第１のｐ型ＭＯＳトランジスタ１１ａのドレインにゲートが接続され、ソースから第２のクロック信号の振幅を制御するための電圧信号ＶＰＭＰＳＵＰを出力する第２のｎ型ＭＯＳトランジスタ１１ｆを有する。

図３に示すように、クロック調整回路２１は、第１のクロック信号ＣＬＫ１が入力され、電源ＶＤＤにより動作する第１のインバータ２１ａと、第１のインバータ２１ａの出力が入力され、電圧信号ＶＰＭＰＳＵＰにより動作する第２のインバータ２１ｂと、第１のクロック信号ＣＬＫ１が入力され、電圧信号ＶＰＭＰＳＵＰにより動作する第３のインバータ２１ｃと、を有する。

また、クロック調整回路２１は、第２のインバータ２１ｂの出力に一端が接続された第１のコンデンサ２１ｄと、第３のインバータ２１ｃの出力に一端が接続された第２のコンデンサ２１ｅと、第１のコンデンサ２１ｄの他端にソースが接続され、電圧信号ＶＰＭＰＳＵＰがドレインに入力される第３のｎ型ＭＯＳトランジスタ２１ｆと、第２のコンデンサ２１ｅの他端および第３のｎ型ＭＯＳトランジスタ２１ｆのゲートにソースが接続され、前記第３のｎ型ＭＯＳトランジスタのソースにゲートが接続され、電圧信号ＶＰＭＰＳＵＰがドレインに入力される第４のｎ型ＭＯＳトランジスタ２１ｇと、を有する。

また、クロック調整回路２１は、接地電位ＶＳＳにソースが接続され、第２のインバータ２１ｂの出力にゲートが接続された第５のｎ型ＭＯＳトランジスタ２１ｈと、接地電位ＶＳＳにソースが接続され、第３のインバータ２１ｃの出力にゲートが接続された第６のｎ型ＭＯＳトランジスタ２１ｉと、を有する。

また、クロック調整回路２１は、第１のコンデンサ２１ｄの他端にドレインが接続され、第６のｎ型ＭＯＳトランジスタ２１ｉのドレインにソースが接続され、電圧信号ＶＰＭＰＳＵＰがゲートに入力され、ソースから第２のクロック信号ＣＬＫ２を出力する第２のｐ型ＭＯＳトランジスタ２１ｊと、第２のコンデンサ２１ｅの他端にドレインが接続され、第５のｎ型ＭＯＳトランジスタ２１ｈのドレインにソースが接続され、電圧信号ＶＰＭＰＳＵＰがゲートに入力され、ソースから第２のクロック信号ＣＬＫ２の反転信号を出力する第３のｐ型ＭＯＳトランジスタ２１ｋと、を有する。

図４に示すように、クロック調整回路２１は、第１のクロック信号ＣＬＫ１がインバータを通過したクロック信号ＣＬＫ’の振幅を増加させて第２のクロック信号ＣＬＫ２を出力する。なお、上記構成においては、クロック調整回路２１に入力される第１のクロック信号ＣＬＫ１の周波数の増減に対応して、クロック調整回路２１から出力される第２のクロック信号ＣＬＫ２の周波数も増減する。

このクロック調整回路２１は、電圧信号ＶＰＭＰＳＵＰに応じて、第２のクロック信号ＣＬＫ２および第２のクロック信号ＣＬＫ２の反転信号の振幅を増減させて出力する。すなわち、出力電圧ＶＰＧＭの設定値を低くするのに対応して、リミッタ回路の出力電流が小さく設定されるとともに、電流加算型デジタルアナログコンバータ１１ｄの出力電流も小さく設定される。これにより、レギュレータが出力する電圧信号ＶＰＭＰＳＵＰの値が小さくなる。これにより、クロック調整回路２１が出力する第２のクロック信号ＣＬＫ２の振幅が小さくなる。

このように、クロック調整回路２１は、出力電圧ＶＰＧＭの設定値を低くするのに対応して、第２のクロック信号ＣＬＫ２の振幅を小さくする。

図５に示すように、チャージポンプ回路２０は、例えば、電源ＶＤＤにソースが接続され、このソースとゲートとが接続されたＭＯＳトランジスタ２ｂと、このＭＯＳトランジスタ２ｂのドレインと出力端子１との間に直列にされソースとゲートとが接続されたＭＯＳトランジスタ２ｃないしＭＯＳトランジスタ２ｆと、このＭＯＳトランジスタ２ｃないしＭＯＳトランジスタ２ｆのソースにそれぞれ接続されたコンデンサ２ｇないしコンデンサ２ｊと、を有する。

ここで、第２のクロック信号ＣＬＫ２が、コンデンサ２ｇ、２ｉに入力されるとともに、第２のクロック信号ＣＬＫ２の反転信号が、コンデンサ２ｈ、２ｊに入力されるようになっている。すなわち、例えば、第２のクロック信号ＣＬＫ２およびその反転信号がチャージポンプ回路２０に入力されることにより、ＭＯＳトランジスタ２ｃないし２ｆがそれぞれ交互に動作し、コンデンサ２ｇないし２ｊが順次充電され昇圧される。そして、この昇圧された電位が出力電圧ＶＰＧＭとして出力される。

なお、既述のように、第２のクロック信号ＣＬＫ２の振幅を小さくすることにより、チャージポンプ回路２０の昇圧能力を低くすることができる。

さらに、既述のように、第１のクロック信号ＣＬＫ２の周波数を減らす（結果として第２のクロック信号の周波数が減る）ことによっても、チャージポンプ回路２０の昇圧能力を低くすることができる。

また、チャージポンプ回路２０の昇圧動作性能を向上させるにはコンデンサ２ｇないしコンデンサ２ｊの容量を大きくすることにより達成可能である。

また、図５で示されたチャージポンプ回路２０は例示的なものであり、本実施例に適用されるチャージポンプ回路は、電源ＶＤＤを第２のクロック信号ＣＬＫ２の入力に基づいて昇圧して出力するものであればよい。

また、昇圧回路１００は、第１の出力端子１の出力電圧ＶＰＧＭを高くする場合には、第１の可変抵抗４、第２の可変抵抗５および第３の可変抵抗６の合成抵抗値を一定に保持する。さらに第２の可変抵抗５と第３の可変抵抗６との分圧比も一定に保持する。これら状態を保持しつつ、第１の可変抵抗４の抵抗値を大きくするとともに第２の可変抵抗５の抵抗値および第３の可変抵抗６の抵抗値を小さくする。

一方、昇圧回路１００は、第１の出力端子１の出力電圧ＶＰＧＭを低くする場合にも、同様に、第１の可変抵抗４、第２の可変抵抗５および第３の可変抵抗６の合成抵抗値を一定に保持する。さらに第２の可変抵抗５と第３の可変抵抗６との分圧比も一定に保持する。これら状態を保持しつつ、第１の可変抵抗４の抵抗値を小さくするとともに第２の可変抵抗５の抵抗値および第３の可変抵抗６の抵抗値を大きくする。

これにより、第１のモニタ電圧ＶＭＯＮ１と第２のモニタ電圧ＶＭＯＮ２との間の電位差、および第２のモニタ電圧ＶＭＯＮ２と第３のモニタ電圧ＶＭＯＮ３との間の電位差を、調整することができる。例えば、第１、第２のコンパレータ８、９が適切に動作するようにコンパレータのオフセットを考慮して、該電位差を一定の値に設定することができる。すなわち、複数のコンパレータを適切に動作させることができる。

ここで、上記のような構成を有する昇圧回路１００の昇圧動作について説明する。図６は、本発明の実施例１に係る昇圧回路１００の２つの設定値に設定された出力電圧と 時間の関係を示す図である。

先ず、出力電圧ＶＰＧＭが第１の設定値に設定されている場合について説明する。

図６に示すように、ポンプ回路２が昇圧動作することにより、昇圧回路１００の出力電圧が上昇する。出力電圧の分圧値である第１のモニタ電圧ＶＭＯＮ１が基準電位ＶＲＥＦよりも大きくなると、第１のコンパレータ８の出力信号ＳＦＬＧ１に応じて、ポンプ制御回路３が活性化しているチャージポンプ回路２０の数を減らすようにポンプ回路２を制御する。これにより、ポンプ回路２の昇圧能力を低くする。

そして、出力電圧の分圧値である第２のモニタ電圧ＶＭＯＮ２が基準電位ＶＲＥＦよりも大きくなると、第２のコンパレータ９の出力信号ＳＦＬＧ２に応じて、ポンプ制御回路３が第２のクロック信号ＣＬＫ２の周波数を減らすようにポンプ回路２を制御する。さらに、レギュレータ１１の出力電圧ＶＰＭＰＳＵＰにより、出力電圧の第１の設定値に対応して第２のクロック信号ＣＬＫ２の振幅を変化させる。

そして、出力電圧の分圧値である第３のモニタ電圧ＶＭＯＮ３が基準電位ＶＲＥＦよりも大きくなると、第３のコンパレータ１０の出力信号ＳＦＬＧ３に応じて、ポンプ制御回路３が第２のクロック信号ＣＬＫ２の出力を停止し、ポンプ回路２を非活性化状態に制御する。

次に、出力電圧ＶＰＧＭが第１の設定値よりも低い第２の設定値に設定されている場合について説明する。この場合、リミッタ回路７、レギュレータ１１の電流加算型デジタルアナログコンバータ１１ｄの出力電流は、第１の設定値の場合よりも小さく設定される。

各モニタ電圧間の電位差は、各可変抵抗の抵抗値が既述のように調整されるので、ここでは、第１の設定値の場合と同様である。

図６に示すように、ポンプ回路２が昇圧動作することにより、昇圧回路１００の出力電圧が上昇する。出力電圧の分圧値である第１のモニタ電圧ＶＭＯＮ１が基準電位ＶＲＥＦよりも大きくなると、第１のコンパレータ８の出力信号ＳＦＬＧ１に応じて、ポンプ制御回路３が活性化しているチャージポンプ回路２０の数を減らすようにポンプ回路２を制御する。これにより、ポンプ回路２の昇圧能力を低くする。

そして、出力電圧の分圧値である第２のモニタ電圧ＶＭＯＮ２が基準電位ＶＲＥＦよりも大きくなると、第２のコンパレータ９の出力信号ＳＦＬＧ２に応じて、ポンプ制御回路３が第２のクロック信号ＣＬＫ２の周波数を減らすようにポンプ回路２を制御する。さらに、レギュレータ１１の出力電圧ＶＰＭＰＳＵＰにより、出力電圧の第２の設定値に対応して第２のクロック信号ＣＬＫ２の振幅を変化させる。ここでは、出力電圧が低く設定されているので、チャージポンプ回路２０の出力電流が増加する。そこで、第１の設定値と同様にリップルを抑えるため、第２のクロック信号ＣＬＫ２の振幅を第１の設定値の場合よりも小さくし、チャージポンプ回路２０の出力電流を抑えて、ポンプ回路２の昇圧能力を抑える。

そして、出力電圧の分圧値である第３のモニタ電圧ＶＭＯＮ３が基準電位ＶＲＥＦよりも大きくなると、第３のコンパレータ１０の出力信号ＳＦＬＧ３に応じて、ポンプ制御回路３が第１のクロック信号ＣＬＫ１の出力を停止し、ポンプ回路２を非活性化状態に制御する。

以上により、出力電圧が第１、２の設定値に近づくのに合わせて、ポンプ回路２の昇圧能力を低下させているので、リップルを低減することができる。

また、第１、２の設定値に対応して、第２のクロック信号ＣＬＫ２の振幅を変えているので、出力電圧の設定値が低くてもリップルを低減することができる。

また、出力電圧の設定値を変えても、各モニタ電圧間の電位差が一定に保たれるので、コンパレータを適切に動作させることができる。

このように、昇圧回路１００は、出力電圧の異なる設定値に対して、各コンパレータを適切に動作させつつリップルを低減することができる。

ここで、昇圧回路１００からＮＡＮＤ型フラッシュメモリのワード線に電圧を供給した場合のシミュレーション結果について検討する。

図７は、本実施例１に係る昇圧回路の出力電圧の波形およびこの昇圧回路により電圧が供給されたワード線の電圧の波形を示す図である。また、図８は、従来および本実施例１に係る昇圧回路のある出力電圧（１２Ｖ）と、これらの昇圧回路により電圧が供給されたワード線の電圧の波形を示す図である。

図７に示すように、昇圧回路１００は、ワード線に異なる電圧を供給することができる。

また、図８に示すように、昇圧回路１００は、従来と比較して出力電圧ＶＰＧＭのリップルが低減されている。また、リップルフィルタ回路を介して接続されたワード線におけるリップルも従来と比較して低減されている。

次に、以上のような構成を有する昇圧回路１００によりプログラム電圧を供給する際のワード線の電圧の立ち上げの高速化について検討する。

昇圧回路１００は、低電圧を供給する場合もリップルを低減することができるが、高電圧を供給する場合はリップルを十分低減することができる傾向がある。そこで、リップルフィルタ回路によるフィルタリングを出力電圧に応じて変更するようにした。

図９は、本実施例１に係る電圧供給回路の要部構成を示す図である。図９に示すように、電圧供給回路２００は、出力電圧ＶＰＧＭを出力する昇圧回路１００と、出力電圧ＶＰＧＭのリップルをフィルタリングし、例えばワード線に供給する電圧ＶＣＥＳＥＬを出力するリップルフィルタ回路３００と、を備える。

リップルフィルタ回路３００は、昇圧回路１００の第１の出力端子１に一端が接続された第１の抵抗３０１と、この第１の抵抗３０１の他端と電圧ＶＣＥＳＥＬを出力する第２の出力端子３０２との間に接続された第１のスイッチ回路３０３と、昇圧回路１００の第１の出力端子１と第１のスイッチ回路３０３との間に接続された第２のスイッチ回路３０４と、第１の出力端子１に一端が接続され、第１の抵抗３０１よりも抵抗値が小さい第２の抵抗３０５と、この第２の抵抗３０５の他端と第１のスイッチ回路３０３との間に接続された第３のスイッチ回路３０６と、を有する。

リップルフィルタ回路３００は、リップルの大きさに応じて第２、第３のスイッチ回路３０４、３０６を制御し、合成抵抗値を調整する。

例えば、リップルフィルタ回路３００は、出力電圧ＶＰＧＭが低い場合は、第１のスイッチ回路３０３をオンし、第２、第３のスイッチ回路３０４、３０６をオフする。これにより、高抵抗の第１の抵抗３０１により出力電圧ＶＰＧＭがフィルタリングされる。

また、例えば、リップルフィルタ回路３００は、出力電圧ＶＰＧＭが中間の場合は、第１のスイッチ回路３０３をオンし、第２のスイッチ回路３０４をオフし、第３のスイッチ回路３０６をオンする。これにより、第１の抵抗３０１と第２の抵抗３０５の合成抵抗により出力電圧ＶＰＧＭがフィルタリングされる。

また、例えば、リップルフィルタ回路３００は、出力電圧ＶＰＧＭが高い場合は、第１のスイッチ回路３０３をオンし、第２のスイッチ回路３０４をオンし、第３のスイッチ回路３０６をオフする。これにより、出力電圧ＶＰＧＭがフィルタリングされることなく第２の出力端子３０２に出力される。

このように、出力電圧ＶＰＧＭが高くフィルタリングが必要ない場合は、リップルフィルタ回路３００は、出力電圧ＶＰＧＭをそのまま出力する。これにより、昇圧回路１００によりプログラム電圧を供給する際のワード線の電圧の立ち上げの高速化を図ることができる。

なお、ここでは、２つの抵抗と１つのバイパスとから成る３の経路を有するリップルフィルタ回路について説明したが、リップルフィルタ回路は、１つの抵抗と１つのバイパス、または、３つ以上の抵抗と１つのバイパスを経路として有してもよい。

ここで、電圧供給回路２００からＮＡＮＤ型フラッシュメモリのワード線に電圧を供給した場合のシミュレーション結果について検討する。

図１０は、出力電圧ＶＰＧＭが高い（例えば、２６Ｖ程度）場合のフィルタリングのシミュレーション結果を示す図である。また、図１１は、出力電圧ＶＰＧＭが高い（例えば、１８Ｖ程度）場合のフィルタリングのシミュレーション結果を示す図である。

図１０に示すように、例えば、出力電圧ＶＰＧＭが高く（例えば、２６Ｖ程度）フィルタリングが必要ない場合は、リップルフィルタ回路３００が出力電圧ＶＰＧＭをそのまま出力する。これにより、フィルタリングする場合と比較して、ワード線の最近点および最遠点において２μｓ程度の立ち上げの高速化を図ることができる。

また、図１１に示すように、リップルフィルタ回路２００がフィルタの有無を切り替えるポイント（例えば、１８Ｖ付近）において波形を比較すると、フィルタリングしない方（１８Ｖ）が、立ち上げが高速化される。

このように、電圧供給回路２００により、例えば、ワード線のプログラム電圧の立ち上げの高速化を図ることができる。

以上のように、本実施例に係る昇圧回路によれば、複数の設定電位に対応して、より適切にリップルを低減することができる。

また、本実施例に係る電圧供給回路によれば、例えば、ワード線のプログラム電圧の立ち上げの高速化を図ることができる。

なお、実施例において、活性化しているチャージポンプ回路の数を減らすための信号を生成するコンパレータが１つの場合について説明した。しかし、このコンパレータをモニタ電圧が異なるようにして複数設けるようにしてもよい。

本発明の一態様である実施例１に係る昇圧回路１００の要部の構成を示す図である。 図１の昇圧回路に適用されるレギュレータの一例を示す回路図である。 図１の昇圧回路に適用されるポンプ回路のクロック調整回路の一例を示す回路図である。 図３のクロック調整回路が出力する第２のクロック信号の波形の一例を示す図である。 図１の昇圧回路に適用されるポンプ回路のチャージポンプ回路の一例を示す回路図である。 実施例１に係る昇圧回路１００の２つの設定値に設定された出力電圧と 時間の関係を示す図である。 実施例１に係る昇圧回路の出力電圧の波形およびこの昇圧回路により電圧が供給されたワード線の電圧の波形を示す図である。 従来および実施例１に係る昇圧回路のある出力電圧（１２Ｖ）と、これらの昇圧回路により電圧が供給されたワード線の電圧の波形を示す図である。 本発明の一態様である本実施例１に係る電圧供給回路の要部構成を示す図である。 出力電圧ＶＰＧＭが高い（例えば、２６Ｖ程度）場合のフィルタリングのシミュレーション結果を示す図である。 出力電圧ＶＰＧＭが高い（例えば、１８Ｖ程度）場合のフィルタリングのシミュレーション結果を示す図である。

符号の説明

１ 出力端子
２ ポンプ回路
２ｂ、２ｃ、２ｄ、２ｅ、２ｆ ＭＯＳトランジスタ
２ｇ、２ｈ、２ｉ、２ｊ 容量
３ ポンプ制御回路
４ 第１の可変抵抗
５ 第２の可変抵抗
６ 第３の可変抵抗
７ リミッタ回路
８ 第１のコンパレータ
９ 第２のコンパレータ
１０ 第３のコンパレータ
１１ レギュレータ
１１ａ 第１のｐ型ＭＯＳトランジスタ
１１ｂ 第１のｎ型ＭＯＳトランジスタ
１１ｃ 抵抗
１１ｄ 電流加算型デジタルアナログコンバータ
１１ｅ 第４のコンパレータ
１１ｆ 第２のｎ型ＭＯＳトランジスタ
２０ チャージポンプ回路
２１ クロック調整回路
２１ａ 第１のインバータ
２１ｂ 第２のインバータ
２１ｃ 第３のインバータ
２１ｄ 第１のコンデンサ
２１ｅ 第２のコンデンサ
２１ｆ 第３のｎ型ＭＯＳトランジスタ
２１ｇ 第４のｎ型ＭＯＳトランジスタ
２１ｈ 第５のｎ型ＭＯＳトランジスタ
２１ｉ 第６のｎ型ＭＯＳトランジスタ
２１ｊ 第２のｐ型ＭＯＳトランジスタ
２１ｋ 第３のｐ型ＭＯＳトランジスタ
１００ 昇圧回路
２００ 電圧供給回路
３００ リップルフィルタ
３０１ 第１の抵抗
３０２ 第２の出力端子
３０３ 第１のスイッチ回路
３０４ 第２のスイッチ回路
３０５ 第２の抵抗
３０６ 第３のスイッチ回路
４００ 昇圧回路

Claims (5)

1. 電源から供給された電圧を昇圧し、第１の出力端子に出力する複数のチャージポンプ回路を有するポンプ回路と、
   前記ポンプ回路を動作させるための第１のクロック信号を出力し、前記ポンプ回路の動作を制御するポンプ制御回路と、
   前記第１の出力端子に一端が接続された第１の可変抵抗と、
   前記第１の可変抵抗の他端に一端が接続された第２の可変抵抗と、
   前記第２の可変抵抗の他端に一端が接続された第３の可変抵抗と、
   前記第３の可変抵抗の他端と接地電位との間に接続され、可変抵抗で構成され、前記第１の可変抵抗、前記第２の可変抵抗、前記第３の可変抵抗に流れる電流を調整可能なリミッタ回路と、
   前記第１の可変抵抗の前記他端の第１のモニタ電圧が反転入力端子に入力され、基準電圧が非反転入力端子に入力された第１のコンパレータと、
   前記第２の可変抵抗の前記他端の第２のモニタ電圧が反転入力端子に入力され、前記基準電圧が非反転入力端子に入力された第２のコンパレータと、
   前記第３の可変抵抗の前記他端の第３のモニタ電圧が反転入力端子に入力され、前記基準電圧が非反転入力端子に入力された第３のコンパレータと、を備え、
   前記ポンプ制御回路は、
   前記第１のコンパレータ、前記第２のコンパレータの何れか一方の出力信号に応じて、活性化している前記チャージポンプ回路の数を減らすように前記ポンプ回路を制御し、
   前記第１のコンパレータ、前記第２のコンパレータの他方の出力信号に応じて、前記第１のクロック信号の周波数を減らすことにより、活性化している前記チャージポンプ回路を動作させる第２のクロック信号の周波数を減らすように制御し、
   前記第３のコンパレータの出力信号に応じて、前記ポンプ回路を非活性化状態に制御する
   ことを特徴とする昇圧回路。
2. 前記ポンプ制御回路は、
   前記第１のコンパレータが第１のモニタ電圧が前記基準電圧よりも高いと判定し出力した出力信号に応じて、活性化している前記チャージポンプ回路の数を減らすように前記ポンプ回路を制御し、
   前記第２のコンパレータが第２のモニタ電圧が前記基準電圧よりも高いと判定し出力した出力信号に応じて、前記第１のクロック信号の周波数を減らすことにより、活性化している前記チャージポンプ回路を動作させる第２のクロック信号の周波数を減らすように制御し、
   前記第３のコンパレータが第３のモニタ電圧が前記基準電圧よりも高いと判定し出力した出力信号に応じて、前記ポンプ回路を非活性化状態に制御する
   ことを特徴とする請求項１に記載の昇圧回路。
3. 前記ポンプ制御回路は、
   前記第１のコンパレータが第１のモニタ電圧が前記基準電圧よりも高いと判定し出力した出力信号に応じて、前記第１のクロック信号の周波数を減らすことにより、活性化している前記チャージポンプ回路を動作させる第２のクロック信号の周波数を減らすように制御し、
   前記第２のコンパレータが第２のモニタ電圧が前記基準電圧よりも高いと判定し出力した出力信号に応じて、活性化している前記チャージポンプ回路の数を減らすように前記ポンプ回路を制御し、
   前記第３のコンパレータが第３のモニタ電圧が前記基準電圧よりも高いと判定し出力した出力信号に応じて、前記ポンプ回路を非活性化状態に制御する
   ことを特徴とする請求項１に記載の昇圧回路。
4. 前記第１の出力端子の出力電圧を高くする場合には、前記第１の可変抵抗、前記第２の可変抵抗および第３の可変抵抗の合成抵抗値、さらに前記第２の可変抵抗と前記第３の可変抵抗との分圧比を保ちつつ、前記第１の可変抵抗の抵抗値を大きくするとともに前記第２の可変抵抗の抵抗値および前記第３の可変抵抗の抵抗値を小さくすることを特徴とする請求項１に記載の昇圧回路。
5. 昇圧回路と、
   前記昇圧回路の第１の出力端子に一端が接続された第１の抵抗と、この第１の抵抗の他端と第２の出力端子との間に接続された第１のスイッチ回路と、前記昇圧回路の前記第１の出力端子と前記第１のスイッチ回路との間に接続された第２のスイッチ回路と、を有するリップルフィルタ回路と、を備え、
   前記第１の出力端子の出力電圧が第１の電圧である場合は、前記第１のスイッチ回路をオンし、前記第２のスイッチ回路をオフし、
   前記第１の出力端子の出力電圧が第１の電圧よりも高い第２の電圧である場合は、前記第１のスイッチ回路をオンし、前記第２のスイッチ回路をオンする
   ことを特徴とする電圧供給回路。

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