JP2006115682A - 電圧発生回路 - Google Patents

Abstract

【課題】薄膜トランジスタに印加される逆電圧を小さくすることで、薄膜トランジスタのオン電流の経時的劣化を低減する電圧発生回路を提供する。
【解決手段】ＶＤＤから２ＶＤＤまで電圧変化するノード１６に、ＰＭＯＳトランジスタ１２のソースを接続する。そしてドレインには、ノード１７において、交差接続されたＮＭＯＳトランジスタ１８，１９のドレインを接続する。また、ＮＭＯＳトランジスタ１８，１９のソースには２ＶＤＤまで充電された容量素子２０，９の各一端を夫々接続する。交差接続されたＮＭＯＳトランジスタ１８，１９により、容量素子９，２０の他端から入力される信号によらず、ノード１７の電圧は一定（２ＶＤＤ）となる。ＰＭＯＳトランジスタ１２のゲートに２ＶＤＤの電圧を印加することで、オフ状態にできる。その結果、ＰＭＯＳトランジスタ１２の逆電圧（オフ状態でのゲート・ソース間電圧）は最大でもＶＤＤにできる。
【選択図】図１

Description

本発明は、電圧発生回路に関し、特に低温ポリシリコン技術で形成された薄膜トランジスタを用いた電圧発生回路に関する。

従来の電圧発生回路は、複数の容量素子と複数のトランジスタを組み合わせて所定の電圧を発生させている。
例えば、ＶＤＤの入力電圧を昇圧して３ＶＤＤの出力電圧を出力する電圧発生回路は以下のような構成を備えている。

入力電圧を入力する入力端子に一端が接続された第１容量素子と、前記第１容量素子の一端にソースが接続された第１ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのドレインに一端が接続された第２容量素子と、前記第２容量素子の一端にソースが接続された第２ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタのドレイン及び出力電圧を出力する出力端子に一端が接続された第３容量素子とにより構成されている。

そして、以下のように動作することで３ＶＤＤの電圧を発生している。
まず、第１ＰＭＯＳトランジスタをオフ状態にしておき、第１容量素子をＶＤＤまで充電する。次に第１容量素子の他端に電圧ＶＤＤを印加して、第１容量素子の一端の電圧をＶＤＤから２ＶＤＤへ昇圧する。さらに、第１ＰＭＯＳトランジスタをオン状態にすることで、第１容量素子から第２容量素子へ負荷電流を流し、第２容量素子を２ＶＤＤまで充電する。

次に、第１ＰＭＯＳトランジスタをオフ状態にして第２容量素子の他端にＶＤＤの電圧を印加する。そして、第２容量素子の一端の電圧を３ＶＤＤまで昇圧する。次に第２ＰＭＯＳトランジスタをオン状態にして、第２容量素子から第３容量素子へ負荷電流を流して第３容量素子を３ＶＤＤまで充電する。そうして、第３容量素子の一端に接続された出力端子から３ＶＤＤの出力電圧を取り出すことができる。

なお、本発明に関連する先行技術が特許文献１に開示されている。

特開昭６３−２９０１５９号公報 浦丘行治 他「低温ポリシリコン薄膜トランジスタのホットキャリア劣化」平成１４年度応用物理学会中国四国支部研究会講演予稿集、ｐ．７８−８３

しかしながら、第２容量素子の一端の電圧を３ＶＤＤまで昇圧した際、第１ＰＭＯＳトランジスタをオフ状態にするためには、ゲートに３ＶＤＤの電圧を印加する必要がある。この時、第１ＰＭＯＳトランジスタのソースが接続された第１容量素子の一端の電圧はＶＤＤである。そのため、第１ＰＭＯＳトランジスタには、オフ状態時に大きな（上記の例では２ＶＤＤ）ゲート・ソース間電圧（以下、オフ状態でのゲート・ソース間電圧を「逆電圧」と称する場合がある。）が印加される。

ここで、第１，２ＰＭＯＳトランジスタとして低温ポリシリコン技術で形成された薄膜トランジスタを用いた場合、薄膜トランジスタは、逆電圧が大きくなるほど劣化が顕著になることが知られている（非特許文献１参照）。

すなわち、薄膜トランジスタは、オフ状態の時にゲート・ソース間の電圧が大きくなると、逆電圧の印加時間に応じて薄膜トランジスタのオン電流が小さくなる。その結果、薄膜トランジスタの駆動能力が低下し、所定の電圧が生成されなくなるという問題があった。

そこで本発明の目的は、薄膜トランジスタに印加される逆電圧を小さくすることで、薄膜トランジスタのオン電流の経時的劣化を低減する電圧発生回路を提供することである。

請求項１に記載の発明は、単位電圧発生回路を複数個従続接続した電圧発生回路であって、前記単位電圧発生回路は、入力電圧が入力される一方端子を有する第１電界効果トランジスタと、前記第１電界効果トランジスタの他方端子に一端が接続された第１容量素子と、前記第１容量素子の一端に一方端子が接続された第２電界効果トランジスタと、出力電圧が出力される前記第２電界効果トランジスタの他方端子に一端が接続された第２容量素子と、を備えることを特徴とする。

請求項７に記載の発明は、入力電圧が入力される一方端子を有する第１電界効果トランジスタと、前記第１電界効果トランジスタの他方端子に一端が接続された第１容量素子と、前記第１容量素子の一端に一方端子が接続された第２電界効果トランジスタと、出力電圧が出力される前記第２電界効果トランジスタの他方端子に一端が接続された第２容量素子と、前記第１電界効果トランジスタと交差接続された第３電界効果トランジスタと、を備えることを特徴とする。

請求項１に記載の発明によれば、単位電圧発生回路を構成する第１，２電界効果トランジスタがオフ状態のとき、ゲート・ソース間の電圧差を小さくできる。その結果、薄膜トランジスタを用いた電圧発生回路に適用した場合、第１，２電界効果トランジスタのオン電流の経時的劣化を低減することができる。

請求項７に記載の発明によれば、第１電界効果トランジスタと、第３電界効果トランジスタとが交差接続されているので、第１容量素子より第１電界効果トランジスタと第２電界効果トランジスタの接続ノードに電流を供給する時、第１電界効果トランジスタを十分にＯＦＦでき、電圧発生を効率よくすることができる。

＜実施の形態１＞
図１は、本実施の形態に係る電圧発生回路の構成を示す回路図である。本実施の形態に係る電圧発生回路は、単位電圧発生回路ＣＰ１と、単位電圧発生回路ＣＰ１にノード１７において接続された単位電圧発生回路ＣＰ２によって構成されている。

まず、単位電圧発生回路ＣＰ１の構成について説明する。ＮＭＯＳトランジスタ１０（第３電界効果トランジスタ）のドレイン（一方端子である電流入力端子）が端子６に接続され、ソース（他方端子である電流出力端子）はノード１５において容量素子７の一端及びＮＭＯＳトランジスタ１１（第１電界効果トランジスタ）のゲート（制御端子である電流制御端子）に接続されている。端子６には電圧ＶＤＤ（入力電圧）が入力されている。

容量素子７の他端は、端子２に接続され、端子２には信号Ｐ１が入力されている。ＮＭＯＳトランジスタ１１のドレインは端子６に接続され、ソースはノード１６において容量素子８（第１容量素子）の一端及びＮＭＯＳトランジスタ１０のゲートに接続されている。また容量素子８の他端は、端子３に接続され、端子３には信号Ｐ２が入力されている。
ここで、ＮＭＯＳトランジスタ１０とＮＭＯＳトランジスタ１１は交差接続を構成している。

ＰＭＯＳトランジスタ１２（第２電界効果トランジスタ）のソース（一方端子である電流入力端子）がノード１６に接続され、ドレイン（他方端子である電流出力端子）はノード１７において容量素子２１（第２容量素子）の一端に接続されている。ＰＭＯＳトランジスタ１２のゲートは端子４に接続され、端子４には信号Ｐ３が入力されている。容量素子２１の他端は接地されている。容量素子２１は、ノード１７の電圧レベルを安定化するための安定化容量素子であり、後述する端子１に接続される負荷が小さい場合は省略してもよい。

次に、単位電圧発生回路ＣＰ２の構成について説明する。ＮＭＯＳトランジスタ１８のドレインがノード１７に接続され、ソースはノード２２において容量素子２０の一端及びＮＭＯＳトランジスタ１９のゲートに接続されている。容量素子２０の他端は、端子２Ｄに接続され、端子２Ｄには信号Ｐ１が入力されている。

ＮＭＯＳトランジスタ１９のドレインはノード１７に接続され、ソースはノード２３において容量素子９の一端及びＮＭＯＳトランジスタ１８のゲートに接続されている。また容量素子９の他端は、端子３Ｄに接続され、端子３Ｄには信号Ｐ２が入力される。ここで、ＮＭＯＳトランジスタ１８とＮＭＯＳトランジスタ１９は交差接続を構成している。

ＰＭＯＳトランジスタ１３のソースがノード２３に接続され、ドレインが端子１及び容量素子１４の一端に接続されている。容量素子１４の他端は接地されている。ＰＭＯＳトランジスタ１３のゲートには端子２４が接続され、端子２４には信号Ｐ３Ｄが入力されている。

信号Ｐ１，Ｐ２，Ｐ３，Ｐ３Ｄは、電圧発生回路を制御するための制御信号（繰り返し信号）である。

次に、本実施の形態に係る電圧発生回路の動作について説明する。説明を容易にするため、以下の説明では、無負荷時の定常状態の動作について説明する。定常状態では、容量素子７，８は電圧ＶＤＤで充電されている。また、容量素子９，２０，２１は電圧２ＶＤＤで充電されている。そして容量素子１４は、電圧３ＶＤＤで充電されている。

図２は、本実施の形態に係る電圧発生回路の動作を説明するためのタイミングチャートである。信号Ｐ１，Ｐ２，Ｐ３及びＰ３Ｄ、及びノード１５，１６，１７，２２，２３の電圧波形を夫々示している。

まず単位電圧発生回路ＣＰ１の動作について説明する。
時刻ｔ１では、信号Ｐ１はＧＮＤ（０Ｖ）のまま、信号Ｐ２がＧＮＤから電圧ＶＤＤまで上昇する。この時、ノード１６の電位はＶＤＤから２ＶＤＤまで上昇する。ノード１６の電位が２ＶＤＤまで上昇すると、ＮＭＯＳトランジスタ１０のゲート・ソース間電圧がＶＤＤとなり、オン状態に遷移する。

端子６の電圧レベルはＶＤＤなので、ノード１５の電圧レベルはＶＤＤとなる。そのため、リーク電流によりノード１５の電圧レベルが低下しても、ノード１５はＶＤＤまで補償される。

また、ＮＭＯＳトランジスタ１１のゲートにはＶＤＤの電圧が印加される。ＮＭＯＳトランジスタ１１のゲート・ソース間電圧は、−ＶＤＤであり、ＮＭＯＳトランジスタ１１はオフ状態のままである。そのため、ノード１６から端子６へリーク電流が流れ、ノード１６の電圧レベルが低下するのを防ぐことができる。

次に時刻ｔ２において、信号Ｐ３の電圧レベルが２ＶＤＤからＧＮＤへ遷移する。ここで、Ｐ３の電圧２ＶＤＤは例えば容量素子２１の出力電圧２ＶＤＤを電源電圧として用いた駆動回路（図示せず）から生成される。このことは後述のＰ３Ｄの３ＶＤＤについても同じである。ＰＭＯＳトランジスタ１２は、ゲート・ソース間電圧が−２ＶＤＤとなり、オフ状態からオン状態に遷移する。通常は、ノード１６から、ＰＭＯＳトランジスタ１２を介して、容量素子２１へ負荷電流が流れる。そして、容量素子２１を２ＶＤＤまで充電する。しかし、無負荷時の定常状態の動作を考えており、既に容量素子２１は２ＶＤＤに充電されているので負荷電流は流れない。

続いて時刻ｔ３では、信号Ｐ３の電圧レベルがＧＮＤから２ＶＤＤへ遷移する。その結果、ＰＭＯＳトランジスタ１２のゲート・ソース間電圧は０Ｖとなり、オン状態からオフ状態に遷移する。そのため、ノード１６の電圧レベルが変化しても、ノード１７の電圧レベルは２ＶＤＤを維持する。

時刻ｔ４では、信号Ｐ２の電圧レベルがＶＤＤからＧＮＤへ遷移する。ノード１６の電圧レベルが２ＶＤＤからＶＤＤへ遷移する。この時、ＰＭＯＳトランジスタ１２のゲートには２ＶＤＤの電圧が印加されており、ゲート・ソース間電圧はＶＤＤでオフ状態となっている。ＰＭＯＳトランジスタ１２はオフ状態になっているので、ノード１７からＰＭＯＳトランジスタ１２を介してノード１６へ電流が流れ、ノード１７の電圧レベルが低下するおそれはない。

時刻ｔ５では、信号Ｐ１の電圧レベルがＧＮＤからＶＤＤへ遷移する。容量素子７はＶＤＤまで充電されているので、ノード１５の電圧レベルはＶＤＤから２ＶＤＤへ遷移する。この結果、ＮＭＯＳトランジスタ１１のゲート・ソース間電圧はＶＤＤとなり、ＮＭＯＳトランジスタ１１はオン状態に遷移する。ノード１６は、ＮＭＯＳトランジスタ１１を介して端子６と接続される。そのため、通常は、端子６からノード１６へ負荷電流が流れ、容量素子８をＶＤＤまで充電し、ノード１６の電圧レベルはＶＤＤとなる。しかし、今は無負荷時の定常状態での動作を考えており、容量素子８はＶＤＤまで充電されているので、ノード１６の電圧レベルに変化は生じない。

時刻ｔ６，ｔ７では、時刻ｔ５での状態を維持する。
時刻ｔ８では、信号Ｐ１の電圧レベルがＶＤＤからＧＮＤへ遷移する。ノード１５の電圧レベルは２ＶＤＤからＶＤＤへ遷移する。ＮＭＯＳトランジスタ１１のゲート・ソース間電圧は０Ｖとなり、ＮＭＯＳトランジスタ１１はオフ状態となる。

次に、単位電圧発生回路ＣＰ２の動作について説明する。
時刻ｔ１で信号Ｐ２がＧＮＤから電圧ＶＤＤまで上昇すると、ノード２３の電位は、２ＶＤＤから３ＶＤＤまで上昇する。ノード２３の電位が３ＶＤＤまで上昇すると、ＮＭＯＳトランジスタ１８のゲート・ソース間電圧がＶＤＤとなり、ＮＭＯＳトランジスタ１８は、オン状態に遷移する。

ノード１７の電圧レベルは２ＶＤＤなので、ノード２２の電圧レベルもまた２ＶＤＤとなる。そのため、リーク電流によりノード２２の電圧レベルが低下しても、ノード２２は２ＶＤＤまで補償される。

ここで、ＮＭＯＳトランジスタ１９のゲートは、ノード２２に接続されている。ノード２２の電圧レベルは２ＶＤＤなので、ノード２３の電圧レベルが３ＶＤＤに上昇した場合でも、ＮＭＯＳトランジスタ１９はオフ状態となっている。そのため、ノード１７の電圧レベルは、ノード２３の電圧レベルが上昇しても、２ＶＤＤを維持する。

時刻ｔ２では、信号Ｐ３Ｄの電圧レベルが、３ＶＤＤからＧＮＤに遷移する。その結果、ＰＭＯＳトランジスタ１３のゲート・ソース間電圧は−３ＶＤＤとなり、オフ状態からオン状態に遷移する。ノード２３から、ＰＭＯＳトランジスタ１３を介して、容量素子１４へ負荷電流が流れる。そして、容量素子１４を３ＶＤＤまで充電する。しかし、今は定常状態の動作を考えており、既に容量素子１４は充電されているので負荷電流は流れない。容量素子１４が３ＶＤＤまで充電されていることにより、端子１から３ＶＤＤの出力電圧が出力される。

時刻ｔ３では、信号Ｐ３Ｄの電圧レベルがＧＮＤから３ＶＤＤへ遷移する。その結果、ＰＭＯＳトランジスタ１３のゲート・ソース間電圧は０Ｖとなり、オン状態からオフ状態に遷移する。そのため、ノード２３の電圧レベルが変化しても、端子１の電圧レベルは３ＶＤＤを維持する。

時刻ｔ４では、信号Ｐ２の電圧レベルがＶＤＤからＧＮＤへ遷移する。そのため、ノード２３の電圧レベルが３ＶＤＤから２ＶＤＤへ遷移する。ＰＭＯＳトランジスタ１３のゲートには３ＶＤＤの電圧が印加されており、ＰＭＯＳトランジスタ１３のゲート・ソース間電圧はＶＤＤとなっている。そのためＰＭＯＳトランジスタ１３はオフ状態になっており、端子１からＰＭＯＳトランジスタ１３を介してノード２３へ電流が流れて端子１の電圧レベルが低下するおそれはない。

続いて時刻ｔ５では、信号Ｐ１の電圧レベルがＧＮＤからＶＤＤへ遷移する。容量素子２０は２ＶＤＤまで充電されているので、ノード２２の電圧レベルは２ＶＤＤから３ＶＤＤへ遷移する。この結果、ＮＭＯＳトランジスタ１９のゲート・ソース間電圧はＶＤＤとなり、ＮＭＯＳトランジスタ１９はオン状態に遷移する。ノード２３は、ＮＭＯＳトランジスタ１９を介してノード１７と接続される。そのため、ノード１７からノード２３へ負荷電流が流れ、容量素子９を２ＶＤＤまで充電し、ノード２３の電圧レベルは２ＶＤＤとなる。しかし、今は定常状態での動作を考えており、容量素子９は２ＶＤＤまで充電されているので、ノード２３の電圧レベルに変化は生じない。

また、ノード２２の電圧レベルが２ＶＤＤから３ＶＤＤに遷移しても、ＮＭＯＳトランジスタ１８はオフ状態となっているため、ノード１７の電圧レベルが３ＶＤＤに遷移するおそれはない。

時刻ｔ６，ｔ７では、時刻ｔ５での状態を維持する。
時刻ｔ８では、信号Ｐ１の電圧レベルがＶＤＤからＧＮＤへ遷移する。ノード２２の電圧レベルは３ＶＤＤから２ＶＤＤへ遷移する。ＮＭＯＳトランジスタ１９のゲート・ソース間電圧は０Ｖとなり、ＮＭＯＳトランジスタ１９はオフ状態となる。

本実施の形態に係る電圧発生回路は、ＮＭＯＳトランジスタ１８，１９が交差接続されているので、ノード２２，２３の電圧レベルが上昇しても、ノード１７の電圧レベルは２ＶＤＤに保たれている。また、ノード１６の電圧レベルの範囲はＶＤＤから２ＶＤＤである。従って、ＰＭＯＳトランジスタ１２をオフ状態にするには、ゲートに２ＶＤＤの電圧を印加すればよい。そのため、ノード１６の電圧レベルがＶＤＤに遷移しても、ＰＭＯＳトランジスタ１２の逆電圧はＶＤＤとなる。

また、端子１の電圧レベルは３ＶＤＤに保たれ、ノード２３の電圧レベルの範囲は２ＶＤＤから３ＶＤＤである。そのため、ＰＭＯＳトランジスタ１３のゲートには３ＶＤＤの電圧を印加することでオフ状態にできる。ノード２３の電圧レベルが２ＶＤＤに遷移しても、ＰＭＯＳトランジスタ１３の逆電圧はＶＤＤとなる。

ＰＭＯＳトランジスタ１２，１３に印加される逆電圧をＶＤＤにできるので、大きな逆電圧が印加されることによるＰＭＯＳトランジスタ１２，１３の駆動能力の低下を防止することができる。

以上の説明では、説明を容易にするため、ＶＤＤとＧＮＤの電圧レベルを用いた。基準電圧ＶＲ、信号Ｐ２の電圧振幅をＶＷとすると、端子１から出力される出力電圧Ｖ１は、一般的にＶ１＝ＶＲ＋２・ＶＷで表される。図１の例では、基準電圧ＶＲ＝ＶＤＤ、電圧振幅ＶＷ＝ＶＤＤなので、出力電圧Ｖ１は３ＶＤＤとなる。

また、図１においては、端子６から入力される電圧ＶＤＤと容量素子８，９が負荷電流を供給する役割をしている。そのため、信号Ｐ２には電流駆動能力が要求されるので、例えば信号Ｐ２は、ＬＳＩの主電源により生成され、高レベルはＶＤＤ、低レベルは０Ｖに設定される。

なお、信号Ｐ１，Ｐ２の電圧レベルは必ずしも等しくする必要はない。また、容量素子９，２０を駆動する信号としてＰ１，Ｐ２を用いているが、Ｐ１，Ｐ２と同一の位相関係にあれば、別の信号を入力するようにしてもよい。

さらに、単位電圧発生回路を増やすことにより、逆電圧を大きくすることなくより高い出力電圧を発生することができる。

＜実施の形態２＞
図３は、本実施の形態に係る電圧発生回路の構成を示す回路図である。本実施の形態に係る電圧発生回路は、実施の形態１において、ＮＭＯＳトランジスタ１０，１１及びＮＭＯＳトランジスタ１８，１９で構成される交差接続部分（図１参照）をＮＭＯＳトランジスタ１１（第１電界効果トランジスタ）及びＮＭＯＳトランジスタ１９（第１電界効果トランジスタ）で置き換えた構成となっている。

そして、ＮＭＯＳトランジスタ１１，１９のゲートには、実施の形態１において、印加される電圧レベルと同様の信号が印加される。具体的には、実施の形態１では信号Ｐ１がＧＮＤからＶＤＤに遷移することにより、ＮＭＯＳトランジスタ１１のゲートにはＶＤＤから２ＶＤＤへ遷移する電圧が印加される。

そのため、本実施の形態では、ＮＭＯＳトランジスタ１１のゲートに、信号Ｐ１と同一位相で、ＶＤＤから２ＶＤＤへ遷移する信号Ｐ１Ｄが入力されるように構成する。ＮＭＯＳトランジスタ１９も同様に、Ｐ１と同一位相で、電圧レベルが２ＶＤＤから３ＶＤＤに遷移する信号を入力する。
その他の構成は、実施の形態１と同様であり、同一の構成には同一の符号を付し、重複する説明は省略する。

まず、本実施の形態に係る単位電圧発生回路ＣＰ１の構成について説明する。ＮＭＯＳトランジスタ１１のドレインが端子６に接続されている。端子６には電圧ＶＤＤが入力されている。ＮＭＯＳトランジスタ１１のソースが、ノード１６において、ＰＭＯＳトランジスタ１２のソース及び容量素子８の一端に接続されている。容量素子８の他端は端子３に接続され、端子３には信号Ｐ２が入力されている。ＮＭＯＳトランジスタ１１のゲートは端子２５に接続され、端子２５には信号Ｐ１Ｄが入力されている。

ＰＭＯＳトランジスタ１２のドレインはノード１７において容量素子２１の一端及びＮＭＯＳトランジスタ１９のドレインに接続されている。容量素子２１の他端は接地されている。ＰＭＯＳトランジスタ１２のゲートは端子４に接続され、端子４には信号Ｐ３が入力されている。

次に単位電圧発生回路ＣＰ２の構成について説明する。ＮＭＯＳトランジスタ１９のソースは、ノード２３においてＰＭＯＳトランジスタ１３のソース及び容量素子９の一端に接続されている。容量素子９の他端は端子３Ｄに接続されている。端子３Ｄからは信号Ｐ２が入力されている。ＮＭＯＳトランジスタ１９のゲートは、端子２６に接続されている。端子２６には信号Ｐ１ＤＤが入力されている。

ＰＭＯＳトランジスタ１３のドレインが端子１及び容量素子１４の一端に接続されている。容量素子１４の他端は接地されている。ＰＭＯＳトランジスタ１３のゲートは、端子２４に接続されている。端子２４には、信号Ｐ３Ｄが入力されている。

次に本実施の形態に係る電圧発生回路の動作について説明する。
図４は、本実施の形態に係る電圧発生回路の動作を説明するためのタイミングチャートである。信号Ｐ１Ｄ，Ｐ１ＤＤ，Ｐ２，Ｐ３及びＰ３Ｄ、及びノード１６，１７，２３の電圧波形を示している。

説明を容易にするため、以下の説明では、無負荷時の定常状態での動作について説明する。無負荷時の定常状態では、容量素子８は電圧ＶＤＤで充電されている。また、容量素子９，２１は電圧２ＶＤＤまで充電されている。そして容量素子１４は、電圧３ＶＤＤまで充電されている。
なお、図４には、一周期分の信号が示されている。

まず、単位電圧発生回路ＣＰ１の動作について説明する。
時刻ｔ１では、信号Ｐ２がＧＮＤから電圧ＶＤＤまで上昇する。この時ノード１６はＶＤＤから２ＶＤＤまで上昇する。また、電圧レベルＶＤＤの信号Ｐ１Ｄが端子２５からＮＭＯＳトランジスタ１１のゲートに入力されている。ＮＭＯＳトランジスタ１１のゲート・ソース間電圧は、−ＶＤＤとなり、ＮＭＯＳトランジスタ１１はオフ状態のままである。そのため、ノード１６から端子６へリーク電流が流れ、ノード１６の電圧レベルが低下することはない。

次に時刻ｔ２では、信号Ｐ３の電圧レベルが２ＶＤＤからＧＮＤへ遷移する。ＰＭＯＳトランジスタ１２は、ゲート・ソース間電圧が−２ＶＤＤとなり、オフ状態からオン状態に遷移する。ノード１６から、ＰＭＯＳトランジスタ１２を介して、容量素子２１へ負荷電流が流れる。そして、容量素子２１を２ＶＤＤまで充電する。しかし、無負荷時の定常状態の動作を考えており、既に容量素子２１は充電されているので負荷電流は流れない。

続いて時刻ｔ３では、信号Ｐ３の電圧レベルがＧＮＤから２ＶＤＤへ遷移する。その結果、ＰＭＯＳトランジスタ１２のゲート・ソース間電圧は０Ｖとなり、オン状態からオフ状態に遷移する。ノード１６の電圧レベルが変化しても、ノード１７の電圧レベルは２ＶＤＤを維持する。

時刻ｔ４では、信号Ｐ２の電圧レベルがＶＤＤからＧＮＤへ遷移する。そしてノード１６の電圧レベルが２ＶＤＤからＶＤＤへ遷移する。この時、ＰＭＯＳトランジスタ１２はオフ状態になっているので、ノード１７からＰＭＯＳトランジスタ１２を介してノード１６へ電流が流れてノード１７の電圧レベルが低下するおそれはない。

時刻ｔ５では、信号Ｐ１Ｄの電圧レベルがＶＤＤから２ＶＤＤへ遷移する。容量素子８はＶＤＤまで充電されているので、ＮＭＯＳトランジスタ１１のゲート・ソース間電圧はＶＤＤとなり、ＮＭＯＳトランジスタ１１はオン状態に遷移する。ノード１６は、ＮＭＯＳトランジスタ１１を介して端子６と接続される。そのため、端子６からノード１６へ負荷電流が流れ、容量素子８をＶＤＤまで充電し、ノード１６の電圧レベルはＶＤＤとなる。しかし、今は定常状態での動作を考えており、容量素子８はＶＤＤまで充電されているので、ノード１６の電圧レベルに変化は生じない。

時刻ｔ６，ｔ７では、時刻ｔ５での状態を維持する。
時刻ｔ８では、信号Ｐ１Ｄの電圧レベルが２ＶＤＤからＶＤＤへ遷移する。ＮＭＯＳトランジスタ１１のゲート・ソース間電圧は０Ｖとなり、ＮＭＯＳトランジスタ１１はオフ状態となる。

次に単位電圧発生回路ＣＰ２の動作について説明する。
時刻ｔ１で信号Ｐ２がＧＮＤから電圧ＶＤＤまで上昇すると、ノード２３の電位は、２ＶＤＤから３ＶＤＤまで上昇する。

ここで、時刻ｔ１において、電圧レベル２ＶＤＤの信号Ｐ１ＤＤがＮＭＯＳトランジスタ１９のゲートに入力されている。ＮＭＯＳトランジスタ１９のゲート・ソース間電圧は−ＶＤＤとなり、ＮＭＯＳトランジスタ１９はオフ状態となる。そのためノード２３からＮＭＯＳトランジスタ１９を介してノード１７へ負荷電流が流れ、ノード２３の電圧レベルが低下するおそれはない。

時刻ｔ２では、信号Ｐ３Ｄの電圧レベルが３ＶＤＤからＧＮＤに遷移する。その結果、ＰＭＯＳトランジスタ１３のゲート・ソース間電圧は−３ＶＤＤとなり、オフ状態からオン状態に遷移する。ノード２３から、ＰＭＯＳトランジスタ１３を介して、容量素子１４へ負荷電流が流れる。そして、容量素子１４を３ＶＤＤまで充電する。しかし、今は定常状態の動作を考えており、既に容量素子１４は充電されているので負荷電流は流れない。容量素子１４が３ＶＤＤまで充電されていることにより、端子１は３ＶＤＤの電圧を出力する。

続いて、時刻ｔ３では、信号Ｐ３Ｄの電圧レベルがＧＮＤから３ＶＤＤへ遷移する。その結果、ＰＭＯＳトランジスタ１３のゲート・ソース間電圧は０Ｖとなり、オン状態からオフ状態に遷移する。そのため、ノード２３の電圧レベルが変化しても、端子１の電圧レベルは３ＶＤＤを維持する。

時刻ｔ４では、ノード２３の電圧レベルが３ＶＤＤから２ＶＤＤへ遷移する。ＰＭＯＳトランジスタ１３のゲートには３ＶＤＤの電圧が印加されており、ＰＭＯＳトランジスタ１３はオフ状態になっている。そのため、端子１からＰＭＯＳトランジスタ１３を介してノード２３へ電流が流れて端子１の電圧レベルが低下するおそれはない。また、ノード２３の電圧レベルが２ＶＤＤに下がることにより、ＰＭＯＳトランジスタ１３のゲート・ソース間電圧（逆電圧）はＶＤＤとなる。

時刻ｔ５では、信号Ｐ１ＤＤの電圧レベルが２ＶＤＤから３ＶＤＤへ遷移する。容量素子９は２ＶＤＤまで充電されているので、ＮＭＯＳトランジスタ１９のゲート・ソース間電圧はＶＤＤとなり、ＮＭＯＳトランジスタ１９はオン状態に遷移する。ノード２３は、ＮＭＯＳトランジスタ１９を介してノード１７と接続される。そのため、ノード１７からノード２３へ負荷電流が流れ、容量素子９を２ＶＤＤまで充電し、ノード２３の電圧レベルは２ＶＤＤとなる。しかし、今は定常状態での動作を考えており、容量素子９は２ＶＤＤまで充電されているので、ノード２３の電圧レベルに変化は生じない。

時刻ｔ６，ｔ７では、時刻ｔ５での状態を維持する。
時刻ｔ８では、信号Ｐ１ＤＤの電圧レベルが３ＶＤＤから２ＶＤＤへ遷移する。ＮＭＯＳトランジスタ１９のゲート・ソース間電圧は０Ｖとなり、ＮＭＯＳトランジスタ１９はオフ状態となる。

本実施の形態は以上のように構成されているので、実施の形態１と同様にＰＭＯＳトランジスタ１２，１３の逆電圧をＶＤＤにできる。そのため、大きな逆電圧が印加されることによるＰＭＯＳトランジスタ１２，１３の駆動能力の低下を防止することができる。

また、本実施の形態では、交差接続を用いていないので実施の形態１に比べて回路構成を簡単にできる。

なお、信号Ｐ１ＤのＨレベルは、２ＶＤＤとしている。しかし、ＮＭＯＳトランジスタ１１のオン抵抗を低減するために、より高い電圧を印加できる。例えば、３ＶＤＤの電圧を印加してもよい。また、Ｐ１ＤのＬレベルの電圧はＶＤＤとしている。そして、ＮＭＯＳトランジスタ１１がオフ状態のとき、逆電圧はノード１６・端子２５間に印加される電圧であり−ＶＤＤとなっているが、逆電圧を小さくするために、信号Ｐ１ＤのＬレベルの電圧をＶＤＤ＋αにしてもよい。しかし、この場合ＮＭＯＳトランジスタ１１のオフマージン（ＮＭＯＳトランジスタ１１をオフ状態に保つために必要な逆電圧のマージン）が減少する。

さらに、信号Ｐ１ＤＤのＨレベルは、３ＶＤＤとしているが、例えば４ＶＤＤの電圧を印加するようにすることで、ＮＭＯＳトランジスタ１９のオン抵抗を小さくすることができる。そして、信号Ｐ１ＤＤのＬレベルを２ＶＤＤ＋αにしてもよい。この場合、ＮＭＯＳトランジスタ１９に印加される逆電圧は、より小さくなるがオフマージンが減少する。

＜実施の形態３＞
図５は、本実施の形態に係る電圧発生回路の構成を示す回路図である。本実施の形態に係る電圧発生回路は、実施の形態２においてＮＭＯＳトランジスタ１１，１９をＰＭＯＳトランジスタ１１Ｄ，１９Ｄに置き換えた構成となっている。

ＰＭＯＳトランジスタ１１Ｄのゲートには信号／Ｐ１Ｄが入力され、ＰＭＯＳトランジスタ１９Ｄのゲートに信号／Ｐ１ＤＤが入力されている。ここで、信号／Ｐ１Ｄは、Ｈｉｇｈ（Ｈ）レベルが２ＶＤＤ、Ｌｏｗ（Ｌ）レベルが０Ｖの信号である。そして、図４において示した信号Ｐ１Ｄと極性が逆の信号になっている。すなわち、信号Ｐ１Ｄの電圧レベルがＶＤＤ（Ｌレベル）の期間では、信号／Ｐ１Ｄの電圧レベルは、２ＶＤＤ（Ｈレベル）となっている。そして、信号Ｐ１Ｄの電圧レベルが２ＶＤＤ（Ｈレベル）の期間では、信号／Ｐ１Ｄの電圧レベルは、０Ｖ（Ｌレベル）となっている。

また、信号／Ｐ１ＤＤは、Ｈレベルが３ＶＤＤ、Ｌレベルが０Ｖの信号である。そして図４において示した信号Ｐ１ＤＤと逆の極性の信号に対応している。すなわち、信号Ｐ１ＤＤの電圧レベルが２ＶＤＤ（Ｌレベル）の期間では、信号／Ｐ１Ｄの電圧レベルは、３ＶＤＤ（Ｈレベル）となっている。そして、信号Ｐ１ＤＤの電圧レベルが３ＶＤＤ（Ｈレベル）の期間では、信号／Ｐ１ＤＤの電圧レベルは、０Ｖ（Ｌレベル）となっている。

その他の構成は、図３と同様であり同一の構成には同一の符号を付し、重複する説明は省略する。
また、本実施の形態に係る電圧発生回路の動作は、実施の形態２と同様であるので説明は省略する。

本実施の形態では、ＮＭＯＳトランジスタ１９（図３参照）に代えてＰＭＯＳトランジスタ１９Ｄを用いている。その結果、ＰＭＯＳトランジスタ１９Ｄのゲートに入力される信号を０Ｖから３ＶＤＤに変化する信号にできる。オン状態で、ＰＭＯＳトランジスタ１２に印加されるゲート・ソース間電圧の大きさは２ＶＤＤとなる。そのため、実施の形態２のＮＭＯＳトランジスタ１９のオン時でのゲート・ソース間電圧がＶＤＤであるのに比べ、オン電流を大きくすることができる。

＜実施の形態４＞
図６は、本実施の形態に係る電圧発生回路の構成を示す回路図である。本実施の形態では、複数個（図の例ではｎ個）の単位電圧発生回路ＣＰ１〜ＣＰｎを従続接続した構成となっている。

単位電圧発生回路ＣＰ１は、以下のように構成されている。ＮＭＯＳトランジスタＴＮ１のドレインが端子６に接続され、ソースがノードＮ１１において、ＰＭＯＳトランジスタＴＰ１のソース及び容量素子Ｃ１１の一端に接続されている。容量素子Ｃ１１の他端は端子３１に接続され、端子３１には信号Ｐ２が入力されている。

ＮＭＯＳトランジスタＴＮ１のゲートは端子５１に接続され、端子５１には信号Ｐ１１が入力されている。

ＰＭＯＳトランジスタＴＰ１のドレインは、ノードＮ２１において、ＮＭＯＳトランジスタＴＮ２のドレイン及び容量素子Ｃ２１の一端に接続されている。容量素子Ｃ２１の他端は接地されている。ＰＭＯＳトランジスタＴＰ１のゲートは、端子４１に接続され、信号Ｐ３１が入力されている。

次に、単位電圧発生回路ＣＰ１に従続接続された単位電圧発生回路ＣＰ２について説明する。ＮＭＯＳトランジスタＴＮ２のドレインがノードＮ２１に接続され、ソースがノードＮ１２において、ＰＭＯＳトランジスタＴＰ２のソース及び容量素子Ｃ１２の一端に接続されている。容量素子Ｃ１２の他端は端子３２に接続され、端子３２には信号Ｐ２が入力されている。

ＮＭＯＳトランジスタＴＮ２のゲートは端子５２に接続され、端子５２には信号Ｐ１２が入力されている。

ＰＭＯＳトランジスタＴＰ２のドレインは、ノードＮ２２において、ＮＭＯＳトランジスタＴＮ３（図示せず）のドレイン及び容量素子Ｃ２２の一端に接続されている。容量素子Ｃ２２の他端は接地されている。ＰＭＯＳトランジスタＴＰ２のゲートは、端子４２に接続され、信号Ｐ３２が入力されている。
以下、同様の構成を備える単位電圧発生回路ＣＰ３〜ＣＰｎ−１が、従続接続されている。

そしてｎ番目の単位電圧発生回路ＣＰｎは、単位電圧発生回路ＣＰｎ−１（図示せず）に接続されている。ＮＭＯＳトランジスタＴＮｎのドレインがノードＮ２（ｎ−１）（図示せず）に接続され、ソースがノードＮ１ｎにおいて、ＰＭＯＳトランジスタＴＰｎのソース及び容量素子Ｃ１ｎの一端に接続されている。容量素子Ｃ１ｎの他端は端子３ｎに接続され、端子３ｎには信号Ｐ２が入力されている。ＮＭＯＳトランジスタＴＮｎのゲートは端子５ｎに接続され、端子５ｎには信号Ｐ１ｎが入力されている。

ＰＭＯＳトランジスタＴＰｎのドレインは、ノードＮ２ｎにおいて容量素子Ｃ２ｎの一端に接続されている。容量素子Ｃ２ｎの他端は接地されている。ＰＭＯＳトランジスタＴＰｎのゲートは、端子４ｎに接続され、信号Ｐ３ｎが入力されている。ノードＮ２ｎは端子１に接続されている。

信号Ｐ１１，Ｐ３１，Ｐ１２，Ｐ３２は、実施の形態２の信号Ｐ１Ｄ，Ｐ３，Ｐ１ＤＤ，Ｐ３Ｄに夫々対応しており、それらと同一位相、同一電圧レベルの信号である。また、単位電圧発生回路ＣＰｎの端子５ｎには、信号Ｐ１Ｄと同一位相で、ＬレベルがｎＶＤＤ、Ｈレベルが（ｎ＋１）ＶＤＤの信号が入力される。端子４ｎには、ＬレベルがＧＮＤ、Ｈレベルが（ｎ＋１）ＶＤＤの信号が入力される。

また定常状態では、容量素子Ｃ１１は電圧ＶＤＤ、容量素子Ｃ２１は電圧２ＶＤＤで充電されている。さらに、容量素子Ｃ１２は電圧２ＶＤＤ、容量素子Ｃ２２は３ＶＤＤで充電されている。また、容量素子Ｃ１ｎはｎＶＤＤ、容量素子Ｃ２ｎは（ｎ＋１）ＶＤＤで充電されている。

単位電圧発生回路ＣＰ１〜ＣＰｎの夫々の動作は、実施の形態２において説明したものと同様であるので説明は省略する。

単位電圧発生回路ＣＰ１は端子６から入力される電圧ＶＤＤを受け、ノードＮ２１の電圧レベルを２ＶＤＤにする。単位電圧発生回路ＣＰ２は、ノードＮ２１から入力される電圧２ＶＤＤを受け、ノードＮ２２の電圧レベルを３ＶＤＤにする。同様に単位電圧発生回路ＣＰｎは、電圧ｎＶＤＤを受けてノードＮ２ｎの電圧レベルを（ｎ＋１）ＶＤＤにして、端子１から出力する。

本実施の形態では、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタに印加される逆電圧は、ＶＤＤとなっている。例えば、ＮＭＯＳトランジスタＴＮｎの逆電圧は、ｎＶＤＤ（端子５ｎの電圧）−（ｎ＋１）ＶＤＤ（ノードＮ１ｎの電圧）＝−ＶＤＤとなっている。さらに、ＰＭＯＳトランジスタＴＰｎの逆電圧は、（ｎ＋１）ＶＤＤ（端子４ｎの電圧）−ｎＶＤＤ（ノードＮ１ｎの電圧）＝ＶＤＤとなる。

その結果、本実施の形態に係る電圧発生回路は、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのオン電流の経時的劣化を防止しつつ、（ｎ＋１）ＶＤＤの電圧を発生することができる。

なお、本実施の形態では、実施の形態２において示した単位電圧発生回路ＣＰ１（図３参照）と同一構成の単位電圧発生回路をｎ個従続接続する構成としたが、実施の形態３において示した単位電圧発生回路ＣＰ１（図５参照）と同一構成の単位電圧発生回路をｎ個従続接続する構成にしてもよい。また、実施の形態２と３の単位電圧発生回路ＣＰ１を組み合わせた構成にしてもよい。

＜実施の形態５＞
図７は、本実施の形態に係る電圧発生回路の構成を示す回路図である。本実施の形態に係る電圧発生回路は、実施の形態１に示した電圧発生回路と、逆の極性のＭＯＳトランジスタを用いて構成したものである。
図７に示すように電圧発生回路は、単位電圧発生回路／ＣＰ１と単位電圧発生回路／ＣＰ２により構成されている。

まず単位電圧発生回路／ＣＰ１の構成について説明する。
ＰＭＯＳトランジスタ／１０のドレインが接地され、ソースがノード／１５において、ＰＭＯＳトランジスタ／１１のゲート及び容量素子／７の一端に接続されている。容量素子／７の他端は端子／２に接続され、端子／２には信号／Ｐ１が入力されている。

ＰＭＯＳトランジスタ／１１のドレインは接地され、ソースは、ノード／１６においてＰＭＯＳトランジスタ／１０のゲート及び容量素子／８の一端に接続されている。容量素子／８の他端は端子／３に接続されている。端子／３には、信号／Ｐ２が入力されている。

ＮＭＯＳトランジスタ／１２のソースがノード／１６に接続され、ドレインがノード／１７において容量素子／２１の一端に接続されている。容量素子／２１の他端は接地されている。ＮＭＯＳトランジスタ／１２のゲートは端子／４に接続され、端子／４には信号／Ｐ３が入力されている。

次に単位電圧発生回路／ＣＰ２の構成について説明する。
ＰＭＯＳトランジスタ／１８及び／１９のドレインがノード／１７に接続されている。ＰＭＯＳトランジスタ／１８のソースがノード／２２においてＰＭＯＳトランジスタ／１９のゲート及び容量素子／２０の一端に接続されている。容量素子／２０の他端は、端子／２Ｄに接続されている。端子／２Ｄには信号／Ｐ１が入力されている。

ＰＭＯＳトランジスタ／１９のソースがノード／２３においてＰＭＯＳトランジスタ／１８のゲート及び容量素子／９に一端に接続されている。容量素子／９の他端は端子／３Ｄに接続されている。端子／３Ｄには信号／Ｐ２が入力されている。

ＮＭＯＳトランジスタ／１３のソースがノード／２３に接続されている。ドレインは端子／１及び容量素子／１４に一端に接続されている。容量素子／１４の他端は接地されている。ＮＭＯＳトランジスタ／１３のゲートは端子／２４に接続されている。端子／２４には信号／Ｐ３Ｄが入力されている。

図８は、本実施の形態に係る電圧発生回路の動作を説明するためのタイミングチャート図である。信号／Ｐ１，／Ｐ２，／Ｐ３及び／Ｐ３Ｄ、及びノード／１５，／１６，／１７，／２２，／２３の電圧波形を示している。

説明を容易にするため、以下の説明では、端子／１から電圧−２ＶＤＤを出力している無負荷時の定常状態の動作について説明する。

定常状態では、容量素子／７，／８はノード／１５，ノード／１６の電圧レベルを夫々基準として電圧ＶＤＤで充電されている。また、容量素子／９，／２０は、ノード／２３，／２２の電圧レベルを夫々基準として２ＶＤＤまで充電されている。容量素子／２１は、ＧＮＤを基準として電圧−ＶＤＤまで充電されている。そして容量素子／１４は、ＧＮＤを基準として電圧−２ＶＤＤまで充電されている。なお、図８には、一周期分の信号が示されている。

まず、単位電圧発生回路／ＣＰ１の動作について説明する。
時刻ｔ１では、信号／Ｐ１はＶＤＤのまま、信号／Ｐ２が電圧ＶＤＤからＧＮＤへ遷移する。この時、ノード／１６の電圧レベルは０Ｖから−ＶＤＤに下降する。ノード／１６の電位が−ＶＤＤまで下降すると、ＰＭＯＳトランジスタ／１０のゲート・ソース間電圧が−ＶＤＤとなり、オン状態に遷移する。その結果、リーク電流によりノード／１５の電圧レベルが上昇しても、ノード／１５は０Ｖに補償される。

また、ＰＭＯＳトランジスタ／１１のゲートには０Ｖの電圧が印加される。ＰＭＯＳトランジスタ／１１のゲート・ソース間電圧は、ＶＤＤであり、ＰＭＯＳトランジスタ／１１はオフ状態のままである。そのため、ＰＭＯＳトランジスタ／１１を介してノード／１６へＧＮＤからリーク電流が流れこみ、ノード／１６の電圧レベルが上昇するのを防ぐことができる。

次に時刻ｔ２において、信号／Ｐ３の電圧レベルが−ＶＤＤからＶＤＤへ遷移する。ＮＭＯＳトランジスタ／１２は、ゲート・ソース間電圧が２ＶＤＤとなり、オフ状態からオン状態に遷移する。容量素子／２１から、ＮＭＯＳトランジスタ／１２を介して、ノード／１６へ負荷電流が流れる。そして、容量素子／２１を−ＶＤＤまで充電する。しかし、今は定常状態の動作を考えており、既に容量素子／２１は−ＶＤＤまで充電されているので負荷電流は流れない。

時刻ｔ３では、信号／Ｐ３の電圧レベルがＶＤＤから−ＶＤＤへ遷移する。その結果、ＮＭＯＳトランジスタ／１２のゲート・ソース間電圧は０Ｖとなり、オン状態からオフ状態に遷移する。ノード／１６の電圧レベルが変化しても、ノード／１７の電圧レベルは−ＶＤＤに維持される。

時刻ｔ４では、信号／Ｐ２の電圧レベルがＧＮＤからＶＤＤへ遷移する。そしてノード／１６の電圧レベルが−ＶＤＤから０Ｖへ遷移する。ＮＭＯＳトランジスタ／１２はオフ状態になっているので、ノード／１６からＮＭＯＳトランジスタ／１２を介してノード／１７へ負荷電流が流れ、ノード／１７の電圧レベルが上昇するおそれはない。

時刻ｔ５では、信号／Ｐ１の電圧レベルがＶＤＤからＧＮＤへ遷移する。容量素子／７はＶＤＤまで充電されているので、ノード／１５の電圧レベルは０Ｖから−ＶＤＤへ遷移する。この結果、ＰＭＯＳトランジスタ／１１のゲート・ソース間電圧は−ＶＤＤとなり、ＰＭＯＳトランジスタ／１１はオン状態に遷移する。ノード／１６は、ＰＭＯＳトランジスタ／１１を介して接地される。

時刻ｔ６，ｔ７では、時刻ｔ５での状態を維持する。
時刻ｔ８では、信号／Ｐ１の電圧レベルがＧＮＤからＶＤＤへ遷移する。ノード／１５の電圧レベルは−ＶＤＤからＧＮＤへ遷移する。ＰＭＯＳトランジスタ／１１のゲート・ソース間電圧はＶＤＤとなり、ＰＭＯＳトランジスタ／１１はオフ状態となる。

次に単位電圧発生回路／ＣＰ２の動作について説明する。
時刻ｔ１で信号／Ｐ２が電圧ＶＤＤからＧＮＤまで下降すると、ノード／２３の電圧レベルは、−ＶＤＤから−２ＶＤＤまで下降する。ノード／２３の電位が−２ＶＤＤまで下降すると、ＰＭＯＳトランジスタ／１８のゲート・ソース間電圧が−ＶＤＤとなり、ＰＭＯＳトランジスタ／１８は、オン状態に遷移する。

ノード／１７の電圧レベルは−ＶＤＤなので、ノード／２２の電圧レベルもまた−ＶＤＤとなる。その結果、リーク電流によりノード／２２の電圧レベルが上昇しても、ノード／２２は−ＶＤＤまで補償される。

ここで、ＰＭＯＳトランジスタ／１９のゲートは、ノード／２２に接続されている。ノード／２２の電圧レベルは−ＶＤＤなので、ＰＭＯＳトランジスタ／１９はオフ状態となっている。そのため、ノード／２３の電圧レベルが−ＶＤＤから−２ＶＤＤへ下降しても、ノード／１７の電圧レベルは変動することなく−ＶＤＤに維持される。

次に時刻ｔ２では、信号／Ｐ３Ｄの電圧レベルが、−２ＶＤＤからＶＤＤに遷移する。その結果、ＮＭＯＳトランジスタ／１３のゲート・ソース間電圧は３ＶＤＤとなり、オフ状態からオン状態に遷移する。容量素子／１４から、ＮＭＯＳトランジスタ／１３を介して、ノード／２３へ負荷電流が流れる。そして、容量素子／１４を−２ＶＤＤまで充電する。しかし、今は定常状態の動作を考えており、既に容量素子／１４は充電されているので負荷電流は流れない。容量素子／１４が−２ＶＤＤまで充電されていることにより、端子／１は−２ＶＤＤの電圧を出力する。

続いて時刻ｔ３では、信号／Ｐ３Ｄの電圧レベルがＶＤＤから−２ＶＤＤへ遷移する。その結果、ＮＭＯＳトランジスタ／１３のゲート・ソース間電圧は０Ｖとなり、オン状態からオフ状態に遷移する。その結果、ノード／２３の電圧レベルが変化しても、端子／１の電圧レベルは−２ＶＤＤを維持する。

時刻ｔ４では、信号／Ｐ２の電圧レベルがＧＮＤからＶＤＤへ遷移する。そしてノード／２３の電圧レベルが−２ＶＤＤから−ＶＤＤへ遷移する。ＮＭＯＳトランジスタ／１３のゲートには−２ＶＤＤの電圧が印加されており、ＮＭＯＳトランジスタ／１３はオフ状態になっている。そのため、ノード／２３からＮＭＯＳトランジスタ／１３を介して容量素子／１４へ電流が流れて端子／１の電圧レベルが上昇するおそれはない。

時刻ｔ５では、信号／Ｐ１の電圧レベルがＶＤＤからＧＮＤへ遷移する。容量素子／２０は２ＶＤＤまで充電されているので、ノード／２２の電圧レベルは−ＶＤＤから−２ＶＤＤへ遷移する。この結果、ＰＭＯＳトランジスタ／１９のゲート・ソース間電圧は−ＶＤＤとなり、ＰＭＯＳトランジスタ／１９はオン状態に遷移する。ノード／２３は、ＰＭＯＳトランジスタ／１９を介してノード／１７と接続される。

そのため、ノード／１７からノード／２３へ負荷電流が流れ、容量素子／９を２ＶＤＤまで充電し、ノード／２３の電圧レベルは−ＶＤＤとなる。しかし、今は定常状態での動作を考えており、既に容量素子／９は２ＶＤＤまで充電されているので、ノード／２３の電圧レベルに変化は生じない。

また、ノード／２２の電圧レベルが−ＶＤＤから−２ＶＤＤに遷移しても、ＰＭＯＳトランジスタ／１８はオフ状態となっているため、ノード／１７の電圧レベルが変動するおそれはない。

時刻ｔ６，ｔ７では、時刻ｔ５での状態を維持する。
時刻ｔ８では、信号／Ｐ１の電圧レベルがＧＮＤからＶＤＤへ遷移する。そして、ノード／２２の電圧レベルは−２ＶＤＤから−ＶＤＤへ遷移する。ＰＭＯＳトランジスタ／１９のゲート・ソース間電圧はＶＤＤとなり、ＰＭＯＳトランジスタ／１９はオフ状態となる。

本実施の形態に係る電圧発生回路は、ＰＭＯＳトランジスタ／１８，／１９が交差接続されているのでノード／１７の電圧レベルは−ＶＤＤに保たれている。また、ノード／１６の電圧レベルの範囲は０Ｖから−ＶＤＤである。そのため、ＮＭＯＳトランジスタ／１２のゲートには−ＶＤＤの電圧を印加することでオフ状態にできる。ノード／１６の電圧レベルが０Ｖに遷移しても、ＮＭＯＳトランジスタ／１２の逆電圧は、−ＶＤＤ（ノード／１６の電圧）−０（ノード／Ｐ３の電圧）＝−ＶＤＤとなる。

また、端子／１の電圧レベルは−２ＶＤＤに保たれ、ノード／２３の電圧レベルの範囲は−ＶＤＤから−２ＶＤＤである。そのため、ゲートに−２ＶＤＤの電圧を印加することで、ＮＭＯＳトランジスタ／１３をオフ状態にできる。ノード／２３の電圧レベルが−ＶＤＤに遷移したとき、ＮＭＯＳトランジスタ／１３の逆電圧は、ゲート電圧からノード／２３の電圧を引いて、−２ＶＤＤ−（−ＶＤＤ）＝−ＶＤＤとなる。

ＮＭＯＳトランジスタ／１２，／１３に印加される逆電圧は−ＶＤＤとなるので、大きな逆電圧が印加されることによるＮＭＯＳトランジスタ／１２，／１３の駆動能力の低下を防止することができる。

以上の説明では、説明の簡単化のため、基準電圧がＧＮＤ（０Ｖ）、信号／Ｐ２の電圧振幅がＶＤＤの場合について説明した。一般的には、基準電圧ＶＲ、信号／Ｐ２の電圧振幅をＶＷとすると、端子／１から出力される出力電圧Ｖ１は、Ｖ１＝ＶＲ−２・ＶＷで表される。図７の例では、基準電圧ＶＲ＝０Ｖ、電圧振幅ＶＷ＝ＶＤＤなので、出力電圧Ｖ１は−２・ＶＤＤとなっている。

また、図７においては、容量素子／８，／９が負荷電流を供給する役割をしている。そのため、信号／Ｐ２には電流駆動能力が要求されるので、例えば信号／Ｐ２は、ＬＳＩの主電源により生成され、高レベルはＶＤＤ、低レベルは０Ｖに設定される。

なお、信号／Ｐ１，／Ｐ２の電圧レベルは必ずしも等しくする必要はない。また、容量素子／９，／２０を駆動する信号として／Ｐ１，／Ｐ２を用いているが、／Ｐ１，／Ｐ２と同一の位相関係にあれば、別の信号を入力するようにしてもよい。

さらに、単位電圧発生回路を増やすことにより、逆電圧を大きくすることなくより低い出力電圧を発生することができる。

＜実施の形態６＞
図９は、本実施の形態に係る電圧発生回路の構成を示す回路図である。
本実施の形態に係る電圧発生回路は、実施の形態５において、ＰＭＯＳトランジスタ／１０，／１１及びＰＭＯＳトランジスタ／１８，／１９で構成される交差接続部分（図７参照）をＰＭＯＳトランジスタ／１１及びＰＭＯＳトランジスタ／１９で置き換えた構成となっている。

そして、ＰＭＯＳトランジスタ／１１，／１９のゲートには、実施の形態５において、印加される電圧レベルと同様の信号が印加される。具体的には、実施の形態５では信号／Ｐ１がＶＤＤからＧＮＤに遷移することにより、ＰＭＯＳトランジスタ／１１のゲートには０Ｖから−ＶＤＤへ遷移する電圧が印加される。そのため本実施の形態では、ＰＭＯＳトランジスタ／１１のゲートには０Ｖから−ＶＤＤへ遷移する電圧レベルの信号／Ｐ１Ｄが／Ｐ１と同一位相で入力されるように構成する。ＰＭＯＳトランジスタ／１９のゲートへも同様に、／Ｐ１と同一位相で、電圧レベルが−ＶＤＤから−２ＶＤＤに遷移する信号／Ｐ１ＤＤを入力する。

その他の構成は、実施の形態５と同様であり、同一の構成には同一の符号を付し、重複する説明は省略する。

まず、本実施の形態に係る単位電圧発生回路／ＣＰ１の構成について説明する。
ＰＭＯＳトランジスタ／１１のドレインが接地され、ソースがノード／１６においてＮＭＯＳトランジスタ／１２のソース及び容量素子／８の一端に接続されている。容量素子／８の他端は端子／３に接続され、信号／Ｐ２が入力されている。ＰＭＯＳトランジスタ／１１のゲートは端子／２５に接続され、端子／２５には信号／Ｐ１Ｄが入力されている。

ＮＭＯＳトランジスタ／１２のドレインがノード／１７において、ＰＭＯＳトランジスタ／１９のドレイン及び容量素子／２１の一端に接続されている。容量素子／２１の他端は接地されている。ＮＭＯＳトランジスタ／１２のゲートは端子／４に接続され、端子／４には信号／Ｐ３が入力されている。

次に単位電圧発生回路／ＣＰ２の構成について説明する。
ＰＭＯＳトランジスタ／１９のソースが、ノード／２３において、ＮＭＯＳトランジスタ／１３のソース及び容量素子／９の一端に接続されている。容量素子／９の他端は、端子／３Ｄに接続されている。端子／３Ｄには、信号／Ｐ２が入力されている。ＰＭＯＳトランジスタ／１９のゲートは端子／２６に接続され、端子／２６には信号／Ｐ１ＤＤが入力されている。

ＮＭＯＳトランジスタ／１３のドレインが端子／１及び容量素子／１４の一端に接続されている。容量素子／１４の他端は接地されている。ＮＭＯＳトランジスタ／１３のゲートは、端子／２４に接続されている。端子／２４には信号／Ｐ３Ｄが入力されている。

次に本実施の形態に係る電圧発生回路の動作について説明する。
図１０は、本実施の形態に係る電圧発生回路の動作を説明するためのタイミングチャートである。信号／Ｐ１Ｄ，／Ｐ１ＤＤ，／Ｐ２，／Ｐ３及び／Ｐ３Ｄ、ノード／１６，／１７，／２３の電圧波形を示している。

説明を容易にするため、以下の説明では、端子／１から−２ＶＤＤの電圧を出力する無負荷時の定常状態の動作について説明する。
無負荷時の定常状態では、容量素子／８は、端子／３の電圧を基準にして電圧−ＶＤＤで充電されている。容量素子／２１は、ＧＮＤを基準にして電圧−ＶＤＤで充電されている。また、容量素子／９は端子／３Ｄの電圧を基準にして−２ＶＤＤで充電されている。そして、容量素子／１４は、ＧＮＤを基準として電圧−２ＶＤＤで充電されている。
なお、図１０には、一周期分の信号が示されている。

まず、単位電圧発生回路／ＣＰ１の動作について説明する。
まず時刻ｔ１では、信号／Ｐ２の電圧レベルが電圧ＶＤＤから０Ｖまで下降する。この時ノード／１６は０Ｖから−ＶＤＤまで下降する。
また、０Ｖの信号／Ｐ１Ｄが端子／２５からＰＭＯＳトランジスタ／１１のゲートに入力されている。ＰＭＯＳトランジスタ／１１のゲート・ソース間電圧は、ＶＤＤとなり、ＰＭＯＳトランジスタ／１１はオフ状態のままである。そのため、ＧＮＤからＰＭＯＳトランジスタ／１１を介してノード／１６へリーク電流が流れ、ノード／１６の電圧レベルが上昇することはない。

次に時刻ｔ２では、信号／Ｐ３の電圧レベルが−ＶＤＤからＶＤＤへ遷移する。ＮＭＯＳトランジスタ／１２は、ゲート・ソース間電圧が２ＶＤＤとなり、オフ状態からオン状態に遷移する。容量素子／２１から、ＮＭＯＳトランジスタ／１２を介して、容量素子／８へ負荷電流が流れる。そして、容量素子／２１を−ＶＤＤまで充電する。しかし、無負荷時の定常状態の動作を考えており、既に容量素子／２１は−ＶＤＤまで充電されているので負荷電流は流れない。

時刻ｔ３では、信号／Ｐ３の電圧レベルがＶＤＤから−ＶＤＤへ遷移する。その結果、ＮＭＯＳトランジスタ／１２のゲート・ソース間電圧は０Ｖとなり、オン状態からオフ状態に遷移する。ノード／１６の電圧レベルが変化しても、ノード／１７の電圧レベルは−ＶＤＤを維持する。

時刻ｔ４では、信号／Ｐ２の電圧レベルが０ＶからＶＤＤへ遷移する。そしてノード／１６の電圧レベルが−ＶＤＤから０Ｖへ遷移する。この時、ＮＭＯＳトランジスタ／１２のゲートへは、−ＶＤＤの電圧レベルである信号／Ｐ３Ｄが入力されている。そのため、ＮＭＯＳトランジスタ／１２はオフ状態になっているので、ノード／１６からＮＭＯＳトランジスタ／１２を介してノード／１７へ電流が流れてノード／１７の電圧レベルが上昇するおそれはない。

時刻ｔ５では、信号／Ｐ１Ｄの電圧レベルがＧＮＤから−ＶＤＤへ遷移する。容量素子／８は−ＶＤＤまで充電されているので、ＰＭＯＳトランジスタ／１１のゲート・ソース間電圧は−ＶＤＤとなり、ＰＭＯＳトランジスタ／１１はオン状態に遷移する。ノード／１６は、ＰＭＯＳトランジスタ／１１を介して接地される。そのため、ノード／１６からＧＮＤへ負荷電流が流れ、容量素子／８を−ＶＤＤまで充電し、ノード／１６の電圧レベルは０Ｖとなる。しかし、今は定常状態での動作を考えており、容量素子／８は−ＶＤＤまで充電されているので、ノード／１６の電圧レベルに変化は生じない。

時刻ｔ６，ｔ７では、時刻ｔ５での状態を維持する。
時刻ｔ８では、信号／Ｐ１Ｄの電圧レベルが−ＶＤＤから０Ｖへ遷移する。ＰＭＯＳトランジスタ／１１のゲート・ソース間電圧は０Ｖとなり、ＰＭＯＳトランジスタ／１１はオフ状態となる。

次に単位電圧発生回路／ＣＰ２の動作について説明する。
時刻ｔ１で、信号／Ｐ２がＶＤＤからＧＮＤに下降すると、ノード／２３の電位は、−ＶＤＤから−２ＶＤＤまで下降する。

ここで、時刻ｔ１において、ＰＭＯＳトランジスタ／１９のゲートに入力される信号／Ｐ１ＤＤの電圧レベルは−ＶＤＤである。ＰＭＯＳトランジスタ／１９のゲート・ソース間電圧はＶＤＤなのでオフ状態となる。そのため、ノード／１７からＰＭＯＳトランジスタ／１９を介してノード／２３へ負荷電流が流れ、ノード／２３の電圧レベルが上昇するおそれはない。

時刻ｔ２では、信号／Ｐ３Ｄの電圧レベルが−２ＶＤＤからＶＤＤに遷移する。その結果、ＮＭＯＳトランジスタ／１３のゲート・ソース間電圧は３ＶＤＤとなり、オフ状態からオン状態に遷移する。容量素子／１４から、ＮＭＯＳトランジスタ／１３を介して、ノード／２３へ負荷電流が流れる。そして、容量素子／１４を−２ＶＤＤまで充電する。しかし、今は無負荷時の定常状態の動作を考えており、既に容量素子／１４は充電されているので負荷電流は流れない。容量素子／１４が−２ＶＤＤまで充電されていることにより、端子／１は−２ＶＤＤの電圧を出力する。

次に時刻ｔ３では、信号／Ｐ３Ｄの電圧レベルがＶＤＤから−２ＶＤＤへ遷移する。その結果、ＮＭＯＳトランジスタ／１３のゲート・ソース間電圧は０Ｖとなり、オン状態からオフ状態に遷移する。ノード／２３の電圧レベルが変化しても、端子／１の電圧レベルは−２ＶＤＤを維持する。

続いて時刻ｔ４では、ノード／２３の電圧レベルが−２ＶＤＤから−ＶＤＤへ遷移する。ＮＭＯＳトランジスタ／１３のゲートには−２ＶＤＤの電圧が印加されており、ＮＭＯＳトランジスタ／１３はオフ状態になっている。そのため、ノード／２３からＮＭＯＳトランジスタ／１３を介して端子／１へ電流が流れて端子／１の電圧レベルが上昇するおそれはない。

時刻ｔ５では、信号／Ｐ１ＤＤの電圧レベルが−ＶＤＤから−２ＶＤＤへ遷移する。容量素子／９は−２ＶＤＤまで充電されているので、ＰＭＯＳトランジスタ／１９のゲート・ソース間電圧は−ＶＤＤとなり、ＰＭＯＳトランジスタ／１９はオン状態に遷移する。ノード／２３は、ＰＭＯＳトランジスタ／１９を介してノード／１７に接続される。そのため、通常は、ノード／２３からノード／１７へ負荷電流が流れ、容量素子／９を−２ＶＤＤまで充電し、ノード／２３の電圧レベルは−ＶＤＤとなる。しかし、今は定常状態での動作を考えており、容量素子／９は−２ＶＤＤまで充電されているので、ノード／２３の電圧レベルに変化は生じない。

時刻ｔ６，ｔ７では、時刻ｔ５での状態を維持する。
時刻ｔ８では、信号／Ｐ１ＤＤの電圧レベルが−２ＶＤＤから−ＶＤＤへ遷移する。ＰＭＯＳトランジスタ／１９のゲート・ソース間電圧は０Ｖとなり、ＰＭＯＳトランジスタ／１９はオフ状態となる。

本実施の形態は以上のように構成されているので、実施の形態５と同様にＮＭＯＳトランジスタ／１２，／１３の逆電圧をＶＤＤにできる。そのため、大きな逆電圧が印加されることによるＮＭＯＳトランジスタ／１２，／１３の駆動能力の低下を防止することができる。

また、本実施の形態では、交差接続を用いていないので実施の形態５に比べて回路構成を簡単にできる。

＜実施の形態７＞
図１１は、本実施の形態に係る電圧発生回路の構成を示す回路図である。本実施の形態に係る電圧発生回路は、実施の形態６においてＰＭＯＳトランジスタ／１１，／１９をＮＭＯＳトランジスタ／１１Ｄ，／１９Ｄに置き換えた構成となっている。そして、ＮＭＯＳトランジスタ／１１Ｄのゲートには信号／Ｐ１Ｄが入力され、ＮＭＯＳトランジスタ／１９Ｄのゲートに信号／Ｐ１ＤＤが入力されている。その他の構成は、図９と同様であり同一の構成には同一の符号を付し、重複する説明は省略する。

また本実施の形態に係る電圧発生回路の動作は、実施の形態６と同様であるので説明は省略する。

本実施の形態では、ＰＭＯＳトランジスタ／１９（図６参照）に代えてＮＭＯＳトランジスタ／１９Ｄを用いている。その結果、ＮＭＯＳトランジスタ／１９ＤのゲートにＨレベルがＶＤＤ、Ｌレベルが−２ＶＤＤの信号を入力できる。そのため、ＮＭＯＳトランジスタ／１９Ｄは、オン状態でゲート・ソース間電圧の大きさは２ＶＤＤとなる。実施の形態６のＰＭＯＳトランジスタ／１９のオン時のゲート・ソース間電圧の大きさがＶＤＤであるのに比べ、オン電流を大きくすることができる。

＜実施の形態８＞
図１２は、本実施の形態に係る電圧発生回路の構成を示す回路図である。本実施の形態では、複数個（図の例ではｎ個）の単位電圧発生回路／ＣＰ１〜／ＣＰｎを従続接続した構成となっている。

単位電圧発生回路／ＣＰ１は、以下のように構成されている。ＰＭＯＳトランジスタ／ＴＰ１のドレインが接地され、ソースがノード／Ｎ１１において、ＮＭＯＳトランジスタ／ＴＮ１のソース及び容量素子／Ｃ１１の一端に接続されている。容量素子／Ｃ１１の他端は端子／３１に接続され、端子／３１には信号／Ｐ２が入力されている。ＰＭＯＳトランジスタ／ＴＰ１のゲートは端子／５１に接続され、端子／５１には信号／Ｐ１１が入力されている。

ＮＭＯＳトランジスタ／ＴＮ１のドレインは、ノード／Ｎ２１において、ＰＭＯＳトランジスタ／ＴＰ２のドレイン及び容量素子／Ｃ２１の一端に接続されている。容量素子／Ｃ２１の他端は接地されている。ＮＭＯＳトランジスタ／ＴＮ１のゲートは、端子／４１に接続され、信号／Ｐ３１が入力されている。

次に、単位電圧発生回路／ＣＰ１に従続接続された単位電圧発生回路／ＣＰ２の構成について説明する。ＰＭＯＳトランジスタ／ＴＰ２のドレインがノード／Ｎ２１に接続され、ソースがノード／Ｎ１２において、ＮＭＯＳトランジスタ／ＴＮ２のソース及び容量素子／Ｃ１２の一端に接続されている。容量素子／Ｃ１２の他端は端子／３２に接続され、端子／３２には信号／Ｐ２が入力されている。

ＰＭＯＳトランジスタ／ＴＰ２のゲートは端子／５２に接続され、端子／５２には信号／Ｐ１２が入力されている。ＮＭＯＳトランジスタ／ＴＮ２のドレインは、ノード／Ｎ２２において、ＰＭＯＳトランジスタＴＰ３（図示せず）のドレイン及び容量素子／Ｃ２２の一端に接続されている。容量素子／Ｃ２２の他端は接地されている。ＮＭＯＳトランジスタ／ＴＮ２のゲートは、端子／４２に接続され、信号／Ｐ３２が入力されている。

以下、同様の構成を備える単位電圧発生回路／ＣＰ３〜／ＣＰｎ−１（図示せず）が、従続接続されている。そしてｎ番目の単位電圧発生回路／ＣＰｎは、単位電圧発生回路／ＣＰｎ−１（図示せず）に接続されている。ＰＭＯＳトランジスタ／ＴＰｎのドレインがノードＮ１ｎにおいて、ＮＭＯＳトランジスタ／ＴＮｎのソース及び容量素子／Ｃ１ｎの一端に接続されている。容量素子／Ｃ１ｎの他端は端子／３ｎに接続され、端子／３ｎには信号／Ｐ２が入力されている。

ＰＭＯＳトランジスタ／ＴＰｎのゲートは端子／５ｎに接続され、端子／５ｎには信号／Ｐ１ｎが入力されている。ＮＭＯＳトランジスタ／ＴＮｎのドレインは、ノードＮ２ｎにおいて容量素子／Ｃ２ｎの一端に接続されている。容量素子／Ｃ２ｎの他端は接地されている。ＮＭＯＳトランジスタ／ＴＮｎのゲートは、端子／４ｎに接続され、信号／Ｐ３ｎが入力されている。ノード／Ｎ２ｎは端子／１に接続されている。

信号／Ｐ１１，／Ｐ３１，／Ｐ１２，／Ｐ３２は、実施の形態６の信号／Ｐ１Ｄ，／Ｐ３，／Ｐ１ＤＤ，／Ｐ３Ｄに夫々対応しており、それらと同一位相、同一電圧レベルの信号である。

また、単位電圧発生回路／ＣＰｎの端子／５ｎには、信号／Ｐ１Ｄと同一位相で、Ｌレベルが−ｎＶＤＤ、Ｈレベルが−（ｎ−１）ＶＤＤの信号が入力される。

端子／４ｎには、Ｌレベルが−ｎＶＤＤ、ＨレベルがＶＤＤの信号が入力される。

また定常状態では、容量素子／Ｃ１１は電圧−ＶＤＤ、容量素子／Ｃ２１は電圧−ＶＤＤで充電されている。さらに、容量素子／Ｃ１２は電圧−２ＶＤＤ、容量素子／Ｃ２２は−２ＶＤＤで充電されている。また、容量素子Ｃ１ｎは−ｎＶＤＤ、容量素子Ｃ２ｎは−ｎＶＤＤで充電されている。

単位電圧発生回路／ＣＰ１〜／ＣＰｎの夫々の動作は、実施の形態５において説明したものと同様であるので説明は省略する。

単位電圧発生回路／ＣＰ１はノード／Ｎ２１の電圧レベルを−ＶＤＤにする。単位電圧発生回路／ＣＰ２は、ノード／Ｎ２１から入力される電圧−ＶＤＤを受け、ノード／Ｎ２２の電圧レベルを−２ＶＤＤにする。同様に単位電圧発生回路／ＣＰｎは、電圧−（ｎ−１）ＶＤＤを受けてノード／Ｎ２ｎの電圧レベルを−ｎＶＤＤにして、端子／１から出力する。

本実施の形態では、夫々のＭＯＳトランジスタの逆電圧の大きさがＶＤＤとなっている。そのため本実施の形態では、単位電圧発生回路をｎ個従続接続することで、トランジスタに印加される逆電圧の大きさをＶＤＤにしたまま、−ｎＶＤＤの電圧を発生することができる。

なお、本実施の形態では、実施の形態６において示した単位電圧発生回路をｎ個従続接続する構成としたが、実施の形態７において示した単位電圧発生回路をｎ個従続接続する構成にしてもよい。また、実施の形態６と７の構成を組み合わせた構成にしてもよい。

実施の形態１に係る電圧発生回路の構成を示す回路図である。 実施の形態１に係る電圧発生回路のタイミングチャート図である。 実施の形態２に係る電圧発生回路の構成を示す回路図である。 実施の形態２に係る電圧発生回路のタイミングチャート図である。 実施の形態３に係る電圧発生回路の構成を示す回路図である。 実施の形態４に係る電圧発生回路の構成を示す回路図である。 実施の形態５に係る電圧発生回路の構成を示す回路図である。 実施の形態５に係る電圧発生回路のタイミングチャート図である。 実施の形態６に係る電圧発生回路の構成を示す回路図である。 実施の形態６に係る電圧発生回路のタイミングチャート図である。 実施の形態７に係る電圧発生回路の構成を示す回路図である。 実施の形態８に係る電圧発生回路の構成を示す回路図である。

符号の説明

１０，１１，１８，１９ ＮＭＯＳトランジスタ、１２，１３ ＰＭＯＳトランジスタ、７，８，９，１４，２０，２１ 容量素子、ＣＰ１，ＣＰ２，ＣＰｎ，／ＣＰ１，／ＣＰ２，／ＣＰｎ 単位電圧発生回路。

Claims (7)

1. 単位電圧発生回路を複数個従続接続した電圧発生回路であって、
   前記単位電圧発生回路は、入力電圧が入力される一方端子を有する第１電界効果トランジスタと、
   前記第１電界効果トランジスタの他方端子に一端が接続された第１容量素子と、
   前記第１容量素子の一端に一方端子が接続された第２電界効果トランジスタと、
   出力電圧が出力される前記第２電界効果トランジスタの他方端子に一端が接続された第２容量素子と、
   を備えることを特徴とする電圧発生回路。
2. 前記第１電界効果トランジスタの極性と、前記第２電界効果トランジスタの極性が同一の導電型であることを特徴とする請求項１に記載の電圧発生回路。
3. 前記第１電界効果トランジスタの極性と、前記第２電界効果トランジスタの極性が逆の導電型であることを特徴とする請求項１に記載の電圧発生回路。
4. 前記複数個の単位電圧発生回路は、前記第１電界効果トランジスタの極性と、前記第２電界効果トランジスタの極性が同一の導電型である第１単位電圧発生回路と、前記第１電界効果トランジスタの極性と、前記第２電界効果トランジスタの極性が逆の導電型である第２単位電圧発生回路により構成されていることを特徴とする請求項１に記載の電圧発生回路。
5. 前記第１電界効果トランジスタと交差接続された第３電界効果トランジスタをさらに備えることを特徴とする請求項１から４の何れかに記載の電圧発生回路。
6. 前記第２容量素子は、所定の電圧が供給される端子に他端が接続されていることを特徴とする請求項１に記載の電圧発生回路。
7. 入力電圧が入力される一方端子を有する第１電界効果トランジスタと、
   前記第１電界効果トランジスタの他方端子に一端が接続された第１容量素子と、
   前記第１容量素子の一端に一方端子が接続された第２電界効果トランジスタと、
   出力電圧が出力される前記第２電界効果トランジスタの他方端子に一端が接続された第２容量素子と、
   前記第１電界効果トランジスタと交差接続された第３電界効果トランジスタと、
   を備えることを特徴とする電圧発生回路。
   

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