JP2010033683A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

Info

Publication number
JP2010033683A
JP2010033683A JP2008197608A JP2008197608A JP2010033683A JP 2010033683 A JP2010033683 A JP 2010033683A JP 2008197608 A JP2008197608 A JP 2008197608A JP 2008197608 A JP2008197608 A JP 2008197608A JP 2010033683 A JP2010033683 A JP 2010033683A
Authority
JP
Japan
Prior art keywords
data
memory cell
voltage
write
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008197608A
Other languages
English (en)
Other versions
JP5268481B2 (ja
Inventor
Hiroyuki Nagashima
宏行 永嶋
Hirofumi Inoue
裕文 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2008197608A priority Critical patent/JP5268481B2/ja
Priority to US12/511,443 priority patent/US7957203B2/en
Publication of JP2010033683A publication Critical patent/JP2010033683A/ja
Priority to US13/099,540 priority patent/US8391082B2/en
Priority to US13/768,359 priority patent/US8842481B2/en
Application granted granted Critical
Publication of JP5268481B2 publication Critical patent/JP5268481B2/ja
Priority to US14/479,563 priority patent/US9324427B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0097—Erasing, e.g. resetting, circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0076—Write operation performed depending on read result
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/24—Nonvolatile memory in which programming can be carried out in one memory bank or array whilst a word or sector in another bank or array is being erased simultaneously

Abstract

【課題】複数のメモリセルに対するデータ書き込み／消去を一括同時動作させることで、データ保存の処理速度を向上する。
【解決手段】複数の第１の配線、これら複数の配線と交差する複数の第２の配線、並びに前記第１及び第２の配線の交差部で両配線間に接続された電気的書き換えが可能で抵抗値をデータとして不揮発に記憶する可変抵抗素子及び非オーミック素子の直列回路からなるメモリセルを有する複数のＭＡＴをマトリクス配列してなるセルアレイと、前記各ＭＡＴに接続されて各ＭＡＴ毎に内部のメモリセルに対して、入力データに応じたデータの書き込み又は消去を行う複数の書き込み／消去回路とを有し、複数の前記書き込み／消去回路の一部が、対応するＭＡＴ内のメモリセルに対してデータを書き込むと同時に、複数の前記書き込み／消去回路の他の一部が対応するＭＡＴ内のメモリセルに対してデータの消去を実行する。
【選択図】図７

Description

本発明は、抵抗値をデータとして記憶する可変抵抗素子を用いた不揮発性半導体記憶装置に関する。
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている（特許文献１）。
この抵抗変化型メモリはトランジスタに替えてショットキーダイオードと可変抵抗素子の直列回路によりメモリセルを構成することができるので、積層が容易で３次元構造化することにより更なる高集積化が図れるという利点がある（特許文献２）。
このような抵抗変化型メモリに対するデータ書き込み方法の一つとして、一旦、全メモリセルをクリアしておく方法がある。この方法は、直前に記憶されていたデータを考慮する必要がなく、該当するメモリセルに対して“０”データのみを書き込めば良いという利点がある。しかし、この方法は、リセットのための処理時間を要するため、抵抗変化型メモリが有する動作速度のパフォーマンスを十分に発揮することができない。
特開２００６−３４４３４９号、段落００２１ 特開２００５−５２２０４５号
上記問題に鑑み、本発明では、複数のメモリセルに対するデータ書き込み／消去を一括同時動作させることで、データ保存の処理速度を向上させた不揮発性半導体記憶装置を提供することを目的とする。
本発明の一つの態様に係る不揮発性半導体記憶装置は、複数の第１の配線、これら複数の配線と交差する複数の第２の配線、並びに前記第１及び第２の配線の交差部で両配線間に接続された電気的書き換えが可能で抵抗値をデータとして不揮発に記憶する可変抵抗素子及び非オーミック素子の直列回路からなるメモリセルを有する複数のＭＡＴ（単位セルアレイ）をマトリクス配列してなるセルアレイと、前記各ＭＡＴに接続されて各ＭＡＴ毎に内部のメモリセルに対して、入力データに応じたデータの書き込み又は消去を行う複数の書き込み／消去回路とを有し、複数の前記書き込み／消去回路の一部が、対応するＭＡＴ内のメモリセルに対してデータを書き込むと同時に、複数の前記書き込み／消去回路の他の一部が対応するＭＡＴ内のメモリセルに対してデータの消去を実行することを特徴とする。
本発明によれば、複数のメモリセルに対するデータ書き込み／消去を一括同時動作させることで、データ保存の処理速度を向上させた不揮発性半導体記憶装置を提供することができる。
以下、図面を参照しながら、本発明に係る不揮発性半導体記憶装置の実施の形態について詳細に説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係る不揮発性メモリのブロック図である。
この不揮発性メモリは、後述するＲｅＲＡＭ（可変抵抗素子）等の抵抗変化型素子をメモリセルとして使用したマトリクス状に配置された複数のＭＡＴ（単位セルアレイ）１を備える。また、各ＭＡＴ１に接続され、カラム制御回路２及びロウ制御回路３からなる複数の書き込み／消去回路を備えている。カラム制御回路２は、ＭＡＴ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルヘのデータ書き込み、及びメモリセルからのデータ読み出しを行う。また、ロウ制御回路３は、ＭＡＴ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルヘのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加する。
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。
データ入出力バッファ４は、受け取った入力データをカラム制御回路２に送り、カラム制御回路２から読み出されたデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてコントローラ７に転送する。コントローラ７は、この不揮発性メモリ全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、コントローラ７が管理するステータス情報を受け取り、動作結果を判断することも可能である。さらに、このステータス情報は書き込み、消去の制御にも利用される。
また、コントローラ７によってパルスジェネレータ８が制御される。この制御により、パルスジェネレータ８は、任意の電圧及びタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
なお、ＭＡＴ１以外の周辺回路素子は、配線層に形成されたＭＡＴ１の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、複数のＭＡＴ１を合わせた面積に等しくすることも可能である。
図２は、ＭＡＴ１の一部の斜視図、図３は、図２におけるＩ−Ｉ´線で切断して矢印方向に見たメモリセル１個分の断面図である。
複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。ワード線ＷＬ及びビット線ＢＬは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１、ＥＬ２が配置される。電極材としては、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ、ＴａＡｌＮ等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化したりして架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）、一致した理論はない（抵抗変化の要因として、電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるというもの、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるというものとに、大きく２つに分かれている。）ものの電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）、等を用いることができる。
図４は、ＲｅＲＡＭの例を示す図である。図４に示す可変抵抗素子ＶＲは、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）、ぺロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成される。
図４の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯである。記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの下層を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
非オーミック素子ＮＯは、例えば、ショットキーダイオード、ＰＮ接合ダイオード、ＰＩＮダイオード等の各種ダイオード、ＭＩＭ（Metal-Insulator-Metal）構造、ＳＩＳ構造（Silicon-Insulator-Silicon）等からなる。ここにもバリアメタル層、接着層を形成する電極ＥＬ２、ＥＬ３を挿入しても良い。また、ダイオードを使用する場合はその特性上、ユニポーラ動作を行うことができ、また、ＭＩＭ構造、ＳＩＳ構造等の場合にはバイポーラ動作を行うことが可能である。なお、非オーミック素子ＮＯと可変抵抗崇子ＶＲの配置は、図３と上下を逆にしても良いし、非オーミック素子ＮＯの極性を上下反転させても良い。
なお、以下の説明において、可変抵抗素子ＶＲの抵抗状態が高抵抗状態にある場合をデータ“１”、低抵抗状態にある場合をデータ“０”とする。また、書き込み動作あるいはセット動作を「“０”書き込み動作」、一方、消去動作あるいはリセット動作を「“１”書き込み動作」と表現することもある。
次に、本実施形態のデータ書き込み動作について説明する。
図５及び図６は、ＭＡＴ１の回路図である。
ＭＡＴ１は、ワード線ＷＬを例えば１０２４本、これらワード線ＷＬと交差するビット線ＢＬを例えば５１２本有している。また、１０２４×５１２ある各配線の交差部には、アノードがワード線ＷＬに接続された非オーミック素子ＮＯであるダイオードＤｉと、このダイオードＤｉのカソード及びビット線ＢＬ間に接続された可変抵抗素子ＶＲとからなるメモリセルＭＣが接続されている。ＭＡＴ１のサイズは、ワード線ＷＬやビット線ＢＬ等の電圧降下、ＣＲ遅延、データ書き込み動作の処理速度等を勘案して任意に決定することができる。例えば、図５に示すＭＡＴ１の他、１０２４×２０４８等、ＭＡＴのサイズは自由に選択することができる。
この構成によるＭＡＴ１について、具体例としてメモリセルＭＣ１に“０”、その他のメモリセルＭＣに“１”を書き込み場合について説明する。
まず、このようなＭＡＴ１に対するデータの書き込み方法として、一旦、ＭＡＴ１内の全メモリセルＭＣを“１”にクリア（リセット動作）する方法が考えられる。この方法は、直前に記憶されていたデータを考慮する必要がなく、入力された“０”データのみを書き込めば良いという利点がある。
ＭＡＴ１内の全メモリセルＭＣをリセットするため、図５の場合、ＭＡＴ１の発熱を考慮して１本のワード線ＷＬに接続された所定数のメモリセルＭＣ毎に処理する。具体例として、図５の点線で囲まれ、ワード線ＷＬ１に接続されたメモリセルＭＣ１〜ＭＣ３を“１”にクリアする方法を説明する。
この場合、ロウ制御回路３からワード線ＷＬ１に対し、ワード線リセット電圧Ｖｒｅｓｅｔｗｌ（例えば１Ｖ）が供給されるとともに、カラム制御回路３からビット線ＢＬ１〜ＢＬ３に対し、ビット線リセット電圧Ｖｒｅｓｅｔｂｌ（例えば０Ｖ）が供給される。その結果、メモリセルＭＣ１〜ＭＣ３のダイオードＤｉには、順方向バイアスがかかり、可変抵抗素子ＶＲは、高抵抗状態に遷移する。 一方、他のメモリセルＭＣに接続されたワード線ＷＬ２、ＷＬ３に対しては、ロウ制御回路３からワード線非選択電圧Ｖｎｓｗｌ（例えば０Ｖ）が供給される。その結果、他のメモリセルＭＣのダイオードＤｉには、逆方向バイアスがかかり、可変抵抗素子ＶＲの抵抗状態は遷移しない。これにより、メモリセルＭＣ１〜ＭＣ３は“１”にクリアされる。以上を全てのワード線ＷＬについて繰り返すことで全メモリセルＭＣは “１”にクリアされる。
また、リセット時のメモリセルＭＣの発熱を考慮する必要がない場合には、全てのワード線ＷＬにワード線リセット電圧Ｖｒｅｓｅｔｗｌ（例えば３Ｖ）を供給することで、ＭＡＴ１全体を一括にリセットすることもできる。この場合、ワード線ＷＬ毎に“１”でクリアするより、時間の短縮が図れる。
なお、以下の説明において、上記の具体例でいうメモリセルＭＣ１〜ＭＣ３のように一括して処理される複数のメモリセルＭＣの組を「ページ」と表現することもある。
次に、メモリセルＭＣ１に“０”を書き込む。
この場合、ロウ制御回路３からワード線ＷＬ１に対し、ワード線セット電圧Ｖｓｅｔｗｌ（例えば３Ｖ）が供給されるとともに、カラム制御回路３からメモリセルＭＣ１に接続されたビット線ＢＬ１に対し、ビット線セット電圧Ｖｓｅｔｂｌ（例えば０Ｖ）が供給される。一方、その他のメモリセルＭＣに接続されたワード線ＷＬ及びビット線ＢＬに対しては、それぞれワード線非選択電圧Ｖｎｓｗｌ（例えば０Ｖ）及びビット線非選択電圧Ｖｎｓｂｌ（例えば３Ｖ）が供給される。その結果、メモリセルＭＣ１のダイオードＤｉには、順方向バイアスがかかり、可変抵抗素子ＶＲは、低抵抗状態に遷移する。一方、他のメモリセルＭＣのダイオードＤｉには、逆方向バイアスがかかり、可変抵抗素子ＶＲの抵抗状態は遷移しない。これにより、メモリセルＭＣ１にのみ“０”が書き込まれる。
以上により、メモリセルＭＣ１へ“０”、その他のメモリセルＭＣへ“０”を書き込むことができる。
しかし、この方法によれば、一旦、全てのメモリセルＭＣを“１”でクリアする必要があり、その分だけ処理時間が長くなる点が問題となる。また、このデータ書き込み方法では、１ページを構成するメモリセルＭＣが密接に配置されているため、各メモリセルＭＣのダイオードＤｉ及び可変抵抗素子ＶＲの発熱が相互に影響し、動作が不安定になる要因となる。
そこで、本実施形態では、図７に示すように、各ＭＡＴ１から１個のメモリセルＭＣを選択し、図中の点線で囲まれたページを構成する各メモリセルＭＣに対しデータ“０”又は“１”を同時に書き込む。
これにより、図５及び図６の場合に比べデータ書き込みに先立ってリセットする必要がなくなるためデータ書き込み処理に要する時間を短縮することができる。さらに、ページを構成する複数のメモリセルＭＣが互いに離間して配置されているため、データ書き込み動作時のメモリセルＭＣの発熱の影響を緩和することができる。
図８は、本実施形態におけるセルアレイのブロック図であり、図中の白丸で囲まれた数字は各メモリセルＭＣに対し割り当てられた論理アドレスを示す。
図８のセルアレイは、ワード線ＷＬが延びるｘ方向に４列、ビット線ＢＬが延びるｙ方向に３行、合計１２のＭＡＴ１に分けられている。以下の説明において、図８の上段にあるＭＡＴ１を左からＭＡＴ＃０、＃１、＃２、＃３、中段にあるＭＡＴ１を左からＭＡＴ＃４、＃５、＃６、＃７、下段にあるＭＡＴ１をＭＡＴ＃８、＃９、＃１０、＃１１とする。また、各ＭＡＴ１には、カラム制御回路２及びロウ制御回路３が設けられている。これらカラム制御回路２及びロウ制御回路３には、図１に示したパルスジェネレータ８から、データの書き込み／読み出しに必要な各種パルス電圧が供給される。
ｙ方向に並ぶＭＡＴ＃０、＃４、＃８のカラム制御回路２は、トランスファトランジスタＴ０、Ｔ４、Ｔ８を介してＩＯパッド０に接続されている。同様に、ＭＡＴ＃１、＃５、＃９のカラム制御回路２は、トランスファトランジスタＴ１、Ｔ５、Ｔ９を介してＩＯパッド１に、ＭＡＴ＃２、＃６、＃１０のカラム制御回路２は、トランスファトランジスタＴ２、Ｔ６、Ｔ１０を介してＩＯパッド２に、ＭＡＴ＃３、＃７、＃１１のカラム制御回路２は、トランスファトランジスタＴ３、Ｔ７、Ｔ１１を介してＩＯパッド３にそれぞれ接続されている。
また、ｘ方向に並ぶ、トランスファトランジスタＴ０〜Ｔ３のゲートには、共通の入力データ選択信号ＩＤＳＴ０が入力される。同様に、トランスファトランジスタＴ４〜Ｔ７及びＴ８〜Ｔ１１のゲートには、それぞれ共通の入力データ選択信号ＩＤＳＴ１及びＩＤＳＴ２が入力される。この入力データ選択信号ＩＤＳＴ０〜２は、入力されるアドレスに基づいて決定される信号である。
さらに、各ＭＡＴ１のロウ制御回路３は、図９に示す選択回路であるマルチプレクサ回路１５を備える。このマルチプレクサ回路１５は、パルスジェネレータ８からロウ制御回路３に供給されるワード線セット電圧Ｖｓｅｔｗｌ及びワード線リセット電圧Ｖｒｅｓｅｔｗｌを選択的に選択ワード線ＷＬに供給するものである。いずれの電圧を供給するかは、入力データＤＩＮにより決定される。具体的には、入力データが“０”の場合、選択ワード線ＷＬにワード線セット電圧Ｖｓｅｔｗｌを供給し、“１”の場合、選択ワード線ＷＬにワード線リセット電圧Ｖｒｅｓｅｔｗｌを供給する。
各ＭＡＴ１のカラム制御回路２も、図９と同様の回路を備える。カラム制御回路２が備えるマルチプレクサ回路は、パルスジェネレータ８からカラム制御回路２に供給されるビット線セット電圧Ｖｓｅｔｂｌ及びビット線リセット電圧Ｖｒｅｓｅｔｂｌを選択的に選択ワード線ＷＬに供給するものである。
次に、このセルアレイが有する各メモリセルＭＣに対する論理アドレスの割り付けについて説明する。
論理アドレスｉは、論理アドレスｉ−１２のメモリセルＭＣの右側、ｉ−６１４４（ビット線ＢＬが５１２本の場合）のメモリセルＭＣの下側に隣接するメモリセルＭＣに割り当てられている。また、ＭＡＴｎの左上隅に位置するメモリセルＭＣには、論理アドレスｎが割り当てられている。例えば、ＭＡＴ＃２の場合、ＭＡＴ１の左上隅、右上隅、左下隅、右下隅に位置する各メモリセルＭＣには、それぞれ論理アドレス＃２、＃６１３４、＃６２８５３１４、＃６２９１４４６が割り当てられていることになる（ワード線ＷＬが１０２４本、ビット線ＢＬが５１２本の場合）。
また、ＭＡＴ１は１２個あり、各ＭＡＴ１につき１個ずつのメモリセルＭＣが選択されることから、１ページを構成するメモリセルＭＣの数は１２個になる。したがって、ｊ番目のページは、論理アドレス１２×（ｊ−１）から論理アドレス１２×（ｊ−１）＋１１のメモリセルＭＣにより構成される。例えば、２番目のページは、論理アドレス＃１２〜＃２３の１２個のメモリセルＭＣにより構成されていることになる。
次に、このようなセルアレイに対するデータ書き込みについて説明する。
始めに、外部から与えられた入力データは、ＩＯパッドを介して各ＭＡＴ１にあるカラム制御回路２に転送される。図８の構成によればＩＯパッドが４個あるため、１２個全てのＭＡＴ１のカラム制御回路２に入力データを転送する場合、３回に分けて転送する必要がある。具体的には、まず、４ビットの入力データがＩＯパッド０〜３に用意される。その後、入力データ選択信号ＩＤＳＴ０がアクティブ（“Ｈ”）になると、トランスファトランジスタＴ０〜Ｔ３がオンされ、ＩＯパッド０〜３とＭＡＴ＃０〜＃３のカラム制御回路２が接続される。これにより、ＩＯパッド０〜３にある入力データがＭＡＴ＃０〜＃３のカラム制御回路２に転送される。次に、続く４ビットの入力データがＩＯパッド０〜３に用意される。その後、入力データ選択信号ＩＤＳＴ１がアクティブ（“Ｈ”）になると、トランスファトランジスタＴ４〜Ｔ７がオンされ、ＩＯパッド０〜３とＭＡＴ＃４〜＃７のカラム制御回路２が接続される。これにより、ＩＯパッド０〜３にある入力データがＭＡＴ＃４〜＃７のカラム制御回路２に転送される。同様に、続く４ビットの入力データがＭＡＴ＃８〜＃１１のカラム制御回路２に転送される。以上により、全てのＭＡＴ１のカラム制御回路２に１ビットの入力データが準備される。ここで、入力データ選択信号ＩＤＳＴ０〜２は、動作サイクル毎に順次アクティブになるよう制御される。
この状態で、各ＭＡＴ１の選択メモリセルＭＣにデータを書き込む。
続いて、各ＭＡＴ１のデータ書き込み動作について説明する。
まず、入力データが“０”であった場合について説明する。この場合のＭＡＴ１のワード線ＷＬ及びビット線ＢＬに対する供給電圧は図６と同様である。
メモリセルＭＣ１に接続されているワード線ＷＬ１及びビット線ＢＬ１には、それぞれ、ロウ制御回路２からワード線セット電圧Ｖｓｅｔｗｌ（例えば３Ｖ）、カラム制御回路３からビット線セット電圧Ｖｓｅｔｂｌ（例えば０Ｖ）が供給される。その結果、メモリセルＭＣ１のダイオードＤｉには、順方向バイアスがかかり、可変抵抗素子ＶＲが低抵抗状態にあった場合は低抵抗状態が維持され、高抵抗状態にあった場合は低抵抗状態に遷移する。一方、その他のメモリセルＭＣに接続されているワード線ＷＬ及びビット線ＢＬには、ロウ制御回路３からワード線非選択電圧Ｖｎｓｗｌ（例えば０Ｖ）、カラム制御回路２からビット線非選択電圧Ｖｎｓｂｌ（例えば３Ｖ）が供給される。その結果、メモリセルＭＣのダイオードＤｉには逆方向バイアスがかかり、可変抵抗素子ＶＲの抵抗状態は遷移しない。これにより、メモリセルＭＣ１にのみ“０”が書き込まれる。
次に、入力データが“１”であった場合について図１０を用いて説明する。
メモリセルＭＣ１に接続されているワード線ＷＬ１及びビット線ＢＬ１には、それぞれ、ロウ制御回路２からワード線リセット電圧Ｖｒｅｓｅｔｗｌ（例えば１Ｖ）、カラム制御回路３からビット線リセット電圧Ｖｓｅｔｂｌ（例えば０Ｖ）が供給される。その結果、メモリセルＭＣ１のダイオードＤｉには、順方向バイアスがかかり、可変抵抗素子ＶＲが高抵抗状態にあった場合は高抵抗状態が維持され、低抵抗状態にあった場合は高抵抗状態に遷移する。一方、その他のメモリセルＭＣに接続されているワード線ＷＬ及びビット線ＢＬには、ロウ制御回路３からワード線非選択電圧Ｖｎｓｗｌ（例えば０Ｖ）、カラム制御回路２からビット線非選択電圧Ｖｎｓｂｌ（例えば１Ｖ）が供給される。その結果、メモリセルＭＣのダイオードＤｉには逆方向バイアスがかかり、可変抵抗素子ＶＲの抵抗状態は遷移しない。これにより、メモリセルＭＣ１にのみ“１”が書き込まれる。
以上のデータ書き込みをＭＡＴ＃０〜ＭＡＴ＃１１について一括に行うことで、１ページ分のデータ書き込みが完了する。さらに、この処理を全ページについて繰り返すことで、セルアレイ全体のデータ書き込みが完了する。
次に、“１”書き込み時及び“０”書き込み時のワード線ＷＬ及びビット線ＢＬに対する電圧供給時間が異なる場合の制御方法について説明する。
図１１は、この場合における各ＭＡＴの動作波形であり、（ａ）、（ｂ）は、それぞれ入力データが“０”、“１”の場合である。
図１１の例では、“０”書き込み時の選択ワード線ＷＬに対するワード線セット電圧Ｖｓｅｔｗｌの供給時間より、“１”書き込み時の選択ワード線ＷＬに対するワード線リセット電圧Ｖｒｅｓｅｔｗｌの供給時間の方がΔｔだけ長い。これは、上述の通り、リセット動作においては、可変抵抗素子ＶＲに対して長時間電流を流すことでジュール加熱による酸化還元反応を促進させるためである。
この場合、マルチプレクサ回路１５の後段に更に図１２に示すマルチプレクサ回路１１５を追加する。
マルチプレクサ回路１１５は、マルチプレクサ回路１５から与えられるワード線セット電圧Ｖｓｅｔｗｌ又はワード線リセット電圧Ｖｒｅｓｅｔｗｌとリカバリ電圧（例えば０Ｖ）を選択的にワード線ＷＬに供給するものである。ここで、リカバリ電圧とは、ワード線セット電圧Ｖｓｅｔｗｌ又はワード線リセット電圧Ｖｒｅｓｅｔｗｌを所定時間供給した後、ワード線ＷＬに供給する平常時の電圧である。マルチプレクサ回路１１５は、入力データが“０”の場合にアクティブ（“Ｈ”）になるデータ識別信号ＤＡＴＡ０及び図１に示すコントローラ７から１０回分のクロックが与えられている間アクティブ（“Ｈ”）になるクロック回数信号ＣＬＫ１０を入力とするＡＮＤ回路Ｇ１０１の出力と、入力データが“１”の場合にアクティブ（“Ｈ”）になるデータ識別信号ＤＡＴＡ１及び図１に示すコントローラ７から１００回分のクロックが与えられている間アクティブ（“Ｈ”）になるクロック回数信号ＣＬＫ１００を入力とするＡＮＤ回路Ｇ１０２の出力とを入力とするＮＯＲゲートＧ１０３の出力により制御される。クロック回数信号は、“０”及び“１”書き込み時の選択ワード線ＷＬに対するワード線セット電圧Ｖｓｅｔｗｌ及びワード線リセット電圧Ｖｒｅｓｅｔｗｌの供給時間とステートマシンから与えられるクロック周期により決定される信号である。図１２の例では、このクロック周期が１０ｎｓであった場合、“０”書き込み時のワード線セット電圧Ｖｓｅｔｗｌ供給時間と“１”書き込み時のワード線リセット電圧Ｖｒｅｓｅｔｗｌ供給時間は、それぞれ１００ｎｓ及び１μｓになる。これら供給時間は、クロック回数信号のアクティブ期間により調整することができる。
続いて、このマルチプレクサ回路１１５の動作を説明する。
入力データが“０”の場合、図９のマルチプレクサ回路１１５の入力Ｉｎ０にはマルチプレクサ１５からワード線セット電圧Ｖｓｅｔｗｌが供給される。また、入力データ識別信号ＤＡＴＡ０及びクロック回数信号ＣＬＫ１０、ＣＬＫ１００は“Ｈ”（アクティブ）、入力データ識別信号ＤＡＴＡ１は“Ｌ”になる。この場合、ＡＮＤゲートＧ１０１の出力は“Ｈ”、ＮＯＲゲートＧ１０３の出力は“Ｌ”となる。その結果、選択ワード線ＷＬには、ワード線セット電圧Ｖｓｅｔｗｌが供給される。その後、ステートマシンから１０回のパルスが供給されるとクロック回数信号ＣＬＫ１０は“Ｌ”になるため、ＡＮＤゲートＧ１０１の出力は“Ｌ”、ＮＯＲゲートＧ１０３の出力は“Ｈ”になる。その結果、選択ワード線ＷＬにはリカバリ電圧が供給される。
次に、入力データが“１”の場合、マルチプレクサ回路１１５の入力Ｉｎ０にはワード線リセット電圧Ｖｒｅｓｅｔｗｌが供給される。また、入力データ識別信号ＤＡＴＡ１及びクロック回数信号ＣＬＫ１０、ＣＬＫ１００は“Ｈ”（アクティブ）、入力データ識別信号ＤＡＴＡ１は“Ｌ”になる。この場合、ＡＮＤゲートＧ１０２の出力は“Ｈ”、ＮＯＲゲートＧ１０３の出力は“Ｌ”となる。その結果、選択ワード線ＷＬには、ワード線リセット電圧Ｖｒｅｓｅｔｗｌが供給される。その後、ステートマシンから１００回のパルスが供給されるとクロック回数信号ＣＬＫ１００が“Ｌ”になるため、ＡＮＤゲートＧ１０１の出力は“Ｌ”、ＮＯＲゲートＧ１０３の出力は“Ｈ”になる。その結果、選択ワード線ＷＬにはリカバリ電圧が供給される。
カラム制御回路２も、図１２に示す回路と同様の回路を備えている。カラム制御回路２のマルチプレクサ回路の場合、入力データに応じて入力Ｉｎ０にビット線セット電圧Ｖｓｅｔｂｌ（例えば０Ｖ）又はビット線リセット電圧Ｖｒｅｓｅｔｂｌ（例えば０Ｖ）が入力される。
以上により、選択ワード線ＷＬ及び選択ビット線ＢＬに接続されたメモリセルＭＣにデータが書き込まれる。これを全てのＭＡＴ１について同時に行うことで、１ページ分のデータ書き込みが完了する。
なお、上記実施形態の場合、“０”書き込みに１００ｎｓ、“１”書き込みに１μｓ要するため、１ページ分のデータ書き込みに要する時間は、１μｓとなり、図５及び図６に示す場合と比べて、１００ｎｓの処理時間の短縮を図ることができる。
次に、データ書き込み時のベリファイ動作について説明する。上記書き込み動作にさらにベリファイ動作を追加することで、より確実にデータを書き込むことができる。
例えば、あるＭＡＴ１に対する入力データが“１”だった場合、上記同様、このＭＡＴ１の選択メモリセルＭＣに“１”を書き込む。その後、選択メモリセルＭＣの保持データを読み出し、選択メモリセルＭＣが高抵抗状態に遷移しているか否かを確認する。ここで、選択メモリセルＭＣが高抵抗状態であった場合、“１”の書き込みが正常に完了していることになるため、当該メモリセルＭＣに対する書き込み処理を終了する。一方、高抵抗状態に遷移していなかった場合、選択メモリセルＭＣの抵抗状態が高抵抗状態に遷移するまで、“１”の書き込み動作及びベリファイ動作を繰り返す。
また、入力データが“０”だった場合も同様に、選択メモリセルＭＣが低抵抗状態に遷移するまで“０”の書き込み動作及びベリファイ動作を繰り返す。
本実施形態によれば、“０”書き込み動作をする前に、メモリセルＭＣを一律にリセットするデータ書き込み方法に比べて、データ書き込み処理に要する時間を削減することができる。
また、１ページを構成する各メモリセルＭＣが相互に離間しているため、データ書き込み動作時の各メモリセルＭＣからの発熱の影響を緩和することができる。
さらに、図１２に示すマルチプレクサ回路１１５によるデータ書き込み動作時の電圧供給時間を調整し、あるいは、データ書き込み処理内でベリファイ動作をすることにより、より安定したデータ書き込み処理を実現することができる。
［第２の実施形態］
第１の実施形態における場合、選択メモリセルＭＣの保持データに関わらず、最低１回のデータ書き込み動作をともなった。そのため、保持データが“０”の場合であっても、さらに“０”を書き込むことになる。この場合、メモリセルＭＣの可変抵抗素子ＶＲは低抵抗状態にあるため大電流が流れ、メモリセルＭＣ等の破壊が生じかねない。
そこで、第２の実施形態に係る不揮発性メモリでは、データ書き込み処理を図１３に示す所定の手順で処理する。
まず、入力データが各ＭＡＴ１のカラム制御回路２に転送された後（Ｓ３０１）、１回目のデータ書き込み動作の前に、予め選択メモリセルＭＣの保持データを読み出す（Ｓ３０２）。
次に、この読み出した保持データと入力データとを比較し（Ｓ３０３）、結果が一致していればデータ書き込み動作をしないまま終了する。一方、結果が一致していない場合、データ書き込み動作及びベリファイ動作を、結果が一致するまで繰り返し行う（Ｓ３０４）。
以上を全てのＭＡＴ１に対し行うことで１ページ分のデータ書き込み処理が完了する。
本実施形態によれば、入力データ及び選択メモリセルＭＣの保持データが共に“０”であった場合のデータ書き込み動作がないため、その際に発生する大電流によるメモリセルＭＣ等の破壊を回避することができる。
［第３の実施形態］
第２の実施形態では、入力データ及び選択メモリセルＭＣの保持データが共に“０”であった場合、データ書き込み動作が行われなかった。しかし、メモリセルＭＣに使用する可変抵抗素子ＶＲの抵抗状態が低抵抗状態にある場合、障壁ポテンシャルを越えるような熱エネルギーが加わることで、より電気化学ポテンシャルが低く熱的安定状態にある高抵抗状態に遷移するという性質がある。そのため、メモリセルＭＣの保持データが“０”である場合であっても、高抵抗状態への遷移を抑制するため、敢えて“０”を上書きしたい場合がある。
そこで、入力データと選択メモリセルＭＣの保持データが共に“０”であった場合であっても“０”書き込み動作をするとともに、その際の大電流の発生を抑制する不揮発性メモリについて説明する。
図１４は、第３の実施形態に係る不揮発性メモリのセルアレイの一部を示すブロック図である。
この不揮発性メモリは、第１から第２の実施形態の不揮発性メモリの配線に電流リミット機能を追加したものである。
各ＭＡＴのビット線ＢＬ及びカラム制御回路３の間には複数のトランスファトランジスタＴ４０１、Ｔ４０２、・・・が設けられており、これらのゲートには、電流リミット回路４０１の出力が接続されている。トランスファトランジスタＴ４０１、Ｔ４０２、・・・は、ビット線ＢＬに流れる電流を制限するものであり、その制限値は、電流リミット回路４０１により制御される。
この電流リミット回路４０１は、リミット電圧Ｖｌｉｍ１又はＶｌｉｍ２を選択的にトランスファトランジスタＴ４０１、Ｔ４０２、・・・のゲート電圧として与える回路である。ここで、リミット電圧Ｖｌｉｍ１は、選択メモリセルＭＣの可変抵抗素子ＶＲの抵抗状態が遷移する通常のデータ書き込み動作時に選択される電圧であり、データ書き込み動作時にビット線ＢＬに流れる電流より大きな電流を制限するためのゲート電圧となる。一方、リミット電圧Ｖｌｉｍ２は、選択メモリセルＭＣの保持データ及び入力データＤＩＮがともに“０”だった場合に選択される電圧であり、大電流が流れないようにリミット電圧Ｖｌｉｍ１よりもさらに低いレベルのゲート電圧となる。なお、選択メモリセルＭＣの保持データ及び入力データＤＩＮが共に“１”だった場合、メモリセルＭＣの可変抵抗素子ＶＲは高抵抗状態に維持されるため、特に電流制限を加える必要はない。
本実施形態によれば、入力データＤＩＮ及び選択メモリセルＭＣの保持データが共に“０”であった場合でも、メモリセルＭＣ等に大電流を流すことなく、選択メモリセルＭＣに対する“０”書き込みを行える。さらに、入力データＤＩＮ及び選択メモリセルＭＣの保持データの関係に応じて適切に電流制限をかけることができるため、消費電力の低減をも図ることができる。
［第４の実施形態］
第１〜第３の実施形態では、メモリセルＭＣの非オーミック素子ＮＯにダイオードＤｉを使用していたため、ワード線ＷＬからビット線ＢＬの方向にしか電流が流れないユニポーラ動作であった。しかし、これら実施形態は、バイポーラ動作する不揮発性メモリにも応用することができる。
図１５は、本発明の第４の実施形態に係る不揮発性メモリの“０”書き込み時（ａ）及び“１”書き込み時（ｂ）の各ＭＡＴ１の動作波形図である。また、図１６は、同実施形態におけるＭＡＴ１の回路と“０”書き込み時（ａ）及び“１”書き込み時（ｂ）のワード線ＷＬ及びビット線ＢＬに対する供給電圧を示す図である。
メモリセルＭＣ´の非オーミック素子ＮＯにはキャパシタＣが用いられる。キャパシタＣとしては、例えばＭＩＭキャパシタ、ＳＩＳキャパシタなどを用いることができる。
図１６（ａ）中の点線で囲まれたメモリセルＭＣ´１に“０”を書き込む場合、メモリセルＭＣ´１に接続されたワード線ＷＬ１及びビット線ＢＬ１には、それぞれワード線セット電圧Ｖｓｅｔｗｌ（例えば３Ｖ）及びビット線セット電圧Ｖｓｅｔｂｌ（例えば０Ｖ）が供給される。この場合のワード線セット電圧Ｖｓｅｔｗｌとビット線セット電圧Ｖｓｅｔｂｌは可変抵抗素子ＶＲを低抵抗状態に遷移させるために必要な電位差となるように設定する。一方、その他のメモリセルＭＣ´に接続されたワード線ＷＬ及びビット線ＢＬには、それぞれワード線非選択電圧Ｖｎｓｗｌ（例えば１Ｖ）及びビット線非選択電圧Ｖｎｓｂｌ（例えば２Ｖ）が供給される。この場合のワード線非選択電圧Ｖｎｓｗｌは、ビット線セット電圧Ｖｓｅｔｂｌ及びビット線非選択電圧Ｖｎｓｂｌ双方との関係においてメモリセルＭＣ´の可変抵抗素子ＶＲの抵抗状態が遷移しない程度の電位差になるように設定する。同様に、ビット線非選択電圧Ｖｎｓｂｌは、ワード線セット電圧Ｖｓｅｔｗｌ及びワード線非選択電圧Ｖｎｓｗｌ双方との関係においてメモリセルＭＣ´の可変抵抗素子ＶＲの抵抗状態が遷移しない程度の電位差になるように設定する。その結果、選択されたメモリセルＭＣ´１は低抵抗状態に遷移し、その他のメモリセルＭＣ´の抵抗状態は遷移しない。これにより、メモリセルＭＣ´１にのみ“０”が書き込まれる。
図１６（ｂ）中の点線で囲まれたメモリセルＭＣ´１に“１”を書き込む場合、メモリセルＭＣ´１に接続されたワード線ＷＬ１及びビット線ＢＬ１には、それぞれワード線リセット電圧Ｖｒｅｓｅｔｗｌ（例えば−３Ｖ）及びビット線リセット電圧Ｖｒｅｓｅｔｂｌ（例えば０Ｖ）が供給される。この場合のワード線リセット電圧Ｖｒｅｓｅｔｗｌとビット線リセット電圧Ｖｒｅｓｅｔｂｌは可変抵抗素子ＶＲを高抵抗状態に遷移させるために必要な電位差となるように設定する。一方、その他のメモリセルＭＣ´に接続されたワード線ＷＬ及びビット線ＢＬには、それぞれワード線非選択電圧Ｖｎｓｗｌ（例えば−１Ｖ）及びビット線非選択電圧Ｖｎｓｂｌ（例えば−２Ｖ）が供給される。この場合のワード線非選択電圧Ｖｎｓｗｌ及びビット線非選択電圧は“０”書き込み時と同様に設定する。その結果、選択されたメモリセルＭＣ´１は高抵抗状態に遷移し、その他のメモリセルＭＣ´の抵抗状態は遷移しない。これにより、メモリセルＭＣ´１にのみ“１”が書き込まれる。
本実施形態によっても、第１〜第３の実施形態と同様の効果を得ることができる。さらに、“０”書き込み動作と逆極性の電圧をメモリセルＭＣ´の可変抵抗素子ＶＲに供給することで“１”書き込み動作を行っているため、“０”書き込み動作と同程度の時間により“１”書き込み動作をすることができる。そのためユニポーラ動作による第１〜第３の実施形態における場合より、さらに迅速なデータ書き込み処理が可能となる。
［第５の実施形態］
図１７は、本発明の第５の実施形態に係る不揮発性メモリの“０”書き込み時（ａ）及び“１”書き込み時（ｂ）の各ＭＡＴ１の動作波形図である。また、図１８は、同実施形態におけるＭＡＴ１の回路と“１”書き込み時の各配線に対する供給電圧を示す図である。
本実施形態における場合、“０”書き込み動作については、第４の実施形態における場合と同様である。
次に、図１８中の点線で囲まれたメモリセルＭＣ´１に“１”を書き込む場合について説明する。この場合、“０”書き込み動作時に選択ワード線ＷＬ１及び非選択ワード線ＷＬに供給された電圧と選択ビット線ＢＬ１及び非選択ビット線ＢＬに供給された電圧を相互に入れ替えて供給する。つまり、選択ワード線ＷＬ１には０Ｖのワード線リセット電圧Ｖｒｅｓｅｔｗｌ、非選択ワード線ＷＬには２Ｖのワード線非選択電圧Ｖｎｓｗｌ、選択ビット線ＢＬ１には３Ｖのビット線リセット電圧Ｖｒｅｓｅｔｂｌ、非選択ビット線ＢＬには１Ｖのビット線非選択電圧Ｖｎｓｂｌがそれぞれ供給される。その結果、選択されたメモリセルＭＣ´１は高抵抗状態に遷移し、その他のメモリセルＭＣ´の抵抗状態は遷移しない。これにより、メモリセルＭＣ´１にのみ“１”が書き込まれる。
このように、本実施形態によれば、入力データに応じて、ワード線ＷＬとビット線ＢＬに供給する電圧を相互に入れ替えることでも、第４の実施形態と同様の効果を得ることができる。
［その他］
以上、不揮発性メモリ、特に抵抗変化型メモリについて説明したが、第１〜第３の実施形態については、他の半導体記憶装置にも適用することができる。
本発明の第１の実施形態に係る不揮発性メモリのブロック図である。 同実施形態に係る不揮発性メモリのＭＡＴの一部を示す斜視図である。 図２におけるＩ−Ｉ´線で切断して矢印方向に見たメモリセル１個分の断面図である。 同実施形態における可変抵抗素子の一例を示す模式的な断面図である。 同実施形態におけるＭＡＴの回路と“１”書き込み時の各配線に対する供給電圧を示す図である。 同実施形態におけるＭＡＴの回路と“０”書き込み時の各配線に対する供給電圧を示す図である。 同実施形態におけるセルアレイのページ構成を示す概略図である。 同実施形態におけるセルアレイのブロック図である。 同実施形態におけるロウ制御回路の一部機能を示すブロック図である。 同実施形態におけるＭＡＴの回路と“１”書き込み時の各配線に対する供給電圧を示す図である。 同実施形態における“０”書き込み時（ａ）及び“１”書き込み時（ｂ）の各ＭＡＴの動作波形図である。 同実施形態におけるロウ制御回路の一部機能を示すブロック図である。 本発明の第２の実施形態の係る不揮発性メモリのデータ書き込み処理のフロー図である。 本発明の第３の実施形態に係る不揮発性メモリのセルアレイの一部を示すブロック図である。 本発明の第４の実施形態に係る不揮発性メモリの“０”書き込み時（ａ）及び“１”書き込み時（ｂ）の各ＭＡＴの動作波形図である。 同実施形態におけるＭＡＴの回路と“０”書き込み時（ａ）及び“１”書き込み時（ｂ）の各配線に対する供給電圧を示す図である。 本発明の第５の実施形態に係る不揮発性メモリの“０”書き込み時（ａ）及び“１”書き込み時（ｂ）の各ＭＡＴの動作波形図である。 同実施形態におけるＭＡＴの回路と“１”書き込み時の各配線に対する供給電圧を示す図である。
符号の説明
１・・・ＭＡＴ（単位セルアレイ）、２・・・カラム制御回路、３・・・ロウ制御回路、４・・・データ入出力バッファ、５・・・アドレスレジスタ、６・・・コマンド・インターフェイス、７・・・コントローラ、８・・・パルスジェネレータ、１１、１３・・・電極層、１２・・・記録層、１４・・・メタル層、４０１・・・電流リミット回路、ＢＬ・・・ビット線、Ｃ・・・キャパシタ、ＤＡＴＡ０、ＤＡＴＡ１・・・入力データ識別信号、Ｄｉ・・・ダイオード、ＤＩＮ・・・入力データ、ＥＬ・・・電極、Ｇ１０１、Ｇ１０２・・・ＡＮＤゲート、Ｇ１０３・・・ＮＯＲゲート、ＩＤＳＴ・・・入力データ選択信号、ＭＣ、ＭＣ´・・・メモリセル、ＮＯ・・・非オーミック素子、Ｔ・・・トランスファトランジスタ、Ｖｌｉｍ１、Ｖｌｉｍ２・・・リミット電圧、Ｖｎｓｂｌ・・・ビット線非選択電圧、Ｖｎｓｗｌ・・・ワード線非選択電圧、ＶＲ・・・可変抵抗素子、Ｖｒｅｓｅｔｂｌ・・・ビット線リセット電圧、Ｖｒｅｓｅｔｗｌ・・・ワード線リセット電圧、Ｖｓｅｔｂｌ・・・ビット線セット電圧、Ｖｓｅｔｗｌ・・・ワード線セット電圧、ＷＬ・・・ワード線。

Claims (5)

  1. 複数の第１の配線、これら複数の配線と交差する複数の第２の配線、並びに前記第１及び第２の配線の交差部で両配線間に接続された電気的書き換えが可能で抵抗値をデータとして不揮発に記憶する可変抵抗素子及び非オーミック素子の直列回路からなるメモリセルを有する複数のＭＡＴ（単位セルアレイ）をマトリクス配列してなるセルアレイと、
    前記各ＭＡＴに接続されて各ＭＡＴ毎に内部のメモリセルに対して、入力データに応じたデータの書き込み又は消去を行う複数の書き込み／消去回路と
    を有し、
    複数の前記書き込み／消去回路の一部が、対応するＭＡＴ内のメモリセルに対してデータを書き込むと同時に、複数の前記書き込み／消去回路の他の一部が対応するＭＡＴ内のメモリセルに対してデータの消去を実行する
    ことを特徴とする不揮発性半導体記憶装置。
  2. データ書き込み用の書き込み電圧とデータ消去用の消去電圧とを同時に発生させるパルスジェネレータを備え、
    前記書き込み／消去回路は、前記パルスジェネレータからの書き込み電圧と消去電圧を入力しこれら電圧を入力データに応じて選択して前記第１の配線又は第２の配線に転送する選択回路を備えている
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記選択回路は、前記書き込み電圧又は消去電圧をそれらの印加時間だけ選択して前記第１の配線又は第２の配線に転送し、それ以外はリカバリ電圧を選択して前記第１の配線又は第２の配線に転送する
    ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
  4. 前記書き込み／消去回路は、選択メモリセルの保持データを読み出すと共に入力データを入力し、前記保持データが入力データと等しい場合には、対応するＭＡＴに対するアクセスを行わない
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  5. 前記入力データが書き込みデータである場合に前記メモリセルに流れる電流値を制限する電流リミッタ回路を有する
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
JP2008197608A 2008-07-31 2008-07-31 不揮発性半導体記憶装置 Expired - Fee Related JP5268481B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2008197608A JP5268481B2 (ja) 2008-07-31 2008-07-31 不揮発性半導体記憶装置
US12/511,443 US7957203B2 (en) 2008-07-31 2009-07-29 Nonvolatile semiconductor memory device
US13/099,540 US8391082B2 (en) 2008-07-31 2011-05-03 Nonvolatile semiconductor memory device
US13/768,359 US8842481B2 (en) 2008-07-31 2013-02-15 Nonvolatile semiconductor memory device
US14/479,563 US9324427B2 (en) 2008-07-31 2014-09-08 Nonvolatile semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008197608A JP5268481B2 (ja) 2008-07-31 2008-07-31 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2010033683A true JP2010033683A (ja) 2010-02-12
JP5268481B2 JP5268481B2 (ja) 2013-08-21

Family

ID=41608198

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008197608A Expired - Fee Related JP5268481B2 (ja) 2008-07-31 2008-07-31 不揮発性半導体記憶装置

Country Status (2)

Country Link
US (4) US7957203B2 (ja)
JP (1) JP5268481B2 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011175723A (ja) * 2010-02-24 2011-09-08 Hynix Semiconductor Inc 半導体メモリ装置
JP2012119018A (ja) * 2010-11-30 2012-06-21 Hitachi Ltd 半導体装置および情報処理システム
JP2012123892A (ja) * 2010-12-07 2012-06-28 Hynix Semiconductor Inc 半導体メモリ装置及びその駆動方法
JP2012198968A (ja) * 2011-03-22 2012-10-18 Toshiba Corp 不揮発性半導体記憶装置
JP2012212477A (ja) * 2011-03-30 2012-11-01 Toshiba Corp 抵抗変化メモリ
JP2013041649A (ja) * 2011-08-17 2013-02-28 Kanazawa Univ 抵抗変化型不揮発性記憶素子の書き込み回路
JP2013077681A (ja) * 2011-09-30 2013-04-25 Nec Corp 抵抗変化素子及びそのプログラミング方法
WO2022259653A1 (ja) * 2021-06-08 2022-12-15 ソニーセミコンダクタソリューションズ株式会社 メモリセルアレイユニット

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5268481B2 (ja) * 2008-07-31 2013-08-21 株式会社東芝 不揮発性半導体記憶装置
JP2010044827A (ja) 2008-08-13 2010-02-25 Toshiba Corp 不揮発性半導体記憶装置
US8289749B2 (en) * 2009-10-08 2012-10-16 Sandisk 3D Llc Soft forming reversible resistivity-switching element for bipolar switching
US8848430B2 (en) * 2010-02-23 2014-09-30 Sandisk 3D Llc Step soft program for reversible resistivity-switching elements
JP2013004143A (ja) 2011-06-16 2013-01-07 Toshiba Corp 不揮発性半導体記憶装置
JP5802625B2 (ja) * 2012-08-24 2015-10-28 株式会社東芝 不揮発性半導体記憶装置
US8995166B2 (en) * 2012-12-20 2015-03-31 Intermolecular, Inc. Multi-level memory array having resistive elements for multi-bit data storage
US9349450B2 (en) * 2013-06-10 2016-05-24 Micron Technology, Inc. Memory devices and memory operational methods including single erase operation of conductive bridge memory cells
US9178143B2 (en) * 2013-07-29 2015-11-03 Industrial Technology Research Institute Resistive memory structure
KR102151183B1 (ko) 2014-06-30 2020-09-02 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법
KR102261817B1 (ko) 2014-12-15 2021-06-07 삼성전자주식회사 다수의 레이어들을 포함하는 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 시스템의 동작방법
KR102620562B1 (ko) * 2016-08-04 2024-01-03 삼성전자주식회사 비휘발성 메모리 장치
US11017838B2 (en) 2016-08-04 2021-05-25 Samsung Electronics Co., Ltd. Nonvolatile memory devices
US11043497B1 (en) * 2019-12-19 2021-06-22 Micron Technology, Inc. Integrated memory having non-ohmic devices and capacitors

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005108395A (ja) * 2003-09-12 2005-04-21 Renesas Technology Corp 記憶装置
WO2008012871A1 (fr) * 2006-07-25 2008-01-31 Fujitsu Limited Dispositif à mémoire à semi-conducteur rémanente
WO2008032394A1 (fr) * 2006-09-15 2008-03-20 Renesas Technology Corp. Dispositif semi-conducteur
JP2008159178A (ja) * 2006-12-25 2008-07-10 Elpida Memory Inc 半導体記憶装置とその書き込み制御方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003152117A (ja) * 2001-11-19 2003-05-23 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP4124635B2 (ja) * 2002-12-05 2008-07-23 シャープ株式会社 半導体記憶装置及びメモリセルアレイの消去方法
JP4537680B2 (ja) * 2003-08-04 2010-09-01 株式会社東芝 不揮発性半導体記憶装置及びその動作方法、製造方法、半導体集積回路及びシステム
JP4189395B2 (ja) * 2004-07-28 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置及び読み出し方法
KR100610014B1 (ko) * 2004-09-06 2006-08-09 삼성전자주식회사 리키지 전류 보상 가능한 반도체 메모리 장치
KR101202340B1 (ko) * 2005-01-21 2012-11-16 삼성디스플레이 주식회사 청색 발광 화합물 및 이를 채용한 유기 전계 발광 소자
JP5268481B2 (ja) * 2008-07-31 2013-08-21 株式会社東芝 不揮発性半導体記憶装置
JP2010044827A (ja) 2008-08-13 2010-02-25 Toshiba Corp 不揮発性半導体記憶装置
JP4846813B2 (ja) * 2009-03-12 2011-12-28 株式会社東芝 不揮発性半導体記憶装置
JP2010225227A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 不揮発性半導体記憶装置
WO2012001944A1 (ja) * 2010-06-29 2012-01-05 パナソニック株式会社 不揮発性記憶装置及びその駆動方法
KR20130021199A (ko) * 2011-08-22 2013-03-05 삼성전자주식회사 비휘발성 메모리 소자 및 그 구동 방법
JP5655173B2 (ja) * 2012-03-29 2015-01-14 パナソニックＩｐマネジメント株式会社 クロスポイント型不揮発性記憶装置とその駆動方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005108395A (ja) * 2003-09-12 2005-04-21 Renesas Technology Corp 記憶装置
WO2008012871A1 (fr) * 2006-07-25 2008-01-31 Fujitsu Limited Dispositif à mémoire à semi-conducteur rémanente
WO2008032394A1 (fr) * 2006-09-15 2008-03-20 Renesas Technology Corp. Dispositif semi-conducteur
JP2008159178A (ja) * 2006-12-25 2008-07-10 Elpida Memory Inc 半導体記憶装置とその書き込み制御方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011175723A (ja) * 2010-02-24 2011-09-08 Hynix Semiconductor Inc 半導体メモリ装置
JP2012119018A (ja) * 2010-11-30 2012-06-21 Hitachi Ltd 半導体装置および情報処理システム
JP2012123892A (ja) * 2010-12-07 2012-06-28 Hynix Semiconductor Inc 半導体メモリ装置及びその駆動方法
JP2012198968A (ja) * 2011-03-22 2012-10-18 Toshiba Corp 不揮発性半導体記憶装置
JP2012212477A (ja) * 2011-03-30 2012-11-01 Toshiba Corp 抵抗変化メモリ
JP2013041649A (ja) * 2011-08-17 2013-02-28 Kanazawa Univ 抵抗変化型不揮発性記憶素子の書き込み回路
JP2013077681A (ja) * 2011-09-30 2013-04-25 Nec Corp 抵抗変化素子及びそのプログラミング方法
WO2022259653A1 (ja) * 2021-06-08 2022-12-15 ソニーセミコンダクタソリューションズ株式会社 メモリセルアレイユニット

Also Published As

Publication number Publication date
US9324427B2 (en) 2016-04-26
JP5268481B2 (ja) 2013-08-21
US20110205784A1 (en) 2011-08-25
US7957203B2 (en) 2011-06-07
US8391082B2 (en) 2013-03-05
US20140376302A1 (en) 2014-12-25
US20130155756A1 (en) 2013-06-20
US8842481B2 (en) 2014-09-23
US20100027318A1 (en) 2010-02-04

Similar Documents

Publication Publication Date Title
JP5268481B2 (ja) 不揮発性半導体記憶装置
JP5178448B2 (ja) 不揮発性半導体記憶装置
JP5049814B2 (ja) 不揮発性半導体記憶装置のデータ書き込み方法
US20210343337A1 (en) Nonvolatile semiconductor memory device
JP5100554B2 (ja) 半導体記憶装置
JP5006369B2 (ja) 不揮発性半導体記憶装置
JP4719233B2 (ja) 不揮発性半導体記憶装置
KR100855585B1 (ko) 소오스 라인 공유구조를 갖는 저항성 랜덤 억세스 메모리및 그에 따른 데이터 억세스 방법
JP5049733B2 (ja) 情報処理システム
JP2010040150A (ja) 不揮発性半導体記憶装置
JP2010225227A (ja) 不揮発性半導体記憶装置
JP5450846B2 (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100915

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120821

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120828

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121026

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121120

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130115

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130205

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20130221

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130228

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130409

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130507

LAPS Cancellation because of no payment of annual fees