WO2022259653A1 - メモリセルアレイユニット - Google Patents

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WO2022259653A1
WO2022259653A1 PCT/JP2022/009238 JP2022009238W WO2022259653A1 WO 2022259653 A1 WO2022259653 A1 WO 2022259653A1 JP 2022009238 W JP2022009238 W JP 2022009238W WO 2022259653 A1 WO2022259653 A1 WO 2022259653A1
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WO
WIPO (PCT)
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tile
memory cell
memory
word line
bit line
Prior art date
Application number
PCT/JP2022/009238
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English (en)
French (fr)
Inventor
伸一 村田
陽太郎 森
晴彦 寺田
禎之 柴原
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices

Definitions

  • the present disclosure relates to memory cell array units.
  • a memory cell array unit that includes a plurality of non-volatile, rewritable memory cells.
  • This memory cell array unit is provided with a plurality of memory cell arrays, and each memory cell array is of a cross-point type in which a memory cell is provided at each intersection of a plurality of word lines and a plurality of bit lines (for example, , see Patent Document 1).
  • a memory cell array unit includes a plurality of memory units arranged in rows and columns, and a control unit that controls reading and writing of data with respect to the plurality of memory units.
  • Each memory section has global bit lines and global word lines, a memory cell array, a first connection section, a second connection section, and a storage section.
  • the memory cell array includes a plurality of word lines, a plurality of bit lines, and a plurality of memory cells provided at intersections of the word lines and the bit lines.
  • a first connection selects a word line connected to the global word line.
  • a second connection selects a bit line connected to the global bit line.
  • the storage unit stores address information obtained from the control unit.
  • the second connection section selects a bit line based on address information obtained from a plurality of adjacent memory sections.
  • bit lines connected to global bit lines are selected in each memory unit based on address information obtained from a plurality of adjacent memory units.
  • address information obtained from a plurality of adjacent memory units.
  • it is possible to select different bias conditions for the memory section to be set and the memory section to be reset for example, it is possible to perform the set operation and the reset operation at the same time.
  • FIG. 1 is a diagram illustrating an example of a schematic configuration of an information processing system according to an embodiment
  • FIG. 2 is a diagram showing an example of a schematic configuration of a memory cell array unit in FIG. 1
  • FIG. 3 is a diagram showing an example of a schematic configuration of each die in FIG. 2
  • FIG. 4 is a diagram showing an example of a schematic configuration of each bank in FIG. 3
  • FIG. 3 is a diagram showing an example of a schematic configuration of a memory cell array provided in each bank
  • FIG. FIG. 4 is a diagram showing an example of a circuit configuration in each tile
  • FIG. 3 is a diagram showing an example of a schematic configuration of each tile
  • (A) A diagram showing an example of word line sockets in each tile.
  • FIG. 10 is a diagram showing an example of bit line sockets in each tile.
  • FIG. 10 is a diagram showing an example of an erase operation using the bit line decoder of the lower right tile when focusing on four tiles;
  • FIG. 10 is a diagram showing an example of an erase operation using the bit line decoder of the lower right tile when focusing on four tiles;
  • FIG. 10 is a diagram showing an example of an erase operation using the bit line decoder of the lower right tile when focusing on four tiles;
  • FIG. 10 is a diagram showing an example of an erase operation using the bit line decoder of the lower right tile when focusing on four tiles;
  • FIG. 10 is a diagram representing an example of a word line decoder used together with the bit line decoder for the lower right tile when looking at four tiles;
  • FIG. 4 is a diagram showing an example of the connection relationship of decoders in each tile;
  • FIG. 10 is a diagram showing an example of write (set, reset) operations when focusing on four tiles;
  • FIG. 10 is a diagram showing an example of write (set, reset) operations when focusing on four tiles;
  • FIG. 10 is a diagram showing a modified example of the connection relationship of decoders in each tile;
  • FIG. 10 is a diagram showing a conventional example and an embodiment of write (set, reset) operations;
  • FIG. 1 illustrates an example of functional blocks of an information processing system according to an embodiment.
  • This information processing system comprises a host computer 100 and a memory section 200 .
  • the memory section 200 includes a memory controller 300 , one or more memory cell array units 400 and a power supply section 500 .
  • FIG. 1 illustrates how one memory cell array unit 400 is provided.
  • the memory cell array unit 400 corresponds to a specific example of "memory cell array unit" of the present disclosure.
  • the host computer 100 controls the memory section 200 . Specifically, the host computer 100 issues a command specifying a logical address to be accessed, and supplies the command and data to the memory unit 200 .
  • the host computer 100 receives data output from the memory section 200 .
  • the command is for controlling the memory unit 200, and includes, for example, a write command that instructs data write processing or a read command that instructs data read processing.
  • a logical address is an address assigned to each area of an access unit when the host computer 100 accesses the memory unit 200 in the address space defined by the host computer 100 .
  • Memory controller 300 controls one or more memory cell array units 400 .
  • the memory controller 300 receives a write command specifying a logical address from the host computer 100 .
  • the memory controller 300 executes data write processing according to the write command.
  • a logical address is converted into a physical address, and data is written to the physical address.
  • the physical address is an address assigned in one or more memory cell array units 400 for each access unit when memory controller 300 accesses one or more memory cell array units 400 .
  • the memory controller 300 receives a read command specifying a logical address, it converts the logical address into a physical address and reads data from the physical address.
  • the memory controller 300 then outputs the read data to the host computer 100 as read data.
  • a power supply section 500 supplies a desired voltage to one or more memory cell array units 400 .
  • the power supply unit 500 supplies, for example, a voltage used at the time of writing (during setting or resetting) or reading (during sensing) to the WL decoder 413, which will be described later.
  • the power supply unit 500 supplies, for example, a voltage used during writing (during setting or resetting) or reading (during sensing) to the BL decoder 414, which will be described later.
  • FIG. 2 shows an example of functional blocks of the memory cell array unit 400.
  • the memory cell array unit 400 is composed of, for example, a semiconductor chip.
  • the memory cell array unit 400 has m dies 400-j (1 ⁇ j ⁇ m), as shown in FIG. 2, for example.
  • Each die 400-j includes, for example, z banks 410-k (1 ⁇ k ⁇ z), a peripheral circuit 420 that controls access to each bank 410-k, and a memory controller and an Interface circuit 430 for communicating with 300 .
  • Each bank 410-k has, for example, n tiles 411 each having a 1-bit access unit and a microcontroller 412 controlling the n tiles 411, as shown in FIG.
  • Each bank 410-k cooperates with n tiles 411 under the control of a microcontroller 412 to achieve access of a total of n-bit data blocks.
  • Each tile 411 has, for example, a memory cell array MCA consisting of two layers of memory cell arrays MCA1 and MCA2, as shown in FIG.
  • each intersection of upper word lines UWL and bit lines BL and each intersection of lower word lines LWL and bit lines BL are provided with 1-bit data.
  • It has memory cells MC.
  • the memory cell MC is a writable nonvolatile memory.
  • the memory cell MC has a serial structure of a variable resistance element VR (Variable Resistor) that records 1-bit information depending on the high or low state of the resistance value, and a selection element SE (Selector Element) that has bidirectional diode characteristics.
  • VR Variable Resistor
  • SE Switchector Element
  • Each tile 411 has, for example, a WL decoder 413, a BL decoder 414, a voltage switch 415, a latch 416 and a sense amplifier (SA) 417, as shown in FIG.
  • the WL decoder 413 applies a predetermined voltage to each word line WL based on word line address information given from the microcontroller 412 .
  • the BL decoder 414 selects one bit line BL from a plurality of bit lines BL based on bit line address information provided from the microcontroller 412 .
  • the voltage switch 415 switches the voltage of the global word line GWL and the global bit line GBL based on the control signal from the microcontroller 412 and the data of the set latch and reset latch of the latch 416. Thereby, the voltage applied to the word line WL selected by the WL decoder 413 and the bit line BL selected by the BL decoder 414 is switched.
  • the latch 416 has, for example, a write latch that latches write data WDATA and a sense latch that latches read data RDATA.
  • the write data WDATA corresponds to 1-bit data of the write data input to the bank 410-k.
  • the read data RDATA corresponds to 1-bit data of the read data read from the bank 410-k.
  • Latch 416 also includes, for example, a set latch that latches set data generated by logic operations by microcontroller 412 and a reset latch that latches reset data generated by logic operations by microcontroller 20 . .
  • the tile 411 latches the write data WDATA input from the interface circuit 430 in the write latch.
  • the tile 411 latches the read data RDATA input from the sense amplifier 417 in the sense latch and outputs the value of the sense latch to the interface circuit 430 under the control of the microcontroller 412 .
  • the tile 411 latches the set data input from the interface circuit 430 in the set latch and outputs the value of the set latch to the voltage switch 415 under the control of the microcontroller 412 .
  • the tile 411 latches the reset data input from the interface circuit 430 in the set latch and outputs the value of the reset latch to the voltage switch 415 under the control of the microcontroller 412 .
  • the sense amplifier 417 Based on a control signal from the microcontroller 412, the sense amplifier 417 compares the voltage of the global word line GWL obtained from the WL decoder 413 with a reference voltage to determine whether the variable resistance element VR is in the low resistance state (LRS) or high. Determine whether it is in the resistance state (HRS). The sense amplifier 417 generates a logic 0 when the resistance change element VR is in the low resistance state (LRS) and a logic 1 when the resistance change element VR is in the high resistance state (HRS). to generate read data RDATA. The sense amplifier 417 outputs the generated read data RDATA to the latch 416 .
  • the data unit for writing and reading in each bank 410-k is very small, n bits (for example, 256 bits), compared to the data unit in which the host computer 100 accesses the memory cell array unit 400.
  • the memory controller 300 distributes the access granularity of the host computer 100 to a plurality of banks 410-k and performs read/write control.
  • the tile 411 applies +4.5V to the bit line BL and -3.7V to the lower word line LWL when the set latch is 1 and the reset latch is 0, for example.
  • the variable resistance element VR of the memory cell MC at the intersection of the lower word line LWL and bit line BL changes from the high resistance state (HRS) to the low resistance state (LRS).
  • HRS high resistance state
  • LLS low resistance state
  • the memory cell MC is set.
  • the tile 411 applies 0 V to the bit line BL and 0 V to 0.8 V to the lower word line LWL.
  • no state change occurs in the memory cell MC at the intersection of the lower word line LWL and bit line BL.
  • the tile 411 applies ⁇ 4.5 V to the bit line BL and +3.7 V to the lower word line LWL when the set latch is 0 and the reset latch is 1, for example.
  • the variable resistance element VR of the memory cell MC at the intersection of the lower word line LWL and bit line BL changes from the low resistance state (LRS) to the high resistance state (HRS).
  • the memory cell MC is reset.
  • the memory controller 300 Upon receiving the read command and logical address, the memory controller 300 converts the logical address into a physical address (bank address, intra-bank address) and then transmits the read command and physical address to the interface circuit 430 .
  • interface circuit 430 receives a read command and a physical address from memory controller 300, interface circuit 430 sends a sense command along with an intra-bank address to microcontroller 412 of bank 410-k corresponding to the received bank address.
  • the microcontroller 412 converts the specified intra-bank address into a word line address and bit line address within the tile 411 and sets the word line address and bit line address for each tile 411 .
  • a microcontroller 412 applies various control signals to the tiles 411 . Thereby, the tile 411 applies a read voltage to each memory cell MC to be read through the word line WL and the bit line BL.
  • the microcontroller 412 reads data from each memory cell MC to be read, and stores it in the sense latch.
  • the interface circuit 430 commands the microcontroller 412 of each bank 410-k to read data at the timing when a predetermined period has elapsed.
  • the predetermined period corresponds to the period from when the read command is received from the memory controller 300 to when the data is captured in the sense latch.
  • Each bank 410 - k reads 1-bit data from the sense latch of each tile 411 according to the instruction from the interface circuit 430 and transmits the resulting n-bit data to the interface circuit 430 .
  • the interface circuit 430 transmits to the memory controller 300 n ⁇ k-bit read data consisting of n-bit data obtained from each bank 410 -k. The read operation is performed in this way.
  • the memory controller 300 Upon receiving a write command, a logical address and write data, the memory controller 300 converts the logical address into a physical address (bank address, bank internal address), and then transfers the write command and physical address to the interface via the command address bus. Send to circuit 430 . At this time, the memory controller 300 transmits write data to the interface circuit 430 via the data bus.
  • the interface circuit 430 When the interface circuit 430 receives a write command, a physical address and write data from the memory controller 300, the interface circuit 430 sends the write command and the intra-bank address to each tile 411 of the bank 410-k corresponding to the received bank address via the command address bus. to send. At this time, the interface circuit 430 transmits the write data bit by bit via the data bus to each tile 411 of the bank 410-k corresponding to the received bank address. Each tile 411 causes the received 1-bit data to be held in a write latch. Subsequently, each tile 411 performs an operation similar to a read (sense) operation to read 1-bit data from the memory cell MC to be written and store it in the sense latch.
  • a read (sense) operation to read 1-bit data from the memory cell MC to be written and store it in the sense latch.
  • the microcontroller 412 applies various control signals to the memory cell array MCA.
  • the tile 411 applies a voltage for setting to the memory cell MC of each tile 411 to be set via the word line WL and the bit line BL.
  • the microcontroller 412 writes data to each memory cell MC to be set.
  • the memory cell MC of each tile 411 to be reset is set to the word line WL and the bit line WL.
  • a reset voltage is applied via BL. In this manner, write (set, reset) operations are performed.
  • FIG. 7 shows a planar configuration example of four tiles 411 in each bank 400-k.
  • Each tile 411 has, for example, four memory cell arrays MCA, four word line sockets WLS, and two bit line sockets BLS.
  • four word line sockets WLS are allocated one for each memory cell array MCA.
  • Each word line socket WLS is arranged adjacent to the assigned memory cell array MCA.
  • two bit line sockets BLS are allocated one for each two memory cell arrays MCA.
  • Each bit line socket BLS is arranged adjacent to the assigned two memory cell arrays MCA.
  • FIG. 8(A) shows a planar layout example of the word lines WL in the tile 411 of FIG.
  • FIG. 8B shows a planar layout example of the bit lines BL in the tile 411 of FIG.
  • this word line decoder 413 is expressed as a word line decoder 413a.
  • two word line sockets WLS arranged at the ends are provided with word line decoders 413, respectively.
  • this word line decoder 413 is expressed as a word line decoder 413b.
  • bit line decoder 414 is provided in the centrally arranged bit line socket BLS. In FIG. 8B, this bit line decoder 414 is expressed as a bit line decoder 414a. In each tile 411, a bit line decoder 414 is provided in the bit line socket BLS arranged at the end. In FIG. 8B, this bit line decoder 414 is expressed as a bit line decoder 414b.
  • the two word line decoders 413a select one of a plurality of word lines WL arranged in the tile 411 to which these word line decoders 413a belong, and select one word line WL and the global word line. Connect to GWL.
  • Two word line decoders 413b are arranged in a plurality of word lines WL arranged across the tile 411 to which these word line decoders 413b belong and the tile 411 adjacent to the tile 411 to which the word line decoder 413b belongs.
  • One word line WL is selected from the global word lines GWL.
  • Each word line WL that can be connected to the global word line GWL by the word line decoder 413a is arranged, for example, in odd rows in the memory cell array MCA.
  • each word line WL that can be connected to the global word line GWL by the word line decoder 413b is arranged, for example, in even rows in the memory cell array MCA. Therefore, in tile 411, when a word line address of an odd row is set, word line WL is selected by word line decoder 413a. In tile 411, when a word line address of an even row is set, word line WL is selected by word line decoder 413b.
  • the bit line decoder 414a selects one of a plurality of bit lines BL arranged in the tile 411 to which the bit line decoder 414a belongs, and connects the selected bit line BL and the global bit line GBL. make a connection.
  • the bit line decoder 414b is one of a plurality of bit lines BL arranged across the tile 411 to which the bit line decoder 414b belongs and the tile 411 adjacent to the tile 411 to which the bit line decoder 414b belongs. is selected, and the selected one bit line BL is connected to the global bit line GBL.
  • Each bit line BL that can be connected to the global bit line GBL by the bit line decoder 414a is arranged, for example, in even columns in the memory cell array MCA.
  • each bit line BL that can be connected to the global bit line GBL by the bit line decoder 414b is arranged, for example, in odd columns in the memory cell array MCA. Therefore, in tile 411, when an odd column bit line address is set, bit line BL is selected by bit line decoder 414a. In tile 411, bit line BL is selected by bit line decoder 414b when an even column bit line address is set.
  • FIGS. 9-13 show decoder combinations in which the bit line decoder 414 (414_3) belonging to the lower right tile 411_3 is used.
  • the microcontroller 412 sets the even-numbered row word line address and the odd-numbered column bit line address belonging to the latter stage (lower half) to the upper right tile 411_0.
  • the memory cell MC specified by the microcontroller 412 cannot be selected using the word line decoder 413 (413_0) and bit line decoder 414 (414_0) of the tile 411_0. Therefore, for example, as shown in FIG.
  • the word line decoder 413b (413_0) of the tile 411_0 and the bit line decoder 414b (414_3) of the tile 411_1 adjacent to the lower right of the tile 411_0 are used to A memory cell MC of the tile 411_1 is selected as the cell MC.
  • the tile 411 to which the memory cell MC designated by the microcontroller 412 belongs is different from the tile 411 to which the selected memory cell MC is physically located.
  • the tile 411 to which the memory cell MC specified by the microcontroller 412 belongs and the tile 411 to which the actually selected memory cell MC belongs are always the same.
  • the microcontroller 412 sets the word line address of the odd-numbered row and the bit-line address of the odd-numbered column belonging to the latter stage (lower half) to the upper right tile 411_1.
  • the memory cell MC specified by the microcontroller 412 cannot be selected using the word line decoder 413 (413_1) and bit line decoder 414 (414_1) of the tile 411_1. Therefore, for example, as shown in FIG. 10, the word line decoder 413a (413_1) of the tile 411_1 and the bit line decoder 414b (414_3) of the tile 411_3 are used as memory cells MC of the tile 411_1. A memory cell MC is selected.
  • the tile 411 to which the memory cell MC specified by the microcontroller 412 belongs is different from the tile 411 to which the bit line decoder 414 used for selection belongs.
  • the tile 411 to which the memory cell MC specified by the microcontroller 412 belongs and the tile 411 to which the actually selected memory cell MC belongs are always the same.
  • the microcontroller 412 sets the upper (upper half) even-numbered row word line address and the left (left half) odd-numbered column bit line address for the lower left tile 411_2.
  • the memory cell MC specified by the microcontroller 412 cannot be selected using the word line decoder 413 (413_2) and bit line decoder 414 (414_2) of the tile 411_2. Therefore, for example, as shown in FIG. 11, the word line decoder 413b (413_2) of the tile 411_2 and the bit line decoder 414b (414_3) of the tile 411_3 on the right of the tile 411_2 are used to determine the memory cell of the tile 411_2.
  • the memory cell MC of the tile 411_3 is selected as MC.
  • the tile 411 to which the memory cell MC designated by the microcontroller 412 belongs is different from the tile 411 to which the selected memory cell MC is physically located.
  • the tile 411 to which the memory cell MC specified by the microcontroller 412 belongs and the tile 411 to which the actually selected memory cell MC belongs are always the same.
  • the microcontroller 412 sets the even-numbered row word line address and the even-numbered column bit line address for the lower right tile 411_3.
  • the word line decoder 413 (413_3) and bit line decoder 414 (414_3) of the tile 411_3 can be used to select the memory cell MC in the tile 411_3. Therefore, for example, as shown in FIG. 12, the memory cell MC of the selected tile 411_3 is selected using the bit line decoder 414a (414_3) of the tile 411_3 and the word line decoder 413b (413_3) of the tile 411_3. be done.
  • the tile 411 to which the memory cell MC designated by the microcontroller 412 belongs and the tile 411 to which the selected memory cell MC is physically located match each other.
  • FIG. 14 shows a configuration example of the decoder of each tile 411 and a connection example of each tile 411.
  • FIG. Each tile 411 has an address decoder 418 that obtains address information (wordline address information, bitline address information) from the microcontroller 412 .
  • the address decoder 418 selects a word line WL based on the set/reset selection information read from the latch 416, and connects the selected word line WL to the global word line GWL.
  • the set/reset selection information is, for example, the value of the set latch and the value of the reset latch.
  • the address decoder 418 further determines (sets) the bias condition of the selected word line WL based on the set/reset selection information read from the latch 416 and the read data read from the latch 416. do.
  • the read data is, for example, the value of the sense latch.
  • the BL decoder 414 extracts the address information from the address decoder 418 of the tile 411 (411_3) and the address decoders 418 of the left, upper left and upper adjacent tiles 411 (411_0, 411_1, 411_2). to get In the tile 411 (411_3), the BL decoder 414 selects the bit line BL based on the acquired four pieces of address information. The BL decoder 414 connects the selected bit line BL and the global bit line GBL.
  • the BL decoder 414 further, from the address decoder 418 of the tile 411 (411_3) and the address decoders 418 of the left, upper left and upper adjacent tiles 411 (411_0, 411_1, 411_2), Acquire the bias condition of the selected word line WL.
  • the BL decoder 414 determines (sets) the bias condition of the selected bit line BL based on the acquired four conditions (bias condition of the word line WL).
  • the BL decoder 414 and the address decoder 418 can determine (set) the bias conditions of the word lines WL and the BL decoder 414 for each tile 411 .
  • FIGS. 15 and 16 show an example of write (set, reset) operations in four tiles 411 in each bank 400-k.
  • FIGS. 15 and 16 illustrate how the set operation and the reset operation are simultaneously performed in four tiles 411.
  • FIG. Specifically, FIGS. 15 and 16 illustrate two tiles 411 (411_1 and 411_2) that perform set operations and two tiles 411 (411_0 and 411_3) that perform reset operations.
  • 15 and 16 illustrate the voltage Vw1 as the bias condition for the word line WL when performing the set operation, and the voltage Vw2 as the bias condition for the bit line BL when performing the set operation.
  • 15 and 16 exemplify the voltage Ve1 as the bias condition for the word line WL when performing the reset operation, and the voltage Ve2 as the bias condition for the bit line BL when performing the reset operation.
  • the word line decoder 413 and bit line decoder 414 belonging to its own tile perform the set operation or reset operation on the memory cells MC belonging to its own tile.
  • the tile 411 to which the memory cell MC specified by the memory controller 300 belongs and the tile 411 to which the actually selected memory cell MC belongs match each other.
  • the word line decoder 413 and bit line decoder 414 belonging to the adjacent tile perform the set operation or reset operation on the memory cells MC belonging to the adjacent tile. conduct.
  • the tile 411 to which the memory cell MC designated by the memory controller 300 belongs is different from the tile 411 to which the actually selected memory cell MC belongs.
  • a bit line decoder 414 belonging to an adjacent tile is used to perform a set operation or a reset operation on memory cells MC belonging to its own tile.
  • the address of the bit line BL selected in the tile 411_1 that performs the set operation and the address of the bit line BL selected in the tile 411_3 that performs the reset operation are the same.
  • the address of the bit line BL selected in the tile 411_0 that performs the reset operation and the address of the bit line BL selected in the tile 411_2 that performs the set operation are the same.
  • the address of the word line WL selected in the tile 411_1 that performs the set operation and the address of the word line WL selected in the tile 411_0 that performs the reset operation are the same.
  • the address of the word line WL selected in the tile 411_3 that performs the reset operation and the address of the word line WL selected in the tile 411_2 that performs the set operation are the same.
  • FIG. 17 shows a modified example of the internal configuration of each tile 411 shown in FIG.
  • Each tile 411 may have a BL decoder 414 and an address decoder 418 as well as a register 419 in which bias information is stored.
  • the register 419 stores the bias conditions (the word line WL bias condition and the bit line BL bias condition) in its own tile 411 as the bias information.
  • the address decoder 418 selects the word line WL based on the set/reset selection information read from the latch 416 . In each tile 411, the address decoder 418 further determines (sets) the bias condition of the selected word line WL based on the set/reset selection information read from the latch 416 and the read data read from the latch 416. do. In each tile 411 , the address decoder 418 stores the determined (set) bias condition of the word line WL in the register 419 .
  • the BL decoder 414 extracts the address information from the address decoder 418 of the tile 411 (411_3) and the address decoders 418 of the left, upper left and upper adjacent tiles 411 (411_0, 411_1, 411_2). to get In the tile 411 (411_3), the BL decoder 414 selects the bit line BL based on the acquired four pieces of address information.
  • the BL decoder 414 connects the selected bit line BL and the global bit line GBL.
  • BL decoder 414 further selects from registers 419 of tile 411 (411_3) and registers 419 of left-, upper-left and upper-neighboring tiles 411 (411_0, 411_1, 411_2). Acquire the bias condition of the word line WL.
  • the BL decoder 414 determines (sets) the bias condition of the selected bit line BL based on the acquired four conditions (bias condition of the word line WL).
  • the BL decoder 414 stores the determined (set) bias condition of the bit line BL in the register 419 .
  • the BL decoder 414 and the address decoder 418 can determine (set) the bias conditions of the word lines WL and the BL decoder 414 for each tile 411 .
  • FIG. 18 shows a conventional example and an example of write (set, reset) operations.
  • the memory controller 300 receives a write command, a logical address, and write data, it converts the logical address into a physical address, and then transmits the write command and physical address (bank address, bank internal address) through the command address bus. and transmits it to the interface circuit 430 .
  • the memory controller 300 transmits write data to the interface circuit 430 via the data bus.
  • the interface circuit 430 When the interface circuit 430 receives a write command, a physical address and write data from the memory controller 300, the interface circuit 430 sends the write command and the intra-bank address to the microcontroller 412 of the bank 410-k corresponding to the received bank address via the command address bus. to send. At this time, the interface circuit 430 transmits the write data bit by bit via the data bus to each tile 411 of the bank 410-k corresponding to the received bank address. Each tile 411 causes the received 1-bit data to be held in a write latch.
  • each tile 411 performs a read (sense) operation to read 1-bit data from the memory cell MC to be written, and fetch it into the sense latch.
  • Each tile 411 for example, converts a designated intra-bank address into a word line address and a bit line address, and sets the word line address and bit line address.
  • the address decoder 418 selects the word line WL based on the address information obtained from the microcontroller 412 and the set/reset selection information read from the latch 416 (step S11).
  • the BL decoder 414 extracts the address information from the address decoder 418 of the tile 411 (411_3) and the address decoders 418 of the left, upper left and upper adjacent tiles 411 (411_0, 411_1, 411_2). to get
  • the BL decoder 414 selects the bit line BL based on the acquired four pieces of address information (step S11).
  • the microcontroller 412 applies various control signals to each tile 411 .
  • each tile 411 applies a read voltage to each memory cell MC to be written through the word line WL and bit line BL.
  • the microcontroller 412 reads data from each memory cell MC to be written, and takes it into the sense latch (step S12).
  • the BL decoder 414 outputs from the address decoder 418 of the tile 411 (411_3) and the address decoders 418 of the adjacent left, upper left and upper adjacent tiles 411 (411_0, 411_1, 411_2). , to obtain the bias condition of the selected word line WL.
  • the BL decoder 414 determines (sets) the bias condition of the selected bit line BL based on the acquired four conditions (bias condition of the word line WL).
  • the BL decoder 414 and the address decoder 418 determine (set) the bias conditions of the word line WL and the BL decoder 414 for each tile 411 (step S17).
  • the microcontroller 412 applies various control signals to each tile 411 .
  • each tile 411 applies a predetermined voltage to the memory cell MC to be written (set, reset) via the word line WL and bit line BL (steps S18 and S19). In this manner, the set operation and the reset operation are performed simultaneously.
  • a bit line BL connected to the global bit line GBL is selected based on address information obtained from a plurality of (three) adjacent tiles 411. This makes it possible to limit the number of global bit lines GBL connected to the power supply 500, so that, for example, it is possible to reduce charging/discharging current at the time of selection switching and leakage current of the power supply. Further, since it is possible to select different bias conditions for the tile 411 to be set and the tile 411 to be reset, it is possible to simultaneously perform the set operation and the reset operation, for example.
  • the set/reset selection information obtained from the microcontroller 412 is stored in the latch 416 , and the word line WL is selected based on the set/reset selection information obtained from the latch 416 .
  • This makes it possible to limit the number of global word lines GWL connected to the power supply 500, so that, for example, it is possible to reduce charging/discharging current at the time of selection switching and leakage current of the power supply. Further, since it is possible to select different bias conditions for the tile 411 to be set and the tile 411 to be reset, it is possible to simultaneously perform the set operation and the reset operation, for example.
  • the selected word line WL is selected based on set/reset selection information obtained from the latch 416 and read data (sense latch value) obtained from the memory cell MC (latch 416).
  • a bias condition is set.
  • different bias conditions can be selected for the tile 411 to be set and the tile 411 to be reset, so that, for example, the set operation and the reset operation can be performed at the same time.
  • the bias condition for the selected bit line BL is set based on the bias condition for the selected word line WL obtained from the adjacent tiles 411 .
  • different bias conditions can be selected for the tile 411 to be set and the tile 411 to be reset, so that, for example, the set operation and the reset operation can be performed at the same time.
  • the present disclosure can have the following configurations. (1) a plurality of memory units arranged in a matrix; a control unit that controls reading and writing of data with respect to the plurality of memory units, Each of the memory units global bit lines and global word lines; a memory cell array including a plurality of word lines, a plurality of bit lines, and a plurality of memory cells provided at intersections of the word lines and the bit lines; a first connector that selects the word line connected to the global word line; a second connection section that selects the bit line connected to the global bit line; a storage unit in which address information obtained from the control unit is stored; The second connection section selects the bit line based on the address information obtained from the plurality of adjacent memory sections.
  • a memory cell array unit is arranged in a matrix
  • a control unit that controls reading and writing of data with respect to the plurality of memory units, Each of the memory units global bit lines and global word lines; a memory cell array including a plurality of word lines, a plurality of bit lines, and a pluralit
  • the storage unit stores set/reset selection information obtained from the control unit, The memory cell array unit according to (1), wherein the first connection section selects the word line based on the set/reset selection information obtained from the storage section.
  • the first connection unit sets a bias condition of the selected word line based on the set/reset selection information obtained from the storage unit and the read data obtained from the memory cell. Or the memory cell array unit according to (2).
  • the second connection unit sets the bias condition of the selected bit line based on the bias condition of the selected word line obtained from the plurality of adjacent memory units. or the memory cell array unit according to claim 1.
  • the plurality of word lines are formed by a plurality of first word lines arranged in the memory section and a plurality of second word lines arranged across the memory section and the memory section adjacent to the memory section.
  • the plurality of bit lines are formed by a plurality of first bit lines arranged inside the memory section and a plurality of second bit lines arranged across the inside of the memory section and the inside of the memory section adjacent to the memory section.
  • the first connection portion includes a third connection portion that selects the first word line connected to the global word line, and a fourth connection portion that selects the second word line connected to the global word line.
  • the second connection section includes a fifth connection section that selects the first bit line connected to the global bit line, and a sixth connection section that selects the second bit line connected to the global bit line.
  • bit lines connected to global bit lines are selected in each memory unit based on address information obtained from a plurality of adjacent memory units.
  • it is possible to select different bias conditions for the memory section to be set and the memory section to be reset for example, it is possible to perform the set operation and the reset operation at the same time. Therefore, it is possible to keep the charging/discharging current and the leak current low and shorten the latency.
  • the effects of the present disclosure are not necessarily limited to the effects described herein, and may be any of the effects described herein.

Landscapes

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Abstract

本開示の一側面に係るメモリセルアレイユニットは、行列状に配置された複数のメモリ部を備える。各メモリ部は、グローバルビット線およびグローバルワード線、メモリセルアレイ、第１接続部および第２接続部を有する。第１接続部は、グローバルワード線に接続されるワード線を選択する。第２接続部は、隣接する複数のメモリ部から得られるアドレス情報に基づいて、グローバルビット線に接続されるビット線を選択する。

Description

メモリセルアレイユニット
　本開示は、メモリセルアレイユニットに関する。
　従来、不揮発性を備える書き換え可能な複数のメモリセルを備えたメモリセルアレイユニットが知られている。このメモリセルアレイユニットには、複数のメモリセルアレイが設けられており、各メモリセルアレイは、複数のワード線および複数のビット線の交点ごとにメモリセルが設けられたクロスポイント型となっている（例えば、特許文献１参照）。
特開２０１０－０２０８６３号公報
　ところで、上述のメモリセルアレイユニットでは、同時にアクセスされる全てのメモリセルアレイに対して、同一のバイアス条件で電圧が印可される。これは、同時にアクセスされる全てのメモリセルアレイには、同一のグローバルビット線が接続されるためである。この場合、バイアス条件を切り替えたり、選択アドレスを切り替えたりするときの充放電流やリーク電流が大きくなる。また、同時にアクセスされる複数のメモリセルアレイにおいて、バイアス条件が互いに異なるセット動作およびリセット動作を選択的に同時に行うことができない。そのため、セット動作およびリセット動作を順番に行う必要があり、レイテンシが長くなる。従って、充放電流やリーク電流を低く抑え、かつ、レイテンシを短くすることの可能なメモリセルアレイユニットを提供することが望ましい。
　本開示の一側面に係るメモリセルアレイユニットは、行列状に配置された複数のメモリ部と、複数のメモリ部に対するデータの読み書きを制御する制御部とを備える。各メモリ部は、グローバルビット線およびグローバルワード線と、メモリセルアレイと、第１接続部と、第２接続部と、格納部とを有する。メモリセルアレイは、複数のワード線、複数のビット線ならびにワード線およびビット線の交点に１つずつ設けられた複数のメモリセルを含む。第１接続部は、グローバルワード線に接続されるワード線を選択する。第２接続部は、グローバルビット線に接続されるビット線を選択する。格納部には、制御部から得られるアドレス情報が格納される。第２接続部は、隣接する複数のメモリ部から得られるアドレス情報に基づいて、ビット線を選択する。
　本開示の一側面に係るメモリセルアレイユニットでは、各メモリ部において、隣接する複数のメモリ部から得られるアドレス情報に基づいて、グローバルビット線に接続されるビット線が選択される。これにより、電源に接続されるグローバルビット線を制限することが可能となるので、例えば、選択切り替え時の充放電電流や電源のリーク電流を削減することが可能となる。また、セット対象のメモリ部と、リセット対象のメモリ部とで異なるバイアス条件を選択することが可能となるので、例えば、セット動作とリセット動作を同時に実施することが可能となる。
一実施の形態に係る情報処理システムの概略構成の一例を表す図である。 図１のメモリセルアレイユニットの概略構成の一例を表す図である。 図２の各ダイの概略構成の一例を表す図である。 図３の各バンクの概略構成の一例を表す図である。 各バンクに設けられたメモリセルアレイの概略構成の一例を表す図である。 各タイルにおける回路構成の一例を表す図である。 各タイルの概略構成の一例を表す図である。 （Ａ）各タイルにおけるワード線ソケットの一例を表す図である。（Ｂ）各タイルにおけるビット線ソケットの一例を表す図である。 ４つのタイルに着目したときの右下タイルのビット線デコーダを用いた消去動作の一例を表す図である。 ４つのタイルに着目したときの右下タイルのビット線デコーダを用いた消去動作の一例を表す図である。 ４つのタイルに着目したときの右下タイルのビット線デコーダを用いた消去動作の一例を表す図である。 ４つのタイルに着目したときの右下タイルのビット線デコーダを用いた消去動作の一例を表す図である。 ４つのタイルに着目したときの右下タイルのビット線デコーダと一緒に用いられるワード線デコーダの一例を表す図である。 各タイルにおけるデコーダの接続関係の一例を表す図である。 ４つのタイルに着目したときの書き込み（セット,リセット）動作の一例を表す図である。 ４つのタイルに着目したときの書き込み（セット,リセット）動作の一例を表す図である。 各タイルにおけるデコーダの接続関係の一変形例を表す図である。 書き込み（セット,リセット）動作の従来例と実施例を表す図である。
　以下、本開示を実施するための形態について、図面を参照して詳細に説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図はない。本技術は、その趣旨を逸脱しない範囲で種々変形（例えば各実施形態を組み合わせる等）して実施することができる。また、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付して表している。図面は模式的なものであり、必ずしも実際の寸法や比率等とは一致しない。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることがある。
[構成]
　図１は、一実施の形態に係る情報処理システムの機能ブロックの一例を表す。この情報処理システムは、ホストコンピュータ１００およびメモリ部２００を備える。メモリ部２００は、メモリコントローラ３００、１または複数のメモリセルアレイユニット４００および電源部５００を備える。図１には、１つのメモリセルアレイユニット４００が設けられている様子が例示される。メモリセルアレイユニット４００は、本開示の「メモリセルアレイユニット」の一具体例に相当する。
（ホストコンピュータ１００）
　ホストコンピュータ１００は、メモリ部２００を制御する。具体的には、ホストコンピュータ１００は、アクセス先の論理アドレスを指定するコマンドを発行して、そのコマンドやデータをメモリ部２００に供給する。ホストコンピュータ１００は、メモリ部２００から出力されたデータを受け取る。ここで、コマンドは、メモリ部２００を制御するためのものであり、例えば、データの書き込み処理を指示する書き込みコマンド、または、データの読み出し処理を指示する読み出しコマンドを含む。また、論理アドレスは、ホストコンピュータ１００が定義するアドレス空間において、ホストコンピュータ１００がメモリ部２００にアクセスする際のアクセス単位の領域ごとに割り振られたアドレスである。
（メモリコントローラ３００）
　メモリコントローラ３００は、１または複数のメモリセルアレイユニット４００を制御する。メモリコントローラ３００は、ホストコンピュータ１００から、論理アドレスを指定する書き込みコマンドを受け取る。また、メモリコントローラ３００は、書き込みコマンドに従って、データの書き込み処理を実行する。この書き込み処理においては、論理アドレスが物理アドレスに変換され、その物理アドレスにデータが書き込まれる。ここで、物理アドレスは、メモリコントローラ３００が１または複数のメモリセルアレイユニット４００にアクセスする際のアクセス単位ごとに１または複数のメモリセルアレイユニット４００において割り振られたアドレスである。メモリコントローラ３００は、論理アドレスを指定する読み出しコマンドを受け取ると、その論理アドレスを物理アドレスに変換し、その物理アドレスからデータを読み出す。そして、メモリコントローラ３００は、読み出したデータをリードデータとしてホストコンピュータ１００に出力する。
（電源部５００）
　電源部５００は、１または複数のメモリセルアレイユニット４００に対して所望の電圧を供給する。電源部５００は、例えば、後述のＷＬデコーダ４１３に対して、書き込み時（セット時、リセット時）または読み出し時（センス時）に用いる電圧などを供給する。電源部５００は、例えば、後述のＢＬデコーダ４１４に対して、書き込み時（セット時、リセット時）または読み出し時（センス時）に用いる電圧などを供給する。
（メモリセルアレイユニット４００）
　次に、メモリセルアレイユニット４００について説明する。図２は、メモリセルアレイユニット４００の機能ブロックの一例を表す。メモリセルアレイユニット４００は、例えば、半導体チップで構成される。メモリセルアレイユニット４００は、例えば、図２に示したように、ｍ個のダイ４００－ｊ（１≦ｊ≦ｍ）を有する。各ダイ４００－ｊは、例えば、図３に示したように、ｚ個のバンク４１０－ｋ（１≦ｋ≦ｚ）と、各バンク４１０－ｋに対するアクセス制御を行うＰｅｒｉｐｈｅｒｙ回路４２０と、メモリコントローラ３００との通信を行うＩｎｔｅｒｆａｃｅ回路４３０とを有する。
　各バンク４１０－ｋは、例えば、図４に示したように、１ビットのアクセス単位をそれぞれ有するｎ個のタイル４１１と、ｎ個のタイル４１１を制御するマイクロコントローラ４１２とを有する。各バンク４１０－ｋは、マイクロコントローラ４１２の制御の下、ｎ個のタイル４１１を協調動作させ、全体でｎビットのデータブロックのアクセスを実現する。
　各タイル４１１は、例えば、図５に示すように、２層のメモリセルアレイＭＣＡ１，ＭＣＡ２からなるメモリセルアレイＭＣＡを有する。メモリセルアレイＭＣＡ１，ＭＣＡ２は、それぞれ、例えば、図５に示すように、上部ワード線ＵＷＬとビット線ＢＬとの各交点と、下部ワード線ＬＷＬとビット線ＢＬとの各交点とに、１ビットのメモリセルＭＣを有する。メモリセルＭＣは、書込み可能な不揮発性のメモリである。メモリセルＭＣは、抵抗値の高低の状態により１ビットの情報を記録する抵抗変化素子ＶＲ（Variable Resistor）と、双方向ダイオード特性を有する選択素子ＳＥ（Selector Element）の直列構造となっている。以下では、上部ワード線ＵＷＬおよび下部ワード線ＬＷＬの総称としてワード線ＷＬを適宜、用いるものとする。
　各タイル４１１は、例えば、図６に示すように、ＷＬデコーダ４１３、ＢＬデコーダ４１４、電圧スイッチ４１５、ラッチ４１６およびセンスアンプ（ＳＡ）４１７を有する。
　ＷＬデコーダ４１３は、マイクロコントローラ４１２から与えられたワード線アドレス情報に基づいて、各ワード線ＷＬに対して所定の電圧を印加する。ＢＬデコーダ４１４は、マイクロコントローラ４１２から与えられたビット線アドレス情報に基づいて、複数のビット線ＢＬの中から１つのビット線ＢＬを選択する。
　電圧スイッチ４１５は、マイクロコントローラ４１２からの制御信号と、ラッチ４１６のセットラッチおよびリセットラッチのデータとに基づいて、グローバルワード線ＧＷＬおよびグローバルビット線ＧＢＬの電圧を切り換える。これにより、ＷＬデコーダ４１３によって選択されたワード線ＷＬや、ＢＬデコーダ４１４によって選択されたビット線ＢＬに印加される電圧が切り替えられる。
　ラッチ４１６は、例えば、書き込みデータＷＤＡＴＡをラッチするライトラッチと、読み出しデータＲＤＡＴＡをラッチするセンスラッチとを有している。書き込みデータＷＤＡＴＡは、バンク４１０－ｋに入力された書き込みデータのうちの１ビット分のデータに相当する。読み出しデータＲＤＡＴＡは、バンク４１０－ｋから読み出される読み出しデータのうちの１ビット分のデータに相当する。ラッチ４１６は、さらに、例えば、マイクロコントローラ４１２による論理演算によって生成されたセットデータをラッチするセットラッチと、マイクロコントローラ２０による論理演算によって生成されたリセットデータをラッチするリセットラッチとを有している。
　タイル４１１は、ライトラッチの値およびセンスラッチの値に基づいて、セットラッチの値およびリセットラッチの値を決定する。タイル４１１は、例えば、ライトラッチの値＝センスラッチの値のとき、当該タイル４１１において書き込み動作は必要ないので、セットラッチの値およびリセットラッチの値を０とする。タイル４１１は、例えば、ライトラッチの値＝１，センスラッチの値＝０のとき、当該タイル４１１においてセット動作を行う必要があるので、セットラッチの値を１とし、リセットラッチの値を０とする。タイル４１１は、例えば、ライトラッチの値＝０，センスラッチの値＝１のとき、当該タイル４１１においてリセット動作を行う必要があるので、セットラッチの値を０とし、リセットラッチの値を１とする。
　タイル４１１は、インターフェース回路４３０から入力された書き込みデータＷＤＡＴＡをライトラッチにラッチする。タイル４１１は、センスアンプ４１７から入力された読み出しデータＲＤＡＴＡをセンスラッチにラッチし、マイクロコントローラ４１２による制御に従ってセンスラッチの値をインターフェース回路４３０に出力する。タイル４１１は、インターフェース回路４３０から入力されたセットデータをセットラッチにラッチし、マイクロコントローラ４１２による制御に従ってセットラッチの値を電圧スイッチ４１５に出力する。タイル４１１は、インターフェース回路４３０から入力されたリセットデータをセットラッチにラッチし、マイクロコントローラ４１２による制御に従ってリセットラッチの値を電圧スイッチ４１５に出力する。
　センスアンプ４１７は、マイクロコントローラ４１２による制御信号に基づいて、ＷＬデコーダ４１３から得られたグローバルワード線ＧＷＬの電圧を参照電圧と比較し、抵抗変化素子ＶＲが低抵抗状態（ＬＲＳ）であるか高抵抗状態（ＨＲＳ）であるかを判別する。センスアンプ４１７は、抵抗変化素子ＶＲが低抵抗状態（ＬＲＳ）である場合には論理０を生成し、抵抗変化素子ＶＲが高抵抗状態（ＨＲＳ）である場合には論理１を生成し、これにより、読み出しデータＲＤＡＴＡを生成する。センスアンプ４１７は、生成した読み出しデータＲＤＡＴＡをラッチ４１６に出力する。
[動作]
　次に、本実施の形態に係る情報処理システムの動作について説明する。
　ホストコンピュータ１００がメモリセルアレイユニット４００にアクセスするデータ単位に対して、各バンク４１０－ｋの、書き込みや読み出しのためのデータ単位は非常に小さく、ｎビット（例えば２５６ビット）となっている。最小限の遅延で、ホストコンピュータ１００の要求（特にリード要求）に応えるため、メモリコントローラ３００は、ホストコンピュータ１００のアクセス粒度を、複数のバンク４１０－ｋに分散して読み書き制御を行う。
（セット）
　タイル４１１は、例えば、セットラッチが１、リセットラッチが０のとき、ビット線ＢＬに＋４．５Ｖを印加するとともに、下部ワード線ＬＷＬに－３．７Ｖを印加する。これにより、下部ワード線ＬＷＬとビット線ＢＬとの交差点にあるメモリセルＭＣの抵抗変化素子ＶＲが高抵抗状態（ＨＲＳ）から低抵抗状態（ＬＲＳ）に変化する。このようにして、メモリセルＭＣがセットされる。タイル４１１は、例えば、セットラッチが０、リセットラッチが０のとき、ビット線ＢＬに０Ｖを印加するとともに、下部ワード線ＬＷＬに０Ｖ～０．８Ｖを印加する。これにより、下部ワード線ＬＷＬとビット線ＢＬとの交差点にあるメモリセルＭＣに対して状態変化を生じさせない。
（リセット）
　タイル４１１は、例えば、セットラッチが０、リセットラッチが１のとき、ビット線ＢＬに－４．５Ｖを印加するとともに、下部ワード線ＬＷＬに＋３．７Ｖを印加する。これにより、下部ワード線ＬＷＬとビット線ＢＬとの交差点にあるメモリセルＭＣの抵抗変化素子ＶＲが低抵抗状態（ＬＲＳ）から高抵抗状態（ＨＲＳ）に変化する。このようにして、メモリセルＭＣがリセットされる。
（読み出し(センス)動作）
　メモリコントローラ３００は、読み出しコマンドおよび論理アドレスを受け取ると、その論理アドレスを物理アドレス（バンクアドレス、バンク内アドレス）に変換した後、読み出しコマンドおよび物理アドレスをＩｎｔｅｒｆａｃｅ回路４３０に送信する。Ｉｎｔｅｒｆａｃｅ回路４３０は、メモリコントローラ３００から読み出しコマンドおよび物理アドレスを受信すると、受信したバンクアドレスに対応するバンク４１０－ｋのマイクロコントローラ４１２に、センスコマンドをバンク内アドレスとともに送信する。
　マイクロコントローラ４１２は、指定されたバンク内アドレスを、タイル４１１内のワード線アドレスおよびビット線アドレスに変換し、各タイル４１１に対して、ワード線アドレスおよびビット線アドレスを設定する。マイクロコントローラ４１２は、タイル４１１に対して、各種制御信号を印可する。これにより、タイル４１１は、読み出し対象である各メモリセルＭＣに対して、ワード線ＷＬおよびビット線ＢＬを介して読み出し用の電圧を印可する。マイクロコントローラ４１２は、読み出し対象である各メモリセルＭＣからデータを読み出し、センスラッチに取り込む。
　Ｉｎｔｅｒｆａｃｅ回路４３０は、メモリコントローラ３００から読み出しコマンドを受信した後、所定の期間が経過したタイミングで、各バンク４１０－ｋのマイクロコントローラ４１２にデータ読み出しを指令する。所定の期間とは、メモリコントローラ３００から読み出しコマンドを受信してから、センスラッチにデータを取り込むまでの期間に相当する。
　各バンク４１０－ｋは、Ｉｎｔｅｒｆａｃｅ回路４３０からの指令に従って、各タイル４１１のセンスラッチから１ビットのデータを読み出し、それにより得られたｎビットのデータをＩｎｔｅｒｆａｃｅ回路４３０に送信する。Ｉｎｔｅｒｆａｃｅ回路４３０は、各バンク４１０－ｋから得られたｎビットのデータからなるｎ×ｋビットの読み出しデータをメモリコントローラ３００に送信する。このようにして、読み出し動作が行われる。
（書き込み（セット,リセット）動作）
　メモリコントローラ３００は、書き込みコマンド、論理アドレスおよび書き込みデータを受け取ると、その論理アドレスを物理アドレス（バンクアドレス、バンク内アドレス）に変換した後、書き込みコマンドおよび物理アドレスを、コマンドアドレスバスを介してＩｎｔｅｒｆａｃｅ回路４３０に送信する。このとき、メモリコントローラ３００は、書き込みデータを、データバスを介してＩｎｔｅｒｆａｃｅ回路４３０に送信する。
　Ｉｎｔｅｒｆａｃｅ回路４３０は、メモリコントローラ３００から書き込みコマンド、物理アドレスおよび書き込みデータを受信すると、受信したバンクアドレスに対応するバンク４１０－ｋの各タイル４１１に、コマンドアドレスバスを介して書き込みコマンドおよびバンク内アドレスを送信する。このとき、Ｉｎｔｅｒｆａｃｅ回路４３０は、受信したバンクアドレスに対応するバンク４１０－ｋの各タイル４１１に、データバスを介して書き込みデータを１ビットずつ送信する。各タイル４１１は、受信した１ビットのデータを、ライトラッチに保持させる。続いて、各タイル４１１は、読み出し(センス)動作と同様の動作を行うことにより、書き込み対象であるメモリセルＭＣから１ビットのデータを読み出し、センスラッチに取り込む。
　次に、マイクロコントローラ４１２は、各タイル４１１におけるライトラッチおよびセンスラッチに保持された値に基づいて以下の論理演算を行い、セットラッチおよびリセットラッチの値を決定する。
１．ライトラッチの値＝センスラッチの値のとき、当該タイル４１１に書き込み動作を行う必要がないので、マイクロコントローラ４１２は、セットラッチおよびリセットラッチの値を０とする。
２．ライトラッチの値＝１、センスラッチの値＝０のとき、当該タイル４１１にセット動作を行う必要があるので、マイクロコントローラ４１２は、セットラッチの値を１に設定するとともに、リセットラッチの値を０に設定する。
３．ライトラッチの値＝０、センスラッチの値＝１のとき、当該タイル４１１にリセット動作を行う必要があるので、マイクロコントローラ４１２は、セットラッチの値を０に設定するとともに、リセットラッチの値を１に設定する。
　続いて、マイクロコントローラ４１２は、メモリセルアレイＭＣＡに対して、各種制御信号を印可する。これにより、タイル４１１は、セット対象である各タイル４１１のメモリセルＭＣに対して、ワード線ＷＬおよびビット線ＢＬを介してセット用の電圧を印可する。マイクロコントローラ４１２は、セット対象である各メモリセルＭＣにデータを書き込む。このとき、マイクロコントローラ４１２は、セット対象である各メモリセルＭＣに対してセット動作を行っている最中に、リセット対象である各タイル４１１のメモリセルＭＣに対して、ワード線ＷＬおよびビット線ＢＬを介してリセット用の電圧を印可する。このようにして、書き込み（セット,リセット）動作が行われる。
　図７は、各バンク４００－ｋにおける４つのタイル４１１の平面構成例を表したものである。各タイル４１１は、例えば、４つのメモリセルアレイＭＣＡと、４つのワード線ソケットＷＬＳと、２つのビット線ソケットＢＬＳとを有する。各タイル４１１において、４つのワード線ソケットＷＬＳは、メモリセルアレイＭＣＡごとに１つずつ割り当てられている。各ワード線ソケットＷＬＳは、割り当てられたメモリセルアレイＭＣＡに隣接して配置される。各タイル４１１において、２つのビット線ソケットＢＬＳは、２つのメモリセルアレイＭＣＡごとに１つずつ割り当てられている。各ビット線ソケットＢＬＳは、割り当てられた２つのメモリセルアレイＭＣＡに隣接して配置される。
　図８（Ａ）は、図７のタイル４１１におけるワード線ＷＬの平面レイアウト例を表したものである。図８（Ｂ）は、図７のタイル４１１におけるビット線ＢＬの平面レイアウト例を表したものである。各タイル４１１において、中央に配置された２つのワード線ソケットＷＬＳには、それぞれ、ワード線デコーダ４１３が設けられる。図８（Ａ）では、このワード線デコーダ４１３をワード線デコーダ４１３ａと表現する。また、各タイル４１１において、端部に配置された２つのワード線ソケットＷＬＳには、それぞれ、ワード線デコーダ４１３が設けられる。図８（Ａ）では、このワード線デコーダ４１３をワード線デコーダ４１３ｂと表現する。各タイル４１１において、中央に配置されたビット線ソケットＢＬＳには、ビット線デコーダ４１４が設けられる。図８（Ｂ）では、このビット線デコーダ４１４をビット線デコーダ４１４ａと表現する。また、各タイル４１１において、端部に配置されたビット線ソケットＢＬＳには、ビット線デコーダ４１４が設けられる。図８（Ｂ）では、このビット線デコーダ４１４をビット線デコーダ４１４ｂと表現する。
　２つのワード線デコーダ４１３ａは、これらのワード線デコーダ４１３ａが属するタイル４１１内に配置された複数のワード線ＷＬの中から１本を選択するとともに、選択した１本のワード線ＷＬとグローバルワード線ＧＷＬとの接続を行う。２つのワード線デコーダ４１３ｂは、これらのワード線デコーダ４１３ｂが属するタイル４１１内と、当該ワード線デコーダ４１３ｂが属するタイル４１１に隣接するタイル４１１内とにまたがって配置された複数のワード線ＷＬの中から１本を選択するとともに、選択した１本のワード線ＷＬとグローバルワード線ＧＷＬとの接続を行う。
　ワード線デコーダ４１３ａによってグローバルワード線ＧＷＬと接続され得る各ワード線ＷＬは、例えば、メモリセルアレイＭＣＡにおける奇数行に配置される。一方、ワード線デコーダ４１３ｂによってグローバルワード線ＧＷＬと接続され得る各ワード線ＷＬは、例えば、メモリセルアレイＭＣＡにおける偶数行に配置される。従って、タイル４１１において、奇数行のワード線アドレスが設定されたときには、ワード線ＷＬは、ワード線デコーダ４１３ａによって選択される。また、タイル４１１において、偶数行のワード線アドレスが設定されたときには、ワード線ＷＬは、ワード線デコーダ４１３ｂによって選択される。
　ビット線デコーダ４１４ａは、当該ビット線デコーダ４１４ａが属するタイル４１１内に配置された複数のビット線ＢＬの中から１本を選択するとともに、選択した１本のビット線ＢＬとグローバルビット線ＧＢＬとの接続を行う。ビット線デコーダ４１４ｂは、当該ビット線デコーダ４１４ｂが属するタイル４１１内と、当該ビット線デコーダ４１４ｂが属するタイル４１１に隣接するタイル４１１内とにまたがって配置された複数のビット線ＢＬの中から１本を選択するとともに、選択した１本のビット線ＢＬとグローバルビット線ＧＢＬとの接続を行う。
　ビット線デコーダ４１４ａによってグローバルビット線ＧＢＬと接続され得る各ビット線ＢＬは、例えば、メモリセルアレイＭＣＡにおける偶数列に配置される。一方、ビット線デコーダ４１４ｂによってグローバルビット線ＧＢＬと接続され得る各ビット線ＢＬは、例えば、メモリセルアレイＭＣＡにおける奇数列に配置される。従って、タイル４１１において、奇数列のビット線アドレスが設定されたときには、ビット線ＢＬは、ビット線デコーダ４１４ａによって選択される。また、タイル４１１において、偶数列のビット線アドレスが設定されたときには、ビット線ＢＬは、ビット線デコーダ４１４ｂによって選択される。
　図９、図１０、図１１、図１２は、各バンク４００－ｋにおける４つのタイル４１１におけるメモリセルＭＣの選択方法の一例を表したものである。図１３は、図９～図１２において用いられるデコーダの組み合わせを表したものである。図９～図１２において、左上のタイル４１１を４１１＿０と表現し、右上のタイル４１１を４１１＿１と表現し、左下のタイル４１１を４１１＿２と表現し、右下のタイル４１１を４１１＿３と表現する。図９～図１３には、右下のタイル４１１＿３に属するビット線デコーダ４１４（４１４＿３）が用いられるデコーダの組み合わせが示されている。
　マイクロコントローラ４１２から右上のタイル４１１＿０に対して、後段（下半分）に属する偶数行のワード線アドレスと、奇数列のビット線アドレスが設定されたとする。このとき、タイル４１１＿０では、タイル４１１＿０のワード線デコーダ４１３（４１３＿０）とビット線デコーダ４１４（４１４＿０）とを用いて、マイクロコントローラ４１２が指定するメモリセルＭＣを選択することができない。そこで、例えば、図９に示したように、タイル４１１＿０のワード線デコーダ４１３ｂ（４１３＿０）と、タイル４１１＿０の右下隣りのタイル４１１＿１のビット線デコーダ４１４ｂ（４１４＿３）とを用いて、タイル４１１＿０のメモリセルＭＣとして、タイル４１１＿１のメモリセルＭＣが選択される。このとき、マイクロコントローラ４１２が指定するメモリセルＭＣが属するタイル４１１と、選択されたメモリセルＭＣが物理的に位置するタイル４１１とは互いに異なっている。しかし、マイクロコントローラ４１２にとっては、マイクロコントローラ４１２が指定するメモリセルＭＣが属するタイル４１１と、実際に選択されたメモリセルＭＣが属するタイル４１１とは常に一致しているとする。
　マイクロコントローラ４１２から右上のタイル４１１＿１に対して、後段（下半分）に属する奇数行のワード線アドレスと、奇数列のビット線アドレスが設定されたとする。このとき、タイル４１１＿１では、タイル４１１＿１のワード線デコーダ４１３（４１３＿１）とビット線デコーダ４１４（４１４＿１）とを用いて、マイクロコントローラ４１２が指定するメモリセルＭＣを選択することができない。そこで、例えば、図１０に示したように、タイル４１１＿１のワード線デコーダ４１３ａ（４１３＿１）と、タイル４１１＿３のビット線デコーダ４１４ｂ（４１４＿３）とを用いて、タイル４１１＿１のメモリセルＭＣとして、タイル４１１＿１のメモリセルＭＣが選択される。このとき、マイクロコントローラ４１２が指定するメモリセルＭＣが属するタイル４１１と、選択に使用するビット線デコーダ４１４が属するタイル４１１とは互いに異なっている。しかし、マイクロコントローラ４１２にとっては、マイクロコントローラ４１２が指定するメモリセルＭＣが属するタイル４１１と、実際に選択されたメモリセルＭＣが属するタイル４１１とは常に一致しているとする。
　マイクロコントローラ４１２から左下のタイル４１１＿２に対して、上段（上半分）の偶数行のワード線アドレスと、左段（左半分）の奇数列のビット線アドレスが設定されたとする。このとき、タイル４１１＿２では、タイル４１１＿２のワード線デコーダ４１３（４１３＿２）とビット線デコーダ４１４（４１４＿２）とを用いて、マイクロコントローラ４１２が指定するメモリセルＭＣを選択することができない。そこで、例えば、図１１に示したように、タイル４１１＿２のワード線デコーダ４１３ｂ（４１３＿２）と、タイル４１１＿２の右隣りのタイル４１１＿３のビット線デコーダ４１４ｂ（４１４＿３）とを用いて、タイル４１１＿２のメモリセルＭＣとして、タイル４１１＿３のメモリセルＭＣが選択される。このとき、マイクロコントローラ４１２が指定するメモリセルＭＣが属するタイル４１１と、選択されたメモリセルＭＣが物理的に位置するタイル４１１とは互いに異なっている。しかし、マイクロコントローラ４１２にとっては、マイクロコントローラ４１２が指定するメモリセルＭＣが属するタイル４１１と、実際に選択されたメモリセルＭＣが属するタイル４１１とは常に一致しているとする。
　マイクロコントローラ４１２から右下のタイル４１１＿３に対して、偶数行のワード線アドレスと、偶数列のビット線アドレスが設定されたとする。このとき、タイル４１１＿３では、タイル４１１＿３のワード線デコーダ４１３（４１３＿３）とビット線デコーダ４１４（４１４＿３）とを用いて、タイル４１１＿３内のメモリセルＭＣを選択することができる。そこで、例えば、図１２に示したように、タイル４１１＿３のビット線デコーダ４１４ａ（４１４＿３）と、タイル４１１＿３のワード線デコーダ４１３ｂ（４１３＿３）とを用いて、選択されたタイル４１１＿３のメモリセルＭＣが選択される。このとき、マイクロコントローラ４１２が指定するメモリセルＭＣが属するタイル４１１と、選択されたメモリセルＭＣが物理的に位置するタイル４１１とが互いに一致している。
　図１４は、各タイル４１１のデコーダの構成例と、各タイル４１１の接続例とを表したものである。各タイル４１１は、マイクロコントローラ４１２からアドレス情報（ワード線アドレス情報、ビット線アドレス情報）を取得するアドレスデコーダ４１８を有する。
　各タイル４１１において、アドレスデコーダ４１８は、ラッチ４１６から読み出したセット・リセットの選択情報に基づいて、ワード線ＷＬを選択し、選択したワード線ＷＬとグローバルワード線ＧＷＬとの接続を行う。セット・リセットの選択情報は、例えば、セットラッチの値およびリセットラッチの値である。各タイル４１１において、アドレスデコーダ４１８は、さらに、ラッチ４１６から読み出したセット・リセットの選択情報と、ラッチ４１６から読み出した読み出しデータとに基づいて、選択したワード線ＷＬのバイアス条件を決定（設定）する。読み出しデータは、例えば、センスラッチの値である。
　タイル４１１（４１１＿３）において、ＢＬデコーダ４１４は、タイル４１１（４１１＿３）のアドレスデコーダ４１８と、左隣り、左上隣りおよび上隣りのタイル４１１（４１１＿０，４１１＿１，４１１＿２）のアドレスデコーダ４１８とから、アドレス情報を取得する。タイル４１１（４１１＿３）において、ＢＬデコーダ４１４は、取得した４つのアドレス情報に基づいて、ビット線ＢＬを選択する。ＢＬデコーダ４１４は、選択したビット線ＢＬとグローバルビット線ＧＢＬとの接続を行う。タイル４１１（４１１＿３）において、ＢＬデコーダ４１４は、さらに、タイル４１１（４１１＿３）のアドレスデコーダ４１８と、左隣り、左上隣りおよび上隣りのタイル４１１（４１１＿０，４１１＿１，４１１＿２）のアドレスデコーダ４１８とから、選択したワード線ＷＬのバイアス条件を取得する。タイル４１１（４１１＿３）において、ＢＬデコーダ４１４は、取得した４つの条件（ワード線ＷＬのバイアス条件）に基づいて、選択したビット線ＢＬのバイアス条件を決定（設定）する。このように、ＢＬデコーダ４１４およびアドレスデコーダ４１８は、タイル４１１ごとに、ワード線ＷＬおよびＢＬデコーダ４１４のバイアス条件を決定（設定）することができる。
　図１５、図１６は、各バンク４００－ｋにおける４つのタイル４１１における書き込み（セット,リセット）動作の一例を表したものである。図１５、図１６には、４つのタイル４１１において、セット動作とリセット動作とが同時に行われている様子が例示されている。具体的には、図１５、図１６には、セット動作を行う２つのタイル４１１（４１１＿１，４１１＿２）と、リセット動作を行う２つのタイル４１１（４１１＿０，４１１＿３）とが例示されている。図１５、図１６には、セット動作を行う際のワード線ＷＬのバイアス条件として電圧Ｖｗ１が例示され、セット動作を行う際のビット線ＢＬのバイアス条件として電圧Ｖｗ２が例示されている。また、図１５、図１６には、リセット動作を行う際のワード線ＷＬのバイアス条件として電圧Ｖｅ１が例示され、リセット動作を行う際のビット線ＢＬのバイアス条件として電圧Ｖｅ２が例示されている。
　例えば、図１５に示したように、各タイル４１１において、自身のタイルに属するワード線デコーダ４１３およびビット線デコーダ４１４が、自身のタイルに属するメモリセルＭＣに対してセット動作またはリセット動作を行う。このときは、メモリコントローラ３００が指定するメモリセルＭＣが属するタイル４１１と、実際に選択されたメモリセルＭＣが属するタイル４１１とが互いに一致している。
　また、例えば、図１６に示したように、各タイル４１１において、隣接するタイルに属するワード線デコーダ４１３およびビット線デコーダ４１４が、隣接するタイルに属するメモリセルＭＣに対してセット動作またはリセット動作を行う。このときは、メモリコントローラ３００が指定するメモリセルＭＣが属するタイル４１１と、実際に選択されたメモリセルＭＣが属するタイル４１１とが互いに異なっている。また、例えば、図１６に示したように、各タイル４１１において、自身のタイルに属するメモリセルＭＣに対してセット動作またはリセット動作を行うために、隣接するタイルに属するビット線デコーダ４１４を用いることがある。
　ところで、図１５、図１６において、セット動作を行うタイル４１１＿１において選択されるビット線ＢＬのアドレスと、リセット動作を行うタイル４１１＿３において選択されるビット線ＢＬのアドレスとが互いに等しくなっている。また、図１５、図１６において、リセット動作を行うタイル４１１＿０において選択されるビット線ＢＬのアドレスと、セット動作を行うタイル４１１＿２において選択されるビット線ＢＬのアドレスとが互いに等しくなっている。
　また、図１５、図１６において、セット動作を行うタイル４１１＿１において選択されるワード線ＷＬのアドレスと、リセット動作を行うタイル４１１＿０において選択されるワード線ＷＬのアドレスとが互いに等しくなっている。また、図１５、図１６において、リセット動作を行うタイル４１１＿３において選択されるワード線ＷＬのアドレスと、セット動作を行うタイル４１１＿２において選択されるワード線ＷＬのアドレスとが互いに等しくなっている。
　図１７は、図１４に示した各タイル４１１の内部構成の一変形例を表したものである。各タイル４１１は、ＢＬデコーダ４１４およびアドレスデコーダ４１８の他に、更に、バイアス情報が格納されるレジスタ４１９を有していてもよい。この場合、レジスタ４１９には、バイアス情報として、自身のタイル４１１におけるバイアス条件（ワード線ＷＬのバイアス条件およびビット線ＢＬのバイアス条件）が格納される。
　各タイル４１１において、アドレスデコーダ４１８は、ラッチ４１６から読み出したセット・リセットの選択情報に基づいて、ワード線ＷＬを選択する。各タイル４１１において、アドレスデコーダ４１８は、さらに、ラッチ４１６から読み出したセット・リセットの選択情報と、ラッチ４１６から読み出した読み出しデータとに基づいて、選択したワード線ＷＬのバイアス条件を決定（設定）する。各タイル４１１において、アドレスデコーダ４１８は、決定（設定）したワード線ＷＬのバイアス条件をレジスタ４１９に格納する。
　タイル４１１（４１１＿３）において、ＢＬデコーダ４１４は、タイル４１１（４１１＿３）のアドレスデコーダ４１８と、左隣り、左上隣りおよび上隣りのタイル４１１（４１１＿０，４１１＿１，４１１＿２）のアドレスデコーダ４１８とから、アドレス情報を取得する。タイル４１１（４１１＿３）において、ＢＬデコーダ４１４は、取得した４つのアドレス情報に基づいて、ビット線ＢＬを選択する。
　ＢＬデコーダ４１４は、選択したビット線ＢＬとグローバルビット線ＧＢＬとの接続を行う。タイル４１１（４１１＿３）において、ＢＬデコーダ４１４は、さらに、タイル４１１（４１１＿３）のレジスタ４１９と、左隣り、左上隣りおよび上隣りのタイル４１１（４１１＿０，４１１＿１，４１１＿２）のレジスタ４１９とから、選択したワード線ＷＬのバイアス条件を取得する。タイル４１１（４１１＿３）において、ＢＬデコーダ４１４は、取得した４つの条件（ワード線ＷＬのバイアス条件）に基づいて、選択したビット線ＢＬのバイアス条件を決定（設定）する。ＢＬデコーダ４１４は、決定（設定）したビット線ＢＬのバイアス条件をレジスタ４１９に格納する。このように、ＢＬデコーダ４１４およびアドレスデコーダ４１８は、タイル４１１ごとに、ワード線ＷＬおよびＢＬデコーダ４１４のバイアス条件を決定（設定）することができる。
　図１８は、書き込み（セット,リセット）動作の従来例と実施例を表したものである。まず、メモリコントローラ３００は、書き込みコマンド、論理アドレスおよび書き込みデータを受け取ると、その論理アドレスを物理アドレスに変換した後、書き込みコマンドおよび物理アドレス（バンクアドレス、バンク内アドレス）を、コマンドアドレスバスを介してＩｎｔｅｒｆａｃｅ回路４３０に送信する。このとき、メモリコントローラ３００は、書き込みデータを、データバスを介してＩｎｔｅｒｆａｃｅ回路４３０に送信する。
　Ｉｎｔｅｒｆａｃｅ回路４３０は、メモリコントローラ３００から書き込みコマンド、物理アドレスおよび書き込みデータを受信すると、受信したバンクアドレスに対応するバンク４１０－ｋのマイクロコントローラ４１２に、コマンドアドレスバスを介して書き込みコマンドおよびバンク内アドレスを送信する。このとき、Ｉｎｔｅｒｆａｃｅ回路４３０は、受信したバンクアドレスに対応するバンク４１０－ｋの各タイル４１１に、データバスを介して書き込みデータを１ビットずつ送信する。各タイル４１１は、受信した１ビットのデータをライトラッチに保持させる。
　続いて、各タイル４１１は、読み出し(センス)動作を行うことにより、書き込み対象であるメモリセルＭＣから１ビットのデータを読み出し、センスラッチに取り込む。各タイル４１１は、例えば、指定されたバンク内アドレスを、ワード線アドレスおよびビット線アドレスに変換し、ワード線アドレスおよびビット線アドレスを設定する。
　各タイル４１１において、アドレスデコーダ４１８は、マイクロコントローラ４１２から取得したアドレス情報と、ラッチ４１６から読み出したセット・リセットの選択情報とに基づいて、ワード線ＷＬを選択する（ステップＳ１１）。タイル４１１（４１１＿３）において、ＢＬデコーダ４１４は、タイル４１１（４１１＿３）のアドレスデコーダ４１８と、左隣り、左上隣りおよび上隣りのタイル４１１（４１１＿０，４１１＿１，４１１＿２）のアドレスデコーダ４１８とから、アドレス情報を取得する。タイル４１１（４１１＿３）において、ＢＬデコーダ４１４は、取得した４つのアドレス情報に基づいて、ビット線ＢＬを選択する（ステップＳ１１）。
　マイクロコントローラ４１２は、各タイル４１１に対して、各種制御信号を印可する。これにより、各タイル４１１は、書き込み対象である各メモリセルＭＣに対して、ワード線ＷＬおよびビット線ＢＬを介して読み出し用の電圧を印可する。マイクロコントローラ４１２は、書き込み対象である各メモリセルＭＣからデータを読み出し、センスラッチに取り込む（ステップＳ１２）。
　次に、タイル４１１（４１１＿３）において、ＢＬデコーダ４１４は、タイル４１１（４１１＿３）のアドレスデコーダ４１８と、左隣り、左上隣りおよび上隣りのタイル４１１（４１１＿０，４１１＿１，４１１＿２）のアドレスデコーダ４１８とから、選択したワード線ＷＬのバイアス条件を取得する。タイル４１１（４１１＿３）において、ＢＬデコーダ４１４は、取得した４つの条件（ワード線ＷＬのバイアス条件）に基づいて、選択したビット線ＢＬのバイアス条件を決定（設定）する。このように、ＢＬデコーダ４１４およびアドレスデコーダ４１８は、タイル４１１ごとに、ワード線ＷＬおよびＢＬデコーダ４１４のバイアス条件を決定（設定）する（ステップＳ１７）。
　マイクロコントローラ４１２は、各タイル４１１に対して、各種制御信号を印可する。これにより、各タイル４１１は、書き込み（セット,リセット）対象であるメモリセルＭＣに対して、ワード線ＷＬおよびビット線ＢＬを介して所定の電圧を印可する（ステップＳ１８，Ｓ１９）。このようにして、セット動作とリセット動作とが同時に行われる。
[効果]
　次に、本実施の形態に係る情報処理システムの効果について説明する。
　従来では、同時にアクセスされる全てのメモリセルアレイに対して、同一のバイアス条件が設定される（Ｓ１３，Ｓ１５）。これは、同時にアクセスされる全てのメモリセルアレイには、同一のグローバルビット線が接続されるためである。また、同時にアクセスされる複数のメモリセルアレイにおいて、バイアス条件が互いに異なるセット動作およびリセット動作を選択的に同時に行うことができない。そのため、セット動作およびリセット動作を順番に行う必要がある（Ｓ１４，Ｓ１６）。そのため、レイテンシが長くなる。
　一方、本実施の形態では、各タイル４１１において、隣接する複数の（３つの）タイル４１１から得られるアドレス情報に基づいて、グローバルビット線ＧＢＬに接続されるビット線ＢＬが選択される。これにより、電源５００に接続されるグローバルビット線ＧＢＬを制限することが可能となるので、例えば、選択切り替え時の充放電電流や電源のリーク電流を削減することが可能となる。また、セット対象のタイル４１１と、リセット対象のタイル４１１とで異なるバイアス条件を選択することが可能となるので、例えば、セット動作とリセット動作を同時に実施することが可能となる。
　また、本実施の形態では、マイクロコントローラ４１２から得られるセット・リセットの選択情報がラッチ４１６に格納され、ラッチ４１６から得られるセット・リセットの選択情報に基づいて、ワード線ＷＬが選択される。これにより、電源５００に接続されるグローバルワード線ＧＷＬを制限することが可能となるので、例えば、選択切り替え時の充放電電流や電源のリーク電流を削減することが可能となる。また、セット対象のタイル４１１と、リセット対象のタイル４１１とで異なるバイアス条件を選択することが可能となるので、例えば、セット動作とリセット動作を同時に実施することが可能となる。
　また、本実施の形態では、ラッチ４１６から得られるセット・リセットの選択情報と、メモリセルＭＣ（ラッチ４１６）から得られる読み出しデータ（センスラッチの値）とに基づいて、選択したワード線ＷＬのバイアス条件が設定される。これにより、セット対象のタイル４１１と、リセット対象のタイル４１１とで異なるバイアス条件を選択することが可能となるので、例えば、セット動作とリセット動作を同時に実施することが可能となる。
　また、本実施の形態では、隣接する複数のタイル４１１から得られる、選択したワード線ＷＬのバイアス条件に基づいて、選択したビット線ＢＬのバイアス条件が設定される。これにより、セット対象のタイル４１１と、リセット対象のタイル４１１とで異なるバイアス条件を選択することが可能となるので、例えば、セット動作とリセット動作を同時に実施することが可能となる。
　以上、実施の形態を挙げて本技術を説明したが、本開示は上記実施の形態に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。
　また、例えば、本開示は以下のような構成を取ることができる。
（１）
　行列状に配置された複数のメモリ部と、
　前記複数のメモリ部に対するデータの読み書きを制御する制御部と
　を備え、
　各前記メモリ部は、
　グローバルビット線およびグローバルワード線と、
　複数のワード線、複数のビット線ならびに前記ワード線および前記ビット線の交点に１つずつ設けられた複数のメモリセルを含むメモリセルアレイと、
　前記グローバルワード線に接続される前記ワード線を選択する第１接続部と、
　前記グローバルビット線に接続される前記ビット線を選択する第２接続部と、
　前記制御部から得られるアドレス情報が格納される格納部と
　を有し、
　前記第２接続部は、隣接する複数の前記メモリ部から得られる前記アドレス情報に基づいて、前記ビット線を選択する
　メモリセルアレイユニット。
（２）
　前記格納部には、前記制御部から得られるセット・リセットの選択情報が格納され、
　前記第１接続部は、前記格納部から得られる前記セット・リセットの選択情報に基づいて、前記ワード線を選択する
　（１）に記載のメモリセルアレイユニット。
（３）
　前記第１接続部は、前記格納部から得られる前記セット・リセットの選択情報と、前記メモリセルから得られた読み出しデータとに基づいて、選択した前記ワード線のバイアス条件を設定する
　（１）または（２）に記載のメモリセルアレイユニット。
（４）
　前記第２接続部は、隣接する複数の前記メモリ部から得られる、選択した前記ワード線のバイアス条件に基づいて、選択した前記ビット線のバイアス条件を設定する
　（１）ないし（３）のいずれか１つに記載のメモリセルアレイユニット。
（５）
　各前記メモリ部において、
　前記複数のワード線は、当該メモリ部内に配置された複数の第１ワード線と、当該メモリ部内と当該メモリ部に隣接する前記メモリ部内とにまたがって配置された複数の第２ワード線とにより構成され、
　前記複数のビット線は、当該メモリ部内に配置された複数の第１ビット線と、当該メモリ部内と当該メモリ部に隣接する前記メモリ部内とにまたがって配置された複数の第２ビット線とにより構成され、
　前記第１接続部は、前記グローバルワード線に接続される前記第１ワード線を選択する第３接続部と、前記グローバルワード線に接続される前記第２ワード線を選択する第４接続部とを有し、
　前記第２接続部は、前記グローバルビット線に接続される前記第１ビット線を選択する第５接続部と、前記グローバルビット線に接続される前記第２ビット線を選択する第６接続部とを有する
　（１）ないし（４）のいずれか１つに記載のメモリセルアレイユニット。
　本開示の一側面に係るメモリセルアレイユニットでは、各メモリ部において、隣接する複数のメモリ部から得られるアドレス情報に基づいて、グローバルビット線に接続されるビット線が選択される。これにより、電源に接続されるグローバルビット線を制限することが可能となるので、例えば、選択切り替え時の充放電電流や電源のリーク電流を削減することが可能となる。また、セット対象のメモリ部と、リセット対象のメモリ部とで異なるバイアス条件を選択することが可能となるので、例えば、セット動作とリセット動作を同時に実施することが可能となる。従って、充放電流やリーク電流を低く抑え、かつ、レイテンシを短くすることが可能となる。なお、本開示の効果は、ここに記載された効果に必ずしも限定されず、本明細書中に記載されたいずれの効果であってもよい。
　本出願は、日本国特許庁において２０２１年６月８日に出願された日本特許出願番号第２０２１－０９５７４４号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (6)

  1. 　行列状に配置された複数のメモリ部と、
    　前記複数のメモリ部に対するデータの読み書きを制御する制御部と
    　を備え、
    　各前記メモリ部は、
    　グローバルビット線およびグローバルワード線と、
    　複数のワード線、複数のビット線ならびに前記ワード線および前記ビット線の交点に１つずつ設けられた複数のメモリセルを含むメモリセルアレイと、
    　前記グローバルワード線に接続される前記ワード線を選択する第１接続部と、
    　前記グローバルビット線に接続される前記ビット線を選択する第２接続部と、
    　前記制御部から得られるアドレス情報が格納される格納部と
    　を有し、
    　前記第２接続部は、隣接する複数の前記メモリ部から得られる前記アドレス情報に基づいて、前記ビット線を選択する
    　メモリセルアレイユニット。
  2. 　前記格納部には、前記制御部から得られるセット・リセットの選択情報が格納され、
    　前記第１接続部は、前記格納部から得られる前記セット・リセットの選択情報に基づいて、前記ワード線を選択する
    　請求項１に記載のメモリセルアレイユニット。
  3. 　前記第１接続部は、前記格納部から得られる前記セット・リセットの選択情報と、前記メモリセルから得られた読み出しデータとに基づいて、選択した前記ワード線のバイアス条件を設定する
    　請求項１に記載のメモリセルアレイユニット。
  4. 　前記第２接続部は、隣接する複数の前記メモリ部から得られる、選択した前記ワード線のバイアス条件に基づいて、選択した前記ビット線のバイアス条件を設定する
    　請求項３に記載のメモリセルアレイユニット。
  5. 　各前記メモリ部において、
    　前記複数のワード線は、当該メモリ部内に配置された複数の第１ワード線と、当該メモリ部内と当該メモリ部に隣接する前記メモリ部内とにまたがって配置された複数の第２ワード線とにより構成され、
    　前記複数のビット線は、当該メモリ部内に配置された複数の第１ビット線と、当該メモリ部内と当該メモリ部に隣接する前記メモリ部内とにまたがって配置された複数の第２ビット線とにより構成され、
    　前記第１接続部は、前記グローバルワード線に接続される前記第１ワード線を選択する第３接続部と、前記グローバルワード線に接続される前記第２ワード線を選択する第４接続部とを有し、
    　前記第２接続部は、前記グローバルビット線に接続される前記第１ビット線を選択する第５接続部と、前記グローバルビット線に接続される前記第２ビット線を選択する第６接続部とを有する
    　請求項１に記載のメモリセルアレイユニット。
  6. 　前記第１接続部は、前記格納部から得られる前記セット・リセットの選択情報と、前記メモリセルから得られた読み出しデータとに基づいて、選択した前記ワード線のバイアス条件を設定し、
    　前記第２接続部は、隣接する複数の前記メモリ部から得られる、選択した前記ワード線のバイアス条件に基づいて、選択した前記ビット線のバイアス条件を設定する
    　請求項５に記載のメモリセルアレイユニット。
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