TWI808624B

TWI808624B - 儲存裝置以及使用其的編程方法

Info

Publication number: TWI808624B
Application number: TW111102750A
Authority: TW
Inventors: 柳弼相
Original assignee: 華邦電子股份有限公司
Priority date: 2022-01-22
Filing date: 2022-01-22
Publication date: 2023-07-11
Also published as: TW202331714A

Abstract

一種包括多個儲存區塊及多個源極開關的儲存裝置以及使用其的編程方法。源極開關中的每一者對應於儲存區塊中的一者，且源極開關中的每一者耦合到儲存區塊中的對應一者的共用源極線。與儲存區塊之中針對編程操作的被選擇儲存區塊對應的被選擇源極開關被配置成在編程操作的編程週期期間將被選擇儲存區塊的共用源極線偏壓到參考電壓。與儲存區塊之中針對編程操作的未被選擇儲存區塊對應的未被選擇源極開關被配置成在編程操作的編程週期期間使未被選擇儲存區塊的共用源極線浮動。

Description

儲存裝置以及使用其的編程方法

本發明涉及一種儲存裝置，且更具體來說，涉及一種具有高單元密度及低漏電流的儲存裝置。

例如反或（NOR）快閃記憶體及反及（NAND）快閃記憶體的快閃記憶體在許多應用中被廣泛用於儲存資料。執行編程操作以藉由耦合到要被編程的儲存單元的字元線、位元線及源極線將資料寫入到儲存單元。然而，傳統記憶體在編程操作期間經歷流經未被選擇儲存單元的位元線漏電流。位元線漏電流的量隨著位元線長度的增加而增加。如此，傳統記憶體被劃分成多個儲存區塊，所述多個儲存區塊具有對應於預定數目的字元線的預定容量（即，每一儲存區塊2百萬位元組）。由於位元線漏電流，因此每一儲存區塊中的字元線的數目受到限制。此外，在每一儲存區塊的兩端處設計一對位元線分割電路，以減少編程操作期間的位元線漏電流。然而，由於記憶體包括大量儲存區塊，因此位元線分割電路的數目大，從而導致大尺寸及低單元密度記憶體。

本發明提供一種能夠改善單元密度以及改善編程效率的儲存裝置、儲存陣列以及使用其的編程方法。

一種儲存裝置包括多個儲存陣列，其中所述多個儲存陣列中的每一者包括多個儲存區塊及多個源極開關。所述多個儲存區塊中的每一者包括耦合到共用源極線的多個儲存單元。所述多個源極開關中的每一者對應於所述多個儲存區塊中的一者，且所述多個源極開關中的每一者耦合到所述多個儲存區塊中的對應一者的共用源極線。與所述多個儲存區塊之中針對編程操作的被選擇儲存區塊對應的被選擇源極開關被配置成在編程操作的編程週期期間將參考電壓施加到被選擇儲存區塊的共用源極線。與所述多個儲存區塊之中針對編程操作的未被選擇儲存區塊對應的未被選擇源極開關被配置成在編程操作的編程週期期間使未被選擇儲存區塊的共用源極線浮動。

一種儲存陣列的編程方法包括針對編程操作從所述儲存陣列中的多個儲存區塊之中選擇儲存區塊，被選擇儲存區塊包括針對所述編程操作的被選擇儲存單元。在所述編程操作的編程週期期間，將參考電壓施加到與所述儲存陣列的所述被選擇儲存區塊耦合的共用源極線。在所述編程操作的所述編程週期期間使耦合到所述儲存陣列的未被選擇儲存區塊的共用源極線浮動。

圖1示出包括儲存晶片110、解碼器電路120、讀/寫電路130及控制電路140的儲存裝置100的示意圖。儲存晶片110包括多個儲存陣列101_1至101_k，其中儲存陣列101_1至101_k中的每一者包括用於儲存資料的多個儲存單元（未示出）。在實施例中，儲存陣列101_1至101_k中的每一者包括多個儲存區塊及一對位元線分割電路，所述一對位元線分割電路被配置成將儲存陣列101_1至101_k中的一者的位元線與儲存陣列101_1至101_k中的另一者的位元線分開。在實施例中，儲存區塊中的每一者可具有預定的容量，且在儲存陣列101_1至101_k中的每一者中僅包括一對位元線分割電路。以這種方式，與傳統記憶體中的設計相比減少了位元線分割電路的數目。在實施例中，儲存陣列101_1至101_k中的每一者中的儲存區塊形成在單個半導體離子井中。在實施例中，儲存陣列101_1至101_k是NOR儲存陣列。

解碼器電路120耦合到儲存晶片110，且被配置成對位址訊號進行解碼以選擇儲存陣列101_1至101_k中的儲存單元用於儲存操作（即，讀取操作或編程操作）。解碼器電路120可包括用於對儲存陣列中儲存單元的位址進行解碼的列解碼器電路（未示出）及行解碼器電路（未示出）。讀/寫電路130耦合到儲存晶片110，且被配置成執行用於讀取儲存在被選擇記憶體中的資料的讀取操作，或執行用於將資料寫入到被選擇儲存單元的編程操作。讀/寫電路130可包括感測放大器（未示出），所述感測放大器被配置成在讀取操作期間感測儲存在被選擇儲存單元中的資料。讀/寫電路130還可包括用於在編程操作中將資料寫入到被選擇儲存單元的電路系統。控制電路140耦合到解碼器電路120及讀/寫電路130，以控制解碼器電路120及讀/寫電路130的操作。舉例來說，控制電路140可向解碼器電路120發送控制訊號，以控制由解碼器電路120執行的解碼操作。控制電路140可向讀/寫電路130發送控制訊號，用於執行讀取操作或編程操作。

圖2示出根據一些實施例的儲存陣列101的示意圖。圖2中所示的儲存陣列101可以是圖1中所示的儲存裝置100的儲存陣列101_1至101_k中的任一者。儲存陣列101包括多個儲存區塊B1至Bm、多個共用源極線SL1至SLm、多個源極開關116_1至116_m以及一對位元線分割電路112及114。源極開關116_1至116_m中的每一者對應於儲存區塊B1至Bm中的一者；且共用源極線SL1至SLm中的每一者耦合在儲存區塊B1至Bm中的一者與源極開關116_1至116_m中的對應一者之間。舉例來說，共用源極線SL1耦合在儲存區塊B1與源極開關116_1之間，且共用源極線SLm耦合在儲存區塊Bm與源極開關116_m之間。儲存陣列101的儲存區塊B1至Bm可形成在單個半導體離子井中。

儲存區塊B1至Bm中的每一者可包括以包括多個列及多個行的陣列結構排列的多個儲存單元MC。儲存區塊B1至Bm中的儲存單元MC耦合到多條局部源極線、多條局部字元線及多條位元線。舉例來說，儲存區塊B1中的儲存單元MC耦合到局部源極線SL11至SL1y、局部字元線WL11至WL1x以及位元線BL1至BLn。類似地，儲存區塊Bm的儲存單元MC耦合到局部源極線SLn1至SLny、局部字元線WLm1至WLmx以及位元線BL1至BLn，其中m、n、x及y是正整數。儲存區塊B1至Bm之中的特定儲存區塊的局部源極線耦合到對應於特定儲存區塊的共用源極線。舉例來說，儲存區塊B1的局部源極線SL11至SL1y耦合到共用源極線SL1，且儲存區塊Bm的局部源極線SLn1至SLny耦合到共用源極線SLm。位元線BL1至BLn耦合到儲存陣列101中的一行儲存單元。換句話說，與僅耦合到與局部字元線及局部源極線對應的儲存區塊的儲存單元的局部字元線及局部源極線不同，位元線BL1至BLn耦合到所有儲存區塊B1至Bm中的一組儲存單元。藉由耦合到儲存單元MC的局部源極線、局部字元線及位元線來對儲存單元MC執行例如讀取操作或編程操作等操作。

在實施例中，位元線分割電路112及114耦合到儲存陣列101的位元線BL1至BLn，且被配置成將儲存陣列101的位元線BL1至BLn與儲存晶片（即，圖1中的儲存晶片110）中的其他儲存陣列的位元線進行分割。在實施例中，位元線分割電路112及114中的每一者包括多個開關，其中所述開關中的每一者耦合到位元線BL1至BLn之中的位元線。位元線分割電路112包括分別耦合到位元線BL1至BLn的第一端的開關T12至Tn2。類似地，位元線分割電路114包括分別耦合到位元線BL1至BLn的第二端的開關T14至Tn4。換句話說，位元線BL1至BLn中的每一者耦合到位元線分割電路112的開關T12至Tn2中的一者以及位元線分割電路114的開關T14至Tn4中的一者。舉例來說，位元線BL1耦合到位元線分割電路112及114的開關T12及T14，且位元線BLn耦合到位元線分割電路112及114中的開關Tn2及Tn4。

位元線分割電路112的開關T12至Tn2耦合在位元線BL1至BLn與全域位元線GBL1之間，且位元線分割電路114的開關T14至Tn4耦合在位元線BL1至BLn與全域位元線GBL2之間。根據設計需要，全域位元線GBL1可電耦合到全域位元線GBL2，或者可與全域位元線GBL2電隔離。在實施例中，開關T12至Tn2及開關T14至Tn4是具有接收使能訊號EN1至ENn的控制端子的電晶體。使能訊號EN1至ENn可由控制電路（即，圖1中的控制電路140）產生。此外，耦合到相同位元線的開關由相同使能訊號控制。舉例來說，耦合到相同位元線BL1的開關T12與T14由相同使能訊號EN1控制；且耦合到相同位元線BLn的開關Tn2與Tn4由相同使能訊號ENn控制。

在實施例中，源極開關116_1至116_m中的每一者包括具有第一端子、第二端子及控制端子的電晶體。電晶體的第一端子耦合到共用源極線SL1至SLm中的一者，電晶體的第二端子耦合到參考節點GND，且電晶體的控制端子接收控制訊號。舉例來說，源極開關116_1包括耦合在共用源極線SL1與參考節點GND之間並由控制訊號CRL1控制的電晶體T1。類似地，源極開關116_m包括耦合在共用源極線SLm與參考節點GND之間並由控制訊號CRLm控制的電晶體Tm。控制訊號CRL1至CRLm可由外部電路（即，如圖1中所示的控制電路140）產生並提供。

源極開關116_1至116_m可根據在對應於源極開關的儲存區塊上執行的操作由控制訊號CRL1至CRLm單獨控制。在對被選擇儲存區塊中的儲存單元的編程操作中，對應於被選擇儲存區塊的源極開關被開啟，而對應於未被選擇儲存區塊的源極開關被關閉。舉例來說，假定儲存區塊B1是針對編程操作的被選擇儲存區塊，且其他儲存區塊B2至Bm是針對編程操作的未被選擇儲存區塊。對應於被選擇儲存區塊B1的源極開關116_1被開啟，以將共用源極線SL1電連接到參考節點GND，從而將參考電壓（即，接地電壓）施加到被選擇儲存區塊B1的共用源極線SL1。同時，對應於未被選擇儲存區塊B2至Bm的源極開關116_2至116_m被關閉，從而在編程操作中使未被選擇儲存區塊B2至Bm的共用源極線SL2至SLm浮動。

圖3示出根據一些實施例的在對儲存區塊B1的儲存單元MC1的編程操作期間施加到儲存區塊B1至Bm的儲存單元的電壓的實例。假設包括儲存單元MC1的儲存區塊B1是針對編程操作的被選擇儲存區塊，且包括儲存區塊Bm的其他儲存區塊是未被選擇儲存區塊。參照圖2及圖3，在編程操作的編程週期期間，源極開關116_1由控制訊號CRL1開啟，以將參考電壓施加到對應於被選擇儲存區塊B1的共用源極線SL1。同時，在編程週期期間，源極開關116_m由控制訊號CRLm關閉，以使對應於未被選擇儲存區塊Bm的共用源極線SLm浮動。此外，在編程週期期間，電壓V_WL被施加到與被選擇儲存單元MC1耦合的局部字元線WL11，且編程電壓V_BL被施加到與被選擇儲存單元MC1耦合的位元線BL1。因此，編程電流Ipgm流經被選擇儲存單元MC1，以將資料編程到被選擇儲存單元MC1。

耦合到未被選擇儲存區塊Bm的儲存單元的源極線浮動，且耦合到未被選擇儲存區塊Bm的儲存單元的字元線被施加參考電壓（即，0伏）。如此，由於未被選擇儲存單元的位元線與源極線之間的高漏極電壓而出現的位元線漏電流被抑制，且沒有位元線漏電流流經未被選擇儲存區塊Bm的儲存單元。因此，儲存陣列101中可包括更多的儲存區塊，且儲存陣列101中需要更少的位元線分割電路，而不會降低對儲存陣列101的編程操作的效率。在實施例中，對於儲存陣列101中的所有儲存區塊B1至Bm，僅需要一對位元線分割電路（即，圖2中的位元線分割電路112及114）。與其中儲存區塊中的每一者必須包括一對位元線分割電路的傳統記憶體相比，本發明中的儲存陣列101具有高單元密度，而不降低編程效率。舉例來說，傳統記憶體中的每一2Mb儲存區塊需要一對位元線分割電路，而所述一對位元線分割電路可設計成用於每一4Mb、8Mb、16Mb等中，而不降低編程效率。

圖4A至圖4C示出根據一些實施例的用於在編程操作的編程週期T期間對被選擇儲存單元（或一頁儲存單元）進行編程的字元線電壓V_WL及位元線電壓V_BL的波形圖。被選擇的一頁儲存單元可指儲存陣列的一列中的儲存單元；且編程操作的編程週期T指在圖4A至圖4C中所示的從時刻t1到時刻t2的時間週期。在圖4A至圖4C中，在編程操作的編程週期T期間，參考電壓（即，0V）被施加到與被選擇儲存單元耦合的源極線。在編程週期中，被選擇儲存單元從原始閾值電壓變為目標閾值電壓。

參照圖4A，在編程週期T期間，耦合到被選擇儲存單元的位元線被施加位元線電壓V_BL，且耦合到被選擇儲存單元的字元線被施加字元線電壓V_WL。字元線電壓V_WL是包括多個遞增電壓脈衝的遞增階躍脈衝編程（incremental step pulse programming，ISPP）電壓。字元線電壓V_WL是包括電壓脈衝VP11及VP22的二階ISPP電壓，其中電壓脈衝VP11的準位小於電壓脈衝VP12的電壓準位。在從時刻t1到時刻ta的第一週期期間，字元線電壓V_WL的電壓脈衝VP11被施加到與被選擇儲存單元耦合的字元線，且在從時刻ta到時刻t2的第二週期期間，字元線電壓V_WL的電壓脈衝VP12被施加到與被選擇儲存單元耦合的字元線。字元線電壓V_WL中的電壓脈衝的數目以及從時刻t1到ta的第一週期及從ta到t2的第二週期的時間長度在本發明中不受限制。此外，在編程週期T期間，作為單脈衝電壓VP2的位元線電壓V_BL被施加到與被選擇儲存單元耦合的位元線。

圖4D示出根據一些實施例的編程操作期間儲存單元的閾值電壓的分佈。圖4D中所示的縱軸是儲存單元的數目，橫軸是儲存單元的閾值電壓。參照圖4A及圖4D，被選擇儲存單元的閾值電壓沒有即時地從原始閾值電壓VT1推到目標閾值電壓VT3。相反，被選擇儲存單元的閾值電壓首先藉由字元線電壓V_WL的電壓脈衝VP11從原始閾值電壓VT1推到即時閾值電壓VT2。然後，被選擇儲存單元的閾值電壓藉由字元線電壓V_WL的電壓脈衝VP12從即時閾值電壓VT2推到目標閾值電壓VT3。

圖4B示出根據本發明實施例的字元線電壓V_WL及位元線電壓V_BL的波形圖。圖4A中的字元線電壓V_WL及位元線電壓V_BL的波形圖與圖4B中的字元線電壓V_WL及位元線電壓V_BL的波形圖之間的不同之處在於：字元線電壓V_WL是單脈衝電壓VP1，且位元線電壓V_BL是多階ISPP電壓。在圖4B中，字元線電壓V_WL是具有電壓準位的單脈衝電壓VP1，而位元線電壓V_BL是包括電壓脈衝VP21及VP22的二階ISPP電壓。在從時刻t1到時刻tb的第一週期期間，位元線電壓V_BL的電壓脈衝VP21被施加到與被選擇儲存單元耦合的位元線，且在從時刻tb到時刻t2的第二週期期間，位元線電壓V_BL的電壓脈衝VP22被施加到與被選擇儲存單元耦合的位元線。參照圖4B及圖4D，由於耦合到被選擇儲存單元的位元線被施加多階ISPP電壓，因此在由電壓脈衝VP22推到目標閾值電壓VT3之前，被選擇儲存單元的閾值電壓由電壓脈衝VP21從原始閾值電壓VT1推到即時閾值電壓VT2。

圖4C示出根據本發明實施例的字元線電壓V_WL及位元線電壓V_BL的波形圖。圖4A中的字元線電壓V_WL及位元線電壓V_BL的波形圖與圖4C中的字元線電壓V_WL及位元線電壓V_BL的波形圖之間的不同之處在於：字元線電壓V_WL與位元線電壓V_BL兩者均是多階ISPP電壓。在圖4C中，字元線電壓V_WL包括電壓脈衝VP11及VP12，其中電壓脈衝VP11的電壓準位小於電壓脈衝VP12的電壓準位。位元線電壓V_BL包括電壓脈衝VP21及VP22，其中電壓脈衝VP21的電壓準位小於電壓脈衝VP22的電壓準位。在從時刻t1到時刻tc的第一週期期間，電壓脈衝VP11被施加到與被選擇儲存單元耦合的字元線，且電壓脈衝VP21被施加到與被選擇儲存單元耦合的位元線。在從時刻tc到時刻t2的第二週期期間，電壓脈衝VP12被施加到與被選擇儲存單元耦合的字元線，且電壓脈衝VP22被施加到與被選擇儲存單元耦合的位元線。

參照圖4A至圖4C，當多階ISPP電壓被施加到與被選擇儲存單元耦合的位元線、字元線或者所述字元線與所述位元線兩者時，經由位元線流動到被選擇儲存單元的編程電流減小，由於位元線的寄生電阻引起的位元線壓降減小，且編程操作需要更少的功耗。因此，改善了對儲存單元的編程操作的效率。

圖5示出根據一些實施例的編程方法的流程圖。在方塊510中，針對編程操作選擇儲存陣列中的多個儲存區塊之中的儲存區塊，其中所述被選擇儲存區塊包括針對編程操作的被選擇儲存單元。在方塊520中，在編程操作的編程週期期間，將參考電壓施加到與儲存陣列的被選擇儲存區塊耦合的共用源極線。在方塊530中，在編程操作的編程週期期間，使耦合到儲存陣列的未被選擇儲存區塊的共用源極線浮動。

綜上所述，耦合到針對編程操作的被選擇儲存區塊的共用源極線被施加參考電壓（即，0伏），且耦合到未被選擇儲存區塊的共用源極線浮動，抑制了流經未被選擇儲存區塊的未被選擇儲存單元的位元線漏電流。此外，對儲存陣列中的多個源極開關進行獨立控制，以將參考電壓施加到被選擇儲存區塊，並使未被選擇儲存區塊浮動，可在不增加位元線漏電流的情況下增加每一儲存陣列中所包括的儲存區塊的數目。此外，整個儲存陣列僅需要一對位元線分割電路，因此儲存陣列中的位元線分割電路的數目減少，儲存陣列中的單元密度增加，且儲存陣列的尺寸減小。此外，多階ISPP電壓被施加到與被選擇儲存單元耦合的位元線和/或字元線，從而改善對儲存陣列的編程操作的效率。

100:儲存裝置 101:儲存陣列 110:儲存晶片 112、114:位元線分割電路 120:解碼器電路 130:讀/寫電路 140:控制電路 101_1、101_k:儲存陣列 116_1、116_2、116_m:源極開關 510、520、530:步驟 B1、B2、Bm:儲存區塊 BL1、BLn:位元線 CRL1、CRL2、CRLm:控制訊號 EN1、ENn:使能訊號 Ipgm:編程電流 GBL1、GBL2:全域位元線 GND:參考節點 MC、MC1:儲存單元 SL1、SL2、SLm:共用源極線 SL11、SL1y、SLn1、SLny:局部源極線 T:編程週期 t1、t2、ta、tb、tc:時刻 T1、T2、Tm:電晶體 T12、T14、Tn2、Tn4:開關 V_BL:編程電壓/位元線電壓 VP1、VP2:單脈衝電壓 VP11、VP12、VP21、VP22:電壓脈衝 VT1:原始閾值電壓 VT2:即時閾值電壓 VT3:目標閾值電壓 V_WL:電壓/字元線電壓 WL11、WL1x、WLm1、WLmx:局部字元線

圖1是示出根據一些實施例的儲存裝置的示意圖。圖2是示出根據一些實施例的儲存陣列的示意圖。圖3是示出根據一些實施例的編程操作期間的儲存區塊的示意圖。圖4A至圖4C是示出根據一些實施例的編程操作期間的字元線電壓及位元線電壓的波形圖。圖4D示出根據一些實施例的儲存陣列中的儲存單元的閾值分佈。圖5是示出根據一些實施例的編程方法的流程圖。

101:儲存陣列

116_1、116_2、116_m:源極開關

B1、B2、Bm:儲存區塊

BL1、BLn:位元線

CRL1、CRL2、CRLm:控制訊號

EN1、ENn:使能訊號

GBL1、GBL2:全域位元線

GND:參考節點

MC、MC1:儲存單元

SL1、SL2、SLm:共用源極線

SL11、SL1y、SLn1、SLny:局部源極線

T1、T2、Tm:電晶體

T12、T14、Tn2、Tn4:開關

WL11、WL1x、WLm1、WLmx:局部字元線

Claims

一種儲存裝置，包括：多個儲存陣列，所述多個儲存陣列中的每一者包括：多個儲存區塊，所述多個儲存區塊中的每一者包括耦合到共用源極線的多個儲存單元；多個源極開關，所述多個源極開關中的每一者對應於所述多個儲存區塊中的一者，且所述多個源極開關中的每一者耦合到所述多個儲存區塊中的對應一者的所述共用源極線；多條位元線，所述多條位元線中的每一者耦合到所述多個儲存區塊中的每一者中的一組儲存單元；以及多個位元線分割電路，耦合到所述多個儲存陣列的所述多條位元線，將所述多個儲存陣列中的一者的所述多條位元線與所述多個儲存陣列中的另一者的位元線進行分割，其中與所述多個儲存區塊之中針對編程操作的被選擇儲存區塊對應的被選擇源極開關被配置成在所述編程操作的編程週期期間將參考電壓施加到所述被選擇儲存區塊的所述共用源極線，其中與所述多個儲存區塊之中針對所述編程操作的未被選擇儲存區塊對應的未被選擇源極開關被配置成在所述編程操作的所述編程週期期間使所述未被選擇儲存區塊的所述共用源極線浮動，且其中所述多個儲存陣列中的每一者僅包括兩個位元線分割電路，第一位元線分割電路耦合到所述多條位元線中的每一者的第一端；且第二位元線分割電路耦合到所述多條位元線中的每一者的第二端。
如請求項1所述的儲存裝置，其中根據控制訊號對所述多個源極開關中的每一者進行獨立控制。
如請求項2所述的儲存裝置，其中所述多個源極開關中的每一者耦合在所述多個儲存區塊中的所述對應一者的所述共用源極線與接收所述參考電壓的參考節點之間，在所述編程週期期間，對應於所述被選擇儲存區塊的所述被選擇源極開關被接通，以將所述被選擇儲存區塊的所述共用源極線偏壓到所述參考電壓，且在所述編程週期期間，對應於所述未被選擇儲存區塊的所述未被選擇源極開關被關斷，以使所述未被選擇儲存區塊的所述共用源極線浮動。
如請求項1所述的儲存裝置，其中所述多個儲存陣列是反或儲存陣列，所述多個儲存陣列中的每一者中的所述多個儲存區塊形成在單個半導體離子井中，且所述多個儲存區塊中的每一者包括預定數目的所述儲存單元。
如請求項1所述的儲存裝置，其中所述被選擇儲存區塊包括針對所述編程操作的被選擇儲存單元，所述被選擇儲存單元耦合到被選擇位元線、被選擇字元線及所述被選擇源極線，在所述編程週期期間，參考電壓被施加到所述被選擇源極線，且在所述編程週期期間，字元線電壓被施加到所述被選擇字元線，其中字元線偏壓電壓是包括第一字元線電壓脈衝及第二字元線電壓脈衝，所述第二字元線電壓脈衝大於所述第一字元線電壓脈衝，在所述編程週期的第一週期期間，所述第一字元線電壓脈衝被施加到所述被選擇字元線，且在所述編程週期的第二週期期間，所述第二字元線電壓脈衝被施加到所述被選擇字元線。
如請求項1所述的儲存裝置，其中所述被選擇儲存區塊包括針對所述編程操作的被選擇儲存單元，所述被選擇儲存單元耦合到被選擇位元線、被選擇字元線及所述被選擇源極線，在所述編程週期期間，參考電壓被施加到所述被選擇源極線，且在所述編程週期期間，位元線電壓被施加到所述被選擇位元線，其中位元線偏壓電壓是包括第一位元線電壓脈衝及第二位元線電壓脈衝，所述第二位元線電壓脈衝大於所述第一位元線電壓脈衝，在所述編程週期的第一週期期間，所述第一位元線電壓脈衝被施加到所述被選擇位元線，且在所述編程週期的第二週期期間，所述第二位元線電壓脈衝被施加到所述被選擇位元線。
如請求項1所述的儲存裝置，其中所述被選擇儲存區塊包括針對所述編程操作的被選擇儲存單元，所述被選擇儲存單元耦合到被選擇位元線、被選擇字元線及所述被選擇源極線，在所述編程週期期間，參考電壓被施加到所述被選擇源極線，且在所述編程週期期間，字元線電壓被施加到所述被選擇字元線，其中字元線偏壓電壓是包括第一字元線電壓脈衝及第二字元線電壓脈衝，所述第二字元線電壓脈衝大於所述第一字元線電壓脈衝，在所述編程週期的第一週期期間，所述第一字元線電壓脈衝被施加到所述被選擇字元線，且在所述編程週期的第二週期期間，所述第二字元線電壓脈衝被施加到所述被選擇字元線，在所述編程週期期間，位元線電壓被施加到所述被選擇位元線，其中位元線偏壓電壓是包括第一位元線電壓脈衝及第二位元線電壓脈衝，所述第二位元線電壓脈衝大於所述第一位元線電壓脈衝，在所述編程週期的所述第一週期期間，所述第一位元線電壓脈衝被施加到所述被選擇位元線，且在所述編程週期的所述第二週期期間，所述第二位元線電壓脈衝被施加到所述被選擇位元線。
一種儲存陣列的編程方法，包括：針對編程操作從所述儲存陣列中的多個儲存區塊之中選擇儲存區塊，其中被選擇儲存區塊包括針對所述編程操作的被選擇儲存單元；在所述編程操作的編程週期期間，將參考電壓施加到與所述儲存陣列的所述被選擇儲存區塊耦合的共用源極線；以及在所述編程操作的所述編程週期期間使耦合到所述儲存陣列的未被選擇儲存區塊的共用源極線浮動，其中所述儲存陣列僅包括兩個位元線分割電路，第一位元線分割電路耦合到位元線中的的第一端；且第二位元線分割電路耦合到所述位元線的第二端。
如請求項8所述的編程方法，還包括：在所述編程週期期間，將參考電壓施加到與所述被選擇儲存單元耦合的被選擇源極線；將包括第一字元線電壓脈衝及第二字元線電壓脈衝的遞增階躍脈衝電壓施加到與所述被選擇儲存單元耦合的被選擇字元線，其中所述第二字元線電壓脈衝大於所述第一字元線電壓脈衝。
如請求項8所述的編程方法，還包括：在所述編程週期期間將所述參考電壓施加到與所述被選擇儲存單元耦合的所述被選擇源極線；將包括第一位元線電壓脈衝及第二位元線電壓脈衝的遞增階躍脈衝電壓施加到與所述被選擇儲存單元耦合的被選擇位元線，其中所述第二位元線電壓脈衝大於所述第一位元線電壓脈衝。