CN115719605A - 存储装置 - Google Patents

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Abstract

实施方式提供一种能够在写入动作中抑制并非写入对象的存储单元中的数据的写入的存储装置。存储装置具备：存储单元阵列，排列着存储器串，所述存储器串包含将与第1电位施加电极建立对应的单元晶体管和阻变存储区域并联连接而成的多个存储单元；以及电位设定电路，设定第1电位施加电极的电位。电位设定电路在将写入对象的存储单元的第1电位施加电极设定为单元晶体管成为断开状态的电位之前，将并非写入对象的存储单元的第1电位施加电极的电位设定为在写入动作中单元晶体管维持接通状态的电位。电位设定电路在将写入对象的存储单元的第1电位施加电极设定为单元晶体管成为接通状态的电位之后，将并非写入对象的存储单元的第1电位施加电极的电位设定为写入动作之前的电位。

Description

存储装置
[相关申请]
本申请享有以日本专利申请2021-138579号(申请日：2021年8月27日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。
技术领域
本发明的实施方式涉及一种存储装置。
背景技术
业界提出有一种在半导体衬底上将ReRAM(Resistive Random Access Memory，电阻随机存取存储器)元件、合金型PCM(Phase Change Memory，相变存储器)元件、iPCM(Interfacial Phase Change Memory，界面相变存储器)元件等阻变型存储元件集成化而成的存储装置。
发明内容
本发明的实施方式要解决的问题在于提供一种存储装置，能够在写入动作中抑制并非写入对象的存储单元中的数据的写入。
实施方式的存储装置具备：存储单元阵列，排列着存储器串，所述存储器串包含将与第1电位施加电极建立对应的单元晶体管和阻变存储区域并联连接而成的多个存储单元；以及电位设定电路，设定第1电位施加电极的电位。电位设定电路在将写入对象的存储单元的第1电位施加电极设定为单元晶体管成为断开状态的电位之前，将并非写入对象的存储单元的第1电位施加电极的电位设定为在写入动作中单元晶体管维持接通状态的电位。电位设定电路在将写入对象的存储单元的第1电位施加电极设定为单元晶体管成为接通状态的电位之后，将并非写入对象的存储单元的第1电位施加电极的电位设定为写入动作之前的电位。
附图说明
图1是表示具有实施方式的存储装置的存储器系统的构成的框图。
图2是表示存储器区块的构成的电路图。
图3是表示单元晶体管为接通状态的情况下在存储单元内流通的电流路径的电路图。
图4是表示单元晶体管为断开状态的情况下在存储单元内流通的电流路径的电路图。
图5是表示存储器柱的截面的示意性剖视图。
图6是表示存储单元阵列的截面的示意性剖视图。
图7是沿着图6的A1-A1线的剖视图。
图8是沿着图6的B1-B1线的剖视图。
图9是沿着图6的C1-C1线的剖视图。
图10是将存储单元抽出的剖视图。
图11是沿着图6的D1-D1线的剖视图。
图12是沿着图6的E1-E1线的剖视图。
图13是将一个存储器串抽出的电路图。
图14是将一个存储器串抽出的示意性剖视图。
图15表示比较例的存储装置的动作波形的时序图。
图16表示比较例的时序图。
图17是用来说明存储装置中产生的误写入的电路图。
图18表示实施方式的存储装置的动作波形的时序图。
图19是表示实施方式的存储装置的电位设定电路的框图。
图20是表示实施方式的存储装置的另一电位设定电路的框图。
图21是表示实施方式的变化例的存储装置的存储器区块的构成的框图。
图22是用来说明层级构成的框图。
图23表示实施方式的变化例的存储装置的动作波形的时序图。
具体实施方式
接下来，参照附图对实施方式进行说明。在以下将说明的附图的记载中，对相同或类似的部分标注相同或类似的符号。附图是示意性的图。另外，以下所示的实施方式例示用来使技术思想具体化的装置或方法，并不对零件的材质、形状、构造、配置等进行特定。实施方式能够增加各种变更。
首先，参照图1，对应用作为实施方式的存储装置的存储器芯片100的存储器系统1的构成进行说明。
图1所示的存储器系统1具备存储器芯片100及控制器200。可由存储器芯片100与控制器200的组合构成例如一个半导体装置。作为存储器芯片100与控制器200的组合的例子，可列举存储卡或SSD(Solid State Drive，固态驱动器)等。
存储器芯片100具备多个存储单元，且非易失地存储数据。控制器200利用存储器总线而连接于存储器芯片100，且利用主机总线而连接于主机300。控制器200控制存储器芯片100。另外，控制器200响应从主机300接收到的主机指令，对存储器芯片100进行访问。主机300例如为数字相机或个人计算机等。主机总线是依据控制器200与主机300的接口标准的总线。存储器总线进行依据控制器200与存储器芯片100的接口标准的信号的收发。
接下来，对图1所示的控制器200的构成进行说明。控制器200具备主机接口电路(主机I/F)210、内置存储器(RAM)220、处理器(CPU(Central Processing Unit，中央处理器))230、缓冲存储器240、存储器接口电路(存储器I/F)250、及ECC(Error Check andCorrection，错误检查与校正)电路260。
主机接口电路210经由主机总线而与主机300连接。主机接口电路210将从主机300接收到的主机指令及数据分别传送到处理器230及缓冲存储器240。另外，主机接口电路210响应处理器230的命令，将存储在缓冲存储器240中的数据向主机300传送。
内置存储器220用作处理器230的作业区域。内置存储器220保存用来管理存储器芯片100的固件或位移表格、历程表格、旗标表格等各种管理表格等。内置存储器220例如为DRAM(Dynamic Random Access Memory，动态随机存取存储器)或SRAM(Static RandomAccess Memory，静态随机存取存储器)等半导体存储器。
处理器230对控制器200整体的动作进行控制。例如，处理器230在从主机300接收到与读出相关的主机指令时，响应主机指令，使存储器接口电路250发行向存储器芯片100的读出指令(存储器指令)。处理器230在从主机300接收到与写入相关的主机指令时，也进行相同的动作。另外，处理器230执行用来管理存储器芯片100的各种处理(损耗均衡等)。
缓冲存储器240暂时保存向存储器芯片100的写入数据或来自存储器芯片100的读出数据。
存储器接口电路250经由存储器总线而与存储器芯片100连接，且管理存储器芯片100与控制器200的通信。存储器接口电路250基于从处理器230接收到的命令，将各种信号向存储器芯片100发送，从存储器芯片100接收各种信号。
ECC电路260进行与存储在存储器芯片100中的数据相关的错误检测及错误订正处理。ECC电路260在数据的写入时产生错误订正码，将错误订正码赋予到写入数据。另外，ECC电路260在数据的读出时将读出数据解码。
接下来，对图1所示的存储器芯片100的构成进行说明。存储器芯片100具备存储单元阵列110、行解码器120、电位设定电路130、感测放大器140、地址寄存器150、指令寄存器160、及定序器170。
存储单元阵列110具备分别具有多个将行(字线)及列(位线)建立对应的非易失性的存储单元的存储器区块BLK0～BLK3。在不限定存储器区块BLK0～BLK3的各者的情况下，表述为存储器区块BLK。在图1中，图示了4个存储器区块BLK0～BLK3作为存储单元阵列110的一例，但存储单元阵列110所具备的存储器区块BLK的数量并不限定为4个。存储单元阵列110存储从控制器200发送的数据。
行解码器120基于地址寄存器150内的区块地址BA选择存储器区块BLK0～BLK3的任一个区块，进而选择已经选择的存储器区块BLK中的字线。
电位设定电路130具有电压产生电路131及驱动器电路132。电压产生电路131产生供给到存储器区块BLK的电压。驱动器电路132基于地址寄存器150内的页地址PA，经由行解码器120对已经选择的存储器区块BLK供给电压。驱动器电路132例如也包含源极线驱动器等。
虽然在下文叙述详细情况，但是存储单元阵列110的存储单元具有将与多个字线的任一个字线建立对应的单元晶体管与阻变存储区域并联连接的构成。电位设定电路130通过设定字线的电位来控制存储单元的单元晶体管的导通状态，且调整针对每个字线设定电位的时序。电位设定电路130所设定的电位及设定电位的时序由定序器170来控制。
感测放大器140具备针对每个位线而设置的感测放大器模块，在数据的读出时，感测从存储单元阵列110经由位线而读出的数据，进行必要的运算后产生数据DAT。然后，感测放大器140将数据DAT输出到控制器200。在数据的写入时，感测放大器140将从控制器200接收到的数据DAT经由位线而传送到存储单元阵列110。
地址寄存器150保存从控制器200接收到的地址ADD。地址ADD包含所述区块地址BA与页地址PA。指令寄存器160保存从控制器200接收到的指令CMD。
定序器170基于保存在指令寄存器160中的指令CMD，对存储器芯片100整体的动作进行控制。
接下来，参照图2，对存储单元阵列110的存储器区块BLK的构成进行说明。如图2所示，存储器区块BLK包含例如4个串组件SU(SU0～SU3)。此外，存储器区块BLK内的串组件SU的个数为任意。各串组件SU包含多个存储器串MS。存储单元阵列110为排列有多根存储器串MS的构成。
存储器串MS的各者包含例如n+1个存储单元MC(MC0、MC1、…、MCn)、及选择晶体管ST1(n为1以上的自然数)。存储器串MS中所包含的存储单元MC0、MC1、…、MCn串联连接于选择晶体管ST1与源极线SL之间。以下，在不限定存储单元MC0、MC1、…、MCn的各者的情况下，表述为存储单元MC。存储器串MS的各者中所包含的存储单元MC的个数例如也可以为8个、32个、48个、64个、96个、或128个等，存储器串MS中所包含的存储单元MC的个数并不限定。选择晶体管ST1例如为n通道MOS(Metal-Oxide-Semiconductor，金属氧化物半导体)晶体管。
如上所述，存储器串MS包含多个存储单元MC与选择存储单元MC的选择晶体管ST1的串联连接。具体来说，在构成存储器串MS的多个存储单元MC的串联连接构造的第1端部连接选择晶体管ST1，在第2端部连接源极线SL。此外，存储器串MS的各者中所包含的选择晶体管ST1的个数为任意，存储器串MS只要包含至少1个选择晶体管ST1即可。
存储单元MC为将单元晶体管SW与阻变存储区域MR并联连接的构成。单元晶体管SW的第1主电极连接于阻变存储区域MR的第1端子，单元晶体管SW的第2主电极连接于阻变存储区域MR的第2端子。例如，第1主电极为漏极电极，第2主电极为源极电极。利用施加到单元晶体管SW的栅极电极的电压，来控制单元晶体管SW的导通。以下，也将单元晶体管SW的栅极电极称为“存储单元MC的控制栅极”。单元晶体管SW例如为n通道MOS晶体管。
阻变存储区域MR作为存储单元MC的存储元件而发挥功能，也被称为“阻变层”或“阻变元件”。阻变存储区域MR为电阻根据结晶状态而不同的相变化材料。以下，将相变化材料的结晶状态变化的情况称为“相变化”。阻变存储区域MR为根据相变化而成为低电阻状态或高电阻状态的阻变型存储元件。
存储器芯片100中，利用阻变存储区域MR的相对性的电阻的值的差，进行信号的记录。也将阻变存储区域MR成为低电阻状态的情况称为“设定状态”，也将成为高电阻状态的情况称为“重设状态”。例如，如果阻变存储区域MR的结晶状态变化而成为非晶，那么阻变存储区域MR成为高电阻状态。另一方面，如果阻变存储区域MR的结晶状态变化而结晶化，那么阻变存储区域MR成为低电阻状态。作为阻变存储区域MR的一例，可列举合金型相转移元件(Ge2Sb2Te5)。
相同的存储器区块BLK中所包含的多个存储器串MS的各自的存储单元MC0的控制栅极共通连接于字线WL0。与存储单元MC0相同地，相同的存储器区块BLK中所包含的多个存储器串MS的存储单元MC1、…、MCn的控制栅极分别共通连接于字线WL1、…、WLn。以下，在不限定字线WL0、WL1、…、WLn的各者的情况下，表述为字线WL。存储单元MC例如为将与n+1根字线WL0、WL1、…、WLn的任一个字线建立对应的单元晶体管SW与阻变存储区域MR并联连接的构成。以下，也将与存储单元MC建立对应的字线WL称为“存储单元MC的字线”。
此外，在以下的说明中，将连接于在各个串组件SU内共通的字线WL的多个存储单元MC设为单元组(CU)。而且，将单元组所存储的1比特数据的集合称为“页”。因此，在1个存储单元MC中存储2比特数据的情况下，单元组存储2页量的数据。
串组件SU内的多个选择晶体管ST1的栅极电极共通连接于选择栅极线SGD。更具体来说，串组件SU0内的多个选择晶体管ST1的栅极电极共通连接于选择栅极线SGD0。与串组件SU0相同地，串组件SU1内的多个选择晶体管ST1的栅极电极共通连接于选择栅极线SGD1。串组件SU2内的多个选择晶体管ST1的栅极电极共通连接于选择栅极线SGD2。串组件SU3内的多个选择晶体管ST1的栅极电极共通连接于选择栅极线SGD3。以下，在不限定选择栅极线SGD0、SGD1、…的各者的情况下，表述为选择栅极线SGD。
选择栅极线SGD以及字线WL的各者由行解码器120来独立地控制。
在存储单元阵列110内处于相同列的存储器串MS的选择晶体管ST1的漏极电极共通连接于位线BL0、BL1、…、BLm(m为1以上的自然数)。以下，在不限定位线BL0、BL1、…、BLm的各者的情况下，表述为位线BL。从位线BL经由选择晶体管ST1而对存储器串MS供给电流。以下，也将从位线BL供给到存储器串MS的电流称为“单元电流”。位线BL在多个存储器区块BLK间将存储器串MS共通连接。进而，多个存储单元MCn的源极电极共通连接于源极线SL。
也就是说，串组件SU包含多个连接于不同的位线BL、且连接于相同的选择栅极线SGD的存储器串MS。另外，存储器区块BLK包含使字线WL共通的多个串组件SU。而且，存储单元阵列110包含所位线BL共通的多个存储器区块BLK。
对存储单元MC的写入动作及读出动作通过对施加到字线WL、选择栅极线SGD、源极线SL及位线BL的电位进行控制来执行。以下，也将字线WL称为第1电位施加电极，将选择栅极线SGD称为第2电位施加电极，将源极线SL称为第3电位施加电极，将位线BL称为第4电位施加电极。
以下，对存储单元MC的动作进行说明。单元晶体管SW在下文叙述详细情况，为介隔栅极绝缘膜而半导体层与栅极电极对向的构造。通过对栅极电极施加规定的电压来在半导体层形成反转层，单元晶体管SW导通。
在存储单元阵列110中，作为写入动作或读出动作的对象选择的存储单元MC(以下，也称为“已经选择的存储单元MC”)的单元晶体管SW成为断开状态(非导通状态)。因此，在已经选择的存储单元MC中对阻变存储区域MR流通单元电流。另一方面，在未选择的存储单元MC(以下，也称为“非选择的存储单元MC”)中，单元晶体管SW称为接通状态(导通状态)。因此，在非选择的存储单元MC中，也对单元晶体管SW流通单元电流。
已经选择的存储单元MC的阻变存储区域MR为高电阻(重设状态)时，流通到阻变存储区域MR的单元电流较小。因此，位线BL的电位缓慢地下降。另一方面，在已经选择的存储单元MC的阻变存储区域MR为低电阻(设定状态)时，流通到阻变存储区域MR的单元电流较大。因此，位线BL的电位急速下降。因此，基于位线BL的电位的变化的速度，能够判别阻变存储区域MR为重设状态还是为设定状态。在从位线BL到源极线SL为止的总电阻中，已经选择的存储单元MC的阻变存储区域MR的电阻所占的比率充分大。因此，能够判别已经选择的存储单元MC的阻变存储区域MR为高电阻状态还是为低电阻状态。
图3表示在单元晶体管SW为接通状态的情况下在存储单元MC中流通的单元电流Icell的电流路径。如图3所示，在单元晶体管SW为接通状态的情况下，在单元晶体管SW的半导体层形成反转层，在反转层中流通单元电流Icell。此外，阻变存储区域MR的低电阻状态中的电阻值比单元晶体管SW的接通状态中的半导体层的电阻值高10倍(一位)以上。因此，在单元晶体管SW为接通状态的情况下，在阻变存储区域MR为低电阻状态的情况下，也对单元晶体管SW流通单元电流Icell。
图4表示在单元晶体管SW为断开状态的情况下在存储单元MC中流通的单元电流Icell的电流路径。在单元晶体管SW为断开状态的情况下，由于不在单元晶体管SW的半导体层形成反转层，所以如图4所示，在阻变存储区域MR中流通单元电流Icell。此外，阻变存储区域MR的高电阻状态中的电阻值比单元晶体管SW的断开状态中的半导体层的电阻值低10倍(一位)以上。因此，在单元晶体管SW为断开状态的情况下，在阻变存储区域MR为高电阻状态的情况下，也对阻变存储区域MR流通单元电流Icell。
以下，对形成在半导体衬底的存储单元阵列110的构造的例子进行说明。首先，参照图5，对存储单元阵列110中所包含的存储器柱MP进行说明。存储器柱MP为将导电体层及绝缘膜三维地积层而形成的存储单元MC的构造。图5表示存储器柱MP的截面构造的一例。
存储器柱MP具有沿着Z方向交替地积层有导电体层22与绝缘体层35的构成。导电体层22形成为沿着与Z方向垂直的XY平面扩展的板状。多个导电体层22分别用作字线WL0、WL1、…、WLn。导电体层22例如包含钨(W)。也将Z方向称为“第1方向”，将导电体层22延伸的方向称为“第2方向”。
在存储器柱MP，形成将导电体层22与绝缘体层35的积层构造在Z方向贯通的存储器孔MH。存储器孔MH例如为沿着Z方向延伸的圆筒形状。在存储器孔MH的内部(内壁)依次设置着绝缘体层33、半导体层32、阻变层31、芯部30。也就是说，存储器柱MP具备覆盖存储器孔MH的内壁且沿着Z方向延伸的圆筒形状的绝缘体层33、覆盖绝缘体层33的内壁且沿着Z方向延伸的圆筒形状的半导体层32、及覆盖半导体层32的内壁且沿着Z方向延伸的圆筒形状的阻变层31。
芯部30例如具有沿着Z方向延伸的圆柱形状。芯部30例如能够应用热阻较氧化硅(SiO2)高的材料。另外，芯部30也可以应用真空或者惰性气体。
使芯部30为真空时的真空度例如可设为在真空(low vacuum(低真空))下为105Pa～102Pa，在中真空(medium vacuum)下为102Pa～10-1Pa的范围。另外，芯部30的真空度例如也可以设为在高真空(high vacuum)下为10-1Pa～10-5Pa，在超高真空(ultra highvacuum)下为10-5Pa～10-8Pa的范围。
使芯部30为惰性气体的情况下，例如能够应用氦气、氖气、氩气、氪气、氙气、氡气、Oganesson等稀有气体或氮气。
阻变层31覆盖芯部30的侧面(外周)，且与芯部30相接。阻变层31例如沿着Z方向延伸，形成为圆筒形状。通过在芯部30应用热阻较氧化硅高的材料、真空或者惰性气体，能够使阻变层31中的发热温度上升。
半导体层32覆盖阻变层31的侧面(外周)，且与阻变层31相接。半导体层32例如沿着Z方向延伸，形成为圆筒形状。阻变层31的厚度例如为20nm以下。芯部30的直径大于阻变层31的厚度，例如为几十nm以上。
绝缘体层33覆盖半导体层32的侧面。绝缘体层33例如包含设置成圆筒形状的部分。绝缘体层33例如包含氧化硅等绝缘体。另外，导电体层22覆盖绝缘体层33的侧面的一部分，且与绝缘体层33相接。
在Z方向上相互分离排列的多个导电体层22分别用作字线WL0、WL1、…、WLn。半导体层32是形成单元晶体管SW的反转层的半导体层。覆盖半导体层32的侧面的绝缘体层33是单元晶体管SW的栅极绝缘膜。根据作为字线WL的导电体层22的电位，来控制单元晶体管SW的导通状态。而且，阻变层31作为存储单元MC的阻变存储区域MR发挥功能。这样，在存储器柱MP中，多个存储单元MC沿着Z方向串联连接。
在选择存储单元MC时，单元电流Icell在与半导体层32相接的阻变层31的膜厚较薄的区域流通。因此，也可以使阻变层31的膜厚与芯部30的直径相比足够薄。通过使阻变层31的膜厚与芯部30的直径相比足够薄，能够将在阻变层31中流通的电流密度设定得较高。结果，使存储单元MC中的发热温度上升，并且发热部位的局域性提高。通过使发热部位的局域性提高，也能够抑制接近已选存储单元MC的存储单元MC中的发热温度，降低对接近的存储单元MC的干扰(数据破坏)。
接下来，对存储单元阵列110的构造的一例进行说明。此外，在以下参照的附图中，X方向与位线BL的延伸方向对应，Y方向与字线WL的延伸方向对应，Z方向与相对于形成着存储单元阵列110的半导体衬底20的表面垂直的方向对应。
图6表示存储单元阵列110的截面构造的一例。如图6所示，存储单元阵列110例如包含导电体层21～24。导电体层21～24设置在半导体衬底20的上方。
具体来说，在半导体衬底20的Z方向上的上方，介隔绝缘体层(省略图示)而设置导电体层21。例如，也可以在半导体衬底20与导电体层21之间的绝缘体层，设置着感测放大器140等电路。导电体层21例如形成为沿着XY平面扩展的板状，且用作源极线SL。导电体层21例如包含硅(Si)。
在导电体层21的Z方向上的上方，交替地积层着绝缘体层35与导电体层22。导电体层22例如形成为沿着XY平面扩展的板状。相互分离而配置的多个导电体层22从半导体衬底20侧起，分别用作字线WLn、…、WL0。
在Z方向上的最上层的导电体层22(WL0)的上方，介隔绝缘体层而配置着导电体层23。导电体层23沿着Y方向延伸，且在X方向上，针对下述每个选择柱SP而分断。被分断的导电体层23分别用作选择栅极线SGD0～SGD3。导电体层23例如包含钨W。
在导电体层23的Z方向上的上方，介隔绝缘体层而设置着导电体层24。例如，导电体层24形成为沿着X方向延伸的线状，且用作位线BL。导电体层24例如包含铜(Cu)。
如图6所示，在存储器柱MP的Z方向上的上方，设置着贯通导电体层23且底部到达存储器柱MP的圆柱形状的选择柱SP。选择柱SP包含从存储器柱MP连续且沿着Z方向延伸的半导体层32及绝缘体层33。具体来说，在Z方向上贯通导电体层23的SGD孔SH形成在选择柱SP，在SGD孔SH的内部(内壁)依次设置着绝缘体层33、半导体层32。也就是说，选择柱SP具备覆盖SGD孔SH的内壁且沿着Z方向延伸的圆筒形状的绝缘体层33、及覆盖绝缘体层33的内壁且沿着Z方向延伸的圆柱形状的半导体层32。另外，导电体层23覆盖选择柱SP中的绝缘体层33的侧面的一部分，且与绝缘体层33相接。此外，关于选择柱SP，也与存储器柱MP相同地，也可以在半导体层32的内侧设置芯部30。
选择柱SP的半导体层32的底边与存储器柱MP的半导体层32、阻变层31、芯部30接触。此外，包含存储器孔MH与SGD孔SH的交界的层包含在最上层的导电体层22与导电体层23之间的层中。
存储器柱MP的芯部30、阻变层31、半导体层32、及绝缘体层33的底部与导电体层21接触。也就是说，半导体层32与作为源极线SL(第3电位施加电极)的导电体层21电连接。
也将跨存储器柱MP与选择柱SP而设置的半导体层32中构成单元晶体管SW的部分称为“第1半导体层321”，将构成选择晶体管ST1的部分称为“第2半导体层322”。另外，也将跨存储器柱MP与选择柱SP而设置的绝缘体层33中构成单元晶体管SW的部分称为“第1绝缘体层331”，将构成选择晶体管ST1的部分称为“第2绝缘体层332”。
也就是说，单元晶体管SW具有覆盖作为阻变存储区域MR的阻变层31的侧面的第1半导体层321、及覆盖第1半导体层321的侧面的第1绝缘体层331。在单元晶体管SW中，介隔第1绝缘体层331而字线WL(第1电位施加电极)的1个与第1半导体层321对向。在单元晶体管SW导通时，在第1半导体层321形成反转层。选择晶体管ST1具备第2半导体层322、及覆盖第2半导体层322的侧面的第2绝缘体层332。在选择晶体管ST1中，介隔第2绝缘体层332而选择栅极线SGD(第2电位施加电极)与第2半导体层322对向。在选择晶体管ST1导通时，在第2半导体层322形成反转层。
如上所述，存储器串MS具有将选择晶体管ST1、多个存储单元MC、及源极线SL(第3电位施加电极)沿着Z方向按照该顺序串联地配置的构成。第1半导体层321与第2半导体层322连续地形成，第1绝缘体层331与第2绝缘体层332连续地形成。
接下来，参照图7，对导电体层23的平面图案构成进行说明。如图7所示，在贯通导电体层23的SGD孔SH内，设置着绝缘体层33与半导体层32。导电体层23作为选择晶体管ST1的选择栅极线SGD0～SGD3而发挥功能。绝缘体层33作为选择晶体管ST1的栅极绝缘膜而发挥功能，半导体层32作为选择晶体管ST1的半导体层而发挥功能。通过使用该选择晶体管ST1，能够针对每1根字线WL选择存储器柱MP。也就是说，通过使选择晶体管ST1为接通状态，能够对连接于接通状态的选择晶体管ST1的存储器柱MP的存储单元MC流通单元电流。
接下来，参照图8，对从Z方向观察的存储单元MC的平面图案构成进行说明。如图8所示，在贯通绝缘体层35的存储器孔MH内，设置着芯部30、阻变层31、半导体层32、及绝缘体层33。图8所示的阻变层31、半导体层32、及绝缘体层33相当于从Z方向观察的存储单元MC。在导通状态的单元晶体管SW中，单元电流在半导体层32中流通。
接下来，参照图9及图10，对包含导电体层22的平面图案构成进行说明。图9是沿着图6的C1-C1线的剖视图。图10是从图9将一个存储单元MC抽出的剖视图。
如图9及图10所示，存储单元MC设置在板状的字线WL与存储器柱MP的交点。具体来说，如图10所示，在贯通导电体层22的存储器孔MH内，设置着绝缘体层33、半导体层32、阻变层31、及芯部30。导电体层22作为字线WL而发挥功能。绝缘体层33作为存储单元MC的单元晶体管SW的栅极绝缘膜而发挥功能，半导体层32作为单元晶体管SW的半导体层而发挥功能。阻变层31作为存储单元MC的阻变存储区域MR而发挥功能。
图11表示包含作为源极线SL而发挥功能的导电体层21的平面图案构成。导电体层21为了从位线BL经由存储器串MS流入单元电流，而设定为固定的低电位。如图11所示，导电体层21与导电体层22相同地为板状。
图12表示与图6正交的方向的存储单元阵列110的截面构造。如果一起参照图6及图12，那么可知存储器柱MP以芯部30为中心呈同心圆状的形状。
以下，对实施方式的存储装置的存储器芯片100的动作的概要进行说明。存储器芯片100的读出动作与写入动作通过对位线BL与源极线SL之间流通单元电流来进行。
参照图13及图14，对选择进行读出动作或写入动作的存储单元MC的方法概略地进行说明。图13是将一个存储器串MS抽出的电路图。图14是将一个存储器串MS抽出的剖视图。
如图13及图14所示，对连接于想要选择的存储单元MC(例如存储单元MC2)所属的存储器柱MP的选择晶体管ST1的选择栅极线SGD，施加规定的电压(正电压)。通过对选择晶体管ST1的选择栅极线SGD施加规定的电压，在选择晶体管ST1的半导体层形成反转层。由此，成为能够在想要选择的存储单元MC所属的存储器柱MP中导通单元电流Icell的状态(接通状态)。
进而，对已经选择的存储单元MC2的字线WL2，施加单元晶体管SW为断开状态的规定的电压(例如-2V)。另一方面，对非选择的存储单元MC的字线WL0、WL1、WL3、…、WLn，施加单元晶体管SW为接通状态的规定的电压(例如+7V)。由此，在已经选择的存储单元MC2中在作为阻变存储区域MR的阻变层31中流通单元电流Icell。另一方面，在非选择的存储单元MC0、MC1、MC3、…、MCn中在单元晶体管SW的半导体层32流通单元电流Icell。如图14所示，由于在存储器柱MP的中心部分设置着芯部30，所以在已经选择的存储单元MC2中，单元电流Icell在包围芯部30的阻变层31中流通。
如上所述，在存储器芯片100中，在读出动作及写入动作中，能够选择流通单元电流Icell的阻变层31。在将存储器芯片100的动作与三位NAND型闪速存储器进行比较的情况下，存储器芯片100具有以下优点：能够以更低电压且更高速动作，进而，覆写次数的限制也较少，写入时间也可较短。
如以上所说明，存储器芯片100为存储单元MC将单元晶体管SW与阻变存储区域MR并联连接的构成。也将阻变存储区域MR等阻变型存储元件集成化而成的半导体存储装置称为阻变型存储器。
作为阻变型存储器的存储器芯片100与三维NAND型闪速存储器不同，不包含抹除动作。
另外，存储器芯片100的写入动作或读出动作通过使选择晶体管ST1为接通状态且对位线BL与源极线SL之间流通单元电流来进行。因此，无须选择所有存储器串MS，而能够以连接于已经选择的1根选择栅极线SGD的任意的位线单位(列单位)，选择存储器串MS。
对不进行写入动作及读出动作的存储器串MS，例如，将源极线SL的电压设定为位线BL的电压。如果这样，那么关于非选择的存储单元MC则不会进行写入动作及读出动作。
另外，在存储器芯片100中，像三维NAND型闪速存储器一样，也无须以存储器区块BLK单位进行抹除动作，能够以选择晶体管ST1单位进行写入动作。
字线WL关于积层方向(Z方向)选择任意的存储单元MC。因此，在相同的XY平面中的多个存储单元MC的控制栅极中，字线WL也可以共有。另外，源极线SL也可以在多个存储器串MS中共有。尤其，也可以在位线的延伸方向相邻的多个存储器串MS中共有源极线SL。
字线WL与源极线SL为沿着XY平面扩展的板状的形状，在存储器芯片100中，关于各个位线BL分别仅选择1个存储单元MC。存储器芯片100中的存储单元MC的选择如果使选择晶体管ST1为接通状态，而且不从位线BL对源极线SL流通单元电流则不进行。因此，即便选择板状的字线WL与源极线SL，也在连接于设为接通状态的选择晶体管ST1的位线BL正下方仅选择连接于已经选择的字线WL的存储单元MC。
在阻变型存储器中，利用阻变存储区域MR的电阻的值的差异，进行信号的记录。也就是说，通过使阻变存储区域MR为高电阻的重设状态的重设写入或使阻变存储区域MR为低电阻的设定状态的设定写入，来进行信号的记录。
如上所述，经由位线BL对已经选择的存储单元MC流通单元电流。因此，定序器170例如构成为能够以对位线BL进行读出动作的方式输出控制信号。定序器170与每个位线BL同时地，也能够以进行重设写入与设定写入的方式输出控制信号。
如上所述，在阻变型存储器中，以已经选择的存储单元MC的单元晶体管SW成为断开状态，非选择的存储单元MC的单元晶体管SW成为接通状态的方式对字线WL施加电压。另外，在阻变型存储器中，将与已经选择的存储单元MC对应的选择晶体管ST1接通的电压施加到选择栅极线SGD。此处，所谓“与已经选择的存储单元MC对应的选择晶体管ST1”，是指连接于已经选择的存储单元MC所属的存储器柱MP的选择晶体管ST1(以下，相同)。通过选择晶体管ST1接通，来使位线BL与已经选择的存储单元MC所属的存储器柱MP之间为导通状态。单元电流Icell在非选择的存储单元MC中在单元晶体管SW的半导体层32内流通，在已经选择的存储单元MC中在阻变存储区域MR中流通。
图15是表示具有与存储器芯片100相同的构成的存储单元阵列110的比较例的阻变型存储器的动作的时序图。以下，对图15所示的时序图进行说明。以下，也将作为写入对象或者读出对象选择的存储单元MC的字线WL称为“选择字线(选择第1电位施加电极)”。也就是说，选择字线为将已经选择的存储单元MC建立对应的写入对象或者读出对象的第1电位施加电极。也将非选择的存储单元MC的字线WL称为“非选择字线”。
另外，也将连接于与已经选择的存储单元MC对应的选择晶体管ST1的写入对象或者读出对象的位线BL称为“选择位线BL”。也将连接于与非选择的存储单元MC对应的选择晶体管ST1的位线BL称为“非选择位线BL”。另外，也将与已经选择的存储单元MC对应的选择晶体管ST1的选择栅极线SGD记载为“选择SGD”，将其它选择晶体管ST1的选择栅极线SGD记载为“非选择SGD”。
首先，对读出动作的情况进行说明。以下，在字线WL的电位为H电平时单元晶体管SW为接通状态，在字线WL的电位为L电平(H＞L)时单元晶体管SW为断开状态。另外，在选择栅极线SGD的电位为H电平时选择晶体管ST1为接通状态，在选择栅极线SGD的电位为L电平时选择晶体管ST1为断开状态。
在图15的时刻T11，定序器170将非选择位线BL(NON-SELECT)及源极线SL的电位维持为L电平。另外，定序器170将非选择字线(NON-SELECT)的电位维持为H电平。定序器170从时刻T11使选择字线(SELECT)的电位从H电平开始下降，在时刻T12以后，将选择字线的电位维持为L电平。
在时刻T12，定序器170将选择栅极线SGD的电位从L电平上升到H电平。另一方面，非选择SGD的电位维持L电平。此外，由于非选择字线的电位维持为H电平，所以非选择的存储单元MC的单元晶体管SW维持接通状态。
然后，定序器170在时刻T12，在将读出对象的选择位线BL(READ)的电位提高之后设为浮动状态。由此，已经选择的存储单元MC的阻变存储区域MR为高电阻状态(重设)时，选择位线BL(READ)的电位缓慢地下降，像实线所示的一样直到时刻T14为止大致维持选择位线BL的电位。另一方面，已经选择的存储单元MC的阻变存储区域MR为低电阻状态(设定)时，选择位线BL(READ)的电位像虚线所示的一样急速地下降。将对选择位线BL施加电压后固定时间后的位线BL的电位的“H电平/L电平”利用感测放大器140感测后设为读出动作。
接下来，对写入动作的情况进行说明。关于时刻T11的动作与读出动作相同。
如果定序器170在时刻T12对选择位线BL(WRITE)施加写入用的脉冲(电压)，从时刻T13使选择位线BL的电位急速地下降，那么进行阻变存储区域MR成为高电阻的重设状态的重设写入。另外，如果定序器170在时刻T12对选择位线BL(WRITE)施加写入用的脉冲(电压)，从时刻T13使选择位线BL的电位缓慢地下降，那么进行阻变存储区域MR成为低电阻的设定状态的设定写入。此时，非选择的位线BL(NON-SELECT)的电位保持为与源极线SL相同的电位(例如L电平)。
如上所述，存储单元MC通过对位线BL施加规定的电压来选择。如果非选择的位线BL的电位上升，那么导致成为存储单元MC的误选择，导致误写入。因此，只要对与想要读写的存储单元MC对应的位线BL选择性地施加电压即可。
然而，在图15所示的时序图中，在写入动作中将非选择的字线WL的电位维持为固定的H电平。但是，为了提高选择位线BL的电位，也可以与选择位线BL的电位的上升对应地，在写入动作中使非选择字线的电位进而上升。通过提高非选择字线的电位，能够使属于连接于选择位线BL的存储器串MS的非选择的存储单元MC的单元晶体管SW确实地维持为接通状态。
图16表示在写入动作中，与选择位线BL的电位的上升对应地使非选择字线的电位上升的情况下的存储装置的动作的时序图的例子。以下，将图16所示的时序图设为比较例。以下对比较例的时序图进行说明。
在时刻T21，选择SGD的电位从选择晶体管ST1为断开状态的L电平(例如-2V)上升到选择晶体管ST1为接通状态的H电平(例如+7V)。另一方面，非选择SGD的电位维持L电平。
另外，在时刻T21，选择字线的电位从第1电位V1(例如+4V)下降到L电平的第3电位V3(例如-2V)，非选择字线的电位从第1电位V1上升到H电平的第2电位V2(例如+7V)。第1电位V1为存储器芯片100未进行写入动作及读出动作等动作的等待状态的字线WL的电位。第1电位V1为单元晶体管SW为接通状态的电位。第3电位V3为比单元晶体管SW的阈值电压Vth低的电压，且为单元晶体管SW为断开状态的电位。第2电位V2为即便在写入动作中选择位线BL的电位为H电平的情况下，单元晶体管SW也确实地维持接通状态的电位。
从时刻T21起的各电位的过渡完成之后，在时刻T22，选择位线BL的电位从L电平(例如0V)上升到H电平(例如+4V)。然后，如果从时刻T23使选择位线BL的电位急速地下降，那么进行阻变存储区域MR成为高电阻的重设(reset)状态的重设写入。另外，如果从时刻T23使选择位线BL的电位缓慢地下降，那么进行阻变存储区域MR成为低电阻的设定(set)状态的设定写入。
在选择位线BL的电位的过渡完成之后，在时刻T24，选择SGD的电位从H电平下降到L电平。另外，在时刻T24，选择字线的电位从第3电位V3上升到第1电位V1，非选择字线的电位从第2电位V2下降到第1电位V1。
在所述比较例的时序图中，在与已经选择的存储单元MC对应的选择晶体管ST1为接通状态时，已经选择的存储单元MC的单元晶体管SW为断开状态，非选择的存储单元MC的单元晶体管SW为接通状态。由此，对已经选择的存储单元MC的阻变存储区域MR流通单元电流Icell，使阻变存储区域MR为高温而进行写入动作。通过使非选择字线的电位为比第1电位V1高的第2电位V2，即便在使选择位线BL的电位为H电平的情况下，非选择的存储单元MC的单元晶体管SW也维持接通状态。
然而，在图16所示的比较例的时序图的写入动作中，如以下所述，有产生进行并非写入对象的非选择的存储单元MC的数据的写入的干扰(数据破坏)的可能性。参照图17，就对非选择的存储单元MC的误写入动作(干扰)进行说明。
图17是表示在选择位线BL与源极线SL之间并联连接着第1存储器串MS1及第2存储器串MS2的构成的电路图。第1存储器串MS1的字线WL与第2存储器串MS2的字线WL共通。此处，对选择与第1存储器串MS1的字线WL2建立对应的存储单元MC2的情况进行研究。
在选择了存储单元MC2的情况下，存储单元MC2的单元晶体管SW成为断开状态。然后，在第1存储器串MS1中，选择晶体管ST1、及除了存储单元MC2以外的其它所有存储单元MC的单元晶体管SW成为接通状态。然后，在第1存储器串MS1的存储单元MC2的阻变存储区域MR与除了存储单元MC2以外的其它存储单元MC的单元晶体管SW中流通单元电流Icell。这样一来，对存储单元MC2进行写入。
另一方面，在第2存储器串MS2中，由于选择晶体管ST1为断开状态，所以不流通单元电流Icell。然而，如果在从图16的时刻T21使选择字线的电位下降的过程中使单元晶体管SW的阈值电压Vth低于选择字线的电位，那么与第2存储器串MS2的字线WL2建立对应的存储单元MC2a的单元晶体管SW成为断开状态。因此，在第2存储器串MS2中，连接于断开状态的选择晶体管ST1与断开状态的存储单元MC2a之间的存储单元MC经由阻变存储区域MR而与源极线SL连接，但大致为浮动状态。在图17中，由虚线F包围表示浮动状态的区域。
浮动状态的区域的电位利用与周围的偶联电容来决定电位。因此，通过在存储单元MC2a的单元晶体管SW成为断开状态以后使非选择字线的电位上升，浮动状态的区域的电位上升。以下，将因偶联电容引起的浮动状态的区域的电位变化称为“升压(boost)”。通过升压而浮动状态的区域的电位上升的结果，在存储单元MC2a的阻变存储区域MR的两端产生电位差dV。因该电位差dV而对阻变存储区域MR流通电流，对非选择的第2存储器串MS2的存储单元MC2a进行误写入。
以下，也将属于除了包含已经选择的存储单元MC的存储器串MS以外的非选择的存储器串MS且与选择字线建立对应的存储单元MC称为“假选择存储单元”。在图17所示的电路图中，第2存储器串MS2的存储单元MC2a为假选择存储单元。在写入动作中成为浮动状态的存储单元MC为连接于非选择的存储器串MS的选择晶体管ST1与假选择存储单元之间的存储单元MC。而且，因升压，而对假选择存储单元进行误写入(干扰)。
如上所述，对因写入动作的开始时的升压引起的误写入进行了说明，但在写入动作结束时也相同。也就是说，如果在选择字线的电位比单元晶体管SW的阈值电压Vth低的期间中非选择字线的电位变动，那么因局部的升压而产生假选择存储单元的写入。
对此，实施方式的存储装置中，通过电位设定电路130如以下所述调整针对每个字线WL设定电位的时序，能够抑制由局部的升压所致的非选择的存储单元MC的写入。
电位设定电路130在写入动作中，在不同的时序设定选择字线的电位与非选择字线的电位。以下，也将在与选择字线不同的时序设定电位的设定对象的非选择字线称为“设定非选择字线”。设定非选择字线至少包含将如上所述说明的成为浮动状态的存储单元MC建立对应的非选择字线。也就是说，设定非选择字线至少包含将连接于非选择的存储器串MS的选择晶体管ST1与假选择存储单元之间的存储单元MC建立对应的非选择字线。
具体来说，电位设定电路130在写入动作的开始时，在将选择字线的电位设定为单元晶体管SW成为断开状态的电位之前，将设定非选择字线设定为单元晶体管SW维持接通状态的电位。进而，电位设定电路130在写入动作的结束时，在将选择字线的电位设定为写入动作之前的电位之后，将设定非选择字线的电位设定为写入动作之前的电位。单元晶体管SW成为断开状态的电位例如为单元晶体管SW的阈值电压。
参照图18对实施方式的存储装置的字线WL的电位设定方法进行说明。
在时刻T31(第1时序)，将所有字线WL设定为第1电位V1。第1电位V1是单元晶体管SW为接通状态的电位，例如为+4V。
接着，在比时刻T31靠后的时刻T32(第2时序)，将设定非选择字线设定为单元晶体管SW维持接通状态的第2电位V2。第2电位V2是即便在写入动作中选择位线BL的电位上升的状态下单元晶体管SW仍维持接通状态的电位，例如为7V。另外，在时刻T32，将选择SGD的电位从选择晶体管ST1为断开状态的L电平(例如-2V)设定为选择晶体管ST1为接通状态的H电平(例如+7V)。另一方面，非选择SGD的电位维持L电平。
然后，在比时刻T32靠后的时刻T33(第3时序)，将选择字线设定为单元晶体管SW成为断开状态的第3电位V3。第3电位V3是比单元晶体管SW的阈值电压Vth低的电位，例如为-2V。如果在选择字线的电位从第1电位V1下降到第3电位V3的过程中选择字线的电位低于单元晶体管SW的阈值电压Vth，那么已选存储单元MC的单元晶体管SW成为断开状态。通过单元晶体管SW成为断开状态，在之后的写入动作中，电流在已选存储单元MC的阻变存储区域MR中流通。
在该写入动作中，将选择位线BL的电位从L电平(例如0V)设定为H电平(例如+4V)。然后，如果使选择位线BL的电位急速地下降，就进行阻变存储区域MR成为高电阻的重设(reset)状态的重设写入。另一方面，如果使选择位线BL的电位缓慢地下降，就进行阻变存储区域MR成为低电阻的设定(set)状态的设定写入。
对已经选择的存储单元MC执行写入动作之后，在比时刻T33靠后的时刻T34(第4时序)，将选择字线设定为第1电位V1。接着，在比时刻T34靠后的时刻T35(第5时序)，将设定非选择字线设定为第1电位V1。另外，将选择SGD的电位从H电平设定为L电平。
如上所述，根据参照图18所说明的字线WL的电位的设定方法，在写入动作的开始时，设定非选择字线的电位上升之后使选择字线的电位开始下降。进而，在写入动作的结束时，选择字线的电位上升之后，使设定非选择字线的电位开始下降。因此，不会产生局部的升压，假选择存储单元的写入得到抑制。
参照图18所说明的字线WL的电位的设定方法例如使用图19所示的电位设定电路130来执行。图19所示的电位设定电路130的电压产生电路131具有第1可变电源1311及第2可变电源1312。第1可变电源1311与第2可变电源1312为使输出的电压可变的电源。第1可变电源1311产生供给到非选择字线的第1电位V1～第2电位V2的范围的电压。第2可变电源1312产生供给到选择字线的第1电位V1～第3电位V3的范围的电压。
图19所示的电位设定电路130的驱动器电路132将电压产生电路131所产生的电压经由行解码器120而供给到存储单元阵列110的字线WL。驱动器电路132具有选择第1可变电源1311产生的电压与第2可变电源1312产生的电压的任一个电压供给到行解码器120的选择器1321。选择器1321对非选择字线供给第1可变电源1311产生的电压，对选择字线供给第2可变电源1312产生的电压。
选择器1321的输出经由与存储单元阵列110所具有的存储器区块BLK(例如，存储器区块BLK0～BLK3)的字线WL分别对应的全域字线GWL输入到行解码器120。行解码器120利用区块解码器1201，针对每个存储器区块BLK控制向字线WL的电压的供给。
图19所示的电位设定电路130对已经选择的存储器区块BLK的所有非选择字线同时供给电压。也就是说，在具有图19所示的电位设定电路130的存储器芯片100中，设定非选择字线包含除了已经选择的存储器区块BLK的选择字线以外的所有字线WL。
或者，电位设定电路130也可以为图20所示的构成。图20所示的电位设定电路130具有电压产生电路131、上侧非选择字线电源1313、下侧非选择字线电源1314、及选择字线电源1315。
上侧非选择字线电源1313对将连接于假选择存储单元与选择晶体管ST1之间的存储单元MC建立对应的非选择字线(上侧非选择字线)供给电压。下侧非选择字线电源1314对将连接于假选择存储单元与源极线SL之间的存储单元MC建立对应的非选择字线(下侧非选择字线)供给电压。上侧非选择字线电源1313及下侧非选择字线电源1314输出第1电位V1～第2电位V2的范围的电压。选择字线电源1315输出供给到选择字线的第1电位V1～第3电位V3的范围的电压。
图20所示的驱动器电路132选择上侧非选择字线电源1313产生的电压、下侧非选择字线电源1314产生的电压、或选择字线电源1315产生的电压的任一个电压，供给到行解码器120。行解码器120的选择器1321对上侧非选择字线供给上侧非选择字线电源1313产生的电压，对下侧非选择字线供给下侧非选择字线电源1314产生的电压。然后，选择器1321对选择字线供给选择字线电源1315产生的电压。行解码器120利用区块解码器1201，针对每个存储器区块BLK控制向字线WL的电压的供给。
设定非选择字线为上侧非选择字线，下侧非选择字线为除了设定非选择字线以外的非选择字线。根据图20所示的电位设定电路130，能够独立地控制设定非选择字线的电位与除此以外的非选择字线的电位。例如，电位设定电路130也能够对设定非选择字线与除此以外的非选择字线供给不同的电压，或者在不同的时序供给电压。
如以上所说明，在实施方式的存储装置的字线WL的电位的设定方法中，在写入动作的开始时，在设定非选择字线的电位的过渡完成之后，使以及选择的存储单元MC为断开状态。进而，在所述字线WL的电位的设定方法中，在写入动作的结束时，在使已经选择的存储单元MC为接通状态之后，使设定非选择字线的电位过渡。因此，根据实施方式的存储装置，不会产生局部的升压，能够抑制非选择的存储单元MC的写入。
＜变化例＞
实施方式的变化例的存储装置例如如图21所示，具有存储单元阵列110的存储器区块BLK的各者具有包含多个存储器串MS的多个区段的构成(以下，也称为“区段构成”)。图21所示的存储器区块BLK具有第1区段SG1及第2区段SG2。
在区段构成的存储器区块BLK中，存储器串MS属于多个区段的任一个区段。而且，属于任一个区段的存储器串MS与位线BL选择性地连接。也就是说，属于1个区段的存储器串MS的选择晶体管ST1与位线BL选择性地连接，属于其它区段的存储器串MS的选择晶体管ST1不与位线BL连接。区段的各者由与位线BL连接的期间同时的多个存储器串MS构成。
在具有区段构成的存储器区块BLK的存储装置中，以区段单位管理对存储单元MC的写入动作或读出动作。通过采用区段构成，能够扩大共有字线WL的存储单元MC的范围。
在区段构成的存储器区块BLK中，具有用来将区段的任一个区段与位线BL选择性地连接的连接装置。图21所示的存储器区块BLK具有区段晶体管STE作为该连接装置。区段晶体管STE连接于位线BL共通的多个存储器串MS的各者与位线BL之间。利用区段晶体管STE，以区段单位选择与位线BL连接的存储器串MS。
在包含已经选择的存储单元MC的区段中，配置在位线BL与存储器串MS之间的区段晶体管STE为接通状态。另一方面，在不包含已经选择的存储单元MC的区段中，配置在位线BL与存储器串MS之间的区段晶体管STE为断开状态。区段晶体管STE例如为通过施加到连接于控制栅极的栅极线(以下，也称为“SEG”)的电压来控制导通状态的MOS晶体管。
在图21中，观察到针对每个存储器串MS而与选择晶体管ST1连接的区段晶体管STE不同。然而，连接于属于相同的区段的多个存储器串MS的区段晶体管STE也可以共通。
在图21中已经选择的存储单元MC为属于第1区段SG1且连接于源极线SL的由虚线A包围表示的存储单元MC。因此，在第1区段中，区段晶体管STE为接通状态。另一方面，在不包含已经选择的存储单元MC的第2区段中，区段晶体管STE为断开状态。因此，在第1区段SG1中，从位线BL对源极线SL流通单元电流，在第2区段SG2中，不从位线BL对源极线SL流通单元电流。在图21中，将接通状态的区段晶体管STE及选择晶体管ST1显示为“接通(on)”，将断开状态的区段晶体管STE及选择晶体管ST1显示为“断开(off)”。
另外，图21所示的存储器区块BLK具有局域位线LBL1～LBL3。以下，在不限定局域位线LBL1～LBL3的各者的情况下，表述为局域位线LBL。通过在位线BL与源极线SL之间配置局域位线LBL，能够将存储器串MS配置为多段。以下，也将存储器串MS的段称为“层级(Tier)”。例如，也可以在位线BL与局域位线LBL之间、局域位线LBL与局域位线LBL之间、局域位线LBL与源极线SL之间，连接存储器串MS。
在区段构成的存储器区块BLK中，在一个区段中，将多个存储器串MS并联连接的存储器串群与将其它多个存储器串MS并联连接的存储器串群经由局域位线LBL串联连接。图21所示的存储器区块BLK为具有3根局域位线LBL且在位线BL与源极线SL之间配置着4段存储器串MS的构成。
在图21所示的存储器区块BLK中，选择属于最接近源极线SL的层级的存储器串MS的存储单元MC。与已经选择的存储单元MC对应的选择晶体管ST1设定为接通状态。另一方面，包含已经选择的存储单元MC的层级(以下，也称为“选择层级”)的非选择的存储器串MS的选择晶体管ST1设定为断开状态。也将选择层级的非选择SGD称为“非导通SGD”。而且，将选择层级的非导通SGD以外的选择栅极线SGD，也就是说，与已经选择的存储单元MC对应的选择晶体管ST1的选择栅极线SGD称为“导通SGD”。另一方面，不属于已经选择的存储单元MC的层级的存储器串MS的选择晶体管ST1设定为接通状态。
以下，参照图22，对具有局域位线LBL的存储器区块BLK中的已经选择的存储单元MC中流通的单元电流进行说明。图22是在位线BL与源极线SL之间配置着1根局域位线LBL的2层级构成的框图。此处，将位线BL与局域位线LBL之间设为第1层级(Tier-1)，在第1层级(Tier-1)配置第1存储器串群(第1MS群)。另外，将局域位线LBL与源极线SL之间设为第2层级(Tier-2)，在第2层级(Tier-2)配置第2存储器串群(第2MS群)。
在图22中，选择属于第1层级(Tier-1)的存储单元MC＿s，第1层级(Tier-1)为选择层级。与存储单元MC＿s对应的选择晶体管ST1设定为接通状态，第1层级(Tier-1)的非选择的存储器串MS的选择晶体管ST1设定为断开状态。而且，第2层级(Tier-2)的选择晶体管ST1设定为接通状态。
因此，如图22所示，在已经选择的存储单元MC＿s中流通的单元电流Icell的大小等于第2层级(Tier-2)的所有存储器串MS中流通的单元电流的总和。因此，通过在存储器区块BLK配置局域位线LBL，即便字线WL的积层数增加，也就是说即便从位线BL到源极线SL为止的距离变长，也能够确保已经选择的存储单元MC中流通的单元电流的电流量。在选择第2层级(Tier-2)的存储单元MC的情况下，也与选择第1层级(Tier-1)的存储单元MC的情况相同，能够确保已经选择的存储单元MC中流通的单元电流的电流量。也就是说，第2层级(Tier-2)的已经选择的存储单元MCs中流通的单元电流的大小等于第1层级(Tier-1)的所有存储器串MS中流通的单元电流的总和。
接下来，返回到图21所示的存储器区块BLK的说明，对在写入动作中成为浮动状态的存储单元MC的范围进行研究。此处，像图21中由虚线A包围表示的一样，对选择属于第1区段SG1且配置在局域位线LBL3与源极线SL之间的存储器串MS的存储单元MC的情况进行研究。已经选择的存储单元MC为最接近源极线SL的存储单元MC。在该情况下，属于第2区段SG2且由虚线B包围表示的存储单元MC为假选择存储单元。在第2区段SG2中，区段晶体管STE及假选择存储单元为断开状态。此处，在第2区段SG2中，配置在位线BL与局域位线LBL3之间的存储器串MS的选择晶体管ST1、及属于假选择存储单元的存储器串MS的选择晶体管ST1为接通状态。因此，在图21中，由虚线C包围且标注有影线的区域为浮动状态。
如上所述，在区段构成中具有局域位线LBL的存储器区块BLK中，有时成为浮动状态的范围较宽。结果，偶联电容较大，产生假选择存储单元的阻变存储区域MR的两端的电位差dV的时间变长。
图23关于图21所示的存储器区块BLK中的写入动作表示用来抑制电位差dV的实施方式的存储装置的动作的时序图的例子。在图23中，将属于已经选择的存储单元MC的区段的区段晶体管STE的栅极线记载为“选择SEG”，将其它区段的区段晶体管STE的栅极线记载为“非选择SEG”。
在时刻T41，将选择栅极线SGD与所有字线WL设定为第1电位V1。第1电位V1为选择晶体管ST1与单元晶体管SW为接通状态的电位，例如为+4V。
接着，在时刻T42，将导通SGD与设定非选择字线设定为选择晶体管ST1与单元晶体管SW维持接通状态的第2电位V2。第2电位V2为即便在写入动作中选择位线BL的电位上升的状态下，选择晶体管ST1与单元晶体管SW也维持接通状态的电位，例如为7V。另外，在时刻T42，将选择SEG的电位从区段晶体管STE为断开状态的L电平(例如-2V)设定为区段晶体管STE为接通状态的H电平(例如+7V)。非选择SEG的电位维持L电平。
然后，在时刻T43，将非导通SGD与选择字线设定为选择晶体管ST1与单元晶体管SW成为断开状态的第3电位V3(例如-2V)。如果在选择字线的电位从第1电位V1下降到第3电位V3的过程中使单元晶体管SW的阈值电压Vth低于选择字线的电位，那么已经选择的存储单元MC的单元晶体管SW成为断开状态。通过单元晶体管SW成为断开状态，在然后的写入动作中，对已经选择的存储单元MC的阻变存储区域MR流通电流。
在该写入动作中，将选择位线BL的电位从L电平(例如0V)设定为H电平(例如+4V)。然后，如果使选择位线BL的电位急速地下降，那么进行阻变存储区域MR成为高电阻的重设(reset)状态的重设写入。另一方面，如果使选择位线BL的电位缓慢地下降，那么进行阻变存储区域MR成为低电阻的设定(set)状态的设定写入。
在对已经选择的存储单元MC执行写入动作之后，在时刻T44，将导通SGD与选择字线设定为第1电位V1。接着，在时刻T45，将非导通SGD与设定非选择字线设定为第1电位V1。另外，将选择SEG的电位从H电平设定为L电平。
如上所述，在导通SGD及设定非选择字线的电位的过渡完成之后，使已经选择的存储单元MC的单元晶体管SW为断开状态。然后，在使已经选择的存储单元MC的单元晶体管SW为接通状态之后，将导通SGD及设定非选择字线设定为写入动作之前的电位。也就是说，参照图23所说明的写入动作在以下方面与参照图18所说明的写入动作不同：设定非选择字线的电位与导通SGD的电位设定为相同，及选择字线的电位与非导通SGD的电位设定为相同。其根据以下的理由。
在存储器区块BLK中，在等待状态中，使连接于存储器串MS的位线BL的开关断开。该开关在图17所示的存储器区块BLK中为选择晶体管ST1，在图21所示的存储器区块BLK中为区段晶体管STE。在等待状态中，所述开关以外的晶体管为接通状态。在等待状态为接通状态的晶体管在图17所示的存储器区块BLK中为单元晶体管SW，在图21所示的存储器区块BLK中为单元晶体管SW及选择晶体管ST1。
在图21所示的存储器区块BLK中，在写入动作中，包含写入对象的存储单元MC的区段的选择晶体管ST1连接于位线BL。另一方面，不包含写入对象的存储单元MC的区段的选择晶体管ST1不与位线BL连接。而且，在写入动作中，从位线BL经由包含写入对象的存储单元MC的区段的选择晶体管ST1对已经选择的存储单元MC的阻变存储区域MR流通单元电流Icell。
因此，在图21所示的存储器区块BLK中，除了选择层级的选择晶体管ST1以外，选择晶体管ST1的导通状态与非选择的存储单元MC的单元晶体管SW的导通状态同步。例如，与已经选择的存储单元MC对应的选择晶体管ST1的导通状态与非选择的存储单元MC的单元晶体管SW的导通状态同步。
有存储单元阵列110所包含的存储单元MC的个数越多，则假选择存储单元的阻变存储区域MR的两端产生电位差dV的时间越长的可能性。也就是说，在为区段构成且具有局域位线LBL的存储器区块BLK中，容易产生因升压引起的干扰。
实施方式的变化例的存储装置中的产生电位差dV的时间比使选择字线的电位与非选择字线的电位同时过渡的比较例的动作方法短。也就是说，通过在使设定非选择字线的电位过渡之后使已经选择的存储单元MC为断开状态，在使已经选择的存储单元MC为接通状态之后使设定非选择字线的电位过渡，能够缩短产生电位差dV的时间。结果，能够抑制对假选择存储单元的写入。
如以上所说明，存储单元阵列110所包含的存储单元MC的个数越多，则实施方式的存储装置的对假选择存储单元的写入的抑制效果越大。例如，在存储器区块BLK为区段构成的情况下及具有局域位线LBL的情况下，能够抑制非选择的存储单元MC的写入。
(其它实施方式)
在以上的说明中，列举了合金型相转移元件(Ge2Sb2Te5)作为存储单元MC的阻变存储区域MR，但是也可以将其它元件使用于阻变存储区域MR。例如，阻变存储区域MR也可以为作为界面型相转移元件的超晶格层的Sb2Te3与GeTe交替地积层而成的构造，或者BiSbTe与GeTe交替地积层而成的构造。另外，阻变存储区域MR既可以为Ge、Sb及Te交替积层而成的构造，也可以为包含硫属化物材料的构造。或者，阻变存储区域MR也可以包含作为阻变膜的TiOX、WOX、HfOX、TaOX等任一者或者MTJ元件(Magnetic Tunnel Junction，磁性隧道结)。此处，MTJ元件也可以为包含CoFe合金，NiFe合金等任一个合金的构成。
另外，如上所述，对单元晶体管SW在字线WL为正电位的情况下为接通状态，在字线WL为负电位的情况下为断开状态的情况进行了说明。然而，字线WL的电位与单元晶体管SW的导通状态的关系并不限定于所述情况。例如，如上所述说明了单元晶体管SW为n通道MOS晶体管的例子，但是单元晶体管SW也可以为p通道MOS晶体管。
以上，对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不旨在限定发明的范围。这些新颖的实施方式能够以其它的各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书中所记载的发明及与其均等的范围中。
符号的说明
1：存储器系统
100：存储器芯片
110：存储单元阵列
120：行解码器
130：电位设定电路
131：电压产生电路
132：驱动器电路
140：感测放大器
150：地址寄存器
160：指令寄存器
170：定序器
BL：位线
LBL：局域位线
MC：存储单元
MR：阻变存储区域
MS：存储器串
SGD：选择栅极线
SL：源极线
ST1：选择晶体管
SW：单元晶体管
WL：字线。

Claims (8)

1.一种存储装置，具备：
存储单元阵列，具有多个存储单元，且排列着多个存储器串，所述存储单元中并联连接着与多个第1电位施加电极中的任一个电极建立对应的单元晶体管和阻变存储区域，所述存储器串包含多个所述存储单元与选择所述存储单元的选择晶体管的串联连接；以及
电位设定电路，通过设定所述第1电位施加电极的电位来控制所述单元晶体管的导通状态，且调整针对每个所述第1电位施加电极设定电位的时序；
在构成所述存储器串的多个所述存储单元的串联连接构造的第1端部，连接通过第2电位施加电极的电位来控制导通状态的所述选择晶体管，在所述串联连接构造的第2端部连接第3电位施加电极，
在对所述存储单元进行的写入动作中，所述电位设定电路
在将作为与写入对象的所述存储单元建立对应的所述第1电位施加电极的选择第1电位施加电极的电位设定为所述单元晶体管成为断开状态的电位之前，将除了所述选择第1电位施加电极以外的设定对象的所述第1电位施加电极的电位设定为在写入动作中所述单元晶体管维持接通状态的电位，
在将所述选择第1电位施加电极的电位设定为所述单元晶体管成为接通状态的电位之后，将所述设定对象的所述第1电位施加电极的电位设定为写入动作之前的电位，
所述设定对象的所述第1电位施加电极至少包含与连接在写入对象的所述存储单元与所述选择晶体管之间的所述存储单元建立对应的所述第1电位施加电极。
2.根据权利要求1所述的存储装置，其中
在写入动作中，所述电位设定电路
在第1时序，将所有所述第1电位施加电极设定为所述单元晶体管为接通状态的第1电位，
在比所述第1时序靠后的第2时序，将所述设定对象的所述第1电位施加电极设定为比所述第1电位高且所述单元晶体管维持接通状态的第2电位，
在比所述第2时序靠后的第3时序，将所述选择第1电位施加电极设定为比所述第1电位低且所述单元晶体管成为断开状态的第3电位，
在比所述第3时序靠后的第4时序，将所述选择第1电位施加电极设定为所述第1电位，
在比所述第4时序靠后的第5时序，将所述设定对象的所述第1电位施加电极设定为所述第1电位。
3.根据权利要求1或2所述的存储装置，其中
所述存储单元阵列形成在半导体衬底，
所述阻变存储区域沿着与所述半导体衬底正交的第1方向延伸，
所述单元晶体管具备：
第1半导体层，沿着所述第1方向延伸，且覆盖所述阻变存储区域的侧面；
第1绝缘体层，沿着所述第1方向延伸，且覆盖所述第1半导体层的侧面；以及
所述第1电位施加电极中的1个，沿着与所述第1方向正交的第2方向延伸并且介隔所述第1绝缘体层与所述第1半导体层对向；
所述选择晶体管具备：
第2半导体层，沿着所述第1方向延伸；
第2绝缘体层，沿着所述第1方向延伸，且覆盖所述第2半导体层的侧面；以及
所述第2电位施加电极，沿着所述第2方向延伸并且介隔所述第2绝缘体层与所述第2半导体层对向；
所述存储器串具有将所述选择晶体管、多个所述单元晶体管、及所述第3电位施加电极沿着所述第1方向依次串联配置而成的构成，
所述第1半导体层与所述第2半导体层连续，所述第1绝缘体层与所述第2绝缘体层连续，所述第1半导体层与所述第3电位施加电极电连接。
4.根据权利要求1或2所述的存储装置，其中
所述设定对象的所述第1电位施加电极包含除了所述选择第1电位施加电极以外的所有所述第1电位施加电极。
5.根据权利要求1或2所述的存储装置，其中
所述存储单元阵列还具备经由所述选择晶体管对所述存储器串供给电流的第4电位施加电极，
所述存储单元阵列具有：存储器区块，分别具有多个包含多个所述存储器串的区段；以及连接装置，将所述存储器区块的所述区段中的任一个区段与所述第4电位施加电极选择性地连接。
6.根据权利要求5所述的存储装置，其中
在对所述存储单元进行的写入动作中，
写入对象的所述存储单元所属的所述存储器串中所包含的所述选择晶体管的导通状态与并非写入对象的所述存储单元的所述单元晶体管的导通状态同步。
7.根据权利要求1或2所述的存储装置，其中
所述存储单元阵列具有局域位线，
将多个所述存储器串并联连接而成的第1存储器串群与将多个所述存储器串并联连接而成的第2存储器串群经由所述局域位线串联连接。
8.根据权利要求1或2所述的存储装置，其中所述阻变存储区域是根据结晶状态变化而成为低电阻状态或高电阻状态的阻变型存储元件。
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