JP2024021758A - 抵抗変化型不揮発性メモリ - Google Patents

抵抗変化型不揮発性メモリ Download PDF

Info

Publication number
JP2024021758A
JP2024021758A JP2022124826A JP2022124826A JP2024021758A JP 2024021758 A JP2024021758 A JP 2024021758A JP 2022124826 A JP2022124826 A JP 2022124826A JP 2022124826 A JP2022124826 A JP 2022124826A JP 2024021758 A JP2024021758 A JP 2024021758A
Authority
JP
Japan
Prior art keywords
layer
semiconductor layer
variable resistance
contact
impurity concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022124826A
Other languages
English (en)
Inventor
優希 伊藤
大三郎 高島
秀裕 滋賀
善己 鎌田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2022124826A priority Critical patent/JP2024021758A/ja
Priority to US18/177,064 priority patent/US20240049479A1/en
Publication of JP2024021758A publication Critical patent/JP2024021758A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices

Abstract

【課題】読み出しマージン拡大し、低電圧駆動及び高速動作が可能で、かつ隣接セル温度の増大を抑制可能な３次元構造の抵抗変化型不揮発性メモリを提供する。【解決手段】実施の形態に係る抵抗変化型不揮発性メモリは、コア部と、抵抗変化層と、半導体層と、絶縁体層と、第１電位印加電極と、を備えるメモリセルを備える。コア部は、半導体基板に直交する第１方向に延伸する。抵抗変化層は、第１方向に延伸し、コア部に接する。半導体層は、第１方向に延伸し、抵抗変化層に接する。絶縁体層は、第１方向に延伸し、半導体層に接する。第１電位印加電極は、第１方向に直交する第２方向に延伸し、絶縁体層に接する。半導体層の不純物濃度は不均一であり濃度分布が存在する、半導体層において絶縁体層に接する第１部分の不純物濃度は、抵抗変化層に接する第２部分の不純物濃度の少なくとも１０倍以上である。【選択図】図５

Description

本発明の実施の形態は、抵抗変化型不揮発性メモリに関する。
半導体基板上にＲｅＲＡＭ(Resistive Random Access Memory）、合金型ＰＣＭ(Phase Change Memory）、ｉＰＣＭ(Interfacial Phase Change Memory）等の抵抗変化型記憶素子が集積化された抵抗変化型不揮発性メモリが提案されている。
特開２０２１－２６２９号公報
実施の形態が解決しようとする課題は、読み出しマージン拡大し、低電圧駆動及び高速動作が可能で、かつ隣接セル温度の増大を抑制可能な３次元構造の抵抗変化型不揮発性メモリを提供することにある。
実施の形態に係る抵抗変化型不揮発性メモリは、コア部と、抵抗変化層と、半導体層と、絶縁体層と、第１電位印加電極と、を備えるメモリセルを備える。コア部は、半導体基板に直交する第１方向に延伸する。抵抗変化層は、第１方向に延伸し、コア部に接する。半導体層は、第１方向に延伸し、抵抗変化層に接する。絶縁体層は、第１方向に延伸し、半導体層に接する。第１電位印加電極は、第１方向に直交する第２方向に延伸し、絶縁体層に接する。半導体層の不純物濃度が不均一であり濃度分布が存在する。半導体層において絶縁体層に接する第１部分の不純物濃度は、抵抗変化層に接する第２部分の不純物濃度の少なくとも１０倍以上である。
実施の形態に係る抵抗変化型不揮発性メモリを適用したメモリシステムのブロック構成図。 図１のメモリセルアレイの等価回路構成図。 実施の形態に係る抵抗変化型不揮発性メモリにおいて、セレクタＳＷがオン状態である場合のメモリセル内を流れる電流経路を示す図。 実施の形態に係る抵抗変化型不揮発性メモリにおいて、セレクタＳＷがオフ状態である場合のメモリセル内を流れる電流経路を示す図。 実施の形態に係る抵抗変化型不揮発性メモリのメモリピラーＭＰの断面図。 実施の形態に係る抵抗変化型不揮発性メモリのメモリセルアレイの断面図。 図６Ａにおいて、領域６Ａ部分の拡大図。 図６ＡのＡ１－Ａ１線に沿って切断した断面図。 図６ＡのＢ１－Ｂ１線に沿って切断した断面図。 図６ＡのＣ１－Ｃ１線に沿って切断した断面図。 実施の形態に係る抵抗変化型不揮発性メモリのメモリセルＭＣを抽出した平面図。 図６ＡのＤ１－Ｄ１線に沿って切断した断面図。 図６Ａと直交する方向であって、図６ＡのＥ１－Ｅ１線に沿って切断した断面図。 図１２Ａにおいて、領域１２Ａ部分の拡大図。 実施の形態に係る抵抗変化型不揮発性メモリにおいて、一つのメモリセルストリングＭＳを抜き出した回路図。 実施の形態に係る抵抗変化型不揮発性メモリにおいて、一つのメモリセルストリングＭＳに対応するメモリピラーＭＰを抜き出した断面図。 実施の形態に係る抵抗変化型不揮発性メモリの動作波形のタイミングチャート。 抵抗変化型不揮発性メモリにおいて、ワード線ＷＬi+1に接続される非選択セルのＭＯＳトランジスタを流れる電流経路を示す図。 抵抗変化型不揮発性メモリにおいて、ワード線ＷＬiに接続される選択セルの抵抗変化素子ＭＲを流れる電流経路を示す図。 比較例に係る抵抗変化型不揮発性メモリとして、半導体層が高不純物濃度層を有する場合のワード線ＷＬiに接続される選択セル近傍の空乏層ＤＬＳの広がりと、Ｒｅｓｅｔ状態とＳｅｔ状態の導通電流の様子を示す図。 比較例に係る抵抗変化型不揮発性メモリとして、半導体層が低不純物濃度層を有する場合のワード線ＷＬiに接続される選択セル近傍の空乏層ＤＬＬの広がりと、Ｒｅｓｅｔ状態とＳｅｔ状態の導通電流の様子を示す図。 実施の形態に係る抵抗変化型不揮発性メモリにおいて、ワード線ＷＬiに接続される選択セル近傍の空乏層ＤＬＬの広がりと、Ｒｅｓｅｔ状態とＳｅｔ状態の導通電流に様子を示す図。 実施の形態に係る抵抗変化型不揮発性メモリにおいて、ワード線ＷＬiに接続される選択セル近傍の抵抗変化層内の発熱領域ＴAiと、隣接するワード線ＷＬi+1、ＷＬi-1に接続される非選択セル近傍の半導体層内の発熱領域ＴAi+1、ＴAi-1の様子を模式的に示す図。 実施の形態に係る抵抗変化型不揮発性メモリにおいて、Ｒｅａｄ電流比と書き込み時のビット線ＢＬ電圧の関係のシミュレーション結果（ＰＩ：実施の形態、ＨＤＳ、ＬＤＳ：比較例）。 実施の形態に係る抵抗変化型不揮発性メモリにおいて、特定のＰｅａｋ温度において、隣接セル温度のシミュレーション結果（ＰＩ：実施の形態、ＨＤＳ、ＬＤＳ：比較例）。 実施の形態に係る抵抗変化型不揮発性メモリにおいて、半導体層の不純物濃度が階段状の濃度分布を有する例。 実施の形態に係る抵抗変化型不揮発性メモリにおいて、半導体層の不純物濃度がゲート絶縁層側から抵抗変化層側に向けてなだらかに低減する濃度分布を有する例。 実施の形態に係る抵抗変化型不揮発性メモリにおいて、半導体層の不純物濃度がゲート絶縁層側が均一で、抵抗変化層側はなだらかに低減する濃度分布を有する例。 実施の形態に係る抵抗変化型不揮発性メモリにおいて、半導体層の不純物濃度が抵抗変化層側は均一で、ゲート絶縁層側がなだらかに増大する濃度分布を有する例。
以下、図面を参照して実施の形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。以下の説明においては、ＸＹ平面に広がる半導体基板に垂直な方向をＺ方向、Ｚ方向に直交し、ワード線ＷＬの延伸する方向をＸ方向、Ｚ方向及びＸ方向に垂直なビット線の延伸する方向をＹ方向とする。
（実施の形態）
（メモリシステム）
まず、実施の形態に係る抵抗変化型不揮発性メモリを適用したメモリシステム１のブロック構成について、図１を用いて説明する。図１に示すようにメモリシステム１は、メモリチップ１００とコントローラ２００とを備えている。メモリチップ１００とコントローラ２００とは、例えば組み合わせにより一つの半導体装置を構成しても良く、その例としてはメモリカードや、ＳＳＤ等が挙げられる。
メモリチップ１００は複数のメモリセルを備え、データを不揮発に記憶する。コントローラ２００は、メモリバスによってメモリチップ１００に接続され、ホストバスによってホスト３００に接続される。そしてコントローラ２００は、メモリチップ１００を制御し、またホスト３００から受信したホストコマンドに応答して、メモリチップ１００にアクセスする。ホスト３００は、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばメモリインターフェースに従ったバスである。メモリバスは、メモリインターフェースに従った信号の送受信を行う。
（コントローラ２００の構成）
図１に示すようにコントローラ２００は、ホストインターフェース回路（ホストＩ／Ｆ）２１０、内蔵メモリ（ＲＡＭ：Random Access Memory）２２０、プロセッサ（ＣＰＵ：Central Processing Unit）２３０、バッファメモリ２４０、メモリインターフェース回路（メモリＩ／Ｆ）２５０、及びＥＣＣ（Error Checking and Correcting）回路２６０を備えている。
ホストインターフェース回路２１０は、ホストバスを介してホスト３００と接続され、ホスト３００から受信したホストコマンド及びデータを、それぞれプロセッサ２３０及びバッファメモリ２４０に転送する。またホストインターフェース回路２１０は、プロセッサ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト３００へ転送する。
プロセッサ２３０は、コントローラ２００全体の動作を制御する。例えばプロセッサ２３０は、ホスト３００から読み出しに関するホストコマンドを受信した際には、それに応答して、メモリインターフェース回路２５０にメモリチップ１００への読み出しコマンド（メモリコマンド）を発行させる。プロセッサ２３０は、ホスト３００から書き込みに関するホストコマンドを受信した際も、同様の動作を行う。またプロセッサ２３０は、メモリチップ１００を管理するための様々な処理（ウェアレベリング等）を実行する。
メモリインターフェース回路２５０は、メモリバスを介してメモリチップ１００と接続され、メモリチップ１００との通信を管理する。そしてメモリインターフェース回路２５０は、プロセッサ２３０から受信した命令に基づき、種々の信号をメモリチップ１００へ送信し、またメモリチップ１００から種々の信号を受信する。バッファメモリ２４０は、メモリチップ１００への書き込みデータやメモリチップ１００からの読み出しデータを一時的に保持する。
内蔵メモリ２２０は、例えばＤＲＡＭやＳＲＡＭ等の半導体メモリであり、プロセッサ２３０の作業領域として使用される。そして内蔵メモリ２２０は、メモリチップ１００を管理するためのファームウェアや、後述するシフトテーブル、履歴テーブル、フラグテーブル等の、各種の管理テーブル等を保持する。
ＥＣＣ回路２６０は、メモリチップ１００に記憶されるデータに関する誤り検出及び誤り訂正処理を行う。すなわちＥＣＣ回路２６０は、データの書き込み時には誤り訂正符号を生成して、これを書き込みデータに付与し、データの読み出し時にはこれを復号する。
（メモリチップ１００の構成）
図１に示すようにメモリチップ１００は、メモリセルアレイ１１０、ロウデコーダ１２０、ドライバ回路１３０、センスアンプ１４０、アドレスレジスタ１５０、コマンドレジスタ１６０、及びシーケンサ１７０を備える。
メモリセルアレイ１１０は、ロウ（ワード線）及びカラム（ビット線）に対応付けられた複数の不揮発性のメモリセルを含む複数のブロックＢＬＫを備えている。図１では一例として４つのブロックＢＬＫ０～ＢＬＫ３が図示されている。そしてメモリセルアレイ１１０は、コントローラ２００から与えられたデータを記憶する。
ロウデコーダ１２０は、アドレスレジスタ１５０内のブロックアドレスＢＡに基づいてブロックＢＬＫ０～ＢＬＫ３のいずれかを選択し、更に選択したブロックＢＬＫにおけるワード線方向を選択する。
ドライバ回路１３０は、アドレスレジスタ１５０内のページアドレスＰＡに基づいて、選択されたブロックＢＬＫに対して、ロウデコーダ１２０を介して電圧を供給する。ドライバ回路１３０は、例えばソース線ドライバ等も含む。
センスアンプ１４０は、ビット線ＢＬ毎に設けられるセンスアンプモジュールＳＡを備え、データの読み出し時には、メモリセルアレイ１１０から読み出されたデータをセンスし、必要な演算を行う。そして、このデータＤＡＴをコントローラ２００に出力する。データの書き込み時には、コントローラ２００から受信した書き込みデータＤＡＴを、メモリセルアレイ１１０に転送する。
アドレスレジスタ１５０は、コントローラ２００から受信したアドレスＡＤＤを保持する。このアドレスＡＤＤには、前述のブロックアドレスＢＡとページアドレスＰＡとが含まれる。コマンドレジスタ１６０は、コントローラ２００から受信したコマンドＣＭＤを保持する。シーケンサ１７０は、コマンドレジスタ１６０に保持されたコマンドＣＭＤに基づき、メモリチップ１００全体の動作を制御する。
（メモリセルアレイ１１０の回路構成）
図２に示すように、メモリセルアレイ１１０のブロックＢＬＫは例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。なお、ブロックＢＬＫ内のストリングユニットＳＵの個数は任意である。また各々のストリングユニットＳＵは、複数のメモリセルストリングＭＳを含む。
メモリセルストリングＭＳの各々は、例えばｎ＋１個のメモリセルＭＣ（ＭＣ０～ＭＣｎ）（但し、ｎは１以上の自然数）、及び選択トランジスタＳＴ１を含んでいる。以下、メモリセルＭＣ０～ＭＣｎのそれぞれを限定しない場合は、メモリセルＭＣと表記する。更に、メモリセルストリングＭＳの各々に含まれる選択トランジスタＳＴ１の個数は任意であり、少なくとも１個以上あればよい。
メモリセルＭＣは、記憶素子（抵抗変化記憶領域／抵抗変化層／抵抗変化素子）ＭＲ、及びセレクタＳＷを含む。記憶素子ＭＲの一例としては、合金型相転移素子(Ｇｅ2Ｓｂ2Ｔｅ5)が挙げられる。第１の実施の形態の記憶素子ＭＲは、結晶状態が変化することにより、低抵抗または高抵抗の状態になる。以下では、記憶素子ＭＲの結晶状態が変化することを「相変化」と呼び、記憶素子ＭＲが低抵抗状態（ＬＲＳ）にある場合を「セット状態」と記載、高抵抗状態（ＨＲＳ）にある場合を「リセット状態」と記載する。例えば、結晶状態が変化してアモルファスになると、高抵抗状態になる。結晶状態が変化して結晶化すると低抵抗状態となる。選択したメモリセルＭＣが、高抵抗状態（リセット）の時は、ビット線ＢＬの電位がゆっくり立ち下がり、低抵抗状態（セット）の時はビット線ＢＬの電位が急速に立ち下がる。また、第１の実施の形態でのセレクタＳＷは、半導体層、ゲート絶縁膜、及びゲート電極を含んでいる。メモリセルＭＣにおいて、記憶素子ＭＲ、及びセレクタＳＷは並列に接続されている。また、メモリセルストリングＭＳの各々に含まれるメモリセルＭＣの個数は、８個、３２個、４８個、６４個、９６個、または１２８個等であってもよく、その数は限定されるものではない。
（メモリセルＭＣが非選択である場合）
メモリセルＭＣが非選択である場合は、セレクタＳＷをオン状態（導通状態）にする。
図３は、実施の形態に係る抵抗変化型不揮発性メモリにおいて、セレクタＳＷがオン状態である場合のメモリセル内を流れる電流経路を示す回路図である。図３に示すように、セレクタＳＷがオン状態である場合、セレクタＳＷの半導体層に反転層又は蓄積層が出来るため、電流は反転層又は蓄積層を流れる。なお、記憶素子ＭＲの低抵抗状態における抵抗値は、セレクタＳＷのオン状態における半導体層の抵抗値よりも１０倍（一桁）以上高い。そのため、並列に接続された記憶素子ＭＲには電流が流れない。ところで、メモリセルＭＣにデータを記憶するのは、記憶素子ＭＲである。そのため、記憶素子ＭＲに電流が流れないということは、メモリセルは選択されないことを意味する。
（メモリセルＭＣが選択である場合）
また、メモリセルＭＣが選択である場合は、セレクタＳＷをオフ状態（非導通状態）にする。図４は、実施の形態に係る抵抗変化型不揮発性メモリにおいて、セレクタＳＷがオフ状態である場合のメモリセル内を流れる電流経路を示す回路図である。図４に示すように、セレクタＳＷがオフ状態である場合、セレクタＳＷの半導体層に反転層又は蓄積層ができない。また、記憶素子ＭＲの高抵抗状態における抵抗値は、セレクタＳＷのオフ状態における半導体層の抵抗値よりも１０倍（一桁）以上低い。そのため、電流は半導体層を流れず、並列に接続された記憶素子ＭＲに電流が流れる。記憶素子ＭＲに電流が流れるということは、メモリセルが選択されることを意味する。
各メモリセルストリングＭＳに含まれたメモリセルＭＣ０～ＭＣｎは、選択トランジスタＳＴ１とソース線ＳＬとの間に直列接続されている。同一のブロックＢＬＫに含まれた各メモリセルストリングＭＳのメモリセルＭＣ０の制御ゲート（複数の制御ゲート）は、ワード線ＷＬ０に共通に接続されている。同様に、同一のブロックＢＬＫに含まれた複数のメモリセルストリングＭＳのメモリセルＭＣ１～ＭＣｎの制御ゲートは、それぞれワード線ＷＬ１～ＷＬｎに共通に接続されている。以下、ワード線ＷＬ０～ＷＬｎのそれぞれを限定しない場合は、ワード線ＷＬと表記する。
尚、以下の説明では、それぞれのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルＭＣをセルユニット（ＣＵ）とする。そして、セルユニットが記憶する１ビットデータの集合のことを“ページ”と称する。従って、１つのメモリセルＭＣに２ビットデータが記憶される場合、セルユニットは、２ページ分のデータを記憶する。
ストリングユニットＳＵ内の複数の選択トランジスタＳＴ１のゲートは選択ゲート線ＳＧＤに共通に接続される。より具体的には、ストリングユニットＳＵ０内の複数の選択トランジスタＳＴ１のゲートは選択ゲート線ＳＧＤ０に共通に接続される。同様に、ストリングユニットＳＵ１内の複数の選択トランジスタＳＴ１のゲートは選択ゲート線ＳＧＤ１に共通に接続される。ストリングユニットＳＵ２、ＳＵ３においても同様である。以下、選択ゲート線ＳＧＤ（ＳＧＤ０、ＳＧＤ１、…）のそれぞれを限定しない場合は、選択ゲート線ＳＧＤと表記する。選択ゲート線ＳＧＤ、並びにワード線ＷＬの各々は、ロウデコーダ１２０によって独立に制御される。
また、メモリセルアレイ１１０内において同一列にあるメモリセルストリングＭＳの選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０～ＢＬｍ）（但しｍは１以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間でメモリセルストリングＭＳを共通に接続する。更に、複数のメモリセルＭＣｎのソースは、ソース線ＳＬに共通に接続されている。
つまりストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続されたメモリセルストリングＭＳを複数含む。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを複数含む。そしてメモリセルアレイ１１０は、ビット線ＢＬを共通にする複数のブロックＢＬＫを複数含む。
図５は、実施の形態に係る抵抗変化型不揮発性メモリにおいて、３次元に積層されたメモリピラーＭＰの断面構造の一例を示している。図５に示すように、メモリピラーＭＰは、例えば導電体層２２を含んでいる。
絶縁体層３５と導電体層（電位印加電極）２２とが交互に積層される。導電体層２２は、例えばＸーＹ平面に沿って広がった板状に形成される。例えば、積層された複数の導電体層２２は、それぞれワード線ＷＬｎ～ＷＬ０として使用される。導電体層２２は、例えばタングステン（Ｗ）を含んでいる。
メモリピラーＭＰは、Ｚ方向に沿って延伸する円柱形状であり、導電体層２２を貫通している。また、メモリピラーＭＰは、例えばコア部３０、抵抗変化層３１、半導体層３２、及び絶縁体層３３を含んでいる。ここで、半導体層３２の不純物濃度は、不均一であり半導体層３２には濃度分布が存在している。例えば、半導体層３２において絶縁体層３３に接する第１部分の不純物濃度は、半導体層３２において抵抗変化層３１に接する第２部分の不純物濃度の少なくとも１０倍以上である。
また、例えば、半導体層３２は、Ｚ方向に延伸し、抵抗変化層３１に接する第１半導体層３２Ｌと、Ｚ方向に延伸し、第１半導体層３２Ｌに接し、かつ絶縁体層３３と接し、第１半導体層３２Ｌよりも高濃度の不純物を有する第２半導体層３２Ｈとを備えている。ここで、第２半導体層３２Ｈの不純物濃度は、第１半導体層３２Ｌの不純物濃度の少なくとも１０倍以上である。
以下の説明において、半導体層３２は、主として半導体層３２Ｈ及び半導体層３２Ｌの積層構造として表示するが、特にこの構造には限定されない。半導体層３２の不純物濃度は、不均一であり半導体層３２には濃度分布が存在していれば良い。半導体層３２の様々な不純物濃度分布例は、図２３～２６の説明において詳述する。
具体的には、導電体層２２及び絶縁体層３５の積層構造を貫通したメモリホールＭＨが設けられる。メモリホールＭＨは、例えばＺ方向に延伸する円筒形状である。メモリホールＭＨの内部（内壁）に絶縁体層３３、半導体層３２、抵抗変化層３１、コア部３０、が順に設けられることにより、メモリピラーＭＰが構成される。具体的には、メモリピラーＭＰは、絶縁体層３３と、半導体層３２と、抵抗変化層３１とを備える。絶縁体層３３は、メモリホールＭＨの内壁を覆い、Ｚ方向に延伸する円筒形状を有する。半導体層３２は、絶縁体層３３の内壁を覆い、Ｚ方向に延伸する円筒形状を有する。抵抗変化層３１は、半導体層３２の内壁を覆い、Ｚ方向に延伸する円筒形状を有する。メモリホールＭＨの直径ＤMHは、図５に示すように表される。
ここで、コア部３０は、例えばＺ方向に延伸する円柱形状を有する。コア部３０には、例えば、ＳｉＯ2を適応可能である。また、ＳｉＯ2に比べて熱抵抗の高い材料を適応可能である。また、コア部３０には、真空若しくは不活性ガスを適用しても良い。
コア部３０を真空とする場合の真空度は、低真空（low vacuum）では、１０5Ｐａ～１０2Ｐａ、中真空（medium vacuum）では、１０2Ｐａ～１０-1Ｐａ、高真空（high vacuum）では、１０-1Ｐａ～１０-5Ｐａ、超高真空（ultra high vacuum）では、１０-5Ｐａ～１０-8Ｐａの範囲とすれば良い。
コア部３０を不活性ガスとする場合は、例えばヘリウム、ネオン、アルゴン、クリプトン、キセノン、ラドン、オガネソン等の希ガスや、窒素ガスを適用可能である。抵抗変化層３１は、コア部３０の側面（外周）を覆っている（コア部３０に接している）。抵抗変化層３１は、例えばＺ方向に延伸し、円筒形状に設けられる。コア部３０に、ＳｉＯ2に比べて熱抵抗の高い材料や、真空若しくは不活性ガスを適用することで、メモリ素子の抵抗変化層３１での発熱温度を上昇させることができる。
メモリピラーＭＰにおける半導体層３２は、抵抗変化層３１の側面（外周）を覆っている（抵抗変化層３１に接している）。メモリピラーＭＰにおける半導体層３２は、例えばＺ方向に延伸し、円筒形状に設けられる。
メモリセルＭＣの選択時に、セル電流は、半導体層３２に接する抵抗変化層３１の薄い領域を導通する。このため、抵抗変化層３１の厚さをコア部３０の直径に比べて十分に薄くしても良い。抵抗変化層３１の厚さをコア部３０の直径に比べて充分に薄くすることで、抵抗変化層３１を導通する電流密度を高く設定することができる。結果として、メモリ素子での発熱温度を上昇させることができ、発熱箇所の局在性を向上させ、隣接メモリセルへのディスターブ(データ破壊)を低減することも可能である。
絶縁体層３３は、半導体層３２の側面を覆っている。絶縁体層３３は、例えば円筒形状に設けられた部分を含んでいる。絶縁体層３３は、例えば酸化シリコン（ＳｉＯ2）等の絶縁体を含んでいる。また、導電体層２２は、メモリピラーＭＰにおける絶縁体層３３の側面の一部を覆う（絶縁体層３３に接する）。
（メモリセルアレイ１１０の構造）
以下に、実施の形態に係る抵抗変化型不揮発性メモリのメモリセルアレイ１１０の断面構造の一例について説明する。図６Ａは、実施の形態に係る抵抗変化型不揮発性メモリにおいて、メモリセルアレイ１１０の断面構造の一例を示している。図６Ｂは、図６Ａにおいて、領域６Ａ部分の拡大図である。図６Ａに示すように、メモリセルアレイ１１０は、例えば導電体層２１～２４を含んでいる。導電体層２１～２４は、半導体基板２０の上方に設けられる。
実施の形態に係る抵抗変化型不揮発性メモリは、図６Ａに示すように、コア部３０と、抵抗変化層３１と、半導体層３２と、絶縁体層３３と、導電体層（第１電位印加電極）２２と、を備えるメモリセルＭＣを備える。コア部３０は、半導体基板２０に直交するＺ方向に延伸する。抵抗変化層３１は、Ｚ方向に延伸し、コア部３０に接する。半導体層３２は、Ｚ方向に延伸し、抵抗変化層３１に接する。絶縁体層３３は、Ｚ方向に延伸し、半導体層３２に接する。導電体層（第１電位印加電極）２２は、Ｚ方向に直交するＸ方向に延伸し、絶縁体層３３に接する。ここで、半導体層３２の不純物濃度が不均一であり濃度分布が存在する。半導体層３２において絶縁体層３３に接する第１部分の不純物濃度は、半導体層３２において抵抗変化層３１に接する第２部分の不純物濃度の少なくとも１０倍以上である。
また、半導体層３２は、図６Ａ及び図６Ｂに示すように、第１半導体層３２Ｌと、第２半導体層３２Ｈとを備える。第１半導体層３２Ｌは、Ｚ方向に延伸し、抵抗変化層３１に接する。第２半導体層３２Ｈは、Ｚ方向に延伸し、第１半導体層３２Ｌに接し、かつ絶縁体層３３と接し、第１半導体層３２Ｌよりも高濃度の不純物を有する。第２半導体層３２Ｈの不純物濃度は、第１半導体層３２Ｌの不純物濃度の少なくとも１０倍以上である。
具体的には、半導体基板２０のＺ方向における上方に、絶縁体層を介して導電体層（電位印加電極）２１が設けられる。例えば半導体基板２０と導電体層２１との間の絶縁体層には、センスアンプ１４０等の回路が設けられても良い。導電体層２１は、例えばＸ―Ｙ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体層２１は、例えばシリコン（Ｓｉ）を含んでいる。
導電体層２１のＺ方向における上方に、絶縁体層３５と導電体層（電位印加電極）２２とが交互に積層される。導電体層２２は、例えばＸーＹ平面に沿って広がった板状に形成される。例えば、積層された複数の導電体層２２は、半導体基板２０側から順に、それぞれワード線ＷＬｎ～ＷＬ０として使用される。導電体層２２は、例えばタングステン（Ｗ）を含んでいる。
Ｚ方向における最上層の導電体層２２（ＷＬ０）の上方に、絶縁体層を介して例えば導電体層（電位印加電極）２３が積層される。導電体層２３は、Ｙ方向に延伸し、Ｘ方向において、後述するセレクトピラーＳＰごとに分断されている。分断された導電体層２３は、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３として使用される。導電体層２３は、例えばタングステンＷを含んでいる。
導電体層２３のＺ方向における上方に、導電体層（電位印加電極）２４が設けられる。例えば導電体層２４は、Ｘ方向に沿って延伸したライン状に形成され、ビット線ＢＬとして使用される。導電体層２４は、例えば銅（Ｃｕ）を含んでいる。
メモリピラーＭＰ上には、導電体層２３を貫通する円柱形状のセレクトピラーＳＰが設けられる。また、セレクトピラーＳＰは、例えば半導体層３２Ｈ、及び絶縁体層３３を含んでいる。具体的には、セレクトピラーＳＰは、導電体層２３を貫通し、底部がメモリピラーＭＰに達するＳＧＤホールＳＨが設けられ、ＳＧＤホールＳＨの内部に絶縁体層３３、半導体層３２Ｈが順に設けられる。なお、メモリホールＭＨとＳＧＤホールＳＨとの境界を含む層は、最上層の導電体層２２と導電体層２３との間の層に含まれている。メモリピラーＭＰのコア部３０、抵抗変化層３１、半導体層３２、及び絶縁体層３３の底部は、導電体層２１に接触している。
セレクトピラーＳＰにおける半導体層３２Ｈは、例えば円柱形状である。セレクトピラーＳＰの半導体層３２Ｈの底辺は、メモリピラーＭＰの半導体層３２、抵抗変化層３１、コア部３０に接触している。尚、セレクトピラーＳＰにおける半導体層は、半導体層３２Ｈとして形成されている。また、製造プロセスによっては、メモリピラーＭＰの半導体層３２と同様に第１半導体層３２Ｌと第２半導体層３２Ｈの積層構造を備えていても良い。
また、導電体層２３は、セレクトピラーＳＰにおける絶縁体層３３の側面の一部を覆う（絶縁体層３３に接する）。
次に、図７を用いて、導電体層２３の平面パターン構成について説明する。図７は、図６ＡのＡ１－Ａ１線に沿って切断した断面図である。図７に示すように、導電体層２３を貫通するＳＧＤホールＳＨ内に、絶縁体層３３と、半導体層３２Ｈと、が設けられている。そして、導電体層２３は、選択トランジスタＳＴ１のゲート線ＳＧＤ０～ＳＧＤ３として機能し、絶縁体層３３は、選択トランジスタＳＴ１のゲート絶縁膜として機能し、半導体層３２Ｈは、選択トランジスタＳＴ１の半導体層として機能する。この選択トランジスタＳＴ１を用いることで、１本のワード線毎にメモリピラーＭＰを選択することができる。選択トランジスタＳＴ１をオン状態にすることで、メモリピラーＭＰの抵抗変化層３１に接する半導体層３２Ｈに反転層又は蓄積層が形成され、反転層又は蓄積層を介して電流を流すことにより、メモリピラーＭＰを選択することができる。
次に、図８を用いて、Ｚ方向におけるメモリセルＭＣ間の平面パターン構成について説明する。図８は、図６ＡのＢ１－Ｂ１線に沿って切断した断面図である。図８に示すコア部３０、抵抗変化層３１、半導体層３２、及び絶縁体層３３は、Ｚ方向におけるメモリセルＭＣ間に相当し、電流は半導体層３２の中を流れる。図６Ａでは、半導体層３２は半導体層３２Ｈ及び半導体層３２Ｌの積層構造で示されているが、この構造に限定されない。
次に、図９及び図１０を用いて、導電体層２２の平面パターン構成について説明する。図９は、図６のＣ１－Ｃ１線に沿って切断した断面図である。図１０は、図９において、一つのメモリセルＭＣを抽出した平面図である。図１０に示すように、メモリセルＭＣは、板状のワード線ＷＬと、メモリピラーＭＰの交点に設けられる。具体的には図１０に示すように、導電体層２２を貫通し、直径ＤMHを有するメモリホールＭＨ内に、絶縁体層３３と、半導体層３２、抵抗変化層３１、コア部３０と、が設けられている。そして、導電体層２２は、メモリセルＭＣのセレクタＳＷのワード線ＷＬとして機能し、絶縁体層３３は、メモリセルＭＣのセレクタＳＷのゲート絶縁膜として機能し、半導体層３２は、メモリセルＭＣのセレクタＳＷの半導体層として機能する。抵抗変化層３１は、メモリセルＭＣの記憶素子ＭＲとして機能する。半導体層３２は、半導体層３２Ｈ及び半導体層３２Ｌの積層構造として表示するが、特にこの構造には限定されない。半導体層３２の不純物濃度は、不均一であり半導体層３２には濃度分布が存在していれば良い。
次に、図１１を用いて、導電体層２１の平面パターン構成について説明する。図１１は、図６のＤ１－Ｄ１線に沿って切断した断面図である。導電体層２１は、ビット線ＢＬから電流を流し込むために、一定の低電位に設定される。図１１に示すように導電体層２１（ソース線）は、導電体層２２（ワード線）と同様に板状を有する。
次に、図１２Ａ及び図１２Ｂを用いて、メモリセルアレイ１１０の断面構造の一例について説明する。図１２Ａは、図６Ａと直交する方向であって、図６ＡのＥ１－Ｅ１線に沿って切断した断面図である。また、図１２Ｂは、図１２Ａにおいて、領域１２Ａ部分の拡大図である。図６Ａ及び図１２Ａを併せて参照すると、メモリピラーＭＰは、コア部３０を中心に同心円状の形状をしていることが分かる。
（動作の概要）
実施の形態に係る抵抗変化型不揮発性メモリにおいて、メモリチップ１００の動作の概要について説明する。実施の形態に係る抵抗変化型不揮発性メモリにおいて、メモリチップ１００の読み出し動作及び書き込み動作は、ビット線ＢＬと、ソース線ＳＬと、の間に電流を流すことによって行う。
図１３及び図１４を用いて、読み出し動作または書き込み動作を行うメモリセルＭＣを選択する方法について説明する。図１３は、一つのメモリセルストリングＭＳを抜き出した回路図である。図１４は、一つのメモリセルストリングＭＳに対応するメモリピラーＭＰを抜き出した断面図である。尚、図１４は動作説明の図であることから、半導体層３２は、単に半導体層３２と表示し、半導体層３２Ｈ、半導体層３２Ｌ等の表示は省略している。
図１３及び図１４に示すように、選択したいメモリセルＭＣ（例えばＭＣ２）が属するメモリピラーＭＰに接する選択トランジスタＳＴ１のゲート線ＳＧＤに所定の電圧（正の電圧）を印加する。これにより、選択トランジスタＳＴ１の半導体層に反転層又は蓄積層が形成され、電流が導通可能な状態となる（オン状態）。これにより、ビット線ＢＬと、選択トランジスタＳＴ１と、選択トランジスタＳＴ１に接するメモリピラーＭＰの半導体層が導通される。更に、選択メモリセルＭＣ２に対応するワード線ＷＬ２は所定の電圧（負の電圧）とし、非選択メモリセルＭＣに対応するワード線ＷＬ０、ＷＬ１、ＷＬ３～ＷＬｎへは所定の電圧（正の電圧）を印加する。これにより、ビット線ＢＬとソース線ＳＬと間を流れる電流パスは、選択メモリセルＭＣ２においては、抵抗変化層３１（ＭＲ）を流れ、非選択のメモリセルＭＣ０、ＭＣ１、ＭＣ３～ＭＣｎにおいては、セレクタＳＷの半導体層３２を流れる。図１４に示すように、メモリピラーＭＰの中心部分にはコア部３０が設けられているので、選択メモリセルＭＣにおいて電流は、コア部３０を取り囲む抵抗変化層３１を流れる。このようにすることで、読み出し動作時、書き込み動作時、共に抵抗変化層３１を選択出来るようにする。実施の形態に係る抵抗変化型不揮発性メモリの動作を３次元ＮＡＮＤ型フラッシュメモリと比較した場合、より低電圧、かつより高速で動作できるようになる他、書き換え回数の制約も少なく、書き込み時間も短くて済む利点がある。なお、実施の形態に係る抵抗変化型不揮発性メモリでは、３次元ＮＡＮＤ型フラッシュメモリと異なる抵抗変化型メモリであり、動作において消去動作が存在しない。
また、書き込み動作、または読み出し動作は選択トランジスタＳＴ１をオン状態にして、ビット線ＢＬと、ソース線ＳＬと、の間に電流を流して行う。そのため、全メモリセルストリングＭＳを選択する必要は無く、１本の選択ゲート線に接続される任意のビット線単位（カラム単位）で選択を行うことができる。
書き込み動作、または読み出し動作を行いたくないメモリセルストリングＭＳに対しては、ソース線の電圧＝ビット線の電圧に設定しておけば、書き込み動作、または読み出し動作が行われることは無い。
また、３次元ＮＡＮＤ型フラッシュメモリのように、ブロックＢＬＫ単位で消去動作を行う必要もなく、選択トランジスタＳＴ１単位でセット／リセットの書き込み動作を行うことができる。
ワード線は積層方向（Ｚ方向）で任意のメモリセルＭＣを選択する。そのため、同一Ｘ－Ｙ平面における複数のメモリセルＭＣのゲート電極において、ワード線は共有化されていても良い。又ソース線も複数のメモリセルストリングＭＳで共有化して良い。特にビット線方向の隣接する複数のメモリセルストリングＭＳで共有化して良い。
例えば、ワード線ＷＬと、ソース線ＳＬはビット線方向とワード線方向に延びた板状の形状をしている場合を考える。メモリセルＭＣの選択は選択トランジスタＳＴ１をオン状態にした上に、ビット線ＢＬからソース線ＳＬに電流を流さなければ行われない。そのため、板状にワード線ＷＬと、ソース線ＳＬが選択されても、選択された選択トランジスタＳＴ１と選択されたビット線ＢＬ直下で選択されたワード線ＷＬに接するメモリセルＭＣだけが選択される。
前述した様に、ビット線ＢＬを介して電流を流すことでメモリセルＭＣの選択が行われる。そのため、シーケンサ１７０は、例えばビット線毎に同時に読み出し動作と書き込み動作を行う様に制御信号を出すことが出来るように構成されている。また、シーケンサ１７０は、ビット線毎に同時にリセット書き込みとセット書き込みを行う様に制御信号を出すことも出来る。
（動作波形のタイミングチャート）
図１５は、実施の形態に係る抵抗変化型不揮発性メモリの動作波形のタイミングチャートである。上述したように、実施の形態に係る抵抗変化型不揮発性メモリのメモリチップ１００では、まず選択メモリセルＭＣのセレクタＳＷがオフ状態、非選択メモリセルＭＣのセレクタＳＷがオン状態となるような電圧をワード線ＷＬに印加する。続いて、メモリチップ１００は選択メモリセルＭＣに対応する選択トランジスタがオンするような電圧をゲート線ＳＧＤに印加し、ビット線ＢＬと、選択メモリセルが属するメモリピラーＭＰが導通状態となる。こうして電流は、非選択メモリセルにおいては、セレクタＳＷの半導体層３２内を流れ、選択メモリセルにおいては、抵抗変化層３１（記憶素子ＭＲ）を流れる。
図１５を用いて、実施の形態に係る抵抗変化型不揮発性メモリのメモリチップ１００の動作波形について説明する。
（読み出し動作）
まずは、読み出し動作の場合について説明する。時刻Ｔ０において、シーケンサ１７０は、非選択ビット線ＢＬ、ソース線の電圧をＬレベルに維持し、非選択ワード線ＷＬをＨレベル（Ｌ＜Ｈ）から立ち下げ始め、時刻Ｔ１以降において、選択ワード線の電圧をＬレベルに維持する。
続いて、シーケンサ１７０は、選択メモリセルＭＣに対応する選択トランジスタのゲート線ＳＧＤの電圧を、ＬレベルからＨレベルに上げる。なお、非選択ワード線ＷＬの電位はＨレベルに維持されるので、非選択メモリセルＭＣにおいては、セレクタＳＷがオン状態で維持される。
そして、シーケンサ１７０は、ビット線ＢＬの電圧を上げた後にフローティング状態にする。これにより、選択したメモリセルＭＣが、高抵抗状態（リセット）の時は、ビット線ＢＬの電位がゆっくり立ち下がり（時刻Ｔ３まで電位が略維持される）、低抵抗状態（セット）の時はビット線ＢＬの電位が急速に立ち下がる。ビット線ＢＬに電圧を印加して一定時間後のビット線ＢＬの電位の「Ｈレベル／Ｌレベル」を、センスアンプ１４０にてセンスして読み出し動作とする。
（書き込み動作）
次に、書き込み動作の場合について説明する。時刻Ｔ０における動作については、読み出し動作と同様である。書き込み動作の際は、シーケンサ１７０は時刻Ｔ１にビット線ＢＬに書き込み用のパルス（電圧）を印加し、時刻Ｔ２にて急速に立ち下げると、高抵抗なリセット状態の書き込みとなる。また、シーケンサ１７０は時刻Ｔ１にビット線ＢＬに書き込み用のパルス（電圧）を印加して、時刻Ｔ２にてゆっくり立ち下げると、低抵抗なセット状態の書き込みとなる。なお、この時、非選択のビット線ＢＬはソース線ＳＬ電圧と同一（例えばＬレベル） に保つ。メモリセルＭＣはビット線ＢＬに電圧を印加することで選択される。もしも非選択のビット線ＢＬの電位が上げられると、誤選択となってしまい、誤書き込みとなってしまう。読み書きしたいビット線ＢＬに対して選択的に電圧を印加すれば良い。
図１６Ａは、抵抗変化型不揮発性メモリにおいて、ワード線ＷＬi+1に接続される非選択セルのＭＯＳトランジスタを流れる電流経路を示す図である。また、図１６Ｂは、抵抗変化型不揮発性メモリにおいて、ワード線ＷＬiに接続される選択セルの抵抗変化素子ＭＲを流れる電流経路を示す図である。
（比較例）
図１７は、比較例に係る抵抗変化型不揮発性メモリとして、半導体層３２Ｈが高不純物濃度を有する場合のワード線ＷＬiに接続される選択セル近傍の空乏層ＤＬＳの広がりと、Ｒｅｓｅｔ状態とＳｅｔ状態の導通電流の様子を示す図である。
ワード線ＷＬi+1及びワード線ＷＬi-1に接続される隣接セルは非選択セルである。図１７の領域１６Ａで表される非選択セルでは、Ｒｅｓｅｔ状態及びＳｅｔ状態共に電流は、半導体層３２Ｈを導通する。回路的には図１６Ａに示す通りである。一方、図１７の領域１６Ｂで表される選択セルでは、Ｒｅｓｅｔ状態及びＳｅｔ状態共に電流は、抵抗変化層３１を導通する。回路的には図１６Ｂに示す通りである。
半導体層３２Ｈが高不純物濃度を有する場合、半導体層３２Ｈは空乏化され難いため、図１７に示すように、Ｒｅｓｅｔ状態及びＳｅｔ状態共に、ワード線ＷＬiに接続される選択セル近傍の空乏層ＤＬＳの広がりは小さい。このため、Ｒｅｓｅｔ状態及びＳｅｔ状態共に抵抗変化層３１を導通する電流の領域は小さい。したがって、半導体層３２Ｈが高不純物濃度を有する場合のＲｅａｄ電流比の値は小さい。ここで、Ｒｅａｄ電流比は、Ｓｅｔ状態とＲｅｓｅｔ状態で導通する電流の比で定義される。Ｓｅｔ状態では抵抗変化層３１は結晶化され、電気伝導率が高い。一方、Ｒｅｓｅｔ状態では抵抗変化層３１はアモルファス化されており、電気伝導率が低い。Ｒｅｓｅｔ状態及びＳｅｔ状態共に抵抗変化層３１を導通する電流の領域が小さいため、Ｒｅａｄ電流比の値は小さい。
半導体層３２Ｈが高不純物濃度を有する場合、ワード線ＷＬi選択時に半導体層３２Ｈに広がる空乏層ＤＬＳが狭いので、抵抗変化層３１を導通する電流の領域が小さくなり、このため、Ｒｅａｄ電流比が小さい。もう１つの見方として半導体層３２Ｈが高不純物濃度を有する場合、半導体層３２Ｈのオフリークが大きく、Ｓｅｔ状態でもＲｅｓｅｔ状態でも電流が余計に流れてしまいＲｅａｄ電流比が低下する効果もある。
半導体層３２Ｈが高不純物濃度を有する場合、ワード線ＷＬi選択時に半導体層３２Ｈに広がる空乏層ＤＬＳが狭いので、空乏化されていない半導体層３２Ｈ中を導通するオフリーク電流が大きくなる。このオフリーク電流は、抵抗変化層３１を導通する電流と並列に導通することになり、Ｓｅｔ状態でもＲｅｓｅｔ状態でも電流が余計に流れてしまいＲｅａｄ電流比が低下する。
図１８は、比較例に係る抵抗変化型不揮発性メモリとして、半導体層３２Ｌが低不純物濃度を有する場合のワード線ＷＬiに接続される選択セル近傍の空乏層ＤＬＬの広がりと、Ｒｅｓｅｔ状態とＳｅｔ状態の導通電流の様子を示す図である。
ワード線ＷＬi+1及びワード線ＷＬi-1に接続される隣接セルは非選択セルである。図１８の領域１６Ａで表される非選択セルでは、Ｒｅｓｅｔ状態及びＳｅｔ状態共に電流は、半導体層３２Ｌを導通する。回路的には図１６Ａに示す通りである。一方、図１８の領域１６Ｂで表される選択セルでは、Ｒｅｓｅｔ状態及びＳｅｔ状態共に電流は、抵抗変化層３１を導通する。回路的には図１６Ｂに示す通りである。
半導体層３２Ｌが低不純物濃度を有する場合、半導体層３２Ｌは空乏化され易いため、図１８に示すように、Ｒｅｓｅｔ状態及びＳｅｔ状態共に、ワード線ＷＬiに接続される選択セル近傍の空乏層ＤＬＬの広がりは大きい。このため、Ｒｅｓｅｔ状態及びＳｅｔ状態共に抵抗変化層３１を導通する電流の領域は大きい。したがって、半導体層３２Ｌが低不純物濃度を有する場合のＲｅａｄ電流比の値は大きい。Ｓｅｔ状態では抵抗変化層３１は結晶化され、電気伝導率が高い。一方、Ｒｅｓｅｔ状態では抵抗変化層３１はアモルファス化されており、電気伝導率が低い。Ｒｅｓｅｔ状態及びＳｅｔ状態共に抵抗変化層３１を導通する電流の領域が大きいため、Ｒｅａｄ電流比の値は大きくなる。一方、半導体層３２Ｌが低不純物濃度を有する場合、選択セル部分以外の半導体層３２Ｌの領域が高抵抗化されるため、抵抗変化層３１への書き込みに必要なビット線ＢＬ電圧が増加する。
半導体層３２Ｌが低不純物濃度を有する場合、ワード線ＷＬi選択時に半導体層３２Ｌに広がる空乏層ＤＬＬが広くなるので、抵抗変化層３１を導通する電流の領域が大きくなる。このため、Ｒｅａｄ電流比が大きくなる。ワード線ＷＬi選択時に半導体層３２Ｌに広がる空乏層ＤＬＬが広いので、空乏化されていない半導体層３２Ｈ中を導通するオフリーク電流が低減する。Ｓｅｔ状態でもＲｅｓｅｔ状態でもＲｅａｄ電流比が向上する効果もある。
半導体層３２Ｌが低不純物濃度を有する場合、選択セルでは、電気伝導率が高い抵抗変化層３１（結晶）を導通するが、選択セル以外の領域では、高抵抗化された半導体層３２Ｌ中を導通するため、抵抗変化層３１への書き込みに必要なビット線ＢＬ電圧が増加する。抵抗変化層３１への書き込みに必要な電圧を供給するために、ビット線ＢＬ電圧が増加する。
結果として、半導体層３２Ｌが低不純物濃度を有する場合、Ｒｅａｄ電流比は向上するものの、抵抗変化層３１への書き込みに必要なビット線ＢＬ電圧が増加する。
図１９は、実施の形態に係る抵抗変化型不揮発性メモリにおいて、ワード線ＷＬiに接続される選択セル近傍の空乏層ＤＬＬの広がりと、Ｒｅｓｅｔ状態とＳｅｔ状態の導通電流の様子を示す図である。
半導体層３２は、図１９に示すように、抵抗変化層３１に接する第１半導体層３２Ｌと、第１半導体層３２Ｌに接し、かつ絶縁体層３３と接し、第１半導体層３２Ｌよりも高濃度の不純物を有する第２半導体層３２Ｈとを備える。第２半導体層３２Ｈの不純物濃度は、第１半導体層３２Ｌの不純物濃度の少なくとも１０倍以上である。また、半導体層３２の不純物濃度が不均一であり濃度分布が存在し、半導体層３２において絶縁体層３３に接する第１部分の不純物濃度は、半導体層３２において抵抗変化層３１に接する第２部分の不純物濃度の少なくとも１０倍以上であっても良い。ここでは、半導体層３２は、図１９に示すように、第１半導体層３２Ｌと、第２半導体層３２Ｈの２層構造を例として説明する。
ワード線ＷＬi+1及びワード線ＷＬi-1に接続される隣接セルは非選択セルである。図１９の領域１６Ａで表される非選択セルでは、Ｒｅｓｅｔ状態及びＳｅｔ状態共に電流は、主として半導体層３２Ｈを導通する。回路的には図１６Ａに示す通りである。一方、図１９の領域１６Ｂで表される選択セルでは、Ｒｅｓｅｔ状態及びＳｅｔ状態共に電流は、抵抗変化層３１を導通する。回路的には図１６Ｂに示す通りである。
半導体層３２が半導体層３２Ｌと半導体層３２Ｈの積層構造を有する場合、半導体層３２Ｌは空乏化され易いため、図１９に示すように、Ｒｅｓｅｔ状態及びＳｅｔ状態共に、ワード線ＷＬiに接続される選択セル近傍の空乏層ＤＬＬの広がりは大きい。このため、Ｒｅｓｅｔ状態及びＳｅｔ状態共に抵抗変化層３１を導通する電流の領域は大きい。したがって、半導体層３２が半導体層３２Ｌと半導体層３２Ｈの積層構造を有する場合のＲｅａｄ電流比の値は大きい。Ｓｅｔ状態では抵抗変化層３１は結晶化され、電気伝導率が高い。一方、Ｒｅｓｅｔ状態では抵抗変化層３１はアモルファス化されており、電気伝導率が低い。Ｒｅｓｅｔ状態及びＳｅｔ状態共に抵抗変化層３１を導通する電流の領域が大きいため、Ｒｅａｄ電流比の値は大きくなる。尚、図１９では半導体層３２が高純物濃度を有する場合に広がる空乏層ＤＬＳも比較のために示されている。
半導体層３２が半導体層３２Ｌと半導体層３２Ｈの積層構造を有する場合、ワード線ＷＬi選択時に半導体層３２Ｌに広がる空乏層ＤＬＬが広いので、空乏化されていない半導体層３２Ｌ中を導通するオフリーク電流が低減する。Ｓｅｔ状態でもＲｅｓｅｔ状態でもＲｅａｄ電流比が向上する効果もある。
半導体層３２が半導体層３２Ｌと半導体層３２Ｈの積層構造を有する場合、選択セル部分以外の半導体層３２Ｈの領域が低抵抗化されるため、抵抗変化層３１への書き込みに必要なビット線ＢＬ電圧が低下する。選択セルでは、電気伝導率が高い抵抗変化層３１（結晶）を導通するが、選択セル以外の領域では、低抵抗化された半導体層３２Ｈ中を導通するため、抵抗変化層３１への書き込みに必要なビット線ＢＬ電圧を低く抑制可能である。したがって、実施の形態に係る抵抗変化型不揮発性メモリにおいては抵抗変化層３１への書き込みに必要な電圧を供給するためのビット線ＢＬ電圧を低減化可能である。結果として、半導体層３２が半導体層３２Ｌと半導体層３２Ｈの積層構造を有する場合、Ｒｅａｄ電流比は向上し、抵抗変化層３１への書き込みに必要なビット線ＢＬ電圧が低減化可能である。
ここで、Ｒｅａｄ電流比を向上するための半導体層３２Ｌと半導体層３２Ｈの濃度比は、少なくとも１０倍以上が好ましい。また、前述のように、半導体層３２の不純物濃度が不均一であり濃度分布が存在する。半導体層３２において絶縁体層３３に接する第１部分の不純物濃度は、半導体層３２において抵抗変化層３１に接する第２部分の不純物濃度の少なくとも１０倍もしくは１００倍以上であっても良い。
（隣接セルの発熱量の抑制）
半導体層の不純物濃度と発熱量には反比例の関係がある。半導体層が低不純物濃度を有する場合、隣接セルの半導体層は高抵抗となり、隣接セルの抵抗変化層内の発熱量が大きくなって、隣接セル温度が増大する。一方、半導体層が高不純物濃度を有する場合、隣接セルの半導体層が低抵抗であるため、隣接セルの抵抗変化層内の発熱が低く抑制されて、隣接セル温度は低くなる。
図２０は、実施の形態に係る抵抗変化型不揮発性メモリにおいて、ワード線ＷＬiに接続される選択セル近傍の抵抗変化層３１内の発熱領域ＴAiと、隣接するワード線ＷＬi+1、ＷＬi-1に接続される非選択セル近傍の半導体層３２内の発熱領域ＴAi+1、ＴAi-1の様子を模式的に示す図である。発熱領域ＴAi、ＴAi+1、ＴAi-1は、矩形形状で表されているが、相互の相対的な広がりを模式的に表している。発熱領域ＴAi、ＴAi+1、ＴAi-1は、この広がり形状に限定されない。円形、楕円形、長円形等、他の形状で表現しても良い。
半導体層３２が半導体層３２Ｌと半導体層３２Ｈの積層構造を有する場合、半導体層３２Ｈにより隣接セルの半導体層３２は低抵抗化される。このため、半導体層３２Ｌのみの構造の発熱領域ＴAi+1、ＴAi-1の発熱量よりも半導体層３２Ｌと半導体層３２Ｈの積層構造の発熱領域ＴAi+1、ＴAi-1の発熱量の方が小さくなる。この結果、半導体層３２Ｌのみの構造よりも半導体層３２Ｌと半導体層３２Ｈの積層構造の方が、抵抗変化層３１内の隣接セル温度は低くなる。
（シミュレーション）
デバイスシミュレーション（熱シミュレーション）を用いて実施の形態に係る抵抗変化型不揮発性メモリを解析した結果を以下に説明する。
（Ｒｅａｄ電流比と書き込み時のビット線ＢＬ電圧の関係）
図２１は、実施の形態に係る抵抗変化型不揮発性メモリにおいて、Ｒｅａｄ電流比（Ｓｅｔ状態とＲｅｓｅｔ状態で流れる電流の比）と書き込み時のビット線ＢＬ電圧の関係のシミュレーション結果を示す。ここで、ＰＩは、実施の形態に係る抵抗変化型不揮発性メモリに対応し、ＨＤＳは、比較例に係る抵抗変化型不揮発性メモリとして、半導体層が高不純物濃度を有する場合に対応し、ＬＤＳは、比較例に係る抵抗変化型不揮発性メモリとして、半導体層が低不純物濃度を有する場合に対応する。
Ｒｅａｄ電流比と書き込み時のビット線ＢＬ電圧の関係のシミュレーション結果より、図２１に示すように、Ｒｅａｄ電流比と書き込み時のビット線ＢＬ電圧は、トレードオフの関係を示すことがわかる。実施の形態に係る抵抗変化型不揮発性メモリ（ＰＩ）では、半導体層が高不純物濃度を有する比較例（ＨＤＳ）よりもＲｅａｄ電流比が向上する。また、実施の形態に係る抵抗変化型不揮発性メモリ（ＰＩ）では、半導体層が低不純物濃度を有する比較例（ＬＤＳ）よりも書き込み時のビット線ＢＬ電圧を低電圧化可能である。実施の形態に係る抵抗変化型不揮発性メモリ（ＰＩ）では、抵抗変化層３１に接する内側を低不純物濃度の半導体層３２Ｌで構成し、第１絶縁体層３３に接する外側を高不純物濃度の半導体層３２Ｈで構成している。実施の形態に係る抵抗変化型不揮発性メモリ（ＰＩ）では、Ｒｅａｄ電流比と書き込み時のビット線ＢＬ電圧のトレードオフ関係を低減することが可能である。
（隣接セル温度の抑制）
図２２は、実施の形態に係る抵抗変化型不揮発性メモリにおいて、特定のＰｅａｋ温度において、隣接セル温度を算出したシミュレーション結果を示す。ここで、図２１と同様に、ＰＩは、実施の形態に係る抵抗変化型不揮発性メモリに対応し、ＨＤＳは、半導体層が高不純物濃度を有する比較例に対応し、ＬＤＳは、半導体層が低不純物濃度を有する比較例に対応する。特定のセルのＰｅａｋ温度が上昇すれば、隣接セル温度も上昇するが、特定のセルのＰｅａｋ温度が上昇しても隣接セル温度の増大幅を抑制可能であることが望ましい。比較例（ＬＤＳ）の場合、隣接セルの半導体層３２Ｌの抵抗が高く、発熱が大きい。このため、隣接セル温度が大きくなる。比較例（ＨＤＳ）の場合、隣接セルの半導体層３２Ｈの抵抗が低く、発熱が小さい。このため、隣接セル温度が低くなる。
実施の形態に係る抵抗変化型不揮発性メモリ（ＰＩ）では、絶縁体層３３に接する半導体層３２Ｈを高不純物濃度にすることにより隣接セルの半導体層３２Ｈを低抵抗化し、発熱を低減することができる。この結果、隣接セル温度の増大を抑制することができる。
（半導体層の不純物濃度分布）
図２３は、実施の形態に係る抵抗変化型不揮発性メモリにおいて、半導体層３２の不純物濃度が階段状の濃度分布を有する例である。半導体層３２の不純物濃度が階段分布である場合、濃度が異なる層が２層でも３層でもそれより多くてもよい。図２３の例では、抵抗変化層３１に接する半導体層３２１の不純物濃度がＮ１で表され、厚さはｔ３１Ａ－ｔ３１で表される。半導体層３２１に接する半導体層３２２の不純物濃度がＮ２で表され、厚さはｔ３１Ｂ－ｔ３１Ａで表される。更に、半導体層３２２に接する半導体層３２３の不純物濃度がＮ３で表され、厚さはｔ３３－ｔ３１Ｂで表される。ここで、半導体層３２３は、第１絶縁体層３３に接する半導体層３２である。第１絶縁体層３３の厚さはｔ３５－ｔ３３で表される。多段構造で半導体層３２を成膜するとアニールによる不純物拡散の後に高不純物濃度の半導体層３２３、低不純物濃度の半導体層３２１の厚さを調整することができる。
図２４は、実施の形態に係る抵抗変化型不揮発性メモリにおいて、半導体層３２の不純物濃度が第１絶縁体層３３側から抵抗変化層３１側に向けてなだらかに低減する濃度分布を有する例を示す。図２４の例では、半導体層３２の厚さはｔ３３－ｔ３１で表される。不純物拡散が起こるとなだらかな分布になる。所望の不純物濃度の半導体層がプロセス上成膜出来ないときに、成膜可能な条件の半導体層を組み合わせて構造を作製し、アニールなど不純物拡散の後に所望の濃度に近い半導体層を実現できる。実施の形態に係る抵抗変化型不揮発性メモリにおいて、半導体層３２の不純物濃度は、均一分布となだらかに増減する分布が混在していても良い。
図２５は、実施の形態に係る抵抗変化型不揮発性メモリにおいて、半導体層３２の不純物濃度が第１絶縁体層３３側が均一で、抵抗変化層３１側はなだらかに低減する濃度分布を有する例である。図２５の例では、抵抗変化層３１に接する半導体層３２の不純物濃度がＮ６で表され、第１絶縁体層３３に接する半導体層３２の不純物濃度がＮ７で表されている。半導体層３２の厚さｔ３１１～ｔ３３の範囲では半導体層３２の不純物濃度がＮ７で略均一であり、半導体層３２の厚さｔ３１１～ｔ３１の範囲で半導体層３２の不純物濃度がＮ７からＮ６へ抵抗変化層３１側はなだらかに低減する濃度分布を有する。
第１絶縁体層３３側の半導体層３２の不純物濃度を出来るだけ高濃度にしたい場合は、第１絶縁体層３３側の半導体層３２は高濃度で均一であることが好ましい。例えば固溶限まで半導体層３２をドープすることで作成可能である。ここで、半導体層３２をシリコンで形成する場合、Ｎ型を形成する不純物としては、ＰやＡｓを適用可能である。
図２６は、実施の形態に係る抵抗変化型不揮発性メモリにおいて、半導体層３２の不純物濃度が抵抗変化層３１側が略均一で、第１絶縁体層３３側はなだらかに増加する濃度分布を有する例である。図２６の例では、第１絶縁体層３３に接する半導体層３２の不純物濃度がＮ９で表され、第１絶縁体層３３に接する半導体層３２の不純物濃度がＮ８で表されている。半導体層３２の厚さｔ３１～ｔ３３の範囲では半導体層３２の不純物濃度がＮ８で略均一である。半導体層３２の厚さｔ３１～ｔ３１２の範囲で半導体層３２の不純物濃度が略均一である。半導体層３２の厚さｔ３１２～ｔ３１３の範囲で半導体層３２の不純物濃度が急峻に増加し、半導体層３２の厚さｔ３１３～ｔ３３の範囲で半導体層３２の不純物濃度がなだらかに増大する濃度分布を有する。
例えば、抵抗変化層３１／半導体層３２界面付近の半導体層３２を出来るだけ低濃度にしたい場合、抵抗変化層３１側は低濃度で均一であることが好ましい。このような構造は例えば以下の様にして作成する。すなわち、半導体層３２／第１絶縁体層３３界面に薄い高濃度半導体層３２（Ｎ９）を成膜して熱拡散させる。抵抗変化層３１／半導体層３２側は低濃度もしくはノンドープ半導体層３２を成膜する。高濃度半導体層３２（Ｎ９）からの不純物拡散が半導体層３２の膜中央付近（厚さｔ３１２）で止まるようにアニールを行えば作成可能である。また、例えば、熱拡散によって、半導体層３２／第１絶縁体層３３（Ｓｉ／ＳｉＯ2）界面において、ＰやＡｓなどのパイルアップ現象（偏析）での半導体層３２界面側の不純物濃度が高くなる不純物プロファイルを形成することも可能である。
（実施の形態の効果）
実施の形態によれば、読み出しマージン拡大し、低電圧駆動及び高速動作が可能で、かつ隣接セル温度の増大を抑制可能な３次元構造の抵抗変化型不揮発性メモリを提供することができる。また、発熱箇所の局在性を向上させ、隣接メモリセルへの熱ディスターブ(データ破壊)を低減することも可能である。
なお、実施の形態に係る抵抗変化型不揮発性メモリにおいて、メモリセルＭＣの記憶素子ＭＲは、具体的には、（Ｉ）上述の合金型相転移素子(Ｇｅ2Ｓｂ2Ｔｅ5)以外にも、（ＩＩ）界面型相転移素子としてのＧｅＴｅとＳｂ2Ｔｅ3の交互積層、（ＩＩＩ）界面型相転移素子としてのＧｅＴｅとＢｉＳｂＴｅの交互積層、（ＩＶ）ＧｅとＳｂとＴｅの交互積層、又はカルゴゲナイド材料、（Ｖ）抵抗変化膜としてのＴｉＯX、ＷＯX、ＨｆＯX、ＴａＯX等、（Ｖ）ＭＴＪ素子としてのＣｏＦｅ合金、ＮｉＦｅ合金等をいずれかを含む構成であって良い。また、Ｇｅ2Ｓｂ2Ｔｅ5よりもＧｅ組成比が高い材料であってもよい。組成比が異なるＧｅxＳｂyＴｅzの積層構造であってもよい。また、上記の交互積層には限定されない。
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリシステム
２０…半導体基板
２１、２２、２３、２４…導電体層
３０、３６…コア部
３１…抵抗変化層
３２…半導体層
３２Ｌ…第１半導体層
３２Ｈ…第２半導体層
３３、３５…絶縁体層
１００…メモリチップ
１１０…メモリセルアレイ
１２０…ロウデコーダ
１３０…ドライバ回路
１４０…センスアンプ
１５０…アドレスレジスタ
１６０…コマンドレジスタ
１７０…シーケンサ
２００…コントローラ
２１０…ホストインターフェース回路
２２０…内蔵メモリ
２３０…プロセッサ
２４０…バッファメモリ
２５０…メモリインターフェース回路
２６０…ＥＣＣ回路
３００…ホスト

Claims (16)

  1. 半導体基板に直交する第１方向に延伸するコア部と、
    前記第１方向に延伸し、前記コア部に接する抵抗変化層と、
    前記第１方向に延伸し、前記抵抗変化層に接する半導体層と、
    前記第１方向に延伸し、前記半導体層に接する第１絶縁体層と、
    前記第１方向に直交する第２方向に延伸し、前記第１絶縁体層に接する第１電位印加電極とを備えるメモリセルを備え、
    前記半導体層の不純物濃度が不均一であり濃度分布が存在し、
    前記半導体層において前記第１絶縁体層に接する第１部分の不純物濃度は、前記半導体層において前記抵抗変化層に接する第２部分の不純物濃度の少なくとも１０倍以上である、抵抗変化型不揮発性メモリ。
  2. 前記半導体層は、
    前記第１方向に延伸し、前記抵抗変化層に接する第１半導体層と、
    前記第１方向に延伸し、前記第１半導体層に接し、かつ前記第１絶縁体層と接し、前記第１半導体層よりも高濃度の不純物を有する第２半導体層と
    を備え、
    前記第２半導体層において前記第１絶縁体層に接する前記第１部分の不純物濃度は、前記第１半導体層において前記抵抗変化層に接する前記第２部分の不純物濃度の少なくとも１０倍以上である、請求項１に記載の抵抗変化型不揮発性メモリ。
  3. 前記半導体層は、前記第１絶縁体層に接する前記第１部分から前記抵抗変化層に接する前記第２部分にかけて不純物濃度が低下する分布を有する、請求項１に記載の抵抗変化型不揮発性メモリ。
  4. 前記半導体層は、前記第１絶縁体層に接する前記第１部分から前記抵抗変化層に接する前記第２部分にかけて不純物濃度が２層または３層以上の階段分布が存在する構造で、前記第１絶縁体層に接する前記第１部分から前記抵抗変化層に接する前記第２部分にかけて不純物濃度が低下する分布を有する、請求項１に記載の抵抗変化型不揮発性メモリ。
  5. 前記第２半導体層は、前記第１絶縁体層に接する前記第１部分の不純物濃度の均一な濃度分布を有し、前記第１半導体層は、前記第２半導体層に接する第３部分から前記抵抗変化層に接する前記第２部分にかけて不純物濃度が低下する分布を有する、請求項２に記載の抵抗変化型不揮発性メモリ。
  6. 前記第１半導体層は、前記抵抗変化層に接する前記第２部分の不純物濃度の均一な濃度分布を有し、前記第２半導体層は、前記第１半導体層に接する第４部分から前記第１絶縁体層に接する前記第２部分にかけて不純物濃度が増大する分布を有する、請求項２に記載の抵抗変化型不揮発性メモリ。
  7. 前記第１方向に延伸する前記半導体層と、
    前記第１方向に延伸し、前記半導体層に接する前記第１絶縁体層と、
    前記第２方向に延伸し、前記第１絶縁体層に接する第２電位印加電極とを備える第１選択トランジスタと、
    前記第１選択トランジスタ、及び複数の前記メモリセルを備え、複数の前記メモリセルは、前記第１方向に直列に接続され、第１端部に設けられる前記メモリセルの一端に前記第１選択トランジスタが接続され、第２端部に設けられる前記メモリセルの一端に第３電位印加電極が接続されるメモリセルストリングと
    を更に備える、請求項１に記載の抵抗変化型不揮発性メモリ。
  8. 半導体基板に直交する第１方向に延伸するコア部と、
    前記第１方向に延伸し、前記コア部の外周を覆う円筒形状の抵抗変化層と、
    前記第１方向に延伸し、前記抵抗変化層の外周を覆う半導体層と、
    前記第１方向に延伸し、前記半導体層の外周を覆う第１絶縁体層と、
    前記第１方向に直交する第２方向に延伸し、前記第１絶縁体層の外周の一部を覆う第１電位印加電極とを備えるメモリセルを備え、
    前記半導体層の不純物濃度が不均一であり濃度分布が存在し、
    前記半導体層において前記第１絶縁体層に接する第１部分の不純物濃度は、前記半導体層において前記抵抗変化層に接する第２部分の不純物濃度の少なくとも１０倍以上である、抵抗変化型不揮発性メモリ。
  9. 前記半導体層は、
    前記第１方向に延伸し、前記抵抗変化層に接する第１半導体層と、
    前記第１方向に延伸し、前記第１半導体層に接し、かつ前記第１絶縁体層と接し、前記第１半導体層よりも高濃度の不純物を有する第２半導体層と
    を備え、
    前記第２半導体層において前記第１絶縁体層に接する前記第１部分の不純物濃度は、前記第１半導体層において前記抵抗変化層に接する前記第２部分の不純物濃度の少なくとも１０倍以上である、請求項８に記載の抵抗変化型不揮発性メモリ。
  10. 前記第１方向に延伸し、円柱形状又は円筒形状の半導体層と、
    前記第１方向に延伸し、前記半導体層の外周を覆う絶縁体層と、
    前記第２方向に延伸し、前記絶縁体層の外周を覆う第２電位印加電極、を備える第１選択トランジスタと、
    前記第１選択トランジスタ、及び複数の前記メモリセルを備え、複数の前記メモリセルは、前記第１方向に直列に接続され、第１端部に設けられる前記メモリセルの一端に前記第１選択トランジスタの一端が接続され、第２端部に設けられる前記メモリセルの一端に第３電位印加電極が接続されるメモリセルストリングと、
    を備える、請求項８に記載の抵抗変化型不揮発性メモリ。
  11. 前記第１電位印加電極の間には、更に前記第１絶縁体層に接する第３絶縁体層を備える、請求項８に記載の抵抗変化型不揮発性メモリ。
  12. 前記第１選択トランジスタの他端に接続され、前記第１方向と、前記第１方向に直交する第２方向と、に直交する第３方向に延伸する第４電位印加電極と、
    複数の前記第４電位印加電極のうち、一部の前記第４電位印加電極に対して、前記第４電位印加電極と前記第３電位印加電極の間に電圧を印可して選択的に読み出し動作、または書き込み動作を行うシーケンサと、
    を更に備える、請求項１０に記載の抵抗変化型不揮発性メモリ。
  13. 前記コア部は、熱抵抗の高い絶縁体、真空、若しくは不活性ガスのいずれかを有する、請求項８に記載の抵抗変化型不揮発性メモリ。
  14. 前記真空の真空度は、低真空、中真空、高真空、又は超高真空の何れかを備える、請求項１３に記載の抵抗変化型不揮発性メモリ。
  15. 前記不活性ガスは、希ガス若しくは窒素ガスを備える、請求項１３に記載の抵抗変化型不揮発性メモリ。
  16. 前記抵抗変化層は、相変化材料、超格子膜材料、磁性材料、又は抵抗変化材料で形成され、
    前記相変化材料は、カルコゲナイド系の材料を含み、
    前記超格子膜材料は、ＧｅＴｅ及びＳｂＴｅの積層構造を含み、
    前記磁性材料は、トンネル膜をフリー層とピン層とで挟んで構成され、
    前記抵抗変化材料は、ＮｉＯX，ＷＯX，ＴａＯX，ＴｉＯX，ＨｆＯX，ＺｎＯX，ＴｉＯＮ，Ａｇ－ＧｅＳｅ，Ｃｕ－ＧｅＳｅ，ＦｅＯX，ＧｅＯX，ＳＴＯから成る群から選択された少なくとも１つを含む、請求項１～１５のいずれか１項に記載の抵抗変化型不揮発性メモリ。
JP2022124826A 2022-08-04 2022-08-04 抵抗変化型不揮発性メモリ Pending JP2024021758A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2022124826A JP2024021758A (ja) 2022-08-04 2022-08-04 抵抗変化型不揮発性メモリ
US18/177,064 US20240049479A1 (en) 2022-08-04 2023-03-01 Variable resistance non-volatile memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2022124826A JP2024021758A (ja) 2022-08-04 2022-08-04 抵抗変化型不揮発性メモリ

Publications (1)

Publication Number Publication Date
JP2024021758A true JP2024021758A (ja) 2024-02-16

Family

ID=89769002

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022124826A Pending JP2024021758A (ja) 2022-08-04 2022-08-04 抵抗変化型不揮発性メモリ

Country Status (2)

Country Link
US (1) US20240049479A1 (ja)
JP (1) JP2024021758A (ja)

Also Published As

Publication number Publication date
US20240049479A1 (en) 2024-02-08

Similar Documents

Publication Publication Date Title
US11195830B2 (en) Memory devices
JP5826779B2 (ja) 不揮発性半導体記憶装置
JP5846124B2 (ja) 半導体記憶装置
US8233310B2 (en) Resistance-change memory
JP2012204399A (ja) 抵抗変化メモリ
US11417671B2 (en) Memory device including pass transistors in memory tiers
CN107885668B (zh) 包含具有不同垂直间距的多个选择线和控制线的存储器装置
JP2014192243A (ja) 半導体記憶装置
JP2015079869A (ja) メモリ装置、アクセス方法
US11468930B2 (en) Vertical decoder
Tamai et al. Design method of stacked type MRAM with NAND structured cell
US20220393106A1 (en) Semiconductor storage device
JP2024021758A (ja) 抵抗変化型不揮発性メモリ
US11152037B2 (en) Semiconductor memory device
US11972797B2 (en) Memory device
US11972798B2 (en) Variable resistance nonvolatile memory
US11742019B2 (en) Nonvolatile semiconductor memory device
JP2023127756A (ja) 抵抗変化型不揮発性メモリ
KR20240032934A (ko) 메모리 셀 스트링과 별도의 판독 및 기록 제어 게이트를 갖는 메모리 디바이스