JP2022135172A - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】一つの実施形態は、容易に高集積化できる不揮発性半導体記憶装置を提供することを目的とする。【解決手段】一つの実施形態によれば、不揮発性半導体記憶装置において、ストリングブロックは、ビット線とソース線との間に複数のローカルストリングブロックが直列に接続されるとともに、複数のローカルストリングブロックの間のそれぞれがローカルビット線で接続される。複数のローカルストリングブロックのうち、１つのローカルストリングブロックは、ブロック選択トランジスタを含み、残りのローカルストリングブロックは、ブロック選択トランジスタを含まない。ブロック選択トランジスタは、ゲート端子にブロック選択線が接続される。ビット線方向に隣接する２つのストリングブロックに接続される２つのワード線の信号は、共通した信号である。２つのストリングブロックに接続される２つのブロック選択線の信号は、互いに独立した信号である。【選択図】図６

Description

本実施形態は、不揮発性半導体記憶装置に関する。
トランジスタのソース及びドレインが抵抗変化素子の両端に接続されたメモリセルを複数含む不揮発性半導体記憶装置では、選択されたメモリセルのトランジスタをオフして抵抗変化素子に電流を流し、抵抗変化素子を高抵抗状態（リセット状態）又は低抵抗状態（セット状態）に変化させることで、メモリセルに情報が格納される。このとき、不揮発性半導体記憶装置を高集積化することが望まれる。
米国特許第５８９４４７号明細書
一つの実施形態は、容易に高集積化できる不揮発性半導体記憶装置を提供することを目的とする。
一つの実施形態によれば、セルアレイを有する不揮発性半導体記憶装置が提供される。セルアレイは、複数のストリングブロックの配列を含む。複数のストリングブロックのそれぞれは、一端がビット線に接続される。複数のストリングブロックは、ビット線方向に互い並ぶ。ストリングブロックは、ビット線とソース線との間に複数のローカルストリングブロックが直列に接続されるとともに、複数のローカルストリングブロックの間のそれぞれがローカルビット線で接続される。ローカルストリングブロックは、ビット線又はローカルビット線と他のローカルビット線との間に複数のローカルストリングが並列に接続される。ローカルストリングは、セルトランジスタと抵抗変化素子とを含むメモリセルが複数直列に接続される。セルトランジスタは、ゲート端子にワード線が接続される。抵抗変化素子は、セルトランジスタの両端に並列に接続される。ローカルストリングは、ストリング選択トランジスタがさらに直列に接続される。ストリング選択トランジスタは、ゲート端子がストリング選択線に接続される。複数のローカルストリングブロックのうち、１つのローカルストリングブロックは、ブロック選択トランジスタを含み、残りのローカルストリングブロックは、ブロック選択トランジスタを含まない。ブロック選択トランジスタは、ゲート端子にブロック選択線が接続される。ビット線方向に隣接する２つのストリングブロックに接続される２つのワード線の信号は、共通した信号である。２つのストリングブロックに接続される２つのブロック選択線の信号は、互いに独立した信号である。
第１の実施形態に係る不揮発性半導体記憶装置の概略構成を示す図。 第１の実施形態におけるストリングの構成を示す回路図。 第１の実施形態におけるメモリセルアレイの構成を示す斜視図。 第１の実施形態におけるメモリセルアレイの構成を示す断面図。 第１の実施形態におけるメモリセルの構成を示す断面図、平面図、及び回路図。 第１の実施形態におけるストリングブロック、ローカルビット線及びローカルストリングブロックの構成を示す回路図。 第１の実施形態におけるストリングブロック、ローカルビット線及びローカルストリングブロックの構成を示す断面図。 第１の実施形態におけるメモリセルアレイ及びロウデコーダのレイアウト構成を示す平面図。 第１の実施形態に係る不揮発性半導体記憶装置の動作を示す断面図。 第１の実施形態に係る不揮発性半導体記憶装置の動作を示す回路図。 第２の実施形態に係る不揮発性半導体記憶装置の動作を示す波形図。 第２の実施形態の変形例におけるセンスアンプの構成を示す回路図。 第３の実施形態におけるローカルストリング選択線及びドライバの接続構成を示す図。 第３の実施形態におけるワード線及びドライバの接続構成を示す図。 第３の実施形態におけるブロック選択線及びドライバの接続構成を示す図。 第４の実施形態におけるストリングブロックの構成を示す平面図。 第５の実施形態に係る不揮発性半導体記憶装置の動作を示す波形図。 第６の実施形態に係る不揮発性半導体記憶装置の構成を示す断面図。 第７の実施形態に係る不揮発性半導体記憶装置の構成を示す断面図。 第７の実施形態の変形例に係るブロック選択線及びブロック選択線ドライバの接続構成を示す図。
以下に添付図面を参照して、実施形態にかかる不揮発性半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１の実施形態）
第１の実施形態にかかる不揮発性半導体記憶装置は、トランジスタのソース及びドレインが抵抗変化素子の両端に接続されたメモリセルを複数含む。不揮発性半導体記憶装置では、選択されたメモリセルのトランジスタをオフして抵抗変化素子に電流を流し、抵抗変化素子を高抵抗状態（リセット状態）又は低抵抗状態（セット状態）に変化させることで、メモリセルに情報が格納される。不揮発性半導体記憶装置は、例えば、相変化材料（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍａｔｅｒｉａｌ）や、抵抗変化材料（Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｙ Ｍａｔｅｒｉａｌ）を用いた３次元方向にメモリセルを積層する不揮発性の半導体メモリである。
今日、半導体メモリは、大型コンピュータの主記憶から、パーソナルコンピュータＰＣ、家電製品、携帯電話等、至る所で利用されている。半導体メモリの種類としては、揮発性のＤＲＡＭ（ＤｙｎａｍｉｃＲＡＭ）、ＳＲＡＭ（ＳｔａｔｉｃＲＡＭ）、不揮発性のＭＲＯＭ（ＭａｓｋＲＯＭ）、ＮＡＮＤ型フラッシュ、ＮＯＲ型フラッシュ等のフラッシュＥＥＰＲＯＭ等が市場に出まわっている。ＤＲＡＭは揮発性メモリであるにも関らず、その低コスト性（ＳＲＡＭに比べてセル面積が１／４未満）、高速性（フラッシュＥＥＰＲＯＭより速い）の点で優れており、ＰＣ市場、携帯市場で大きなマーケットを有する。
一方、書き換え可能で電源を切ることが可能な不揮発性のフラッシュＥＥＰＲＯＭは、近年、携帯電話や、各種カード、ＳＳＤ等で市場が非常に大きくなりつつある。例えば、３次元フラッシュメモリは、コントロールゲート（ワード線）を積層後、穴を一括で形成してメモリセルを埋め込む為、コスト削減が可能になり、現在のマーケットの主流になっている。しかし、書き換え回数（ライト／イレーズ回数）が１０の４乗から３乗回程度しかなく、書き込む時間がマイクロ秒、ミリ秒程度必要で、しかも高い１２Ｖ～２２Ｖの電圧が必要で、微細化の点、性能の点で問題がある。
これに対して、新規メモリとして、近年、強誘電体メモリ（ＦｅＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）、相変化メモリ（ＰＣＭ）、抵抗変化メモリ（ＲｅＲＡＭ）等の開発が盛んである。この内、ＭＲＡＭ、ＰＣＭ、ＲｅＲＡＭは、メモリセルの情報記憶素子の抵抗を変化記憶することにより、情報を記憶する。磁気抵抗メモリ（ＭＲＡＭ）はこの抵抗変化率が２００％程度と小さい上、反磁界の問題があり、スケーリングが困難であるが、相変化メモリ（ＰＣＭ）、抵抗変化メモリ（ＲｅＲＡＭ）は抵抗値が２桁から５桁変化し、多値化が可能な点、記憶素子サイズ縮小により、書込み電流、読み出し電流が削減出来、高集積化に向く点等、ＮＯＲ型フラッシュ、ＮＡＮＤ型フラッシュの代替になる可能性がある。これらＰＲＡＭ，ＲＲＡＭ（登録商標）等の抵抗変化メモリは３次元積層して、ＮＡＮＤ型フラッシュ以上に低コスト化出来るポテンシャルをもつ。
しかしながら、これらを３次元積層する方式は、直行するワード線ＷＬとビット線ＢＬの交点の間にメモリセルを配置する方式であり、書き込み時、端子間に、電流を流して（電圧を印可して）、記憶素子の抵抗を高抵抗化（リセット動作）、低抵抗化（セット動作）させて情報を記憶する。選択セル以外に半分の電圧が印可される半選択が存在するため、記憶素子内で自己整流性機能を持たせたり、整流器、双方向整流器を記憶素子に直列接続するケースが多い。しかしながらワード線ＷＬ、ビット線ＢＬを一層づつ積層して加工することを繰り返すため、３次元化してもコストは高くなりやすい。
すなわち、抵抗変化型の不揮発性半導体記憶装置について、次の課題（ｉ）、（ｉｉ）が存在する。
（ｉ）３次元フラッシュメモリは、酸化膜及び犠牲膜を交互に連続成膜して一括穴加工を行うことで製造できるため、製造コストが容易に低減され得る。しかし、性能の点で抵抗変化型メモリ素子に劣る。例えば、絶縁膜をトンネルさせて電荷蓄積膜に電荷を蓄積させるため、書き込みの速度向上が困難であり、絶縁膜越しに電荷蓄積膜への電荷の蓄積の有無を検出するため、読み出しの速度向上が困難である。また、絶縁膜をトンネルさせて電荷蓄積膜に電荷を蓄積させるため、絶縁膜が疲労しやすく、使用可能回数が制限されやすい。
（ｉｉ）一方、性能が高い抵抗変化型メモリ素子、例えば相変化メモリＰＣＭは、ワード線、ビット線を交互に形成する。このため、連続成膜が適用しにくく、成膜回数に対する加工回数の頻度が高いため、製造コストが高くなりやすい。
上記課題（ｉ）、（ｉｉ）を解決するために、不揮発性半導体記憶装置においては、次のような構成（１）～（８）を採用可能である。
（１）不揮発性半導体記憶装置は、セルアレイを有する。セルアレイは、複数のストリングブロックの配列を含む。複数のストリングブロックのそれぞれは、一端がビット線に接続される。複数のストリングブロックは、ビット線方向に互い並ぶ。ストリングブロックは、ビット線とソース線との間に複数のローカルストリングブロックが直列に接続されるとともに、複数のローカルストリングブロックの間のそれぞれがローカルビット線で接続される。ローカルストリングブロックは、ビット線又はローカルビット線と他のローカルビット線との間に複数のローカルストリングが並列に接続される。ローカルストリングは、セルトランジスタと抵抗変化素子とを含むメモリセルが複数直列に接続される。セルトランジスタは、ゲート端子にワード線が接続される。抵抗変化素子は、セルトランジスタの両端に並列に接続される。ローカルストリングは、ストリング選択トランジスタがさらに直列に接続される。ストリング選択トランジスタは、ゲート端子がストリング選択線に接続される。複数のローカルストリングブロックのうち、１つのローカルストリングブロックは、ブロック選択トランジスタを含み、残りのローカルストリングブロックは、ブロック選択トランジスタを含まない。ブロック選択トランジスタは、ゲート端子にブロック選択線が接続される。ビット線方向に隣接する２つのストリングブロックに接続される２つのワード線の信号は、共通した信号である。２つのストリングブロックに接続される２つのブロック選択線の信号は、互いに独立した信号である。
（２）（１）の不揮発性半導体記憶装置において、同一のローカルストリングブロックに接続される複数のストリング選択線の信号は、互いに独立した信号である。ビット線方向に隣接する２つのローカルストリングブロックに接続される２つのストリング選択線の信号は、共通した信号である。
（３）（１）の不揮発性半導体記憶装置において、２つのストリング選択線は、セルアレイ端で、同一配線に接続され、同一駆動回路で駆動される。
（４）（１）の不揮発性半導体記憶装置において、ブロック選択トランジスタを含む１つのローカルストリングブロックは、複数のローカルストリングブロックのうちビット線の側のローカルストリングブロックである、あるいは、複数のローカルストリングブロックのうちソース線の側のローカルストリングブロックである。
（５）（１）の不揮発性半導体記憶装置において、ストリング選択トランジスタは、両端に並列に抵抗変化素子が接続される。
（６）（１）の不揮発性半導体記憶装置において、抵抗変化素子は、円筒形状の第１の膜で構成される。セルトランジスタのチャネル領域は、第１の膜の外側に配される円筒形状の第２の膜で構成される。
（７）（１）の不揮発性半導体記憶装置において、抵抗変化素子は、Ｇｅ，Ｓｂ，Ｔｅのうち少なくとも１つを主成分とする材料で形成される。
（８）（１）の不揮発性半導体記憶装置において、選択メモリセルへのデータの書き込み時に、選択ストリングブロックに接続される非選択ワード線は、待機時の第１の電位より高い第２の電位に設定される。選択メモリセルからのデータの読み出し時に、選択ストリングブロックに接続される非選択ワード線は、第２の電位に維持される。
構成（１）～（８）を採用可能である不揮発性半導体記憶装置によれば、次の（Ａ）～（Ｃ）の効果を実現可能である。
（Ａ）第１に、メモリセルは、ワード線をゲート電極とするセルトランジスタと相変化メモリ等の２端子型抵抗変化記憶素子の並列接続でメモリセルを構成し、複数のメモリセルとストリング選択線をゲート電極とするストリング選択トランジスタの直列接続でローカルストリングを形成するため、従来の３次元フラッシュメモリと同等に、複数のワード線層を積層後、一括加工で穴を形成し、ゲート絶縁膜、チャネル領域、抵抗変化材料を埋め込めば形成出来、コストの大幅な削減が実現出来る。
（Ｂ）第２に、ワード方向と垂直なビット線方向に複数配置したローカルストリングの両端を各々ローカルビット線に接続しローカルストリングブロックを構成し、複数のローカルストリングブロックを直列接続してストリングブロックを構成することにより、リード、ライト動作時、選択したストリングブロック内の選択メモリセルを含まない非選択ローカルストリングブロックの全セルトランジスタと全ストリング選択トランジスタをＯＮ状態にすることにより、ローカルビット線から複数の非選択のローカルストリングを介して他端のローカルビット線に電流を流すことが出来るため、複数の非選択のローカルストリングブロックの寄生抵抗を大幅に削減出来、結果として、選択メモリセルの２端子型抵抗変化記憶素子に流す電流を大幅増加させることが出来る。逆に言えば、同一セル電流では、ストリングブロックの実質的なメモリセル直列数を大幅に増やし、ワード線積層数を増やせる為、大幅なコスト削減が実現出来る。
（Ｃ）第３に、直列接続した複数のローカルストリングブロックの１つのローカルストリングブロック内の全ローカルストリングを複数のメモリセルとストリング選択トランジスタとブロック選択線をゲート電極とするブロック選択トランジスタの直列接続で構成されるブロック選択付ローカルストリングで置き換えることにより、複数のビット線方向に隣接した、異なるストリングブロックに対して、各ストリングブロック内の複数の積層された各ワード線は、隣接したストリングブロックの同一層のワード線と共通信号して、各ストリングブロック内の各ローカルストリング内の複数の各ストリング選択線は、隣接したストリングブロックの同一層の各ストリング選択線と共通信号しても、各ストリングブロックのブロック選択線を独立信号にしておけば、選択したブロック選択線よりＯＮ状態になるブロック選択トランジスタを含むストリングブロックだけ導通動作することが出来る。これにより、共通信号化した複数の隣接したストリングブロックのワード線、ストリング選択線をセルアレイ端で駆動する回路面積を大幅に削減することが出来る。例えば、高速化向けＰＣＭを実現しようとすると、ワード線遅延を小さくするため、セルアレイサイズを小さくする必要があり、アレイサイズ毎に必要な、ワード線、ストリング選択線駆動回路面積は巨大になるのを防ぐことが出来る。又、ワード線電位は待機時０Ｖより高い電位に設定しておくことにより、セルデータ読み出し時、選択したストリングブロック内の非選択のワード線は駆動せず前記高い電位のままにしておいても非選択セルトランジスタをＯＮ状態に出来、ワード線が共通信号化して負荷容量が大きくなっても、ワード線積層数が増加しても、非選択ワード線を駆動する必要が無いので消費電力の増加を抑えることが出来る。
具体的には、本実施形態に係る不揮発性半導体記憶装置１は、図１に示すように構成され得る。図１は、不揮発性半導体記憶装置１の概略構成を示す図である。不揮発性半導体記憶装置１は、通信媒体２を介して、ホスト３と接続可能である。不揮発性半導体記憶装置１は、例えば、抵抗変化型メモリである。通信媒体２は、例えば、シリアル通信線である。ホスト３は、例えば、コントローラ又はＣＰＵである。不揮発性半導体記憶装置１、通信媒体２、ホスト３を含む構成は、メモリシステム４として構成され得る。メモリシステムは、ＳＤカード等のメモリカードでもよいし、ＳＳＤ等のストレージシステムでもよいし、ｅＭＭＣデバイスでもよい。ホスト３は、コントローラでもよいし、ＣＰＵでもよい。
不揮発性半導体記憶装置１は、メモリセルアレイ５、ロウデコーダ６、センスアンプ７、周辺回路８、及びインターフェース部（Ｉ／Ｆ部）１３を有する。周辺回路８は、ドライバ９、シーケンサ１０、アドレスレジスタ１１、コマンドレジスタ１２を含む。メモリセルアレイ５は、複数のメモリセルが配列される。複数のメモリセルは、複数のワード線と複数のビット線とを用いてアクセス可能である。複数のワード線は、それぞれがロウアドレスに対応付けられる。複数のビット線は、それぞれがカラムアドレスに対応付けられる。コマンドレジスタ１２は、Ｉ／Ｆ部１３を介してホスト３から受けるホスト要求に含まれるコマンドを保持する。アドレスレジスタ１１は、Ｉ／Ｆ部１３を介してホスト３から受けるホスト要求に含まれるアドレスを保持する。
シーケンサ１０は、コマンドレジスタ１２に保持されるコマンドを実行し、メモリセルアレイ５に対するデータのライト動作又はリード動作を制御する。シーケンサ１０による制御に応じて、ロウデコーダ６は、アドレスレジスタ１１に保持されるアドレスをデコードし、デコードされたロウアドレスに対応するワード線を選択可能である。シーケンサ１０による制御に応じて、ドライバ９は、ワード線を選択するための電圧を生成してロウデコーダ６へ供給する。シーケンサ１０による制御に応じて、センスアンプ６は、アドレスレジスタ１１に保持されるアドレスをデコードし、デコードされたカラムアドレスに対応するビット線を選択可能である。
メモリセルアレイ５において複数のメモリセルを３次元的に配列することを考える場合、抵抗変化型メモリ、例えば相変化メモリ（ＰＣＭ）に適用出来る構成として、鎖接続型メモリがあげられる。鎖接続型メモリでは、複数のメモリセルＭＣ０～ＭＣｎ（ｎは任意の４以上の整数）が直列接続されて図２に示すようなストリングＳＴＲとして構成される。図２は、ストリングＳＴＲの構成を示す回路図である。
メモリセルＭＣは、抵抗変化型素子ＲとセルトランジスタＭＴの並列接続で構成される。直列接続された複数のメモリセルＭＣ０～ＭＣｎの一端にストリング選択トランジスタＳＧを介してビット線ＢＬが接続され、他端にソース線ＳＬが接続されて、ストリングＳＴＲが構成される。各メモリセルＭＣ０～ＭＣｎのセルトランジスタＭＴのゲートには、ワード線ＷＬ０～ＷＬｎが接続される。ロウデコーダ６は、複数のワード線ＷＬのうち、選択ワード線ＷＬに選択電圧ＶＷＳＥＬを供給し、非選択ワード線ＷＬに非選択電圧ＶＷＵＳＥＬを供給する。これにより、選択メモリセルＭＣのセルトランジスタＭＴがオフされ、非選択メモリセルＭＣのセルトランジスタＭＴがオンされる。センスアンプ７によりビット線ＢＬとソース線ＳＬとの間に電圧が印可されると、非選択メモリセルＭＣのセルトランジスタＭＴはオンしている為、非選択メモリセルＭＣの抵抗変化素子Ｒには電圧が印可されず、選択メモリセルＭＣのセルトランジスタＭＴはオフしているので、ビット線ＢＬ及びソース線ＳＬ間の印可電圧のほとんどが選択メモリセルＭＣの抵抗変化素子Ｒに印可できる。これにより、選択メモリセルＭＣの抵抗変化素子Ｒへのデータのライトが出来るし、選択メモリセルＭＣの抵抗変化素子Ｒの抵抗を検知できるので、データのリードが出来る。この構造は、複数のメモリセルＭＣがチェーン状に接続された構成を含むため、３次元のフラッシュに類似した構造で実現出来る。
３次元フラッシュ型のメモリセルアレイに対して、円筒状の半導体部と板状のワード線との間の絶縁膜を、電荷蓄積膜を含む絶縁膜から電荷蓄積膜を含まない絶縁膜にし、円筒状の半導体部の内側に抵抗変化材料を埋め込むことで、抵抗変化型のメモリセルアレイを３次元的に構成できる。この構成において、選択メモリセルのセルトランジスタを選択的にオフにすれば、選択メモリセルの抵抗変化素子にアクセス可能になる。この様に３次元フラッシュ型のメモリセルアレイと同等に、複数のワード線層を積層後、一括加工で穴を形成し、絶縁膜、半導体部、抵抗変化材料を埋め込めば形成出来、コストの大幅な削減が実現出来る。
例えば、メモリセルアレイ５は、図３及び図４に示すように構成され得る。図３は、メモリセルアレイ５の概略構成を示す斜視図である。図４は、メモリセルアレイ５の構成を示す断面図である。図３及び図４では、ビット線ＢＬの延在方向をＹ方向とし、メモリセルトランジスタＭＣの積層方向をＺ方向とし、Ｙ方向及びＺ方向に垂直な方向をＸ方向とする。メモリセルアレイ５は、図３に示すように、基板２１の＋Ｚ側において、柱状のストリングＳＴＲがＸＹ方向に２次元的に配列されるとともに、積層体２２が柱状のストリングＳＴＲで貫通されて３次元的なメモリセルの配列として構成される。
ソース線ＳＬは、ＸＹ方向に延びる板状の導電膜で構成される。ソース線ＳＬは、金属を主成分とする材料で形成されてもよいし、導電性が付与された半導体で構成されてもよい。あるいは、ソース線ＳＬは、図示しないが、基板２１の表面近傍に配され、不純物を含み導電性が付与された半導体領域で構成されてもよい。ソース線ＳＬは、所定の電位が周辺回路８から供給され得る。
また、基板２１の＋Ｚ側には、積層体２２を含む複数の積層体が配され得る。複数の積層体は、分離部ＳＴを間にして互いにＹ方向にずれた位置に配され得る。分離部ＳＴは、少なくとも積層体２２に接する面が絶縁物質で形成され、積層体２２を他の積層体から電気的に分離している。分離部ＳＴは、ＸＺ方向に沿って延びた略フィン形状を有する。なお、図示しないが、分離部ＳＴは、ＸＺ方向に平板状の２つの絶縁部と、２つの絶縁部に挟まれたＸＺ方向に平板状の電極部とを有するように形成されてもよい。この電極部は、ソース線ＳＬへの電圧の供給のための所定の配線の一部として用いられてもよい。
積層体２２では、ワード線ＷＬと絶縁層２２２とが交互に繰り返し積層されている。ワード線ＷＬは、ＸＹ方向に延びる板状の導電膜で構成される。積層体２２では、複数のワード線ＷＬがＺ方向に互いに離間して配置されている。各ワード線ＷＬは、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。各絶縁層２２２は、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。
積層体２２の最上の絶縁層２２２には、ストリング選択線ＳＧが積層されている。ストリング選択線ＳＧは、ＸＹ方向に延びる板状の導電膜で構成される。ストリング選択線ＳＧは、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。各ストリング選択線ＳＧは、分断膜ＳＨＥによりＹ方向に分断される。分断膜ＳＨＥは、ワード線ＷＬの上方（＋Ｚ側）に設けられ、Ｙ方向及びＺ方向に延在し、積層体２２の最上の絶縁層２２２に達している。分断膜ＳＨＥは、絶縁物（例えば、シリコン酸化物）で形成され得る。これにより、各ストリング選択線ＳＧは、互いに電気的に絶縁される。
ストリングＳＴＲは、柱状であり、積層体２２をＺ方向に貫通する。各ストリングＳＴＲは、Ｚ方向に延びる。複数のストリングＳＴＲは、ＸＹ方向に２次元的に配列され得る（図１３参照）。各ストリングＳＴＲは、柱状主部４０ｂとワード線ＷＬにおける柱状主部４０ｂに交差する部分と柱状上部４０ａとストリング選択線ＳＧにおける柱状上部４０ａに交差する部分とを含む。柱状上部４０ａは、柱状主部４０ｂの＋Ｚ側に配され、柱状主部４０ｂに接続されている。
柱状上部４０ａとストリング選択線ＳＧとが交差する位置には、ストリング選択トランジスタＳＧが構成される。柱状主部４０ｂとワード線ＷＬとが交差する位置には、メモリセルＭＣのセルトランジスタＭＴが構成される。
柱状主部４０ｂは、図５（ａ）及び図５（ｂ）に示すように、コア絶縁膜４２、抵抗変化材料膜４３、半導体膜４４、及び絶縁膜４５を有する。図５（ａ）は、メモリセルＭＣの構成を示す断面図である。図５（ｂ）は、メモリセルＭＣの構成を示す平面図であり、図５（ａ）をＢ－Ｂ線に沿って切った場合の断面を示す。図５（ｃ）は、各メモリセルＭＣの等価回路を示す。
コア絶縁膜４２は、ストリングＳＴＲの中心軸近傍に配され、ストリングＳＴＲの中心軸に沿って延びている。コア絶縁膜４２は、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。コア絶縁膜４２は、ＺＹ断面視において略Ｉ字形状を有し、ＺＸ断面視において略Ｉ字形状を有する。
抵抗変化材料膜４３は、コア絶縁膜４２とワード線ＷＬとの間に配され、コア絶縁膜４２を外側から囲むように配されストリングＳＴＲの中心軸に沿って延びている。抵抗変化材料膜４３は、相変化による抵抗変化特性を示す材料で形成され得る。例えば、抵抗変化材料膜４３は、カルコゲナイド系の材料（Ｇｅ、Ｓｂ、Ｔｅ）で形成され得る。抵抗変化材料膜４３は、おおむね柱状であり、略円筒状の形状を有する。
半導体膜４４は、抵抗変化材料膜４３とワード線ＷＬとの間に配され、抵抗変化材料膜４３を外側から囲むように配されストリングＳＴＲの中心軸に沿って延びている。半導体膜４４は、半導体（例えば、ポリシリコン）を主成分とする材料で形成され得る。半導体膜４４は、略円筒状の形状を有する。半導体膜４４の下端（－Ｚ側の端部）は、半導体膜４１に電気的に接続される。
絶縁膜４５は、半導体膜４４とワード線ＷＬとの間に配され、抵抗変化材料膜４３を外側から囲むように配されストリングＳＴＲの中心軸に沿って延びている。絶縁膜４５は、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。
柱状主部４０ｂでは、図５（ａ）に一点鎖線で囲って示すように、ワード線ＷＬと交差する領域がメモリセルＭＣとして機能する。メモリセルＭＣとして機能する領域のうち、図５（ａ）に点線で囲って示すように、ワード線ＷＬ／絶縁膜４５／半導体膜４４がストリングＳＴＲの径方向に積層された部分がセルトランジスタＭＴとして機能し、図５（ａ）に２点鎖線で囲って示すように、抵抗変化材料膜４３が抵抗変化素子Ｒとして機能する。
図４に示す柱状上部４０ａは、柱状主部４０ｂ上（＋Ｚ側）に配される。柱状上部４０ａは、ワード線ＷＬ０とストリング選択線ＳＧとの間のＺ位置からストリング選択線ＳＧより高いＺ位置まで延びている。柱状上部４０ａがストリング選択線ＳＧと交差する位置には、ストリング選択トランジスタＳＧが構成される。柱状上部４０ａは、半導体膜４４及び絶縁膜４５を有する。
ストリング選択線ＳＧの上（＋Ｚ側）には、層間絶縁膜２３が配されている。層間絶縁膜２３は、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。
層間絶縁膜２３の上には、ビット線ＢＬが配されている。ビット線ＢＬは、Ｙ方向に延びたライン状の導電膜で構成される。ビット線ＢＬは、導電物（例えば、タングステン、銅、アルミニウムなどの金属）を主成分とする材料で形成され得る。
ビット線ＢＬと半導体膜４４との間には、図示しないコンタクトプラグが配されていてもよい。この場合、コンタクトプラグは、上端でビット線ＢＬに接触し、下端で半導体膜４４に接触し、ビット線ＢＬ及び半導体膜４４を電気的に接続することができる。コンタクトプラグは、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。
図３及び図４に示す３次元メモリの構造では、相変化素子Ｒをスイッチングさせるには、セルトランジスタＭＴのチャネルとなる半導体膜４４の材料が３次元積層の為、移動度（Ｍｏｂｉｌｉｔｙ）が低いポリシリコン等で形成される。このため、ワード線ＷＬの積層数を増やすと、セル電流の経路となるチャネル領域の抵抗が高くなりやすく、ストリングＳＴＲに流れるセル電流が不足しやすい。
この問題に対して、図６及び図７に示す様に、ストリングＳＴＲを複数のティアに分割し、平面方向に隣接する複数のティアをローカルビット線で並列接続することで、チャネル領域を低抵抗化することが考えられる。これにより、ストリングＳＴＲに流れるセル電流を確保できると予想される。
具体的には、図３に示すように、同一のビット線ＢＬに接続され分離部ＳＴ間でビット線ＢＬ方向（Ｙ方向）に並ぶ複数のストリングＳＴＲを含む単位をストリングブロックＳＢと呼ぶことにする。図６のＹＺ断面図では、Ｙ方向に２つのストリングブロックＳＢ０，ＳＢ１が隣接し、各ストリングブロックＳＢ内で８つのストリングＳＴＲがＹ方向に並ぶ構成を例示する。
図６及び図７に示すように、各ストリングＳＴＲを複数のティアに分割する。各ティアをローカルストリングＬＳＴと呼ぶことにする。各ストリングＳＴＲは、複数のローカルストリングＬＳＴＡ，ＬＳＴＢ，ＬＳＴＣ，ＬＳＴＤに分割される。各ストリングＳＴＲでは、ローカルストリングＬＳＴＤ、ローカルストリングＬＳＴＣ、ローカルストリングＬＳＴＢ、ローカルストリングＬＳＴＡが、ソース線ＳＬの＋Ｚ側に順にＺ方向に積層されている。
複数のローカルストリングＬＳＴＡ，ＬＳＴＢ，ＬＳＴＣ，ＬＳＴＤの間には、複数のローカルビットラインＬＢＬＡ，ＬＢＬＢ，ＬＢＬＣが挿入される。各ローカルビットラインＬＢＬＡ，ＬＢＬＢ，ＬＢＬＣは、Ｙ方向に延びている。
ローカルビットラインＬＢＬＡは、＋Ｚ側で、Ｙ方向に配列される複数（例えば、８本）のローカルストリングＬＳＴＡに接続され、それらを並列に接続する。ローカルビットラインＬＢＬＡは、－Ｚ側で、Ｙ方向に配列される複数のローカルストリングＬＳＴＢに接続され、それらを並列に接続する。
ローカルビットラインＬＢＬＢは、＋Ｚ側で、Ｙ方向に配列される複数のローカルストリングＬＳＴＢに接続され、それらを並列に接続する。ローカルビットラインＬＢＬＢは、－Ｚ側で、Ｙ方向に配列される複数のローカルストリングＬＳＴＣに接続され、それらを並列に接続する。
ローカルビットラインＬＢＬＣは、＋Ｚ側で、Ｙ方向に配列される複数のローカルストリングＬＳＴＣに接続され、それらを並列に接続する。ローカルビットラインＬＢＬＣは、－Ｚ側で、Ｙ方向に配列される複数のローカルストリングＬＳＴＤに接続され、それらを並列に接続する。
Ｙ方向に配列された複数（例えば、８本）のローカルストリングＬＳＴＡの集合をローカルストリングブロックＬＳＢＡと呼ぶことにする。同様に、Ｙ方向に配列された複数のローカルストリングＬＳＴＢの集合をローカルストリングブロックＬＳＢＢと呼び、Ｙ方向に配列された複数のローカルストリングＬＳＴＣの集合をローカルストリングブロックＬＳＢＣと呼び、Ｙ方向に配列された複数のローカルストリングＬＳＴＤの集合をローカルストリングブロックＬＳＢＤと呼ぶことにする。
すなわち、ビット線方向（Ｙ方向）に複数配置されたローカルストリングＬＳＴのＺ方向両端を各々ローカルビット線ＬＢＬに接続しローカルストリングブロックＬＳＢを構成する。複数のローカルストリングブロックＬＳＢをＺ方向に直列接続してストリングブロックＳＢを構成する。
また、ストリングＳＴＲを複数のローカルストリングＬＳＴＡ，ＬＳＴＢ，ＬＳＴＣ，ＬＳＴＤに分割したことに伴い、ストリング選択線ＳＧを複数のローカルストリング選択線ＳＧＡ，ＳＧＢ，ＳＧＣ，ＳＧＤに分割し、ストリング選択トランジスタＳＧをローカルストリング選択トランジスタＳＧＡ，ＳＧＢ，ＳＧＣ，ＳＧＤに分割する。
ローカルストリングＬＳＴＡでは、複数のワード線ＷＬＡ０～ＷＬＡ１５と交差する位置に複数のメモリセルＭＣ０～ＭＣ１５が構成される。複数のローカルストリングＬＳＴＡでは、それぞれ、直列接続された複数のメモリセルＭＣ０～ＭＣ１５の一端にローカルストリング選択トランジスタＳＧＡ０～ＳＧＡ７を介してビット線ＢＬが接続される。複数のローカルストリング選択トランジスタＳＧＡ０～ＳＧＡ７のゲートには、それぞれ、ローカルストリング選択線ＳＧＡ０～ＳＧＡ７が接続される。複数のローカルストリング選択線ＳＧＡ０～ＳＧＡ７は、分断膜ＳＨＥを介して互いに電気的に絶縁される。ローカルストリング選択線ＳＧＡ０～ＳＧＡ７には、互いに独立した制御信号が供給される。これにより、ローカルストリング選択線ＳＧＡを介してローカルストリング選択トランジスタＳＧＡをオンさせることで、複数のローカルストリングＬＳＴＡをそれぞれ選択することができる。
ローカルストリングＬＳＴＢでは、複数のワード線ＷＬＢ０～ＷＬＢ１５と交差する位置に複数のメモリセルＭＣ０～ＭＣ１５が構成される。複数のローカルストリングＬＳＴＢでは、それぞれ、直列接続された複数のメモリセルＭＣ０～ＭＣ１５の一端にローカルストリング選択トランジスタＳＧＢ０～ＳＧＢ７を介してローカルビット線ＬＢＬＡが接続される。複数のローカルストリング選択トランジスタＳＧＢ０～ＳＧＢ７のゲートには、それぞれ、ローカルストリング選択線ＳＧＢ０～ＳＧＢ７が接続される。複数のローカルストリング選択線ＳＧＢ０～ＳＧＢ７は、分断膜ＳＨＥを介して互いに電気的に絶縁される。複数のローカルストリング選択線ＳＧＢ０～ＳＧＢ７には、互いに独立した制御信号が供給される。これにより、ローカルストリング選択線ＳＧＢを介してローカルストリング選択トランジスタＳＧＢをオンさせることで、複数のローカルストリングＬＳＴＢをそれぞれ選択することができる。
ローカルストリングＬＳＴＣでは、複数のワード線ＷＬＣ０～ＷＬＣ１５と交差する位置に複数のメモリセルＭＣ０～ＭＣ１５が構成される。複数のローカルストリングＬＳＴＣでは、それぞれ、直列接続された複数のメモリセルＭＣ０～ＭＣ１５の一端にローカルストリング選択トランジスタＳＧＣ０～ＳＧＣ７を介してローカルビット線ＬＢＬＢが接続される。複数のローカルストリング選択トランジスタＳＧＣ０～ＳＧＣ７のゲートには、それぞれ、ローカルストリング選択線ＳＧＣ０～ＳＧＣ７が接続される。複数のローカルストリング選択線ＳＧＣ０～ＳＧＣ７は、分断膜ＳＨＥを介して互いに電気的に絶縁される。複数のローカルストリング選択線ＳＧＣ０～ＳＧＣ７には、互いに独立した制御信号が供給される。これにより、ローカルストリング選択線ＳＧＣを介してローカルストリング選択トランジスタＳＧＣをオンさせることで、複数のローカルストリングＬＳＴＣをそれぞれ選択することができる。
ローカルストリングＬＳＴＤでは、複数のワード線ＷＬＤ０～ＷＬＤ１５と交差する位置に複数のメモリセルＭＣ０～ＭＣ１５が構成される。複数のローカルストリングＬＳＴＤでは、それぞれ、直列接続された複数のメモリセルＭＣ０～ＭＣ１５の一端にローカルストリング選択トランジスタＳＧＤ０～ＳＧＤ７を介してローカルビット線ＬＢＬＣが接続される。複数のローカルストリング選択トランジスタＳＧＤ０～ＳＧＤ７のゲートには、それぞれ、ローカルストリング選択線ＳＧＤ０～ＳＧＤ７が接続される。複数のローカルストリング選択線ＳＧＤ０～ＳＧＤ７は、分断膜ＳＨＥを介して互いに電気的に絶縁される。複数のローカルストリング選択線ＳＧＤ０～ＳＧＤ７には、互いに独立した制御信号が供給される。これにより、ローカルストリング選択線ＳＧＤを介してローカルストリング選択トランジスタＳＧＤをオンさせることで、複数のローカルストリングＬＳＴＤをそれぞれ選択することができる。
例えば、図７に示す様に一番上のローカルストリングブロックＬＳＢＡを選択してリード、ライト動作する場合、選択したストリングブロックＳＢ０内の選択メモリセルＭＣを含まない下部の全部の非選択ローカルストリングブロックＬＳＢの全てのセルトランジスタＭＴと全てのローカルストリング選択トランジスタＳＧをオン状態にする。これにより、ローカルビット線ＬＢＬから複数の非選択のローカルストリングＬＳＴを介して更に下のローカルビット線ＬＢＬに電流を流すことが出来るため、複数の非選択のローカルストリングブロックＬＳＢの寄生抵抗を大幅に削減出来、結果として、選択メモリセルＭＣの２端子型抵抗変化記憶素子に流す電流を大幅増加させることが出来る、逆に言えば、同一セル電流では、ストリングブロックＳＢの実質的なワード線積層数を大幅に増やせることになる。すなわち、ワード線積層数を増やせる為、大幅なコスト削減が実現出来る。
しかしながらそれでも、相変化素子の様に高速で動作する抵抗変化素子Ｒを用いて、図６及び図７に示す様な３次元のメモリセルアレイ構造に適用すると、低速に最適化されワード線、ビット線遅延が大きいためこそ遅延で律測され性能の向上が不十分になり得る。
それに対して、相変化素子等の抵抗変化素子Ｒの高速性を生かすために、図８に示す様にメモリセルアレイ５を細かく複数のサブアレイに分割することが有効である。分割前のメモリセルアレイ５に比較して、各サブアレイでは、ワード線ＷＬ、ビット線ＢＬの長さが短く、その配線遅延が大幅に低減され得る。図８は、メモリセルアレイ５及びロウデコーダ６のレイアウト構成を示す平面図である。図８では、メモリセルアレイ５がｍ行×ｎ列のサブアレイＡＲ（１，１）～ＡＲ（ｍ，ｎ）に分割される構成が例示されている。これに伴い、図８に斜線のハッチングで示すように、ロウデコーダ６におけるローカルストリング線及びワード線を駆動する回路が各サブアレイＡＲの＋Ｘ側又は－Ｘ側の端部に分割して配され得る。これにより、ロウデコーダ６の回路規模が増大し、その回路面積が増大してしまう可能性がある。ロウデコーダ６の回路面積が増大すると、不揮発性半導体記憶装置１のトータルのコストが増大する可能性がある。
この対策として、メモリセルアレイ５において、ストリングブロックＳＢの単位で選択するための制御線としてブロック選択線ＳＴＢとブロック選択トランジスタＳＴＢとを追加する。すなわち、各ストリングブロックＳＢにおいて、複数のローカルストリングブロックＬＳＢのうち１つのローカルストリングブロックＬＳＢにおける各ローカルストリングＬＳＴにブロック選択トランジスタＳＴＢを追加する。ブロック選択トランジスタＳＴＢのゲートにブロック選択線ＳＴＢを接続する。
そして、ビット線ＢＬ方向（Ｙ方向）に隣接する２つのストリングブロックＳＢに接続される２つのワード線ＷＬの信号は、共通した信号にする。これにより、ロウデコーダ６におけるワード線ＷＬの信号を生成する回路の規模を低減でき、ロウデコーダ６の回路面積を低減できる。これにより、ストリングブロックＳＢを通るワード線ＷＬの積層数が多いほど、回路規模を効果的に低減できる。
また、２つのストリングブロックＳＢに接続される２つのブロック選択線ＳＴＢの信号は、互いに独立した信号にする。これにより、２つのストリングブロックＳＢに接続される２つのワード線ＷＬの信号を共通した信号にしつつ、ストリングブロックＳＢの選択・非選択、ローカルストリングＬＳＴの選択・非選択の切り替えで、各メモリセルＭＣを選択できる。なお、ストリングブロックＳＢを通るブロック選択線ＳＴＢは１層であるため、これによる回路規模への影響は少ない。
具体的には、図６、図７に示すように、Ｙ方向に隣接する複数のストリングブロックＳＢ０，ＳＢ１について、Ｙ方向に隣接するワード線ＷＬの信号を共通した信号にする。例えば、ストリングブロックＳＢ０のワード線ＷＬＡ０とストリングブロックＳＢ１のワード線ＷＬＡ０とは、共通した信号にされる。ストリングブロックＳＢ０のワード線ＷＬＡ１とストリングブロックＳＢ１のワード線ＷＬＡ１とは、共通した信号にされる。・・・ストリングブロックＳＢ０のワード線ＷＬＤ１５とストリングブロックＳＢ１のワード線ＷＬＤ１５とは、共通した信号にされる。
ストリングブロックＳＢ０において、ソース線ＳＬと最下のワード線ＷＬＤ１５との間にブロック選択線ＳＴＢ０を追加する。ブロック選択線ＳＴＢ０は、ＸＹ方向に延びる板状の導電膜で構成される。ストリングブロックＳＢ０において、最下のローカルストリングＬＳＴＤでは、直列接続された複数のメモリセルＭＣ０～ＭＣ１５の一端にブロック選択トランジスタＳＴＢ０を介してソース線ＳＬが接続され、ブロック選択トランジスタＳＴＢ０のゲートにブロック選択線ＳＴＢ０が接続される。ブロック選択線ＳＴＢ０は、ローカルストリングブロックＬＳＢＤ内でＹ方向に配列される複数（図６では、８本）のローカルストリングＬＳＴＤと交差する位置にそれぞれブロック選択トランジスタＳＴＢ０が構成される。ブロック選択線ＳＴＢ０は、Ｙ方向に配列される複数のローカルストリングＬＳＴＤのブロック選択トランジスタＳＴＢ０に共通に接続される。
ストリングブロックＳＢ１において、ソース線ＳＬと最下のワード線ＷＬＤ１５との間にブロック選択線ＳＴＢ１を追加する。ブロック選択線ＳＴＢ１は、ＸＹ方向に延びる板状の導電膜で構成される。ストリングブロックＳＢ１において、最下のローカルストリングＬＳＴＤでは、直列接続された複数のメモリセルＭＣ０～ＭＣ１５の一端にブロック選択トランジスタＳＴＢ１を介してソース線が接続され、ブロック選択トランジスタＳＴＢ１のゲートにブロック選択線ＳＴＢ１が接続される。ブロック選択線ＳＴＢ１は、ローカルストリングブロックＬＳＢＤ内でＹ方向に配列される複数（図６では、８本）のローカルストリングＬＳＴＤと交差する位置にそれぞれブロック選択トランジスタＳＴＢ１が構成される。ブロック選択線ＳＴＢ１は、Ｙ方向に配列される複数のローカルストリングＬＳＴＤのブロック選択トランジスタＳＴＢ１に共通に接続される。
Ｙ方向に隣接する複数のストリングブロックＳＢ０，ＳＢ１について、Ｙ方向に隣接するブロック選択線ＳＴＢ０，ＳＴＢ１の信号を互いに独立した信号にする。これにより、ストリングブロックＳＢ０のブロック選択トランジスタＳＴＢ０とストリングブロックＳＢ１のブロック選択トランジスタＳＴＢ１とを互いに独立にオン・オフさせることができる。これにより、ストリングブロックＳＢ０，ＳＢ１を互いに独立して選択することができる。
例えば、図９、図１０に示すように、ストリングブロックＳＢ０における最上のローカルストリングブロックＬＳＢＡの左端の上から２番目のメモリセルＭＣをアクセスする場合、ＷＬＡ１＝Ｌｏｗ、ＷＬＡ０＝ＷＬＡ２～ＷＬＡ１５＝Ｈｉｇｈ，ＳＧＡ０＝Ｈｉｇｈ，ＳＧＡ１～ＳＧＡ７＝Ｌｏｗにする。これにより、最上のローカルストリングブロックＬＳＢＡにおける複数のローカルストリングＬＳＴＡのうち左端のローカルストリングＬＳＴＡに選択的に電流が流れる。左端のローカルストリングＬＳＴＡにおいて、ワード線ＷＬＡ０～ＷＬＡ１５に接続されたセルトランジスタＭＴのうちワード線ＷＬＡ１に接続されたセルトランジスタＭＴが選択的にオフする。このため、ビット線ＢＬとソース線ＳＬに電圧を印可すると、ローカルストリングブロックＬＳＢＡにおける複数の抵抗変化素子Ｒのうち、ローカルストリングブロックＬＳＢＡ内の左端のローカルストリングＬＳＴＡにおけるワード線ＷＬＡ１に対応した抵抗変化素子Ｒに選択的に電流が流れ、その抵抗変化素子Ｒへのリード／ライトを実現できる。
この時、ストリングブロックＳＢ０の最上のローカルストリングブロックＬＳＢＡより下の全部のローカルストリングブロックＬＳＢＢ，ＬＳＢＣ，ＬＳＢＤのローカルストリング選択線ＳＧＢ、ＳＧＣ，ＳＧＤ、ワード線ＷＬＢ，ＷＬＣ，ＷＬＤをオン状態の電位にする。すなわちＳＧＡＢ０～ＳＧＡＢ７，ＷＬＢ０～ＷＬＢ１５，ＡＧＣ０～ＡＧＣ７，ＷＬＣ０～ＷＬＣ１５，ＳＧＤ０～ＳＧＤ７，ＷＬＤ０～ＷＬＤ１５＝Ｈｉｇｈとする（図６参照）。ここで、ローカルストリングブロックＬＳＢＢのローカルストリングＬＳＴＢの上端はローカルビット線ＬＢＬＡによって接続されており、ローカルストリングブロックＬＳＢＣのローカルストリングＬＳＴＣの上端はローカルビット線ＬＢＬＢによって接続されており、ローカルストリングブロックＬＳＢＣのローカルストリングＬＳＴＣの上端は、ローカルビット線ＬＢＬＣによって接続されている。従って、ビット線ＢＬからソース線ＳＬに至る電流経路において、最上のローカルストリングブロックＬＳＢＡより下の全部のローカルストリングブロックＬＳＢＢ～ＬＳＢＤ各々の抵抗は、ローカルストリングＬＳＴがローカルビット線ＬＢＬによって並列に接続されることから、ローカルストリングＬＳＴ１本分の抵抗と比べて、数分の１に低減できる。これより、移動度の低いポリシリコン等で形成された半導体膜４３（図５（ａ）参照）をセルトランジスタＭＴのチャネル領域として用いながら、選択したメモリセルＭＣの抵抗変化素子Ｒをスイッチングさせるのに十分な電流を流すことが出来る。従って、ローカルビット線ＬＢＬを設けた構成は、ローカルビット線ＬＢＬがない構成に比較して、ビット線ＢＬからソース線ＳＬに至る電流経路の長さに対する抵抗を低減することができる。逆に言うと、ローカルビット線ＬＢＬを設けた構成は、ローカルビット線ＬＢＬがない構成に比較して、ビット線ＢＬからソース線ＳＬに至る電流経路が長くなったとしても、同程度の電流を流すことが出来る。従って、不揮発性半導体記憶装置１の特性を確保しつつ、より総ワード線ＷＬの積総数を増やせるので、不揮発性半導体記憶装置１の記憶容量に対するコストを低減できる。
更に本実施形態では、複数のローカルストリングブロックＬＳＢの内の１つに（この例では最下層のローカルストリングブロックＬＳＢＤの中に）含まれるローカルストリングＬＳＴの各々に、ブロック選択トランジスタＳＴＢを直列に挿入している。各ブロック選択トランジスタＳＴＢのゲートには、は各ストリングブロックＳＢ毎にブロック選択線ＳＴＢが一括して接続されている。すなわち、このブロック選択線ＳＴＢは各ストリングブロックＳＢ毎に独立した信号を割り当てる。
例えば、図９、図１０では、左のストリングブロックＳＢ０のブロック選択線ＳＴＢ０には信号ＳＴＢ０、右のストリングブロックＳＢ１のブロック選択線ＳＴＢ１には信号ＳＴＢ１を割り当てる。ストリングブロックＳＢ０のローカルストリングブロックＬＳＢＤ内の複数（例えば、８本）のローカルストリングＬＳＴＤのブロック選択トランジスタＳＴＢ０に対してブロック選択線ＳＴＢ０が共通接続される。ストリングブロックＳＢ１のローカルストリングブロックＬＳＢＤ内の複数のローカルストリングＬＳＴＤのブロック選択トランジスタＳＴＢ１に対してブロック選択線ＳＴＢ１が共通接続される。
この構造により、ストリングブロックＳＢ０とストリングブロックＳＢ１とで同じプロセスで形成される層であるワード線ＷＬＡ０を共通信号で駆動させつつ、ストリングブロックＳＢ０またはストリングブロックＳＢ１のいずれか一方に選択的にアクセスすることが出来る。同様に、ＷＬＡ１～ＷＬＡ１５、ＷＬＢ０～ＷＬＢ１５，ＷＬＣ０～ＷＬＣ１５，ＷＬＤ０～ＷＬＤ１５は、それぞれ、ストリングブロックＳＢ０とストリングブロックＳＢ１とで共通信号にすることが出来る。
また、ストリングブロックＳＢ０とストリングブロックＳＢ１とで同じプロセスで形成される層のうち対応する導電膜であるローカルストリング選択線ＳＧＡ０を共通信号で駆動することが出来る。同様に、ローカルストリング選択線ＳＧＡ１～ＳＧＡ７，ＡＧＢ０～ＡＧＢ７，ＳＧＣ０～ＳＧＣ７，ＳＧＤ０～ＳＧＤ７は、それぞれ、ストリングブロックＳＢ０とストリングブロックＳＢ１とで共通信号にすることに出来る。
例えば、ＳＴＢ０＝ＨｉｇｈにしてストリングブロックＳＢ０を選択し、ＷＬＡ１＝Ｌｏｗ，ＷＬＡ０，ＷＬＡ２～ＷＬＡ１５＝Ｈｉｇｈ，ＳＧＡ０＝ｈｉｇｈにして最上のローカルストリングブロックＬＳＢＡの左端のローカルストリングＬＳＴＡを選ぶ。この場合、同じストリングブロックＳＢ０内の他のローカルストリングＬＳＴは、ＳＧＡ１～ＳＧＡ７＝Ｌｏｗのため、電流が流れず、他のストリングブロックＳＢ１内の各ローカルストリングＬＳＴは、ＳＴＢ１＝Ｌｏｗのため、電流が流れない。他のストリングブロックＳＢ１でもストリングブロックＳＢ０と同じ様にワード線ＷＬＡ，ＷＬＢ，ＷＬＣ，ＷＬＤ及びローカルストリング選択トランジスタＳＧＡ，ＳＧＢ，ＳＧＣ，ＳＧＤが動作する。しかし、ブロック選択線の信号がＳＴＢ１＝Ｌｏｗとなっているため、各ストリング電流は最下層のストリング選択トランジスタＳＴＢ１で遮断される。
このように、本実施形態では、ワード線の信号ＷＬＡ，ＷＬＢ，ＷＬＣ，ＷＬＤ及びローカルストリング選択の信号ＳＧＡ，ＳＧＢ，ＳＧＣ，ＳＧＤを、それぞれ、隣接する複数のストリングブロックＳＢ０，ＳＢ１で共有化できる。これにより、図８に示したように高速化動作の為にセルアレイサイズを小さく分割してもロウデコーダに配置するワード線駆動回路、ローカルストリング選択線回路の数を共有化した数の分で削減でき、高速動作と低チップ面積化とを両立出来る。
以上のように、第１の実施形態では、ビット線ＢＬ方向に隣接した複数のストリングブロックＳＢに対して、各ストリングブロックＳＢ内の複数の積層された各ワード線ＷＬＡ，ＷＬＢ，ＷＬＣ，ＬＷＤは、隣接したストリングブロックＳＢの同一層（又は同一高さ）のワード線と共通信号にされる。各ストリングブロックＳＢ内の各ローカルストリングＬＳＴ内の各ローカルストリング選択線ＳＧＡ，ＳＧＢ，ＳＧＣ，ＳＧＤは、隣接したストリングブロックＳＢの同一層（又は同一高さ）内で対応するローカルストリング選択線と共通信号にされる。一方で、隣接した各ストリングブロックＳＢにおいては、ブロック選択線ＳＴＢは独立信号にされる。これにより、選択したブロック選択線よりＯＮ状態になるブロック選択トランジスタを含むストリングブロックを選択的に導通動作させることが出来る。この結果、共通信号化した複数の隣接したストリングブロックのワード線、ローカルストリング選択線を駆動するための回路の面積を大幅に削減することが出来る。
例えば、相変化メモリ（ＰＣＭ）の動作を高速化するために、メモリセルアレイのサイズを小さくすることで、ワード線遅延を小さくすることがある。この場合、駆動対象となるメモリセルアレイの数が増加するため、必要となるワード線の駆動回路、ローカルストリング選択線の駆動回路の数が増回し、回路面積が増大するおそれがある。しかし、本実施形態の構成では、ビット線ＢＬ方向に隣接した複数のストリングブロックＳＢにおいて、各ワード線ＷＬＡ，ＷＬＢ，ＷＬＣ，ＬＷＤに共通信号を与えつつ、ストリングブロックＳＢごとに選択的にアクセスすることができる。従って、ワード線の駆動回路、ローカルストリング選択線の駆動回路のために必要となる回路面積を削減することができる。これにより、不揮発性半導体記憶装置１の記憶容量に対するコストを低減できる。
なお、図示しないが、各ローカルストリングＬＳＴは、柱状上部４０ａの層構成が柱状主部４０ｂと同様の層構成に置き換えられてもよい。この場合、等価的に、ローカルストリング選択トランジスタＳＧの両端に並列に抵抗変化素子が接続されることになるが、抵抗変化素子を予め高抵抗状態にしておくことで、第１の実施形態のローカルストリング選択トランジスタＳＧと同様に動作させることができる。
（第２の実施形態）
次に、第２の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
第１の実施形態では、不揮発性半導体記憶装置１の構成を例示しているが、第２の実施形態では、不揮発性半導体記憶装置１のその構成での動作を例示する。
具体的には、不揮発性半導体記憶装置１は、図１１に示すように動作し得る。図１１は、ストリングブロックの動作例を示す。
図１１では、タイミングｔ１より前において、待機時の動作が行われる。ロウデコーダ６は、最上のローカルストリングブロックＬＳＢＡのローカルストリング選択線ＳＧＡ０～ＳＧＡ７の信号をローレベルＶＬ１（例えば、ＶＬ１＝０Ｖ）、それ以外のローカルストリングブロックＬＳＢＢ，ＬＳＢＣ，ＬＳＢＤのローカルストリング選択線ＳＧＢ１～ＳＧＢ７，ＳＧＣ１～ＳＧＣ７，ＳＧＤ１～ＳＧＤ７の信号は中間電位ＶＭ１（例えば、ＶＬ１＜ＶＭ１＜ＶＨ１）にプリチャージしておく。
タイミングｔ１において、リード・ライト動作が開始される。ロウデコーダ６は、ブロック選択線ＳＴＢ０の信号をローレベルＶＬ２からハイレベルＶＨ２へ遷移させ、ストリングブロックＳＢ０を選択する。ロウデコーダ６は、ブロック選択線ＳＴＢ１の信号をハイレベルＶＨ２からローレベルＶＬ２へ遷移させ、ストリングブロックＳＢ１を非選択とする。
最上のローカルストリングブロックＬＳＢＡの複数のローカルストリング選択線ＳＧＡ０～ＳＧＡ７のうち、ローカルストリング選択線ＳＧＡ０の信号をローレベルＶＬ１からハイレベルＶＨ１へ遷移させ、それ以外のローカルストリング選択線ＳＧＡ１～ＳＧＡ７の信号をローレベルＶＬ１に維持し、例えば図１０の左端のローカルストリングＬＳＴＡを選択する。
ワード線ＷＬＡ０に対応するメモリセルＭＣを選ぶ場合、ワード線ＷＬＡ０の信号をハイレベルＶＨ３からローレベルＶＬ３へ遷移させ、他のワード線ＷＬＡ１～ＷＬＡ１５，ＷＬＢ０～ＷＬＢ１５，ＷＬＣ０～ＷＬＣ１５，ＷＬＤ０～ＷＬＤ１５の信号をローレベルＶＬ３からハイレベルＶＨ３へ遷移させる。ワード線ＷＬＡ０の信号は、ローレベルＶＬ３が選択電位であり、ハイレベルＶＨ３が非選択電位である。
これにより、ストリングブロックＳＢ０におけるローカルストリング選択線ＳＧＡ０及びワード線ＷＬＡ０に対応したメモリセルＭＣがアクセス出来る。すなわち、非選択ストリングブロックＳＢ１にはビット線ＢＬ・ソース線ＳＬ間に電流が流れず、選択ストリングブロックＳＢ０では、選択ローカルストリングブロックＬＳＢＡのローカルストリングＬＳＴＡに選択的に電流が流れ、他のローカルストリングブロックＬＳＢＢ，ＬＳＢＣ，ＬＳＢＤのローカルストリングＬＳＴＢ，ＬＳＴＣ，ＬＳＴＤには並列電流が流れる。この様に、ブロック選択線ＳＴＢ０の信号とブロック選択線ＳＴＢ１の信号とを独立した信号にすると、ワード線ＷＬＡ，ＷＬＢ，ＷＬＣ，ＷＬＤの信号、ローカルストリング選択線ＳＧＡ，ＳＧＢ，ＳＧＣ，ＳＧＤの信号をストリングブロックＳＢ０とストリングブロックＳＢ１とに共有化出来、ロウデコーダ面積削減が実現出来る。
１つのメモリセルＭＣが選ばれる状態にして、ソース線ＳＬをローレベル固定にしたまま、複数のビット線ＢＬのうち選択ビット線ＢＬをローレベルＶＬ４からハイレベルＶＨ４へ上げ残りのビット線をローレベルＶＬ４固定とすると選択ビット線ＢＬとソース線ＳＬとの間に電流が流れる。ビット線ＢＬの電位は、ハイレベルＶＨ４が選択電位であり、ローレベルＶＬ４が非選択電位である。
リード時は、タイミングｔ１より後のタイミングｔ３において、ロウデコーダ６は、選択ビット線ＢＬをローレベルＶＬ４からハイレベルＶＨ４へ上げた後にフローティングにする。これに応じて、選択したメモリセルＭＣが高抵抗状態（Ｒｅｓｅｔ状態）であればビット線ＢＬの電位が下がりがたくハイレベルＶＨ４近傍に維持される。これにより、センスアンプ７がビット線ＢＬの電位がハイレベルＶＨ４であることを検知し、メモリセルＭＣから“１”が読み出される。メモリセルＭＣが低抵抗状態（Ｓｅｔ状態）であればビット線ＢＬの電位がローレベルＶＬ４へ下がる。これにより、センスアンプ７がビット線ＢＬの電位がローレベルＶＬ４であることを検知し、メモリセルＭＣから“０”が読み出される。
ライト時は、タイミングｔ１より後のタイミングｔ２において、センスアンプ７は、ライトしたいビット線ＢＬの電位をローレベルＶＬ４からハイレベルＶＨ４へ上げて、選択メモリセルＭＣに電流を流す。
タイミングｔ２より後のタイミングｔ４において、センスアンプ７は、急峻にビット線ＢＬの電位をハイレベルＶＨ４からローレベルＶＬ４へ下げれば、選択メモリセルＭＣの抵抗変化素子（相変化素子）Ｒが急冷されアモルファス化（高抵抗化）される。これにより、メモリセルＭＣが高抵抗状態（Ｒｅｓｅｔ状態）になり、メモリセルＭＣに“１”が書き込まれる。センスアンプ７は、ゆっくりとビット線ＢＬの電位をハイレベルＶＨ４からローレベルＶＬ４へ下げれば、選択メモリセルＭＣの抵抗変化素子（相変化素子）Ｒが急冷され結晶化（低抵抗化）される。これにより、メモリセルＭＣが低抵抗状態（Ｓｅｔ状態）になり、メモリセルＭＣに“０”が書き込まれる。
その後、リード・ライトが完了することに応じて、各信号が遷移前のレベルに戻され得る。例えば、選択ローカルストリング選択線ＳＧＡの信号は、ハイレベルＶＨ１からローレベルＶＬ１へ戻される。選択ワード線ＷＬＡ０の信号は、ローレベルＶＬ３からハイレベルＶＨ３へ戻される。非選択ワード線ＷＬＡ１～ＷＬＡ１５，ＷＬＢ０～ＷＬＢ１５，ＷＬＣ０～ＷＬＣ１５，ＷＬＤ０～ＷＬＤ１５の信号は、ハイレベルＶＨ３からローレベルＶＬ３へ戻される。非選択ローカルストリング選択線ＳＧＢ，ＳＧＣ，ＳＧＤの信号は、ハイレベルＶＨ１から中間電位ＶＭ１へ戻される。非選択ワード線ＷＬＡ１～ＷＬＡ１５，ＷＬＢ０～ＷＬＢ１５，ＷＬＣ０～ＷＬＣ１５，ＷＬＤ０～ＷＬＤ１５の信号は、ハイレベルＶＨ３からローレベルＶＬ３へ戻される。選択ブロック選択線ＳＴＢの信号は、ハイレベルＶＨ２からローレベルＶＬ２へ戻される。非選択選択ブロック選択線ＳＴＢの信号は、ローレベルＶＬ２からハイレベルＶＨ２へ戻される。
以上のように、第２の実施形態では、不揮発性半導体記憶装置１において、各ストリングブロック内の各ローカルストリング内の複数の各ローカルストリング選択線は、隣接したストリングブロックの同一層の各ローカルストリング選択線と共通信号にされ、各ストリングブロックのブロック選択線を独立信号にされる。これにより、選択したブロック選択線よりＯＮ状態になるブロック選択トランジスタを含むストリングブロックを選択的に導通動作することが出来る。この結果、不揮発性半導体記憶装置１において、１つのメモリセルＭＣを選択してリード・ライト動作を行うことができる。
なお、第１及び第２の実施形態では、センスアンプ７内の構成に言及していないが、センスアンプ７は、例えば図１２に示すように構成されてもよい。図１２は、第２の実施形態の変形例におけるセンスアンプの構成を示す回路図である。図１２では、ビット線ＢＬの本数が８本の場合を例示しているが、ビット線ＢＬの本数は、２～７本であってもよいし、９本以上であってもよい。
上記した様に、書きたい、読みたいビット線ＢＬに選択電位の電圧を印可すれば良いため、センスアンプ７は、図１２（ａ）に示すように、全部のビット線ＢＬ０～ＢＬ７を選択するように構成されてもよい。あるいは、図１２（ｂ）に示すように、１本のビット線ＢＬを選択するように構成されてもよい。あるいは、図１２（ｃ）に示すように、複数にグループ化されたビット線ＢＬからグループごとに選択された複数のビット線ＢＬを選択するように構成されてもよい。
図１２（ａ）に示すセンスアンプ７は、複数のビット線ＢＬ０～ＢＬ７に対応する複数のセンスアンプモジュールＳＡ０～ＳＡ７を有する。各センスアンプモジュールＳＡ０～ＳＡ７は、対応するビット線ＢＬに接続される。
例えば、ローカルデコーダ６におけるドライバＷＬＡ０からワード線ＷＬＡ０へ選択電位であるローレベルＶＬ３（図１１参照）が供給された際に、センスアンプ７は、各ビット線ＢＬ０～ＢＬ７を選択電位であるハイレベルＶＨ４にする。これにより、図１２（ａ）に丸印で示すように、ワード線ＷＬＡ０と複数のビット線ＢＬ０～ＢＬ７とが交差する位置の各メモリセルＭＣが選択され、複数のビット線ＢＬ０～ＢＬ７に流れるセル電流が複数のセンスアンプモジュールＳＡ０～ＳＡ７で並行して検知される。これにより、センスアンプ７は、高速にセンスアンプ動作を行うことができる。
あるいは、図１２（ｂ）に示すセンスアンプ７は、マルチプレクサＭＸ１００及びセンスアンプモジュールＳＡ１００を有する。マルチプレクサＭＸ１００は、複数のビット線ＢＬ０～ＢＬ７とセンスアンプモジュールＳＡ１００との間に接続されている。センスアンプモジュールＳＡ１００は、マルチプレクサＭＸ１００を介して複数のビット線ＢＬ０～ＢＬ７で共有される。これにより、図８に示すようにメモリセルアレイ５を複数のサブアレイＡＲ（１，１）～ＡＲ（ｍ，ｎ）に細分化した場合に、センスアンプ７の回路面積を低減することができる。
例えば、図１２（ｂ）に示すように、ローカルデコーダ６におけるドライバＷＬＡ０からワード線ＷＬＡ０へ選択電位であるローレベルＶＬ３（図１１参照）が供給された際に、センスアンプ７は、１本のビット線ＢＬ１を選択電位であるハイレベルＶＨ４にし、他のビット線ＢＬ０，ＢＬ２～ＢＬ７を非選択電位であるローレベルＶＬ４にする。これに応じて、センスアンプ７は、マルチプレクサＭＸ１００を制御して、選択電位が供給されたビット線ＢＬ１を選択してセンスアンプモジュールＳＡ１００に接続する。これにより、図１２（ｂ）に丸印で示すように、ワード線ＷＬＡ０と選択ビット線ＢＬ１とが交差する位置の各メモリセルＭＣが選択され、ワード線ＷＬＡ０と非選択ビット線ＢＬ０，ＢＬ２～ＢＬ７とが交差する位置の各メモリセルＭＣが非選択とされる。選択ビット線ＢＬ１に流れるセル電流がマルチプレクサＭＸ１００を介してセンスアンプモジュールＳＡ１００で検知される。
あるいは、図１２（ｃ）に示すセンスアンプ７は、複数のマルチプレクサＭＸ２０１，ＭＸ２０２及び複数のセンスアンプモジュールＳＡ２０１、ＳＡ２０２を有する。マルチプレクサＭＸ２０１は、複数のビット線ＢＬ０～ＢＬ３とセンスアンプモジュールＳＡ２０１との間に接続されている。マルチプレクサＭＸ２０２は、複数のビット線ＢＬ４～ＢＬ７とセンスアンプモジュールＳＡ２０２との間に接続されている。すなわち、複数のビット線ＢＬ０～ＢＬ３は、センスアンプモジュールＳＡ２０１に対応してグループＧＲ１にグループ化されているとみなすことができ、複数のビット線ＢＬ４～ＢＬ７は、センスアンプモジュールＳＡ２０２に対応してグループＧＲ２にグループ化されているとみなすことができる。
センスアンプモジュールＳＡ２０１は、マルチプレクサＭＸ２０１を介して複数のビット線ＢＬ０～ＢＬ３で共有される。センスアンプモジュールＳＡ２０２は、マルチプレクサＭＸ２０２を介して複数のビット線ＢＬ４～ＢＬ７で共有される。これにより、図８に示すようにメモリセルアレイ５を複数のサブアレイＡＲ（１，１）～ＡＲ（ｍ，ｎ）に細分化した場合に、センスアンプ７の回路面積を低減することができる。
例えば、図１２（ｃ）に示すように、ローカルデコーダ６におけるドライバＷＬＡ０からワード線ＷＬＡ０へ選択電位であるローレベルＶＬ３（図１１参照）が供給された際に、センスアンプ７は、グループＧＲ１において、１本のビット線ＢＬ１を選択電位であるハイレベルＶＨ４にし、他のビット線ＢＬ０，ＢＬ２～ＢＬ３を非選択電位であるローレベルＶＬ４にする。これに応じて、センスアンプ７は、マルチプレクサＭＸ２０１を制御して、選択電位が供給されたビット線ＢＬ１を選択してセンスアンプモジュールＳＡ２０１に接続する。同様に、センスアンプ７は、グループＧＲ２において、１本のビット線ＢＬ５を選択電位であるハイレベルＶＨ４にし、他のビット線ＢＬ４，ＢＬ６～ＢＬ７を非選択電位であるローレベルＶＬ４にする。これに応じて、センスアンプ７は、マルチプレクサＭＸ２０２を制御して、選択電位が供給されたビット線ＢＬ５を選択してセンスアンプモジュールＳＡ２０２に接続する。
これにより、図１２（ｃ）に丸印で示すように、グループＧＲ１について、ワード線ＷＬＡ０と選択ビット線ＢＬ１とが交差する位置の各メモリセルＭＣが選択され、ワード線ＷＬＡ０と非選択ビット線ＢＬ０，ＢＬ２～ＢＬ３とが交差する位置の各メモリセルＭＣが非選択とされる。選択ビット線ＢＬ１に流れるセル電流がマルチプレクサＭＸ２０１を介してセンスアンプモジュールＳＡ２０１で検知される。同様に、グループＧＲ２について、ワード線ＷＬＡ０と選択ビット線ＢＬ５とが交差する位置の各メモリセルＭＣが選択され、ワード線ＷＬＡ０と非選択ビット線ＢＬ４，ＢＬ６～ＢＬ７とが交差する位置の各メモリセルＭＣが非選択とされる。選択ビット線ＢＬ５に流れるセル電流がマルチプレクサＭＸ２０２を介してセンスアンプモジュールＳＡ２０２で検知される。
（第３の実施形態）
次に、第３の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。
第１の実施形態では、隣接したストリングブロックＳＢの同一層（又は同一高さ）のワード線と共通信号にし、隣接したストリングブロックＳＢの同一層（又は同一高さ）内で対応するローカルストリング選択線と共通信号にすることに言及しているが、第３の実施形態では、そのための接続構成について例示する。
不揮発性半導体記憶装置１において、ビット線ＢＬ方向に隣接した各ストリングブロックＳＢ内の各ローカルストリングＬＳＴ内の各ローカルストリング選択線ＳＧＡ，ＳＧＢ，ＳＧＣ，ＳＧＤは、隣接したストリングブロックＳＢの同一層（又は同一高さ）内で対応するローカルストリング選択線と共通信号にされる。これにより、共通信号化した複数の隣接したストリングブロックのローカルストリング選択線をセルアレイ端で駆動する回路を共通化できる。
例えば、図１３に示すように、ロウデコーダ６は、複数のドライバＳＧＡ０～ＳＧＡ１５を有する。図１３は、ローカルストリング選択線及びドライバの接続構成を示す図である。複数のドライバＳＧＡ０～ＳＧＡ１５は、ストリングブロックＳＢ０における複数のローカルストリング選択線ＳＧＡ０～ＳＧＡ１５に対応し、ストリングブロックＳＢ１における複数のローカルストリング選択線ＳＧＡ０～ＳＧＡ１５に対応する。各ドライバＳＧＡ０～ＳＧＡ１５は、ストリングブロックＳＢ０における対応するローカルストリング選択線ＳＧＡとストリングブロックＳＢ１における対応するローカルストリング選択線ＳＧＡとに接続されている。すなわち、ストリングブロックＳＢ０におけるローカルストリング選択線ＳＧＡとストリングブロックＳＢ１におけるローカルストリング選択線ＳＧＡとでロウデコーダ６におけるドライバＳＧＡが共通化されている。これにより、駆動すべきローカルストリング選択線の数に比べてドライバの個数を低減できるので、ロウデコーダ６の回路面積を低減できる。
ドライバＳＧＡ０は、ストリングブロックＳＢ０におけるローカルストリング選択線ＳＧＡ０とストリングブロックＳＢ１におけるローカルストリング選択線ＳＧＡ０とに接続されている。すなわち、ストリングブロックＳＢ０におけるローカルストリング選択線ＳＧＡ０とストリングブロックＳＢ１におけるローカルストリング選択線ＳＧＡ０とでロウデコーダ６におけるドライバＳＧＡ０が共通化されている。
ドライバＳＧＡ１は、ストリングブロックＳＢ０におけるローカルストリング選択線ＳＧＡ１とストリングブロックＳＢ１におけるローカルストリング選択線ＳＧＡ１とに接続されている。すなわち、ストリングブロックＳＢ０におけるローカルストリング選択線ＳＧＡ１とストリングブロックＳＢ１におけるローカルストリング選択線ＳＧＡ１とでロウデコーダ６におけるドライバＳＧＡ１が共通化されている。
ドライバＳＧＡ１５は、ストリングブロックＳＢ０におけるローカルストリング選択線ＳＧＡ１５とストリングブロックＳＢ１におけるローカルストリング選択線ＳＧＡ１５とに接続されている。すなわち、ストリングブロックＳＢ０におけるローカルストリング選択線ＳＧＡ１５とストリングブロックＳＢ１におけるローカルストリング選択線ＳＧＡ１５とでロウデコーダ６におけるドライバＳＧＡ１５が共通化されている。
不揮発性半導体記憶装置１において、ビット線ＢＬ方向に隣接した各ストリングブロックＳＢ内の複数の積層された各ワード線ＷＬＡ，ＷＬＢ，ＷＬＣ，ＬＷＤは、隣接したストリングブロックＳＢの同一層（又は同一高さ）のワード線と共通信号にされる。これにより、共通信号化した複数の隣接したストリングブロックのワード線をセルアレイ端で駆動する回路を共通化できる。
例えば、図１４に示すように、ロウデコーダ６は、ドライバＷＬＡ０を有する。ドライバＷＬＡ０は、ストリングブロックＳＢ０におけるワード線ＷＬＡ０に対応し、ストリングブロックＳＢ１におけるワード線ＷＬＡ０に対応する。ドライバＷＬＡ０は、ストリングブロックＳＢ０における対応するワード線ＷＬＡ０とストリングブロックＳＢ１における対応するワード線ＷＬＡ０とに接続されている。すなわち、ストリングブロックＳＢ０におけるワード線ＷＬＡ０とストリングブロックＳＢ１におけるワード線ＷＬＡ０とでロウデコーダ６におけるドライバＷＬＡ０が共通化されている。これにより、駆動すべきワード線の数に比べてドライバの個数を低減できるので、ロウデコーダ６の回路面積を低減できる。
不揮発性半導体記憶装置１において、隣接した各ストリングブロックＳＢのブロック選択線ＳＴＢを独立信号にする。これにより、ローカルストリング選択線の信号を隣接ストリングブロックＳＢ間で共通信号化しワード線の信号を隣接ストリングブロックＳＢ間で共通信号化した場合でも、隣接ストリングブロックＳＢを互いに独立して選択することができる。
例えば、図１５に示すように、ロウデコーダ６は、複数のドライバＳＴＢ０，ＳＴＢ１を有する。ドライバＳＴＢ０は、ストリングブロックＳＢ０におけるブロック選択線ＳＴＢ０に対応し、ドライバＳＴＢ１は、ストリングブロックＳＢ１におけるブロック選択線ＳＴＢ１に対応する。ドライバＳＴＢ０は、ストリングブロックＳＢ０におけるブロック選択線ＳＴＢ０に接続され、ドライバＳＴＢ１は、ストリングブロックＳＢ１におけるブロック選択線ＳＴＢ１に接続される。すなわち、ストリングブロックＳＢ０におけるブロック選択線ＳＴＢ０とストリングブロックＳＢ１におけるブロック選択線ＳＴＢ１とは、ロウデコーダ６における異なるドライバＳＴＢ０，ＳＴＢ１に独立に接続されている。これにより、ロウデコーダ６は、ストリングブロックＳＢ０におけるブロック選択線ＳＴＢ０とストリングブロックＳＢ１におけるブロック選択線ＳＴＢ１とを互いに独立して駆動することができる。
以上のように、第３の実施形態では、ストリングブロックＳＢ０におけるローカルストリング選択線ＳＧＡとストリングブロックＳＢ１におけるローカルストリング選択線ＳＧＡとでロウデコーダ６におけるドライバＳＧＡが共通化されている。これにより、駆動すべきローカルストリング選択線の数に比べてドライバの個数を低減できるので、ロウデコーダ６の回路面積を低減できる。
また、第３の実施形態では、ストリングブロックＳＢ０におけるワード線ＷＬＡ０とストリングブロックＳＢ１におけるワード線ＷＬＡ０とでロウデコーダ６におけるドライバＷＬＡ０が共通化されている。これにより、駆動すべきワード線の数に比べてドライバの個数を低減できるので、ロウデコーダ６の回路面積を低減できる。
また、第３の実施形態では、ストリングブロックＳＢ０におけるワード線ＷＬＡ０とストリングブロックＳＢ１におけるワード線ＷＬＡ０とは、ロウデコーダ６における異なるドライバＳＴＢ０，ＳＴＢ１に独立に接続されている。これにより、ロウデコーダ６は、ストリングブロックＳＢ０におけるワード線ＷＬＡ０とストリングブロックＳＢ１におけるワード線ＷＬＡ０とを互いに独立して駆動することができる。
（第４の実施形態）
次に、第４の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第３の実施形態と異なる部分を中心に説明する。
第１の実施形態では、ストリングブロックＳＢの平面構成に言及していないが、第４の実施形態では、ストリングブロックＳＢの平面構成を例示する。
具体的には、図１６に示すように、各ストリングブロックＳＢは任意の平面構成で構成され得る。図１６は、ストリングブロックの構成を示す平面図である。
例えば、各ストリングブロックＳＢにおいて、各ローカルストリング選択線ＳＧＡと交差するローカルストリングＬＳＴＡのＸ方向列は、図１６（ａ）に示すように４連であってもよいし、図１６（ｂ）に示すように２連であってもよいし、図１６（ｃ）に示すように１連であってもよい。
図１６（ａ）に示すＸＹ平面図では、４連セルの構成が例示され、１つのローカルストリング選択線ＳＧＡの中にローカルストリングＬＳＴＡのピラーがビット線ＢＬ方向に４個ずらして４列で配列されている。各ビット線ＢＬは、１つのローカルストリング選択線ＳＧＡの中で４列のうちＸＹ平面図上で交差するいずれかのローカルストリングＬＳＴＡにコンタクト電極を介して接続される。図１６（ａ）におけるＣ－Ｃ線のＸＺ断面をビット線ＢＬについて拡大して示すと、図１６（ｄ）のようになる。図１６（ｄ）に示すように、４連セルの構成では、ビット線ＢＬがピッチＰ１でＸ方向に配列される。これに応じて、各ビット線ＢＬは、断面積Ｓ１を有する。
図１６（ｂ）に示すＸＹ平面図では、２連セルの構成が例示され、１つのローカルストリング選択線ＳＧＡの中にローカルストリングＬＳＴＡのピラーがビット線ＢＬ方向に２個ずらして２列で配列されている。各ビット線ＢＬは、１つのローカルストリング選択線ＳＧＡの中で２列のうちＸＹ平面図上で交差するローカルストリングＬＳＴＡにコンタクト電極を介して接続される。図１６（ｂ）におけるＤ－Ｄ線のＸＺ断面をビット線ＢＬについて拡大して示すと、図１６（ｅ）のようになる。図１６（ｅ）に示すように、２連セルの構成では、ビット線ＢＬがより緩やかなピッチＰ２（＞Ｐ１）でＸ方向に配列される。これに応じて、各ビット線ＢＬは、より大きな断面積Ｓ２（＞Ｓ１）を有する。
図１６（ｃ）に示すＸＹ平面図では、１連セルの構成が例示され、１つのローカルストリング選択線ＳＧＡの中にローカルストリングＬＳＴＡのピラーがビット線ＢＬ方向に１列で配列されている。各ビット線ＢＬは、１つのローカルストリング選択線ＳＧＡの中でＸＹ平面図上で交差するローカルストリングＬＳＴＡにコンタクト電極を介して接続される。図１６（ｃ）におけるＥ－Ｅ線のＸＺ断面をビット線ＢＬについて拡大して示すと、図１６（ｆ）のようになる。図１６（ｆ）に示すように、１連セルの構成では、ビット線ＢＬがより緩やかなピッチＰ３（＞Ｐ２）でＸ方向に配列される。これに応じて、各ビット線ＢＬは、より大きな断面積Ｓ３（＞Ｓ２）を有する。
以上のように、第４の実施形態では、各ストリングブロックＳＢの平面構成に応じてビット線ＢＬの抵抗を変更できる。例えば、１つのローカルストリング選択線ＳＧの中で配列されるローカルストリングＬＳＴの列数を減らすことでビット線ＢＬ抵抗を減らすことができる。すなわち、要求されるセル電流に応じてビット線ＢＬ駆動の電圧降下を調整できる。
（第５の実施形態）
次に、第５の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第４の実施形態と異なる部分を中心に説明する。
第２の実施形態では、不揮発性半導体記憶装置１の基本的な動作を例示するが、第４の実施形態では、さらに低消費電力化するための動作を例示する。
具体的には、不揮発性半導体記憶装置１は、図１７に示すように動作し得る。図１７は、ストリングブロックの動作例を示す。
例えば、ライト（リセット／セット）動作について、図１７（ａ）に示し、リード動作について図１７（ｂ）に示す。
本実施形態の複数のストリングブロックでワード線の信号、ローカルストリング選択線の信号を共有化する際に、各信号の寄生容量の増大により消費電流が増大する可能性がある。これは、メモリセルＭＣを選択する時（例えば、図１１のタイミングｔ１）に、最上以外の全ての非選択ローカルストリング選択線ＳＧＢ～ＳＧＤを中間電位ＶＭ１からハイレベルＶＨ３へ遷移させ、全ての非選択ワード線ＷＬをローレベルＶＬ３からハイレベルＶＨ３へ遷移させ、選択ブロック選択線をローレベルＶＬ２からハイレベルＶＨ２へ遷移させるため、過渡的に大きな電位差が発生し大きな電流が流れやすいからである。この傾向は、積層ワード線数が多い時に深刻化し得る。この時に、リード時のスピードが速い為、問題化する。
この対策として、図１７（ｂ）に示す様に、待機時（例えば、図１７（ｂ）に示すタイミングｔ１の直前）の非選択ローカルストリング選択線ＳＧＢ～ＳＧＤ、非選択ワード線ＷＬ、選択ブロック選択線ＳＴＢの電位は、それぞれ、前持って高い電位ＶＨ１，ＶＨ３，ＶＨ２にしておき、リード時の非選択電位（ハイレベルＶＨ１）、非選択電位（ハイレベルＶＨ３）、選択電位（ハイレベルＶＨ２）とほぼ同じにしておく。これにより、リード時（例えば、タイミングｔ１）において、非選択ワード線電位ＷＬの電位、選択ブロック選択線ＳＴＢの電位を、駆動する必要が無い。これにより、リード時の消費電流を実質的にゼロに出来る。選択ワード線ＷＬは、リード時にハイレベルＶＨ３からローレベルＶＬ３’へ遷移させる。非選択ブロック選択線ＳＴＢは、リード時にハイレベルＶＨ２からローレベルＶＬ２’へ遷移させる。ローレベルＶＬ３’は、ローレベルＶＬ３（図１１参照）より低くてもよい。ローレベルＶＬ２’は、ローレベルＶＬ２より低くてもよい。但し、待機時、最上の非選択ローカルストリング選択線ＳＧは、ビット線ＢＬから電流が流れないようにローレベルＶＬ１（図１１参照）にすることが好ましい。
また、図１７（ａ）に示す様に、ライト待機時はリード待機時と同様であるが、ライト時（図１７（ａ）に示すタイミングｔ１）において、非選択ワード線ＷＬ、選択ブロック選択線ＳＴＢをリードより高い電位ＶＨ３’，ＶＨ２’に設定する点がリード時と異なる。高い電位ＶＨ３’，ＶＨ２’とハイレベルＶＨ３，ＶＨ２との差は、ハイレベルＶＨ３，ＶＨ２とローレベルＶＬ３’，ＶＬ２’との差より小さく、消費電流が容易に抑制され得る。
なお、リード／ライトの消費電流のワード線積層数依存性を検討したところ、ワード線積層数を増やして非選択ワード線数を増やしてもリードの消費電流はほぼ増えないことが確認された。ストリングブロック数を増やすと動作させる信号の寄生容量は増えるので、そのぶん消費電流は増えるが微増であると考えられる。
以上のように、第５の実施形態では、不揮発性半導体記憶装置１において、非選択ローカルストリング選択線ＳＧＢ～ＳＧＤ、非選択ワード線ＷＬ、選択ブロック選択線ＳＴＢをリード・ライトの待機時にハイレベルに設定しておく。これにより、リード・ライト時の非選択ローカルストリング選択線ＳＧＢ～ＳＧＤ、非選択ワード線ＷＬ、選択ブロック選択線ＳＴＢの駆動電力を低減でき、不揮発性半導体記憶装置１の消費電力を低減できる。
（第６の実施形態）
次に、第６の実施形態にかかる不揮発性半導体記憶装置について説明する。以下では、第１の実施形態～第５の実施形態と異なる部分を中心に説明する。
第１の実施形態では、ブロック選択線ＳＴＢが各ストリングブロックＳＢの最下のローカルストリングブロックＬＳＢＤに配される構成が例示されるが、第６の実施形態では、ブロック選択線ＳＴＢが各ストリングブロックＳＢの最上のローカルストリングブロックＬＳＢＡに配される構成が例示される。
具体的には、図１８に示すように、ストリングブロックＳＢ０では、最上のローカルストリングブロックＬＳＢＡにおいて、最上のワード線ＷＬＡ０とストリングブロック選択線ＳＧＡ０～ＳＧＡ７との間の高さに、ブロック選択線ＳＴＢ０が配される。ブロック選択線ＳＴＢ０は、ローカルストリングブロックＬＳＢＡ内でＹ方向に配列される複数（図１８では、８本）のローカルストリングＬＳＴＡと交差する位置にそれぞれブロック選択トランジスタＳＴＢ０が構成される。ブロック選択線ＳＴＢ０は、Ｙ方向に配列される複数のローカルストリングＬＳＴＤのブロック選択トランジスタＳＴＢ０に共通に接続される。
同様に、ストリングブロックＳＢ１では、最上のローカルストリングブロックＬＳＢＡにおいて、最上のワード線ＷＬＡ０とストリングブロック選択線ＳＧＡ０～ＳＧＡ７との間の高さに、ブロック選択線ＳＴＢ１が配される。ブロック選択線ＳＴＢ１は、ローカルストリングブロックＬＳＢＡ内でＹ方向に配列される複数（図１８では、８本）のローカルストリングＬＳＴＡと交差する位置にそれぞれブロック選択トランジスタＳＴＢ１が構成される。ブロック選択線ＳＴＢ１は、Ｙ方向に配列される複数のローカルストリングＬＳＴＤのブロック選択トランジスタＳＴＢ１に共通に接続される。
なお、ブロック選択線ＳＴＢ０の信号とブロック選択線ＳＴＢ１の信号とは、互いに独立した信号である点は第１の実施形態と同様である。これにより、ロウデコーダ６は、ストリングブロックＳＢ０及びストリングブロックＳＢ１を独立して選択可能である。
以上のように、第６の実施形態では、不揮発性半導体記憶装置１において、ブロック選択線ＳＴＢが各ストリングブロックＳＢの最上のローカルストリングブロックＬＳＢＡに配される。このとき、ビット線方向に隣接するストリングブロックＳＢ０，ＳＢ１について、ブロック選択線ＳＴＢ０の信号とブロック選択線ＳＴＢ１の信号とは、互いに独立した信号である。したがって、このような構成によっても、ロウデコーダ６は、ストリングブロックＳＢ０及びストリングブロックＳＢ１を独立して選択可能である。
（第７の実施形態）
次に、第６の実施形態にかかる不揮発性半導体記憶装置について説明する。以下では、第１の実施形態～第６の実施形態と異なる部分を中心に説明する。
第６の実施形態では、ブロック選択線ＳＴＢが各ストリングブロックＳＢの最上のローカルストリングブロックＬＳＢＡに配される構成が例示されるが、第７の実施形態では、ブロック選択線ＳＴＢが各ストリングブロックＳＢの最上のローカルストリングブロックＬＳＢＡに配される他の構成が例示される。
具体的には、図１９に示すように、ストリングブロックＳＢ０では、最上のローカルストリングブロックＬＳＢＡにおいて、ストリングブロック選択線ＳＧＡ０～ＳＧＡ７とビット線ＢＬとの間の高さに、複数のブロック選択線ＳＴＢ０が配される。複数のブロック選択線ＳＴＢ０は、分断膜ＳＨＥを介して互いに電気的に絶縁される。複数のブロック選択線ＳＴＢ０には、共通の信号が供給される。複数のブロック選択線ＳＴＢ０は、ローカルストリングブロックＬＳＢＡ内でＹ方向に配列される複数（図１９では、８本）のローカルストリングＬＳＴＡと交差する位置にそれぞれブロック選択トランジスタＳＴＢ０が構成される点は、第６の実施形態と同様である。
同様に、ストリングブロックＳＢ１では、最上のローカルストリングブロックＬＳＢＡにおいて、ストリングブロック選択線ＳＧＡ０～ＳＧＡ７とビット線ＢＬとの間の高さに、複数のブロック選択線ＳＴＢ１が配される。複数のブロック選択線ＳＴＢ１は、分断膜ＳＨＥを介して互いに電気的に絶縁される。複数のブロック選択線ＳＴＢ１には、共通の信号が供給される。複数のブロック選択線ＳＴＢ１は、ローカルストリングブロックＬＳＢＡ内でＹ方向に配列される複数（図１９では、８本）のローカルストリングＬＳＴＡと交差する位置にそれぞれブロック選択トランジスタＳＴＢ０が構成される点は、第６の実施形態と同様である。
なお、ブロック選択線ＳＴＢ０の信号とブロック選択線ＳＴＢ１の信号とは、互いに独立した信号である点は第１の実施形態と同様である。これにより、ロウデコーダ６は、ストリングブロックＳＢ０及びストリングブロックＳＢ１を独立して選択可能である。
以上のように、第７の実施形態では、不揮発性半導体記憶装置１において、ブロック選択線ＳＴＢが各ストリングブロックＳＢの最上のローカルストリングブロックＬＳＢＡに配される。例えば、最上のローカルストリングブロックＬＳＢＡにおいて、ストリングブロック選択線ＳＧＡ０～ＳＧＡ７とビット線ＢＬとの間の高さに、複数のブロック選択線ＳＴＢとして配される。このとき、ビット線方向に隣接するストリングブロックＳＢ０，ＳＢ１について、ブロック選択線ＳＴＢ０の信号とブロック選択線ＳＴＢ１の信号とは、互いに独立した信号である。したがって、このような構成によっても、ロウデコーダ６は、ストリングブロックＳＢ０及びストリングブロックＳＢ１を独立して選択可能である。
なお、図１９に示す構成を採用した際に、複数のブロック選択線とロウデコーダ６との接続が図２０に示すように構成されてもよい。ロウデコーダ６は、複数のドライバＳＴＢ０，ＳＴＢ１を有する。ドライバＳＴＢ０は、ストリングブロックＳＢ０における複数のブロック選択線ＳＴＢ０に対応し、ドライバＳＴＢ１は、ストリングブロックＳＢ１における複数のブロック選択線ＳＴＢ１に対応する。ドライバＳＴＢ０は、ストリングブロックＳＢ０における複数のブロック選択線ＳＴＢ０に共通接続され、ドライバＳＴＢ１は、ストリングブロックＳＢ１における複数のブロック選択線ＳＴＢ１に共通接続される。これにより、各ストリングブロックについてドライバの数を削減できる。
すなわち、ストリングブロックＳＢ０における複数のブロック選択線ＳＴＢ０とストリングブロックＳＢ１における複数のブロック選択線ＳＴＢ１とは、ロウデコーダ６における異なるドライバＳＴＢ０，ＳＴＢ１に独立に接続されている。これにより、ロウデコーダ６は、ストリングブロックＳＢ０における複数のブロック選択線ＳＴＢ０とストリングブロックＳＢ１における複数のブロック選択線ＳＴＢ１とを互いに独立して駆動することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 不揮発性半導体記憶装置、ＢＬ ビット線、ＬＳＢ，ＬＳＢＡ～ＬＳＢＤ ローカルストリングブロック、ＬＳＴ，ＬＳＴＡ～ＬＳＴＤ ローカルストリング、ＳＢ，ＳＢ０，ＳＢ１ ストリングブロック、ＳＬ ソース線。

Claims (8)

  1. それぞれの一端がビット線に接続され前記ビット線方向に互い並ぶ複数のストリングブロックの配列を含むセルアレイを備え、
    前記ストリングブロックは、前記ビット線とソース線との間に複数のローカルストリングブロックが直列に接続されるとともに、前記複数のローカルストリングブロックの間のそれぞれがローカルビット線で接続され、
    前記ローカルストリングブロックは、前記ビット線又はローカルビット線と他のローカルビット線との間に複数のローカルストリングが並列に接続され、
    前記ローカルストリングは、ゲート端子にワード線が接続されたセルトランジスタとセルトランジスタの両端に並列に接続された抵抗変化素子とを含むメモリセルが複数直列に接続され、ゲート端子がストリング選択線に接続されたストリング選択トランジスタがさらに直列に接続され、
    前記複数のローカルストリングブロックのうち、１つのローカルストリングブロックは、ゲート端子にブロック選択線が接続されたブロック選択トランジスタを含み、残りのローカルストリングブロックは、ブロック選択トランジスタを含まず、
    前記ビット線方向に隣接する２つのストリングブロックに接続される２つの前記ワード線の信号は、共通した信号であり、
    前記２つのストリングブロックに接続される２つの前記ブロック選択線の信号は、互いに独立した信号である
    不揮発性半導体記憶装置。
  2. 同一のローカルストリングブロックに接続される複数の前記ストリング選択線の信号は、互いに独立した信号であり、
    前記ビット線方向に隣接する２つのローカルストリングブロックに接続される２つの前記ストリング選択線の信号は、共通した信号である
    請求項１に記載の不揮発性半導体記憶装置。
  3. 前記２つのストリング選択線は、セルアレイ端で、同一配線に接続され、同一駆動回路で駆動される
    請求項２に記載の不揮発性半導体記憶装置。
  4. 前記ブロック選択トランジスタを含む前記１つのローカルストリングブロックは、前記複数のローカルストリングブロックのうち前記ビット線の側のローカルストリングブロックである、あるいは、前記複数のローカルストリングブロックのうち前記ソース線の側のローカルストリングブロックである
    請求項１に記載の不揮発性半導体記憶装置。
  5. 前記ストリング選択トランジスタは、両端に並列に抵抗変化素子が接続される
    請求項１に記載の不揮発性半導体記憶装置。
  6. 前記抵抗変化素子は、円筒形状の第１の膜で構成され、
    前記セルトランジスタのチャネル領域は、前記第１の膜の外側に配される円筒形状の第２の膜で構成される
    請求項１に記載の不揮発性半導体記憶装置。
  7. 前記抵抗変化素子は、Ｇｅ，Ｓｂ，Ｔｅのうち少なくとも１つを主成分とする材料で形成される
    請求項１に記載の不揮発性半導体記憶装置。
  8. 選択メモリセルへのデータの書き込み時に、選択ストリングブロックに接続される非選択ワード線は、待機時の第１の電位より高い第２の電位に設定され、
    選択メモリセルからのデータの読み出し時に、選択ストリングブロックに接続される非選択ワード線は、前記第２の電位に維持される
    請求項１に記載の不揮発性半導体記憶装置。
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