CN115620780A - 半导体存储装置及在其中执行读出动作的方法 - Google Patents

半导体存储装置及在其中执行读出动作的方法 Download PDF

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Abstract

实施方式提供一种能够高速地动作的半导体存储装置及在其中执行读出动作的方法。实施方式的半导体存储装置包含：第1及第2存储单元，连接于第1字线；第1及第2读出放大器，分别包含第1及第2晶体管；以及第1及第2位线，分别将第1存储单元及第1晶体管间与第2存储单元及第2晶体管间连接。在读出动作中，在第1及第2读出放大器对数据进行判定时，对第1及第2晶体管的栅极施加第1电压。对于字线，在施加读出电压之前，施加高于读出电压的第2电压。在对字线施加第2电压的期间内，对第1晶体管的栅极施加高于第1电压的第3电压，施加到第2晶体管的栅极的电压低于第3电压。

Description

半导体存储装置及在其中执行读出动作的方法
分案申请的相关信息
本案是分案申请。该分案的母案是申请日为2018年1月30日、申请号为201810093840.5、发明名称为“半导体存储装置”的发明专利申请案。
[相关申请案]
本申请案享有以日本专利申请案2017-176641号(申请日：2017年9月14日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
已知有将存储单元三维地积层而得的NAND(Not AND，与非)型闪存。
发明内容
实施方式提供一种能够高速地动作的半导体存储装置。
实施方式的半导体存储装置包含第1及第2存储单元、第1字线、第1及第2读出放大器、以及第1及第2位线。第1字线连接于第1及第2存储单元。第1及第2读出放大器分别包含第1及第2晶体管。第1位线将第1存储单元与第1晶体管之间连接。第2位线将第2存储单元与第2晶体管之间连接。在读出动作中，在第1及第2读出放大器分别对第1及第2存储单元中所存储的数据进行判定时，对第1及第2晶体管的栅极施加第1电压。对于第1字线，在即将施加读出电压之前施加高于读出电压的第2电压。在对第1字线施加第2电压的期间内，对第1晶体管的栅极施加高于第1电压的第3电压，对第2晶体管的栅极施加低于第3电压的第4电压。
附图说明
图1是表示第1实施方式的半导体存储装置的整体构成的一例的框图。
图2是表示第1实施方式的半导体存储装置中所包含的存储单元阵列的构成例的电路图。
图3是表示第1实施方式的半导体存储装置中所包含的存储单元晶体管的阈值分布及数据分配的一例的图。
图4是表示第1实施方式的半导体存储装置中所包含的行解码器模块的详细的构成例的框图。
图5是表示第1实施方式的半导体存储装置中所包含的读出放大器模块及电压产生电路的详细的构成例的框图。
图6是表示第1实施方式的半导体存储装置中所包含的读出放大器模块的构成例的电路图。
图7是表示第1实施方式的半导体存储装置中所包含的存储单元阵列的平面布局的一例的图。
图8是沿着图7所示的VIII-VIII的存储单元阵列的剖视图。
图9是表示第1实施方式的半导体存储装置中所包含的存储单元阵列及行解码器模块的截面构造的一例的图。
图10是表示第1实施方式的半导体存储装置中所包含的读出放大器模块的截面构造的一例的图。
图11是表示第1实施方式的半导体存储装置的读出动作的一例的表格。
图12是表示第1实施方式的半导体存储装置的读出动作的波形的一例的图。
图13是表示第1实施方式的比较例的读出动作的波形的一例的图。
图14是表示第2实施方式的半导体存储装置中所包含的存储单元阵列及行解码器模块的详细的构成例的框图。
图15是表示第2实施方式的半导体存储装置中所包含的读出放大器模块的构成例的电路图。
图16是表示第2实施方式的半导体存储装置中所包含的读出放大器模块的截面构造的一例的图。
图17是表示第2实施方式的半导体存储装置的读出动作的一例的表格。
图18是表示第3实施方式的半导体存储装置中所包含的存储单元阵列及行解码器模块的详细的构成例的框图。
图19是表示第3实施方式的半导体存储装置中所包含的读出放大器模块及电压产生电路的详细的构成例的框图。
图20是表示第3实施方式的半导体存储装置的读出动作的一例的表格。
图21是表示第3实施方式的半导体存储装置的读出动作的波形的一例的图。
图22是表示第4实施方式的半导体存储装置中所包含的读出放大器模块及电压产生电路的详细的构成例的框图。
图23是表示第4实施方式的半导体存储装置中所包含的读出放大器模块的截面构造的一例的图。
图24是表示第4实施方式的半导体存储装置的读出动作的波形的一例的图。
图25是表示第5实施方式的半导体存储装置中所包含的存储单元阵列及行解码器模块的详细的构成例的框图。
图26是表示第5实施方式的半导体存储装置中所包含的读出放大器模块及电压产生电路的详细的构成例的框图。
图27是表示第5实施方式的半导体存储装置的读出动作的波形的一例的图。
图28是表示第6实施方式的半导体存储装置中所包含的读出放大器模块的构成例的电路图。
图29是表示第6实施方式的半导体存储装置的读出动作的一例的表格。
图30是表示第1实施方式的变化例的半导体存储装置的读出动作的波形的一例的图。
具体实施方式
以下，参照附图对实施方式进行说明。附图是示意性的图。此外，在以下的说明中，对具有大致相同的功能及构成的构成要素标注相同符号。构成参照符号的字符后的数字、及构成参照符号的数字后的字符是为了将由包含相同字符及数字的参照符号参照且具有相同构成的要素彼此加以区分而使用。当无需将包含相同字符及数字的参照符号所示的要素相互区分时，这些要素由只包含相同字符及数字的参照符号而参照。
[1]第1实施方式
以下，对第1实施方式的半导体存储装置进行说明。
[1-1]构成
[1-1-1]半导体存储装置10的整体构成
图1是表示第1实施方式的半导体存储装置10的整体构成的一例的框图。如图1所示，半导体存储装置10具备存储单元阵列11、行解码器模块12A及12B、读出放大器模块13、输入输出电路14、寄存器15、逻辑控制器16、定序器(sequencer)17、就绪/忙碌控制电路18、以及电压产生电路19。
存储单元阵列11包含区块
Figure BDA0003907266020000041
(n为1以上的自然数)。区块BLK是与位线及字线建立关联的多个非易失性存储单元的集合，例如成为数据的删除单位。半导体存储装置10例如能够通过应用MLC(Multi-Level Cell，多层存储单元)方式，使各存储单元存储2比特以上的数据。
行解码器模块12A及12B能够基于地址寄存器15B中所保存的区块地址，选择执行各种动作的目标区块BLK。而且，行解码器模块12A及12B能够将从电压产生电路19供给的电压传输到所选择的区块BLK。关于行解码器模块12A及12B的详细情况将在下文进行叙述。
读出放大器模块13能够将从存储单元阵列11读出的数据DAT经由输入输出电路14输出到外部控制器。另外，读出放大器模块13能够将从外部控制器经由输入输出电路14接收到的写入数据DAT传输到存储单元阵列11。
输入输出电路14例如能够与外部控制器之间收发8比特宽的输入输出信号
Figure BDA0003907266020000042
Figure BDA0003907266020000043
例如，输入输出电路14将从外部控制器接收到的输入输出信号I/O中所包含的写入数据DAT传输到读出放大器模块13，且将从读出放大器模块13传输来的读出数据DAT作为输入输出信号I/O发送到外部控制器。
寄存器15包含状态寄存器15A、地址寄存器15B及命令寄存器15C。状态寄存器15A例如保存定序器17的状态信息STS，并基于定序器17的指示将该状态信息STS传输到输入输出电路14。地址寄存器15B保存从输入输出电路14传输来的地址信息ADD。地址信息ADD中所包含的区块地址、列地址及页地址分别被用于行解码器模块12、读出放大器模块13及电压产生电路19。命令寄存器15C保存从输入输出电路14传输来的命令CMD。
逻辑控制器16能够基于从外部控制器接收到的各种控制信号，控制输入输出电路14及定序器17。作为各种控制信号，例如使用芯片使能信号/CE、命令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE、读取使能信号/RE、及写入保护信号/WP。信号/CE是用于激活半导体存储装置10的信号。信号CLE是将与所断定的信号CLE并行地输入到半导体存储装置10的信号为命令CMD通知给输入输出电路14的信号。信号ALE是将与所断定的信号ALE并行地输入到半导体存储装置10的信号为地址信息ADD通知给输入输出电路14的信号。信号/WE及/RE分别是例如对输入输出电路14命令输入输出信号I/O的输入及输出的信号。信号/WP是例如用于在电源接通断开时使半导体存储装置10为保护状态的信号。
定序器17能够基于命令寄存器15C中所保存的命令CMD，控制半导体存储装置10整体的动作。例如，定序器17对行解码器模块12、读出放大器模块13及电压产生电路19等进行控制，并执行写入动作或读出动作等各种动作。
就绪/忙碌控制电路18能够基于定序器17的动作状态产生就绪/忙碌信号RBn。信号RBn是将半导体存储装置10是受理来自外部控制器的命令的就绪状态还是未受理命令的忙碌状态通知给外部控制器的信号。
电压产生电路19能够基于定序器17的控制产生所需电压，并将所产生的电压供给到存储单元阵列11、行解码器模块12、读出放大器模块13等。例如，电压产生电路19基于地址寄存器15B中所保存的页地址，分别对与选择字线对应的信号线、及与非选择字线对应的信号线施加所需电压。
[1-1-2]存储单元阵列11的构成
图2是表示第1实施方式的半导体存储装置10中所包含的存储单元阵列11的构成例的电路图，且表示存储单元阵列11内的1个区块BLK的详细的电路构成的一例。如图2所示，区块BLK例如包含串单元
Figure BDA0003907266020000051
各串单元SU包含与位线
Figure BDA0003907266020000052
(m为1以上的自然数)分别建立关联的多个NAND串NS。各NAND串NS例如包含存储单元晶体管
Figure BDA0003907266020000053
以及选择晶体管ST1及ST2。
存储单元晶体管MT具备控制栅极及电荷储存层，能够非易失地存储数据。各NAND串NS中所包含的存储单元晶体管
Figure BDA0003907266020000054
在选择晶体管ST1的源极与选择晶体管ST2的漏极之间串联连接。同一区块BLK中所包含的存储单元晶体管
Figure BDA0003907266020000055
的控制栅极分别共通连接于字线
Figure BDA0003907266020000056
此外，在以下的说明中，将每个串单元SU中连接于共通的字线WL的多个存储单元晶体管MT所存储的1比特数据的集合称为“页”。因此，当在1个存储单元晶体管MT中存储着2比特数据时，在1个串单元SU内连接于共通的字线WL的多个存储单元晶体管MT的集合存储2页数据。
选择晶体管ST1及ST2被用于各种动作时的串单元SU的选择。与同一列地址对应的NAND串NS中所包含的选择晶体管ST1的漏极共通连接于对应的位线BL。串单元
Figure BDA0003907266020000061
中所包含的选择晶体管ST1的栅极分别共通连接于选择栅极线
Figure BDA0003907266020000062
在同一区块BLK中，选择晶体管ST2的源极共通连接于源极线SL，选择晶体管ST2的栅极共通连接于选择栅极线SGS。
在以上所说明的存储单元阵列11的电路构成中，字线
Figure BDA0003907266020000063
设置在每个区块BLK。位线
Figure BDA0003907266020000064
在多个区块BLK间为共有。源极线SL在多个区块BLK间为共有。此外，各区块BLK所包含的串单元SU的个数与各NAND串NS所包含的存储单元晶体管MT以及选择晶体管ST1及ST2的个数只不过为一例，能够设计为任意个数。字线WL以及选择栅极线SGD及SGS的条数是基于存储单元晶体管MT以及选择晶体管ST1及ST2的个数而变更。
另外，在以上所说明的存储单元阵列11的电路构成中，由在1个串单元SU内连接于共通的字线WL的多个存储单元晶体管MT的阈值电压所形成的阈值分布例如成为图3所示的分布。图3表示1个存储单元晶体管MT存储2比特数据的情况下的阈值分布、读出电压、及数据分配的一例，纵轴对应于存储单元晶体管MT的个数，横轴对应于存储单元晶体管MT的阈值电压Vth。
如图3所示，多个存储单元晶体管MT基于所存储的2比特数据而形成4个阈值分布。将该4个阈值分布按阈值电压由低到高的顺序称为“ER”电平、“A”电平、“B”电平、及“C”电平。就MLC方式来说，例如对“ER”电平、“A”电平、“B”电平、及“C”电平分别分配“10(Lower(低位)、Upper(高位))”数据、“11”数据、“01”数据、及“00”数据。
而且，在以上所说明的阈值分布中，在相邻的阈值分布之间分别设定有读出电压。例如，读出电压AR被设定于“ER”电平的最大阈值电压与“A”电平的最小阈值电压之间，且被用于判定存储单元晶体管MT的阈值电压是包含于“ER”电平的阈值分布还是包含于“A”电平以上的阈值分布的动作。其它读出电压BR及CR也与读出电压AR同样地设定。对于比最高阈值分布中的最大阈值电压高的电压，设定读出导通电压Vread。将读出导通电压Vread施加到栅极的存储单元晶体管MT不论所存储的数据如何，都成为接通状态。
此外，以上所说明的存储在1个存储单元晶体管MT的数据的比特数与针对存储单元晶体管MT的阈值分布的数据分配只不过为一例，并不限定于此。例如，可将1比特或3比特以上的数据存储在1个存储单元晶体管MT，也可对各阈值分布应用其它各种数据分配。
[1-1-3]行解码器模块12的构成
图4是表示第1实施方式的半导体存储装置10中所包含的行解码器模块12A及12B的详细的构成例的框图，且表示存储单元阵列11中所包含的各区块BLK与行解码器模块12A及12B的关系。如图4所示，行解码器模块12A包含多个行解码器RDA，行解码器模块12B包含多个行解码器RDB。
多个行解码器RDA分别对应于偶数区块(例如BLK0、BLK2、…)而设置，多个行解码器RDB分别对应于奇数区块(例如BLK1、BLK3、…)而设置。具体来说，例如对于区块BLK0及BLK2分别关联不同的行解码器RDA，对于区块BLK1及BLK3分别关联不同的行解码器RDB。
对于各区块BLK，经由行解码器RDA及RDB中的任一个施加从电压产生电路19供给的电压。行解码器RDA从字线WL的延伸方向的一侧对偶数区块的字线WL施加电压，行解码器RDB从字线WL的延伸方向的另一侧对奇数区块的字线WL施加电压。而且，如图4所示，对以上所说明的构成定义区域AR1及AR2。
区域AR1及AR2是在字线WL的延伸方向(区块BLK的延伸方向)上将存储单元阵列11进行分割而定义的区域，区域AR1对应于字线WL的延伸方向的一侧的区域，区域AR2对应于字线WL的延伸方向的另一侧的区域。存储单元阵列11在区域AR1中连接着行解码器模块12A，在区域AR2中连接着行解码器模块12B。在以下的说明中，将与连接着对应于各区块BLK的行解码器RDA或RDB的区域相距较近的区域称为“Near(近)”，将相距较远的区域称为“Far(远)”。也就是说，例如就区块BLK0来说，区域AR1对应于Near侧，区域AR2对应于Far侧。同样地，就区块BLK1来说，区域AR2对应于Near侧，区域AR1对应于Far侧。
[1-1-4]读出放大器模块13及电压产生电路19的构成
图5是表示第1实施方式的半导体存储装置10中所包含的读出放大器模块13及电压产生电路19的详细的构成例的框图。如图5所示，读出放大器模块13包含多个读出放大器群组SAG，电压产生电路19包含BLC驱动器DR1及DR2。
读出放大器群组SAG例如包含沿着位线BL的延伸方向排列的读出放大器单元
Figure BDA0003907266020000071
在各读出放大器单元SAU分别连接着1条位线BL。也就是说，读出放大器模块13中所包含的读出放大器单元SAU的个数例如对应于位线BL的条数。以下，将设置于区域AR1的连接于与NAND串NS对应的位线BL的读出放大器单元SAU的集合称为读出放大器区段SEG1，将设置于区域AR2的连接于与NAND串NS对应的位线BL的读出放大器单元SAU的集合称为读出放大器区段SEG2。
例如，在读出动作中，当选择偶数区块时，对应于区域AR1的读出放大器单元SAU读出设置于选择区块的Near侧的存储单元的数据，对应于区域AR2的读出放大器单元SAU读出设置于选择区块的Far侧的存储单元的数据。同样地，当选择奇数区块时，对应于区域AR1的读出放大器单元SAU读出设置于选择区块的Far侧的存储单元的数据，对应于区域AR2的读出放大器单元SAU读出设置于选择区块的Near侧的存储单元的数据。
BLC驱动器DR1及DR2基于未图示的电荷泵所产生的电压，分别产生控制信号BLC1及BLC2。而且，BLC驱动器DR1将所产生的控制信号BLC1供给到区段SEG1中所包含的读出放大器单元SAU，BLC驱动器DR2将所产生的控制信号BLC2供给到区段SEG2中所包含的读出放大器单元SAU。
以上所说明的各读出放大器单元SAU的详细的电路构成例如成为图6所示的构成。图6表示关于读出放大器模块13内的1个读出放大器单元SAU的详细的电路构成的一例。如图6所示，读出放大器单元SAU包含以能够相互收发数据的方式连接的读出放大器部SA、以及锁存电路SDL、LDL、UDL及XDL。
读出放大器部SA例如在读出动作中，将被对应的位线BL读出的数据读出，并判定所读出的数据是“0”还是“1”。如图6所示，读出放大器部SA包含p通道MOS(Metal OxideSemiconductor，金属氧化物半导体)晶体管20、n通道MOS晶体管
Figure BDA0003907266020000081
及电容器28。
晶体管20的一端连接于电源线，晶体管20的栅极连接于节点INV。晶体管21的一端连接于晶体管20的另一端，晶体管21的另一端连接于节点COM，对晶体管21的栅极输入控制信号BLX。晶体管22的一端连接于节点COM，晶体管22的另一端连接于对应的位线BL，对晶体管22的栅极输入控制信号BLC。晶体管23的一端连接于节点COM，晶体管23的另一端连接于节点SRC，晶体管23的栅极连接于节点INV。晶体管24的一端连接于晶体管20的另一端，晶体管24的另一端连接于节点SEN，对晶体管24的栅极输入控制信号HLL。晶体管25的一端连接于节点SEN，晶体管25的另一端连接于节点COM，对晶体管25的栅极输入控制信号XXL。晶体管26的一端接地，晶体管26的栅极连接于节点SEN。晶体管27的一端连接于晶体管26的另一端，晶体管27的另一端连接于总线LBUS，对晶体管27的栅极输入控制信号STB。电容器28的一端连接于节点SEN，对电容器28的另一端输入时钟CLK。
锁存电路SDL、LDL、UDL及XDL能够暂时保存读出数据，锁存电路XDL连接于输入输出电路14，且被用于读出放大器单元SAU与输入输出电路14之间的数据的输入输出。如图6所示，锁存电路SDL具备反相器30及31、以及n通道MOS晶体管32及33。
反相器30的输入端子连接于节点LAT，输出端子连接于节点INV。反相器31的输入端子连接于节点INV，输出端子连接于节点LAT。晶体管32的一端连接于节点INV，另一端连接于总线LBUS，且对栅极输入控制信号STI。晶体管33的一端连接于节点LAT，另一端连接于总线LBUS，且对栅极输入控制信号STL。锁存电路LDL、UDL及XDL的电路构成例如与锁存电路SDL的电路构成相同，所以省略说明。
在以上所说明的读出放大器单元SAU的构成中，对连接于晶体管20的一端的电源线施加例如半导体存储装置10的电源电压即电压Vdd，对节点SRC施加例如半导体存储装置10的接地电压即电压Vss。另外，以上所说明的各种控制信号例如由定序器17产生。
此外，第1实施方式的读出放大器模块13的构成并不限定于此。例如，读出放大器单元SAU所具备的锁存电路的个数能够设计为任意个数。在该情况下，锁存电路的个数是例如基于1个存储单元晶体管MT所保存的数据的比特数而设计。另外，在以上的说明中，列举读出放大器单元SAU及位线BL一一对应的情况为例，但并不限定于此。例如，也可将多条位线BL经由选择器连接于1个读出放大器单元SAU。
[1-1-5]半导体存储装置10的构造
以下，对第1实施方式的半导体存储装置10中所包含的存储单元阵列11、行解码器模块12、及读出放大器模块13的构造进行说明。
图7表示第1实施方式的存储单元阵列11的平面布局的一例，且表示存储单元阵列11内的1个串单元SU0的平面布局的一例。此外，在以下附图中，X轴对应于字线WL的延伸方向，Y轴对应于位线BL的延伸方向，Z轴对应于相对于衬底表面的铅垂方向。
如图7所示，串单元SU0设置于在X方向上延伸且在Y方向上相邻的接触插塞LI间。接触插塞LI设置在将相邻的串单元SU间绝缘的狭缝内。也就是说，就存储单元阵列11来说，在未图示的区域中，多个接触插塞LI排列于Y方向，在相邻的接触插塞LI间分别设置着串单元SU。
在这种串单元SU0的构成中，在X方向上定义有区域CR及HR。区域CR是作为实质上的数据保存区域发挥功能的区域，在区域CR设置着多个半导体支柱MH。1个半导体支柱MH例如对应于1个NAND串NS。区域HR是用于将设置在串单元SU0的各种配线与行解码器模块12A之间连接的区域。具体来说，在串单元SU0，例如以具有与上层导电体不重叠的部分的方式设置着作为选择栅极线SGS发挥功能的导电体41、作为字线
Figure BDA0003907266020000101
分别发挥功能的8个导电体42、及作为选择栅极线SGD发挥功能的导电体43。而且，导电体
Figure BDA0003907266020000102
的端部分别经由导电性的通孔触点VC，与设置在串单元SU的下部的行解码器模块12A连接。
将以上所说明的存储单元阵列11的截面构造的一例示于图8及图9。图8及图9表示关于存储单元阵列11内的1个串单元SU0的截面构造的一例，图8表示沿着图7的VIII-VIII线的的截面。图9表示沿着图7的X方向的截面，且是抽出与区域HR的字线WL0(导电体42)相关的构造而表示。此外，在以下的附图中省略层间绝缘膜的图示，图9是省略区域CR的半导体支柱MH的构造而表示。
如图8所示，在存储单元阵列11，在形成于半导体衬底上的P型阱区域50的上方，设置着作为源极线SL发挥功能的导电体40。在导电体40上，设置着多个接触插塞LI。在相邻的接触插塞LI间且导电体40的上方，在Z方向上依序设置着例如导电体41、8层导电体42、及导电体43。
导电体
Figure BDA0003907266020000103
的形状为在X方向及Y方向上扩展的板状，接触插塞LI的形状为在X方向及Z方向上扩展的板状。而且，以穿过导电体
Figure BDA0003907266020000104
的方式设置多个半导体支柱MH。具体来说，半导体支柱MH是以从导电体43的上表面到达导电体40的上表面的方式形成。
半导体支柱MH例如包含区块绝缘膜45、绝缘膜(电荷储存层)46、隧道氧化膜47及导电性的半导体材料48。具体来说，在半导体材料48的周围设置着隧道氧化膜47，在隧道氧化膜47的周围设置着绝缘膜46，在绝缘膜46的周围设置着区块绝缘膜45。此外，半导体材料48内也可包含不同的材料。
在这种构造中，导电体41与半导体支柱MH交叉的部分作为选择晶体管ST2发挥功能，导电体42与半导体支柱MH交叉的部分作为存储单元晶体管MT发挥功能，导电体43与半导体支柱MH交叉的部分作为选择晶体管ST1发挥功能。
在半导体支柱MH的半导体材料48上，设置着导电性的通孔触点BC。在通孔触点BC上，在Y方向上延伸地设置着作为位线BL发挥功能的导电体44。在各串单元SU中，在1个导电体44连接着1个半导体支柱MH。也就是说，在各串单元SU中，例如在排列于X方向的多个导电体44分别连接着不同的半导体支柱MH。
如图9所示，在区域HR中，在P型阱区域50的表面内形成着n+杂质扩散区域51及52。在扩散区域51及52间且P型阱区域50上，介隔未图示的栅极绝缘膜而设置着导电体53。该扩散区域51及52、以及导电体53分别作为晶体管TR的源极、漏极及栅极电极发挥功能。晶体管TR包含在行解码器模块12A中。在扩散区域51上，设置着通孔触点VC。通孔触点VC穿过导电体
Figure BDA0003907266020000111
与导电体54连接，通孔触点VC与导电体
Figure BDA0003907266020000112
之间通过绝缘膜而绝缘。导电体54例如设置在设置着导电体43的配线层与设置着导电体44的配线层之间的配线层，且经由导电性的通孔触点HU与对应于字线WL0的导电体42连接。通孔触点HU与半导体支柱MH的间隔根据设置着半导体支柱MH的区域而有所不同，使用图4进行说明的Near侧及Far侧是根据通孔触点HU与半导体支柱MH的距离来定义。
通过这种构成，行解码器模块12A能够经由晶体管TR对与字线WL0对应的导电体42供给电压。在半导体存储装置10，对应于导电体
Figure BDA0003907266020000113
而设置着未图示的多个晶体管TR及导电体54，行解码器模块12A经由这些晶体管TR对与各种配线对应的导电体供给电压。此外，以下将形成着与晶体管TR的栅极电极对应的导电体53的配线层称为配线层GC，将形成着与位线BL对应的导电体44的配线层称为配线层M1。
与奇数区块BLK对应的串单元SU的平面布局例如成为图7所示的串单元SU0的平面布局以Y轴为对称轴翻转而得者。也就是说，单元区域CR设置在与偶数区块对应的引出区域HR和与奇数区块对应的引出区域HR之间。与奇数区块BLK对应的串单元SU的其它构造和与偶数区块对应的串单元SU的构造相同，所以省略说明。
此外，第1实施方式的存储单元阵列11的构造并不限定于以上所说明的构造。例如，在所述说明中，选择栅极线SGS及SGD分别包含1层导电体41及43，但选择栅极线SGS及SGD也可包含多层导电体。另外，1个半导体支柱MH所穿过的导电体42的个数并不限定于此。例如通过将1个半导体支柱MH所穿过的导电体42的个数设为9个以上，能够将1个NAND串NS中所包含的存储单元晶体管MT的个数设为9个以上。
接下来，使用图10对读出放大器模块13的截面构造进行说明。图10表示读出放大器模块13中所包含的形成着晶体管22的栅极电极的区域的截面构造的一例。如图10所示，在P型阱区域50上，介隔未图示的栅极绝缘膜，设置着作为晶体管22的栅极电极发挥功能的导电体55A及55B。
导电体55A及55B设置在配线层GC，导电体55A在X方向上遍及区域AR1延伸，导电体55B在X方向上遍及区域AR2延伸。导电体55A与导电体55B之间是通过狭缝ST而绝缘。在导电体55A的端部上设置着通孔触点TRC，在该通孔触点TRC上设置着导电体56A。在导电体55B的端部上设置着通孔触点TRC，在该通孔触点TRC上设置着导电体56B。导电体56A及56B例如形成于比配线层M1更靠上层的配线层M2。
而且，导电体56A及56B在未图示的区域中分别连接于BLC驱动器DR1及DR2。也就是说，BLC驱动器DR1经由导电体56A及通孔触点TRC对导电体55A施加与控制信号BLC1对应的电压，BLC驱动器DR2经由导电体56B及通孔触点TRC对导电体55B施加与控制信号BLC2对应的电压。此外，以导电体55与导电体56之间经由1个通孔触点TRC而连接的情况为例进行说明，但并不限定于此。例如，导电体55与导电体56之间也可经由多个通孔触点TRC而连接。
[1-2]动作
第1实施方式的半导体存储装置10在读出动作中执行突跳动作。所谓突跳动作是指暂时先将驱动器的驱动电压设定为高于目标电压值的值，在经过固定时间后降低为目标电压值的电压施加方法。突跳动作例如是对字线WL或控制信号BLX及BLC执行。例如，当对控制信号BLX及BLC执行突跳动作时，对位线BL的电流的供给量增加，位线BL被充电。此外，以下，在突跳动作时，将在施加目标电压之前所施加的高于目标电压的电压称为突跳电压，将目标电压与突跳电压的差量称为突跳量。
而且，在第1实施方式中，当对控制信号BLC执行突跳动作时，根据选择偶数区块还是选择奇数区块，控制信号BLC1及BLC2的控制方法有所变化。
图11表示对字线WL执行突跳动作的期间的控制信号BLC1及BLC2的控制方法的一例。如图11所示，当选择区块为偶数区块时，定序器17对于控制信号BLC1执行突跳动作，对于控制信号BLC2不执行突跳动作。另一方面，当选择区块为奇数区块时，定序器17对于控制信号BLC2执行突跳动作，对于控制信号BLC1不执行突跳动作。
也就是说，半导体存储装置10的定序器17例如以如下方式控制BLC驱动器DR1及DR2，即，对供给到与Near侧对应的读出放大器区段SEG的控制信号BLC执行突跳动作，对供给到与Far侧对应的读出放大器区段SEG的控制信号BLC不执行突跳动作。
将这种第1实施方式的半导体存储装置10的读出动作时的波形的一例示于图12中。图12表示选择偶数区块的情况下，与该区块BLK对应的所选择的字线WL的波形、分别与Near侧及Far侧对应的位线BL的波形、及各种控制信号的波形的一例。另外，图12所示的字线WL的波形是实线对应于与Near侧对应的波形，虚线对应于与Far侧对应的波形，控制信号BLC的波形是实线对应于控制信号BLC1的波形，虚线对应于控制信号BLC2的波形。此外，在以下的说明中，当无需对控制信号BLC1及BLC2加以区分时，将控制信号BLC1及BLC2的动作汇总记载为控制信号BLC的动作。
此外，在以下的说明中，被输入各种控制信号的N通道MOS晶体管是当对栅极施加“H”电平的电压时成为接通状态，当对栅极施加“L”电平的电压时成为断开状态。另外，将与所选择的字线WL对应的存储单元晶体管MT称为选择存储单元。
如图12所示，在时刻t0之前的初始状态下，例如将字线WL以及控制信号BLX及BLC1的电压设为电压Vss，将控制信号HLL、XXL及STB的电压设为“L”电平，将位线BL的电压设为电压Vss。
当在时刻t0开始读出动作时，行解码器模块12A对所选择的字线WL施加例如读出导通电压Vread。与Far侧相比，Near侧的字线WL的电压变化更早。
另外，定序器17将控制信号BLX的电压设为电压VblxL，且将控制信号BLC的电压设为电压VblcL。于是，被施加电压Vread的存储单元晶体管MT、被施加电压VblxL的晶体管21、及被施加电压VblcL的晶体管22成为接通状态。由此，从读出放大器模块13对位线BL供给电流，位线BL的电压上升至电压VBLL为止。
在时刻t1，定序器17将控制信号BLX的电压设为电压Vblx，将控制信号BLC的电压设为电压Vblc，将控制信号HLL设为“H”电平。电压Vblx高于电压VblxL，电压Vblc高于电压VblcL。此时，定序器17例如也可对控制信号BLX及BLC执行突跳动作。在该情况下，对控制信号BLX及BLC暂时施加例如比所需电压高出电压BLkick的电压。由于栅极的电压已上升的晶体管21及22流通更多电流，所以位线BL的电压上升。当选择存储单元成为接通状态时，位线BL的电压成为电压VBLon，当成为断开状态时，位线BL的电压成为比电压VBLon高的电压VBLoff。当控制信号HLL成为“H”电平时，晶体管24成为接通状态且节点SEN被充电，当节点SEN的充电完成时，定序器17使控制信号HLL为“L”电平。
在时刻t2，定序器17使控制信号XXL为“H”电平。当控制信号XXL成为“H”电平时，节点SEN的电位基于选择存储单元的状态而发生变化。然后，定序器17将控制信号STB设为“H”电平，并基于节点SEN的状态来判定选择存储单元的阈值电压是否为电压AR以上，将判定结果保存在读出放大器单元SAU内的锁存电路。之后，定序器17使控制信号XXL为“L”电平。
在时刻t3，行解码器模块12A对字线WL施加例如读出电压CR。此时，对字线WL以及控制信号BLX及BLC1应用突跳动作。具体来说，行解码器模块12A对所选择的字线WL暂时施加突跳电压CR+CGkick。该突跳电压CR+CGkick例如表示为字线WL的Near侧的电压。另一方面，字线WL的Far侧的电压因配线的RC(Resistance Capacitance，电阻电容)延迟，例如不超过电压CR而上升至电压CR为止。此外，突跳量CGkick的大小能够设定为任意的数值。
在对所选择的字线WL施加突跳电压的期间内，定序器17例如使控制信号BLX的电压暂时上升电压BLkick，且使控制信号BLC1的电压暂时上升比电压BLkick高的电压BLkickh，且将控制信号BLC2的电压维持于电压Vblc。
当与Near侧对应的选择存储单元的阈值电压小于电压CR时，被施加突跳电压的选择存储单元维持接通状态或从断开状态变化为接通状态，所以位线BL的电压成为电压VBLon。另一方面，当与Near侧对应的选择存储单元的阈值电压为电压CR以上时，由于字线WL的Near侧的电压高于电压CR，所以有对应的存储单元误接通(false on)的情况。所谓误接通表示相比特定的读出电压来说具有较高阈值电压的存储单元晶体管MT因突跳电压意外地成为接通状态的现象。此时，有位线BL的电压下降的情况，但由于因针对控制信号BLX及BLC1的突跳动作导致对位线BL的电流的供给量增加，所以位线BL的电压在短时间内恢复为电压VBLoff。
当与Far侧对应的选择存储单元的阈值电压小于电压CR时，被施加电压CR的选择存储单元维持接通状态或从断开状态变化为接通状态，所以位线BL的电压成为电压VBLon。另一方面，当与Far侧对应的选择存储单元的阈值电压为电压CR以上时，字线WL的Far侧的电压例如不超过电压CR，所以得以抑制对应的选择存储单元发生误接通。也就是说，当与Far侧对应的选择存储单元的阈值电压为电压CR以上时，对应的位线BL的电压维持电压VBLoff。时刻t3的控制信号HLL的动作与时刻t1的控制信号HLL的动作相同。
在时刻t4，定序器17使控制信号XXL为“H”电平。当控制信号XXL成为“H”电平时，节点SEN的电位基于选择存储单元的状态而发生变化。然后，定序器17将控制信号STB设为“H”电平，基于节点SEN的状态来判定选择存储单元的阈值电压是否为电压CR以上，并将判定结果保存在读出放大器单元SAU内的锁存电路。之后，定序器17使控制信号XXL为“L”电平。
在时刻t5，行解码器模块12A及定序器17使字线WL、以及控制信号BLX及BLC恢复为初始状态，并结束该页的读出动作。
在以上所说明的读出动作中，在已选择奇数区块的情况下的动作和行解码器模块12B执行行解码器模块12A的动作，并将控制信号BLC1的动作与控制信号BLC2的动作调换后的动作相同，所以省略说明。
[1-3]第1实施方式的效果
根据以上所说明的第1实施方式的半导体存储装置10，能够使读出动作高速化。以下，对第1实施方式的半导体存储装置10的详细的效果进行说明。
在将存储单元三维地积层而得的半导体存储装置中，例如如图7及图8所示，使用形成为板状的导电体42作为字线WL。这种构造的字线WL有RC延迟变大的倾向，当从字线WL的一端施加电压时，有在与驱动器相距较近的区域(Near侧)和与驱动器相距较远的区域(Far侧)，电压的上升速度不同的情况。因此，有如下情况：半导体存储装置为辅助电压上升速度相对较慢的字线WL的Far侧的电压上升，例如执行突跳动作。
此处，使用图13对第1实施方式的比较例的半导体存储装置的读出动作的一例进行说明。图13表示Near侧及Far侧的字线WL的波形、各种控制信号、及位线BL的波形的一例，相对于使用图12所说明的读出动作的波形，不同点在于：在Near侧与Far侧使用共通的控制信号BLC。
如图13所示，当在时刻t3执行字线WL的突跳动作时，字线WL的Near侧的电压高于电压CR。于是，当与Near侧对应的选择存储单元的阈值电压为电压CR以上时，对应的存储单元误接通。与误接通的存储单元对应的位线BL的电压下降(过放电)，且利用通过控制信号BLC的突跳动作所进行的位线BL的充电，恢复为电压VBLoff。考虑到该过放电的影响的位线BL的稳定时间能够实现控制信号BLC的突跳量越大就越短。
另一方面，在时刻t3，字线WL的Far侧的电压不超过电压CR地达到电压CR。当与Far侧对应的选择存储单元的阈值电压小于电压CR时，与从断开状态变化为接通状态的存储单元对应的位线BL从电压VBLoff下降至电压VBLon。此时，受到控制信号BLC的突跳动作的影响，对应的位线BL被充电(过充电)，所以位线BL的电压例如在针对控制信号BLC的突跳动作结束之后下降至电压VBLon。考虑到该过充电的影响的位线BL的稳定时间能够实现控制信号BLC的突跳量越小就越短。
这样，当对字线WL执行突跳动作时，在Near侧与Far侧，最适于控制信号BLC的突跳量不同。但，在比较例中，由于在Near侧与Far侧使用共通的控制信号BLC，所以Near侧的过放电的影响与Far侧的过充电的影响折中。因此，对于比较例的针对控制信号BLC的突跳动作，例如以与Near侧对应的位线BL和与Far侧对应的位线BL分别成为相同程度的稳定时间的方式，应用比最适于Near侧的控制信号BLC的突跳量BLkickh小的突跳量BLkick。
与此相对，就第1实施方式的半导体存储装置10来说，与字线WL的Near侧对应的读出放大器单元SAU和与字线WL的Far侧对应的读出放大器单元SAU中使用不同的控制信号BLC。而且，第1实施方式的半导体存储装置10以如下方式进行控制：当在读出动作中对字线WL执行突跳动作时，例如对供给到与字线WL的Near侧对应的读出放大器单元SAU的控制信号BLC执行突跳动作，且不对供给到与字线WL的Far侧对应的读出放大器单元SAU的控制信号BLC执行突跳动作。
由此，第1实施方式的半导体存储装置10例如能够对与Near侧对应的控制信号BLC应用比通常的突跳动作高的突跳电压，所以能够抑制与Near侧对应的位线BL的过放电。另外，第1实施方式的半导体存储装置10例如不对与Far侧对应的控制信号BLC执行突跳动作，所以能够抑制与Far侧对应的位线BL的过充电。因此，第1实施方式的半导体存储装置10能够使对字线WL执行突跳动作时的位线BL的电压的稳定时间变短，且能够使读出动作高速化。
此外，在以上的说明中，以当对字线WL执行突跳动作时，利用与Near侧对应的BLC驱动器DR1执行突跳动作，且不利用与Far侧对应的BLC驱动器DR2执行突跳动作的情况为例进行了说明，但并不限定于此。例如，也可利用与Near侧对应的BLC驱动器DR1、及与Far侧对应的BLC驱动器DR2一起执行突跳动作，且对突跳量设定差。在该情况下，例如将与Near侧对应的BLC驱动器DR1的突跳电压设定得高于与Far侧对应的BLC驱动器DR2的突跳电压。即使在这种情况下，半导体存储装置10也能够获得与以上所说明的效果相同的效果。
[2]第2实施方式
第2实施方式的半导体存储装置10将读出放大器模块13分为3个区域，针对每个区域对控制信号BLC进行控制。以下，关于第2实施方式的半导体存储装置10，说明与第1实施方式不同的方面。
[2-1]构成
图14是表示第2实施方式的半导体存储装置10中所包含的存储单元阵列11及行解码器模块12的构成例的框图，相对于在第1实施方式中使用图4所说明的构成，所定义的区域的范围不同。
具体来说，如图14所示，第2实施方式的存储单元阵列11在区域AR1与区域AR2之间定义有区域AR3。区域AR3例如是以与偶数区块BLK的行解码器RDA相距的距离和与奇数区块BLK的行解码器RDB相距的距离相同的方式设置。也就是说，在各区块BLK中，区域AR3的位置例如是以与对应的行解码器RD相距的距离包含“Near”与“Far”的中间位置的方式定义。
图15是表示第2实施方式的半导体存储装置10中所包含的读出放大器模块13及电压产生电路19的详细的构成例的框图，相对于在第1实施方式中使用图5所说明的构成，读出放大器模块13还包含读出放大器区段SEG3，电压产生电路19还包含BLC驱动器DR3。
如图15所示，区段SEG3设置在区段SEG1与区段SEG3之间。区段SEG3中所包含的读出放大器单元SAU连接于与设置在区域AR3的NAND串NS对应的位线BL。BLC驱动器DR3是基于未图示的电荷泵所产生的电压，产生控制信号BLC3。然后，BLC驱动器DR3将所产生的控制信号BLC3供给到区段SEG3中所包含的读出放大器单元SAU。
图16是第2实施方式的半导体存储装置10中所包含的读出放大器模块13的截面构造的一例的图，相对于在第1实施方式中使用图10所说明的构成，追加有与区域AR3对应的构成。
具体来说，如图16所示，在第2实施方式中，在P型阱区域50上，介隔未图示的栅极绝缘膜而设置着导电体55C。导电体55C在X方向上遍及区域AR3延伸，在配线层GC配置在导电体55A及55B之间。导电体55C与导电体55A及55B之间分别通过狭缝ST而绝缘。在导电体55C上设置着通孔触点TRC，在该通孔触点TRC上设置着导电体56C。导电体56C例如形成于配线层M2，在未图示的区域与BLC驱动器DR3连接。也就是说，BLC驱动器DR3是经由导电体56C及通孔触点TRC，对导电体55C施加与控制信号BLC3对应的电压。第2实施方式的半导体存储装置10的其它构成与第1实施方式的半导体存储装置10的构成相同，所以省略说明。
[2-2]动作
第2实施方式的半导体存储装置10的读出动作和对第1实施方式的半导体存储装置10的读出动作追加与读出放大器区段SEG3对应的动作后的动作相同。具体来说，第2实施方式的半导体存储装置10与第1实施方式的半导体存储装置10同样地，在对字线WL执行突跳动作的期间，针对每个读出放大器区段SEG对控制信号BLC的突跳动作的有无进行控制。将第2实施方式的每个区段SEG的突跳动作的控制方法的一例示于图17。
如图17所示，当选择区块为偶数区块BLK时，对于控制信号BLC1执行突跳动作，对于控制信号BLC2及BLC3不执行突跳动作。另一方面，当选择区块为奇数区块时，对于控制信号BLC2执行突跳动作，对于控制信号BLC1及BLC3不执行突跳动作。也就是说，半导体存储装置10的定序器17以如下方式控制BLC驱动器
Figure BDA0003907266020000171
对与选择区块的Near侧的字线WL对应的区段SEG执行突跳动作，对与选择区块的Far侧的字线WL对应的区段SEG、及与区块BLK的中央部的字线WL对应的区段SEG3不执行突跳动作。第2实施方式的半导体存储装置10的其它动作与第1实施方式的半导体存储装置10的动作相同，所以省略说明。
[2-3]第2实施方式的效果
如上所述，第2实施方式的半导体存储装置10与第1实施方式的半导体存储装置10同样地，控制与对应于Near侧或Far侧的区段SEG1及SEG2对应的控制信号BLC，进而控制区段SEG1与区段SEG2之间的区段SEG3的控制信号BLC3。具体来说，第2实施方式的半导体存储装置10例如能够以如下方式控制BLC驱动器DR3：对于与区段SEG3对应的控制信号BLC3，进行与Near侧及Far侧中的任一侧相同的动作。
这样，第2实施方式的半导体存储装置10能够根据与行解码器模块12相距的距离，比第1实施方式更细致地控制突跳动作的有无。因此，第2实施方式的半导体存储装置10能够与第1实施方式同样地使对字线WL执行突跳动作时的位线BL的电压的稳定时间变短，且能够使读出动作高速化。
此外，在以上的说明中，以在读出动作中，对与区段SEG3对应的控制信号BLC3进行与Near侧及Far侧中的任一侧相同的动作的情况为例进行说明，但并不限定于此。例如，定序器17也可不依赖于选择区块地对控制信号BLC3执行突跳动作，且使针对控制信号BLC3的突跳动作时的突跳量小于与Near侧的区段SEG对应的控制信号BLC的突跳量。即使在这种情况下，第2实施方式的半导体存储装置10也能够获得以上所说明的效果。
[3]第3实施方式
第3实施方式的半导体存储装置10通过在供给控制信号BLC的配线设置可变电阻部，而调整每个读出放大器区段的控制信号BLC的突跳量。以下，对于第3实施方式的半导体存储装置10，说明与第1及第2实施方式不同的方面。
[3-1]构成
图18是表示第3实施方式的半导体存储装置10中所包含的存储单元阵列11及行解码器模块12的构成例的框图，相对于在第1实施方式中使用图4所说明的构成，所定义的区域的范围不同。
具体来说，如图18所示，对于第2实施方式的存储单元阵列11，定义区域
Figure BDA0003907266020000181
Figure BDA0003907266020000182
具体来说，区域
Figure BDA0003907266020000183
是沿着区块BLK的延伸方向定义的区域，区域AR1对应于行解码器模块12A侧的区域，区域AR5对应于行解码器模块12B侧的区域。也就是说，例如在区块BLK0中，区域AR1对应于Near侧，区域AR5对应于Far侧。同样地，在区块BLK1中，区域AR5对应于Near侧，区域AR1对应于Far侧。
图19是第3实施方式的半导体存储装置10中所包含的读出放大器模块13及电压产生电路19的详细的构成例的框图。如图19所示，在第3实施方式中，读出放大器模块13例如包含读出放大器区段
Figure BDA0003907266020000191
选择晶体管60及61、以及可变电阻部
Figure BDA0003907266020000192
读出放大器群组
Figure BDA0003907266020000193
分别包含读出放大器单元SAU，该放大器单元SAU连接于与设置在区域
Figure BDA0003907266020000194
的NAND串NS对应的位线BL。对选择晶体管60的一端，通过BLC驱动器DR1供给控制信号BLC1，对选择晶体管61的一端，通过BLC驱动器DR2供给控制信号BLC2。对选择晶体管60及61的栅极分别输入控制信号SELL及SELR。在选择晶体管60的另一端与选择晶体管61的另一端之间，串联连接着可变电阻部
Figure BDA0003907266020000195
可变电阻部62A包含在节点ND1及ND2间并联连接的晶体管63A及电阻元件64A。可变电阻部62B包含在节点ND2及ND3间并联连接的晶体管63B及电阻元件64B。可变电阻部62C包含在节点ND3及ND4间并联连接的晶体管63C及电阻元件64C。可变电阻部62D包含在节点ND4及ND5间并联连接的晶体管63D及电阻元件64D。对于晶体管
Figure BDA0003907266020000196
的栅极，分别输入控制信号
Figure BDA0003907266020000197
在以上的构成中，就第3实施方式的读出放大器模块13来说，节点
Figure BDA0003907266020000198
的电压分别作为区段
Figure BDA0003907266020000199
的控制信号BLC，被供给到区段
Figure BDA00039072660200001910
内的读出放大器单元SAU。另外，以上所说明的各种控制信号例如由定序器17产生。
[3-2]动作
第3实施方式的半导体存储装置10的读出动作的各种控制信号的波形与在第1实施方式中使用图12所说明的各种控制信号的波形相同。也就是说，在第3实施方式中，定序器17和第1实施方式的与Near侧的字线WL对应的区段SEG同样地，对控制信号BLC进行控制。
而且，在第3实施方式的读出动作中，定序器17基于所选择的区块BLK来变更施加控制信号BLC的方向，且基于所选择的字线WL的地址来调整每个区段SEG的突跳量。在以下的说明中，将多条字线WL分类为2个群组，例如，多条字线WL被分类为RC时间常数相对大的第1群组、及RC时间常数相对小的第2群组。
将第3实施方式的突跳动作的控制方法的一例示于图20。此外，在以下的说明中，在读出动作时，定序器17将控制信号
Figure BDA0003907266020000201
维持于“H”电平，在突跳动作时以如下所示的方式对控制信号
Figure BDA0003907266020000202
进行控制。
如图20所示，当选择区块为偶数区块时，定序器17使控制信号SELL及SELR分别为“H”电平及“L”电平，且使晶体管60及61分别为接通状态及断开状态。于是，控制信号BLC1经由晶体管60被供给到读出放大器模块13内的各模块。进而，当选择第1群组的字线WL时，定序器17例如使控制信号S1、S2、S3及S4分别为“H”电平、“H”电平、“L”电平及“L”电平，且使晶体管63A及63B为接通状态，使晶体管63C及63D为断开状态。于是，经由晶体管60所供给的控制信号BLC1在可变电阻部62A及62B中分别经过晶体管63A及63B，在可变电阻部62C及62D中分别经过电阻元件64C及64D。另一方面，当选择第2群组的字线WL时，定序器17例如使控制信号S1、S2、S3及S4分别为“H”电平、“L”电平、“L”电平及“L”电平，且使晶体管63A为接通状态，使晶体管63B、63C及63D为断开状态。于是，经由晶体管60所供给的控制信号BLC在可变电阻部62A中经过晶体管63A，在可变电阻部62B、62C及62D中分别经过电阻元件64B、64C及64D。
当选择区块为奇数区块时，定序器17使控制信号SELL及SELR分别为“L”电平及“H”电平，且使晶体管60及61分别为断开状态及接通状态。于是，控制信号BLC2经由晶体管61被供给到读出放大器模块13内的各模块。进而，当选择第1群组的字线WL时，定序器17例如使控制信号S1、S2、S3及S4分别为“L”电平、“L”电平、“H”电平及“H”电平，且使晶体管63C及63D为接通状态，使晶体管63A及63B为断开状态。于是，经由晶体管61所供给的控制信号BLC2在可变电阻部62D及62C中分别经过晶体管63D及63C，在可变电阻部62B及62A中分别经过电阻元件64B及64A。另一方面，当选择第2群组的字线WL时，定序器17例如使控制信号S1、S2、S3及S4分别为“L”电平、“L”电平、“L”电平及“H”电平，且使晶体管63D为接通状态，使晶体管63A、63B及63C为断开状态。于是，经由晶体管61所供给的控制信号BLC2在可变电阻部62D中经过晶体管63D，在可变电阻部62C、62B及62A中分别经过电阻元件64C、64B及64A。
如上所述，当选择区块为偶数区块时，经由晶体管60对从节点ND1朝向节点ND5的方向供给控制信号BLC1，当选择区块为奇数区块时，经由晶体管61对从节点ND5朝向节点ND1的方向供给控制信号BLC2。而且，基于所选择的字线WL的地址，变更节点
Figure BDA0003907266020000211
间的控制信号BLC的路径。
图21表示在第3实施方式的半导体存储装置10的读出动作中选择偶数区块及第1群组的字线WL的情况下的波形的一例，且表示Near侧及Far侧的字线WL的波形、节点
Figure BDA0003907266020000212
的控制信号BLC1的波形、及控制信号STB的波形。
如图21所示，Near侧及Far侧的字线WL的波形与控制信号STB的波形和在第1实施方式中使用图12所说明的波形相同。节点ND1的控制信号BLC1的波形与在第1实施方式中使用图12所说明的控制信号BLC1的波形相同。节点ND2的控制信号BLC1的波形因从节点ND1经由晶体管63A被供给信号而衰减，时刻t3的突跳量变小。节点ND3的控制信号BLC1的波形因从节点ND2经由晶体管63B被供给信号而衰减，时刻t3的突跳量进一步变小，例如突跳动作的影响消失。节点ND4及ND5的控制信号BLC1的波形因经由晶体管63C及63D被供给信号，所以例如与节点ND3的控制信号BLC1的波形相同。这样，控制信号BLC在各节点ND突跳量发生变化，且被供给到对应的区段SEG的读出放大器单元SAU。第3实施方式的半导体存储装置10的其它动作与第1实施方式的半导体存储装置10的动作相同，所以省略说明。
此外，在以上的说明中，列举在读出动作时，定序器17将控制信号
Figure BDA0003907266020000213
维持于“H”电平，在突跳动作时对控制信号
Figure BDA0003907266020000214
进行控制的情况为例，但并不限定于此。例如，定序器17也可在整个读出动作中，如图20所示般对控制信号
Figure BDA0003907266020000215
进行控制。
[3-3]第3实施方式的效果
如上所述，第3实施方式的半导体存储装置10与第1实施方式的半导体存储装置10相比被分割为更细小的读出放大器区段SEG，基于所选择的区块BLK的地址来变更施加控制信号BLC的方向。具体来说，例如定序器17当选择偶数区块时，以从与字线WL相同的方向供给控制信号BLC的方式，使晶体管60及61分别成为接通状态及断开状态。
另外，第3实施方式的读出放大器模块13包含可变电阻部
Figure BDA0003907266020000216
基于所选择的字线WL的特性来调整各区段SEG的控制信号BLC的突跳量。具体来说，定序器17在Near侧的区域中使可变电阻部62内的晶体管63为断开状态，在Far侧的区域中使可变电阻部62内的晶体管63为接通状态。当晶体管63为断开状态时，控制信号BLC经过电阻元件64，因此衰减且突跳量减少，当晶体管63为接通状态时，控制信号BLC经过晶体管63，因此得以抑制电压的变化。
由此，第3实施方式的半导体存储装置10能够调整供给到各区段SEG的控制信号BLC的突跳量。因此，第3实施方式的半导体存储装置10与第1及第2实施方式同样地，能够使对字线WL执行突跳动作时的位线BL的电压的稳定时间变短，且能够使读出动作高速化。
此外，在以上的说明中，以将存储单元阵列11分成区域
Figure BDA0003907266020000221
读出放大器模块13包含4个可变电阻部62的情况为例进行了说明，但并不限定于此。例如，读出放大器模块13所包含的可变电阻部62的个数是基于存储单元阵列11中被分割控制的区域AR的个数来设计。
另外，在以上说明中以使用BLC驱动器DR1及DR2的情况为例进行了说明，但并不限定于此。例如，半导体存储装置10也可通过控制连接于共通的BLC驱动器DR的晶体管60及61，来变更对读出放大器模块13供给控制信号BLC的方向。
[4]第4实施方式
第4实施方式的半导体存储装置10在读出放大器模块13内共有供给控制信号BLC的配线，且从排列的读出放大器群组SAG的一方及另一方施加不同的控制信号BLC。以下，对于第4实施方式的半导体存储装置10，说明与
Figure BDA0003907266020000222
不同的方面。
[4-1]构成
图22是第4实施方式的半导体存储装置10中所包含的读出放大器模块13及电压产生电路19的详细的构成例的框图，相对于在第1实施方式中使用图5所说明的构成，BLC驱动器DR1及DR2共通连接于读出放大器模块13内的读出放大器单元SAU。
具体来说，如图22所示，例如通过与位线BL交叉的方向的配线，将各读出放大器群组SAG的读出放大器单元
Figure BDA0003907266020000223
分别共通连接。而且，这些配线的一端共通连接于BLC驱动器DR1，另一端共通连接于BLC驱动器DR2。换句话说，对读出放大器模块13内的各读出放大器单元SAU供给控制信号BLC的配线的一端连接于BLC驱动器DR1，另一端连接于BLC驱动器DR2。而且，BLC驱动器DR1从读出放大器模块13的一方施加与控制信号BLC1对应的电压，BLC驱动器DR2从读出放大器模块13的另一方施加与控制信号BLC2对应的电压。
图23是第4实施方式的半导体存储装置10中所包含的读出放大器模块13的截面构造的一例的图，在第1实施方式中使用图10所说明的构成中，导电体55及56一体地形成。
具体来说，如图23所示，在配线层GC中一体地形成着导电体55，在配线层M2中一体地形成着导电体56，在导电体55与导电体56之间设置着多个通孔触点TRC。而且，在未图示的区域中，导电体56的一端连接于BLC驱动器DR1，导电体56的另一端连接于BLC驱动器DR1。而且，从导电体56的一端及另一端分别施加与控制信号BLC1及BLC2对应的电压，该电压经由通孔触点TRC被施加到导电体55。由于第4实施方式的半导体存储装置10的其它构成与第1实施方式的半导体存储装置10的构成相同，所以省略说明。
[4-2]动作
第4实施方式的半导体存储装置10与第1实施方式中使用图11所说明的半导体存储装置10的动作同样地，基于所选择的区块BLK来对控制信号BLC1及BLC2的突跳动作的有无进行控制。具体来说，例如当选择区块为偶数区块时，对于控制信号BLC1执行突跳动作，对于控制信号BLC2不执行突跳动作。另一方面，当选择区块为奇数区块时，对于控制信号BLC2执行突跳动作，对于控制信号BLC1不执行突跳动作。
图21是表示在第4实施方式的半导体存储装置10的读出动作中选择偶数区块及第1群组的字线WL的情况下的波形的一例，且表示Near侧及Far侧的字线WL的波形、控制信号BLC1及BLC2的波形、及控制信号STB的波形。
如图21所示，Near侧及Far侧的字线WL的波形与控制信号STB的波形和在第1实施方式中使用图12所说明的波形相同。控制信号BLC1的波形和在第1实施方式中使用图12所说明的控制信号BLC1的波形相同，控制信号BLC2的波形和在第1实施方式中使用图12所说明的控制信号BLC2的波形相同。而且，在第4实施方式的半导体存储装置10中，在时刻t3对字线WL执行突跳动作时，BLC驱动器DR1暂时施加比电压Vblc高出电压BLkickh的电压，BLC驱动器DR2维持电压Vblc。由于第4实施方式的半导体存储装置10的其它动作与第1实施方式的半导体存储装置10的动作相同，所以省略说明。
[4-3]第4实施方式的效果
如上所述，第4实施方式的半导体存储装置10包含BLC驱动器DR1及DR2，该BLC驱动器DR1及DR2能够从对读出放大器模块12供给控制信号BLC的配线的一端及另一端分别施加电压。而且，BLC驱动器DR1及DR2在执行字线WL的突跳动作时，从该配线的一端及另一端施加不同的电压。
具体来说，第4实施方式的半导体存储装置10以如下方式进行控制：在字线WL的突跳动作时，例如在从Near侧施加控制信号BLC的BLC驱动器DR中执行突跳动作，在从Far侧施加控制信号BLC的BLC驱动器DR中不执行突跳动作。
由此，第4实施方式的半导体存储装置10与
Figure BDA0003907266020000241
同样地，能够将控制信号BLC的突跳量和与距行解码器模块12的距离相应的字线WL的突跳量的变化一并进行调整。因此，第4实施方式的半导体存储装置10与
Figure BDA0003907266020000242
同样地，能够使执行突跳动作的情况下的位线BL的电压的稳定时间变短，所以能够使读出动作高速化。
[5]第5实施方式
第5实施方式的半导体存储装置10是当行解码器模块12A及12B从两侧驱动各区块BLK时，针对所设定的每个区域，对控制信号BLC进行控制。以下，对于第5实施方式的半导体存储装置10，说明与
Figure BDA0003907266020000243
不同的方面。
[5-1]构成
图25是表示第5实施方式的半导体存储装置10中所包含的存储单元阵列11及行解码器模块12的构成例的框图，相对于在第2实施方式中使用图15所说明的构成，行解码器模块12A及12B的构成不同。
具体来说，如图25所示，第5实施方式的行解码器模块12A包含与区块
Figure BDA0003907266020000244
Figure BDA0003907266020000245
对应的行解码器RDA，行解码器模块12B包含与区块
Figure BDA0003907266020000246
对应的行解码器RDB。也就是说，在第5实施方式中，各区块BLK成为由行解码器模块12A及12B从区块BLK的两侧驱动的构成。具体来说，例如，行解码器RDA从与字线WL对应的导电体42的一端侧供给电压，行解码器RDB从另一端侧供给电压。在以下的说明中，将在各区块BLK中与行解码器RDA及RDB相距较近的区域称为“Edge(边缘)”，将包含区块BLK的中央部分的区域称为“Center(中心)”。也就是说，区域AR1及AR2对应于Edge部(边缘部)，区域AR3对应于Center部(中心部)。
图26是表示第4实施方式的半导体存储装置10中所包含的读出放大器模块13及电压产生电路19的详细的构成例的框图，相对于在第2实施方式中使用图15所说明的构成，省略BLC驱动器DR3，BLC驱动器DR1及DR2与各读出放大器区段SEG的连接关系不同。
具体来说，如图26所示，在第5实施方式中，BLC驱动器DR1将所产生的控制信号BLC1供给到区段SEG1及SEG2中所包含的读出放大器单元SAU，BLC驱动器DR2将所产生的控制信号BLC2供给到区段SEG3中所包含的读出放大器单元SAU。第5实施方式的半导体存储装置10的其它构成与第1实施方式的半导体存储装置10的构成相同，所以省略说明。
[5-2]动作
第5实施方式的半导体存储装置10在读出动作中对字线WL执行突跳动作时，例如对于控制信号BLC1执行突跳动作，对于控制信号BLC2不执行突跳动作。
图27表示第5实施方式的半导体存储装置10的读出动作的波形的一例，且表示Center部及Edge部的字线WL的波形、控制信号BLC1及BLC2的波形、及控制信号STB的波形。
如图27所示，Center部的字线WL的波形及控制信号BLC1的波形与在第1实施方式中使用图12所说明的Near侧的字线WL的波形及控制信号BLC1相同，Edge部的字线WL的波形及控制信号BLC2的波形与在第1实施方式中使用图12所说明的Far侧的字线WL的波形及控制信号BLC2的波形相同。换句话说，定序器17对于与Edge部对应的读出放大器区段SEG1及SEG2，与在第1实施方式中所说明的Near侧同样地对控制信号BLC进行控制，对于与Center部对应的读出放大器区段SEG3，与在第1实施方式中所说明的Far侧同样地对控制信号BLC进行控制。第5实施方式的半导体存储装置10的其它动作与第1实施方式的半导体存储装置10的动作相同，所以省略说明。
[5-3]第5实施方式的效果
如上所述，第5实施方式的半导体存储装置10具有由行解码器模块12A及12B从两侧驱动字线WL的构成。这样，当从两侧驱动字线WL时，例如图25所示的2个Edge部的字线WL的波形与在第1实施方式中所说明的Near侧的字线WL的波形相同，Center部的字线WL的波形与在第1实施方式中所说明的Far侧的字线WL的波形相同。
因此，在第5实施方式的半导体存储装置10中，当对字线WL执行突跳动作时，定序器17对于与Edge部对应的控制信号BLC，与在第1实施方式中所说明的Near侧同样地进行控制，对于与Center部对应的控制信号BLC，与在第1实施方式中所说明的Far侧同样地进行控制。
由此，第5实施方式的半导体存储装置10能够使Edge部及Center部的控制信号BLC的突跳量最佳化，且能够使位线BL的电压的稳定时间变短。因此，第5实施方式的半导体存储装置10与第1实施方式同样地，能够使读出动作高速化。
此外，在以上的说明中，列举当对字线WL执行突跳动作时，对于Center部的控制信号BLC2不执行突跳动作的情况为例，但并不限定于此。例如也可为定序器17对控制信号BLC2也执行突跳动作，且使与Center部对应的控制信号BLC2的突跳量小于与Edge部对应的控制信号BLC1的突跳量。即使在这种情况下，第5实施方式的半导体存储装置10也能够获得以上所说明的效果。
[6]第6实施方式
第6实施方式的半导体存储装置10与在
Figure BDA0003907266020000261
中使突跳量变化的读出放大器模块13的构成例相关。以下，对于第6实施方式的半导体存储装置10，说明与
Figure BDA0003907266020000262
不同的方面。
[6-1]构成
图28表示第6实施方式的半导体存储装置中所包含的读出放大器模块13的构成例，且表示1个读出放大器单元SAU的电路构成的一例。如图28所示，第6实施方式的读出放大器单元SAU相对于在第1实施方式中使用图6所说明的读出放大器单元SAU的构成，读出放大器部SA的构成不同。
具体来说，第6实施方式的读出放大器模块13包含晶体管22A及22B。晶体管22A及22B在节点COM与对应的位线BL之间并联连接。对晶体管22A的栅极输入控制信号BLCa，对晶体管22B的栅极输入控制信号BLCb。换句话说，第6实施方式的读出放大器部SA构成为包含并联连接的多个晶体管22，且能够通过定序器17独立地控制该并联连接的多个晶体管22。
此外，并联连接的多个晶体管22中，例如任一个晶体管对应于通常动作中所使用的晶体管，其它晶体管对应于仅突跳动作时所使用的晶体管。并不限定于此，也可在通常动作时，使用并联连接的多个晶体管22。
[6-2]动作
在第6实施方式中，读出放大器单元SAU通过定序器17控制晶体管22A及22B来变更突跳量。将第6实施方式的晶体管22A及22B的控制方法的一例示于图29。
如图29所示，当使突跳量变大时，定序器17例如使控制信号BLCa及BLCb都为“H”电平，且使晶体管22A及22B为接通状态。于是，流经节点COM与对应的位线BL之间的电流量增加，所以位线BL的充电速度变快。另一方面，当使突跳量变小时，定序器17使控制信号BLCa及BLCb分别为“H”电平及“L”电平，且使晶体管22A及22B分别为接通状态及断开状态。于是，流经节点COM与对应的位线BL之间的电流量变小，所以位线BL的充电速度变慢。第6实施方式的半导体存储装置10的其它动作与第1实施方式的半导体存储装置10的动作相同，所以省略说明。
[6-3]第6实施方式的效果
如上所述，第6实施方式的读出放大器模块13能够在字线WL的突跳动作时，细致地调整控制信号BLC的突跳量。由此，第6实施方式的半导体存储装置10能够在各种动作时，对控制信号BLC应用最佳的突跳量。
[7]变化例等
实施方式的半导体存储装置10包含第1及第2存储单元＜MT，图2＞、第1字线＜WL，图2＞、第1及第2读出放大器＜SAU，图5＞、以及第1及第2位线＜BL，图2＞。第1字线连接于第1及第2存储单元。第1及第2读出放大器分别包含第1及第2晶体管＜22，图6＞。第1位线将第1存储单元与第1晶体管之间连接。第2位线将第2存储单元与第2晶体管之间连接。在读出动作中，在第1及第2读出放大器分别对第1及第2存储单元中所存储的数据进行判定时，对第1及第2晶体管的栅极施加第1电压＜Vblc，图12、13＞。对于第1字线，在施加读出电压之前施加高于读出电压的突跳电压＜CR+CGkick，图12＞。对于第1晶体管的栅极，在对第1字线施加突跳电压的第1期间，施加高于第1电压的第2电压＜Vblc+BLkick，图12＞。在第1期间施加到第2晶体管的栅极的电压低于第2电压＜Vblc，图13＞。由此，能够提供可高速地动作的半导体存储装置。
此外，在所述实施方式中，以在读出动作中从低的读出电压开始施加的情况为例进行了说明，但并不限定于此。例如也可如图30所示，从高的读出电压开始施加，并对存储单元晶体管MT的阈值电压进行判定。图30是表示第1实施方式的变化例的半导体存储装置10的读出动作的波形的一例，且表示所选择的字线WL、与Near侧对应的控制信号BLC1、与Far侧对应的控制信号BLC2、及控制信号STB的波形。
如图30所示，行解码器模块12对所选择的字线WL，在时刻t0施加读出电压CR，在时刻t1施加读出电压AR。另外，由于执行突跳动作，所以对于字线WL的Near侧，在成为读出电压CR之前暂时施加高出电压CGKick的电压。另一方面，对于字线WL的Far侧，因RC时间常数的影响而直接达到读出电压CR。与Near侧对应的控制信号BLC1在对字线WL施加读出电压CR时执行突跳动作，与Far侧对应的控制信号BLC2在对字线WL施加读出电压CR时不执行突跳动作。而且，当施加各读出电压后断定控制信号STB时，读出放大器单元SAU对存储单元晶体管MT的阈值电压进行判定，在时刻t3结束读出动作。这样，所述实施方式能够应用于对字线WL执行突跳动作的所有情况。
此外，在所述实施方式中，以将所有位线BL设为对象执行读出动作的情况为例进行了说明，但并不限定于此。例如，半导体存储装置10也可为如分成奇数位线与偶数位线而执行读出动作的构成。在该情况下，读出放大器模块13例如分别对应于奇数位线与偶数位线而设置。而且，对于分别对应于奇数位线与偶数位线的读出放大器模块13，例如供给不同的控制信号BLC。所述实施方式也能够应用于这种构成的半导体存储装置10。
此外，在所述实施方式中，以Upper页数据的读出动作为例进行了说明，但并不限定于此。例如，对于Lower页数据的读出动作，也能够应用所述实施方式中所说明的动作。另外，在所述实施方式中，以对1个存储单元存储2比特的数据的情况为例进行了说明，但并不限定于此。例如，也可对1个存储单元存储1比特或3比特以上的数据。即使在这种情况下，也能够执行在
Figure BDA0003907266020000281
中所说明的读出动作。
此外，在所述实施方式中，以对突跳动作中的字线WL施加的电压及与控制信号BLC对应的电压的突跳量大致固定的情况为例进行了说明，但并不限定于此。例如，这些的电压也可基于所选择的字线WL的地址来变更。具体来说，当存储单元为三维地积层的构造时，例如有上层与下层的字线WL的RC时间常数不同，且适当的突跳量不同的情况。在这种情况下，半导体存储装置10能够通过对各层的字线WL应用最佳化的突跳量，来提高读出动作的速度。
此外，在所述实施方式中，以将行解码器模块12设置在存储单元阵列11下部的情况为例进行了说明，但并不限定于此。例如，也可将存储单元阵列11形成于半导体衬底上，且以夹着存储单元阵列11的方式配置行解码器模块12A及12B。即使在这种情况下，也能够执行在所述实施方式中所说明的动作。
此外，在所述实施方式中，以半导体存储装置10针对每页读出数据的情况为例进行了说明，但并不限定于此。例如，也可使半导体存储装置10一次读出存储单元中所存储的多个比特的数据。即使在这种情况下，也因有在施加读出动作时应用突跳动作的情况，所以半导体存储装置10能够应用所述实施方式中所说明的动作。
此外，在所述实施方式中，使用关于读出动作表示出字线WL的波形的时序图进行了说明，但该字线WL的波形例如成为与对行解码器模块12供给电压的信号线的波形相同的波形。也就是说，在所述实施方式中，对字线WL施加的电压及对字线WL施加电压的期间能够通过调查对应的信号线的电压而粗略地了解。此外，也有如下情况：字线WL的电压因由行解码器模块12中所包含的传输晶体管所致的电压降低，而变得比对应的信号线更低。
此外，在所述实施方式中，以对存储单元使用MONOS膜的情况为例进行说明，但并不限定于此。例如，当使用利用浮动栅极的存储单元时，也能够通过执行所述实施方式中所说明的读出动作及写入动作而获得相同的效果。
此外，在所述实施方式中，列举电连接有各导电体42的通孔触点VC穿过该导电体42的情况为例，但并不限定于此。例如，也可使与各导电体42对应的通孔触点VC从不同的配线层的导电体42穿过导电体40，并连接于对应的扩散区域52。另外，在以上的说明中，以通孔触点BC、VC、HU、TRC由1段支柱形成的情况为例进行了说明，但并不限定于此。例如，这些通孔触点也可将2段以上的支柱连结而形成。另外，这样，当将2段以上的支柱连结时，也可通过不同的导电体。
此外，在所述实施方式中，存储单元阵列11的构成也可为其它构成。关于其它存储单元阵列11的构成，例如记载于题为“三维积层非易失性半导体存储器”的在2009年3月19日提出申请的美国专利申请12/407,403号。另外，记载于题为“三维积层非易失性半导体存储器”的在2009年3月18日提出申请的美国专利申请12/406,524号、题为“非易失性半导体存储装置及其制造方法”的在2010年3月25日提出申请的美国专利申请12/679,991号、题为“半导体存储器及其制造方法”的在2009年3月23日提出申请的美国专利申请12/532,030号。这些专利申请的全部内容通过参照而引用在本申请的说明书中。
此外，在所述实施方式中，以区块BLK为数据的删除单位的情况为例进行了说明，但并不限定于此。关于其它删除动作，记载于题为“非易失性半导体存储装置”的在2011年9月18日提出申请的美国专利申请13/235,389号、题为“非易失性半导体存储装置”的在2010年1月27日提出申请的美国专利申请12/694,690号。这些专利申请的全部内容通过参照而引用在本申请的说明书中。
此外，在本说明书中，所谓“连接”，表示电连接，例如包括中间介有其它元件在内。另外，在本说明书中，所谓“阻断”，表示该开关成为断开状态，例如包括流通像晶体管的漏电流那样的微少的电流。
此外，在所述各实施方式中，
(1)在读出动作中，对在“A”电平的读出动作中所选择的字线施加的电压例如为
Figure BDA0003907266020000291
Figure BDA0003907266020000292
之间。并不限定于此，也可设为
Figure BDA0003907266020000293
Figure BDA0003907266020000294
及
Figure BDA0003907266020000295
中的任一范围之间。
对在“B”电平的读出动作中所选择的字线施加的电压例如为
Figure BDA0003907266020000296
之间。并不限定于此，也可设为
Figure BDA0003907266020000301
及
Figure BDA0003907266020000302
中的任一范围之间。
对在“C”电平的读出动作中所选择的字线施加的电压例如为
Figure BDA0003907266020000303
之间。并不限定于此，也可设为3.0～3.2V、
Figure BDA0003907266020000304
及
Figure BDA0003907266020000305
中的任一范围之间。
作为读出动作的时间(tRead)，例如也可设为
Figure BDA0003907266020000306
及
Figure BDA0003907266020000307
之间。
(2)写入动作如上所述包含编程动作及验证动作。在编程动作时对所选择的字线最初施加的电压例如为
Figure BDA0003907266020000308
之间。并不限定于此，例如也可为
Figure BDA0003907266020000309
及
Figure BDA00039072660200003010
Figure BDA00039072660200003011
的任一范围之间。作为在编程动作时施加到非选择的字线的电压，例如也可设为
Figure BDA00039072660200003012
之间。并不限定于该情况，例如可设为
Figure BDA00039072660200003013
之间，也可设为6.0V以下。
在写入动作中，在选择第奇数条字线时最初施加到所选择的字线的电压、与在选择第偶数条字线时最初施加到所选择的字线的电压不同。在写入动作中，也可根据非选择的字线是第奇数条字线还是第偶数条字线，来改变所施加的导通电压。
当将编程动作设为ISPP方式(Incremental Step Pulse Program，增量阶跃脉冲编程)时，作为编程电压的升压幅度，例如可以列举0.5V左右。
作为写入动作的时间(tProg)，例如也可设为
Figure BDA00039072660200003014
及
Figure BDA00039072660200003015
Figure BDA00039072660200003016
之间。
(3)在删除动作中，最初施加到形成在半导体衬底上部且在上方配置着所述存储单元的阱的电压例如为12.0～13.6V之间。并不限定于该情况，例如也可设为
Figure BDA00039072660200003017
Figure BDA00039072660200003018
及
Figure BDA00039072660200003019
之间。
作为删除动作的时间(tErase)，例如也可设为
Figure BDA00039072660200003020
及
Figure BDA00039072660200003021
Figure BDA00039072660200003022
之间。
(4)存储单元的构造具有介隔膜厚为
Figure BDA00039072660200003023
的隧道绝缘膜配置在半导体衬底(硅衬底)上的电荷储存层。该电荷储存层能够设为膜厚为
Figure BDA00039072660200003024
的SiN或SiON等绝缘膜与膜厚为
Figure BDA0003907266020000311
的多晶硅的积层构造。另外，也可对多晶硅添加Ru等金属。在电荷储存层之上具有绝缘膜。该绝缘膜例如具有被膜厚为
Figure BDA0003907266020000312
的下层High-k(高k)膜与膜厚为
Figure BDA0003907266020000313
的上层High-k膜夹着的膜厚为
Figure BDA0003907266020000314
的氧化硅膜。作为High-k膜，可以列举HfO等。另外，氧化硅膜的膜厚可以厚于High-k膜的膜厚。在绝缘膜上，介隔膜厚为
Figure BDA0003907266020000315
的材料，形成着膜厚为
Figure BDA0003907266020000316
的控制电极。此处，材料为TaO等金属氧化膜及TaN等金属氮化膜。控制电极可以使用W(钨)等。另外，在存储单元间可以形成气隙。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子提出的，并不意图限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，可以在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
10 半导体存储装置
11 存储单元阵列
12 行解码器模块
13 读出放大器模块
14 输入输出电路
15 寄存器
16 逻辑控制器
17 定序器
18 就绪/忙碌控制电路
19 电压产生电路
BLK 区块
SU 串单元
BL 位线
WL 字线
ST1、ST2 选择晶体管
MT 存储单元晶体管
DR BLC驱动器

Claims (57)

1.一种半导体存储装置，其具备：
第1存储单元及第2存储单元；
第1字线，连接于所述第1及第2存储单元中的各个；
第1感测放大器及第2感测放大器，分别包含第1晶体管及第2晶体管；
第1位线，连接于所述第1存储单元与所述第1晶体管之间；
第2位线，连接于所述第2存储单元与所述第2晶体管之间；以及
控制器，构成为执行读出动作，其中
所述控制器进一步构成为：
在所述读出动作中，在对所述第1字线施加读出电压之前，对所述第1字线施加高于所述读出电压的突跳电压，
在所述读出动作中，在对所述第1字线施加所述突跳电压时，对所述第1晶体管的栅极施加第1电压且对所述第2晶体管的栅极施加低于所述第1电压的第2电压，且
在所述读出动作中，在对所述第1字线施加所述读出电压时，对所述第1晶体管的所述栅极及所述第2晶体管的所述栅极中的各个施加所述第2电压。
2.根据权利要求1所述的半导体存储装置，其还具备：
第1导电体，在第1方向上延伸地设置，且作为所述第1字线发挥功能；
第1柱及第2柱，延伸穿过所述第1导电体而设置，所述第1柱与所述第1导电体间的交叉部分作为所述第1存储单元发挥功能，且所述第2柱与所述第1导电体间的交叉部分作为所述第2存储单元发挥功能；以及
第3柱，设置在所述第1导电体上，且与所述第1导电体电连接。
3.根据权利要求2所述的半导体存储装置，其中
所述第3柱与所述第1柱之间的所述第1方向上的间隔短于所述第3柱与所述第2柱之间的所述第1方向上的间隔。
4.根据权利要求2所述的装置，其中
所述控制器进一步构成为经由所述第3柱对所述第1字线施加电压，且所述电压是从所述第1方向上的一侧对所述第1字线施加。
5.根据权利要求3所述的装置，其还具备：
第3存储单元及第4存储单元，分别连接于所述第1及第2位线，且包含于与包含所述第1及第2存储单元的区块不同的区块；以及
第2字线，连接于所述第3及第4存储单元，其中
所述控制器进一步构成为：
在所述读出动作中，对于所述第2字线，在施加所述读出电压之前施加所述突跳电压，且
在所述读出动作中，在对所述第2字线施加所述突跳电压时，对所述第1晶体管的所述栅极施加所述第2电压且对所述第2晶体管的所述栅极施加所述第1电压。
6.根据权利要求5所述的装置，其中
所述控制器进一步构成为在所述读出动作中，在对所述第2字线施加所述读出电压时，对所述第1晶体管的所述栅极及所述第2晶体管的所述栅极中的各个施加所述第2电压。
7.根据权利要求5所述的装置，其还具备：
第2导电体，在所述第1方向上延伸地设置，且作为所述第2字线发挥功能；
所述第3柱及第4柱延伸穿过所述第2导电体而设置，所述第3柱与所述第2导电体间的交叉部分作为所述第3存储单元发挥功能，且所述第4柱与所述第2导电体间的交叉部分作为所述第4存储单元发挥功能；
第3导电体在与所述第1方向交叉的第2方向上延伸地设置且与所述第1及第3柱电连接；
第4导电体在所述第2方向上延伸地设置且与所述第2及第4柱电连接；
第5柱设置在所述第1导电体上且与所述第1导电体电连接；且
第6柱设置在所述第2导电体上且与所述第2导电体电连接。
8.根据权利要求7所述的装置，其中
所述第5柱与所述第1柱之间的所述第1方向上的间隔短于所述第5柱与所述第2柱之间的所述第1方向上的间隔，且
所述第6柱与所述第4柱之间的所述第1方向上的间隔短于所述第6柱与所述第3柱之间的所述第1方向上的间隔。
9.根据权利要求7所述的装置，其中
所述控制器进一步构成为经由所述第5柱对所述第1字线施加电压，且经由所述第6柱对所述第2字线施加电压，且所述电压是从所述第1方向上的一侧对所述第1及第2字线中的各个施加。
10.根据权利要求7所述的装置，其还具备：
第3位线；
第5存储单元及第6存储单元，各自连接于所述第3位线，且分别连接于所述第1及第2字线；以及
第3感测放大器，包含连接于所述第3位线的第3晶体管；其中
所述控制器构成为：
在所述读出动作中，在对所述第1字线施加所述突跳电压时，对所述第3晶体管的栅极施加所述第2电压，且
在所述读出动作中，在对所述第2字线施加所述突跳电压时，对所述第3晶体管的所述栅极施加所述第2电压。
11.根据权利要求10所述的装置，其还具备：
第7柱，延伸穿过所述第1导电体而设置，所述第7柱与所述第1导电体间的交叉部分作为所述第5存储单元发挥功能；
第8柱，延伸穿过所述第2导电体而设置，所述第8柱与所述第2导电体的交叉部分作为所述第6存储单元发挥功能；以及
第5导电体，构成为在所述第2方向上延伸，且设置在所述第3导电体与所述第4导电体之间，且与所述第2及第4柱电连接。
12.根据权利要求11所述的装置，其
所述第5柱与所述第7柱之间的所述第1方向上的间隔长于所述第5柱与所述第1柱之间的所述第1方向上的间隔且短于所述第5柱与所述第2柱之间的所述第1方向上的间隔，且
所述第6柱与所述第8柱之间的所述第1方向上的间隔长于所述第6柱与所述第4柱之间的所述第1方向上的间隔且短于所述第6柱与所述第3柱之间的所述第1方向上的间隔。
13.根据权利要求10所述的装置，其具备
导电体，构成为作为所述第1及第2晶体管的栅极电极发挥功能，且在所述第1方向上延伸；
第1驱动器，连接于所述导电体的所述第1方向上的第1端侧；以及
第2驱动器，连接于所述导电体的所述第1方向上的第2端侧；
所述控制器进一步构成为允许在所述读出动作中，在对所述第1字线施加所述突跳电压时，由所述第1驱动器及所述第2驱动器分别对所述导电体施加所述第1电压及所述第2电压。
14.根据权利要求13所述的装置，其中
所述控制器进一步构成为允许在所述读出动作中，在对所述第2字线施加所述突跳电压时，由所述第1驱动器及所述第2驱动器分别对所述导电体施加所述第2电压及所述第1电压。
15.根据权利要求1所述的装置，其还具备：
第3存储单元，连接于所述第1字线；
第3感测放大器，包含第3晶体管；
第3位线，构成为将所述第3存储单元与所述第3晶体管连接在一起；
第1导电体，在第1方向上延伸地设置，且作为所述第1字线发挥功能，从其所述第1方向上的相对侧对所述第1导电体施加电压；以及
第1柱、第2柱及第3柱，延伸穿过所述第1导电体而设置，所述第1导电体与所述第1、第2及第3柱中的各个间的交叉部分分别作为所述第1、第2及第3存储单元发挥功能，所述第1、第2及第3柱阵列在所述第1方向上；其中
所述控制器进一步构成为在所述读出动作中，在对所述第1字线施加所述突跳电压时，对所述第3晶体管的栅极施加所述第1电压。
16.根据权利要求1所述的装置，其还具备：
第3存储单元，连接于所述第1位线与所述第1存储单元之间；
第2字线，连接于所述第3存储单元；以及
第3晶体管，与所述第1晶体管并联连接，其中
所述控制器进一步构成为：
在所述读出动作中，在对所述第2字线施加读出电压之前，对所述第2字线施加高于所述读出电压的突跳电压，
在所述读出动作中，在对所述第1字线施加所述突跳电压时，对所述第3晶体管的栅极施加第3电压，且
在所述读出动作中，在对所述第2字线施加所述突跳电压时，对所述第1晶体管的所述栅极施加所述第1电压且对所述第3晶体管的所述栅极施加与所述第3电压不同的第4电压。
17.根据权利要求1所述的装置，其中
所述第1感测放大器包含连接于所述第1晶体管的第3晶体管，
所述第2感测放大器包含连接于所述第2晶体管的第4晶体管，且
所述控制器进一步构成为：
在所述读出动作中，在对所述第1字线施加所述突跳电压时，对所述第3及第4晶体管的栅极施加第3电压，且
在所述读出动作中，在施加所述读出电压时，对所述第3及第4晶体管的所述栅极施加低于所述第3电压的第4电压。
18.一种半导体存储装置，其具备：
多个存储单元，各自设置在沿着第1方向阵列的第1区域及第2区域中的一个；
字线，构成为在所述第1方向上延伸且连接于所述多个存储单元，从所述第1方向上的一侧对所述字线施加电压；
第1位线，连接于设置在所述第1区域的所述存储单元；
第2位线，连接于设置在所述第2区域的所述存储单元；
第1感测放大器及第2感测放大器，分别连接于所述第1及第2位线；以及
控制器，构成为执行读出动作，其中
所述控制器进一步构成为在所述读出动作中，在对所述字线施加读出电压之前，对所述字线施加高于所述读出电压的突跳电压，且
当对所述字线施加所述突跳电压时，由所述第1感测放大器供给到所述第1位线的电流量大于由所述第2感测放大器供给到所述第2位线的电流量。
19.一种半导体存储装置，其具备：
多个存储单元，各自设置在沿着第1方向阵列的第1区域、第2区域及第3区域中的一个；
字线，构成为在所述第1方向上延伸且连接于所述多个存储单元，从所述第1方向上的相对侧对所述字线施加电压；
第1位线，连接于设置在所述第1区域的所述存储单元；
第2位线，连接于设置在所述第2区域的所述存储单元；
第3位线，连接于设置在所述第3区域的所述存储单元；
第1感测放大器、第2感测放大器及第3感测放大器，分别连接于所述第1、第2及第3位线；以及
控制器，构成为执行读出动作，其中
所述控制器进一步构成为在所述读出动作中，在对所述字线施加读出电压之前，对所述字线施加高于所述读出电压的突跳电压，且
在对所述字线施加所述突跳电压时，由所述第1感测放大器供给到所述第1位线的电流量及由所述第3感测放大器供给到所述第3位线的电流量各自大于由所述第2感测放大器供给到所述第2位线的电流量。
20.一种半导体存储装置，其具备：
第1存储单元及第2存储单元；
第1字线，连接于所述第1及第2存储单元中的各个；
第1感测放大器及第2感测放大器，分别包含第1晶体管及第2晶体管；
第1位线，连接于所述第1存储单元与所述第1晶体管之间；
第2位线，连接于将所述第2存储单元与所述第2晶体管之间；以及
控制器，构成为执行读出动作，其中
所述控制器进一步构成为在所述读出动作中，在对所述第2晶体管的栅极施加低于第1电压的第2电压时，对所述第1晶体管的栅极施加所述第1电压，且
在对所述第2晶体管的所述栅极施加所述第2电压时，所述第2晶体管设为接通状态。
21.根据权利要求20所述的装置，其中所述控制器进一步构成为在所述读出动作中，在对所述第1晶体管的所述栅极施加所述第1电压时，在对所述第1字线施加读出电压之前，对所述第1字线施加高于所述读出电压的第3电压。
22.根据权利要求21所述的装置，其中所述控制器进一步构成为在所述读出动作中，在对所述第1字线施加所述读出电压时，对所述第1晶体管的所述栅极及所述第2晶体管的所述栅极中的各个施加所述第2电压。
23.根据权利要求20所述的装置，其中所述控制器进一步构成为在所述读出动作中，在对所述第1晶体管的所述栅极施加所述第1电压之后，对所述第1晶体管的所述栅极及所述第2晶体管的所述栅极中的各个施加所述第2电压。
24.根据权利要求20所述的装置，其还具备：
第1导电体，在第1方向上延伸地设置，且作为所述第1字线发挥功能；
第1柱及第2柱，延伸穿过所述第1导电体而设置，所述第1柱与所述第1导电体间的交叉部分作为所述第1存储单元发挥功能，且所述第2柱与所述第1导电体间的交叉部分作为所述第2存储单元发挥功能；以及
第3柱，设置在所述第1导电体上，且与所述第1导电体电连接。
25.根据权利要求24所述的装置，其中所述第3柱与所述第1柱之间的所述第1方向上的间隔短于所述第3柱与所述第2柱之间的所述第1方向上的间隔。
26.根据权利要求24所述的装置，其中所述控制器进一步构成为经由所述第3柱对所述第1字线施加电压，且所述电压是从所述第1方向上的一侧对所述第1字线施加。
27.根据权利要求25所述的装置，其还具备：
第3存储单元及第4存储单元，分别连接于所述第1及第2位线，且包含于与包含所述第1及第2存储单元的区块不同的区块；以及
第2字线，连接于所述第3及第4存储单元；其中
所述控制器进一步构成为在所述读出动作中，对所述第1晶体管的所述栅极施加所述第2电压且对所述第2晶体管的所述栅极施加所述第1电压。
28.根据权利要求27所述的装置，其中所述控制器进一步构成为在所述读出动作中，在对所述第2晶体管的所述栅极施加所述第1电压之后，对所述第1晶体管的所述栅极及所述第2晶体管的所述栅极中的各个施加所述第2电压。
29.根据权利要求27所述的装置，其还具备：
第1导电体，在第1方向上延伸地设置，且作为所述第1字线发挥功能；
第2导电体，延伸穿过所述第1导电体而设置，且作为所述第2字线发挥功能；
第1柱及第2柱，延伸穿过所述第1导电体而设置，所述第1柱与所述第1导电体间的交叉部分作为所述第1存储单元发挥功能，且所述第2柱与所述第1导电体间的交叉部分作为所述第2存储单元发挥功能；
第3柱及第4柱，延伸穿过所述第2导电体而设置，所述第3柱与所述第2导电体间的交叉部分作为所述第3存储单元发挥功能，且所述第4柱与所述第2导电体间的交叉部分作为所述第4存储单元发挥功能；
第3导电体，在与所述第1方向交叉的第2方向上延伸地设置，且与所述第1及第3柱电连接；
第4导电体，在所述第2方向上延伸地设置，且与所述第2及第4柱电连接；
第5柱，设置在所述第1导电体上，且与所述第1导电体电连接；以及
第6柱，设置在所述第2导电体上，且与所述第2导电体电连接。
30.根据权利要求29所述的装置，其中
所述第5柱与所述第1柱之间的所述第1方向上的间隔短于所述第5柱与所述第2柱之间的所述第1方向上的间隔，且
所述第6柱与所述第4柱之间的所述第1方向上的间隔短于所述第6柱与所述第3柱之间的所述第1方向上的间隔。
31.根据权利要求29所述的装置，其中所述控制器进一步构成为经由所述第5柱对所述第1字线施加电压，且经由所述第6柱对所述第2字线施加电压，且所述电压是从所述第1方向上的一侧对所述第1及第2字线中的各个施加。
32.根据权利要求20所述的装置，其中所述装置构成为从外部控制器接收命令锁存使能信号及地址锁存使能信号。
33.一种在半导体存储装置中执行读出动作的方法，所述半导体存储装置包含：第1存储单元；第2存储单元；第1字线，连接于所述第1及所述第2存储单元中的各个；第1位线，连接于所述第1存储单元与第1晶体管之间；第2位线，连接于所述第2存储单元与第2晶体管之间，所述方法包含：
在对所述第2晶体管的栅极施加低于第1电压的第2电压时，对所述第1晶体管的栅极施加所述第1电压，
其中在对所述第2晶体管的所述栅极施加所述第2电压时，所述第2晶体管设为接通状态。
34.根据权利要求33所述的方法，其还具备：在对所述第1晶体管的所述栅极施加所述第1电压时，在对所述第1字线施加读出电压之前，对所述第1字线施加高于所述读出电压的第3电压。
35.根据权利要求34所述的方法，其还具备：在对所述第1字线施加所述读出电压时，对所述第1晶体管的所述栅极及所述第2晶体管的所述栅极中的各个施加所述第2电压。
36.根据权利要求33所述的方法，其还具备：在对所述第1晶体管的所述栅极施加所述第1电压之后，对所述第1晶体管的所述栅极及所述第2晶体管的所述栅极中的各个施加所述第2电压。
37.根据权利要求33所述的方法，其中所述装置构成为从外部控制器接收命令锁存使能信号及地址锁存使能信号。
38.一种半导体存储装置，其具备：
第1存储单元；
第2存储单元；
第3存储单元；
第4存储单元，所述第1至第4存储单元沿着第1方向依序对齐；
第1字线，连接于所述第1至第4存储单元中的各个，所述第1字线在所述第1方向上延伸；
第1感测放大器，包含第1晶体管；
第2感测放大器，包含第2晶体管；
第3感测放大器，包含第3晶体管；
第4感测放大器，包含第4晶体管；
第1位线，连接于所述第1存储单元与所述第1晶体管之间，所述第1位线在第2方向上延伸，所述第2方向与所述第1方向交叉；
第2位线，连接于所述第2存储单元与所述第2晶体管之间，所述第2位线在所述第2方向上延伸；
第3位线，连接于所述第3存储单元与所述第3晶体管之间，所述第3位线在所述第2方向上延伸；
第4位线，连接于所述第4存储单元与所述第4晶体管之间，所述第4位线在所述第2方向上延伸；
第1信号线，连接于所述第1晶体管的栅极及所述第2晶体管的栅极；
第2信号线，连接于所述第3晶体管的栅极及所述第4晶体管的栅极；
第1导电体，在所述第1方向上延伸地设置，且作为所述第1字线发挥功能；
第1柱及第2柱，延伸穿过所述第1导电体而设置，所述第1柱与所述第1导电体间的交叉部分作为所述第1存储单元发挥功能，且所述第2柱与所述第1导电体间的交叉部分作为所述第4存储单元发挥功能；以及
第3柱，设置在所述第1导电体上，且与所述第1导电体电连接。
39.根据权利要求38所述的装置，其还具备：
控制器，构成为执行读出动作，其中
所述控制器进一步构成为：
在所述读出动作中，在对所述第1字线施加读出电压之前，对所述第1字线施加高于所述读出电压的突跳电压，且
在所述读出动作中，在对所述第1字线施加所述突跳电压时，对所述第1信号线施加第1电压，且对所述第2信号线施加低于所述第1电压的第2电压。
40.根据权利要求39所述的装置，其中所述控制器进一步构成为在所述读出动作中，在对所述第1字线施加所述读出电压时，对所述第1及第2信号线施加所述第2电压。
41.根据权利要求38所述的装置，其中
所述第3柱与所述第1柱之间的所述第1方向上的间隔短于所述第3柱与所述第2柱之间的所述第1方向上的间隔。
42.根据权利要求38所述的装置，其还具备：
控制器，其中所述控制器构成为经由所述第3柱对所述第1字线施加电压，且所述电压是从所述第1方向的一侧对所述第1字线施加。
43.根据权利要求39所述的装置，其还具备
第5至第8存储单元，分别连接于所述第1至第4位线，且包含于与包含所述第1及第2存储单元的区块不同的区块；以及
第2字线，连接于所述第5至第8存储单元，其中
所述控制器进一步构成为：
在所述读出动作中，对于所述第2字线，在施加所述读出电压之前施加所述突跳电压，且
在所述读出动作中，在对所述第2字线施加所述突跳电压时，对所述第1信号线施加所述第2电压，且对所述第2信号线施加所述第1电压。
44.根据权利要求43所述的装置，其中所述控制器进一步构成为在所述读出动作中，在对所述第2字线施加所述读出电压时，对所述第1及第2信号线施加所述第2电压。
45.根据权利要求43所述的装置，其还具备：
第1导电体，在所述第1方向上延伸地设置，且作为所述第1字线发挥功能；
第2导电体，延伸穿过所述第1导电体而设置，且作为所述第2字线发挥功能；
第1柱及第2柱，延伸穿过所述第1导电体而设置，所述第1柱与所述第1导电体间的交叉部分作为所述第1存储单元发挥功能，且所述第2柱与所述第1导电体间的交叉部分作为所述第4存储单元发挥功能；
第3柱及第4柱，延伸穿过所述第2导电体而设置，所述第3柱与所述第2导电体间的交叉部分作为所述第5存储单元发挥功能，且所述第4柱与所述第2导电体间的交叉部分作为所述第8存储单元发挥功能；
第3导电体，在与所述第1方向交叉的第2方向上延伸地设置，且与所述第1及第3柱电连接；
第4导电体，在所述第2方向上延伸地设置，且与所述第2及第4柱电连接；
第5柱，设置在所述第1导电体上，且与所述第1导电体电连接；以及
第6柱，设置在所述第2导电体上，且与所述第2导电体电连接。
46.根据权利要求45所述的装置，其中
所述第5柱与所述第1柱之间的所述第1方向上的间隔短于所述第5柱与所述第2柱之间的所述第1方向上的间隔，且
所述第6柱与所述第4柱之间的所述第1方向上的间隔短于所述第6柱与所述第3柱之间的所述第1方向上的间隔。
47.根据权利要求45所述的装置，其中所述控制器进一步构成为经由所述第5柱对所述第1字线施加电压，且经由所述第6柱对所述第2字线施加电压，且所述电压是从所述第1方向上的一侧对所述第1及第2字线中的各个施加。
48.根据权利要求45所述的装置，其还具备：
第5位线，在所述第2位线与所述第3位线之间；
第9存储单元及第10存储单元，各自连接于所述第5位线且分别连接于所述第1及第2字线；
第5感测放大器，包含连接于所述第5位线的第5晶体管；以及
第3信号线，连接于所述第5晶体管的栅极；其中
所述控制器构成为：
在所述读出动作中，在对所述第1字线施加所述突跳电压时，对所述第3信号线施加所述第2电压，且
在所述读出动作中，在对所述第2字线施加所述突跳电压时，对所述第3信号线施加所述第2电压。
49.根据权利要求48所述的装置，其还具备：
第7柱，延伸穿过所述第1导电体而设置，所述第7柱与所述第1导电体间的交叉部分作为所述第9存储单元发挥功能；
第8柱，延伸穿过所述第2导电体而设置，所述第8柱与所述第2导电体间的交叉部分作为所述第10存储单元发挥功能；以及
第5导电体，构成为在所述第2方向上延伸，且设置在所述第3导电体与所述第4导电体之间，且与所述第2及第4柱电连接。
50.根据权利要求49所述的装置，其中
所述第5柱与所述第7柱之间的所述第1方向上的间隔长于所述第5柱与所述第1柱之间的所述第1方向上的间隔且短于所述第5柱与所述第2柱之间的所述第1方向上的间隔，且
所述第6柱与所述第8柱之间的所述第1方向上的间隔长于所述第6柱与所述第4柱之间的所述第1方向上的间隔且短于所述第6柱与所述第3柱之间的所述第1方向上的间隔。
51.根据权利要求38所述的装置，其还具备：
第1驱动器，连接于所述第1信号线；以及
第2驱动器，连接于所述第2信号线；其中
所述控制器进一步构成为：
允许在所述读出动作中，在对所述第1字线施加所述突跳电压时，由所述第1驱动器对所述第1信号线施加所述第1电压，且
允许在所述读出动作中，在对所述第1字线施加所述突跳电压时，由所述第2驱动器对所述第2信号线施加所述第2电压。
52.根据权利要求51所述的装置，其还具备：
第5至第8存储单元，分别连接于所述第1至第4位线，且包含于与包含所述第1及第2存储单元的区块不同的区块；以及
第2字线，连接于所述第5至第8存储单元，其中
所述控制器进一步构成为：
允许在所述读出动作中，在对所述第2字线施加所述突跳电压时，由所述第1驱动器对所述第1信号线施加所述第2电压，且
允许在所述读出动作中，在对所述第2字线施加所述突跳电压时，由所述第2驱动器对所述第2信号线施加所述第1电压。
53.根据权利要求39所述的装置，其还具备：
第5位线，在所述第2位线与所述第3位线之间；
第5存储单元；连接于所述第5位线且连接于所述第1字线；
第5感测放大器，包含连接于所述第5位线的第5晶体管；
第3信号线，连接于所述第5晶体管的栅极；
第1导电体，在所述第1方向上延伸地设置，且作为所述第1字线发挥功能；从其所述第1方向上的相对侧对所述第1导电体施加电压；以及
第1柱、第2柱及第3柱，延伸穿过所述第1导电体而设置，所述第1导电体与所述第1、第2及第3柱中的各个间的交叉部分分别作为所述第1、第4及第5存储单元发挥功能，所述第1、第2及第3柱阵列在所述第1方向上；其中
所述控制器进一步构成为在所述读出动作中，在对所述第1字线施加所述突跳电压时，对所述第3信号线施加所述第1电压。
54.根据权利要求39所述的装置，其中
所述第1感测放大器包含连接于所述第1晶体管的第5晶体管，
所述第2感测放大器包含连接于所述第2晶体管的第6晶体管，且
所述控制器进一步构成为：
在所述读出动作中，在对所述第1字线施加所述突跳电压时，对所述第5及第6晶体管的栅极施加第3电压，且
在所述读出动作中，在施加所述读出电压时，对所述第5及第6晶体管的所述栅极施加低于所述第3电压的第4电压。
55.根据权利要求38所述的装置，其还具备：
控制器，构成为执行读出动作，其中
所述控制器进一步构成为在所述读出动作中，在对所述第2信号线施加低于第1电压的第2电压时，对所述第1信号线施加所述第1电压。
56.根据权利要求55所述的装置，其中在对所述第2信号线施加所述第2电压时，所述第3晶体管及所述第4晶体管设为接通状态。
57.根据权利要求38所述的装置，其中所述装置构成为从外部控制器接收命令锁存使能信号及地址锁存使能信号。
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