JP6646103B2 - 半導体装置 - Google Patents

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Description

本発明は、固有情報を生成する機能を備えた半導体装置に関し、特にＮＡＮＤ型フラッシュメモリを利用した固有情報の生成に関する。
電子デバイスや電子装置のセキュリティの強化に伴い、そこに実装される半導体装置の偽造や模倣の対策が求められている。ある方法では、半導体装置に固有情報を与えておき、固有情報が認証された場合には、当該半導体装置が真正なものとして使用を許可している。固有情報は、例えば、半導体装置の不揮発性メモリ等に格納することが可能であるが、このような方法は、半導体装置を解析することで固有情報が読み取られたり、あるいは外部から半導体装置を不正にアクセスすることで固有情報が読み取られてしまうリスクがある。
近年、物理的にクローンの作製をすることができないＰＵＦ（Physical Unclonable Function）が注目されている。ＰＵＦは、予測不可能であり、秘匿性が高くかつ恒久性のある物理的情報を固有データとして用いるものである。例えば、アービタ回路を利用したＰＵＦ、リングオシレータを利用したＰＵＦ、ＳＲＡＭを利用したＰＵＦなどが提案されている。また、ＮＡＮＤ型フラッシュメモリでは、消去ベリファイを利用したＰＵＦ（特許文献１）や電圧調整ユニットを利用したＰＵＦ（特許文献２）などが開示されている。
米国特許公開２０１５／０００７３３７Ａ１号公報 米国特許公開２０１５／００５５４１７Ａ１号公報
半導体装置の設計／製造では、回路素子や配線等のバラツキ（変動）を抑制すること、あるいはバラツキを最小化することで、再現性、信頼性の高い半導体装置を提供している。他方、回路素子や配線等のバラツキを最小化することは、回路素子や配線に均一性をもたらすことであり、ＰＵＦまたは固有データのランダム性（非予測性）の低下になり得る。それ故、再現性、信頼性を維持しつつ、固有データのランダム性を確保できるＰＵＦ技術が望まれる。
本発明は、新規な方法により固有データを生成する機能を備えた半導体装置を提供することを目的とする。
本発明に係る半導体装置は、ＮＡＮＤ型ストリングを含むメモリセルアレイと、前記メモリアレイの特定の領域を選択する選択手段と、前記選択手段により選択された特定の領域を読み出す読出し手段と、前記読出し手段により読み出された特定の領域のビット線対の電位差を検出する検出手段と、前記検出手段の検出結果に基づき半導体装置の固有データを生成する生成手段とを有する。
ある実施態様では、前記特定の領域は、前記読出し手段から物理的に最遠端のブロックである。ある実施態様では、前記特定の領域は、前記読出し手段から物理的に最遠端のブロックに含まれるページである。ある実施態様では、前記特定の領域は、ユーザーによってアクセスすることができない領域である。ある実施態様では、前記特定の領域は、ＮＡＮＤ型ストリングに接続されたＭＯＳトランジスタである。ある実施態様では、前記選択手段は、メモリセルの記憶状態にかかわらずメモリセルが導通する電圧を選択されたブロック内の全ワード線に印加する。ある実施態様では、前記検出手段は、前記読出し手段のセンスノードに電気的に接続され、前記検出手段は、前記センスノードの電位差を検出するための差動センスアンプを含む。ある実施態様では、前記ビット線対は、読出し動作時に隣接するビット線である。ある実施態様では、前記読出し手段が偶数ビット線または奇数ビット線の読出しを行う場合、前記ビット線対は、隣接する偶数ビット線または奇数ビット線である。ある実施態様では、前記ビット線対は、予め決められた規則に従い選択されたビット線である。ある実施態様では、前記生成手段は、前記検出手段の検出結果を表すデータを演算する演算回路を含み、前記生成手段は、当該演算回路の演算結果を固有データとして出力する。ある実施態様では、半導体装置はさらに、固有データの生成を制御する制御手段を含み、前記制御手段は、パワーオンシーケンス時あるいは外部からの要求に応答して前記選択手段、前記読出し手段、前記検出手段および前記生成手段を制御し、前記固有データを生成させる。
本発明によれば、メモリセルアレイから読み出された特定の領域のビット線対の電位差を検出し、当該検出結果に基づき固有データを出力するようにしたので、半導体装置の再現性や信頼性を保ちつつ、固有データのランダム性を保つことができる。
本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示す図である。 本発明の実施例に係るメモリセルアレイのＮＡＮＤストリングの構成を示す図である。 本発明の実施例に係るビット線選択回路の一例を示す図である。 本発明の実施例に係るページバッファ／センス回路の一例を示す図である。 本発明の実施例に係る固有データ生成回路の一例を示す図である。 ＮＡＮＤ型フラシュメモリの動作時に印加されるバイアス電圧を示すテーブルである。 本発明の実施例に係る固有データ生成の動作を説明するフローチャートである。 本発明の実施例に係るダミーアレイの選択例を説明する図である。 ダミーアレイに印加されるワード線電圧の例を説明する図である。 本発明の変形例を説明する図である。
次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明の半導体装置は、半導体装置に固有の固有データを生成し、これを外部に出力する機能を有する。ある実施態様では、本発明の半導体装置は、ＮＡＮＤ型フラッシュメモリを含み、ＮＡＮＤ型フラッシュメモリを利用して固有データを生成し、これを外部に出力する。本発明の半導体装置は、ＮＡＮＤ型フラッシュメモリそれ自身であってもよいし、これ以外の機能を有する半導体回路を備えていても良い。
図１は、本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示す図である。本実施例のフラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続され入出力データ等を保持する入出力バッファ１２０と、入出力バッファ１２０からのアドレスデータを受け取るアドレスレジスタ１３０と、入出力バッファ１２０から受け取ったコマンドや外部制御信号（ＣＬＥ、ＡＬＥ等）に基づき各部を制御するコントローラ１４０と、アドレスレジスタ１３０からの行アドレス情報Ａｘに基づきブロックの選択およびページの選択等を行うワード線選択回路１５０と、選択ページから読み出されたデータを保持したり、選択ページにプログラムすべきデータを保持するページバッファ／センス回路１６０と、アドレスレジスタ１３０からの列アドレス情報Ａｙに基づきページバッファ／センス回路１６０内のデータの選択等を行う列選択回路１７０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、消去電圧Vers、読出し電圧Vreadなど）を生成する内部電圧発生回路１８０とを含んで構成される。
メモリアレイ１１０は、列方向にｍ個のメモリブロックＢＬＫ（０）、ＢＬＫ（１）、・・・、ＢＬＫ（ｍ−１）を有する。１つのメモリブロックには、図２に示すように複数のＮＡＮＤストリングが形成される。１つのＮＡＮＤストリングは、直列に接続された複数のメモリセルＭＣｉ(ｉ=０、１、・・・、６２、６３)と、メモリセルＭＣ６３のドレイン側に接続されたビット線側選択トランジスタＴＲ１と、メモリセルＭＣ０のソース側に接続されたソース線側選択トランジスタＴＲ２とを含んで構成される。メモリセルＭＣｉのコントロールゲートは、対応するワード線ＷＬｉに接続され、ビット線側選択トランジスタＴＲ１のゲートは選択ゲート線ＳＧＤに接続され、ソース線側選択トランジスタＴＲ２のゲートは選択ゲート線ＳＧＳに接続される。ワード線選択回路１５０は、各動作状態時に、行アドレスＡｘに基づき選択ゲート信号ＳＧＤ、ＳＧＳを介して選択トランジスタＴＲ１、ＴＲ２を選択的に駆動する。
ＮＡＮＤストリングは、基板表面に形成された２次元アレイ状であってもよいし、基板表面上に形成された半導体層を利用する３次元アレイ状であってもよい。また、１つのメモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するＭＬＣタイプであってもよい。
各ブロックの各ＮＡＮＤストリングは、ビット線選択トランジスタＴＲ１を介してグローバルビット線ＧＢＬ０、ＧＢＬ１、…、ＧＢＬｎに接続され、グローバルビット線ＧＢＬ０、ＧＢＬ１、…、ＧＢＬｎは、ページバッファ／センス回路１６０に接続される。各グローバルビット線は、例えば、金属配線から構成され、メモリセルアレイ１１０のブロック（０）からブロック（ｍ−１）に向けて延在する。
次に、ページバッファ１６０について説明する。ページバッファ１６０は、図３に示すように、偶数のグローバルビット線または奇数のグローバルビット線を選択するためのビット線選択回路２００を含む。図３には、１つのＮＡＮＤストリングＮＵに接続された偶数ビット線ＧＢＬ＿ｅと、１つのＮＡＮＤストリングＮＵに接続された奇数ビット線ＧＢＬ＿ｏとを含む一対のグローバルビット線が例示されている。ビット線選択回路２００は、読出し時またはプログラム時に、偶数ビット線ＧＢＬ＿ｅまたは奇数ビット線ＧＢＬ＿ｏを選択し、選択された偶数ビット線ＧＢＬ＿ｅまたは奇数ビット線ＧＢＬ＿ｏをページバッファ／センス回路１６０のセンス回路（センスノードＳＮＳ）に電気的に接続する。つまり、ページバッファ／センス回路１６０は、１ページ分用意されるが、１つのページバッファ／センス回路１６０は、一対の偶数ビット線ＧＢＬ＿ｅおよび奇数ビット線ＧＢＬ＿ｏに共有される。
ビット線選択回路２００は、読出し時にセンスノードＳＮＳに電気的に結合されるビット線選択トランジスタＢＬＳと、ビット線選択トランジスタＢＬＳのノードＮ１と偶数ビット線ＧＢＬ＿ｅとの間に直列に接続された偶数選択トランジスタＳＥＬ＿ｅと、ビット線選択トランジスタＢＬＳのノードＮ１と奇数ビット線ＧＢＬ＿ｏとの間に直列に接続された奇数選択トランジスタＳＥＬ＿ｏと、偶数ビット線ＧＢＬ＿ｅと仮想電位ＶＰＲＥとの間に接続された偶数バイアス選択トランジスタＹＳＥＬ＿ｅと、奇数ビット線ＧＢＬ＿ｏと仮想電位ＶＰＲＥとの間に接続された奇数バイアス選択トランジスタＹＳＥＬ＿ｏとを含んで構成される。
ビット線選択トランジスタＢＬＳ、偶数選択トランジスタＳＥＬ＿ｅ、奇数選択トランジスタＳＥＬ＿ｏ、偶数バイアス選択トランジスタＹＳＥＬ＿ｅ、奇数バイアス選択トランジスタＹＳＥＬ＿ｏは、ＮＭＯＳトランジスタから構成され、各ゲートには、コントローラ１４０からの制御信号が印加される。また、仮想電位ＶＰＲＥには、コントローラ１４０の制御により、内部電圧発生回路１８０から動作状態に応じた種々のバイアス電圧またはプリチャージ電圧が供給される。
例えば、読出し動作において、偶数ページの読出しが行われるとき、偶数選択トランジスタＳＥＬ＿ｅ、ビット線選択トランジスタＢＬＳがオンされ、奇数選択トランジスタＳＥＬ＿ｏがオフされ、偶数ビット線ＧＢＬ＿ｅが選択され、奇数ビット線ＧＢＬ＿ｏが非選択される。また、偶数バイアストランジスタＹＳＥＬ＿ｅがオフされ、奇数バイアストランジスタＹＳＥＬ＿ｏがオンされ、非選択の奇数ビット線ＧＢＬ＿ｏには、仮想電位ＶＰＲＥからＧＮＤが供給される。他方、奇数ページの読出しが行われるとき、奇数選択トランジスタＳＥＬ＿ｏ、ビット線選択トランジスタＢＬＳがオンされ、偶数選択トランジスタＳＥＬ＿ｅがオフされ、奇数ビット線ＧＢＬ＿ｏが選択され、偶数ビット線ＧＢＬ＿ｅが非選択される。また、奇数バイアストランジスタＹＳＥＬ＿ｏがオフされ、偶数バイアストランジスタＹＳＥＬ＿ｅがオンされ、非選択の偶数ビット線ＧＢＬ＿ｅには、仮想電位ＶＰＲＥからＧＮＤが供給される。こうして、偶数ページおよび奇数ページのビット線シールド読出しが行われる。
また、プログラム時にも、偶数ページと奇数ページのプログラムが交互に行われ、非選択のページには、プログラムディスターブを抑制するための電圧が仮想電位ＶＰＲＥから供給される。
図４は、１つのページバッファ／センス回路１６０の一例である。ページバッファ／センス回路１６０は、電圧供給部Ｖ１から供給された電圧をビット線にプリチャージするためのトランジスタＢＬＰＲＥ、ビット線をクランプするためのトランジスタＢＬＣＬＡＭＰ、センスノードＳＮＳ、センスノードＳＮＳとラッチノードＮ２間の電荷を転送するトランジスタＢＬＣＤ、ラッチノードＮ２に接続されたラッチ回路ＬＡＴなどを含んで構成される。トランジスタＢＬＣＬＡＭＰは、ビット線選択回路２００のビット線選択トランジスタＢＬＳに接続される。
読出し動作時、電圧供給部Ｖ１から供給されたプリチャージ電圧は、トランジスタＢＬＰＲＥ、ＢＬＣＬＡＭＰを介して、ビット線選択回路２００によって選択された偶数ビット線ＧＢＬ＿ｅまたは奇数ビット線ＧＢＬ＿ｏに印加される。その後、選択ワード線に読出し電圧が印加され、非選択ワード線に読出しパス電圧が印加され、選択ワード線のメモリセルがオンすれば、グローバルビット線のプリチャージ電圧がソース線ＳＬに放電され、センスノードＳＮＳがＧＮＤレベルとなる。メモリセルがオフであれば、グローバルビット線はソース線ＳＬから隔離され、センスノードＳＮＳにはプリチャージ電圧が保持される。センスノードＳＮＳの電荷は、トランジスタＢＬＣＤを介してノードＮ２に転送され、ラッチ回路ＬＡＴは、ノードＮ２の電位によりＨまたはＬレベルを保持する。
図５に、本実施例による固有データ生成回路の一例を示す。固有データ生成回路３００は、ページバッファ／センス回路１６０に接続され、メモリセルアレイ１１０の特定の領域が読出されたとき、隣接する一対のグローバルビット線に接続されたセンスノードの電位差を検出し、その検出結果を利用して固有データを生成し、これを出力する。
具体的には、固有データ生成回路３００は、隣接するページバッファＰＢ＿０、ＰＢ−１に接続された差動センスアンプ３１０＿０、隣接するページバッファＰＢ＿２、ＰＢ＿３に接続された差動センスアンプ３１０＿１、…、隣接するページバッファＰＢ＿ｎ−１、ＰＢ＿ｎに接続された差動センスアンプ３１０＿ｎ−１／２を含む（差動センスアンプを総称するとき、差動センスアンプ３１０という）。ページバッファ／センス回路１６０の数が１ページであれば、差動センスアンプ３１０の数は、１／２ページである。
差動センスアンプ３１０＿０は、ページバッファＰＢ＿０のセンスノードＳＮＳ＿０と、これに隣接するページバッファＰＢ＿１のセンスノードＳＮＳ＿１の電位差を検出し、その検出結果を表すデータＤｏｕｔ＿０を出力する。他の差動センスアンプ３１０も同様に、隣接するページバッファのセンスノードの電位差を検出し、その検出結果を表すデータＤｏｕｔ＿１、…、Ｄｏｕｔ＿ｎ−１／２を出力する。ビット線選択回路２００によって偶数ビット線が選択された場合、差動センスアンプ３１０は、隣接する偶数ビット線に接続されたセンスノードの電位差を検出し、また、ビット線選択回路２００によって奇数ビット線が選択されて場合、差動センスアンプ３１０は、隣接する奇数ビット線に接続されたセンスノードの電位差を検出する。差動センスアンプ３１０は、固有データの生成が行われるときコントローラ１４０によって活性化される。
図６は、フラッシュメモリの各動作時に印加されるバイアス電圧の一例を示したテーブルである。読出し動作では、ビット線に或る正の電圧を印加し、選択ワード線に或る読み出し電圧（例えば０Ｖ）を印加し、非選択ワード線に読み出しパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線ＳＧＤ、ＳＧＳに正の電圧（例えば４．５Ｖ）を印加し、ＮＡＮＤストリングのビット線側選択トランジスタ、ソース線側選択トランジスタをオンし、共通ソース線に０Ｖを印加する。プログラム（書込み）動作では、選択されたワード線に高電圧のプログラム電圧Vpgm（１５〜２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、「０」または「１」のデータに応じた電位をビット線に供給する。消去動作では、ブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。固有データを生成する時のバイアスについては後述する。
次に、本実施例のＮＡＮＤ型フラッシュメモリにおける固有データの生成動作について説明する。図７は、固有データの生成動作を説明するためのフローチャートである。コントローラ１４０は、例えば、ソフトウエアプログラムを実行可能なマイクロコンピュータまたはステートマシンにより構成される。コントローラ１４０は、外部制御信号や外部からのコマンドに基づき、通常の読出し動作、プログラム動作、消去動作の制御に加えて、固有データの生成を制御する。
ある実施態様では、コントローラ１４０は、固有データの生成を実行するか否かを判定する機能を有する（Ｓ１００）。例えば、コントローラ１４０は、外部から固有データの生成を指示するコマンドを受け取ったとき、固有データの生成を実行する。あるいは、コントローラ１４０は、電源投入時のパワーオンシーケンスを実行するとき、あるいは予め決められた動作を実行するとき、固有データの生成を実行する。
コントローラ１４０は、固有データの生成を実行すると判定した場合、ワード線選択回路１５０を介してメモリセルアレイ１１０のダミーアレイの読出しを開始する（Ｓ１１０）。ダミーアレイは、固有データの生成に適したメモリセルアレイ上の特定の領域であり、予めダミーアレイを選択するためのアドレス情報がコントローラ１４０のメモリ等の格納される。ある実施態様では、ダミーアレイは、図８に示すように、ページバッファ／センス回路１６０から最遠端のブロックＢＬＫ（ｍ−１）またはその近傍のブロックに設定される。言い換えれば、ダミーアレイＤＡは、ブロックとページバッファ／センス回路１６０とを接続するグローバルビット線の配線長が最も長くなる領域である。また、ダミーアレイＤＡは、ユーザーによってアクセスすることができない領域であってもよいし、あるいはユーザーによってアクセス可能なメモリとして利用できる領域であってもよい。
最遠端のブロックＢＬＫ（ｍ−１）は、他のブロックよりもグローバルビット線の配線が長くなるため、配線のバラツキ（例えば、線幅、膜厚、ピッチなど）が配線のＲＣ（時定数）に大きく影響する。そのため、隣接するビット線間において、充放電の特性に大きな差異が生じ易くなる。
ダミーアレイＤＡの読出しは、通常の読出しと同様に、ビット線選択回路２００によって選択された偶数ビット線または奇数ビット線がプリチャージされ、非選択の奇数ビット線または偶数ビット線にＧＮＤが供給される。プリチャージ後、ワード線選択回路１５０は、ダミーアレイＤＡとして選択されたブロックの全ワード線に、メモリセルの記憶状態にかかわらずメモリセルがオンするパス電圧Vpufを印加する。つまり、パス電圧Vpufは、図９に示すように、消去セル（データ「１」）およびプログラムセル（データ「０」）が導通するときの閾値よりも十分高い電圧である。なお、パス電圧Vpufは、読出し動作時に非選択ワード線に印加するパス電圧と同じレベルであってもよい（図６を参照）。
ダミーアレイＤＡにはパス電圧Vpufが印加されるため、ダミーアレイＤＡの全てのメモリセルがオンし、グローバルビット線のプリチャージ電圧、つまりセンスノードＳＮＳの電圧は、ＮＡＮＤストリングを介してＧＮＤレベルのソース線ＳＬに放電される。このセンシングと同時に、センスノードＳＮＳに接続された差動センスアンプ３００によって、隣接するビット線対の電位差が検出される（Ｓ１２０）。例えば、差動センスアンプ３００は、ＳＮＳｋ＞ＳＮＳｋ＋１であれば、Ｄｏｕｔ＿ｋとして「０」を出力し、ＳＮＳｋ≦ＳＮＳｋ＋１であれば、Ｄｏｕｔ＿ｋとして「１」を出力する。
コントローラ１４０は、ダミーアレイＤＡの読出しによりビット線対の電位差を検出した後、その検出結果に基づき固有データを外部に出力する（Ｓ１３０）。固有データを生成するとき、ダミーアレイＤＡの読出しは、偶数ビット線または奇数ビット線のいずれかであってもよいし、偶数ビット線と奇数ビット線の双方であってもよい。固有データの出力方法は任意であり、例えば、検出された全てのデータを出力するようにしてもよいし、列選択回路１７０によって予め決められたビット線またはビット数のデータを出力するようにしてもよい。また、ＮＡＮＤ型フラッシュメモリの入出力端子数に応じて、出力する固有データのビット数を調整してもよい。さらに、ＮＡＮＤ型フラッシュメモリがＳＰＩ（Serial Peripheral Interface）機能を搭載している場合には、外部シリアルクロックに同期して固有データを出力するようにしてもよい。
本実施例によれば、ダミーアレイの読出し時にビット線対の電位差を検出し、半導体装置の固有データを生成するようにしたので、比較的簡易な構成により再現性の高い非予測性の固有データを得ることができる。
次に、本発明の他の実施例について説明する。図１０に、他の実施例による固有データ生成回路３００Ａの構成を示す。本実施例では、固有データ生成回路３００Ａは、複数の差動センスアンプ３１０＿０、３１０＿１、…、３００＿ｎ−１／２の出力データＤｏｕｔ＿０、Ｄｏｕｔ＿１、…、Ｄｏｕｔｎ−１／２を受け取り、これらのデータを演算処理する演算回路３２０を備えている。演算回路３２０は、例えば、差動センスアンプ３１０の出力データの一部をマスクし、あるいは出力データをコード化（圧縮）し、あるいは偶数ビットの出力データと奇数ビットの出力データとを論理演算し、その結果を固有データＤｏｕｔ＿ｘとして出力するものであってもよい。
上記実施例では、固有データを生成するときダミーアレイＤＡの全ワード線にパス電圧Ｖｐｕｆを印加して読み出しを行ったが、ダミーアレイＤＡの特定のページを読出しようにしてもよい。特定のページは、ＷＬ０〜ＷＬ６３の任意のページを設定することができ、特定のページの選択ワード線には、通常の読出しのとき同様に読出し電圧（例えば、０Ｖ）が印加され、それ以外の非選択ワード線には、パス電圧Ｖｐｕｆ（例えば、４．５Ｖ）が印加される。この場合、特定のページのメモリセルは、データ「１」が記憶された消去セルに設定されている必要がある。これにより、通常の読出し動作と同じバイアス条件で固有データの生成のための読出しを行うことができる。
上記実施例では、差動センスアンプ３１０は、読出し時に隣接するビット線間の電位差を検出するようにしたが、これは一例であり、他の態様であってもよい。例えば、差動センスアンプ３１０は、偶数番目のページバッファ／センス回路の各センスノード、奇数番目のページバッファ／センス回路の各センスノードの電位差を検出するものであってもよいし、これ以外にも予め決められた規則に従い選択されたページバッファ／センス回路の各センスノードの電位差を検出するものであってもよい。
さらに上記実施例では、ページバッファ／センス回路が１ページ分用意され、差動センスアンプ３１０が１／２ページ分用意される例を示したが、差動センスアンプ３１０の数は任意であり、固有データとしての非予測性（ランダム性）が得られるのであれば、１／２ページよりも少ない数であってもよい。
さらに上記実施例では、ビット線選択回路により選択された偶数ビット線または奇数ビット線のシールド読出しを例示したが、本発明においてシールド読出しは必須ではない。その場合、選択ページの読出しは、オールビット線で行われ、差動センスアンプは、物理的に隣接する偶数ビット線と奇数ビット線の電位差を検出するようにしてもよい。
さらに上記実施例では、ダミーアレイＤＡのワード線に接続されたセルとしてメモリセルを例示したが、本発明においてメモリセルの代わりに通常のＭＯＳトランジスタを用いても良い。つまり、ダミーアレイＤＡを構成するＮＡＮＤストリングの一部または全部のメモリセルが通常のＭＯＳトランジスタに置換される。ここで通常のＭＯＳトランジスタとは、プログラムや消去によって、導通する際の閾値が変動しないＭＯＳトランジスタを示す。代表的なＭＯＳトランジスタとして、ディプリッション型やエンハンスメント型、イントリンシック型があるが、いずれのＭＯＳトランジスタをメモリセルの代わりに使用しても、固有データの生成のための読み出しを行うことができる。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：フラッシュメモリ １１０：メモリアレイ
１２０：入出力バッファ １３０：アドレスレジスタ
１４０：コントローラ １５０：ワード線選択回路
１６０：ページバッファ／センス回路 １７０：列選択回路
１８０：内部電圧発生正回路 ２００：ビット線選択回路
３００：固有データ生成回路 ３１０：差動センスアンプ

Claims (8)

  1. 複数のブロックを含み、各ブロックがＮＡＮＤ型ストリングを含むメモリセルアレイと、
    各ブロックのＮＡＮＤストリングに接続された複数のビット線と、
    前記複数のビット線の各々に接続された複数のページバッファ／センス回路と、
    前記メモリセルアレイの特定のブロックを選択する選択手段と、
    前記選択手段により特定のブロックが選択されたとき、選択された特定のブロックの全ワード線に、メモリセルの記憶状態にかかわらずメモリセルがオンする電圧を印加し、前記複数のページバッファ／センス回路により特定のブロックに接続されたビット線の読出しを行う読出し手段と、
    前記読出し手段により読み出された特定のブロックのビット線対の電位差を検出する検出手段と、
    前記検出手段の検出結果に基づき半導体装置の固有データを生成する生成手段と、
    を有する半導体装置。
  2. 前記特定のブロックは、前記ページバッファ／センス回路から物理的に最遠端のブロックである、請求項１に記載の半導体装置。
  3. 前記特定のブロックは、ユーザーによってアクセスすることができない領域である、請求項１に記載の半導体装置。
  4. 前記検出手段は、前記複数のページバッファ／センス回路の各センスノードに電気的に接続され、前記検出手段は、複数対のセンスノードの電位差をそれぞれ検出するための複数の差動センスアンプを含む、請求項１ないし３いずれか１つに記載の半導体装置。
  5. 前記検出手段は、隣接するビット線に対応するセンスノードの電位差を検出する、請求項１ないし４いずれか１つに記載の半導体装置。
  6. 前記読出し手段が偶数ビット線または奇数ビット線の読出しを行う場合、前記隣接するビット線は、偶数ビット線または奇数ビット線である、請求項５に記載の半導体装置。
  7. 前記生成手段は、前記検出手段の検出結果を表すデータを演算する演算回路を含み、前記生成手段は、当該演算回路の演算結果を固有データとして出力する、請求項１ないし６いずれか１つに記載の半導体装置。
  8. 半導体装置はさらに、固有データの生成を制御する制御手段を含み、
    前記制御手段は、パワーオンシーケンス時あるいは外部からの要求に応答して前記選択手段、前記読出し手段、前記検出手段および前記生成手段を制御し、前記固有データを生成させる、請求項１ないし７いずれか１つに記載の半導体装置。
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