JP7305592B2 - メモリシステム、メモリデバイス、及びメモリシステムの制御方法 - Google Patents

メモリシステム、メモリデバイス、及びメモリシステムの制御方法 Download PDF

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Description

本発明の実施形態は、メモリシステム、メモリデバイス、及びメモリシステムの制御方法に関する。
コンテンツの不正利用を防止するための様々な技術の研究及び開発が、推進されている。
特開２０１２－１４４１６号公報
データの不正利用を防止するメモリシステム、メモリデバイス、及びメモリシステムの制御方法を提供する。
実施形態のメモリシステムは、データを記憶するメモリデバイスと、前記メモリデバイスに対する動作を制御するコントローラと、を含み、前記メモリデバイスは、前記メモリデバイスの第１のアドレスに属する複数のメモリセルに、第１のプログラム電圧によるプログラム動作を実行し、第１の判定レベル及び前記第１の判定レベルと異なる第２の判定レベルを用いて、前記複数のメモリセルのうち、前記第１の判定レベルと前記第２の判定レベルとの間の値とは異なる値の閾値電圧を有する１つ以上の第１のメモリセルを検出し、前記第１のアドレス内の前記第１のメモリセルの位置に基づいて、前記メモリデバイスの固有情報を生成する。
実施形態のメモリシステムの構成例を示す図。 ＮＡＮＤ型フラッシュメモリの構成例を示す図。 メモリセルアレイの構成例を示す等価回路図。 メモリセルアレイの構造例を示す模式的断面図。 データとメモリセルの閾値電圧の分布との関係を示す図。 実施形態のメモリシステムの動作例を説明するための模式図。 実施形態のメモリシステムの動作例を説明するための模式図。 実施形態のメモリシステムの動作例を示すフローチャート 実施形態のメモリシステムの動作例を説明するための模式図。 実施形態のメモリシステムの動作例を説明するための模式図。 実施形態のメモリシステムの動作例を説明するための模式図。 実施形態のメモリシステムの動作例を示すフローチャート。 実施形態のメモリシステムの変形例を示す図。
以下、図面を参照しながら、各実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号を付された構成要素（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
［実施形態］
図１乃至図１３を参照して、実施形態のメモリシステム、メモリデバイス、及びメモリシステムの制御方法について説明する。
（ａ）構成例
図１乃至図６を参照して、本実施形態のメモリシステムの構成例について説明する。
図１は、本実施形態のメモリシステムの構成例を示すブロック図である。
本実施形態のメモリシステムＳＹＳは、ホストデバイス９に電気的に接続される。
メモリシステムＳＹＳは、ホストデバイス９からのコマンド（以下では、ホストコマンドとよばれる）に応じて、データの転送及びデータの記憶などを行う。
本実施形態のメモリシステムＳＹＳは、１つ以上のＮＡＮＤ型フラッシュメモリ１と、コントローラ７とを含む。ＮＡＮＤ型フラッシュメモリ１は、メモリデバイスの一例である。
コントローラ（メモリコントローラともよばれる）７は、ホストコマンドに応じて、ＮＡＮＤ型フラッシュメモリ１に対するデータのライト（ライト動作）、ＮＡＮＤ型フラッシュメモリ１からのデータのリード（リード動作）、及び、ＮＡＮＤ型フラッシュメモリ１内のデータのイレーズ（イレーズ動作）を命令する。コントローラ７は、ＮＡＮＤ型フラッシュメモリ１内のデータを管理する。
コントローラ７の内部構成は、後述される。
ＮＡＮＤ型フラッシュメモリ１は、データを実質的に不揮発に記憶する不揮発性半導体メモリデバイスである。以下では、ＮＡＮＤ型フラッシュメモリ１は、単に、フラッシュメモリともよばれる。
（ａ－１）メモリデバイスの構成例
図２は、本実施形態のメモリシステムにおける、フラッシュメモリの構成例を示すブロック図である。
図２に示されるように、フラッシュメモリ１は、入出力回路１０、ロジック制御回路１１、ステータスレジスタ１２、アドレスレジスタ１３、コマンドレジスタ１４、シーケンサ１５、レディ／ビジー回路１６、電圧生成回路１７、メモリセルアレイ１８、ロウデコーダ１９、センスアンプ２０、データレジスタ２１及びカラムデコーダ２２などを含む。
入出力回路１０は、信号ＩＯ（ＩＯ０～ＩＯ７）の入出力を制御する。
入出力回路１０は、コントローラ７からのデータ（ライトデータ）ＤＡＴを、データレジスタ２１に送る。入出力回路１０は、コントローラ７からのアドレスＡＤＤをアドレスレジスタ１３に送る。入出力回路１０は、コントローラ７からのコマンド（以下では、コントローラコマンドともよばれる）ＣＭＤをコマンドレジスタ１４に送る。入出力回路１０は、ステータスレジスタ１２からのステータス情報ＳＴＳを、コントローラ７に送る。入出力回路１０は、データレジスタ２１からのデータ（リードデータ）ＤＡＴを、コントローラ７に送る。
ロジック制御回路１１は、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを、コントローラ７から受け取る。ロジック制御回路１１は、受け取った各信号に応じて、入出力回路１０、及びシーケンサ１５を制御する。
ステータスレジスタ１２は、例えば、データのライト、リード、及び消去におけるステータス情報を一時的に記憶する。コントローラ７が、ステータス情報を取得して、動作が正常に終了したか否か判定する。
アドレスレジスタ１３は、入出力回路１０を介してコントローラ７から受信したアドレスＡＤＤを一時的に記憶する。アドレスレジスタ１３は、ロウアドレスＲＡをロウデコーダ１９へ転送し、カラムアドレスＣＡをカラムデコーダ２２に転送する。
コマンドレジスタ１４は、入出力回路１０を介して受け取ったコントローラコマンドＣＭＤを一時的に記憶する。コマンドレジスタ１４は、コントローラコマンドＣＭＤを、シーケンサ１５に転送する。
シーケンサ１５は、メモリデバイス１全体の動作を制御する。シーケンサ１５は、コントローラコマンドＣＭＤに応じて、例えば、ステータスレジスタ１２、レディ／ビジー回路１６、電圧生成回路１７、ロウデコーダ１９、センスアンプ２０、データレジスタ２１、及びカラムデコーダ２２などを制御する。これによって、シーケンサ１５は、ライト動作、リード動作、及びイレーズ動作などを実行する。
レディ／ビジー回路１６は、メモリデバイス１の動作状況に応じて、レディ／ビジー信号Ｒ／Ｂｎの信号レベルを制御する。レディ／ビジー回路１６は、レディ／ビジー信号Ｒ／Ｂｎをコントローラ７に送る。
電圧生成回路１７は、シーケンサ１５の制御に応じて、ライト動作、リード動作、及びイレーズ動作に用いられる電圧を生成する。電圧生成回路１７は、この生成した電圧を、例えば、メモリセルアレイ１８、ロウデコーダ１９及びセンスアンプ２０等に供給する。ロウデコーダ１９及びセンスアンプ２０は、電圧生成回路１７から供給された電圧をメモリセルアレイ１８内のメモリセルに印加する。
メモリセルアレイ１８は、複数のブロック（物理ブロック）ＢＬＫを含む。各ブロックＢＬＫは、ロウ及びカラムに対応付けられたメモリセル（以下では、メモリセルトランジスタとも表記される）を含む。
ロウデコーダ１９は、ロウアドレスＲＡをデコードする。ロウデコーダ１９は、デコード結果に基づいて、ブロックＢＬＫ及びワード線などの活性化又は非活性化（選択又は非選択）を制御する。ロウデコーダ１９は、ライト動作、リード動作、及びイレーズ動作のための電圧を、メモリセルアレイ１８（ブロックＢＬＫ）に印加する。
センスアンプ（センスアンプモジュール）２０は、リード動作時に、メモリセルアレイ１８から出力された信号をセンスする。センスされた信号に基づいて、データが判別される。このデータが、リードデータとして用いられる。センスアンプ２０は、リードデータをデータレジスタ２１に送る。センスアンプ２０は、ライト動作時に、ライトデータに基づいて、メモリセルアレイ１８のビット線ＢＬの電位を制御する。
例えば、センスアンプ２０は、複数のセンスアンプ回路２００を含む。１つのセンスアンプ回路２００は、対応する１又は複数のビット線に接続されている。各センスアンプ回路２００は、１つ以上のラッチ回路２０１を含む。ラッチ回路２０１は、リード動作時に、メモリセルアレイ１８内のＮＡＮＤストリングＮＳから出力されたメモリセルの閾値電圧に応じた信号を、一時的に記憶する。
データレジスタ２１は、ライトデータ及びリードデータを記憶する。ライト動作において、データレジスタ２１は、入出力回路１０から受けたライトデータＤＡＴを、ライトデータＷＤとして、センスアンプ２０に送る。リード動作において、データレジスタ２１は、センスアンプ２０から受けたリードデータＲＤを、リードデータＤＡＴとして、入出力回路１０に送る。
カラムデコーダ２２は、カラムアドレスＣＡをデコードする。カラムデコーダ２２は、デコード結果に応じて、センスアンプ２０及びデータレジスタ２１を制御する。
図３は、本実施形態のフラッシュメモリにおける、メモリセルアレイの構成の一例を示す模式的な回路図である。
図３に示されるように、メモリセルアレイ１８において、１つのブロックＢＬＫは、例えば、４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば、複数（例えば、ｍ個）のメモリセルＭＣ、及び、２つのセレクトトランジスタＳＴ１，ＳＴ２を含んでいる。ＮＡＮＤストリングＮＳ内のセレクトトランジスタＳＴ１，ＳＴ２の個数は、任意であり、セレクトトランジスタＳＴ１，ＳＴ２のそれぞれは、１つ以上あればよい。ｍは、１以上の整数である。
メモリセルＭＣは、制御ゲートと電荷蓄積層とを有する。これによって、メモリセルＭＣは、データを不揮発に記憶する。メモリセルＭＣは、電荷蓄積層に絶縁層（例えば、窒化シリコン膜）を用いたチャージトラップ型であってもよいし、電荷蓄積層に導電層（例えば、シリコン膜）を用いたフローティングゲート型であってもよい。
複数のメモリセルＭＣは、セレクトトランジスタＳＴ１のソースとセレクトトランジスタＳＴ２のドレインとの間に直列接続されている。複数のメモリセルＭＣの電流経路は、２つのセレクトトランジスタＳＴ１，ＳＴ２間で直列に接続される。ＮＡＮＤストリングＮＳ内における最もドレイン側（すなわち、セレクトトランジスタＳＴ１側）のメモリセルＭＣの電流経路の端子（例えば、ドレイン）は、セレクトトランジスタＳＴ１のソースに接続される。ＮＡＮＤストリングＮＳ内における最もソース側（すなわち、セレクトトランジスタＳＴ２側）のメモリセルＭＣの電流経路の端子（例えば、ソース）は、セレクトトランジスタＳＴ２のドレインに接続されている。
各ストリングユニットＳＵ０～ＳＵ３において、セレクトトランジスタＳＴ１のゲートは、ドレイン側セレクトゲート線ＳＧＤ０～ＳＧＤ３のうち対応する１つに接続される。各ストリングユニットＳＵ０～ＳＵ３において、複数のセレクトトランジスタＳＴ２のゲートは、１つのソース側セレクトゲート線ＳＧＳに共通に接続される。尚、各ストリングユニットＳＵ０～ＳＵ３に対して、互いに独立の１つのセレクトゲート線ＳＧＳが接続されてもよい。
ブロックＢＬＫ内の各メモリセルＭＣの制御ゲートは、複数のワード線ＷＬ０～ＷＬ（ｍ－１）のうち対応する１つに接続される。
ストリングユニットＳＵ内の各ＮＡＮＤストリングＮＳのセレクトトランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ０～ＢＬ（ｎ－１）に接続される。ｎは、１以上の整数である。各ビット線ＢＬは、複数のブロックＢＬＫに亘って各ストリングユニットＳＵ内の１つのＮＡＮＤストリングＮＳに共通に接続される。
複数のセレクトトランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。例えば、ブロックＢＬＫ内の複数のストリングユニットＳＵは、共通のソース線ＳＬに接続されている。
ストリングユニットＳＵは、複数のビット線ＢＬに接続され、且つ、同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳの集合体である。ブロックＢＬＫは、複数のワード線ＷＬに共通に接続される複数のストリングユニットＳＵの集合体である。メモリセルアレイ１８は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。
データのライト及びリードは、複数のストリングユニットＳＵのうち選択された１つにおける、いずれか１つのワード線ＷＬに接続された複数のメモリセルＭＣに対して、一括に実行される。以下において、データのライト及びリード時において、一括して選択される複数のメモリセルＭＣを含む群は、メモリセルグループとよばれる。１つのメモリセルグループに含まれる複数のメモリセルＭＣのそれぞれに書き込まれる、又は、１つのメモリセルグループに含まれる複数のメモリセルＭＣのそれぞれから読み出される１ビットのデータの集まりは、ページとよばれる。１つのメモリセルグループに対して、１つ以上のページが割り付けられる。
データのイレーズは、ブロックＢＬＫ単位で実行される。但し、データのイレーズは、ブロックＢＬＫよりも小さい単位で実行されてもよい。
尚、フラッシュメモリ１は、プレーンＰＬＮとよばれる制御単位を含む場合がある。１つのプレーンＰＬＮは、例えば、メモリセルアレイ１８、ロウデコーダ１９、センスアンプ２０、データレジスタ２１、カラムデコーダ２２などを含む。図２のフラッシュメモリ１の例において、１つのプレーンＰＬＮのみが示されている。フラッシュメモリ１は、２以上のプレーンＰＬＮを含んでもよい。フラッシュメモリ１が複数のプレーンＰＬＮを有する場合、各プレーンＰＬＮは、シーケンサ１５の制御によって、異なるタイミングで、異なる動作を実行できる。
図４は、本実施形態のフラッシュメモリのメモリセルアレイ１８の断面構造の一例を示す断面図である。
図４に示されるように、メモリセルアレイ１８は、層間絶縁膜（図示せず）を介してＺ方向における半導体基板ＳＵＢの上方に設けられている。メモリセルアレイ１８は、例えば、複数の導電層４１～４５、及び、複数のメモリピラーＭＰを含む。
導電層４１は、Ｚ方向における半導体基板ＳＵＢの上方に設けられる。例えば、導電層４１は、半導体基板ＳＵＢの表面に平行なＸＹ平面に沿って広がった板状の形状を有する。導電層４１は、メモリセルアレイ１８のソース線ＳＬとして使用される。導電層４１は、例えば、シリコン（Ｓｉ）を含んでいる。
Ｚ方向における導電層４１の上方に、絶縁層（図示せず）を介して、導電層４２が設けられる。例えば、導電層４２は、ＸＹ平面に沿って広がった板状の形状を有する。導電層４２は、セレクトゲート線ＳＧＳとして使用される。導電層４２は、例えばシリコン（Ｓｉ）を含んでいる。
導電層４２の上方において、絶縁層（図示せず）と導電層４３とがＺ方向に交互に積層される。例えば、複数の導電層４３の各々は、ＸＹ平面に沿って広がった板状の形状を有する。積層された複数の導電層４３は、半導体基板ＳＵＢ側から順に、それぞれワード線ＷＬ０～ＷＬｍ－１として使用される。導電層４３は、例えば、タングステン（Ｗ）を含んでいる。
積層された複数の導電層４３のうち最上層の導電層４３の上方に、絶縁層（図示せず）を介して、導電層４４が設けられる。導電層４４は、例えば、ＸＹ平面に沿って広がった板状の形状を有する。導電層４４は、セレクトゲート線ＳＧＤとして使用される。導電層４４は、例えば、タングステン（Ｗ）を含んでいる。
Ｚ方向における導電層４４の上方に、絶縁層（図示せず）を介して導電層４５が設けられる。例えば、導電層４５は、Ｙ方向に沿って延在するライン状の形状を有する。導電層４５は、ビット線ＢＬとして使用される。上述のように、ビット線ＢＬとしての複数の導電層４５は、Ｘ方向に沿って配列されている。導電層４５は、例えば、銅（Ｃｕ）を含んでいる。
メモリピラーＭＰは、Ｚ方向に沿って延在する柱状の構造を有する。メモリピラーＭＰは、例えば、導電層４２～４４を貫通している。メモリピラーＭＰの上端は、例えば、導電層４４が設けられた領域（Ｚ方向における位置／高さ）と導電層４５が設けられた領域（Ｚ方向における位置／高さ）との間に設けられている。メモリピラーＭＰの下端は、例えば、導電層４１が設けられた領域内に設けられている。
メモリピラーＭＰは、例えば、コア層５０、半導体層５１、及び積層膜５２を含んでいる。
コア層５０は、Ｚ方向に沿って延在した柱状の構造を有する。コア層５０の上端は、例えば、導電層４４が設けられた領域（位置／高さ）よりも上方の領域内に設けられている。コア層５０の下端は、例えば、導電層４１が設けられた領域内に設けられている。コア層５０は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。
半導体層５１は、コア層５０を覆う。半導体層５１は、例えば、メモリピラーＭＰの側面（ＸＹ平面にほぼ垂直な面）において、導電層４１と直接接触している。半導体層５１は、例えば、シリコン（Ｓｉ）を含む。
積層膜５２は、導電層４１と半導体層５１とが接触している部分を除いて、半導体層５１の側面及び底面を覆っている。積層膜５２は、トンネル絶縁層、電荷蓄積層及びブロック絶縁層を含む。電荷蓄積層は、トンネル絶縁層とブロック絶縁層との間に設けられている。トンネル絶縁層は、電荷蓄積層と半導体層５１との間に設けられている。ブロック絶縁層は、電荷蓄積層と複数の導電層４３の間、電荷蓄積層と導電層４２との間、及び、電荷蓄積層と導電層４４との間に設けられている。
フラッシュメモリ１において、複数のメモリセルＭＣの特性は、メモリセルアレイ１８内におけるＺ方向の位置、メモリセルアレイ１８におけるＸ－Ｙ平面内の位置、積層膜５２（トンネル絶縁層、電荷蓄積層及びブロック絶縁層）の膜厚、メモリセルＭＣの寸法などに応じて、メモリセルアレイ１８内でばらつく。
＜データとメモリセルの閾値電圧との関係＞
図５は、フラッシュメモリにおけるデータとメモリセルの閾値電圧の分布との関係を示す図である。
図５において、メモリセルの閾値電圧の分布及びリード電圧の関係が、示されている。図５では、縦軸はメモリセルの個数に対応し、横軸はメモリセルの閾値電圧Ｖthに対応している。
換言すると、図５は、１つのメモリセルが記憶するデータに対応する複数の閾値電圧の分布を表している。以下において、ライト方式の一例として、１つのメモリセルＭＣに１ビットデータを記憶させるＳＬＣ（Single Level Cell）方式と、１つのメモリセルＭＣに２ビットデータを記憶させるＭＬＣ（Multi Level Cell）方式とについて、それぞれ説明する。
図５の（Ａ）のように、ＳＬＣ方式の場合、２つの閾値電圧が、メモリセルＭＣに対して設定される。この２つの閾値電圧は、電圧値の低い側から順に“ＥＲ”レベル（または“ＥＲ”ステート）、“Ａ”レベル（または“Ａ”ステート）とよばれる。ＳＬＣ方式において、例えば、“１”データが“ＥＲ”レベルに割り当てられ、“０”データが“Ａ”レベルに割り当てられる。
図５の（Ｂ）のように、ＭＬＣ方式の場合、４つの閾値電圧が、メモリセルＭＣに対して設定される。この４つの閾値電圧は、電圧値の低い側から順に“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル（又は“Ｂ”ステート）、“Ｃ”レベル（または“Ｃ”ステート）とよばれる。ＭＬＣ方式において、例えば“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルにそれぞれ“１１（Lower／Upper）”データ、“０１”データ、“００”データ、及び“１０”データが割り当てられる。
上述のように、複数のメモリセルの特性は、メモリセルアレイ内でばらつく。それゆえ、各レベルに割り当てられたメモリセルの閾値電圧は、或る分布（閾値電圧分布）を有する。
図５の（Ａ），（Ｂ）の閾値電圧分布において、隣り合う閾値値電圧分布の間にそれぞれリード電圧（リードレベル）が設定される。
例えば、リード電圧ＡＲは、“ＥＲ”レベルの分布における最大の閾値電圧と“Ａ”レベルの分布における最小の閾値電圧との間に設定されている。リード電圧ＡＲは、メモリセルＭＣの閾値電圧が“ＥＲ”レベルの閾値電圧分布に含まれるのか“Ａ”レベル以上の閾値電圧分布に含まれるのかを判定する動作に使用される。メモリセルＭＣにリード電圧ＡＲが印加されると、“ＥＲ”レベルに対応するメモリセルはオン状態になり、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルに対応するメモリセルはオフ状態になる。
リード電圧ＢＲは、“Ａ”レベルの閾値電圧分布と“Ｂ”レベルの閾値電圧分布との間に設定され、リード電圧ＣＲは、“Ｂ”レベルの閾値電圧分布と“Ｃ”レベルの閾値電圧分布との間に設定される。メモリセルＭＣにリード電圧ＢＲが印加されると、“ＥＲ”及び“Ａ”レベルに対応するメモリセルがオン状態になり、“Ｂ”レベル及び“Ｃ”レベルに対応するメモリセルがオフ状態になる。メモリセルＭＣにリード電圧ＣＲが印加されると、“ＥＲ”レベル、“Ａ”レベル、及び“Ｂ”レベルに対応するメモリセルがオン状態になり、“Ｃ”レベルに対応するメモリセルがオフ状態になる。
リード動作時に非選択ワード線に印加される電圧として、リードパス電圧（非選択電圧）ＶＲＥＡＤが、設定される。リードパス電圧ＶＲＥＡＤの電圧値は、最も高い閾値電圧分布における最大の閾値電圧よりも高い。リードパス電圧ＶＲＥＡＤがゲートに印加されたメモリセルＭＣは、記憶しているデータに依らずにオン状態になる。
尚、以上で説明した１つのメモリセルＭＣに記憶するデータのビット数と、メモリセルＭＣの閾値電圧に対するデータの割り当てとは、一例である。例えば、３ビット以上のデータが１つのメモリセルＭＣに記憶されてもよい。上記と異なるデータが、各閾値電圧に対して割り当てられてもよい。
各リード電圧及びリードパス電圧ＶＲＥＡＤは、各方式で同じ電圧値に設定されてもよいし、異なる電圧値に設定されてもよい。
このように、或る電圧値の電圧がメモリセルに印加されることによって、メモリセルのオン又はオフが、検出される。この結果として、メモリセルの閾値電圧が、判定される。
図２乃至図４は、一例であって、本実施形態における、フラッシュメモリのメモリセルアレイの回路構成は、図２乃至図４の例に限定されない。
（ａ－２）コントローラの構成例
図１に示されるように、コントローラ７は、ホストインターフェイス回路７０、プロセッサ（ＣＰＵ）７１、ＲＯＭ７２、バッファメモリ７３、ＲＡＭ７４、ＥＣＣ回路７５、及びメモリインターフェイス回路７９などを含む。
尚、コントローラ７の後述の各機能は、ファームウェアによって実現されてもよいし、ハードウェアによって実現されてもよい。
コントローラ７は、例えば、ＳｏＣ（System on a chip）によって構成されてもよい。
プロセッサ７１は、コントローラ７全体の動作を制御する。
例えば、プロセッサ７１は、ホストデバイス９からの要求（ホストコマンド）に応答してコントローラコマンドを発行する。プロセッサ７１は、発行したコントローラコマンドをメモリインターフェイス回路７９に送る。
プロセッサ７１は、ウェアレベリング、ガベージコレクション、及びリフレッシュ等、フラッシュメモリ１を管理するための様々な内部処理の実行を制御できる。プロセッサ７１は、これらの制御においても、コントローラコマンドを発行してメモリインターフェイス回路７９に送る。プロセッサ７１の判断基準に基づいて、コントローラ７が、内部処理を実行する際に、フラッシュメモリ１に、例えばイレーズ動作を命令できる。
例えば、本実施形態において、プロセッサ７１は、固有情報生成回路７１０を含む。固有情報生成回路７１０は、本実施形態のメモリシステムＳＹＳ（フラッシュメモリ１）における、後述の固有情報を生成するための各種の処理を実行する。尚、固有情報生成回路７１０の機能は、プロセッサ７１の機能として、ソフトウェア又はファームウェアとして実現されてもよい。固有情報生成回路７１０は、プロセッサ７１０とは別途のハードウェアとして、コントローラ７内に設けられてもよい。固有情報生成回路７１０は、フラッシュメモリ１内に設けられてもよい。
ＲＯＭ７２は、メモリシステムＳＹＳの制御プログラム（ファームウェア）及び複数の設定情報などを記憶する。
バッファメモリ７３は、メモリシステムＳＹＳとホストデバイス９との間のデータの転送時に、ホストデバイス９からのデータ、及び、フラッシュメモリ１からのデータを一時的に記憶する。また、バッファメモリ７３は、コントローラ７内で生成されるデータを、一時的に記憶する。例えば、バッファメモリ７３は、ＳＤＲＡＭ（Synchronous Dynamic random access memory）又はＳＲＡＭ（Static random access memory）である。バッファメモリ７３は、コントローラ７の外部に設けられてもよい。
ＲＡＭ７４は、プロセッサ７１の作業領域として使用される記憶領域である。ＲＡＭ７４は、例えば、ＳＲＡＭ又はＳＤＲＡＭである。ＲＡＭ７４は、コントローラ７の外部に設けられてもよい。
例えば、フラッシュメモリ１を管理するためのパラメータ、各種の管理テーブル等が、フラッシュメモリ１からＲＡＭ７４内にロードされる。ＲＡＭ７４は、例えば、アドレス変換テーブルを記憶する。アドレス変換テーブルは、ホストデバイス９が指定するデータの格納位置である論理アドレスと、実際にフラッシュメモリ１に書き込まれるデータの格納位置である物理アドレスとの対応関係を表したテーブルである。アドレス変換テーブルは、例えば、フラッシュメモリ１内に格納される。アドレス変換テーブルは、例えば、メモリシステムＳＹＳの起動時や必要に応じて、フラッシュメモリ１から読み出されて、ＲＡＭ７４にロードされる。
論理アドレスは、ホストデバイス９から指定されるアドレスを元に得られる、データの論理的な格納位置である。物理アドレスはフラッシュメモリ１内の、データの物理的な格納位置である。アドレス変換テーブルは、論理アドレスを入力として、物理アドレスを出力する。
ＥＣＣ回路７５は、リードデータにおけるエラー検出及びエラー訂正を行う。以下では、ＥＣＣ回路７５によって実行されるエラー検出及びエラー訂正は、ＥＣＣ処理とよばれる。データのライト時に、ＥＣＣ回路７５は、ホストデバイス９からのデータに基づいてパリティや訂正符号を生成する。このデータとパリティや訂正符号とが、フラッシュメモリ１に書き込まれる。データのリード時に、ＥＣＣ回路７５は、読み出されたデータとパリティや訂正符号に基づきシンドロームを生成し、読み出されたデータ内のエラーの有無を判断する。エラーがデータ内に含まれる場合、ＥＣＣ回路７５は、データ内におけるエラーの位置を特定し、エラーを訂正する。
ホストインターフェイス回路７０は、ホストデバイス９に、無線通信又は有線通信を介して接続される。ホストインターフェイス回路７０は、メモリシステムＳＹＳとホストデバイス９との間の通信を行う。例えば、ホストインターフェイス回路７０は、メモリシステムＳＹＳとホストデバイス９との間で、データ、ホストコマンド、及びレスポンスの転送を制御する。ホストインターフェイス回路７０は、例えば、ＳＡＴＡ（Serial Advanced Technology Attachment）、ＳＡＳ（Serial Attached SCSI）、ＰＣＩｅ（PCI Express）（登録商標）、又はＳＤＴＭ（登録商標）等の通信インターフェイス規格をサポートする。ホストデバイス９は、例えば、ＳＡＴＡ、ＳＡＳ、ＰＣＩｅ等のインターフェイスに準拠するコンピュータ等である。
メモリインターフェイス回路７９は、対応するフラッシュメモリ１に接続される。１つのメモリインターフェイス回路７９に、複数のフラッシュメモリ１が接続されていてもよい。メモリインターフェイス回路７９は、コントローラ７とフラッシュメモリ１との間の通信を行う。メモリインターフェイス回路７９は、ＮＡＮＤインターフェイス規格に基づいて構成されている。複数のフラッシュメモリ１は、自身が接続されているメモリインターフェイス回路７９によって、並列に制御され得る。
コントローラ７及びフラッシュメモリ１を含むメモリシステムＳＹＭは、ＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）、ＵＦＳ（Universal Flash Storage）等である。
（ａ－３）ホストデバイスの構成例
図１に示されるように、ホストデバイス９は、ＳＡＴＡ、ＳＡＳ、ＰＣＩｅ、又はＳＤカードなどのインターフェイスを介して、メモリシステムＳＹＳに接続される。
ホストデバイス９とメモリシステムＳＹＳとの間で、データの転送などの各種の処理が実行される。
ホストデバイス９は、プロセッサ９０、ＲＡＭ（メモリ領域）９１、ＲＯＭ９２、固有情報処理回路９３、及び認証処理回路９４などを含む。
プロセッサ９０は、コントローラ７全体の動作を制御する。
プロセッサ９０は、各種のプログラム（例えば、アクセスプログラムＡＰ）を実行することによって、ホストデバイス９の各種の処理を、実行する。プロセッサ９０は、メモリシステムＳＹＳに対してデータのライト、リード、及びイレーズなどを命令する場合に、ホストコマンドをメモリシステムＳＹＳに送る。
ＲＡＭ９１は、プロセッサ９０の作業領域として使用される記憶領域である。ＲＡＭ９１は、例えば、ＳＲＡＭ又はＳＤＲＡＭである。
ＲＯＭ９２は、ホストデバイス９の制御プログラム（ファームウェア）及び複数の設定情報などを記憶する。
ホストデバイス９は、ＲＡＭ９１内又はＲＯＭ９２内に、アクセスプログラムＡＰを記憶する。アクセスプログラムＡＰは、プロセッサ９０上で実行される。アクセスプログラムＡＰは、フラッシュメモリ内の特定のデータ（例えば、コンテンツデータ）に対して、各種の処理を実行する。
ホストデバイス９は、アクセスプログラムＡＰによって、メモリシステムＳＹＳにアクセスできる。ホストデバイス９は、或るデータを、メモリシステムＳＹＳ内のフラッシュメモリ１に書き込むことを要求できる。ホストデバイス９は、或るデータを、メモリシステムＳＹＳのフラッシュメモリ１から読み出すことを要求できる。ホストデバイス９は、フラッシュメモリ内の或るデータをイレーズすることを要求できる
ホストデバイス９は、アクセスプログラムＡＰによってフラッシュメモリ１に対するデータのライト、リード、又はイレーズを行う際に、各種の情報を用いた認証処理を実行する場合がある。
認証が成功した場合、ホストデバイス９からのフラッシュメモリ１へのアクセス（データのライト、リード、又はイレーズ）は、許可される。認証が成功しない場合、ホストデバイス９からのフラッシュメモリ１へのアクセスは、禁止される。
本実施形態において、ホストデバイス９は、固有情報処理回路９３を用いて、ホストデバイス９とメモリシステムＳＹＳ（フラッシュメモリ１）との間の認証処理のために、メモリシステムＳＹＳの固有情報を用いた処理を実行する。固有情報は、ホストデバイス９がメモリシステムＳＹＳを特定するための情報である。
本実施形態において、ホストデバイス９は、認証処理回路９４を用いて、生成された固有情報を用いて、認証処理を行う。認証処理は、ホストデバイス９が、接続されたメモリシステムＳＹＳを認証する処理である。
固有情報処理回路９３は、メモリシステムＳＹＳの固有情報を用いた各種の処理を実行する。固有情報処理回路９３は、フラッシュメモリ１の或る領域を用いて、メモリシステムＳＹＳ（又はフラッシュメモリ１）の固有情報ＩＮＦＳ１を生成する。
固有情報処理回路９３は、固有情報ＩＮＦＳ１を生成するための各種の動作を制御できる。例えば、生成された固有情報ＩＮＦＳ１は、フラッシュメモリ１内の特定の領域（例えばブロックＢＬＫ）内に記憶される。
認証処理回路９４は、ホストデバイス９とメモリシステムＳＹＳとの間の認証処理を、実行する。認証処理回路９４は、フラッシュメモリ１の固有情報ＩＮＦＳ１を用いて、認証情報（例えば、認証鍵）を生成できる。
尚、固有情報処理回路９３及び認証処理回路９４の機能は、プロセッサ７１の機能として、ソフトウェア又はファームウェアにより実現されてもよい。
また、固有情報処理回路９３及び認証処理回路９４は、メモリシステムＳＹＳ内のコントローラ７内に設けられてもよい。この場合において、ホストデバイス９が、コントローラ７内の固有情報処理回路９３及び認証処理回路９４に対して、固有情報ＩＮＦＳ１の生成及び固有情報の認証を命令する。
（ｂ）動作例
図６乃至図１２を参照して、本実施形態のメモリシステムの複数の動作例について、説明する。
＜固有情報の生成＞
まず、図６乃至図１０を参照して、本実施形態のメモリシステムにおける、フラッシュメモリ（メモリシステム）の固有情報を生成するための各種の処理及び動作について、説明する。以下では、各種の処理は、固有情報生成処理ともよばれる。
フラッシュメモリ１において、或る電圧値のプログラム電圧が或るワード線に印加されることで、そのワード線ＷＬに接続された複数のメモリセルの閾値電圧が、上昇する。
複数のメモリセルＭＣが同じワード線ＷＬに接続されていたとしても、各メモリセルＭＣの特性のばらつきに起因して、メモリセルが取り得る閾値電圧の値は、複数のメモリセル間で、ばらつく。
各ワード線ＷＬの複数のメモリセルＭＣの特性のばらつきは、ワード線毎に実質的に変化しない。それゆえ、あるワード線に接続された複数のメモリセルに関して、複数のビットを含むデータにおいてエラーが生じるビット（桁）とメモリセルの位置（カラムアドレス、セル番号）との関係は、実質的に変動しない。
本実施形態では、フラッシュメモリ１のメモリセルＭＣのこのような特性／傾向を利用して、メモリシステムＳＹＳ内のフラッシュメモリ１の固有情報が、生成される。
固有情報を生成するための領域（以下では、固有情報生成エリアとよばれる）が、フラッシュメモリ１内に、設定される。
図６は、本実施形態のメモリシステムにおける、固有情報生成エリアの構成例を説明するための模式図である。図６では、ホストデバイス９の一例として、固有情報を生成する処理を実行するホストデバイス９Ａを例示する。
ホストデバイス９Ａは、固有情報処理回路９３Ａを備える。メモリシステムＳＹＳに備えられるフラッシュメモリ１は、固有情報生成ブロックＢＬＫａ、保護ブロックＢＬＫｂ、及び複数のユーザーブロックＢＬＫｃを含む。
例えば、フラッシュメモリ１のメモリセルアレイ１８に含まれる複数のブロックＢＬＫのうち、或るブロックＢＬＫａが、固有情報生成エリア（以下では、固有情報生成ブロックともよばれる）として、設定される。
図７は、固有情報生成ブロックの構成例を示す模式図である。
図７に示されるように、固有情報生成ブロックＢＬＫａは、複数（例えば、４つ）のストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３を有する。各ストリングユニットＳＵは、複数のワード線ＷＬ０～ＷＬ（ｍ－１）を含む。
例えば、固有情報生成ブロックＢＬＫａにおける、或るストリングユニットＳＵｓ（ここでは、ストリングユニットＳＵ０）の或るワード線ＷＬｓ（ここでは、ワード線ＷＬ０～ＷＬｍ－１の何れか）に接続される複数のメモリセルＭＣを用いて、フラッシュメモリ１の固有情報ＩＮＦＳが、生成される。生成された固有情報ＩＮＦＳは、ホストデバイス９Ａに提供される。但し、認証に用いられる固有情報ＩＮＦＳのビット数（データ長）に応じて、複数のストリングユニット及び複数のワード線が、選択アドレスとして用いられてもよい。
固有情報ＩＮＦＳを生成するために用いられるアドレスに関する情報は、例えば、メモリシステムＳＹＳの仕様又は規格として設定されている。固有情報ＩＮＦＳの生成に用いられたアドレスに関する情報が、メモリシステムＳＹＳのユーザーのアクセスが制限されたエリア内に、履歴情報として記憶されてもよい。
生成された固有情報ＩＮＦＳは、ホストデバイス９Ａによって、フラッシュメモリ１内の保護エリア（以下では、保護ブロックともよばれる）ＢＬＫｂ内に格納される。保護ブロックＢＬＫｂは、ユーザーのアクセスが制限されたエリアである。
メモリセルアレイ１８内に、固有情報生成ブロックＢＬＫａ及び保護ブロックＢＬＫｂ以外の複数のブロック（以下では、ユーザーブロックとよばれる）ＢＬＫｃが設けられている。
複数のユーザーブロックＢＬＫｃは、或るデータ（ユーザーデータ又は通常データとよばれる）を記憶する。ユーザーブロックＢＬＫｃに対して、周知の技術を用いて、データのライト、リード、及びイレーズが、実行される。本実施形態において、ユーザーブロックＢＬＫｃに対するデータのライト、リード、及びイレーズに関する説明は、省略される。
例えば、コンテンツデータは、ユーザーブロックＢＬＫｃ内に記憶されてもよい。
図６に示すホストデバイス９Ａに備えられる固有情報処理回路９３Ａは、メモリシステムＳＹＳの固有情報ＩＮＦＳを生成するための各種の処理を実行する。
固有情報処理回路９３Ａは、固有情報ＩＮＦＳの生成時において、固有情報生成ブロックＢＬＫａ内の或るストリングユニットＳＵｓの１つ以上のワード線ＷＬｓ（以下では、選択ワード線とよばれる）に対する各種の処理及び動作を、制御できる。
例えば、固有情報処理回路９３Ａは、プロセッサ９０を介して、固有情報生成処理をフラッシュメモリ１に対して指示できる。
コントローラ７内において、プロセッサ７１（又は固有情報生成回路７１０）は、ホストデバイス９Ａ（固有情報処理回路９３Ａ）からの指示に基づいて、固有情報生成処理のための各種の処理／動作を、フラッシュメモリ１に命令できる。
ホストデバイス９Ａが、保護対象となるデータ（例えば、秘密情報、コンテンツデータなど）を、メモリシステムＳＹＳに書き込む際に、固有情報ＩＮＦＳの生成が実行される。
ホストデバイス９Ａに備えられる固有情報処理回路９３Ａは、固有情報ＩＮＦＳの生成時において、以下の処理を実行する。
（動作例）
図８は、本実施形態のメモリシステムにおける固有情報生成処理のフローチャートである。
＜Ｓ００＞
図８に示されるように、ホストデバイス９Ａにおいて、固有情報処理回路９３Ａは、所定のタイミングで、メモリシステムＳＹＳに対して固有情報の生成を指示する。ホストデバイス９Ａは、固有情報を生成するためのホストコマンドを、メモリシステムＳＹＳに送る。
固有情報の生成は、メモリシステムＳＹＳの仕様に応じて、メモリシステムＳＹＳの出荷前、メモリシステムＳＹＳの使用の開始時、及びメモリシステムＳＹＳに対する電源の投入時、又はユーザーからの要求、などのいずれかに、実行されてもよい。
＜Ｓ０＞
メモリシステムＳＹＳは、ホストデバイス９Ａから固有情報の生成の指示（ホストコマンド）を受ける。
コントローラ７は、固有情報を生成するための各種の指示（コントローラコマンド）を、フラッシュメモリ１に送る。
フラッシュメモリ１は、コントローラ７からの指示を、受ける。
フラッシュメモリ１は、コントローラ７からの指示に応じて、固有情報生成処理を開始する。
＜Ｓ１＞
フラッシュメモリ１内において、シーケンサ１５は、固有情報生成ブロックＢＬＫの第１のアドレス（例えば、ストリングユニットＳＵ０のワード線ＷＬ０）の複数のメモリセルに対して、プログラム動作を実行する。
本実施形態において、固有情報生成するためのプログラム動作は、特定のデータ（例えば、ユーザーデータ）を書き込むための動作と異なる。
本実施形態において、固有情報生成時のプログラム動作は、特定のデータを書き込むことなしに、或る電圧値のプログラム電圧の印加によって、メモリセルの閾値電圧をシフトさせる動作である。以下では、固有情報生成時のプログラム動作は、ラフプログラムとよばれる。
図９は、本実施形態における、固有情報の生成時のラフプログラムを説明するための模式図である。
例えば、ラフプログラムは、固有情報生成ブロックＢＬＫａ内の全てのメモリセルＭＣに対して、実行される。固有情報生成ブロックＢＬＫａ内の全てのメモリセルＭＣに対してラフプログラムが実行されるように、プログラム電圧Ｖｐｇｍｘが、複数のワード線ＷＬに対して順次又は一括に印加される。また、ラフプログラムは、固有情報生成ブロックＢＬＫａ内の１のワード線ＷＬに対して印加されてもよい。このとき、プログラム電圧Ｖｐｇｍｘは、１のワード線ＷＬに対して印加されればよい。
図９に示されるように、ラフプログラムの実行によって、プログラム電圧Ｖｐｇｍｘが、選択ストリングユニットＳＵｓの１つ以上の選択ワード線ＷＬｓに印加される。
選択ワード線ＷＬｓに接続された複数のメモリセルＭＣの閾値電圧は、プログラム電圧Ｖｐｇｍｘに対応する或る電圧値を中央値Ｖｘとした範囲内に分布する。このように、ラフプログラム（プログラム電圧Ｖｐｇｍｘ）に関して、選択ワード線ＷＬｓに接続される複数のメモリセルＭＣの分布９９９が、形成される。
ラフプログラムにおいて、プログラム電圧Ｖｐｇｍｘの印加に対するメモリセルの閾値電圧の電圧値の検証（ベリファイ動作、プログラムベリファイ）は、実行されない。
ラフプログラムは、プログラム電圧Ｖｐｇｍｘの印加の後、終了する。
尚、ラフプログラムの前に、イレーズ動作が実行されてもよい。
図９の詳細は後述する。
＜Ｓ２＞
図８に示すように、シーケンサ１５は、ラフプログラムの実行の後、ある１つの選択ワード線に接続された複数のメモリセルに対して、閾値電圧の判定動作（リード動作）を実行する。
シーケンサ１５は、このリード動作において、複数のメモリセルＭＣの閾値電圧の値が、或る電圧範囲内であるか否か判定する。例えば、シーケンサ１５は、２つの判定レベルＶＬ及び判定レベルＶＨを用いて、リード動作を実行する。
判定レベルＶＬの電圧値は、判定レベルＶＨの電圧値より低い。例えば、判定レベルＶＬ，ＶＨの電圧値は、実験又はシミュレーションにより得られる。判定レベルＶＬ，ＶＨは、ラフプログラムによって形成される閾値電圧分布９９９に基づいて、適宜設定される。
例えば、図９に示すように、判定レベルＶＬの電圧値は、ラフプログラムによって形成される閾値電圧分布９９９の中央値Ｖｘの電圧値より低い。判定レベルＶＨの電圧値は、中央値Ｖｘの電圧値より低い。判定レベルＶＬの電圧値は、閾値電圧分布９９９の最小値よりも高い。判定レベルＶＨの電圧値は、閾値電圧分布９９９の最大値よりも低い。
尚、複数のメモリセルの閾値電圧の分布の中央値（電圧値）Ｖｘが判定レベルＶＬと判定レベルＶＨとの中間の値となるように、プログラム電圧Ｖｐｇｍｘの値が、設定されてもよい。例えば、ラフプログラムのプログラム電圧Ｖｐｇｍｘの値は、実験又はシミュレーションによって、判定レベルＶＬと判定レベルＶＨとに応じて設定されてもよい。
判定レベルＶＬを用いた読み出し時、判定レベルＶＬ以下の閾値電圧を有するメモリセル（例えば、図９の領域Ｑａ内のメモリセル）ＭＣはオンし、判定レベルＶＬより高い閾値電圧を有するメモリセルはオフする。
判定レベルＶＨを用いた読み出し時、判定レベルＶＨ以下の閾値電圧を有するメモリセルはオンし、判定レベルＶＨより高い閾値電圧を有するメモリセル（例えば、図９の領域Ｑｂ内のメモリセル）ＭＣはオフする。
判定レベルＶＬの印加時にオフし、判定レベルＶＨの印加時にオンするメモリセルは、判定レベルＶＬより高く、判定レベルＶＨ以下の範囲Ｑｃ内の閾値電圧を有する。
すなわち、判定レベルＶＬ，ＶＨの両方でオンするメモリセル、及び、判定レベルＶＨ，ＶＬの両方でオフするメモリセルは、範囲Ｑｃ外の領域Ｑａ及び領域Ｑｂ内に含まれる閾値電圧を有する。
以下において、判定レベルＶＬ以下の閾値電圧（電圧値）及び判定レベルＶＨより高い閾値電圧（電圧値）は、外れ値とよばれる。以下において、外れ値の閾値電圧を有するメモリセル（領域Ｑａ，Ｑｂ内のメモリセル）ＭＣは、外れ値セルとよばれる。
このように、判定レベルＶＬ，ＶＨのオン又はオフの検出結果に基づいて、範囲Ｑｃ内の閾値電圧を有するメモリセル及び範囲外の閾値電圧を有するメモリセル（外れ値セル）が、判別される。
例えば、メモリセルのオン又はオフは、ユーザーデータの読み出しと実質的に同じように、センスアンプ２０がビット線における電流の発生（又はビット線の電位の変動）を検知することによって、判定される。
図１０は、判定レベルＶＬ，ＶＨを用いたリード動作時の処理を模式的に示す図である。
判定レベルＶＬ，ＶＨを用いたメモリセルの閾値電圧の判定結果は、センスアンプ２０の各センスアンプ回路２００のラッチ回路２０１内に、一時的に記憶される。
例えば、ラッチ回路２０１に接続されているメモリセルが、判定レベルＶＬでオンしたメモリセルである場合、そのラッチ回路２０１内に、“０”が格納される。ラッチ回路２０１に接続されているメモリセルが、判定レベルＶＬでオフしたメモリセルである場合、そのラッチ回路２０１内に、“１”が格納される。
図１０の例において、アドレス＜０＞（ビット線ＢＬ０）、アドレス＜８＞（ビット線ＢＬ８）、アドレス＜９＞（ビット線ＢＬ９）、及びアドレス＜ｎ－４＞（ビット線ＢＬｎ－４）のメモリセルは、判定レベルＶＬ以下の閾値電圧を有するメモリセル（外れ値セル）である。
アドレス＜０＞、アドレス＜８＞、アドレス＜９＞、及びアドレス＜ｎ－４＞にそれぞれ対応するビット線ＢＬを介して、判定レベルＶＬに関してオン状態であることを示す信号（“０”）が、判定レベルＶＬの判定結果の一部として、対応するラッチ回路２０１に格納される。
他のアドレスのメモリセルに関して、判定レベルＶＬに関してオフ状態であることを示す信号（“１”）が、判定レベルＶＬの判定結果の他の一部として、対応するラッチ回路２０１に格納される。
このようにして得られた判定レベルＶＬの判定結果は、固有情報ＩＮＦＳを生成するための情報ＩＮＦＬである。
例えば、ラッチ回路２０１に接続されているメモリセルが、判定レベルＶＨでオンしたメモリセルである場合、そのラッチ回路２０１内に、“０”が格納される。ラッチ回路２０１に接続されているメモリセルが、判定レベルＶＨでオフしたメモリセルである場合、そのラッ２０１内に、“１”が格納される。
例えば、アドレス＜５＞（ビット線ＢＬ５）、アドレス＜ｉ＞（ビット線ＢＬｉ）、及びアドレス＜ｎ－２＞のメモリセルは、判定レベルＶＨより高い閾値電圧を有するメモリセル（外れ値セル）である。
アドレス＜５＞、アドレス＜ｉ＞及びアドレス＜ｎ－２＞にそれぞれ対応するビット線ＢＬを介して、判定レベルＶＨに関してオフ状態であることを示す信号（“１”）が、判定レベルＶＨの判定結果の一部として、対応するラッチ回路２０１に格納される。
他のアドレスのメモリセルに関して、判定レベルＶＨに関してオン状態であることを示す信号（“０”）が、判定レベルＶＨの判定結果の他の一部として、対応するラッチ回路２０１に格納される。
このようにして得られた判定レベルＶＨの判定結果は、固有情報ＩＮＦＳを生成するための情報ＩＮＦＨである。
このように、メモリセルのアドレス（メモリセル番号、ビット線番号）に対応するラッチ回路２０１に、判定レベルＶＬ，ＶＨに関するオン又はオフの情報ＩＮＦＬ，ＩＮＦＨが、格納される。
例えば、ラッチ回路２０１内のデータ（情報ＩＮＦＬと情報ＩＮＦＨ）が、“００”又は“１１”で示されている場合、そのラッチ回路２０１に対応するメモリセルＭＣそれぞれは、外れ値６６（６６ａ，６６ｂ）の閾値電圧を有する。
この一方で、ラッチ回路２０１内のデータが、判定レベルＶＨに関する情報ＩＮＦＨ＝“０”の結果及び判定レベルＶＬに関する情報ＩＮＦＬ＝“１”の結果で示されている場合、そのラッチ回路２０１に対応するメモリセルＭＣは、範囲Ｑｃ内の値（以下では、ヒット値ともよばれる）６０の閾値電圧を有する。
このように、外れ値セルが、判定（リード）対象の選択ワード線に接続された複数のメモリセルＭＣの中から、判別され得る。
判定レベルＶＬにおける１つ以上の外れ値セル６６ａのセル番号（ビット線番号）を特定可能な情報が、情報ＩＮＦＬとして、センスアンプ２０内に記憶される。
判定レベルＶＨにおける１つ以上の外れ値セル６６ｂのセル番号を特定可能な情報が、情報ＩＮＦＨとして、センスアンプ２０内に記憶される。
＜Ｓ３＞
シーケンサ１５は、フラッシュメモリ１の内部で、ラッチ回路２０１内の情報を用いた計算処理を行う。
この計算処理の結果が、フラッシュメモリ１の固有情報生成ブロックから得られた固有情報ＩＮＦＳとなる。
例えば、ＸＯＲ演算が実行された場合、外れ値セルを示す値は“１”となり、範囲Ｑｃ内の閾値電圧を有するメモリセルを示す値は“０”となる。
このように、固有情報ＩＮＦＳに関して、選択ワード線における外れ値を有するメモリセルのアドレス（セル番号、位置）は、データのビット列中の“１”の桁の位置として反映される。
この結果として、本実施形態において、固有情報生成ブロックの選択ストリングユニットの１つの選択ワード線ＷＬｓ（例えばワード線ＷＬ０）に接続された複数のメモリセルＭＣの特性に応じた“０”及び“１”のビット列のデータが、設定される。本実施形態において、選択ワード線ＷＬｓに接続された複数のメモリセルＭＣに関して、外れ値の閾値電圧を有するメモリセルの位置（アドレス又はセル番号）が、固有情報のデータのビット列の位置に、反映される。
尚、判定レベルＶＨでオフとなるメモリセルは、ラフプログラムおける書き込み速度が速いメモリセルである。一方で、判定レベルＶＬでオンとなるメモリセルは、判定レベルＶＨでオフとなるメモリセルに比較して、ラフプログラムにおける書き込み速度が遅いメモリセルである。
メモリセルにおける書き込み速度とトンネル絶縁膜の性質を考慮した場合、判定レベルＶＬでオンとなるメモリセルを用いた情報は、判定レベルＶＨでオンとなるメモリセルを用いた情報に比較して、長期にわたって高い信頼性を維持し得る。
それゆえ、判定レベルＶＬでオンとなるメモリセルのオン又はオフの判定結果（情報ＩＮＦＬ）のみを用いて、固有情報が設定されてもよい。
逆に、判定レベルＶＨに関する情報ＩＮＦＨが、固有情報として、用いられてもよい。
＜Ｓ４＞
シーケンサ１５は、判定動作から得られた固有情報ＩＮＦＳ（情報ＩＮＦＬ、ＩＮＦＨ）を、コントローラ７に送る。
コントローラ７は、固有情報ＩＮＦＳを、ホストデバイス９Ａに送る。
ホストデバイス９Ａに送られる情報は、判定レベルＶＬの判定結果の情報ＩＮＦＬ又は判定レベルＶＨの判定結果の情報ＩＮＦＨでもよい。
＜Ｓ５＞
シーケンサ１５は、所定のビット数の固有情報の生成のための所定の回数の判定動作が実行されたか否か、判定する。
＜Ｓ６＞
所定の回数の判定動作が実行されている場合（Ｓ５のＹｅｓの場合）、所定のビット数の固有情報が得られているため、シーケンサ１５は、判定動作を終了する。
所定の回数の判定動作が実行されていない場合（Ｓ４のＮｏの場合）、シーケンサ１５は、Ｓ２からＳ４までの処理を、リード動作の対象となる選択アドレスを変えながら、判定動作の実行回数が所定の回数に達するまで実行する。
選択アドレス（例えば、選択アドレスを含むブロック全体、又は、ブロック内の選択アドレスを含む一部の領域）に対して、イレーズ動作が実行されてＳ１に戻り、再びラフプログラムが実行されてもよい。
例えば、複数回のプログラム動作及び複数回のリード動作が、固有情報の信頼性の向上のために、実行されてもよい。例えば、ｋ回（ｋは１以上の整数）のラフプログラムのうち、或る回数以上において閾値電圧が外れ値であると判定されたメモリセルのアドレスが、外れ値セルの位置として特定されてもよい。
尚、ホストデバイス９Ａが、外れ値セルの個数が所定の個数より少ない場合又は所定の個数より多いと判断した場合、レベルＶＬ，ＶＨの電圧値が変更されて、上記のステップＳ０～Ｓ４の処理が、実行されてもよい。
＜Ｓ０１＞
ホストデバイス９Ａは、メモリシステムＳＹＳから、フラッシュメモリ１の固有情報ＩＮＦＳ（又は情報ＩＮＦＬ又はＩＮＦＨ）を、受ける。
ホストデバイス９Ａ内において、固有情報処理回路９３は、メモリシステムＳＹＳからのフラッシュメモリ１の固有情報ＩＮＦＳを受ける。
固有情報処理回路９３は、固有情報ＩＮＦＳに対して、所定の処理を施す。尚、固有情報処理回路９３が、メモリシステムＳＹＳから判定レベルＶＬ，ＶＨの判定結果に関する情報ＩＮＦＬ，ＩＮＦＨを受領して、固有情報ＩＮＦＳを生成してもよい。
固有情報処理回路９３は、周知の技術を用いて、或る情報（例えば、デジタル情報生成鍵などの鍵情報）を用いてデジタル署名（電子署名）を生成する。尚、デジタル署名は、特定の秘密情報を有する者のみが生成できる、デジタル情報の署名である。このデジタル署名は、他者はその署名が正しいことを継承できるが、署名の偽造は実質的に行えない。
固有情報処理回路９３Ａは、固有情報ＩＮＦＳに、生成されたデジタル署名を付与する。
このように、ホストデバイス９Ａは、デジタル署名が付与された固有情報ＩＮＦＳである固有情報（例えば、鍵情報又は固有鍵ともよばれる）ＩＮＦＳ１を生成する。
＜Ｓ０２＞
ホストデバイス９Ａは、固有情報ＩＮＦＳ１のライトを、メモリシステムＳＹＳに指示する。ホストデバイス９Ａは、固有情報ＩＮＦＳ１を、メモリシステムＳＹＳに送る。
＜Ｓ７＞
メモリシステムＳＹＳは、固有情報ＩＮＦＳ１を、受ける。
コントローラ７は、ライトコマンド、保護ブロックＢＬＫｂのアドレス、及び固有情報ＩＮＦＳ１を、フラッシュメモリ１に送る。
フラッシュメモリ１内において、シーケンサ１５は、周知の動作によって、ライトコマンドに応じて、固有情報ＩＮＦＳ１を、所定の保護ブロックＢＬＫｂ内に書き込む。
尚、固有情報ＩＮＦＳにデジタル署名を付与せずに、デジタル署名の無い固有情報（例えば、固有情報ＩＮＦＳ、又は情報ＩＮＦＬ，ＩＮＦＳのいずれか）が、フラッシュメモリ１の保護ブロックＢＬＫｂ内に書き込まれてもよい。
この後、ホストデバイス９Ａは、或る情報（例えば、コンテンツデータ）ＤＴａを、メモリシステムＳＹＳのフラッシュメモリ１内に書き込む。
例えば、固有情報処理回路９２が、メモリシステムＳＹＳに書き込む情報ＤＴａに、固有情報ＩＮＦＳ１に関連付けられた情報を、付与してもよい。
以上のように、本実施形態のメモリシステムにおいて、フラッシュメモリの固有情報が、生成される。
尚、ホストデバイス９Ａの代わりに、メモリシステムＳＹＳのコントローラ７が、上記の固有情報の生成のための各種の処理を指示してもよい。
固有情報を生成するための各種の条件（選択アドレス、ラフプログラムの電圧値、判定レベルの電圧値）が、履歴情報として、フラッシュメモリ１の所定の領域（例えば、保護ブロックＢＬＫｂ）内に、書き込まれてもよい。
＜認証処理＞
図１１及び図１２を参照して、本実施形態のメモリシステムにおける、フラッシュメモリの固有情報を用いた認証処理について、説明する。
図１１は、本実施形態のメモリシステムにおける、固有情報を用いた認証処理を模式的に示す図である。
図１１では、ホストデバイス９の一例として、固有情報を用いた認証処理を実行するホストデバイス９Ｂを例示する。ホストデバイス９Ｂは、メモリシステムＳＹＳ内のデータ（情報）ＤＴａへのアクセスのために、本実施形態のメモリシステムＳＹＳに、電気的に接続される。
尚、ホストデバイス９Ｂは、メモリシステムＳＹＳ（フラッシュメモリ１）の固有情報の生成に用いられたホストデバイス９Ａである場合もあるし、別の構成を有するホストデバイスである場合もある。
メモリシステムＳＹＳ内において、フラッシュメモリ１Ｘは、データ（例えば、コンテンツデータ及び機密データなど）ＤＴａ及び固有情報ＩＮＦＳ１（第１の固有情報の一例）を記憶している。例えば、固有情報ＩＮＦＳ１は、保護エリア（例えば、保護ブロック）ＢＬＫｂ内に格納されている。データＤＴａは、保護エリアＢＬＫｂ内又はユーザーブロックＢＬＫｃ内に格納されている。
以下のように、本実施形態のメモリシステムは、フラッシュメモリの固有情報を用いた判定処理及び認証処理を実行する。
図１２は、本実施形態のメモリシステムにおける、固有情報を用いた判定処理を説明するためのフローチャートである。
＜Ｓ１０＞
ホストデバイス９Ｂは、プロセッサ９０のアクセスプログラムＡＰの実行によって、メモリシステムＳＹＳ内のデータＤＴａへのアクセスを開始する。
この時、ホストデバイス９Ｂは、データＤＴａへのアクセスの認証のために、アクセスプログラムＡＰの認証鍵として、フラッシュメモリ１Ｘの保護ブロックＢＬＫｂ内の固有情報ＩＮＦＳ１を、読み出す。
ホストデバイス９Ｂは、固有情報ＩＮＦＳ１の読み出しを、メモリシステムＳＹＳに指示する。
＜Ｓ１１＞
メモリシステムＳＹＳのコントローラ７は、ホストデバイス９Ｂからの指示（要求）に応じて、読み出しコマンド及びアドレスを、フラッシュメモリ１Ｘに送る。フラッシュメモリ１Ｘは、保護ブロックＢＬＫｂから、固有情報ＩＮＦＳ１を読み出す。フラッシュメモリ１Ｘは、読み出した固有情報ＩＮＦＳ１を、コントローラ７に送る。
＜Ｓ１２＞
メモリシステムＳＹＳは、フラッシュメモリ１Ｘから読み出された固有情報ＩＮＦＳ１を、ホストデバイス９Ｂに送る。
＜Ｓ１３＞
ホストデバイス９Ｂは、メモリシステムＳＹＳからの固有情報ＩＮＦＳ１を取得する。例えば、ホストデバイス９Ｂ内において、認証処理回路９４Ｂは、固有情報ＩＮＦＳ１を受ける。
＜Ｓ１４＞
ホストデバイス９Ｂは、メモリシステムＳＹＳに、フラッシュメモリ１Ｘ内の所定のアドレス（第１のアドレス）を用いた固有情報ＩＮＦＳ２（第２の固有情報の一例）の生成を指示する。
＜Ｓ１５＞
メモリシステムＳＹＳは、ホストデバイス９Ｂからの指示に応答して、上述の図８の固有情報の生成処理Ｓ１～Ｓ４によって、フラッシュメモリ１Ｘの所定のアドレスを用いた固有情報ＩＮＦＳ２を、生成する。
例えば、メモリシステムＳＹＳのフラッシュメモリ１Ｘにおいて、シーケンサ１５は、固有情報の生成のための規格（又は、固有情報の生成の履歴情報）に基づいて、第１の固有情報ＩＮＦＳ１の生成に用いられたアドレス番号と同じ値を有するアドレス（例えば、固有情報生成ブロックＢＬＫａの第１のストリングユニットＳＵ０の第１のワード線ＷＬ０）に対して、第１の固有情報ＩＮＦＳ１の生成時と同じ条件のラフプログラム（図８のＳ１）を実行する。
シーケンサ１５は、ラフプログラムの後、第１の固有情報ＩＮＦＳ１の生成時に用いられた判定レベルＶＨ，ＶＬと同じ判定レベルを用いて、ラフプログラム後のメモリセルの閾値電圧の大きさを、判定する（図８のＳ２）。これによって、選択アドレスに属する複数のメモリセルにおける判定レベルＶＨ，ＶＬの判定結果が、検出される。
シーケンサ１５は、判定レベルＶＨ，ＶＬの判定結果である情報ＩＮＦＨ，ＩＮＦＬ、又は、判定結果に対する計算処理（図８のＳ３）の結果である情報ＩＮＦＳを、第２の固有情報ＩＮＦＳ２として、コントローラ７に送る（図８のＳ４）。
＜Ｓ１６＞
メモリシステムＳＹＳは、フラッシュメモリ１Ｘの所定のアドレスに基づく固有情報ＩＮＦＳ２を、ホストデバイス９Ｂに送る。
＜Ｓ１７＞
ホストデバイス９Ｂは、固有情報ＩＮＦＳ２を取得する。
例えば、ホストデバイス９Ｂ内において、固有情報処理回路９２は、固有情報ＩＮＦＳ２を受ける。固有情報処理回路９２は、固有情報ＩＮＦＳ２に各種の処理を実行する。
＜Ｓ１８，Ｓ１９＞
ホストデバイス９Ｂ内において、認証処理回路９４Ｂは、フラッシュメモリ１Ｘの固有情報生成ブロックＢＬＫａから生成された固有情報ＩＮＦＳ２と、保護ブロックＢＬＫｂから読み出された第１の固有情報ＩＮＦＳ１とを比較する。
認証処理回路９４は、固有情報ＩＮＦＳ２のビット列における外れ値（“１”）の位置（ビット位置）が、固有情報ＩＮＦＳ１のビット列における外れ値（“１”）の位置（ビット位置）と一致しているか否か、判定する。
上記のように、固有情報ＩＮＦＳ２における外れ値の位置は、フラッシュメモリ１Ｘの固有情報生成ブロックＢＬＫａの第１のストリングユニットＳＵ０の第１のワード線ＷＬ０に接続された複数のメモリセルの特性のばらつきに、応じる。それゆえ、固有情報ＩＮＦＳ１，ＩＮＦＳ２は、フラッシュメモリごとに異なる。
＜Ｓ２０Ａ＞
固有情報ＩＮＦＳ２の外れ値（“１”）の位置が固有情報ＩＮＦＳ１の外れ値（“１”）の位置と一致している場合（Ｓ１９のＹｅｓの場合）、認証処理回路９４Ｂは、メモリシステムＳＹＳをオリジナルメディア（正規メディア）であると判定する。
＜Ｓ２１Ａ＞
認証処理回路９４Ｂは、判定結果を、プロセッサ９０に通知する。
固有情報ＩＮＦＳ１と固有情報ＩＮＦＳ２とが一致する場合、プロセッサ９０は、通知に基づいて、メモリシステムＳＹＳのフラッシュメモリ１Ｘへのアクセスを、許可する。
＜Ｓ２２＞
ホストデバイス９Ｂは、ホストコマンドをメモリシステムＳＹＳに送る。これによって、ホストデバイス９Ｂは、データＤＴａへアクセスする。
＜Ｓ２３＞
メモリシステムＳＹＳは、ホストデバイス９Ｂからの指示に基づいて、データＤＴａに対する各種の処理を、実行する。
これによって、メモリシステムＳＹＳがオリジナルメディアである場合における、メモリシステムＳＹＳに対する処理が、終了する。
＜Ｓ２０Ｂ＞
固有情報ＩＮＦＳ２の外れ値（“１”）の位置が固有情報ＩＮＦＳ１の外れ値（“１”）の位置と一致していない場合（Ｓ１９のＮｏの場合）、固有情報ＩＮＦＳ２を有するフラッシュメモリ１Ｘが、データＤＴａに関連付けられた固有情報ＩＮＦ１を有するフラッシュメモリ１と異なっている、と判断される。
それゆえ、認証処理回路９４は、固有情報ＩＮＦＳ２を有するメモリシステムＳＹＳは、クローンメディア（クローンメディア）であると、判定する。クローンメディアとは、不正にコピーされたデータを記憶する記録媒体である。
＜Ｓ２１Ｂ＞
認証処理回路９４は、この判定結果を、プロセッサ９０に通知する。
固有情報ＩＮＦ２と固有情報ＩＮＦ２とが一致しない場合、プロセッサ９０は、通知に基づいて、メモリシステムＳＹＳへのアクセスを禁止する。
これによって、メモリシステムＳＹＳが、クローンメディアである場合における、メモリシステムＳＹＳに対する処理が、終了する。
本実施形態によれば、固有情報ＩＮＦＳ１が他のメモリシステムＳＹＳ（フラッシュメモリ１Ｘ）にコピーされた場合であっても、フラッシュメモリ１Ｘ内のデータＤＴａを、保護できる。
このように、本実施形態のメモリシステム及びホストデバイスは、固有情報生成ブロックＢＬＫａから得られた固有情報ＩＮＦＳ２と保護ブロックＢＬＫｂ内の固有情報ＩＮＦＳ１とを用いた判定処理（認証）によって、クローンメディアの使用を不可能にできる。
この結果として、本実施形態のメモリシステムは、クローンメディアの流布を防止できる。
尚、上述の本実施形態における、２つの固有情報ＩＮＦＳ１，ＩＮＦ２を用いた認証処理（判定処理）は、一例である。メモリシステムがオリジナルメディアであるか否かの判定処理は、本実施形態の手法で得られた固有情報を用いた処理であれば、他の処理で実行されてもよい。
（ｃ）変形例
図１３を参照して、本実施形態のメモリシステムの変形例について、説明する。
図１３は、本実施形態のメモリシステムの変形例を説明するための模式図である。
本実施形態において、フラッシュメモリの固有情報は、特定のデータを固有情報生成エリアＢＬＫａ内に通常のライト動作によって書き込むことで、生成されてもよい。
図１３に示されるように、固有情報の生成時において、固有情報処理回路９３は、ある特定の“１”及び“０”の配列を有するデータ（例えば、“００００・・・００００”）を、ライトデータとして、フラッシュメモリ１に提供する。
シーケンサ１５は、固有情報処理回路９３からのライトデータデータを、固有情報生成ブロックＢＬＫａ内の選択ワード線ＷＬｓの複数のメモリセルＭＣに、プログラムする。
シーケンサ１５は、ライトデータが書き込まれた複数のメモリセルＭＣに対して、データのリードを、実行する。
シーケンサ１５は、リードデータを、固有情報処理回路９３に送る。
固有情報処理回路９３は、リードデータとライトデータとを比較する。
固有情報処理回路９３は、リードデータ内の複数のビットとライトデータ内の複数のビットとが異なる値を有するビット６６ｘの位置が、外れ値を有するメモリセルの位置に対応すると、判定する。
これによって、リードデータとライトデータとの間の異なるビットの箇所に基づいて、フラッシュメモリの固有情報が生成され得る。
（ｄ）まとめ
近年、データの不正コピーが、増大している。
データの保護のために、様々な暗号化技術及び認証技術が、研究及び開発されている。
例えば、フラッシュメモリを用いたメモリシステムを利用した、コンテンツ配信が知られている。コンテンツ配信において、コンテンツの不正コピーを防止するための保護技術が、重要である。
フラッシュメモリ内の複数のメモリセルの特性は、フラッシュメモリのチップ毎に異なる。それゆえ、フラッシュメモリにおける或るアドレスに属する複数のメモリセルから得られる情報は、フラッシュメモリの固有の情報を示し得る。
本実施形態のメモリシステムにおいて、或るブロック内の或るワード線に接続されたメモリセルに対して、プログラム動作を実行する。本実施形態において、プログラム動作によってシフトされた閾値電圧を有するメモリセルのそれぞれについて、ある判定レベルを用いて、メモリセルの閾値電圧が或る範囲内に収まっているか否か、判定される。
この判定結果に基づいて、本実施形態のメモリシステムにおいて、フラッシュメモリの固有の情報が、設定される。
このように、本実施形態において、フラッシュメモリの固有情報は、複数のメモリセルのアナログ特性に基づいて、生成される。
それゆえ、本実施形態によって生成されるフラッシュメモリ１の固有情報は、原理的に複製が不能である。
したがって、本実施形態のメモリシステムによれば、データを、保護できる。
（その他）
尚、本実施形態において、ＮＡＮＤ型フラッシュメモリが、メモリシステムに用いられるメモリデバイスとして、例示されている。但し、本実施形態に用いられるメモリデバイスは、ＮＡＮＤ型フラッシュメモリ以外のメモリデバイスでもよい。
例えば、ＮＯＲ型フラッシュメモリ、磁気メモリ（例えば、ＭＲＡＭ、磁壁メモリ）、相変化メモリ（例えば、ＰＣＲＡＭ）、又は抵抗変化型メモリ（例えば、ＲｅＲＡＭ）などが、本実施形態のメモリデバイスに用いられてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＳＹＳ：メモリシステム、１：フラッシュメモリ、７：コントローラ、９：ホストデバイス、９２：固有情報処理回路、９３：認証処理回路

Claims (10)

  1. データを記憶するメモリデバイスと、
    前記メモリデバイスに対する動作を制御するコントローラと、
    を具備し、
    前記メモリデバイスは、
    前記メモリデバイスの第１のアドレスに属する複数のメモリセルに、第１のプログラム電圧によるプログラム動作を実行し、
    第１の判定レベル及び前記第１の判定レベルと異なる第２の判定レベルを用いて、前記複数のメモリセルのうち、前記第１の判定レベルと前記第２の判定レベルとの間の値とは異なる値の閾値電圧を有する１つ以上の第１のメモリセルを検出し、
    前記第１のアドレス内の前記第１のメモリセルの位置に基づいて、前記メモリデバイスの固有情報を生成する、
    メモリシステム。
  2. 前記第１のメモリセルは、前記第１及び第２の判定レベルでともにオン状態に設定される、又は、前記第１の判定レベルより高い前記第２の判定レベルでともにオフ状態に設定される、
    請求項１に記載のメモリシステム。
  3. 前記プログラム動作は、前記第１のプログラム電圧による前記プログラム動作後のベリファイなしで、実行される、
    請求項１又は２に記載のメモリシステム。
  4. 前記メモリデバイスは、
    前記第１のアドレスを含み、前記固有情報を生成するための第１のブロックと、
    前記固有情報を記憶する第２のブロックと、
    を含む、
    請求項１乃至３のうちいずれか１項に記載のメモリシステム。
  5. 前記メモリデバイスは、
    第１のデータを記憶する第３のブロックを、
    含み、
    前記第３のブロックに記憶された前記第１のデータに対するアクセスは、前記第２のブロックに記憶された前記固有情報を用いて認証される、
    請求項４に記載のメモリシステム。
  6. 前記メモリデバイスは、ＮＡＮＤ型フラッシュメモリを含む、
    請求項１乃至５のうちいずれか１項に記載のメモリシステム。
  7. データを記憶するメモリセルアレイと、
    前記メモリセルアレイに対する動作を制御する回路と、
    を具備し、
    前記回路は、
    前記メモリセルアレイの第１のアドレスに属する複数のメモリセルに、第１のプログラム電圧によるプログラム動作を実行し、
    第１の判定レベル及び前記第１の判定レベルと異なる第２の判定レベルを用いて、前記複数のメモリセルのうち、前記第１の判定レベルと前記第２の判定レベルとの間の値とは異なる値の閾値電圧を有する１つ以上の第１のメモリセルを検出し、
    前記第１のアドレス内の前記第１のメモリセルの位置に基づいて、固有情報を生成する、
    メモリデバイス。
  8. 前記メモリセルアレイは、複数のストリングを含み、
    前記ストリングの各々は、第１のトランジスタと、第２のトランジスタと、前記第１及び第２のトランジスタ間に直列接続された複数のメモリセルを、含む。
    請求項７に記載のメモリデバイス。
  9. メモリデバイスの第１のアドレスに属する複数のメモリセルに、第１のプログラム電圧によるプログラム動作を実行することと、
    第１の判定レベル及び前記第１の判定レベルと異なる第２の判定レベルを用いて、複数の第１のメモリセルのうち、前記第１の判定レベルと前記第２の判定レベルとの間の値とは異なる値の閾値電圧を有する１つ以上の第１のメモリセルを検出することと、
    前記第１のアドレス内の前記第１のメモリセルの位置に基づいて、前記メモリデバイスの固有情報を生成することと、
    を具備するメモリシステムの制御方法。
  10. 前記固有情報に基づいて、前記メモリデバイス内のデータに対するアクセスの認証を行うことと、
    をさらに具備する請求項９に記載のメモリシステムの制御方法。
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