JP3084582B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶技術さら
には半導体メモリにおける記憶情報の読出し方式に適用
して特に有効な技術に関し、例えばＭＯＳＦＥＴ（絶縁
ゲート形電界効果トランジスタ）により構成される縦型
ＲＯＭ（リード・オンリー・メモリ）に利用して有効な
技術に関するものである。
には半導体メモリにおける記憶情報の読出し方式に適用
して特に有効な技術に関し、例えばＭＯＳＦＥＴ（絶縁
ゲート形電界効果トランジスタ）により構成される縦型
ＲＯＭ（リード・オンリー・メモリ）に利用して有効な
技術に関するものである。
【０００２】
【従来の技術】現在の大記憶容量化を図った縦型ＲＯＭ
は、記憶情報に従ってディプレッション型かエンハンス
メント型に形成された直列形態の複数の記憶用ＭＯＳＦ
ＥＴを直列形態に接続して、メモリアレイ部を構成する
のが一般的となっている。この縦型ＲＯＭの読み出し動
作は、通常、直列形態にされた記憶用ＭＯＳＦＥＴを通
じて電流が流れるか否かを検出することによって行われ
る。
は、記憶情報に従ってディプレッション型かエンハンス
メント型に形成された直列形態の複数の記憶用ＭＯＳＦ
ＥＴを直列形態に接続して、メモリアレイ部を構成する
のが一般的となっている。この縦型ＲＯＭの読み出し動
作は、通常、直列形態にされた記憶用ＭＯＳＦＥＴを通
じて電流が流れるか否かを検出することによって行われ
る。
【０００３】
【発明が解決しようとする課題】上記縦型ＲＯＭにあっ
ては、記憶用ＭＯＳＦＥＴが直列形態に接続されること
によって、実質的にデータ線を構成するものであるた
め、大記憶容量化に適したものである。しかしながら、
直列形態にされた記憶用ＭＯＳＦＥＴを通じて電流が流
れるか否かによって読み出しを行うものであるため、電
流が流れていない場合にデータ線はハイインピーダンス
状態とされてしまう。その結果、データ線の電位がメモ
リアレイ内の他の配線（ワード線やデータ線）の干渉や
電源ノイズにより変動し、センスアンプの誤動作を引き
起こしやすいという問題がある。この発明の目的は、縦
型ＲＯＭにおいてセンスアンプが安定に動作し、誤った
データの読出しを行なわないようにすることにある。こ
の発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面から明かになるであろ
う。
ては、記憶用ＭＯＳＦＥＴが直列形態に接続されること
によって、実質的にデータ線を構成するものであるた
め、大記憶容量化に適したものである。しかしながら、
直列形態にされた記憶用ＭＯＳＦＥＴを通じて電流が流
れるか否かによって読み出しを行うものであるため、電
流が流れていない場合にデータ線はハイインピーダンス
状態とされてしまう。その結果、データ線の電位がメモ
リアレイ内の他の配線（ワード線やデータ線）の干渉や
電源ノイズにより変動し、センスアンプの誤動作を引き
起こしやすいという問題がある。この発明の目的は、縦
型ＲＯＭにおいてセンスアンプが安定に動作し、誤った
データの読出しを行なわないようにすることにある。こ
の発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面から明かになるであろ
う。
【０００４】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。すなわち、直列形態にされた記憶用
ＭＯＳＦＥＴを通じて電流が流れるか否かによって読出
しを行う縦型ＲＯＭにおいて、記憶用ＭＯＳＦＥＴが接
続されたデータ線にダミーのメモリ素子を接続し、デー
タ読出し時にはこのダミーメモリ素子をオンさせて選択
された記憶用ＭＯＳＦＥＴによってデータ線に電流が流
されない状態においても必ず電流が流れるようにしたも
のである。
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。すなわち、直列形態にされた記憶用
ＭＯＳＦＥＴを通じて電流が流れるか否かによって読出
しを行う縦型ＲＯＭにおいて、記憶用ＭＯＳＦＥＴが接
続されたデータ線にダミーのメモリ素子を接続し、デー
タ読出し時にはこのダミーメモリ素子をオンさせて選択
された記憶用ＭＯＳＦＥＴによってデータ線に電流が流
されない状態においても必ず電流が流れるようにしたも
のである。
【０００５】
【作用】上記した手段によれば、記憶用ＭＯＳＦＥＴが
記憶情報に従ってディプレッション型かエンハンスメン
ト型のいずれに形成されている場合においても、選択状
態でデータ線がハイインピーダンス状態にならないよう
にすることができ、これによって読み出し動作が安定
し、データの誤読み出しが防止されるとともに、センス
アンプを簡略化することができその分アクセス時間が短
縮され読出し動作が高速化される。
記憶情報に従ってディプレッション型かエンハンスメン
ト型のいずれに形成されている場合においても、選択状
態でデータ線がハイインピーダンス状態にならないよう
にすることができ、これによって読み出し動作が安定
し、データの誤読み出しが防止されるとともに、センス
アンプを簡略化することができその分アクセス時間が短
縮され読出し動作が高速化される。
【０００６】
【実施例】図１には、この発明の一実施例の回路図が示
されている。特に制限されないが、同図の各回路素子
は、公知の半導体集積回路の製造技術によって、単結晶
シリコンのような一つの半導体基盤上において形成され
る。この実施例の縦型ＲＯＭは、ＮチャンネルＭＯＳＦ
ＥＴにより構成される。それ故、集積回路は、単結晶Ｐ
型シリコンからなる半導体基盤上に形成される。Ｎチャ
ンネルＭＯＳＦＥＴは、かかる半導体基盤表面に形成さ
れたソース領域、ドレイン領域及びソース領域とドレイ
ン領域との間の半導体基盤表面に薄い厚さのゲート絶縁
膜を介して形成されたポリシリコンからなるようなゲー
ト電極とにより構成される。
されている。特に制限されないが、同図の各回路素子
は、公知の半導体集積回路の製造技術によって、単結晶
シリコンのような一つの半導体基盤上において形成され
る。この実施例の縦型ＲＯＭは、ＮチャンネルＭＯＳＦ
ＥＴにより構成される。それ故、集積回路は、単結晶Ｐ
型シリコンからなる半導体基盤上に形成される。Ｎチャ
ンネルＭＯＳＦＥＴは、かかる半導体基盤表面に形成さ
れたソース領域、ドレイン領域及びソース領域とドレイ
ン領域との間の半導体基盤表面に薄い厚さのゲート絶縁
膜を介して形成されたポリシリコンからなるようなゲー
ト電極とにより構成される。
【０００７】メモリアレイは、同図に破線で示すように
上側に配置されるメモリアレイＵＭと、下側に配置され
るメモリアレイＬＭとから構成される。各メモリアレイ
ＵＭ及びＬＭは、それぞれ複数の記憶用ＭＯＳＦＥＴＱ
ｍが直列形態に接続された複数のメモリ列により構成さ
れている。上記各記憶用ＭＯＳＦＥＴＱｍは、記憶情報
に従ってディプレッション型またはエンハンスメント型
に形成される。特に制限されないが、記憶用ＭＯＳＦＥ
ＴＱｍは、最初にエンハンスメント型に形成され記憶情
報に従って選択的イオン打込みによってディプレッショ
ン型にされる。すなわち、上記エンハンスメント型ＭＯ
ＳＦＥＴのチャネル領域表面に、その基盤ゲートと逆導
電型の不純物を導入することによって、負のしき値電圧
を持つようなディプレッション型の記憶用ＭＯＳＦＥＴ
を形成するという書き込みを行う。この場合、アルミニ
ュウム配線の形成前後等、半導体集積回路のほぼ最終工
程において、上記イオン打ち込み法により書き込みを行
う事ができる。これによって、半導体集積回路の製造工
程の共通化が図れるので製造効率の向上を図ることがで
きる。
上側に配置されるメモリアレイＵＭと、下側に配置され
るメモリアレイＬＭとから構成される。各メモリアレイ
ＵＭ及びＬＭは、それぞれ複数の記憶用ＭＯＳＦＥＴＱ
ｍが直列形態に接続された複数のメモリ列により構成さ
れている。上記各記憶用ＭＯＳＦＥＴＱｍは、記憶情報
に従ってディプレッション型またはエンハンスメント型
に形成される。特に制限されないが、記憶用ＭＯＳＦＥ
ＴＱｍは、最初にエンハンスメント型に形成され記憶情
報に従って選択的イオン打込みによってディプレッショ
ン型にされる。すなわち、上記エンハンスメント型ＭＯ
ＳＦＥＴのチャネル領域表面に、その基盤ゲートと逆導
電型の不純物を導入することによって、負のしき値電圧
を持つようなディプレッション型の記憶用ＭＯＳＦＥＴ
を形成するという書き込みを行う。この場合、アルミニ
ュウム配線の形成前後等、半導体集積回路のほぼ最終工
程において、上記イオン打ち込み法により書き込みを行
う事ができる。これによって、半導体集積回路の製造工
程の共通化が図れるので製造効率の向上を図ることがで
きる。
【０００８】 この実施例では、メモリアレイの高集積
化のために、上記各メモリアレイＵＭ及びＬＭにおいて
それぞれ一対の直列形態の記憶用ＭＯＳＦＥＴ列が、一
つのデータ線Ｄ０，Ｄ１，……に共通に接続される。ま
た、電流リークパスを作り出す直列形態のダミーＭＯＳ
ＦＥＴＱｒ，Ｑｒ，……からなるダミーメモリ列が上記
各データ線Ｄ０，Ｄ１，……に共通に接続されるととも
に、ダミーＭＯＳＦＥＴＱｒ，Ｑｒ，……のゲート端子
に例えばＶｃｃ／２のような電圧Ｖｇ１を印加して、デ
ータ線の読出し電流よりも少ない電流を流すバイアス回
路ＶＧＭ１が設けられている。また、上側のメモリアレ
イＵＭの一対のメモリ素子列の上記データ線Ｄ０に接続
されるべき一端は、直列形態のスイッチＭＯＳＦＥＴＱ
２，Ｑ３及びＱ５，Ｑ６を介してデータ線Ｄ０に接続さ
れ、上記スイッチＭＯＳＦＥＴＱ２，Ｑ３及びＱ５，Ｑ
６はそれぞれ後述するプレデコーダを構成するアンド
（ＡＮＤ）ゲート回路Ｇ１及びＧ２により形成される選
択信号を受けて制御される。
化のために、上記各メモリアレイＵＭ及びＬＭにおいて
それぞれ一対の直列形態の記憶用ＭＯＳＦＥＴ列が、一
つのデータ線Ｄ０，Ｄ１，……に共通に接続される。ま
た、電流リークパスを作り出す直列形態のダミーＭＯＳ
ＦＥＴＱｒ，Ｑｒ，……からなるダミーメモリ列が上記
各データ線Ｄ０，Ｄ１，……に共通に接続されるととも
に、ダミーＭＯＳＦＥＴＱｒ，Ｑｒ，……のゲート端子
に例えばＶｃｃ／２のような電圧Ｖｇ１を印加して、デ
ータ線の読出し電流よりも少ない電流を流すバイアス回
路ＶＧＭ１が設けられている。また、上側のメモリアレ
イＵＭの一対のメモリ素子列の上記データ線Ｄ０に接続
されるべき一端は、直列形態のスイッチＭＯＳＦＥＴＱ
２，Ｑ３及びＱ５，Ｑ６を介してデータ線Ｄ０に接続さ
れ、上記スイッチＭＯＳＦＥＴＱ２，Ｑ３及びＱ５，Ｑ
６はそれぞれ後述するプレデコーダを構成するアンド
（ＡＮＤ）ゲート回路Ｇ１及びＧ２により形成される選
択信号を受けて制御される。
【０００９】上記ゲート回路Ｇ１，Ｇ２により形成され
る選択信号により、上記データ線Ｄ０に対して左右に配
置される一対の直列形態の記憶用ＭＯＳＦＥＴ列の一方
を選択するために、例えばＭＯＳＦＥＴＱ２とＱ６はデ
ィプレッション型ＭＯＳＦＥＴに、またＱ３とＱ５はエ
ンハンスメント型ＭＯＳＦＥＴによりそれぞれ構成され
る。上記ゲート回路Ｇ１，Ｇ２の入力には、左右の直列
形態のメモリ素子列を選択するための選択信号Ｌ，Ｒ及
び上側のメモリアレイＵＭの選択信号ＵＳが供給され
る。例えば、信号ＵＳとＬがハイレベルのときには、ゲ
ート回路Ｇ１〜Ｇ４のうちＧ２の出力信号のみがハイレ
ベルにされ、ＭＯＳＦＥＴＱ３がオン状態にされる。
る選択信号により、上記データ線Ｄ０に対して左右に配
置される一対の直列形態の記憶用ＭＯＳＦＥＴ列の一方
を選択するために、例えばＭＯＳＦＥＴＱ２とＱ６はデ
ィプレッション型ＭＯＳＦＥＴに、またＱ３とＱ５はエ
ンハンスメント型ＭＯＳＦＥＴによりそれぞれ構成され
る。上記ゲート回路Ｇ１，Ｇ２の入力には、左右の直列
形態のメモリ素子列を選択するための選択信号Ｌ，Ｒ及
び上側のメモリアレイＵＭの選択信号ＵＳが供給され
る。例えば、信号ＵＳとＬがハイレベルのときには、ゲ
ート回路Ｇ１〜Ｇ４のうちＧ２の出力信号のみがハイレ
ベルにされ、ＭＯＳＦＥＴＱ３がオン状態にされる。
【００１０】これによって、上記オン状態にされたエン
ハンスメント型ＭＯＳＦＥＴＱ３とディプレッション型
ＭＯＳＦＥＴＱ２を通じて上記左側のメモリ素子列がデ
ータ線Ｄ０に結合される。また、信号ＵＳとＲがハイレ
ベルのときには、ゲート回路Ｇ１の出力信号がハイレベ
ルにされ、ＭＯＳＦＥＴＱ５がオン状態にされる。これ
によって、上記オン状態にされたエンハンスメント型Ｍ
ＯＳＦＥＴＱ５とディプレッション型ＭＯＳＦＥＴＱ６
を通じて上記右側のメモリ素子列がデータ線Ｄ０に結合
される。このことは、下側のメモリアレイＬＭにおける
上記データ線Ｄ０に対応した直列形態の記憶用ＭＯＳＦ
ＥＴＱｍ列に対して設けられるＭＯＳＦＥＴＱ８とＱ９
及びＱ１１とＱ１２においても同様である。ただし、上
記ＭＯＳＦＥＴＱ８とＱ９及びＱ１１とＱ１２のゲート
に供給される選択信号を形成するアンドゲート回路Ｇ３
とＧ４の入力には、上記選択信号Ｒ及びＬと下側のメモ
リアレイＬＭの選択を指示する選択信号ＬＳが供給され
る。
ハンスメント型ＭＯＳＦＥＴＱ３とディプレッション型
ＭＯＳＦＥＴＱ２を通じて上記左側のメモリ素子列がデ
ータ線Ｄ０に結合される。また、信号ＵＳとＲがハイレ
ベルのときには、ゲート回路Ｇ１の出力信号がハイレベ
ルにされ、ＭＯＳＦＥＴＱ５がオン状態にされる。これ
によって、上記オン状態にされたエンハンスメント型Ｍ
ＯＳＦＥＴＱ５とディプレッション型ＭＯＳＦＥＴＱ６
を通じて上記右側のメモリ素子列がデータ線Ｄ０に結合
される。このことは、下側のメモリアレイＬＭにおける
上記データ線Ｄ０に対応した直列形態の記憶用ＭＯＳＦ
ＥＴＱｍ列に対して設けられるＭＯＳＦＥＴＱ８とＱ９
及びＱ１１とＱ１２においても同様である。ただし、上
記ＭＯＳＦＥＴＱ８とＱ９及びＱ１１とＱ１２のゲート
に供給される選択信号を形成するアンドゲート回路Ｇ３
とＧ４の入力には、上記選択信号Ｒ及びＬと下側のメモ
リアレイＬＭの選択を指示する選択信号ＬＳが供給され
る。
【００１１】これにより、例えば、信号ＬＳとＬがハイ
レベルのときには、ゲート回路Ｇ４の出力信号のみがハ
イレベルにされ、ＭＯＳＦＥＴＱ９がオン状態にされ
る。それ故、上記オン状態にされたエンハンスメント型
ＭＯＳＦＥＴＱ９とディプレッション型ＭＯＳＦＥＴＱ
８を通じて左側のメモリ素子列がデータ線Ｄ０に結合さ
れる。信号ＬＳとＲがハイレベルのときには、ゲート回
路Ｇ３の出力信号が、ハイレベルにされ、ＭＯＳＦＥＴ
Ｑ１１がオン状態にされる。これによって、上記オン状
態にされたエンハンスメント型ＭＯＳＦＥＴＱ１１とデ
ィプレッション型ＭＯＳＦＥＴＱ１２を通じて右側のメ
モリ素子列がデータ線Ｄ０に結合される。
レベルのときには、ゲート回路Ｇ４の出力信号のみがハ
イレベルにされ、ＭＯＳＦＥＴＱ９がオン状態にされ
る。それ故、上記オン状態にされたエンハンスメント型
ＭＯＳＦＥＴＱ９とディプレッション型ＭＯＳＦＥＴＱ
８を通じて左側のメモリ素子列がデータ線Ｄ０に結合さ
れる。信号ＬＳとＲがハイレベルのときには、ゲート回
路Ｇ３の出力信号が、ハイレベルにされ、ＭＯＳＦＥＴ
Ｑ１１がオン状態にされる。これによって、上記オン状
態にされたエンハンスメント型ＭＯＳＦＥＴＱ１１とデ
ィプレッション型ＭＯＳＦＥＴＱ１２を通じて右側のメ
モリ素子列がデータ線Ｄ０に結合される。
【００１２】 さらに、上記メモリアレイＵＭとＬＭの
各直列形態の記憶用ＭＯＳＦＥＴ列のうち、横方向に対
応する記憶用ＭＯＳＦＥＴＱｍのゲート端子は、ワード
線Ｗ０ないしＷ１０２３にそれぞれ共通に接続される。
これらワード線Ｗ０ないしＷ１０２３は、ロウデコーダ
ＸＤＣＲの対応する各出力端子に接続される。上記デー
タ線Ｄ０，Ｄ１等は、カラムデコーダＹＤＣＲにより形
成される選択信号を受けるスイッチＭＯＳＦＥＴＱ１
３，Ｑ１４を介して共通データ線ＣＤに接続される。特
に制限されないが、カラムデコーダＹＤＣＲは、１０２
４本のデータ線Ｄ０ないしＤ１０２３の選択信号を形成
する。それ故、メモリアレイＵＭとＬＭにより、１０２
４×１０２４×４ビット（約４Ｍビット）の記憶容量を
持つようにされる。例えば、約３２Ｍビットの記憶容量
を持つ縦型ＲＯＭを構成する場合、上記同様なメモリア
レイＵＭとＬＭからなるメモリマットが８個設けられ
る。
各直列形態の記憶用ＭＯＳＦＥＴ列のうち、横方向に対
応する記憶用ＭＯＳＦＥＴＱｍのゲート端子は、ワード
線Ｗ０ないしＷ１０２３にそれぞれ共通に接続される。
これらワード線Ｗ０ないしＷ１０２３は、ロウデコーダ
ＸＤＣＲの対応する各出力端子に接続される。上記デー
タ線Ｄ０，Ｄ１等は、カラムデコーダＹＤＣＲにより形
成される選択信号を受けるスイッチＭＯＳＦＥＴＱ１
３，Ｑ１４を介して共通データ線ＣＤに接続される。特
に制限されないが、カラムデコーダＹＤＣＲは、１０２
４本のデータ線Ｄ０ないしＤ１０２３の選択信号を形成
する。それ故、メモリアレイＵＭとＬＭにより、１０２
４×１０２４×４ビット（約４Ｍビット）の記憶容量を
持つようにされる。例えば、約３２Ｍビットの記憶容量
を持つ縦型ＲＯＭを構成する場合、上記同様なメモリア
レイＵＭとＬＭからなるメモリマットが８個設けられ
る。
【００１３】 また、各メモリアレイの１０２４本のデ
ータ線Ｄ０ないしＤ１０２３には、それぞれに定常電流
を流す直列形態のダミーＭＯＳＦＥＴＱｒが接続され
る。このダミーＭＯＳＦＥＴＱｒのゲート端子には、バ
イアス回路ＶＧＭ１によって供給される制御電圧Ｖｇ１
が印加され、ＭＯＳＦＥＴＱｒの電流値を制御してい
る。このため共通データ線ＣＤには、常時任意の電流が
流れていることになるが、選択信号により選ばれた直列
形態の記憶用ＭＯＳＦＥＴＱｍの記憶情報によりその電
流値は、変化することになる。
ータ線Ｄ０ないしＤ１０２３には、それぞれに定常電流
を流す直列形態のダミーＭＯＳＦＥＴＱｒが接続され
る。このダミーＭＯＳＦＥＴＱｒのゲート端子には、バ
イアス回路ＶＧＭ１によって供給される制御電圧Ｖｇ１
が印加され、ＭＯＳＦＥＴＱｒの電流値を制御してい
る。このため共通データ線ＣＤには、常時任意の電流が
流れていることになるが、選択信号により選ばれた直列
形態の記憶用ＭＯＳＦＥＴＱｍの記憶情報によりその電
流値は、変化することになる。
【００１４】 一方、上記共通データ線ＣＤは、センス
アンプＳＡの入力端子に接続される。特に制限されない
が、上記センスアンプＳＡには、上記メモリアレイ部と
同様な記憶回路からなるダミーアレイＵＤＣ，ＬＤＣが
接続され、ダミーアレイＵＤＣ，ＬＤＣによりそれぞれ
形成される基準電圧Ｖｒｅｆを参照してそのセンス動作
を行う。すなわち、ダミーアレイＵＤＣ，ＬＤＣは、全
てエンハンスメント型に形成されたＭＯＳＦＥＴ列によ
り構成され、そのゲート端子には電源電圧Ｖｃｃが供給
されることによって定常的にオン状態にされるものであ
る。すなわち、上記センスアンプＳＡは、読出し電流源
を持ち、共通データ線ＣＤ及びデータ線を介して選択さ
れた直列記憶用ＭＯＳＦＥＴＱｍ列の電流値と上記ダミ
ーアレイＵＤＣ，ＬＤＣに流れる電流と比較してセンス
することによって、その読み出し動作が行われる。さら
に、この実施例では、特に制限されないが、上記ダミー
アレイＵＤＣ，ＬＤＣのデータ線に、上記直列形態のダ
ミーＭＯＳＦＥＴＱｒ，Ｑｒ，……からなるメモリ素子
列と同一のダミーアレイＤＤＣが接続され、そのゲート
端子には、バイアス回路ＶＧＭ２から供給される制御電
圧Ｖｇ２が印加されることによって定常的にオン状態に
されるようになっている。
アンプＳＡの入力端子に接続される。特に制限されない
が、上記センスアンプＳＡには、上記メモリアレイ部と
同様な記憶回路からなるダミーアレイＵＤＣ，ＬＤＣが
接続され、ダミーアレイＵＤＣ，ＬＤＣによりそれぞれ
形成される基準電圧Ｖｒｅｆを参照してそのセンス動作
を行う。すなわち、ダミーアレイＵＤＣ，ＬＤＣは、全
てエンハンスメント型に形成されたＭＯＳＦＥＴ列によ
り構成され、そのゲート端子には電源電圧Ｖｃｃが供給
されることによって定常的にオン状態にされるものであ
る。すなわち、上記センスアンプＳＡは、読出し電流源
を持ち、共通データ線ＣＤ及びデータ線を介して選択さ
れた直列記憶用ＭＯＳＦＥＴＱｍ列の電流値と上記ダミ
ーアレイＵＤＣ，ＬＤＣに流れる電流と比較してセンス
することによって、その読み出し動作が行われる。さら
に、この実施例では、特に制限されないが、上記ダミー
アレイＵＤＣ，ＬＤＣのデータ線に、上記直列形態のダ
ミーＭＯＳＦＥＴＱｒ，Ｑｒ，……からなるメモリ素子
列と同一のダミーアレイＤＤＣが接続され、そのゲート
端子には、バイアス回路ＶＧＭ２から供給される制御電
圧Ｖｇ２が印加されることによって定常的にオン状態に
されるようになっている。
【００１５】 次に、この実施例における縦型ＲＯＭの
アドレス選択動作を説明する。 ロウデコーダＸＤＣＲ
は、その選択レベルをロウレベルとし、非選択レベルを
ハイレベルとする。すなわち、１０２４本のワード線に
対して選択された１つのワード線をロウレベルに、他の
１０２３本のワード線をハイレベルにする。これによっ
て、選択されたワード線に結合される記憶用ＭＯＳＦＥ
ＴＱｍがディプレッション型なら記憶用ＭＯＳＦＥＴＱ
ｍに流れる電流と、直列形態のＭＯＳＦＥＴＱｒ列に流
れる電流とが足された電流が流れることになり、エンハ
ンスメント型なら定常電流を流す直列形態のＭＯＳＦＥ
ＴＱｒ列だけの電流が流れることになる。そして、上記
４つの直列回路のうち、１つが選ばれてデータ線Ｄ０な
いしＤ１０２３に結合される。カラムデコーダＹＤＣＲ
は、上記１０２４本のデータ線Ｄ０ないしＤ１０２３の
うち１つのデータ線を選択して共通データ線ＣＤに結合
させる。これによって、１つの記憶用ＭＯＳＦＥＴの記
憶情報の読み出しが行われる。
アドレス選択動作を説明する。 ロウデコーダＸＤＣＲ
は、その選択レベルをロウレベルとし、非選択レベルを
ハイレベルとする。すなわち、１０２４本のワード線に
対して選択された１つのワード線をロウレベルに、他の
１０２３本のワード線をハイレベルにする。これによっ
て、選択されたワード線に結合される記憶用ＭＯＳＦＥ
ＴＱｍがディプレッション型なら記憶用ＭＯＳＦＥＴＱ
ｍに流れる電流と、直列形態のＭＯＳＦＥＴＱｒ列に流
れる電流とが足された電流が流れることになり、エンハ
ンスメント型なら定常電流を流す直列形態のＭＯＳＦＥ
ＴＱｒ列だけの電流が流れることになる。そして、上記
４つの直列回路のうち、１つが選ばれてデータ線Ｄ０な
いしＤ１０２３に結合される。カラムデコーダＹＤＣＲ
は、上記１０２４本のデータ線Ｄ０ないしＤ１０２３の
うち１つのデータ線を選択して共通データ線ＣＤに結合
させる。これによって、１つの記憶用ＭＯＳＦＥＴの記
憶情報の読み出しが行われる。
【００１６】なお、上記実施例では、各データ線Ｄ０，
Ｄ１，……にそれぞれ直列形態のダミーＭＯＳＦＥＴＱ
ｒ列を接続しているが、各データ線Ｄ０，Ｄ１，……に
ダミーＭＯＳＦＥＴは１個とすることも可能である。た
だし、実施例のように複数のＭＯＳＦＥＴＱｒを直列形
態で接続させた場合には、メモリアレイ部の記憶用ＭＯ
ＳＦＥＴＱｍ列に流れる電流がプロセスバラツキで変動
したときにダミーＭＯＳＦＥＴＱｒ列に流れる電流も同
じように変動するため、センスアンプによるセンス動作
が安定するという利点がある。また、実施例では、各デ
ータ線に一対のダミーＭＯＳＦＥＴＱｒ列を接続してい
るが、図２に示すように片側のダミーＭＯＳＦＥＴＱｒ
列のみとすることもできる。このようにすればスイッチ
ＭＯＳＦＥＴＱ１６〜Ｑ２０および選択用のゲートＧ
５，Ｇ６を省略もしくは簡略化することができる。
Ｄ１，……にそれぞれ直列形態のダミーＭＯＳＦＥＴＱ
ｒ列を接続しているが、各データ線Ｄ０，Ｄ１，……に
ダミーＭＯＳＦＥＴは１個とすることも可能である。た
だし、実施例のように複数のＭＯＳＦＥＴＱｒを直列形
態で接続させた場合には、メモリアレイ部の記憶用ＭＯ
ＳＦＥＴＱｍ列に流れる電流がプロセスバラツキで変動
したときにダミーＭＯＳＦＥＴＱｒ列に流れる電流も同
じように変動するため、センスアンプによるセンス動作
が安定するという利点がある。また、実施例では、各デ
ータ線に一対のダミーＭＯＳＦＥＴＱｒ列を接続してい
るが、図２に示すように片側のダミーＭＯＳＦＥＴＱｒ
列のみとすることもできる。このようにすればスイッチ
ＭＯＳＦＥＴＱ１６〜Ｑ２０および選択用のゲートＧ
５，Ｇ６を省略もしくは簡略化することができる。
【００１７】さらに、上記実施例ではセンスアンプＳＡ
に、上記メモリアレイ部と同様な記憶回路からなるダミ
ーアレイＵＤＣ，ＬＤＣおよびＤＤＣを接続している
が、ダミーアレイＵＤＣ，ＬＤＣは省略することができ
る。この場合、選択された記憶用ＭＯＳＦＥＴがオフの
とき共通データ線ＣＤと参照側（ダミーアレイ側）のデ
ータ線に同一の大きさの電流が流れ、センスアンプＳＡ
によるセンスが困難になるおそれがあるが、その場合に
は、例えばセンスアンプＳＡ内の素子の定数を非対称に
設定することにより、センスできるようにすればよい。
に、上記メモリアレイ部と同様な記憶回路からなるダミ
ーアレイＵＤＣ，ＬＤＣおよびＤＤＣを接続している
が、ダミーアレイＵＤＣ，ＬＤＣは省略することができ
る。この場合、選択された記憶用ＭＯＳＦＥＴがオフの
とき共通データ線ＣＤと参照側（ダミーアレイ側）のデ
ータ線に同一の大きさの電流が流れ、センスアンプＳＡ
によるセンスが困難になるおそれがあるが、その場合に
は、例えばセンスアンプＳＡ内の素子の定数を非対称に
設定することにより、センスできるようにすればよい。
【００１８】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 選択されたメモリアレイ内のＭＯＳＦＥＴがエンハン
スメント型かディプレッション型かにかかわらず定常電
流を流すダミーＭＯＳＦＥＴがデータ線に接続されてい
るため、共通データ線には常時電流が流れることにより
共通データ線のハイインピーダンス状態はなくなり、他
のデータ線の干渉や電源からのノイズ等の影響を受けに
くくセンスアンプが安定に動作するようになるという効
果が得られる。 他のデータ線の干渉や電源からのノイズ等の影響を防
止するための何らかの回路を形成することなくセンスア
ンプの安定に動作するため、センスアンプを簡略化する
ことができ、全体として動作速度を速くすることができ
る。
記の通りである。すなわち、 選択されたメモリアレイ内のＭＯＳＦＥＴがエンハン
スメント型かディプレッション型かにかかわらず定常電
流を流すダミーＭＯＳＦＥＴがデータ線に接続されてい
るため、共通データ線には常時電流が流れることにより
共通データ線のハイインピーダンス状態はなくなり、他
のデータ線の干渉や電源からのノイズ等の影響を受けに
くくセンスアンプが安定に動作するようになるという効
果が得られる。 他のデータ線の干渉や電源からのノイズ等の影響を防
止するための何らかの回路を形成することなくセンスア
ンプの安定に動作するため、センスアンプを簡略化する
ことができ、全体として動作速度を速くすることができ
る。
【００１９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、１
つのデータ線に接続されるべき定常電流を流す直列形態
のＭＯＳＦＥＴＱｒは、種々の変形例を採ることができ
る。例えば、直列形態のＭＯＳＦＥＴを拡散層による抵
抗により形成するもの、あるいは、ディプレッション型
やエンハンスメント型のＭＯＳＦＥＴにより行うもので
あっても良い。以上の説明では主として本発明者によっ
てなされた発明をその背景となった利用分野である縦型
ＲＯＭに適用したものについて説明したがこの発明は、
読出し回路が電流センス方式であってデータ線が読出し
時にハイインピーダンスにされる半導体記憶装置に広く
利用できる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、１
つのデータ線に接続されるべき定常電流を流す直列形態
のＭＯＳＦＥＴＱｒは、種々の変形例を採ることができ
る。例えば、直列形態のＭＯＳＦＥＴを拡散層による抵
抗により形成するもの、あるいは、ディプレッション型
やエンハンスメント型のＭＯＳＦＥＴにより行うもので
あっても良い。以上の説明では主として本発明者によっ
てなされた発明をその背景となった利用分野である縦型
ＲＯＭに適用したものについて説明したがこの発明は、
読出し回路が電流センス方式であってデータ線が読出し
時にハイインピーダンスにされる半導体記憶装置に広く
利用できる。
【００２０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、縦型ＲＯＭにおいて記憶用
ＭＯＳＦＥＴが記憶情報に従ってディプレッション型か
エンハンスメント型のいずれに形成されている場合にお
いても、選択状態でデータ線がハイインピーダンス状態
にならないようにすることができ、これによって読み出
し動作を安定化し、データの誤読み出しを防止すること
ができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、縦型ＲＯＭにおいて記憶用
ＭＯＳＦＥＴが記憶情報に従ってディプレッション型か
エンハンスメント型のいずれに形成されている場合にお
いても、選択状態でデータ線がハイインピーダンス状態
にならないようにすることができ、これによって読み出
し動作を安定化し、データの誤読み出しを防止すること
ができる。
【図１】この発明を縦型ＲＯＭに適用した場合の一実施
例を示す回路図である。
例を示す回路図である。
【図２】この発明の第２の実施例を示す回路図である。
ＵＭ 上側メモリアレイ ＬＭ 下側メモリアレイ ＹＤＣＲ カラムデコーダ ＸＤＣＲ ローデコーダ ＳＡ センスアンプ ＣＤ 共通データ線 Ｑｍ 記憶用ＭＯＳＦＥＴ Ｑｒ ダミーＭＯＳＦＥＴ Ｇ１〜Ｇ６ プリデコーダを構成するアンドゲート回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−87698（ＪＰ，Ａ) 特開 昭63−175296（ＪＰ，Ａ) 特開 昭63−225998（ＪＰ，Ａ) 特開 平５−48040（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8246 G11C 17/18 H01L 27/112
Claims (4)
- 【請求項１】 記憶情報に従ってディプレッション型ま
たはエンハンスメント型に形成された複数の記憶用ＭＯ
ＳＦＥＴからなるメモリアレイ部を備えた半導体記憶装
置であって、上記メモリアレイ部に接続されているデー
タ線（ビット線又はディジット線）には少なくともデー
タ読出し時に定常電流を流す電流回路が接続されてなる
ことを特徴とする半導体記憶装置。 - 【請求項２】 上記メモリアレイ部は、そのゲート端子
がそれぞれワード線に結合された直列形態の複数の記憶
用ＭＯＳＦＥＴからなることを特徴とする請求項１記載
の半導体記憶装置。 - 【請求項３】 上記電流回路は、上記メモリアレイ部を
構成する記憶用ＭＯＳＦＥＴ列と同様のＭＯＳＦＥＴ列
からなるダミーアレイであることを特徴とする請求項２
記載の半導体記憶装置。 - 【請求項４】 上記電流回路は、データ読出し時に上記
記憶用ＭＯＳＦＥＴ列に流される電流よりも小さな定常
電流を流すように構成されていることを特徴とする請求
項２又は３記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32684791A JP3084582B2 (ja) | 1991-11-14 | 1991-11-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32684791A JP3084582B2 (ja) | 1991-11-14 | 1991-11-14 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05136375A JPH05136375A (ja) | 1993-06-01 |
| JP3084582B2 true JP3084582B2 (ja) | 2000-09-04 |
Family
ID=18192383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32684791A Expired - Lifetime JP3084582B2 (ja) | 1991-11-14 | 1991-11-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3084582B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6646103B2 (ja) | 2018-05-30 | 2020-02-14 | ウィンボンド エレクトロニクス コーポレーション | 半導体装置 |
-
1991
- 1991-11-14 JP JP32684791A patent/JP3084582B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05136375A (ja) | 1993-06-01 |
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