KR940000892B1 - 다미나믹 ram용 메모리셀회로 - Google Patents

Abstract

내용 없음.

Description

다이나믹 RAM용 메모리셀회로

제1도는 본 발명의 한실시예에 의한 DRAM의 메모리셀의 회로도.

제2도는 제1도의 메모리셀이 적용되는 DRAM의 블록도.

제3a도 및 제3b도는 제1도에 도시한 메모리셀에 데이타의 기록동작을 설명하기 위한 타임챠트.

제4a도 및 제4b도는 제1도에 도시한 메모리셀로부터 데이타를 읽은 동작을 설명하기위한 타임챠트.

제5도는 각 출력 데이타의 판독시의 메모리셀의 상태를 나타낸 도표.

제6도는 본 발명의 다른 실시예에 의한 DRAM셀의 회로도.

제7도는 제6도의 메모리셀이 적용되는 DRAM의 블록도.

제8도는 제6도의 메모리셀의 상태와 입출력 데이타와의 대응을 나타낸 도표.

제9a도 및 제9b도는 제6도의 메모리셀의 기록동작을 설명하기 위한 타임챠트.

제10a도 및 제l0b도는 제6도의 메모리셀의 읽기 동작을 설명하기 위한 타임챠트.

제11도는 본 발명의 한 실시예를 나타낸 DRAM의 메모리셀의 단면도.

제12a도 내지 제12g도는 제11도에 도시한 메모리셀의 제조공정을 나타낸 단면도.

제13도는 종래의 DRAM을 나타낸 블록도.

제14도는 종래의 DRAM의 메모리셀을 나타낸 회로도.

* 도면의 주요부분에 대한 부호의 설명

1,2,11,12 : 트랜지스터 3,4,13,14 : 커패시터

본 발명은, 일반적으로 다이나믹 RAM용 메모리셀 회로에 관한 것으로, 특히, 그중에 2개의 용량수단을 가지는 다이나믹 RAM용 메모리셀 회로에 관한 것이다. 제13도는 일반적으로 알려진, 종래의 DRAM을 표시하는 블록도이다. 제13도에 의하면 상기의 DRAM은, 데이타 신호를 저장하기위한 메모리셀을 구비한 메모리어레이(51)와, 메모리셀을 선택하기위한 어드레스 신호가 부여되는 로우(row)어드레스 버퍼(52) 및 컬럼 (column)어드레스버퍼(53)와, 어드레스 신호를 디코드하는 로우 디코더(54) 및 컬럼 디코더(55)와, 메모리어레이(51)에 접속되어, 메모리셀에 저장된 신호를 증폭하는 센스앰프(56)와, 센스 앰프(56)에 접속되어, 외부와 데이타의 입출력을 행하기위한 입출력 회로(57)와, 클럭 신호, 칩 선택신호, 판독 기록 제어 신호등의 외부로부터의 신호에 응답하여 DRAM을 제어하는 제어회로(58)을 포함한다. 제14도는, 종래의 DRAM의 메모리셀을 표시하는 회로도이다. 제14도에 의하면, 이 메모리셀은, 트랜지스터(60)와, 커패시터(61)를 포함한다. 트랜지스터(60)의 게이트 전극은 워드선(WL)에 접속되고, 한편 전극은 비트선(BL)에 접속되어 있다. 또, 트랜지스터(60)의 다른쪽 전극에는, 커패시터(61)가 접속되어 있다.

다음에, 제12도 및 제13도를 참조하여, 종래의 DRAM의 기록·판독 동작을 설명한다. 우선, 외부에서 메모리셀 선택을 위한 어드레스 신호가 로우 어드레스 버퍼(52 ) 및 컬럼 어드레스 버퍼(53)에 부여된다.

다음에, 로우 어드레스 버퍼(52) 및 컬럼 어드레스 버퍼(53)에 부여된 어드레스 신호가 각각 로우 디코더(54) 및 컬럼 디코더(55)에 의하여 디코드된다. 그 디코더에 의하여, 워드선 및 비트선이 지정되어 메모리셀이 선택된다. 기록 동작에 있어서, 외부에서 부여된 입력 데이타가 입출력회로(57)를 통하여 선택된 메모리셀에 기록된다.

즉, 트랜지스터(60)가 워드선(WL)의 신호에 응답하여 ON하고, 지정된 비트선의 전하(電荷)가 커패시터(61)에 스토어 되는 것에 의하여 행하여진다. 한편, 판독 동작에서는, 우선, 기록과 같이 외부에서 부여된 어드레스 신호에 응답하여, 워드선이 지정되어, 데이타가 저장된 메모리셀이 선택된다.

다음에, 트랜지스터(60)가 워드선(WL)의 신호에 응답하여 ON하고, 커패시터( 61)에 스토어된 전하가 비트선(BL)에 부여된다. 비트선(BL)의 전위 변화가 센스엠프 (56)에 의하여 증폭된다. 그후, 입출력회로(57)를 통하여 출력데이타로서 판독된다. 제13도에 표시된 종래의 다이나믹 RAM에서는, 전술한 것과 같이 메모리셀이 1조의 트랜지스터와 커패시터에 의하여 구성되어 있기 때문에, 처리 할 수 있는 데이타는 H레벨, L레벨의 2종류 밖에 없고, 소위 2진법(2進法)에 의한 데이타 처리밖에 않되었다.

거기에서, 하나의 메모리셀중에, 3이상의 레벨의 전하를 스토어하는 방법이 고안되어 있다. 즉, 하나의 메모리셀에 기록하는 전압을 3이상으로 제어하여 기록하는 것에 의하여, 하나의 커패시터에 3이상의 전하 즉 3이상의 데이타가 스토어된다. 이것에 의하여, DRAM중에 1종의 트랜지스터와 커패시터에 의하여 구성된 커패시터을 설치하는 것에 의하여, 다진수(多進數) 처리가 행하여 진다.

이들은, 예를들면, 1988년에 개최된 IEEE 1988 CUSTOM INTEGRATED CIRCUITS CONFERENCE의 P 4·4·1∼4·4·4에 표시되어 있다. 그러나, 이 방법에서는, 하나의 커패시터에 3이상의 레벨의 데이타를 기록하는 것이 매우 곤란하여, 또, 예를들어 가능하다고 하여도, 데이타를 기록하기 위하여는 3이상의 전압레벨에 신호전압을 분할하는 회로가 새로히 필요하여, 회로가 복잡화하는 문제가 있다.

본 발명은, 상기와 같은 문제점을 해결하기 위하여 이루어진 것으로, 하나의 메모리셀중에 3이상의 데이타를 용이하게 저장하는것이 가능한 다이나믹 RAM용 메모리셀 회로를 제공하는 것을 목적으로 한다.

본 발명의 다이나믹 RAM용 메모리셀 회로는, 제1 및 제2의 워드선과, 비트선과, 데이타신호를 저장하기 위한 제1 및 제2의 용량수단과, 비트선과 제1의 용량수단과의 사이에 접속되어 제1의 워드선의 신호에 응답하여 동작하는 제1의 스위칭 수단과, 비트선과 제2의 용량수단과의 사이에 제1의 스위칭수단을 사이에 두고 접속되고, 제2의 워드선의 신호에 응답하여 동작하는 제2의 스위칭 수단과를 포함한다. 본 발명을 첨부도면에 의거 상세히 기술하여 보면 다음과 같다. 제1도는, 본 발명의 한 실시예를 표시한DRAM의 메모리셀의 회로도이다. 제1도에 의하면, 이 메모리셀은, 트랜지스터(1, 2)와 커패시터(3,4)를 포함한다. 이 트랜지스터(1)의 한쪽 전극은 비트선(BL)에 접속되고, 게이트전극은 워드선(WL)에 접속되어 있다. 트랜지스터(2)의 게이트 전극은 워드선(WL)에 접속되고, 한쪽 전극은 트랜지스터(1)에 접속된다. 또, 커패시터(3) 및 (4)는 각각 트랜지스터(1), (2)의 다른쪽 전극에 접속되어 있다. 트랜지스터(1)의 임계 전압(V_a)과 트랜지스터(2)의 임계 전압(V_b)은 다음식(1)의 관계에 있다.

0＜V_a＜V_b＜5[V]…………………………………………………………(1)

제2도는, 제1도에 표시한 메모리셀이 적용되는 DRAM의 한 예를 표시하는 블록도이다.

제2도에 의하면, DRAM은, 데이타신호를 스토어하기 위한 메모리셀을 구비한 메모리 어레이(6)와, 메모리셀을 선택하기위한 어드레스 신호가 부여되는 로우 어드레스 버퍼(52) 및 컬럼 어드레스 버퍼(53)와, 어드레스 신호를 디코드하는 로우 디코더( 54) 및 컬럼 디코더(55)와, 로우 디코더(54)에 의하여 디코드된 신호에 응답하여 워드선의 전압을 제어하기 위한 워드선 전압 제어 회로(5)와, 메모리 어레이(6)에 접속되어, 메모리셀에 스토어된 신호를 증폭하는 센스앰프(56)와, 센스앰프(56)에 접속되어 외부와 데이타의 입출력을 행하기 위한 입출력 회로(57)와, 클럭 신호, 칩 선택신호, 판독·기록 제어 신호등의 외부로부터의 신호에 응답하여 DRAM을 제어하는 제어 회로(58)를 포함한다.

제3a도 및 제3b도는, 제1도에 표시한 메모리셀에 데이타의 기록동작을 설명하기위한 타임 챠트로서 제1도, 제2도, 제3a도 및 제3b도를 참조하여, 기록동작에 관하여 설명하면 다음과 같다. 외부에서 부여된 어드레스 신호에 대응하여 메모리셀이 지정되고, 이 기록 동작에는 선택 가능한 2개의 기록 처리가 준비되어 있다. 입력 데이타에 의거하여 2개의 기록 처리중의 하나가 선택된다.

즉, 입력 데이타에 응답하여, +2,0,-2의 입력데이타를 처리하는 제1의 그룹과, +1,-1의 입력 데이타를 처리하는 제2의 그룹이 선택된다.

이들의 그룹마다 다른 기록 처리가 행하여진다. 기록하여야할 데이타가 +2,0,-2의 경우 즉 제1의 그룹처리에 있어서는, 제3a도에 표시하는 기록 동작에 의하여 데이타가 다음과 같이 저장된다. 우선, 제1사이클에 있어서, 제2도에 표시한 워드선 전압 제어회로(6)는, 신호(RAS)의 올라감에 응답하여, 워드선(WL)의 전압(V_ROM)을 다음의 부등식(不等式)(1)에 의하여 규정된 레벨로 제어한다.

V_a＜V_b＜V_ROM………………………………………………………………(2)

이 경우에는, 트랜지스터(1) 및 트랜지스터(2)가 다같이 ON이되고, 커패시터( 3) 및 커패시터(4)의 쌍방에 동일한 전하(H) 또는 (L)가 충전된다. 제2사이클에 있어서, 다시 신호(RAS) 및 신호(CAS)가 내려가고, 워드선(WL)의 전압(V_ROM)이, 다음의 부등식(2)에 의하여 규정되는 레벨로 제어된다.

V_a＜V_ROM＜V_b………………………………………………………………(3)

이 경우에는, 트랜지스터(1)만 ON되고, 커패시터(3)에만 전하(H) 또는 (L)이 충전된다. 각 디코더에 관하여 기록 동작을 설명한다. 입력 데이타가 +2의 경우에는, 제1사이클에 있어서, 신호(CAS)의 내려감에 응답하여, 비트선(BL)이 H레벨로 가져가게 된다. 그 결과, 커패시터(3) 및 커패시터(4)의 쌍방에 H레벨의 전하가 충전된다.

제2사이클에 있어서, 신호(CAS)의 내려감에 응답하여 비트선(BL)이 H레벨로 가지고 간다. 이 경우, 전술한 것과 같이, 트랜지스터(1)만이 ON이 되어 있으므로 커패시터(3)만 H레벨의 전하가 충전된다.

이와같이 입력 데이타가 +2의 경우에는, 커패시터(3) 및 커패시터(4)의 쌍방에 H레벨의 전하가 충전된다. 입력 데이타가 0인 경우에는, 제1사이클에 있어서, 신호(CA S)의 내려감에 응답하여, 비트선(BL)이 H레벨 또는 L레벨로 가져가게 된다.

이 결과, 커패시터(3) 및 커패시터(4)의 쌍방에 H레벨 혹은 L레벨의 전하가 충전된다. 제2사이클에 있어서, 신호(CAS)의 내려감에 응답하여 비트선(BL)은, 제1사이클에서 H레벨이 충전되어 있는 경우에는 H레벨로 가져가게 된다. 이것에 의하여 커패시터(3)에 L레벨의 전하가 충전된다. 제1사이클에 있어서 L레벨이 충전되어 있는 경우에는, 비트선(BL)이 H레벨로 가져가게 된다.

이 결과, 커패시터(3)에 H레벨의 전하가 충전된다. 이와같이 입력 데이타가 0의 경우에는, 커패시터(3)및 커패시터(4)에는 상호 다른 레벨의 전하가 충전된다. 입력 데이타가 -2의 경우에는 +2의 경우와 반대로, 제1사이클 및 제2사이클의 양쪽에 있어서 비트선(BL)이 L레벨로 가져가게 된다.

이 결과, 커패시터(3) 및 커패시터(4)에 L레벨의 전하가 충전된다.

한편 기록하여야 할 데이타가 +1, -1의 경우 즉 제2그룹처리에 있어서는 제3b도에 표시하는 기록동작에 의하여 데이타가 저장된다. 우선, 제1사이클에서는, 신호(R AS)의 내려감에 응답하여, 워드선(WL)의 전압(V_ROM)이, 다음의 부등식 (4)에 의하여 규정되는 범위내에서 제어된다.

V_a＜V_ROM＜V_b…………………………………………………………(3)

이어서, 신호(CAS)가 내려가게 되면 트랜지스터(1)만이 ON되고, 커패시터(3)만 H 또는 L레벨의 전하가 충전된다. 제2사이클에서는, 다시 신호(RAS) 및 신호(CA S)가 내려가고, 워드선(WL)의 전압(V_ROM)이, 다음의 부등식 (3)에 의하여 규정되는 레벨에 제어된다.

V＜_ROM＜V_b……………………………………………………………………(3)

이 경우에도, 제1사이클과 마찬가지로, 트랜지스터(1)만이 ON이 된다.

이 결과, 커패시터(3)에 제1사이클과 같은 레벨(H 또는 L레벨)의 전하가 충전된다.

각 입력 데이타 별로 기록 동작을 설명한다. 입력 데이타가 +1의 경우에는, 제1사이클에 있어서, 신호(RAS)의 내려감에 응답하여, 비트선(BL)이 H레벨로 가져가게 되고 이 경우 트랜지스터(1)만이 ON되고 있으므로, 커패시터(3)에만 H레벨의 전하가 충전된다. 제2사이클에 있어서도, 신호(RAS)의 내려감에 응답하여 비트선(BL)이 H레벨로 가져가게 되어, 커패시터(3)에만 H레벨의 전하가 충전된다. 입력 데이타가 -1인 경우에는, 제1사이클에 있어서, 신호(CAS)의 내려감에 응답하여, 비트선(BL)이 L레벨로 가지고 간다.

이 결과, 커패시터(3)에만 L레벨의 전하가 충전된다. 제2사이클에 있어서도, 신호(CAS)에 내려감에 응답하여 비트선(BL)이 L레벨로 가져가게 되어 커패시터(3)에만 L레벨의 전하가 충전된다.

이와 같이, 입력 데이타가 +1, -1의 경우에는 커패시터(3)에만 데이타가 저장된다.

상기와 같이, +2, +1,0, -1, -2의 데이타가 제1도에 도시한 메모리셀에 저장된다.

또 한편, 각 데이타가 제1 또는 제2의 그룹의 어느것인가의 기록 처리에 의하여 기록되었는가를 표시하는 기록플래그가 별도로 준비된 메모리 영역(도시하지 않음)에 저장된다. 기록 동작에 있어서 저장된 기록 플래그에 의거하여, 읽기 동작이 행하여진다.

제4a도는, 출력데이타가 +2,0, -2의 경우(즉 제1의 그룹처리)의 읽기 동작을 설명하기위한 타임챠트이다. 제4b도는, 출력 데이타가, +1, -1의 경우(즉 제2의 그룹처리)의 읽기 동작을 설명하기위한 타임챠트이다.

제1도, 제2도, 제4a도 및 제4b도를 참조하여, 아래에 판독 동작에 관하여 설명한다.

우선, 제4a도를 참조하여, 출력 데이타가 +2,0, -2의 경우, 즉 기록 플래그가 제1의 그룹처리를 표시하는 경우의 판독 동작을 설명한다. 외부에서 부여된 어드레스 신호에 응답하여 메모리셀이 지정되고, 외부에서 판독 제어 신호(RAS,CAS)가 부여된다.

신호(RAS)의 내려감에 응답하여, 워드선(WL)의 전압(V_ROM)이, 다음의 부등식 (2)에 의하여, 규정되는 레벨에 제어된다.

V_a＜V_b＜V_ROM……………………………………………………………(2)

이 경우, 트랜지스터(1) 및 트랜지스터(2)가 다 같이 ON이 된다.

그 결과, 커패시터(3) 및 커패시터(4)에 충전되어 있는 전하가 비트선(BL)에 부여된다. 신호(CAS)의 내려감에 응답하여, 비트선(BL)의 전압이 판독된다. 출력데이타가 +2의 경우에는, 제4a도의 (a)에 표시하는 것과 같이 비트선(BL)의 전압이 V₅가 된다. 출력 데이타가 0의 경우에는, 제4a도의 (c), (d)에 표시하는 것과 같이 비트선(B L)의 전압이 V₃이 된다. 출력 데이타가 -2의 경우에는, (f)에 표시하는 것과 같이 비트선(BL)의 전압이 V₁이 된다.

다음에, 제4b도를 참조하여, 출력 데이타가 +1, -1의 경우 즉 기록 플래그가 제2의 그룹 처리를 표시하는 경우의 판독 동작을 설명한다. 외부에서 부여된 어드레스 신호에 응답하여 메모리셀이 지정된다.

그리고, 외부에서 판독 제어신호(RAS,CAS)가 부여된다. 신호(RAS)의 내려감에 응답하여, 메모리셀이 지정된다. 그리고, 외부에서 판독 제어신호(RAS,CAS)가 부여된다. 신호(RAS)의 내라감에 응답하여, 워드선(WL)의 전압(V_ROW)이, 다음의 부등식(3)에 의하여 규정되는 범위내에서 제어된다.

V_a＜V_ROW＜V…………………………………………………………(3)

이 경우, 트랜지스터(1)만이 ON된다. 트랜지스터(1)가 ON이 된 것에 의거하여 커패시터(3)에 충전되어 있는 전하가 비트선(BL)에 부여된다. 신호(CAS)의 내려감에 응답하여, 비트선(BL)의 전압이 읽혀진다. 출력 데이타가 +1의 경우에는, 제4b도의 (b)에 표시하는 것과 같이 비트선(BL)의 전압이 V₄가 된다. 출력 데이타가 -1의 경우에는, 제4b도의 (e)에 표시하는 것과 같이 비트선(BL)의 전압이 V₂가 된다.

이와 같이 출력 데이타가 +1, -1의 경우에는, 커패시터(3)에 충전되어 있는 전하만이 읽혀진다.

제5도는 각, 출력 데이타의 읽기시의 메모리셀의 상태를 표시하는 표이다.

제5도를 참조하여, 출력 데이타가 +2,0, -2의 경우, 즉 제1의 그룹 처리에 있어서는, 워드선(WL)의 전압(V_ROW)이 트랜지스터(1)의 임계(threshold) 전압(V_a) 및 트랜지스터(2)의 임계 전압(V_b)보다 높게 되도록 제어되므로, 커패시터(3) 및 커패시터( 4)의 쌍방에 충전되어 있는 전하가 읽혀진다.

한편, 데이타가 +1, -1인 경우 즉 제2의 그룹 처리에 있어서는, 워드선(WL)의 전압(V_ROW)이, 트랜지스터(1)의 임계 전압(V_a)보다 높고, 아울러, 트랜지스터(2)의 임계 전안(V_b)보다 낮게 되도록 제어되므로, 트랜진스터(1)만이 ON이 되고, 커패시터(3 )에 충전되어 있는 전하만이 읽혀진다.

이와 같이, 출력 데이타가 +1,-1인 경우에는, 커패시터(4)에 충전되어 있는 전하는 읽혀지지 않으므로, 커패시터(4)에 충전되어 있는 전하가 H 또는 L의 어느 것이어도 출력 데이타에 영향을 끼치지 않는다.

이상과 같이하여, 본 실시예에서는, 다이나믹 RAM의 메모리셀의 5종류의 데이타를 기록하고 판독 할수가 있으므로, 종래 2진법으로 처리되어 있던 모든 데이타가 5진법 또는 4진법으로 처리하는 것이 가능하게 된다.

이것에 의하여, 데이타 처리 능력이 비약적으로 향상한다.

또한, 본 실시예에서는, 하나의 셀내를 2조의 트랜지스터 및 커패시터로서 구성하도록 하였으나, 하나의 셀내를 각각 3상의 트랜지스터와 커패시터로서 구성하여도 좋다.

이와 같이 한 경우에는, 다시금, 다진수를 실현하는 것이 가능하게 된다.

또, 제1커패시터와 제2커패시터의 용량을 바꾸어서, 다진수를 실현하는 것도 가능하다.

더욱, 본 실시예에 있어서는, 트랜지스터(1)의 임계 전압(V_a)과 트랜지스터(2)의 임계 전압(V_b)과의 관계 (0＜V_a＜V_b＜5＜[V])를 실현하는 수단으로서 2개의 방법이 있다.

하나는, 트랜지스터(2)의 채널 영역에의 불순물 주입량을 조정하여 임계 전압( V_b)을 높게 하는 방법이 있다.

또하나는, 트랜지스터의 쇼트채널 효과를 이용하여, 트랜지스터(1)의 게이트 길이를 트랜지스터(2)의 게이트 길이보다 짧게하는 것에 의하여 트랜지스터(1)의 임계 전압(V_a)을 낮게 하는 방법이다.

제6도는, 본 발명의 다른 실시예를 표시한 DRAM의 메모리셀의 회로도이다.

제6도에 의하면 이 메모러셀은, 트랜지스터(11), (12)와, 커패시터(13), (14)를 포함한다. 이 트랜지스터(11)의 한쪽 전극은 비트선(BL)에 접속되어, 게이트 전극은 워드선(WL1)에 접속되어 있다. 트랜지스터(12)의 게이트 전극은 워드선(WL2)에 접속되고 한쪽 전극은 트랜지스터(11)에 접속된다.

또, 커패시터(13) 및 (14)는 각각 트랜지스터(11), (12)의 다른쪽 전극에 접속되어 있다.

제7도는, 제1도에 표시한 메모리셀이 적용되는 DRAM의 한 예를 표시하는 블록도이다.

제7도에 의하면 DRAM은, 데이타 신호를 저장하기 위한 메모리셀을 구비한 메모리어레이(6)와, 메모리셀을 선택하기 위한 어드레스 신호가 부여되는 로우 어드레스 버퍼(52) 및 컬럼 어드레스 버퍼(53)와, 어드레스 신호를 디코드하는 로우 디코더(54 ) 및 컬럼 더코더(55)와, 로우 디코더(54)에 의하여 디코드된 신호를 다시금 2개의 워드선 신호에 분할하는 분할 제어회로(15)와, 메모리어레이(6)에 접속되어, 메모리셀에 스토어된 신호를 증폭하는 센스앰프(56)와, 센스앰프(56)에 접속되어 외부와 데이타의 입출력을 행하기 위한 입출력 회로(57)와, 클럭신호, 칩 선택신호, 판독·기록 제어신호등의 외부로부터의 신호에 응답하여 DRAM을 제어하는 제어회로(58)를 포함한다.

제8도는, 제1도에 표시한 메모리셀의 상태와 입출력 베이타와의 대응을 표시하는 표이다.

이 도중, (a) 내지 (f)는, 입출력되는 데이타의 각 경우를 표시한다.

제9a도는, 제8도에 표시한 (a), (c), (d), (f)의 각각의 데이타의 기록 동작을 설명하기 위한 타임챠트이다.

제9b도는 제8도에 표시한 (b), (e)의 각각의 데이타의 기록 동작을 설명하기 위한 타임챠트이다.

다음에 제8도, 제9a도, 제9b도를 참조하여 본 발명의 기록 동작에 관하여 설명한다.

우선, 제9a도를 참조하여, 기록하여야 할 데이타가 2,0, -2의 경우(제8도의 (a), (c), (d), (f)에 상당)에는, 신호 RAS1, RAS2가 동시에 내려가고, 어드레스(X₁)에 대응하는 워드선(WL1), 워드선(W12)이 동시에 선택된다.

이어서, CAS가 올라가서 어드레스(y₀)의 비트선(BL)이 선택된다.

이것에 의하여, 커패시터(13), (14)에는 같은 데이타(H 또는 L)가 기록된다.

이어서, 신호(RAS1)가 재차 내려가서, 어드레스(X₁)의 워드선(WL1)이 선택되고, 신호(CAS)가 내려가서 어드레스(y₀)의 비트선(BL)이 선택되고, 커패시터(H 또는 L)가 기록된다.

이때, 커패시터(14)에 대하여 독립된 데이타를 기록할 수가 있다.

다음에, 출력 데이타가 1, -1의 경우(제8도와 (b), (e)에 상당)는, 제9b도에 표시하는 것과 같이, 신호(RAS2)는 부여되지 않고, 신호(RAS2)만에 의하여 기록된다.

즉, 커패시터(13)만 기록 동작을 행하고, 커패시터(14)에는 기록 동작은 행하여지지 않는다.

이 일련의 동작에 의하여, 2개의 커패시터(13), (14)에 H,L의 전하가 자유로히 기록된다.

이와 같이하여, 메모리셀 데이타를 기록한 후, 기록시에, 신호(RAS1, RAS2)가 부여되었는지의 여부를 기억한다.

제10a도는, 제8도에 표시한 (a), (c), (d), (f)의 각각의 출력 데이타를 읽는 동작을 설명하는 타입챠트이다.

제10b도는 제8도의 (b), (e)의 출력 데이타를 읽는 동작을 설명하는 타임차트이다.

다음에, 제10a도를 참조하여, 판독 동작을 설명한다.

우선, 기록시에, 신호(RAS1,RAS2)가 다같이 부여되어 있는 경우(제8도의 (a), (c), (d), (f)에 상당), 제10a도에 표시하는 것과 같이 판독시에도 신호(RAS1 ,RAS2)를 내려서 판독한다.

즉 출력 데이타가 (a)의 경우에는, 기록시에 커패시터(13) 및 커패시터(14)의 쌍방의 H레벨의 전하가 저장되어 있다.

이것을 신호(RAS1,RAS2)에 응답하여, 워드선(WL1), (WL2)을 올려서 비트선(BL1)의 전위를 읽는다. 이 읽기에서는, 제10a도의 (a)에 도시한 것과 같이 V₅의 전위가 판독된다. 출력 데이타가 (c), (d)의 경우에는, 기록시 커패시터(13) 및 커패시터 (14)에 H레벨 및 L레벨 또는 L레벨 및 H레벨의 전하가 저장되어 있다.

이것을 신호(RAS1.RAS2)에 응답하여, 워드선(WL1), (WL2)을 올려서 비트선(WL1)의 전위를 읽는다. 이 읽기에서는, 제10a도의 (c), (d)에 표시하는 것과 같이 V₃의 전위가 읽혀진다. 출력 데이타가 (f)의 경우에는, 기록시 커패시터(13) 및 커패시터(14)의 쌍방에 L레벨의 전하가 저장되어 있다.

이것을 신호(RAS1,RAS2)에 대응하여 워드선(WL1), (WL2)을 올려서 읽는다. 이 읽기에서는, 제10a도의 (f)에 표시하는 것과 같이 V₁의 전위가 읽혀진다. 기록시에 신호(RAS1)만 부여되어 있는 경우(제8도의 (b), (e)에 상당), 제10b도에 도시한 것과 같이, 읽기시에도 신호(RAS1)만 부여하여 읽기를 행한다. 즉, 출력 데이타가 (b)의 경우에는, 기록시에 커패시터(13)만에 H레벨의 전하가 저장되어 있다. 이것을 신호(RAS1)을 응답하여, 워드선(WL1)을 올려서 비트선(BL1)의 전위를 읽는다.

이 읽기에서는, 제10b도의 (b)에 표시하는 것과 같이 V₄의 전위가 판독된다. 출력 데이타가 (e)의 경우도, 기록시에 커패시터(13)만에 H레벨의 전하가 저장되어 있다.

이것을 신호(RAS1)에 응답하여 워드선(WL1)을 올려서 비트선의 전위 레벨을 읽는다. 이 읽기에서는, 제10도의 (e)에 도시한 것과 같이 V₂의 전위가 읽혀진다.

이상과 같이하여, 본 실시예에서는, 다이나믹 RAM의 메모리셀에 5종류의 데이타를 기록, 판독할 수가 있으므로, 종래 2진법으로 처리되어 있던 모든 데이타가 5진법 또는 4진법으로 처리하는 것이 가능하게 된다.

이것에 의하여, 데이타 처리 능력이 비약적으로 향상한다.

더욱, 본 실시예에서는, 하나의 셀내를 2조의 트랜지스터 내지 커패시터로서 구성하도록 하였으나, 하나의 셀내를 각각 3이상의 트랜지스터와 커패시터로서 구성하여도 좋다.

이와 같이 한 경우에는, 다시금, 다진법을 실현하는 것도 가능하게 된다.

제1의 커패시터와 제2커패시터의 용량을 바꾸어서, 다진수를 실현하는 것도 가능하다.

제11도는, 본 발명의 한 실시예를 표시하는 DRAM의 메모리셀의 단면 구조도이다.

제12a도 내지 제12g도는, 제11도의 DRAM의 메모리셀의 제조 공정도이다.

아래에, 제12a도 내지 제12g도를 참조하여, 제11도에 표시한 DRAM의 메모리셀의 제조 공정을 설명한다.

제12a도에 도시한 것과 같이, SI기판(101)을 LO COS(Local Oxidation of Silicon)법을 사용하여 선택적으로 산화하고, 필드 분리 산화막(102)을 형성한다. 이어서, 소정의 위치의 SI기판(101)내에 트렌치 커패시터용의 홈(130)을 형성한다.

다시금, 상기 트렌치 커패시터용의 홈(130)내의 N형 불순물층(131)을 형성한다. 이 형성 방법은, 일반적으로 이온 주입법으로 행하여진다.

다음에, 제12b도에 도시하 것과 같이, SI기판(101) 전면을 산화하여 게이트 산화막(도시하지 않음)을 형성하고, 더욱, 감압 CVD(Chemical Vaper Deposition)법에 의하여 제1폴리 실리콘막(도시하지 않음)을 데포지션 한다.

그리고, 사진제판 기술과, 드라이에칭 기술을 사용하여 소정의 패턴으로 마감하고, 트렌치 커패시터의 게이트 산화막(141)과 전극(151)을 형성한다.

다음에, 제12c도에 표시하는 것과 같이, SI기판(101)전체를 감압 CVD법에 의한 제1층간 산화막(도시하지 않음)으로 덮고, 이어서, RIE(Reactive Ion Etching)법을 사용하여 해당 산화막(160)을 전면에 에칭하면, 트렌치 커패시터부의 깊은 홈이 산화막(161)으로 메워진다.

다음에, 제12d도에 도시한 것과 같이, 재차 SI기판(101)전면을 산화하여, 제2의 게이트 산화막(도시하지 않음)을 형성하고, 이어서, 제2폴리 실리콘막(도시하지 않음)을 데포지션 한다.

그리고, 사진제판 기술과 드라이에칭 기술을 사용하여 소정의 패턴을 형성하고, 트랜스퍼 게이트(153),(154) 및 트랜스퍼 게이트의 게이트 산화막(143), (144) 및 워드선(155), (156)을 형성한다.

다시금 트랜지스터의 소스 및 드레인을 형성하기 위한 불순물 이온 주입(171)을 행한다.

이때, LDD(Lightly Doped Drain)구조의 트랜지스터를 형성하는 경우에는, 그 플로(flow)에 따르지만, 그것에 관한 설명은 생략한다.

다음에, 제12e도에 도시한 것과 같이, SI기판(101) 전체를 열처리하여 불순물 확산층(132,133,134,135)를 형성한다.

이어서, SI기판(101) 전체를 감압 CVD법에 의한 제2층간 산화막(162)으로 덮고, 소정의 위치에 제1콘택트 구멍(181)을 형성한다.

다음에, 제12f도에 도시한 것과 같이, SI기판(101) 전면에 제3폴리 실리콘막을 데포지션 하여 소정의 형상으로 패터닝하여, 스턱형 셀의 스토레이지 노드(storage node)(158)를 형성한다.

이 스토레이지 노드(158)는 상기 콘택드 구멍(181)을 사이에 두고 SI기판(10 1)내에 불순물 확산층(135)에 접속된다.

다시, SI기판(101) 전체를 열산화로서 제3의 게이트 산화막(145)을 스토레이지 노드(158)상에 형성한다.

이어서, SI기판(101) 전면을 감압 CVD법에 의한 제4도 폴리 실리콘막(도시하지 않음)으로 덮고, 이것도 소정의 패턴으로 마감스턱형 셀의 셀플레이트 전극(191)을 형성한다.

다음에, 제12g도에 도시한 것과 같이, 감압 CVD법에 의하여 제3층간 산화막(1 63)을 데포지션 하고, 소정의 위치게 제2콘택트 구멍(182)을 뚫는다.

최후로, 제11도에 도시한 것과 같이, 감압 CVD법에 의하여 제5폴리 실리콘막(도시하지 않음)을 데포지션 하고, 이것도 소정의 패턴으로 마감하여, 메모리셀의 비트선 (193)을 형성한다.

그후에는, 소자간의 배선으로 A1배선의 형성등이 있으나, 설명을 생략한다.

또한, 본 실시예에서는, 하나의 메모리셀내에 있은 2개의 커패시터를 트렌치형과 스턱형에 의하여 구성하였으나, 트렌치형끼리, 스텍형끼리라도 좋고, 폴레이너형을 조합하여도 좋다.

이상과 같이, 이 발명에 의하면, 다이나믹 RAM용 메모리셀이 가각 2이상의 트랜지스터와 커패시터에 의하여 구성되므로, 하나의 메모리셀중에 3이상의 데이타를 용이하게 저장하는 것이 가능한 다이나믹 RAM용 메모리셀 회로를 실현할 수 있다.

Claims (2)

1. 워드선 및 비트선에 접속되어, 워드선 제어수단에서 서로 전압레벨이 다른 제1 및 제2의 신호를 받는 메모리셀 회로에 있어서, 데이타 신호를 스토어하기 위한 제1 및 제2의 용량수단(3), (4)과, 상기 비트선(BL)과 상기 제1의 용량수단(3)과의 사이에 접속되어 상기 워드선(WL)의 상기 제1 및 제2의 신호에 응답하여 동작하는 제1의 스위칭 수단(1)과, 상기 비트선(BL)과 상기 제2의 용량수단(4)과의 사이에 상기 제1의 스위칭 수단(1)을 사이에 두고 접속되어, 상기 워드선(WL)의 제1의 신호만에 응답하여 동작하는 제2의 스위칭 수단(2)과를 포함하는 다이나믹 RAM용 메모리셀 회로.
2. 제1 및 제2의 워드선 및 비트선에 접속된 메모리셀에 있어서, 데이타 신호를 저장하기 위한 제1 및 제2의 용량수단(13), (14)과, 상기 비트선(BL)과 상기 제1의 용량수단(13)과의 사이에 접속되어, 상기 제1의 워드선(WL1)의 신호에 응답하여 동작하는 스위칭 수단(11)과, 상기 비트선(BL)과 상기 제2의 용량수단(14)과의 사이에 상기 제1의 스위칭 수단(11)을 사이에 두고 접속되어, 상기 제2의 워드선(WL2)의 신호에 응답하여 동작하는 제2의 스위칭 수단(12)과를 포함하는 다이나믹 RAM용 메모리셀 회로.

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