JP2599962B2 - 縦型ｒｏｍ - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、例えば大記憶容
量のマスク型ROM（リード・オンリー・メモリ）やEPROM
（イレーザブル＆プログラマブル・ROM）に利用して有
効な技術に関するものである。
量のマスク型ROM（リード・オンリー・メモリ）やEPROM
（イレーザブル＆プログラマブル・ROM）に利用して有
効な技術に関するものである。
半導体技術の進展に伴い、マスク型ROMやEPROM等の半
導体記憶装置においては、その記憶容量の増大が図られ
ている。このような大記憶容量化に適したマスク型ROM
の例として、例えば特開昭59−116993号公報がある。
導体記憶装置においては、その記憶容量の増大が図られ
ている。このような大記憶容量化に適したマスク型ROM
の例として、例えば特開昭59−116993号公報がある。
上記記憶容量の増大に伴い、素子の微細化が図られ１
つのデータ線（ビット線又はディジット線）には、多数
のメモリセルを構成する記憶素子が結合される。それ
故、データ線の寄生容量が増大し、それに対応して寄生
容量の充放電に時間がかかるため、メモリセルの読み出
しに要する時間が長くされてしまう。
つのデータ線（ビット線又はディジット線）には、多数
のメモリセルを構成する記憶素子が結合される。それ
故、データ線の寄生容量が増大し、それに対応して寄生
容量の充放電に時間がかかるため、メモリセルの読み出
しに要する時間が長くされてしまう。
この発明の目的は、高速読み出しを実現した半導体記
憶装置を提供することにある。
憶装置を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。
は、本明細書の記述および添付図面から明らかになるで
あろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
メモリセルが結合されるデータ線に、Ｙ選択信号により
動作状態にされる読み出しアンプを設ける。
要を簡単に説明すれば、下記の通りである。すなわち、
メモリセルが結合されるデータ線に、Ｙ選択信号により
動作状態にされる読み出しアンプを設ける。
上記した手段によれば、データ線に直結された読み出
しアンプを設けることにより、データ線と共通データ線
の寄生容量が分離されるから、読み出しアンプ及び共通
データ線に設けられるセンスアンプの負荷が軽減される
こと、及び共通データ線には上記読み出しアンプにより
増幅された信号が伝えられることによって読み出しの高
速化を図ることができる。
しアンプを設けることにより、データ線と共通データ線
の寄生容量が分離されるから、読み出しアンプ及び共通
データ線に設けられるセンスアンプの負荷が軽減される
こと、及び共通データ線には上記読み出しアンプにより
増幅された信号が伝えられることによって読み出しの高
速化を図ることができる。
第１図には、この発明が適用された縦型ROM（マスクR
OM）の一実施例の回路図が示されている。同図の各回路
素子は、公知の半導体集積回路の製造技術によって、特
に制限されないが、単結晶シリコンのような１つの半導
体基板上において形成される。特に制限されないが、こ
の実施例の縦型ROMは、ＮチャンネルMOSFETにより構成
される。それ故、集積回路は、単結晶Ｐ型シリコンから
なる半導体基板上に形成される。ＮチャンネルMOSFET
は、かかる半導体基板表面に形成されたソース領域、ド
レイン領域及びソース領域とドレイン領域との間の半導
体基板表面に薄い厚さのゲート絶縁膜を介して形成され
たポリシリコンからなるようなゲート電極から構成され
る。
OM）の一実施例の回路図が示されている。同図の各回路
素子は、公知の半導体集積回路の製造技術によって、特
に制限されないが、単結晶シリコンのような１つの半導
体基板上において形成される。特に制限されないが、こ
の実施例の縦型ROMは、ＮチャンネルMOSFETにより構成
される。それ故、集積回路は、単結晶Ｐ型シリコンから
なる半導体基板上に形成される。ＮチャンネルMOSFET
は、かかる半導体基板表面に形成されたソース領域、ド
レイン領域及びソース領域とドレイン領域との間の半導
体基板表面に薄い厚さのゲート絶縁膜を介して形成され
たポリシリコンからなるようなゲート電極から構成され
る。
メモリアレイは、特に制限されないが、同図に破線で
示すように上側に配置されるメモリアレイUMと下側に配
置されるメモリアレイLMから構成される。各メモリアレ
イUM及びLMは、それぞれ複数の記憶用MOSFETmが直列形
態に接続されてなる。上記各記憶用MOSFETQmは、記憶情
報に従ってディプレッション型かエンハンスメント型か
に形成される。特に制限されないが、例えば、上記エン
ハンスメント型MOSFETのチャンネル領域表面に、その基
板ゲートと同導電型の不純物を導入することによって、
負のしきい値電圧を持つようなディプレッション型の記
憶MOSFETを形成するという書き込みを行う。同図におい
て、上記ディプレッション型のMOSFETは、そのチャンネ
ル部分に直線が付加されることにより、エンハンスメン
ト型のMOSFETと区別される。
示すように上側に配置されるメモリアレイUMと下側に配
置されるメモリアレイLMから構成される。各メモリアレ
イUM及びLMは、それぞれ複数の記憶用MOSFETmが直列形
態に接続されてなる。上記各記憶用MOSFETQmは、記憶情
報に従ってディプレッション型かエンハンスメント型か
に形成される。特に制限されないが、例えば、上記エン
ハンスメント型MOSFETのチャンネル領域表面に、その基
板ゲートと同導電型の不純物を導入することによって、
負のしきい値電圧を持つようなディプレッション型の記
憶MOSFETを形成するという書き込みを行う。同図におい
て、上記ディプレッション型のMOSFETは、そのチャンネ
ル部分に直線が付加されることにより、エンハンスメン
ト型のMOSFETと区別される。
この実施例では、メモリアレイの高集積化のために、
上記各メモリアレイUM及びLMにおいてそれぞれ一対の直
列形態の記憶用MOSFETが、１つのデータ線D0,D1等に共
通に配置される。１つのデータ線D0に設けられる上側の
メモリアレイUMの一対の直列回路の上記データ線D0に接
続されるべき一端は、それぞれ後述するプレデコーダを
構成するアンド（AND）ゲート回路G1及びG2により形成
される選択信号を受ける直列形態のスイッチMOSFETQ1,Q
2及びQ3,Q4がそれぞれ直列に接続され、上記データ線D0
に共通に接続される。上記ゲート回路G1,G2により形成
される選択信号により、上記データ線D0に対して左右に
配置される一対の直列形態の記憶用MOSFETの一方を選択
するために、例えばMOSFETQ1とQ4はディプレッション型
MOSFETに、Q2とQ3はエンハンスメント型MOSFETによりそ
れぞれ構成される。
上記各メモリアレイUM及びLMにおいてそれぞれ一対の直
列形態の記憶用MOSFETが、１つのデータ線D0,D1等に共
通に配置される。１つのデータ線D0に設けられる上側の
メモリアレイUMの一対の直列回路の上記データ線D0に接
続されるべき一端は、それぞれ後述するプレデコーダを
構成するアンド（AND）ゲート回路G1及びG2により形成
される選択信号を受ける直列形態のスイッチMOSFETQ1,Q
2及びQ3,Q4がそれぞれ直列に接続され、上記データ線D0
に共通に接続される。上記ゲート回路G1,G2により形成
される選択信号により、上記データ線D0に対して左右に
配置される一対の直列形態の記憶用MOSFETの一方を選択
するために、例えばMOSFETQ1とQ4はディプレッション型
MOSFETに、Q2とQ3はエンハンスメント型MOSFETによりそ
れぞれ構成される。
上記ゲート回路G1,G2の入力には、左右の直列回路を
選択するための選択信号L,R及び上側のメモリアレイUM
の選択信号USが供給される。例えば、信号USとＬがハイ
レベルのときには、ゲート回路G2の出力信号がハイレベ
ルにされ、MOSFETQ2がオン状態にされる。これによっ
て、上記オン状態にされたエンハンスメント型MOSFETQ2
とディプレッション型MOSFETQ1を通して上記左側の直列
記憶回路がデータ線D0に結合される。また、信号USとＲ
がハイレベルのときには、ゲート回路G1の出力信号がハ
イレベルにされ、MOSFETQ3がオン状態にされる。これに
よって、上記オン状態にされたエンハンスメント型MOSF
ETQ3とディプレッション型MOSFETQ4を通して上記右側の
直列記憶回路がデータ線D0に結合される。
選択するための選択信号L,R及び上側のメモリアレイUM
の選択信号USが供給される。例えば、信号USとＬがハイ
レベルのときには、ゲート回路G2の出力信号がハイレベ
ルにされ、MOSFETQ2がオン状態にされる。これによっ
て、上記オン状態にされたエンハンスメント型MOSFETQ2
とディプレッション型MOSFETQ1を通して上記左側の直列
記憶回路がデータ線D0に結合される。また、信号USとＲ
がハイレベルのときには、ゲート回路G1の出力信号がハ
イレベルにされ、MOSFETQ3がオン状態にされる。これに
よって、上記オン状態にされたエンハンスメント型MOSF
ETQ3とディプレッション型MOSFETQ4を通して上記右側の
直列記憶回路がデータ線D0に結合される。
このことは、下側のメモリアレイLMにおける上記デー
タ線D0に対応した直列形態の記憶用MOSFETQmに対して設
けられるMOSFETQ5とQ6及びQ7とQ8においても同様であ
る。ただし、上記MOSFETQ5とQ6及びQ7とQ8のゲートに供
給される選択信号を形成するアンドゲート回路G3とG4の
入力には、上記選択信号Ｒ及びＬと下側のメモリアレイ
LMの選択を指示する選択信号LSが供給される。これによ
り、例えば、信号LSとＬがハイレベルのときには、ゲー
ト回路G4の出力信号がハイレベルにされ、MOSFETQ6がオ
ン状態にされる。それ故、上記オン状態にされたエンハ
ンスメント型MOSFETQ6とディプレッション型MOSFETQ5を
通して左側の直列記憶回路がデータ線D0に結合される。
また、信号LSとＲがハイレベルのときには、ゲート回路
G3の出力信号がハイレベルにされ、MOSFETQ7がオン状態
にされる。これによって、上記オン状態にされたエンハ
ンスメント型MOSFETQ7とディプレッション型MOSFETQ8を
通して上記右側の直列記憶回路がデータ線D0に結合され
る。
タ線D0に対応した直列形態の記憶用MOSFETQmに対して設
けられるMOSFETQ5とQ6及びQ7とQ8においても同様であ
る。ただし、上記MOSFETQ5とQ6及びQ7とQ8のゲートに供
給される選択信号を形成するアンドゲート回路G3とG4の
入力には、上記選択信号Ｒ及びＬと下側のメモリアレイ
LMの選択を指示する選択信号LSが供給される。これによ
り、例えば、信号LSとＬがハイレベルのときには、ゲー
ト回路G4の出力信号がハイレベルにされ、MOSFETQ6がオ
ン状態にされる。それ故、上記オン状態にされたエンハ
ンスメント型MOSFETQ6とディプレッション型MOSFETQ5を
通して左側の直列記憶回路がデータ線D0に結合される。
また、信号LSとＲがハイレベルのときには、ゲート回路
G3の出力信号がハイレベルにされ、MOSFETQ7がオン状態
にされる。これによって、上記オン状態にされたエンハ
ンスメント型MOSFETQ7とディプレッション型MOSFETQ8を
通して上記右側の直列記憶回路がデータ線D0に結合され
る。
上記メモリアレイUMとLMの各直列形態の記憶用MOSFET
のうち、横方向に対応する記憶用MOSFETQmのゲートは、
ワード線W0ないしW512にそれぞれ共通に接続される。こ
れらワード線W0ないしW512は、ロウデコーダXDCRの対応
する各出力端子に接続される。
のうち、横方向に対応する記憶用MOSFETQmのゲートは、
ワード線W0ないしW512にそれぞれ共通に接続される。こ
れらワード線W0ないしW512は、ロウデコーダXDCRの対応
する各出力端子に接続される。
この実施例では、高速読み出しを実現するために、上
記データ線D0,D1等に読み出しアンプDA0,DA1等の入力端
子が接続される。すなわち、従来のように、データ線を
カラムスイッチ回路を通して共通データ線CDに接続させ
る構成に代えて、上記各データ線D0,D1のそれぞれにサ
ブセンスアンプとしての読み出し増幅回路DA0,DA1等が
設けられる。そして、特に制限されないが、上記増幅回
路DA0,DA1等は、カラム選択信号Y0,Y1等により選択的に
動作状態にされる。
記データ線D0,D1等に読み出しアンプDA0,DA1等の入力端
子が接続される。すなわち、従来のように、データ線を
カラムスイッチ回路を通して共通データ線CDに接続させ
る構成に代えて、上記各データ線D0,D1のそれぞれにサ
ブセンスアンプとしての読み出し増幅回路DA0,DA1等が
設けられる。そして、特に制限されないが、上記増幅回
路DA0,DA1等は、カラム選択信号Y0,Y1等により選択的に
動作状態にされる。
特に制限されないが、カラムデコーダYDCRは、512本
のデータ線D0ないしD511の選択信号Y0、Y1・・・を形成
する。それ故、メモリアレイUMとLMにより、512×512×
４ビット（約1Mビット）の記憶容量を持つようにされ
る。例えば、約4Mビットの記憶容量を持つ縦型ROMを構
成する場合、上記同様なメモリアレイUMとLMからなるメ
モリマットが４つ設けられる。
のデータ線D0ないしD511の選択信号Y0、Y1・・・を形成
する。それ故、メモリアレイUMとLMにより、512×512×
４ビット（約1Mビット）の記憶容量を持つようにされ
る。例えば、約4Mビットの記憶容量を持つ縦型ROMを構
成する場合、上記同様なメモリアレイUMとLMからなるメ
モリマットが４つ設けられる。
上記データ線D0〜D511に対応して設けられる各増幅回
路DA0〜DA511において、上記カラム選択信号Y0,Y1等に
より動作状態にされた１つの増幅回路以外の増幅回路
は、非動作状態にされるとともに、その出力がハイイン
ピーダンス状態にされる。これにより、上記増幅回路DA
0,DA1等の出力端子は共通データ線CDに接続される。言
いえるならば、各増幅回路DA0〜DA511の出力は、共通デ
ータ線CDによりワイヤードオア論理が採られる。
路DA0〜DA511において、上記カラム選択信号Y0,Y1等に
より動作状態にされた１つの増幅回路以外の増幅回路
は、非動作状態にされるとともに、その出力がハイイン
ピーダンス状態にされる。これにより、上記増幅回路DA
0,DA1等の出力端子は共通データ線CDに接続される。言
いえるならば、各増幅回路DA0〜DA511の出力は、共通デ
ータ線CDによりワイヤードオア論理が採られる。
上記共通データ線CDは、センスアンプSAの入力端子に
接続される。センスアンプSAにより増幅された読み出し
信号は、データ出力バッファDOBを通して出力端子Dout
から外部で送出される。
接続される。センスアンプSAにより増幅された読み出し
信号は、データ出力バッファDOBを通して出力端子Dout
から外部で送出される。
なお、特に制限されないが、上記センスアンプSAの基
準電圧として、上記メモリアレイ部と同様な記憶回路か
らなるダミーアレイによりそれぞれ形成される基準電圧
Vrefを参照してそのセンス動作を行せる場合には、ダミ
ーアレイに対しても上記増幅回路DAが設けられる。すな
わち、ダミーアレイは、記憶用MOSFETQmが全てエンハン
スメント型MOSFETにより構成され、そのゲートには定常
的に電源電圧Vccが供給されることによって定常的にオ
ン状態にされるものである。
準電圧として、上記メモリアレイ部と同様な記憶回路か
らなるダミーアレイによりそれぞれ形成される基準電圧
Vrefを参照してそのセンス動作を行せる場合には、ダミ
ーアレイに対しても上記増幅回路DAが設けられる。すな
わち、ダミーアレイは、記憶用MOSFETQmが全てエンハン
スメント型MOSFETにより構成され、そのゲートには定常
的に電源電圧Vccが供給されることによって定常的にオ
ン状態にされるものである。
この実施例における縦型ROMのアドレス選択動作を次
に説明する。
に説明する。
ロウデコーダXDCRは、ロウアドレスバッファXADBから
供給される内部アドレス信号を解読して、選択レベルを
ロウレベルとし、非選択レベルをハイレベルとするデコ
ード出力を形成する。すなわち、512本のワード線に対
して選択された１つのワード線をロウレベルに、他の51
1本のワード線をハイレベルにする。これによって、選
択されたワード線に結合される記憶MOSFETQmがディプレ
ッション型なら直列回路に電流パスが形成され、エンハ
ンスメント型なら電流パスが形成されない。そして、上
記４対の直列回路のうち、１つが選ばれてデータ選D0な
いしD512に結合される。カラムデコーダYDCRは、カラム
アドレスバッファYADBを通して供給される内部アドレス
信号を解読して、上記512本のデータ線D0ないしD511の
うち選択された１つのデータ線に対応した選択信号をロ
ウレベルの選択レベルに、他の511本のデータ線に対応
した選択信号をハイレベルの非選択レベルにする。これ
によって、選択された１つのデータ線に対応した１つの
読み出し増幅回路DAが動作状態にされる。
供給される内部アドレス信号を解読して、選択レベルを
ロウレベルとし、非選択レベルをハイレベルとするデコ
ード出力を形成する。すなわち、512本のワード線に対
して選択された１つのワード線をロウレベルに、他の51
1本のワード線をハイレベルにする。これによって、選
択されたワード線に結合される記憶MOSFETQmがディプレ
ッション型なら直列回路に電流パスが形成され、エンハ
ンスメント型なら電流パスが形成されない。そして、上
記４対の直列回路のうち、１つが選ばれてデータ選D0な
いしD512に結合される。カラムデコーダYDCRは、カラム
アドレスバッファYADBを通して供給される内部アドレス
信号を解読して、上記512本のデータ線D0ないしD511の
うち選択された１つのデータ線に対応した選択信号をロ
ウレベルの選択レベルに、他の511本のデータ線に対応
した選択信号をハイレベルの非選択レベルにする。これ
によって、選択された１つのデータ線に対応した１つの
読み出し増幅回路DAが動作状態にされる。
これによって、１つの記憶MOSFETの記憶情報の読み出
しが、上記サブセンスアンプとしての読み出し増幅回路
DAにより行われ、その増幅出力が共通データ線CDを通し
てセンスアンプSA及びデータ出力バッファDOBを通して
端子Doutから出力される。
しが、上記サブセンスアンプとしての読み出し増幅回路
DAにより行われ、その増幅出力が共通データ線CDを通し
てセンスアンプSA及びデータ出力バッファDOBを通して
端子Doutから出力される。
なお、同図では、上記アドレスバッファとデコーダを
合わせて１つの回路ブロックXADB・DCR、YADB・DCRのよ
うに表している。
合わせて１つの回路ブロックXADB・DCR、YADB・DCRのよ
うに表している。
第２図には、上記読み出し増幅回路の一実施例の具体
的回路図が示されている。
的回路図が示されている。
同図において、チャンネル（基板ゲート）部に矢印が
付加されのは、ＰチャンネルMOSFETであり、チャンネル
部分に直線が付加されたのは、前記同様にディプレッシ
ョン型のＮチャンネルMOSFETである。
付加されのは、ＰチャンネルMOSFETであり、チャンネル
部分に直線が付加されたのは、前記同様にディプレッシ
ョン型のＮチャンネルMOSFETである。
例示的に示された１つのデータ線D0と電源電圧Vccと
の間には、読み出し電流を形成するMOSFETQ9が接続され
る。上記データ線D0は、Ｎチャンネル型のソース接地型
の増幅MOSFETQ10のゲートに接続される。この増幅MOSFE
TQ10のドレインには、負荷としてのディプレッション型
MOSFETQ11が設けられる。このディプレッション型MOSFE
TQ11は、そのゲートとソースが接続されることによっ
て、定電流源負荷として作用する。上記負荷MOSFETQ11
と電源電圧Vccとの間には、パワースイッチとしてのＰ
チャンネルMOSFETQ12が設けられる。上記読み出し電流
を形成するMOSFETQ9のゲートには、上記増幅MOSFETQ10
と負荷MOSFETQ11からなる反転増幅回路の出力信号が供
給される。
の間には、読み出し電流を形成するMOSFETQ9が接続され
る。上記データ線D0は、Ｎチャンネル型のソース接地型
の増幅MOSFETQ10のゲートに接続される。この増幅MOSFE
TQ10のドレインには、負荷としてのディプレッション型
MOSFETQ11が設けられる。このディプレッション型MOSFE
TQ11は、そのゲートとソースが接続されることによっ
て、定電流源負荷として作用する。上記負荷MOSFETQ11
と電源電圧Vccとの間には、パワースイッチとしてのＰ
チャンネルMOSFETQ12が設けられる。上記読み出し電流
を形成するMOSFETQ9のゲートには、上記増幅MOSFETQ10
と負荷MOSFETQ11からなる反転増幅回路の出力信号が供
給される。
上記増幅MOSFETQ10には、動作制御用のＮチャンネルM
OSFETQ13が並列に設けられる。上記反転増幅回路の出力
信号は、レベルシフト回路としての増幅MOSFETQ15のゲ
ートに供給される。この増幅MOSFETQ15は、ソースフォ
ロワ増幅動作を行う。それ故、MOSFETQ15のソースと回
路の接地電位点との間には、負荷としてのディプレッシ
ョン型MOSFETQ16が設けられる。このディプレッション
型MOSFETQ16は、そのゲートとソースが共通接続される
ことによって、上記同様に定電流源として動作する。
OSFETQ13が並列に設けられる。上記反転増幅回路の出力
信号は、レベルシフト回路としての増幅MOSFETQ15のゲ
ートに供給される。この増幅MOSFETQ15は、ソースフォ
ロワ増幅動作を行う。それ故、MOSFETQ15のソースと回
路の接地電位点との間には、負荷としてのディプレッシ
ョン型MOSFETQ16が設けられる。このディプレッション
型MOSFETQ16は、そのゲートとソースが共通接続される
ことによって、上記同様に定電流源として動作する。
上記増幅MOSFETQ15のドレインと電源電圧Vccとの間に
は、パワースイッチとしてのＰチャンネルMOSFETQ14が
設けられる。また、上記レベルシフト動作を行う増幅MO
SFETQ15のソース出力は、ソースが接地された増幅MOSFE
TQ17のゲートに供給される。この増幅MOSFETQ17のドレ
インと共通データ線CDとの間には、出力制御用のＮチャ
ンネル型のスイッチMOSFETQ18が設けられる。上記Ｎチ
ャンネル型のMOSFETQ13及びＰチャンネルMOSFETQ12とQ1
4のゲートにはカラム選択信号Y0が供給される。また、
ＮチャンネルMOSFETQ18のゲートには、反転のカラム選
択信号Y0が供給される。
は、パワースイッチとしてのＰチャンネルMOSFETQ14が
設けられる。また、上記レベルシフト動作を行う増幅MO
SFETQ15のソース出力は、ソースが接地された増幅MOSFE
TQ17のゲートに供給される。この増幅MOSFETQ17のドレ
インと共通データ線CDとの間には、出力制御用のＮチャ
ンネル型のスイッチMOSFETQ18が設けられる。上記Ｎチ
ャンネル型のMOSFETQ13及びＰチャンネルMOSFETQ12とQ1
4のゲートにはカラム選択信号Y0が供給される。また、
ＮチャンネルMOSFETQ18のゲートには、反転のカラム選
択信号Y0が供給される。
この実施例の読み出し増幅回路DA0の動作は以下の通
りである。
りである。
カラム選択信号Y0がハイレベルの非選択レベルなら、
上記ＰチャンネルMOSFETQ12、Q14及びＮチャンネルMOSF
ETQ18がオフ状態に、ＮチャンネルMOSFETQ13がオン状態
になる。上記MOSFETQ12とQ14のオフ状態により、上記反
転増幅回路（Q11,Q12）と、レベルシフト回路（Q15,Q1
6）は、動作直流電流が流れなく電流を消費しない。ま
た、MOSFETQ18のオフ状態により、出力がハイインピー
ダンス状態になる。そして、MOSFETQ13のオン状態によ
り読み出し電流をデータ線D0に流すMOSFETQ9をオフ状態
にする。これにより、次に説明するような選択状態にさ
れた増幅回路の出力が共通データ線CDに出力される。
上記ＰチャンネルMOSFETQ12、Q14及びＮチャンネルMOSF
ETQ18がオフ状態に、ＮチャンネルMOSFETQ13がオン状態
になる。上記MOSFETQ12とQ14のオフ状態により、上記反
転増幅回路（Q11,Q12）と、レベルシフト回路（Q15,Q1
6）は、動作直流電流が流れなく電流を消費しない。ま
た、MOSFETQ18のオフ状態により、出力がハイインピー
ダンス状態になる。そして、MOSFETQ13のオン状態によ
り読み出し電流をデータ線D0に流すMOSFETQ9をオフ状態
にする。これにより、次に説明するような選択状態にさ
れた増幅回路の出力が共通データ線CDに出力される。
カラム選択信号Y0がロウレベルの選択レベルなら、上
記ＰチャンネルMOSFETQ12、Q14及びＮチャンネルMOSFET
Q18がオン状態に、ＮチャンネルMOSFETQ13がオフ状態に
なる。上記MOSFETQ12とQ14のオン状態とMOSFETQ13オフ
状態により、上記反転増幅回路（Q11,Q12）と、レベル
シフト回路（Q15,Q16）の動作が有効にされる。すなわ
ち、上記MOSFETQ12とQ14のオン状態により動作電圧が供
給される。反転増幅回路は、上記MOSFETQ9のコンダクタ
ンスとデータ線D0に結合される直列MOSFET回路の合成コ
ンダクタンスとの比に従った信号を増幅する。上記デー
タ線D0に電流が流れているなら、反転増幅回路（Q10とQ
11）の出力信号が比較的高い電位となり、MOSFETQ9のゲ
ート電位を高くしてデータ線D0の電位が低くなりすぎる
のを抑える。逆に、データ線D0に電流が流れないと、反
転増幅回路の出力信号が比較的低い電位となり、MOSFET
Q9のゲート電位を低くしてデータ線D0の電位が高くなり
するのを抑えるように作用する。これにより、データ線
D0の信号振幅が抑えられるので、データ線D0の読み出し
ハイレベルとロウレベルの変化が小さくなり、データ線
D0における寄生容量の充放電に費やされる電流を小さく
できるので、高速読み出しが可能になる。
記ＰチャンネルMOSFETQ12、Q14及びＮチャンネルMOSFET
Q18がオン状態に、ＮチャンネルMOSFETQ13がオフ状態に
なる。上記MOSFETQ12とQ14のオン状態とMOSFETQ13オフ
状態により、上記反転増幅回路（Q11,Q12）と、レベル
シフト回路（Q15,Q16）の動作が有効にされる。すなわ
ち、上記MOSFETQ12とQ14のオン状態により動作電圧が供
給される。反転増幅回路は、上記MOSFETQ9のコンダクタ
ンスとデータ線D0に結合される直列MOSFET回路の合成コ
ンダクタンスとの比に従った信号を増幅する。上記デー
タ線D0に電流が流れているなら、反転増幅回路（Q10とQ
11）の出力信号が比較的高い電位となり、MOSFETQ9のゲ
ート電位を高くしてデータ線D0の電位が低くなりすぎる
のを抑える。逆に、データ線D0に電流が流れないと、反
転増幅回路の出力信号が比較的低い電位となり、MOSFET
Q9のゲート電位を低くしてデータ線D0の電位が高くなり
するのを抑えるように作用する。これにより、データ線
D0の信号振幅が抑えられるので、データ線D0の読み出し
ハイレベルとロウレベルの変化が小さくなり、データ線
D0における寄生容量の充放電に費やされる電流を小さく
できるので、高速読み出しが可能になる。
上記の反転増幅回路（Q10,Q11）の出力信号は、MOSFE
TQ15とQ17からなるソースフォロワ回路で、MOSFETQ15の
しきい値電圧Vthnだけレベルシフトされ、MOSFETQ17の
ゲートに伝えられる。これにより、MOSFETQ17をオン／
オフ状態にし、スイッチMOSFETQ18及び共通データ線CD
を通してセンスアンプSAにより読み出される。
TQ15とQ17からなるソースフォロワ回路で、MOSFETQ15の
しきい値電圧Vthnだけレベルシフトされ、MOSFETQ17の
ゲートに伝えられる。これにより、MOSFETQ17をオン／
オフ状態にし、スイッチMOSFETQ18及び共通データ線CD
を通してセンスアンプSAにより読み出される。
センスアンプSAは、上記電流センス回路と類似の入力
回路と、その出力信号を受ける増幅回路OAとから構成さ
れる。すなわち、センスアンプSAの電流センス部は、MO
SFETQ20〜Q24から構成され、制御信号として内部チップ
イネーブル信号CEが用いられる。すなわち、信号CEがロ
ウレベルにされるROMが動作状態のとき、動作状態にさ
れ、上記共通データ線CDから伝えられる読み出し信号を
上記同様に増幅するものである。この場合も、そのレベ
ルリミッタ作用によって、高速読み出しが可能となる。
回路と、その出力信号を受ける増幅回路OAとから構成さ
れる。すなわち、センスアンプSAの電流センス部は、MO
SFETQ20〜Q24から構成され、制御信号として内部チップ
イネーブル信号CEが用いられる。すなわち、信号CEがロ
ウレベルにされるROMが動作状態のとき、動作状態にさ
れ、上記共通データ線CDから伝えられる読み出し信号を
上記同様に増幅するものである。この場合も、そのレベ
ルリミッタ作用によって、高速読み出しが可能となる。
そして、サブセンスアンプとしての読み出しアンプDA
0等は、１つのデータ線D0にセンス電流を流すものであ
り、センスアンプSAは、共通データ線CDと選択された１
つの増幅MOSFETQ17等にセンス電流を流す。これによ
り、データ線と共通データ線の寄生容量が分離され、そ
れぞれの充放電電流を上記２つのアンプDA,SAで行うた
め、その充放電を高速に行うことができる。これによ
り、上記のように大記憶容量化を図ったROMの高速読み
出しが可能になる。
0等は、１つのデータ線D0にセンス電流を流すものであ
り、センスアンプSAは、共通データ線CDと選択された１
つの増幅MOSFETQ17等にセンス電流を流す。これによ
り、データ線と共通データ線の寄生容量が分離され、そ
れぞれの充放電電流を上記２つのアンプDA,SAで行うた
め、その充放電を高速に行うことができる。これによ
り、上記のように大記憶容量化を図ったROMの高速読み
出しが可能になる。
このことを定量的に説明するならば、下記の通りであ
る。
る。
データ線D0の電位V1は、次式（１）により求められ
る。
る。
V1＝VthN＋（βQ11/βQ9）1/2|VthND| ……（１） ここで、βは、各MOSFETのチャンネル導電率、VthNは
ＮチャンネルMOSFETのしきい値電圧、VthNDはディプレ
ッション型MOSFETのしきい値電圧である。
ＮチャンネルMOSFETのしきい値電圧、VthNDはディプレ
ッション型MOSFETのしきい値電圧である。
レベルシフト部の出力電圧V3は、次式（２）により求
められる。
められる。
V3＝VthN＋〔（βQ11/βQ10）1/2 −（βQ16/βQ15）1/2〕|VthND|＋（2iM/βQ9）1/2……
（２） ここで、iMはデータ線のメモリセルに流れる電流であ
る。
（２） ここで、iMはデータ線のメモリセルに流れる電流であ
る。
共通データ線CDの電位V4は、次式（３）により求めら
れる。
れる。
V4＝VthN＋（βQ22/βQ21）1/2|VthND| ……（３） センスアンプSAの電圧V5は、次式（４）により求めら
れる。
れる。
V5＝2VthN＋（βQ11/βQ10）1/2|VthND| ＋（βQ17/βQ9）1/2（V3−VthN） ……（４） ここで、（βQ11/βQ10）1/2＝（βQ16/βQ15）1/2と
なるように各MOSFETのサイズ（W/L）を設定すると上式
（２）は、次式（５）のようになる。
なるように各MOSFETのサイズ（W/L）を設定すると上式
（２）は、次式（５）のようになる。
V3＝VthN＋（2iM/βQ9）1/2 ……（５） 式（５）を式（４）に代入すると、次式（６）が得ら
れる。
れる。
V5＝2VthN＋（βQ11/βQ10）1/2|VthND| ＋（βQ17/βQ9）1/2（2iM/βQ9）1/2 ……（６） これにより、信号ΔV5は、（βQ17/βQ9）1/2（2iM/
βQ9）1/2となり、MOSFETQ9とQ17のW/Lの比で信号量が
増幅されることになる。
βQ9）1/2となり、MOSFETQ9とQ17のW/Lの比で信号量が
増幅されることになる。
また、上記のように各データ線D0〜D511のそれぞれに
サブセンスアンプとしての増幅回路を設けたにも係わら
ず、Ｙ系の選択信号により１つの増幅回路だけ動作状態
にするものであるため、低消費電力化を維持することが
できる。
サブセンスアンプとしての増幅回路を設けたにも係わら
ず、Ｙ系の選択信号により１つの増幅回路だけ動作状態
にするものであるため、低消費電力化を維持することが
できる。
第３図には、上記読み出し増幅回路の他の一実施例の
回路図が示されている。
回路図が示されている。
この実施例では、前記同様な電流センス部（Q9〜Q1
2）の出力信号を、MOSFETQ26とQ27からなるレベルシフ
ト回路に供給し、その出力信号をMOSFETQ30とQ29からな
る反転増幅回路で増幅し、ソース接地でドレイン出力の
MOSFETQ32のゲートに伝える。そして、出力MOSFETQ32の
ゲートと接地電位との間にＮチャンネル型のスイッチMO
SFETQ31を設けて、これに前記選択信号Y0を供給するも
のである。また、上記レベルシフト回路とその出力を受
ける反転増幅回路には、ＰチャンネルMOSFETQ25とQ28か
らなるパワースイッチMOSFETを介して動作電圧及び電流
が供給される。
2）の出力信号を、MOSFETQ26とQ27からなるレベルシフ
ト回路に供給し、その出力信号をMOSFETQ30とQ29からな
る反転増幅回路で増幅し、ソース接地でドレイン出力の
MOSFETQ32のゲートに伝える。そして、出力MOSFETQ32の
ゲートと接地電位との間にＮチャンネル型のスイッチMO
SFETQ31を設けて、これに前記選択信号Y0を供給するも
のである。また、上記レベルシフト回路とその出力を受
ける反転増幅回路には、ＰチャンネルMOSFETQ25とQ28か
らなるパワースイッチMOSFETを介して動作電圧及び電流
が供給される。
この構成では、選択信号Y0がハイレベルの非選択状態
のとき、上記各回路が非動作状態になるとともに、MOSF
ETQ31のオン状態により出力MOSFETQ32をオフ状態にでき
る。これにより、非動作での出力をハイインピーダンス
状態を作り出すことができる。この構成では、出力MOSF
ETQ32のドレインが直接に共通データ線CDに結合される
ため、前記のようなスイッチMOSFETQ18によるオン抵抗
がなく、いっそうの高速読み出しが可能になる。
のとき、上記各回路が非動作状態になるとともに、MOSF
ETQ31のオン状態により出力MOSFETQ32をオフ状態にでき
る。これにより、非動作での出力をハイインピーダンス
状態を作り出すことができる。この構成では、出力MOSF
ETQ32のドレインが直接に共通データ線CDに結合される
ため、前記のようなスイッチMOSFETQ18によるオン抵抗
がなく、いっそうの高速読み出しが可能になる。
上記の実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）メモリセルが結合されるデータ線に、Ｙ選択信号
により動作状態にされる読み出しアンプ（サブセンスア
ンプ）を設けることにより、データ線と共通データ線の
寄生容量が分離されるから、読み出しアンプ及び共通デ
ータ線に設けられるセンスアンプの負荷が軽減されるこ
と、及び共通データ線には上記読み出しアンプにより増
幅された信号が伝えられることによって読み出しの高速
化を図ることができるという効果が得られる。
ある。すなわち、 （１）メモリセルが結合されるデータ線に、Ｙ選択信号
により動作状態にされる読み出しアンプ（サブセンスア
ンプ）を設けることにより、データ線と共通データ線の
寄生容量が分離されるから、読み出しアンプ及び共通デ
ータ線に設けられるセンスアンプの負荷が軽減されるこ
と、及び共通データ線には上記読み出しアンプにより増
幅された信号が伝えられることによって読み出しの高速
化を図ることができるという効果が得られる。
（２）データ線に設けられる読み出しアンプをＹ選択信
号により１つだけ動作状態にすることにより、低消費電
力化を図ることができるという効果が得られる。
号により１つだけ動作状態にすることにより、低消費電
力化を図ることができるという効果が得られる。
（３）１つのデータに対して左右に一対の直列MOSFETを
配置するとともに、メモリアレイを上下に構成した場
合、上下のメモリアレイを接続するためのデータ線を一
対の直列MOSFETを構成する拡散層の間に配置することが
できる。これによって、データ線と半導体基板との間に
は、比較的厚い厚さの層間絶縁膜及びフィールド絶縁膜
が設けられることになるから、その寄生容量を減らすこ
とができる。これによって、上記（１）の効果と相俟っ
ていっそうの高速化を図ることができるという効果が得
られる。
配置するとともに、メモリアレイを上下に構成した場
合、上下のメモリアレイを接続するためのデータ線を一
対の直列MOSFETを構成する拡散層の間に配置することが
できる。これによって、データ線と半導体基板との間に
は、比較的厚い厚さの層間絶縁膜及びフィールド絶縁膜
が設けられることになるから、その寄生容量を減らすこ
とができる。これによって、上記（１）の効果と相俟っ
ていっそうの高速化を図ることができるという効果が得
られる。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、１つのデータ
線に択一的に接続されるべき直列形態の記憶用MOSFET
は、種々の変形例を採ることができる。例えば、データ
線に一対一対応して設けられるサブセンスアンプや共通
データ線に設けられるセンスアンプの具体的構成は、種
々の実施形態を採ることができる。また、第１図に示し
た上側のメモリアレイUMにおいて、１つのデータ線に対
して合計４列からなる直列MOSFETを配置して、その中か
ら１つをカラムスイッチ回路によって択一的に接続させ
るようにするもの、あるいは、メモリアレイを上、中、
及び下のように三段に縦積構成に配置するもの等種々の
実施例形態を採ることができる。このようなROMは、１
つの記憶装置を構成するものの他、マイクロコンピュー
タのようなディジタル集積回路に内蔵されるものであっ
てもよい。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、１つのデータ
線に択一的に接続されるべき直列形態の記憶用MOSFET
は、種々の変形例を採ることができる。例えば、データ
線に一対一対応して設けられるサブセンスアンプや共通
データ線に設けられるセンスアンプの具体的構成は、種
々の実施形態を採ることができる。また、第１図に示し
た上側のメモリアレイUMにおいて、１つのデータ線に対
して合計４列からなる直列MOSFETを配置して、その中か
ら１つをカラムスイッチ回路によって択一的に接続させ
るようにするもの、あるいは、メモリアレイを上、中、
及び下のように三段に縦積構成に配置するもの等種々の
実施例形態を採ることができる。このようなROMは、１
つの記憶装置を構成するものの他、マイクロコンピュー
タのようなディジタル集積回路に内蔵されるものであっ
てもよい。
以上本発明をその背景となった縦型ROMについて説明
したが、本発明は縦型ROMの他、横型ROMのようなマスク
型ROM及びEPROM及びEEPROMのように消去可能にされると
ともに、電気的に書き込みが可能なプログラマブルROM
等のように、データ線に多数のメモリセルが結合される
ことによって比較的大きな寄生容量を持つ半導体記憶装
置に広く利用できる。
したが、本発明は縦型ROMの他、横型ROMのようなマスク
型ROM及びEPROM及びEEPROMのように消去可能にされると
ともに、電気的に書き込みが可能なプログラマブルROM
等のように、データ線に多数のメモリセルが結合される
ことによって比較的大きな寄生容量を持つ半導体記憶装
置に広く利用できる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、メモリセルが結合されるデータ線に、Ｙ
選択信号により動作状態にされる読み出しアンプ（サブ
センスアンプ）を設けることにより、データ線と共通デ
ータ線の寄生容量が分離されるから、読み出しアンプ及
び共通データ線に設けられるセンスアンプの負荷が軽減
されること、及び共通データ線には上記読み出しアンプ
により増幅された信号が伝えられることによって読み出
しの高速化を図ることができる。
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、メモリセルが結合されるデータ線に、Ｙ
選択信号により動作状態にされる読み出しアンプ（サブ
センスアンプ）を設けることにより、データ線と共通デ
ータ線の寄生容量が分離されるから、読み出しアンプ及
び共通データ線に設けられるセンスアンプの負荷が軽減
されること、及び共通データ線には上記読み出しアンプ
により増幅された信号が伝えられることによって読み出
しの高速化を図ることができる。
第１図は、この発明が適用された縦型ROMの一実施例を
示す回路図、 第２図は、その読み出し増幅回路及びセンスアンプの一
実施例を示す回路図、 第３図は、上記読み出し増幅回路の他の一実施例を回路
図である。 DA0〜DA511……読み出し増幅回路（サブセンスアン
プ）、UM……上側メモリアレイ、LM……下側メモリアレ
イ、YADB・DCR……カラムアドレスバッファ・デコー
ダ、XADB・DCR……ロウアドレスバッファ・デコーダ、S
A……センスアンプ、DOB……データ出力バッファ、G1〜
G4……アンドゲート回路、OA……増幅回路、
示す回路図、 第２図は、その読み出し増幅回路及びセンスアンプの一
実施例を示す回路図、 第３図は、上記読み出し増幅回路の他の一実施例を回路
図である。 DA0〜DA511……読み出し増幅回路（サブセンスアン
プ）、UM……上側メモリアレイ、LM……下側メモリアレ
イ、YADB・DCR……カラムアドレスバッファ・デコー
ダ、XADB・DCR……ロウアドレスバッファ・デコーダ、S
A……センスアンプ、DOB……データ出力バッファ、G1〜
G4……アンドゲート回路、OA……増幅回路、
Claims (1)
- 【請求項１】記憶情報に従ってエンハンス型もしくはデ
ィプレッション型のいずれかにされた記憶MOSFETの複数
が直接形態にされてなり、 かかる直列記憶MOSFETの一端が回路の接地電位に接続さ
れ、他端がデータ線に接続され、 上記直列記憶MOSFETのゲートが複数のワード線にそれぞ
れ接続されてなるメモリアレイと、 Ｘ系のアドレス信号を受けて上記複数のワード線のう
ち、１つのワード線をエンハンスメント型記憶MOSFETが
オフ状態になる選択レベルにし、残りのワード線をエン
ハンスメント型記憶MOSFETがオン状態になる非選択レベ
ルとするワード線選択回路と、 Ｙ系のアドレス信号を受けて、複数のデータ線のうちの
１つのデータ線に対応した選択信号を形成するデータ線
選択回路と、 上記データ線に入力端子が接続され、データ線と電源電
圧との間に設けられて読み出し電流を流す第１のMOSFET
と、上記データ線の電位を受けて増幅する反転増幅回路
と、かかる反転増幅回路に動作電圧を供給する第２のス
イッチMOSFETとを含み、上記データ線選択信号により上
記第２のスイッチMOSFETがオン状態にされて上記反転増
幅回路の出力信号を上記第１のMOSFETのゲートに帰還し
てデータ線の信号振幅を制限させつつ、データ線の読み
出し増幅信号を形成する読み出し増幅回路と、 上記読み出し増幅回路の出力信号がワイヤードオア論理
構成により出力される共通データ線と、 上記共通データ線の信号を増幅して出力させるセンスア
ンプとを含むことを特徴とする縦型ROM。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10939888A JP2599962B2 (ja) | 1988-05-02 | 1988-05-02 | 縦型ｒｏｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10939888A JP2599962B2 (ja) | 1988-05-02 | 1988-05-02 | 縦型ｒｏｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01279498A JPH01279498A (ja) | 1989-11-09 |
| JP2599962B2 true JP2599962B2 (ja) | 1997-04-16 |
Family
ID=14509235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10939888A Expired - Fee Related JP2599962B2 (ja) | 1988-05-02 | 1988-05-02 | 縦型ｒｏｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2599962B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100680486B1 (ko) * | 2005-03-30 | 2007-02-08 | 주식회사 하이닉스반도체 | 향상된 동작 성능을 가지는 플래시 메모리 장치의 페이지버퍼 회로 및 그 독출 및 프로그램 동작 제어 방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57186293A (en) * | 1981-05-12 | 1982-11-16 | Fujitsu Ltd | Semiconductor storing unit |
-
1988
- 1988-05-02 JP JP10939888A patent/JP2599962B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01279498A (ja) | 1989-11-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |