JP2595266B2 - Ｒｏｍ回路 - Google Patents
Ｒｏｍ回路Info
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- JP2595266B2 JP2595266B2 JP25711687A JP25711687A JP2595266B2 JP 2595266 B2 JP2595266 B2 JP 2595266B2 JP 25711687 A JP25711687 A JP 25711687A JP 25711687 A JP25711687 A JP 25711687A JP 2595266 B2 JP2595266 B2 JP 2595266B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はROM回路に関し、例えばデータやソフトウェ
アプログラム格納用固定記憶装置やディジタル楽器の音
楽用ROMなどの高速アクセスを要求されるROM（リード・
オンリ・メモリ）半導体集積回路に適用して有効な技術
に関するものである。
アプログラム格納用固定記憶装置やディジタル楽器の音
楽用ROMなどの高速アクセスを要求されるROM（リード・
オンリ・メモリ）半導体集積回路に適用して有効な技術
に関するものである。
従来のROMは１つのメモリセルが１つのトランジスタ
によって構成され、例えば第３図に示されるように、し
きい値電圧が比較的高く又は低く設定されたMOSFETやMI
SFETなどのトランジスタによってメモリセル１が構成さ
れる。このメモリセル１を構成するトランジスタのドレ
イン・ソース電極は一方の電源電圧Vddを受けるダイオ
ード接続された負荷子２を一端部に備えるビット線対3,
4に結合され、上記ビット線3,4の他端部はカラム選択ス
イッチ6,7に結合される。メモリセル１の選択端子はワ
ード線５に結合される。上記一方のカラム選択スイッチ
６は接地電位のような他方の電源電圧Vssを受けるよう
になっている。ワード線５が選択レベルに駆動されてメ
モリセル１が選択されるとき、当該メモリセル１の比較
的低いしきい値電圧によってそれがオン状態に制御され
る場合にはビット線３の電位はハイレベル（概ね電源電
圧Vddレベル）からロウレベル（概ね電源電圧Vssレベ
ル）に減衰される。逆に当該メモリセル１の比較的高い
しきい値電圧によってそれがオフ状態に制御される場合
にはビット線３の電位はハイレベルを維持する。メモリ
セル１のしきい値電圧に応じたこのようなビット線３の
変化は、電源電圧Vddの概ね半分の電圧Vdd/2を比較基準
電圧とするセンスアンプSAによって検出されて増幅さ
れ、それがメモリセルデータとして読み出される。尚、
横ROM回路について記載された文献の例としては特願昭6
0−208662がある。
によって構成され、例えば第３図に示されるように、し
きい値電圧が比較的高く又は低く設定されたMOSFETやMI
SFETなどのトランジスタによってメモリセル１が構成さ
れる。このメモリセル１を構成するトランジスタのドレ
イン・ソース電極は一方の電源電圧Vddを受けるダイオ
ード接続された負荷子２を一端部に備えるビット線対3,
4に結合され、上記ビット線3,4の他端部はカラム選択ス
イッチ6,7に結合される。メモリセル１の選択端子はワ
ード線５に結合される。上記一方のカラム選択スイッチ
６は接地電位のような他方の電源電圧Vssを受けるよう
になっている。ワード線５が選択レベルに駆動されてメ
モリセル１が選択されるとき、当該メモリセル１の比較
的低いしきい値電圧によってそれがオン状態に制御され
る場合にはビット線３の電位はハイレベル（概ね電源電
圧Vddレベル）からロウレベル（概ね電源電圧Vssレベ
ル）に減衰される。逆に当該メモリセル１の比較的高い
しきい値電圧によってそれがオフ状態に制御される場合
にはビット線３の電位はハイレベルを維持する。メモリ
セル１のしきい値電圧に応じたこのようなビット線３の
変化は、電源電圧Vddの概ね半分の電圧Vdd/2を比較基準
電圧とするセンスアンプSAによって検出されて増幅さ
れ、それがメモリセルデータとして読み出される。尚、
横ROM回路について記載された文献の例としては特願昭6
0−208662がある。
しかしながら、メモリセルデータの読み出しに際して
ビット線３の電位の高低を判定する比較基準電位が電圧
Vdd/2に固定されている場合、センスアンプSAの出力を
確定させるにはビット線３の電位は比較基準電圧Vdd/2
に対して所定のレベル差を持たなければならない。この
ため、同一のビット線対3,4に結合されるしきい値電圧
の異なるメモリセルから相前後してデータを読み出すよ
うな場合、例えば、第４図に示されるように、前回のメ
モリアクセスでハイレベルにされたビット線３がロウレ
ベルにされるような場合、センスアンプSAによる増幅出
力動作の確定に必要とされる電位差Ｖを得るには、ビッ
ト線３のレベルが電圧Vdd/2よりも電圧Ｖだけ降下する
のを持たなければならず、これによつてデータの読み出
しに時間がかかるという問題点があった。特に、記憶容
量の増大に従ってビット線の不所望な負荷が増えるとこ
の問題点は一層顕著になる。
ビット線３の電位の高低を判定する比較基準電位が電圧
Vdd/2に固定されている場合、センスアンプSAの出力を
確定させるにはビット線３の電位は比較基準電圧Vdd/2
に対して所定のレベル差を持たなければならない。この
ため、同一のビット線対3,4に結合されるしきい値電圧
の異なるメモリセルから相前後してデータを読み出すよ
うな場合、例えば、第４図に示されるように、前回のメ
モリアクセスでハイレベルにされたビット線３がロウレ
ベルにされるような場合、センスアンプSAによる増幅出
力動作の確定に必要とされる電位差Ｖを得るには、ビッ
ト線３のレベルが電圧Vdd/2よりも電圧Ｖだけ降下する
のを持たなければならず、これによつてデータの読み出
しに時間がかかるという問題点があった。特に、記憶容
量の増大に従ってビット線の不所望な負荷が増えるとこ
の問題点は一層顕著になる。
本発明の目的はメモリセルデータの読み出しに際して
センスアンプによる増幅出力の確定を早めることがROM
回路を提供することにある。
センスアンプによる増幅出力の確定を早めることがROM
回路を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は
本明細書の記述及び添付図面から明らかになるであろ
う。
本明細書の記述及び添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。
要を簡単に説明すれば下記の通りである。
すなわち、しきい値電圧の相違などによって相補的に
スイッチ動作される１対のトランジスタによってメモリ
セルを構成し、そのメモリセルを構成するトランジスタ
の相補的スイッチ動作に応じて相補レベルに駆動される
ビット線対の電位差をセンスアンプで増幅するようにさ
れて成るものである。
スイッチ動作される１対のトランジスタによってメモリ
セルを構成し、そのメモリセルを構成するトランジスタ
の相補的スイッチ動作に応じて相補レベルに駆動される
ビット線対の電位差をセンスアンプで増幅するようにさ
れて成るものである。
上記した手段によれば、メモリセルデータの読み出し
に際して一対のビット線のレベルが相補的に強制される
ことにより、そのレベル差を検出して増幅するセンスア
ンプによる増幅出力動作の確定に必要な電位差は両方の
ビット線のレベル変化によってもたらされることによ
り、メモリセルデータの読み出しに際してセンスアンプ
による増幅出力の早期確定、さらにはデータの読み出し
時間の短縮を達成するものである。
に際して一対のビット線のレベルが相補的に強制される
ことにより、そのレベル差を検出して増幅するセンスア
ンプによる増幅出力動作の確定に必要な電位差は両方の
ビット線のレベル変化によってもたらされることによ
り、メモリセルデータの読み出しに際してセンスアンプ
による増幅出力の早期確定、さらにはデータの読み出し
時間の短縮を達成するものである。
第１図は本発明の一実施例である横ROM回路を示す回
路図である。第１図に示される横ROM回路は、特に制限
されないが、公知の半導体集積回路製造技術によって１
つの半導体基板に形成される。
路図である。第１図に示される横ROM回路は、特に制限
されないが、公知の半導体集積回路製造技術によって１
つの半導体基板に形成される。
第１図においてMCは相互にしきい値電圧の異なる１対
のトランジタによって構成されたモメリセルであり、例
えば、しきい値電圧が比較的低く設定されたＮチャンネ
ル型MOSFETQaと、しきい値電圧が比較的高く設定された
Ｎチャンネル型MOSFETQbとによつて構成され、MOSFETQa
はそのゲートに電源電圧Vddに呼応する電圧が印加され
た場合にオン状態を採り、MOSFETQbはオフ状態を採る。
このメモリセルMCは、それに含まれる１対のMOSFETQa,Q
bの何れのMOSFETのしきい値が高く設定されるかによつ
て論理「１」、「０」のデータが固定的にプログラムさ
れる。
のトランジタによって構成されたモメリセルであり、例
えば、しきい値電圧が比較的低く設定されたＮチャンネ
ル型MOSFETQaと、しきい値電圧が比較的高く設定された
Ｎチャンネル型MOSFETQbとによつて構成され、MOSFETQa
はそのゲートに電源電圧Vddに呼応する電圧が印加され
た場合にオン状態を採り、MOSFETQbはオフ状態を採る。
このメモリセルMCは、それに含まれる１対のMOSFETQa,Q
bの何れのMOSFETのしきい値が高く設定されるかによつ
て論理「１」、「０」のデータが固定的にプログラムさ
れる。
MOSFETQa,Qbにおけるしきい値電圧の設定は、MOSFET
のしきい値レベルをイオン注入により変更する方式とす
ることができるが、本発明はそれに限定されず、トラン
ジスタとビット線との接続実施及び不実施による方式、
MOSFETのドレイン拡散層の有無による方式など、１対の
MCSFETQa,Qbが相補的にスイッチ動作することができれ
ばよい。
のしきい値レベルをイオン注入により変更する方式とす
ることができるが、本発明はそれに限定されず、トラン
ジスタとビット線との接続実施及び不実施による方式、
MOSFETのドレイン拡散層の有無による方式など、１対の
MCSFETQa,Qbが相補的にスイッチ動作することができれ
ばよい。
上記メモリセルMCはそれが複数個マトリクス配置され
てメモリセルアレイMCAを構成する。同一行に配置され
たメモリセルMCの選択端子（MOSFETQa,Qbのゲート電
極）はワード線WL1〜WLnに結合される。同一列に配置さ
れたメモリセルMCのデータ出力端子（MOSFETQa,Qbのド
レイン電極）はビット線BL1〜BLnに結合される。尚、ビ
ット線BL2〜BLmは隣合うメモリセルに共有される。同一
列に配置されたメモリセルに含まれるMOSFETQa,Qbのソ
ース電極は電源線VSL1〜VSLmに結合される。
てメモリセルアレイMCAを構成する。同一行に配置され
たメモリセルMCの選択端子（MOSFETQa,Qbのゲート電
極）はワード線WL1〜WLnに結合される。同一列に配置さ
れたメモリセルMCのデータ出力端子（MOSFETQa,Qbのド
レイン電極）はビット線BL1〜BLnに結合される。尚、ビ
ット線BL2〜BLmは隣合うメモリセルに共有される。同一
列に配置されたメモリセルに含まれるMOSFETQa,Qbのソ
ース電極は電源線VSL1〜VSLmに結合される。
上記ビット線BL2〜BLm及び電源線VSL1〜VSLmの一端部
は、特に制限されないが、ダイオード接続されたＮチャ
ンネル型負荷MOSFETQcを介して回路の一方の電源端子Vd
dに共通接続される。上記ビット線BL1〜BLmの他端部は
メモリセルの１列毎に対応されるＮチャンネル型カラム
選択MOSFETQ1〜Qmを介して共通データ線CD,▲▼に
交互に結合される。上記電源線VSL1〜VSLmの他端部はメ
モリセルの１列毎に対応されるＮチャンネル型カラム選
択MOSFETQ1〜Qmを介して回路の接地端子のような他方の
電源端子Vssに共通接続される。
は、特に制限されないが、ダイオード接続されたＮチャ
ンネル型負荷MOSFETQcを介して回路の一方の電源端子Vd
dに共通接続される。上記ビット線BL1〜BLmの他端部は
メモリセルの１列毎に対応されるＮチャンネル型カラム
選択MOSFETQ1〜Qmを介して共通データ線CD,▲▼に
交互に結合される。上記電源線VSL1〜VSLmの他端部はメ
モリセルの１列毎に対応されるＮチャンネル型カラム選
択MOSFETQ1〜Qmを介して回路の接地端子のような他方の
電源端子Vssに共通接続される。
上記ワード線WL1〜WLnはロウアドレス信号RADRSを解
読するロウアドレスデコーダRADECの出力選択信号に基
づいて選択され、これによってロウアドレス信号RADRS
に呼応する所定の１本が電源電圧Vddレベルに呼応する
ハイレベルに駆動される。
読するロウアドレスデコーダRADECの出力選択信号に基
づいて選択され、これによってロウアドレス信号RADRS
に呼応する所定の１本が電源電圧Vddレベルに呼応する
ハイレベルに駆動される。
上記カラム選択MOSFETQ1〜Qmはカラムアドレス信号CA
DRSを解読するカラムアドレスデコーダCADECの出力選択
信号に基づいてスイッチ制御され、これにより、カラム
アドレス信号CADRSに呼応する所定のビット線対が共通
データ線CD,▲▼に導通されると共にその間に位置
する電源線が電源端子Vssに導通にされる。
DRSを解読するカラムアドレスデコーダCADECの出力選択
信号に基づいてスイッチ制御され、これにより、カラム
アドレス信号CADRSに呼応する所定のビット線対が共通
データ線CD,▲▼に導通されると共にその間に位置
する電源線が電源端子Vssに導通にされる。
したがって、所定１本のワード線が選択レベルに駆動
され、且つ、１対のビット線対が共通データ線CD,▲
▼、そしてそれと対を成す電源線が電源端子Vssに導
通にされると、それによって選択されるメモリセルの状
態に従ってビット線対が相補レベルに強制され、それが
共通データ線CD,▲▼に与えられる。例えば、ワー
ド線WL1が選択レベルに駆動されると共に、３つのカラ
ム選択MOSFETQ1がオン動作される場合、それによって選
択されるメモリセルMCaのMOSFETQaが比較的高いしきい
値電圧にされ、MOSFETQbが比較的低いしきい値電圧にさ
れているとき、ビット線BL1は負荷MOSFETQcを通して与
えられるハイレベル（概ね電源電圧Vddに呼応するレベ
ル）を維持し、また、ビット線BL2はMOSFETQb及びQcを
通してロウレベル（電源電圧Vssに呼応するレベル）に
減衰される。
され、且つ、１対のビット線対が共通データ線CD,▲
▼、そしてそれと対を成す電源線が電源端子Vssに導
通にされると、それによって選択されるメモリセルの状
態に従ってビット線対が相補レベルに強制され、それが
共通データ線CD,▲▼に与えられる。例えば、ワー
ド線WL1が選択レベルに駆動されると共に、３つのカラ
ム選択MOSFETQ1がオン動作される場合、それによって選
択されるメモリセルMCaのMOSFETQaが比較的高いしきい
値電圧にされ、MOSFETQbが比較的低いしきい値電圧にさ
れているとき、ビット線BL1は負荷MOSFETQcを通して与
えられるハイレベル（概ね電源電圧Vddに呼応するレベ
ル）を維持し、また、ビット線BL2はMOSFETQb及びQcを
通してロウレベル（電源電圧Vssに呼応するレベル）に
減衰される。
このような選択された１対のビット線の相補レベルは
共通データ線CD,▲▼を通して差動増幅回路形式の
センスアンプSAに与えられる。センスアンプSAは、入力
信号のレベル差を検出し、それを増幅して外部にメモリ
セルデータとして与える。尚センスアンプSAの出力端子
に結合されたデータ出力バッファは図示されていない。
共通データ線CD,▲▼を通して差動増幅回路形式の
センスアンプSAに与えられる。センスアンプSAは、入力
信号のレベル差を検出し、それを増幅して外部にメモリ
セルデータとして与える。尚センスアンプSAの出力端子
に結合されたデータ出力バッファは図示されていない。
次に上記実施例の横ROM回路において、同一のビット
線対に結合されているメモリセルから相前後してレベル
の異なるメモリセルデータを読み出す場合の動作を第２
図をも参照しながら説明する。
線対に結合されているメモリセルから相前後してレベル
の異なるメモリセルデータを読み出す場合の動作を第２
図をも参照しながら説明する。
例えば、選択端子がワード線WL1に結合され、データ
出力端子がビット線BL1,BL2に結合されたメモリセルMCa
は、比較的しきい値電圧の低いMOSFETQaと比較的しきい
値電圧の高いMOSFETQbを含み、また、それと同一のビッ
ト線対BL1,BL2に結合されていてワード線WLnに選択端子
が結合されたメモリセルMCbは、比較的しきい値電圧の
高いMOSFETQaと比較的しきい値電圧の低いMOSFETQbを含
むものとする。
出力端子がビット線BL1,BL2に結合されたメモリセルMCa
は、比較的しきい値電圧の低いMOSFETQaと比較的しきい
値電圧の高いMOSFETQbを含み、また、それと同一のビッ
ト線対BL1,BL2に結合されていてワード線WLnに選択端子
が結合されたメモリセルMCbは、比較的しきい値電圧の
高いMOSFETQaと比較的しきい値電圧の低いMOSFETQbを含
むものとする。
先ず、メモリセルMCaが選択されると、オン状態のMOS
FETQaによってビット線BL1がロウレベルに減衰され、そ
の一方においてオフ状態のMOSFETQbの作用によって他方
のビット線BL2はハイレベルを維持し、そのレベル差が
センスアンプSAで検出されて増幅されることにより、メ
モリセルMCaのデータが読み出される。
FETQaによってビット線BL1がロウレベルに減衰され、そ
の一方においてオフ状態のMOSFETQbの作用によって他方
のビット線BL2はハイレベルを維持し、そのレベル差が
センスアンプSAで検出されて増幅されることにより、メ
モリセルMCaのデータが読み出される。
これに引き続く次のメモリサイクルにおいて第２図に
示されるようにワード線WLnが選択レベルに駆動されて
メモリセルMCbが選択されると、当該メモリセルMCbにお
いてしきい値電圧が比較的高くされているMOSFETQaがオ
フ状態にされると共に、しきい値電圧が比較的低くされ
ているMOSFETQbがオン状態にされることにより、ビット
線BL1はハイレベルに、そしてビット線BL2はロウレベル
に、夫々レベル反転される。ビット線BL1,BL2のこのよ
うなレベル反転はセンスアンプSAによつて検出され、ビ
ット線BL1とBL2の間の電位差Ｖが所定レベルに達したと
ころでセンスアンプSAによる増幅出力動作が確定され
る。
示されるようにワード線WLnが選択レベルに駆動されて
メモリセルMCbが選択されると、当該メモリセルMCbにお
いてしきい値電圧が比較的高くされているMOSFETQaがオ
フ状態にされると共に、しきい値電圧が比較的低くされ
ているMOSFETQbがオン状態にされることにより、ビット
線BL1はハイレベルに、そしてビット線BL2はロウレベル
に、夫々レベル反転される。ビット線BL1,BL2のこのよ
うなレベル反転はセンスアンプSAによつて検出され、ビ
ット線BL1とBL2の間の電位差Ｖが所定レベルに達したと
ころでセンスアンプSAによる増幅出力動作が確定され
る。
このとき、一対のビット線BL1,BL2のレベルは共に相
補的に強制されることにより、そのレベル差を検出して
増幅するセンスアンプSAによる増幅出力動作の確定に必
要な電位差Ｖは両方のビット線BL1,BL2のレベル変化に
よってもたらされることになり、メモリセルデータの読
み出しに際してセンスアンプSAによる増幅出力の早期確
定を得ることができる。
補的に強制されることにより、そのレベル差を検出して
増幅するセンスアンプSAによる増幅出力動作の確定に必
要な電位差Ｖは両方のビット線BL1,BL2のレベル変化に
よってもたらされることになり、メモリセルデータの読
み出しに際してセンスアンプSAによる増幅出力の早期確
定を得ることができる。
第３図及び第４図に示されるように、メモリセルデー
タの読み出しに際してビット線電位の高低を判定する比
較基準電位が電圧Vdd/2に固定されている従来の場合に
は、前回のメモリアクセスでハイレベルにされたビット
線がロウレベルにされるような場合、センスアンプによ
る増幅出力動作の確定に必要とされる電位差Ｖを得るに
は、ビット線のレベルが電圧Vdd/2よりも電圧Ｖだけ降
下するのを持たなければならない。
タの読み出しに際してビット線電位の高低を判定する比
較基準電位が電圧Vdd/2に固定されている従来の場合に
は、前回のメモリアクセスでハイレベルにされたビット
線がロウレベルにされるような場合、センスアンプによ
る増幅出力動作の確定に必要とされる電位差Ｖを得るに
は、ビット線のレベルが電圧Vdd/2よりも電圧Ｖだけ降
下するのを持たなければならない。
したがって、センスアンプにおいて１対のビット線の
レベル変化を検出してからその増幅出力動作が確定する
までの時間は、第４図に示される時間T2に比べて本実施
例の横ROM回路における時間T1の方が短縮される。
レベル変化を検出してからその増幅出力動作が確定する
までの時間は、第４図に示される時間T2に比べて本実施
例の横ROM回路における時間T1の方が短縮される。
上記実施例によれば以下の作用効果を得るものであ
る。
る。
（１）しきい値電圧の異なる１対のMOSFETQa,Qbによっ
てメモリセルMCを構成し、そのメモリセルMCを構成する
トランジスタの相補的スイッチ動作に応じて相補レベル
に駆動される１対のビット線の電位差をセンスアンプSA
で増幅するから、メモリセルデータの読み出しに際して
一対のビット線が相補的にレベル強制されるそのレベル
差を検出して増幅するセンスアンプSAによる増幅出力動
作の確定に必要な電位差Ｖは両方のビット線のレベル変
化によってもたらされることにより、メモリセルデータ
の読み出しに際してセンスアンプによる増幅出力の早期
確定を図ることができ、もってデータ読み出し時間の短
縮を達成することができる。
てメモリセルMCを構成し、そのメモリセルMCを構成する
トランジスタの相補的スイッチ動作に応じて相補レベル
に駆動される１対のビット線の電位差をセンスアンプSA
で増幅するから、メモリセルデータの読み出しに際して
一対のビット線が相補的にレベル強制されるそのレベル
差を検出して増幅するセンスアンプSAによる増幅出力動
作の確定に必要な電位差Ｖは両方のビット線のレベル変
化によってもたらされることにより、メモリセルデータ
の読み出しに際してセンスアンプによる増幅出力の早期
確定を図ることができ、もってデータ読み出し時間の短
縮を達成することができる。
以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明は上記実施例に限定され
ずその要旨を逸脱しない範囲において種々変更すること
ができる。
て具体的に説明したが、本発明は上記実施例に限定され
ずその要旨を逸脱しない範囲において種々変更すること
ができる。
例えば上記実施例ではメモリセルを構成するトランジ
スタをMOSFETとしたがMISFETなどその他のトランジスタ
に変更することができる。また、上記実施例は横ROM回
路としたが、縦ROM回路にも適用することができる。縦R
OM回路とする場合には、夫々のメモリセルを構成するト
ランジスタをエンハンスメント型MOSFET及びデプレショ
ン型MOSFETなどによって構成することができる。また、
メモリセルをEEPROMのメモリセルで構成することによっ
ても同様の作用効果を得ることができる。
スタをMOSFETとしたがMISFETなどその他のトランジスタ
に変更することができる。また、上記実施例は横ROM回
路としたが、縦ROM回路にも適用することができる。縦R
OM回路とする場合には、夫々のメモリセルを構成するト
ランジスタをエンハンスメント型MOSFET及びデプレショ
ン型MOSFETなどによって構成することができる。また、
メモリセルをEEPROMのメモリセルで構成することによっ
ても同様の作用効果を得ることができる。
以上の説明では主として本発明者によつて成された発
明をその背景になった利用分野である横ROM回路のよう
な半導体記憶装置に適用した場合について説明したが、
本発明はそれに限定されず、プログラマブルROMさらに
はランダムロジックアレイなどにも適用することができ
る。
明をその背景になった利用分野である横ROM回路のよう
な半導体記憶装置に適用した場合について説明したが、
本発明はそれに限定されず、プログラマブルROMさらに
はランダムロジックアレイなどにも適用することができ
る。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記の通りであ
る。
って得られる効果を簡単に説明すれば下記の通りであ
る。
すなわち、しきい値電圧の相違などによつて相補的に
スイッチ動作する１対のトランジスタによってメモリセ
ルを構成し、そのメモリセルを構成するトランジスタの
相補的スイッチ動作に応じて相補レベルに駆動されるビ
ット線対の電位差をセンスアンプで増幅するようにされ
て成るから、メモリセルデータの読み出しに際して相補
的にレベル強制されるビット線対のレベル差を検出して
増幅するセンスアンプによる増幅出力動作の確定に必要
な電位差は両方のビット線のレベル変化によってもたら
されることにより、メモリセルデータの読み出しに際し
てセンスアンプによる増幅出力の早期確定を図ることが
でき、それによって、データの読み出し時間を短縮する
ことができるという効果がある。
スイッチ動作する１対のトランジスタによってメモリセ
ルを構成し、そのメモリセルを構成するトランジスタの
相補的スイッチ動作に応じて相補レベルに駆動されるビ
ット線対の電位差をセンスアンプで増幅するようにされ
て成るから、メモリセルデータの読み出しに際して相補
的にレベル強制されるビット線対のレベル差を検出して
増幅するセンスアンプによる増幅出力動作の確定に必要
な電位差は両方のビット線のレベル変化によってもたら
されることにより、メモリセルデータの読み出しに際し
てセンスアンプによる増幅出力の早期確定を図ることが
でき、それによって、データの読み出し時間を短縮する
ことができるという効果がある。
第１図は本発明の一実施例であるが横ROM回路を示す回
路図、 第２図は本実施例の横ROM回路の動作説明のためのタイ
ムチャート、 第３図は従来の横ROM回路を示す概略回路図、 第４図は従来の横ROM回路の動作説明のためのタイムチ
ャートである。 MC……メモリセル、Qa,Qb……メモリセルを構成するMOS
FET、WL1〜WLn……ワード線、BL1〜BLn……ビット線、V
SL1〜VSLm……電源線、Q1〜Qm……カラム選択MOSFET、R
ADEC……ロウアドレスデコーダ、CADEC……カラムアド
レスデコーダ、CD,▲▼……共通データ線、SA……
センスアンプ、Vdd,Vss……電源端子。
路図、 第２図は本実施例の横ROM回路の動作説明のためのタイ
ムチャート、 第３図は従来の横ROM回路を示す概略回路図、 第４図は従来の横ROM回路の動作説明のためのタイムチ
ャートである。 MC……メモリセル、Qa,Qb……メモリセルを構成するMOS
FET、WL1〜WLn……ワード線、BL1〜BLn……ビット線、V
SL1〜VSLm……電源線、Q1〜Qm……カラム選択MOSFET、R
ADEC……ロウアドレスデコーダ、CADEC……カラムアド
レスデコーダ、CD,▲▼……共通データ線、SA……
センスアンプ、Vdd,Vss……電源端子。
Claims (1)
- 【請求項１】中央に設けられた電源線とかかる電源線を
挟んで設けられた第１と第２からなるビット線一対を１
組とし、両端部の第１と第２のビット線を除いて隣接す
る組において互いにビット線を共用化するよう構成され
た複数組からなる相補ビット線と、 上記電源線及び相補ビット線と直交するよう配置された
複数からなるワード線と、 上記電源線を基準にしてそれを挟むよう設けられた上記
第１と第２のビット線との間に設けられ、そのゲートが
対応するワード線に接続され、そのドレインが上記第１
と第２のビット線にそれぞれ接続され、そのソースが上
記電源線に共通接続されてなり、実質的に比較的高いし
きい値電圧と低いしきい値電圧とからなる相補の記憶情
報を持つようにされた一対の記憶MOSFETからなるメモリ
セルと、 回路の電源電位と、上記各ビット線及び上記電源線のそ
れぞれとの間に設けられた負荷MOSFETと、 差動増幅回路からなるセンスアンプと、 上記センスアンプの一対の入力端子に接続された共通デ
ータ線と、 上記共通データ線と、上記第１及び第２のビット線のそ
れぞれとの間に設けられた第１及び第２のスイッチMOSF
ET、並びに上記電源線と回路の接地電位との間に設けら
れた第３のスイッチMOSFETからなるカラムスイッチと、 上記カラムスイッチを構成する第１ないし第３のスイッ
チMOSFETのゲートに対して共通にカラム選択信号を供給
するカラムアドレスデコーダと、 上記複数のワード線の中から１つのワード線を選択する
ロウアドレスデコーダとを備えてなることを特徴とする
ROM回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25711687A JP2595266B2 (ja) | 1987-10-14 | 1987-10-14 | Ｒｏｍ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25711687A JP2595266B2 (ja) | 1987-10-14 | 1987-10-14 | Ｒｏｍ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01100797A JPH01100797A (ja) | 1989-04-19 |
| JP2595266B2 true JP2595266B2 (ja) | 1997-04-02 |
Family
ID=17301954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25711687A Expired - Fee Related JP2595266B2 (ja) | 1987-10-14 | 1987-10-14 | Ｒｏｍ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2595266B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP1477990A4 (en) | 2002-02-20 | 2005-10-12 | Renesas Tech Corp | INTEGRATED SEMICONDUCTOR SWITCHING |
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| JP6383637B2 (ja) | 2014-10-27 | 2018-08-29 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (1)
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|---|---|---|---|---|
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-
1987
- 1987-10-14 JP JP25711687A patent/JP2595266B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01100797A (ja) | 1989-04-19 |
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