JPH01100797A - Ｒｏｍ回路 - Google Patents
Ｒｏｍ回路Info
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- JPH01100797A JPH01100797A JP62257116A JP25711687A JPH01100797A JP H01100797 A JPH01100797 A JP H01100797A JP 62257116 A JP62257116 A JP 62257116A JP 25711687 A JP25711687 A JP 25711687A JP H01100797 A JPH01100797 A JP H01100797A
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- 238000012790 confirmation Methods 0.000 abstract 2
- 238000000034 method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 230000002238 attenuated effect Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
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- 238000003491 array Methods 0.000 description 1
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- 238000005468 ion implantation Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＲＯＭ回路に関し、例えばデータやソフトウェ
アプログラム格納用固定記憶装置やディジタル楽器の音
源用ＲＯＭなどの高速アクセスを要求されるＲＯＭ （
リード・オンリ・メモリ）半導体集積回路に適用して有
効な技術に関するものである。
アプログラム格納用固定記憶装置やディジタル楽器の音
源用ＲＯＭなどの高速アクセスを要求されるＲＯＭ （
リード・オンリ・メモリ）半導体集積回路に適用して有
効な技術に関するものである。
従来のＲＯＭは１つのメモリセルが１つのトランジスタ
によって構成され、例えば第３図に示されるように、し
きい値電圧が比較的高く又は低く設定されたＭＯＳＦＥ
ＴやＭＩＳＦＥＴなどのトランジスタによってメモリセ
ル１が構成される。
によって構成され、例えば第３図に示されるように、し
きい値電圧が比較的高く又は低く設定されたＭＯＳＦＥ
ＴやＭＩＳＦＥＴなどのトランジスタによってメモリセ
ル１が構成される。
このメモリセル１を構成するトランジスタのドレイン・
ソース電極は一方の電源電圧Ｖｄｄを受けるダイオード
接続された負荷子２を一端部に備えるビット線対３，４
に結合され、上記ビット線３゜４の他端部はカラム選択
スイッチ６．７に結合される。メモリセル１の選択端子
はワード線５に結合される。上記一方のカラム選択スイ
ッチ６は接地電位のような他方の電源電圧ｖｓｓを受け
るようになっている。ワード線５が選択レベルに駆動さ
れてメモリセル１が選択されるとき、当該メモリセル１
の比較的低いしきい値電圧によってそれがオン状態に制
御される場合にはビット線３の電位はハイレベル（概ね
電源電圧Ｖｄｄレベル）からロウレベル（概ね電源電圧
Ｖｓｓレベル）に減衰される。逆に当該メモリセル１の
比較的高いしきい値電圧によってそれがオフ状態に制御
される場合にはビット線３の電位はハイレベルを維持す
る。メモリセル１のしきい値電圧に応じたこのようなビ
ット線３の変化は、電源電圧Ｖｄｄの概ね半分の電圧Ｖ
ｄｄ／２を比較基準電圧とするセンスアンプＳＡによっ
て検出されて増幅され、それがメモリセルデータとして
読み出される。尚、横ＲＯＭ回路について記載された文
献の例としては特願昭６０−２０８６６２がある。
ソース電極は一方の電源電圧Ｖｄｄを受けるダイオード
接続された負荷子２を一端部に備えるビット線対３，４
に結合され、上記ビット線３゜４の他端部はカラム選択
スイッチ６．７に結合される。メモリセル１の選択端子
はワード線５に結合される。上記一方のカラム選択スイ
ッチ６は接地電位のような他方の電源電圧ｖｓｓを受け
るようになっている。ワード線５が選択レベルに駆動さ
れてメモリセル１が選択されるとき、当該メモリセル１
の比較的低いしきい値電圧によってそれがオン状態に制
御される場合にはビット線３の電位はハイレベル（概ね
電源電圧Ｖｄｄレベル）からロウレベル（概ね電源電圧
Ｖｓｓレベル）に減衰される。逆に当該メモリセル１の
比較的高いしきい値電圧によってそれがオフ状態に制御
される場合にはビット線３の電位はハイレベルを維持す
る。メモリセル１のしきい値電圧に応じたこのようなビ
ット線３の変化は、電源電圧Ｖｄｄの概ね半分の電圧Ｖ
ｄｄ／２を比較基準電圧とするセンスアンプＳＡによっ
て検出されて増幅され、それがメモリセルデータとして
読み出される。尚、横ＲＯＭ回路について記載された文
献の例としては特願昭６０−２０８６６２がある。
〔発明が解決しようとする問題点］
しかしながら、メモリセルデータの読み出しに際してビ
ット線３の電位の高低を判定する比較基準電位が電圧Ｖ
ｄｄ／２に固定されている場合、センスアンプＳＡの出
力を確定させるにはビット線３の電位は比較基準電圧ｖ
ｄ ｄ／２に対して所定のレベル差を持たなければなら
ない。このため、同一のビット線対３，４に結合される
しきい値電圧の異なるメモリセルから相前後してデータ
を読み出すような場合、例えば、第４図に示されるよう
に、前回のメモリアクセスでハイレベルにされたビット
線３がロウレベルにされるような場合、センスアンプＳ
Ａによる増幅出力動作の確定に必要とされる電位差Ｖを
得るには、ビット線３のし、ベルが電圧Ｖｄｄ／２より
も電圧Ｖだけ降下するのを持たなければならず、これに
よってデータの読み出しに時間がかかるという問題点が
あった。
ット線３の電位の高低を判定する比較基準電位が電圧Ｖ
ｄｄ／２に固定されている場合、センスアンプＳＡの出
力を確定させるにはビット線３の電位は比較基準電圧ｖ
ｄ ｄ／２に対して所定のレベル差を持たなければなら
ない。このため、同一のビット線対３，４に結合される
しきい値電圧の異なるメモリセルから相前後してデータ
を読み出すような場合、例えば、第４図に示されるよう
に、前回のメモリアクセスでハイレベルにされたビット
線３がロウレベルにされるような場合、センスアンプＳ
Ａによる増幅出力動作の確定に必要とされる電位差Ｖを
得るには、ビット線３のし、ベルが電圧Ｖｄｄ／２より
も電圧Ｖだけ降下するのを持たなければならず、これに
よってデータの読み出しに時間がかかるという問題点が
あった。
特に、記憶容量の増大に従ってビット線の不所望な負荷
が増えるとこの問題点は一層顕著になる。
が増えるとこの問題点は一層顕著になる。
本発明の目的はメモリセルデータの読み出しに際してセ
ンスアンプによる増幅出力の確定を早めることがＲＯＭ
回路を提供することにある。
ンスアンプによる増幅出力の確定を早めることがＲＯＭ
回路を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述及び添付図面から明らかになるであろう。
明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
を簡単に説明すれば下記の通りである。
すなわち、しきい値電圧の相違などによって相補的にス
イッチ動作される１対のトランジスタによってメモリセ
ルを構成し、そのメモリセルを構成するトランジスタの
相補的スイッチ動作に応じて相補レベルに駆動されるビ
ット線対の電位差をセンスアンプで増幅するようにされ
て成るものである。
イッチ動作される１対のトランジスタによってメモリセ
ルを構成し、そのメモリセルを構成するトランジスタの
相補的スイッチ動作に応じて相補レベルに駆動されるビ
ット線対の電位差をセンスアンプで増幅するようにされ
て成るものである。
上記した手段によれば、メモリセルデータの読み出しに
際して一対のビット線のレベルが相補的に強制されるこ
とにより、そのレベル差を検出して増幅するセンスアン
プによる増幅出力動作の確定に必要な電位差は両方のビ
ット線のレベル変化によってもたらされることにより、
メモリセルデータの読み出しに際してセンスアンプによ
る増幅出力の早期確定、さらにはデータの読み出し時間
の短縮を達成するものである。
際して一対のビット線のレベルが相補的に強制されるこ
とにより、そのレベル差を検出して増幅するセンスアン
プによる増幅出力動作の確定に必要な電位差は両方のビ
ット線のレベル変化によってもたらされることにより、
メモリセルデータの読み出しに際してセンスアンプによ
る増幅出力の早期確定、さらにはデータの読み出し時間
の短縮を達成するものである。
第１図は本発明の一実施例である横ＲＯＭ回路を示す回
路図である。第１図に示される横ＲＯＭ回路は、特に制
限されないが、公知の半導体集積回路製造技術によって
１つの半導体基板に形成される。
路図である。第１図に示される横ＲＯＭ回路は、特に制
限されないが、公知の半導体集積回路製造技術によって
１つの半導体基板に形成される。
第１図においてＭＣは相互にしきい値電圧の異なる１対
のトランシタによって構成されたメモリセルであり、例
えば、しきい値電圧が比較的低く設定されたＮチャンネ
ル型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ａと、しきい値電圧が
比較的高く設定されたＮチャンネル型ＭＯ８ＦＥＴＱｂ
とによって構成され、ＭＣ３Ｆ Ｅ Ｔ Ｑ ａはその
ゲートに電源電圧Ｖｄｄに呼応する電圧が印加された場
合にオン状態を採り、ＭＯＳＦＥＴＱｂはオフ状態を採
る。このメモリセルＭＣは、それに含まれる１対のＭＯ
８ＦＥＴＱａ、Ｑｂの何れのＭＯＳＦＥＴのしきい値が
高く設定されるかによって論理ｒｌＪ、ｒＯＪのデータ
が固定的にプログラムされる。
のトランシタによって構成されたメモリセルであり、例
えば、しきい値電圧が比較的低く設定されたＮチャンネ
ル型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ａと、しきい値電圧が
比較的高く設定されたＮチャンネル型ＭＯ８ＦＥＴＱｂ
とによって構成され、ＭＣ３Ｆ Ｅ Ｔ Ｑ ａはその
ゲートに電源電圧Ｖｄｄに呼応する電圧が印加された場
合にオン状態を採り、ＭＯＳＦＥＴＱｂはオフ状態を採
る。このメモリセルＭＣは、それに含まれる１対のＭＯ
８ＦＥＴＱａ、Ｑｂの何れのＭＯＳＦＥＴのしきい値が
高く設定されるかによって論理ｒｌＪ、ｒＯＪのデータ
が固定的にプログラムされる。
ＭＯ８ＦＥＴＱａ、Ｑｂにおけるしきい値電圧の設定は
１Ｍ０８ＦＥＴのしきい値レベルをイオン注入により変
更する方式とすることができるが、本発明はそれに限定
されず、トランジスタとビット線との接続実施及び不実
施による方式、ＭＯＳＦＥＴのドレイン拡散層の有無に
よる方式など、１対のＭＯＳＦＥＴＱａ、Ｑｂが相補的
にスイッチ動作することができればよい。
１Ｍ０８ＦＥＴのしきい値レベルをイオン注入により変
更する方式とすることができるが、本発明はそれに限定
されず、トランジスタとビット線との接続実施及び不実
施による方式、ＭＯＳＦＥＴのドレイン拡散層の有無に
よる方式など、１対のＭＯＳＦＥＴＱａ、Ｑｂが相補的
にスイッチ動作することができればよい。
上記メモリセルＭＣはそれが複数個マトリクス配置され
てメモリセルアレイＭＣＡを構成する。
てメモリセルアレイＭＣＡを構成する。
同一行に配置されたメモリセルＭＣの選択端子（ＭＯＳ
ＦＥＴＱａ、Ｑｂのゲート電極）はワード線ＷＬＩ〜Ｗ
Ｌｎに結合される。同一列に配置されたメモリセルＭＣ
のデータ出力端子（ＭＯＳＦＥＴＱａ、Ｑｂのドレイン
電極）はビット線ＢＬ１〜ＢＬｎに結合される。尚、ビ
ット線ＢＬ２〜ＢＬｍは隣合うメモリセルに共有される
。同一列に配置されたメモリセルに含まれるＭＯ８ＦＥ
ＴＱ ａ 、 Ｑ ｂのソース電極は電源線ＶＳＬＩ〜
ＶＳＬｍに結合される。
ＦＥＴＱａ、Ｑｂのゲート電極）はワード線ＷＬＩ〜Ｗ
Ｌｎに結合される。同一列に配置されたメモリセルＭＣ
のデータ出力端子（ＭＯＳＦＥＴＱａ、Ｑｂのドレイン
電極）はビット線ＢＬ１〜ＢＬｎに結合される。尚、ビ
ット線ＢＬ２〜ＢＬｍは隣合うメモリセルに共有される
。同一列に配置されたメモリセルに含まれるＭＯ８ＦＥ
ＴＱ ａ 、 Ｑ ｂのソース電極は電源線ＶＳＬＩ〜
ＶＳＬｍに結合される。
上記ビット線ＢＬ２〜ＢＬｍ及び電源線ＶＳＬ１〜ＶＳ
Ｌｍの一端部は、特に制限されないが。
Ｌｍの一端部は、特に制限されないが。
ダイオード接続されたＮチャンネル型負荷ＭＯ８Ｆ Ｅ
Ｔ Ｑ ｃを介して回路の一方の電源端子Ｖｄｄに共
通接続される。上記ビット線ＢＬＩ〜ＢＬｍの他端部は
メモリセルの１列毎に対応されるＮチャンネル型刃５ム
選択ＭＯ５ＦＥＴＱＩ〜Ｑｍを介して共通データ線ＣＤ
、ＣＤに交互に結合される。上記電源線ＶＳＬＩ〜Ｖ
Ｓ Ｌ ｍの他端部はメモリセルの１列毎に対応される
Ｎチャンネル型刃５ム選択ＭＯ５ＦＥＴＱＩ〜Ｑｍを介
して回路の接地端子のような他方の電源端子Ｖｓｓに共
通接続される。
Ｔ Ｑ ｃを介して回路の一方の電源端子Ｖｄｄに共
通接続される。上記ビット線ＢＬＩ〜ＢＬｍの他端部は
メモリセルの１列毎に対応されるＮチャンネル型刃５ム
選択ＭＯ５ＦＥＴＱＩ〜Ｑｍを介して共通データ線ＣＤ
、ＣＤに交互に結合される。上記電源線ＶＳＬＩ〜Ｖ
Ｓ Ｌ ｍの他端部はメモリセルの１列毎に対応される
Ｎチャンネル型刃５ム選択ＭＯ５ＦＥＴＱＩ〜Ｑｍを介
して回路の接地端子のような他方の電源端子Ｖｓｓに共
通接続される。
上記ワード線ＷＬＩ〜ＷＬｎはロウアドレス信号ＲＡＤ
Ｒ８を解読するロウアドレスデコーダＲＡＤＥＣの出力
選択信号に基づいて選択され、これによってロウアドレ
ス信号ＲＡＤＲ３に呼応する所定の１本が電源電圧Ｖｄ
ｄレベルに呼応するハイレベルに駆動される。
Ｒ８を解読するロウアドレスデコーダＲＡＤＥＣの出力
選択信号に基づいて選択され、これによってロウアドレ
ス信号ＲＡＤＲ３に呼応する所定の１本が電源電圧Ｖｄ
ｄレベルに呼応するハイレベルに駆動される。
上記カラム選択ＭＯ３ＦＥＴＱＩ〜Ｑｍはカラムアドレ
ス信号ＣＡＤＲ８を解読するカラムアドレスデコーダＣ
ＡＤＥＣの出力選択信号に基づいてスイッチ制御され、
これにより、カラムアドレス信号ＣＡＤＲ８に呼応する
所定のビット線対が共通データ線ＣＤ、ＣＤに導通にさ
れると共にその間に位置する電源線が電源端子Ｖｓｓに
導通にされる。
ス信号ＣＡＤＲ８を解読するカラムアドレスデコーダＣ
ＡＤＥＣの出力選択信号に基づいてスイッチ制御され、
これにより、カラムアドレス信号ＣＡＤＲ８に呼応する
所定のビット線対が共通データ線ＣＤ、ＣＤに導通にさ
れると共にその間に位置する電源線が電源端子Ｖｓｓに
導通にされる。
したがって、所定１本のワード線が選択レベルに駆動さ
れ、且つ、１対のビット線対が共通データ線ＣＤ、ＣＤ
に、そしてそれと対を成す電源線が電源端子Ｖｓｓに導
通にされると、それによって選択されるメモリセルの状
態に従ってビット線対が相補レベルに強制され、それが
共通データ線ＣＤ、ＣＤに与えられる０例えば、ワード
線ＷＬ１が選択レベルに駆動されると共に、３つのカラ
ム選択ＭＯ３ＦＥＴＱＩがオン動作される場合、それに
よって選択されるメモリセルＭＣａのＭＯＳＦＥＴＱａ
が比較的高いしきい値電圧にされ、ＭＯ８ＦＥＴＱｂが
比較的低いしきい値電圧にされているとき、ビット線Ｂ
ＬＩは負荷ＭＯ８ＦＥＴＱｃを通して与えられるハイレ
ベル（概ね電源電圧Ｖｄｄに呼応するレベル）を維持し
、また。
れ、且つ、１対のビット線対が共通データ線ＣＤ、ＣＤ
に、そしてそれと対を成す電源線が電源端子Ｖｓｓに導
通にされると、それによって選択されるメモリセルの状
態に従ってビット線対が相補レベルに強制され、それが
共通データ線ＣＤ、ＣＤに与えられる０例えば、ワード
線ＷＬ１が選択レベルに駆動されると共に、３つのカラ
ム選択ＭＯ３ＦＥＴＱＩがオン動作される場合、それに
よって選択されるメモリセルＭＣａのＭＯＳＦＥＴＱａ
が比較的高いしきい値電圧にされ、ＭＯ８ＦＥＴＱｂが
比較的低いしきい値電圧にされているとき、ビット線Ｂ
ＬＩは負荷ＭＯ８ＦＥＴＱｃを通して与えられるハイレ
ベル（概ね電源電圧Ｖｄｄに呼応するレベル）を維持し
、また。
ビット線ＢＬ２はＭＯ８ＦＥＴＱｂ及びＱｃを通してロ
ウレベル（電源電圧Ｖｓｓに呼応するレベル）に減衰さ
れる。
ウレベル（電源電圧Ｖｓｓに呼応するレベル）に減衰さ
れる。
このような選択された１対のビット線の相補レベルは共
通データ線ＣＤ、ＣＤを通して差動増幅回路形式のセン
スアンプＳＡに与えられる。センスアンプＳＡは、入力
信号のレベル差を検出し、それを増幅して外部にメモリ
セルデータとして与える。尚センスアンプＳＡの出力端
子に結合されたデータ出力バッファは図示されていない
。
通データ線ＣＤ、ＣＤを通して差動増幅回路形式のセン
スアンプＳＡに与えられる。センスアンプＳＡは、入力
信号のレベル差を検出し、それを増幅して外部にメモリ
セルデータとして与える。尚センスアンプＳＡの出力端
子に結合されたデータ出力バッファは図示されていない
。
次に上記実施例の横ＲＯＭ回路において、同一のビット
線対に結合されているメモリセルから相前後してレベル
の異なるメモリセルデータを読み出す場合の動作を第２
図をも参照しながら説明する。
線対に結合されているメモリセルから相前後してレベル
の異なるメモリセルデータを読み出す場合の動作を第２
図をも参照しながら説明する。
例えば、選択端子がワード線ＷＬＩに結合され、データ
出力端子がビット線ＢＬＩ、ＢＬ２に結合されたメモリ
セルＭＣａは、比較的しきい値電圧の低いＭＯＳＦＥＴ
Ｑａと比較的しきい値電圧の高いＭＯ８ＦＥＴＱｂを含
み、また、それと同一のビット線対ＢＬＩ、ＢＬ２に結
合されていてワ−ド線ＷＬｎに選択端子が結合されたメ
モリセルＭＣｂは、比較的しきい値電圧の高いＭＯＳＦ
ＥＴ Ｑ ａと比較的しきい値電圧の低いＭＯＳＦＥＴ
Ｑｂを含むものとする。
出力端子がビット線ＢＬＩ、ＢＬ２に結合されたメモリ
セルＭＣａは、比較的しきい値電圧の低いＭＯＳＦＥＴ
Ｑａと比較的しきい値電圧の高いＭＯ８ＦＥＴＱｂを含
み、また、それと同一のビット線対ＢＬＩ、ＢＬ２に結
合されていてワ−ド線ＷＬｎに選択端子が結合されたメ
モリセルＭＣｂは、比較的しきい値電圧の高いＭＯＳＦ
ＥＴ Ｑ ａと比較的しきい値電圧の低いＭＯＳＦＥＴ
Ｑｂを含むものとする。
先ず、メモリセルＭＣａが選択されると、オン状態のＭ
ＯＳ Ｆ Ｅ Ｔ Ｑ ａによってビット線ＢＬＩが
ロウレベルに減衰され、その一方においてオフ状態のＭ
ＯＳＦＥＴＱｂの作用によって他方のビット線ＢＬ２は
ハイレベルを維持し、そのレベル差がセンスアンプＳＡ
で検出されて増幅されることにより、メモリセルＭＣａ
のデータが読み出される。
ＯＳ Ｆ Ｅ Ｔ Ｑ ａによってビット線ＢＬＩが
ロウレベルに減衰され、その一方においてオフ状態のＭ
ＯＳＦＥＴＱｂの作用によって他方のビット線ＢＬ２は
ハイレベルを維持し、そのレベル差がセンスアンプＳＡ
で検出されて増幅されることにより、メモリセルＭＣａ
のデータが読み出される。
これに引き続く次のメモリサイクルにおいて第２図に示
されるように再びワード線ＷＬＩが選択レベルに駆動さ
れてメモリセルＭＣｂが選択されると、当該メモリセル
ＭＣｂにおいてしきい値電圧が比較的高くされているＭ
Ｏ８ＦＥＴＱａがオフ状態にされると共に、しきい値電
圧が比較的低くされているＭＯＳＦＥＴＱｂがオン状態
にされることにより、ビット線ＢＬＩはハイレベルに。
されるように再びワード線ＷＬＩが選択レベルに駆動さ
れてメモリセルＭＣｂが選択されると、当該メモリセル
ＭＣｂにおいてしきい値電圧が比較的高くされているＭ
Ｏ８ＦＥＴＱａがオフ状態にされると共に、しきい値電
圧が比較的低くされているＭＯＳＦＥＴＱｂがオン状態
にされることにより、ビット線ＢＬＩはハイレベルに。
そしてビット線ＢＬ２はロウレベルに、夫々レベル反転
される。ビット線ＢＬＩ、ＢＬ２のこのようなレベル反
転はセンスアンプＳＡによって検出され、ビット線ＢＬ
ＩとＢＬ２の間の電位差Ｖが所定レベルに達したところ
でセンスアンプＳＡによる増幅出力動作が確定される。
される。ビット線ＢＬＩ、ＢＬ２のこのようなレベル反
転はセンスアンプＳＡによって検出され、ビット線ＢＬ
ＩとＢＬ２の間の電位差Ｖが所定レベルに達したところ
でセンスアンプＳＡによる増幅出力動作が確定される。
このとき、一対のビット線ＢＬＩ、ＢＬ２のレベルは共
に相補的に強制されることにより、そのレベル差を検出
して増幅するセンスアンプＳＡによる増幅出力動作の確
定に必要な電位差Ｖは両方のビット線ＢＬＩ、ＢＬ２の
レベル変化によってもたらされることになり、メモリセ
ルデータの読み出しに際してセンスアンプＳＡによる増
幅出力の早期確定を得ることができる。
に相補的に強制されることにより、そのレベル差を検出
して増幅するセンスアンプＳＡによる増幅出力動作の確
定に必要な電位差Ｖは両方のビット線ＢＬＩ、ＢＬ２の
レベル変化によってもたらされることになり、メモリセ
ルデータの読み出しに際してセンスアンプＳＡによる増
幅出力の早期確定を得ることができる。
第３図及び第４図に示されるように、メモリセルデータ
の読み出しに際してビット線電位の高低を判定する比較
基準電位が電圧Ｖｄｄ／２に固定されている従来の場合
には、前回のメモリアクセスでハイレベルにされたビッ
ト線がロウレベルにされるような場合、センスアンプに
よる増幅出力動作の確定に必要とされる電位差Ｖを得る
には、ビット線のレベルが電圧Ｖｄｄ／２よりも電圧Ｖ
だけ降下するのを持たなければならない。
の読み出しに際してビット線電位の高低を判定する比較
基準電位が電圧Ｖｄｄ／２に固定されている従来の場合
には、前回のメモリアクセスでハイレベルにされたビッ
ト線がロウレベルにされるような場合、センスアンプに
よる増幅出力動作の確定に必要とされる電位差Ｖを得る
には、ビット線のレベルが電圧Ｖｄｄ／２よりも電圧Ｖ
だけ降下するのを持たなければならない。
したがって、センスアンプにおいて１対のビット線のレ
ベル変化を検出してからその増幅出力動作が確定するま
での時間は、第４図に示される時間Ｔ２に比べて本実施
例の横ＲＯＭ回路における時間Ｔ１の方が短縮される。
ベル変化を検出してからその増幅出力動作が確定するま
での時間は、第４図に示される時間Ｔ２に比べて本実施
例の横ＲＯＭ回路における時間Ｔ１の方が短縮される。
上記実施例によれば以下の作用効果を得るものである。
（１）しきい値電圧の異なる１対のＭＯ８ＦＥＴＱａ、
ＱｂによってメモリセルＭＣを構成し、そのメモリセル
ＭＣを構成するトランジスタの相補的スイッチ動作に応
じて相補レベルに駆動される１対のビット線の電位差を
センスアンプＳＡで増幅するから、メモリセルデータの
読み出しに際して一対のビット線が相補的にレベル強制
されるそのレベル差を検出して増幅するセンスアンプＳ
Ａによる増幅出力動作の確定に必要な電位差Ｖは両方の
ビット線のレベル変化によってもたらされることにより
、メモリセルデータの読み出しに際してセンスアンプに
よる増幅出力の早期確定を図ることができ、もってデー
タ読み出し時間の短縮を達成することができる。
ＱｂによってメモリセルＭＣを構成し、そのメモリセル
ＭＣを構成するトランジスタの相補的スイッチ動作に応
じて相補レベルに駆動される１対のビット線の電位差を
センスアンプＳＡで増幅するから、メモリセルデータの
読み出しに際して一対のビット線が相補的にレベル強制
されるそのレベル差を検出して増幅するセンスアンプＳ
Ａによる増幅出力動作の確定に必要な電位差Ｖは両方の
ビット線のレベル変化によってもたらされることにより
、メモリセルデータの読み出しに際してセンスアンプに
よる増幅出力の早期確定を図ることができ、もってデー
タ読み出し時間の短縮を達成することができる。
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが１本発明は上記実施例に限定されず
その要旨を逸脱しない範囲において種々変更することが
できる。
具体的に説明したが１本発明は上記実施例に限定されず
その要旨を逸脱しない範囲において種々変更することが
できる。
例えば上記実施例ではメモリセルを構成するトランジス
タをＭＯＳＦＥＴとしたがＭＩＳＦＥＴなどその他のト
ランジスタに変更することができる。また、上記実施例
は横ＲＯＭ回路としたが、縦ＲＯＭ回路にも適用するこ
とができる。縦ＲＯＭ回路とする場合には、夫々のメモ
リセルを構成するトランジスタをエンハンスメント型Ｍ
Ｏ８ＦＥＴ及びデプレション型ＭＯ３ＦＥＴなどによっ
て構成することができる。また、メモリセルをＥＥＰＲ
ＯＭのメモリセルで構成することによっても同様の作用
効果を得ることができる。
タをＭＯＳＦＥＴとしたがＭＩＳＦＥＴなどその他のト
ランジスタに変更することができる。また、上記実施例
は横ＲＯＭ回路としたが、縦ＲＯＭ回路にも適用するこ
とができる。縦ＲＯＭ回路とする場合には、夫々のメモ
リセルを構成するトランジスタをエンハンスメント型Ｍ
Ｏ８ＦＥＴ及びデプレション型ＭＯ３ＦＥＴなどによっ
て構成することができる。また、メモリセルをＥＥＰＲ
ＯＭのメモリセルで構成することによっても同様の作用
効果を得ることができる。
以上の説明では主として本発明者によって成された発明
をその背景になった利用分野である横ＲＯＭ回路のよう
な半導体記憶装置に適用した場合について説明したが、
本発明はそれに限定されず。
をその背景になった利用分野である横ＲＯＭ回路のよう
な半導体記憶装置に適用した場合について説明したが、
本発明はそれに限定されず。
プログラマブルＲＯＭさらにはランダムロジックアレイ
などにも適用することができる。
などにも適用することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。
て得られる効果を簡単に説明すれば下記の通りである。
すなわち、しきい値電圧の相違などによって相補的にス
イッチ動作する１対のトランジスタによってメモリセル
を構成し、そのメモリセルを構成するトランジスタの相
補的スイッチ動作に応じて相補レベルに駆動されるビッ
ト線対の電位差をセンスアンプで増幅するようにされて
成るから、メモリセルデータの読み出しに際して相補的
にレベル強制されるビット線対のレベル差を検出して増
幅するセンスアンプによる増幅出力動作の確定に必要な
電位差は両方のビット線のレベル変化によってもたらさ
れることにより、メモリセルデータの読み出しに際して
センスアンプによる増幅出方の早期確定を図ることがで
き、それによって、データの読み出し時間を短縮するこ
とができるという効果がある。
イッチ動作する１対のトランジスタによってメモリセル
を構成し、そのメモリセルを構成するトランジスタの相
補的スイッチ動作に応じて相補レベルに駆動されるビッ
ト線対の電位差をセンスアンプで増幅するようにされて
成るから、メモリセルデータの読み出しに際して相補的
にレベル強制されるビット線対のレベル差を検出して増
幅するセンスアンプによる増幅出力動作の確定に必要な
電位差は両方のビット線のレベル変化によってもたらさ
れることにより、メモリセルデータの読み出しに際して
センスアンプによる増幅出方の早期確定を図ることがで
き、それによって、データの読み出し時間を短縮するこ
とができるという効果がある。
第１図は本発明の一実施例である横ＲＯＭ回路を示す回
路図、 第２図は本実施例の横ＲＯＭ回路の動作説明のためのタ
イムチャート、 第３図は従来の横ＲＯＭ回路を示す概略回路図。 第４図は従来の横ＲＯＭ回路の動作説明のためのタイム
チャートである。 ＭＣ・・・メモリセル、Ｑａ、Ｑｂ・・・メモリセルを
構成するＭＯＳＦＥＴ、ＷＬＩ〜ＷＬｎ−’７−ド線、
Ｂ Ｌ １〜Ｂ Ｌ ｎ−ビット線、ｖＳＬ１〜ｖｓＬ
ｍ・・・電源線、Ｑ１〜Ｑｍ・・・カラム選択ＭＯ３Ｆ
ＥＴ、ＲＡＤＥＣ・・・ロウアドレスデコーダ、ＣＡＤ
ＥＣ・・・カラムアドレスデコーダ、ＣＤ、ＣＤ−・・
共通データ線、ＳＡ・・・センスアンプ、Ｖｄｄ、Ｖｓ
ｓ・・・電源端子。 第２図 第３図 第４図
路図、 第２図は本実施例の横ＲＯＭ回路の動作説明のためのタ
イムチャート、 第３図は従来の横ＲＯＭ回路を示す概略回路図。 第４図は従来の横ＲＯＭ回路の動作説明のためのタイム
チャートである。 ＭＣ・・・メモリセル、Ｑａ、Ｑｂ・・・メモリセルを
構成するＭＯＳＦＥＴ、ＷＬＩ〜ＷＬｎ−’７−ド線、
Ｂ Ｌ １〜Ｂ Ｌ ｎ−ビット線、ｖＳＬ１〜ｖｓＬ
ｍ・・・電源線、Ｑ１〜Ｑｍ・・・カラム選択ＭＯ３Ｆ
ＥＴ、ＲＡＤＥＣ・・・ロウアドレスデコーダ、ＣＡＤ
ＥＣ・・・カラムアドレスデコーダ、ＣＤ、ＣＤ−・・
共通データ線、ＳＡ・・・センスアンプ、Ｖｄｄ、Ｖｓ
ｓ・・・電源端子。 第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 １、相補的にスイッチ動作される１対のトランジスタに
よってメモリセルを構成し、そのメモリセルを構成する
トランジスタの相補的スイッチ動作に応じて相補レベル
に駆動されるビット線対の電位差をセンスアンプで増幅
するようにされて成るものであることを特徴とするＲＯ
Ｍ回路。 ２、上記メモリセルは、しきい値電圧の異なるＭＯＳＦ
ＥＴ又はＭＩＳＦＥＴが直列接続されて成るものである
ことを特徴とする特許請求の範囲第１項記載のＲＯＭ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25711687A JP2595266B2 (ja) | 1987-10-14 | 1987-10-14 | Ｒｏｍ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25711687A JP2595266B2 (ja) | 1987-10-14 | 1987-10-14 | Ｒｏｍ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01100797A true JPH01100797A (ja) | 1989-04-19 |
| JP2595266B2 JP2595266B2 (ja) | 1997-04-02 |
Family
ID=17301954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25711687A Expired - Fee Related JP2595266B2 (ja) | 1987-10-14 | 1987-10-14 | Ｒｏｍ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2595266B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0438798A (ja) * | 1990-06-05 | 1992-02-07 | Toshiba Corp | 不揮発性半導体記憶装置の書込み回路 |
| US7116571B2 (en) | 2002-02-20 | 2006-10-03 | Renesas Technology Corp. | Semiconductor integrated circuit |
| JP2009020990A (ja) * | 2007-06-11 | 2009-01-29 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2016528660A (ja) * | 2013-07-29 | 2016-09-15 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | セキュリティが強化されたマスクプログラムド読取り専用メモリ |
| US9672937B2 (en) | 2014-10-27 | 2017-06-06 | Renesas Electronics Corporation | Semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61204897A (ja) * | 1985-03-08 | 1986-09-10 | Fujitsu Ltd | 半導体記憶装置 |
-
1987
- 1987-10-14 JP JP25711687A patent/JP2595266B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61204897A (ja) * | 1985-03-08 | 1986-09-10 | Fujitsu Ltd | 半導体記憶装置 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0438798A (ja) * | 1990-06-05 | 1992-02-07 | Toshiba Corp | 不揮発性半導体記憶装置の書込み回路 |
| US7116571B2 (en) | 2002-02-20 | 2006-10-03 | Renesas Technology Corp. | Semiconductor integrated circuit |
| US7324397B2 (en) | 2002-02-20 | 2008-01-29 | Renesas Technology Corp. | Semiconductor integrated circuit |
| JP2009020990A (ja) * | 2007-06-11 | 2009-01-29 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2016528660A (ja) * | 2013-07-29 | 2016-09-15 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | セキュリティが強化されたマスクプログラムド読取り専用メモリ |
| US9672937B2 (en) | 2014-10-27 | 2017-06-06 | Renesas Electronics Corporation | Semiconductor device |
| US9818490B2 (en) | 2014-10-27 | 2017-11-14 | Renesas Electronics Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2595266B2 (ja) | 1997-04-02 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |