JPH0438798A - 不揮発性半導体記憶装置の書込み回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えば］っの入入力−タに対応して相反す
るデータが書込まれる一対のセルトランジスタによって
構成されるメモリセル（以下、ディファレンシャルセル
と称する）を具備した不揮発性半導体記憶装置の書込み
回□路に関する。

（従来の技術） ＥＰＲＯＭ等の不揮発性半導体記憶装置のメモリセルに
データを書込む場合は、セルトランジスタのドレインと
コントロールゲートに高電位を印加し、このときチャネ
ルで発生するポットエレクトロンをフローティングゲー
トに注入し、セルトランジスタの閾値を高くする。

第４図は、従来の書込み回路を示すものである。

データ入力回路１１は、直列接続されたノア回路］］ａ
１インバータ回路１１ｂによって構成され、ノア回路１
．１　ａには書込み制御信号ＷＥ　（書込みモード“Ｌ
“）および入力データＤｉｎが供給される。このデータ
入力回路１１には、書込み制御回路１２が接続される。

この書込み制御回路１２は、前記インバータ回路１１ｂ
の出力端に接続され、例えば５ｖレベルの信号を１２．
５Ｖレベルの信号に変換する高電位変換インバータ回路
１２ａ、およびこの高電位変換インバータ回路１２ａの
出力端がゲートに接続されドレインに電源ピンＶｐＩ）
が接続された書込みトランジスタ１２ｂによって構成さ
れている。この書き込みトランジスタのソースには図示
せぬセルトランジスタのドレインか接続されている。

前記高電位変換インバータ回路１２としては、例えば第
５図に示す回路が適用される。

第４図に示す構成において、書込みを行うためには、電
源ピンＶｐＩ）に例えば１２．５Ｖ等で、Ｖ　ｃｅ＝　
５　Ｖに比べて高い書込み用高電位を印加し、データ入
力回路１１において、書込み制御信号ＷＥ　（書込みモ
ード“Ｌ”）および入力データＤｉｎに基づき、確定し
た入力データＤｉｎ’を生成し、このデータＤｉｎ”に
より書込み制御回路１２を制御する。

一方、メモリセルとしてディファレンシャルセルを使用
する場合、従来は、第６図に示す書込み回路が使用され
る。第６図において、第４図と同一部分には、同一符号
を付し、異なる部分についてのみ説明する。

この書込み制御回路１３において、入力端がデータ入力
回路１１の出力端に接続されたインバタ回路１３ａの出
力端はナンド回路１３ｂの一方入力端に接続されるとと
もに、インバータ回路１３ｃを介してナンド回路１３ｄ
の一方入力端に接続されている。これらナンド回路１３
ｂ１１３　ｄの他方入力端には、インバータ回路１３ｅ
を介して書込み制御信号ＷＥが供給されている。

これらナンド回路１３ｂ、１３ｄの出力端はそれぞれ高
電位変換インバータ回路１３ｆ、１３ｇを介して、書込
みトランジスター３ｈ、１３ｉのゲートに接続されてい
る。高電位変換インバータ回路１３ｆ、１３ｇの構成は
、第５図に示す通りである。

上記書込み制御回路１３は、書込み時に入力データによ
り互いに相反するデータをセルトランジスタに書込む。

非書込み時は、書込み制御信号ＷＥにより書き込み回路
１３を介して、両セルトランジスタのドレインに高電圧
が印加されないようにしている。

書込み制御信号は回路論理によっては、書込みモード時
“Ｈ”とされることもある。

（発明が解決しようとする課題） ところで、ＥＦＲＯＭは不揮発性メモリであるため、セ
ルトランジスタに書込まれたデータは、紫外線を照射し
ない限り永久に保存される。データの書込みは、セルト
ランジスタのフローティングゲートに電子を注入するこ
とにより、セルのデ夕をセルトランジスタの閾値電圧が
高い“０”状態とする。ディファレンシャルセルにおい
て、対のセルトランジスタは、書込み前両方とも閾値電
圧が低い“１′の状態とされている。データの書込みは
、入力データおよび書込み制御信号ＷＥにより一方のセ
ルトランジスタを選択してデータを書込む。

第６図に示す従来の回路では、書込み制御信号ＷＥによ
り、データ入力回路１１と書込み制御回路１３とが同時
に動作状態となるが、実際には書込み制御回路１３が動
作状態となってから、データ入力回路１１において入力
データＤｉｎ”が確定するまでに若干の時間差が生ずる
。入力データＤｉｎ”の確定が遅れた場合、入力データ
Ｄｉｎ”により本来選択されるべきセルトランジスタと
は異なるセルトランジスタにデータが一時的に書込まれ
、そのセルトランジスタの閾値電圧が上昇することとな
る。この後、入力データＤｉｎ”が確定すると、本来の
セルトランジスタが選択され、この選択されたセルトラ
ンジスタの閾値電圧が上昇し０″となる。

上記のように一時的であれ、セルトランジスタか間違っ
て選択された場合、この間違って選択されたセルトラン
ジスタの閾値電圧は上昇したままとなる。このため、デ
ータが書込まれ、閾値電圧が高い“０”状態となってい
るセルトランジスタと、データが書込まれず、閾値電圧
が低い“］”状態となっているセルトランジスタとの閾
値電圧の差は、上記誤書込みがなかった場合に比べて小
さくなっている。

ディファレンシャルセルにおけるデータの読出しは、セ
ルトランジスタの閾値電圧の差をセルに流れる電流の差
に変換し、この電流差をセンスアンプで比較し、これを
データとして出力するものである。したがって、両セル
トランジスタの閾値電圧の差が小さくなると、センスア
ンプでの比較が困難となり、読出し速度が低下したり、
誤ったデータが出力される等の問題が発生する。

この発明は、上記従来の不揮発性半導体記憶装置の書込
み回路が有する課題を解決するものであり、データを安
定に書込むことが可能な不揮発性半導体記憶装置の書込
み回路を提供しようとするものである。

［発明の構成コ （課題を解決するための手段） この発明は上記課題を解決するため、書込みデータが供
給されるデータ入力回路と、前記書込みデータか書込ま
れるセルトランジスタに接続された書込みトランジスタ
と、前記データ入力回路において書込みデータが確定す
るまで、前記書込みトランジスタのオンするタイミング
を遅延させるタイミング回路とを設けている。

また、前記セルトランジスタは、１つの入力データに対
応して相反するデータが書込まれる一対のセルトランジ
スタによって構成されるメモリセルを構成している。

さらに、前記タイミング回路は、書込み制御信号が非書
込み状態に移る場合は遅延せず、書込み制御信号が書込
み状態に移る場合のみ書込みトランジスタのオンするタ
イミングのみを遅延させるフィルタ回路によって構成さ
れている。

（作用） すなわち、この発明は、データ入力回路において書込み
データが確定するまで、セルトランジスタに接続された
書込みトランジスタのオンするタイミングを遅延回路に
よって遅延させることにより、誤書込みを防止し、安定
な書込みを可能としている。

また、この発明は、１つの入力データに対応して相反す
るデータが書込まれるディファレンシャルセルに適用す
ると好適である。

さらに、タイミング回路は、書き込み制御信号が書込み
状態に移るタイミングのみを遅延させるフィルタ回路に
よって構成されているため、書込み制御信号をデータの
書込み時のみ遅延できる。

（実施例） 以下、この発明の一実施例について図面を参照して説明
する。尚、第１図において、第４図乃至第６図と同一部
分には同一符号を付し、異なる部分についてのみ説明す
る。

第１図において、データ入力回路１１を構成するナンド
回路１１ａの書込み制御信号ＷＥか供給される入力端と
、書込み回路１３を構成するインバータ回路１３ｅの入
力端との間には、書込み制御信号ＷＥを所定時間遅延さ
せるタイミング回路２１が設けられている。このタイミ
ング回路２］の遅延時間は、データ入力回路１１によっ
て人力データが確定するに必要な時間に設定されている
。

第２図は、上記タイミング回路２１の一例を示すもので
ある。

ノア回路２１ａの一方入力端には、書込み制御信号ＷＥ
が供給され、他方入力端には遅延回路２１ｂを介して書
込み制御信号ＷＥが供給される。

このノア回路２１ａの出力端には、インバータ回路２１
ｃが接続されている。

第３図は、上記遅延回路２１ｂの一例を示すものである
。

この遅延回路２１ｂは直列接続された複数のインバータ
回路２１ｄ〜２１ｇのうち、インバータ回路２１ｄと２
１ｅの相互間に、ＭＯＳ　ｌ−ランジス夕２１ｈ、２１
ｉのゲートが接続され、インバータ回路２１ｅと２１ｆ
の相互間に、ＭＯＳトランジスタ２１ｊ、２１ｋが接続
されている。

上記構成において、遅延時間はＭＯＳトランジスタ２１
ｈ〜２１にのゲート容量によって設定される。

上記構成のタイミング回路２１において、書込み制御信
号ＷＥが“Ｈ“レベルから“Ｌ″レベル変わった場合、
ノア回路２１ａの他方入力端のレベルは、一方入力端の
レベルに比べて、遅延回路２１ｂに設定された遅延時間
だけ遅れて変化する。したがって、このタイミング回路
２１から出力される書込み制御信号ＷＥ”は、遅延回路
２１ｂに設定された遅延時間だけ遅れて“Ｈ”レベルか
ら”Ｌ“レベルに変化する。このため、この書込み制御
信号ＷＥ”が供給される書込み制御回路］３では、デー
タ入力回路１１から出力される確”定した書込みデータ
Ｄｉｎ”によってセルトランジスタが選択され、データ
が書込まれる。

一方、書込み制御信号ＷＥが“Ｌ“レベルからＨ”レベ
ルに変わった場合、ノア回路２１ａの他方入力端のレベ
ルは、一方入力端のレベルに比べて、遅延回路２１ｂに
設定された遅延時間だけ遅れて変化するが、このタイミ
ング回路２１から出力される書込み制御信号ＷＥ＊は、
書込み制御信号ＷＥが“Ｌ”　レベルから“Ｈ″レベル
変わると同時に“Ｈ”レベルに変化する。したがって、
書込み回路１３では、書込み制御信号ＷＥが“Ｈ”レベ
ルに変化した時点で直ちに書込み動作が停止される。

上記のように、データ入力回路１］に供給される書込み
制御信号ＷＥを、データ入力回路１１から出力される書
込みデータが確定するまで、タイミング回路２１により
遅延して書込み制御回路１３に供給することにより、本
来の選択されたセルトランジスタのみにデータを書込む
ことができ、誤書込みを防止することができる。

しかも、タイミング回路２１から出力される書込み制御
信号ＷＥ”は、書込み制御信号ＷＥが“Ｌ”　レベルか
ら“Ｈ″レベル変わると同時に“Ｈ”レベルに変化する
ため、速やかに書込みモードから非書込みモードへ移行
することができるものである。

尚、タイミング回路２１、遅延回路２１ｂの構成は上記
実施例に限定されるものではない。

その他、この発明の要旨を変えない範囲において種々変
形実施可能なことは勿論である。

［発明の効果コ 以上、詳述したようにこの発明によれば、書込みｌ・ラ
ンジスタのオンするタイミングをデータ入力回路におい
て書込みデータが確定するまで遅延させることにより、
データの誤書込みを防止することが可能な不揮発性半導
体記憶装置の書込み回路を提供できる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は第
１図の一部を示す回路図、第３図は第２図の一部を示す
回路図、第４図は従来の書込み回路を示す回路図、第５
図は高電位変換回路の一例を示す回路図、第６図は第４
図とは異なる従来の書込み回路を示す回路図である。 １１・・・データ入力回路、１３・・・書込み制御回路
、２１・・・タイミング回路。 出願人代理人　弁理士　鈴江武彦

Claims (3)

【特許請求の範囲】
1. （１）書込みデータが供給されるデータ入力回路と、 前記書込みデータが書込まれるセルトランジスタに接続
   された書込みトランジスタと、 前記データ入力回路において書込みデータが確定するま
   で、前記書込みトランジスタのオンするタイミングを遅
   延させるタイミング回路と、を具備したことを特徴とす
   る不揮発性半導体記憶装置の書込み回路。
2. （２）前記セルトランジスタは、１つの入力データに対
   応して相反するデータが書込まれる一対のセルトランジ
   スタによって構成されるメモリセルを構成することを特
   徴とする請求項１記載の不揮発性半導体記憶装置の書込
   み回路。
3. （３）前記タイミング回路は、書込み制御信号が非書込
   み状態に移る場合は遅延せず、書込み制御信号が書込み
   状態に移る場合のみ書込みトランジスタのオンするタイ
   ミングのみを遅延させるフィルタ回路によって構成され
   ていることを特徴とする請求項１記載の不揮発性半導体
   記憶装置の書込み回路。